KR20150078162A - 적층형 이미지 센서의 단위 픽셀 및 이를 포함하는 적층형 이미지 센서 - Google Patents

적층형 이미지 센서의 단위 픽셀 및 이를 포함하는 적층형 이미지 센서 Download PDF

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Abstract

적층형 이미지 센서의 단위 픽셀은 적층형 광전 변환부, 제1 신호 발생부 및 제2 신호 발생부를 포함한다. 적층형 광전 변환부는 입사광의 제1 내지 제3 성분들에 기초하여 제1 내지 제3 광전하들을 발생하고 적층되어 형성되는 제1 내지 제3 광전 변환 소자들을 포함한다. 제1 신호 발생부는 제1 광전하들 및 제1 신호 노드에 기초하여 제1 픽셀 신호를 발생하고, 제2 광전하들 및 제1 신호 노드에 기초하여 제2 픽셀 신호를 발생한다. 제2 신호 발생부는 제3 광전하들 및 제2 신호 노드에 기초하여 제3 픽셀 신호를 발생하고, 제1 신호 발생부와 적어도 일부를 공유한다.

Description

적층형 이미지 센서의 단위 픽셀 및 이를 포함하는 적층형 이미지 센서{UNIT PIXEL OF STACKED IMAGE SENSOR AND STACKED IMAGE SENSOR INCLUDING THE SAME}
본 발명은 이미지 센서에 관한 것으로서, 더욱 상세하게는 적층형 광전 변환부를 구비하는 적층형 이미지 센서의 단위 픽셀 및 상기 단위 픽셀을 포함하는 적층형 이미지 센서에 관한 것이다.
이미지 센서는 외부에서 입사하는 입사광을 전기 신호로 변환하는 반도체 소자로서, 상기 입사광에 상응하는 영상 정보를 제공하고 있다. 일반적으로 이미지 센서의 단위 픽셀은 상기 입사광을 상기 전기 신호로 변환하기 위한 광전 변환부를 포함한다. 최근에는 상기 입사광에 포함되는 다양한 파장, 즉 다양한 컬러의 광 신호들을 동시에 감지하기 위하여, 복수의 광전 변환 소자들이 적층되어 형성된 적층형 광전 변환부를 구비하는 단위 픽셀 및 상기 단위 픽셀을 구비하는 적층형 이미지 센서가 연구되고 있다.
본 발명의 일 목적은 향상된 필 팩터(fill factor)를 가지는 적층형 이미지 센서의 단위 픽셀을 제공하는 것이다.
본 발명의 다른 목적은 상기 단위 픽셀을 구비하는 적층형 이미지 센서를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 이미지 센서의 단위 픽셀은, 적층형 광전 변환부, 제1 신호 발생부 및 제2 신호 발생부를 포함한다. 상기 적층형 광전 변환부는 입사광의 제1 성분에 기초하여 제1 광전하들을 발생하는 제1 광전 변환 소자, 상기 입사광의 제2 성분에 기초하여 제2 광전하들을 발생하는 제2 광전 변환 소자 및 상기 입사광의 제3 성분에 기초하여 제3 광전하들을 발생하는 제3 광전 변환 소자를 포함하고, 상기 제1 내지 제3 광전 변환 소자들이 적층되어 형성된다. 상기 제1 신호 발생부는 상기 제1 광전하들 및 제1 신호 노드에 기초하여 제1 픽셀 신호를 발생하고, 상기 제2 광전하들 및 상기 제1 신호 노드에 기초하여 제2 픽셀 신호를 발생한다. 상기 제2 신호 발생부는 상기 제3 광전하들 및 제2 신호 노드에 기초하여 제3 픽셀 신호를 발생하고, 상기 제1 신호 발생부와 적어도 일부를 공유한다.
일 실시예에서, 상기 제1 신호 발생부는 제1 전송 트랜지스터, 제2 전송 트랜지스터, 제1 리셋 트랜지스터 및 제1 구동 트랜지스터를 포함하고, 상기 제2 신호 발생부는 제2 리셋 트랜지스터, 제2 구동 트랜지스터 및 제1 선택 트랜지스터를 포함할 수 있다. 상기 제1 리셋 트랜지스터의 제1 단자 및 상기 제1 선택 트랜지스터의 제어 단자에 공통적으로 인가되는 행 선택 신호에 기초하여 상기 제1 내지 제3 픽셀 신호들의 출력이 제어될 수 있다.
상기 제1 전송 트랜지스터는 제1 전송 신호에 기초하여 상기 제1 광전하들을 상기 제1 신호 노드에 전송하고, 상기 제2 전송 트랜지스터는 제2 전송 신호에 기초하여 상기 제2 광전하들을 상기 제1 신호 노드에 전송하고, 상기 제1 리셋 트랜지스터는 제1 리셋 신호 및 상기 행 선택 신호에 기초하여 상기 제1 신호 노드를 리셋시키고, 상기 제1 구동 트랜지스터는 상기 제1 신호 노드의 전압을 증폭하여 상기 제1 및 제2 픽셀 신호들을 출력할 수 있다. 상기 제2 리셋 트랜지스터는 제2 리셋 신호에 기초하여 상기 제2 신호 노드를 리셋시키고, 상기 제2 구동 트랜지스터는 상기 제2 신호 노드의 전압을 증폭하고, 상기 제1 선택 트랜지스터는 상기 증폭된 제2 신호 노드의 전압 및 상기 행 선택 신호에 기초하여 상기 제3 픽셀 신호를 출력할 수 있다.
일 실시예에서, 상기 제1 및 제2 신호 발생부들은 행 선택 신호에 기초하여 상기 제1 내지 제3 픽셀 신호들의 출력을 제어하는 제1 선택 트랜지스터를 공유할 수 있다.
상기 제1 신호 발생부는 제1 전송 트랜지스터, 제2 전송 트랜지스터, 제1 리셋 트랜지스터 및 제1 구동 트랜지스터를 더 포함하며, 상기 제2 신호 발생부는 제2 리셋 트랜지스터 및 제2 구동 트랜지스터를 더 포함할 수 있다.
상기 제1 선택 트랜지스터는 상기 행 선택 신호에 기초하여 선택적으로 턴온되고, 상기 제1 전송 트랜지스터는 제1 전송 신호에 기초하여 상기 제1 광전하들을 상기 제1 신호 노드에 전송하고, 상기 제2 전송 트랜지스터는 제2 전송 신호에 기초하여 상기 제2 광전하들을 상기 제1 신호 노드에 전송하고, 상기 제1 리셋 트랜지스터는 제1 리셋 신호에 기초하여 상기 제1 신호 노드를 리셋시키고, 상기 제1 구동 트랜지스터는 상기 제1 선택 트랜지스터가 턴온된 경우에 상기 제1 신호 노드의 전압을 증폭하여 상기 제1 및 제2 픽셀 신호들을 출력할 수 있다. 상기 제2 리셋 트랜지스터는 제2 리셋 신호에 기초하여 상기 제2 신호 노드를 리셋시키고, 상기 제2 구동 트랜지스터는 상기 제1 선택 트랜지스터가 턴온된 경우에 상기 제2 신호 노드의 전압을 증폭하여 상기 제3 픽셀 신호를 출력할 수 있다.
일 실시예에서, 상기 제1 및 제2 광전하들은 전자-정공 쌍(electron-hole pair) 중에서 전자에 상응하고, 상기 제3 광전하들은 상기 전자-정공 쌍 중에서 정공에 상응할 수 있다.
상기 제3 광전 변환 소자는 제1 전극, 상기 제1 전극 상에 형성되는 유기 광전 변환층 및 상기 유기 광전 변환층 상에 형성되는 제2 전극을 포함하는 유기 광전 변환 소자이고, 상기 제1 전극에 인가되는 제1 전압은 음의 전압이고, 상기 제2 전극에 인가되는 제2 전압은 양의 전압일 수 있다. 상기 제1 리셋 트랜지스터의 제1 단자 및 상기 제1 선택 트랜지스터의 제1 단자에는 전원 전압이 인가되고, 상기 제2 리셋 트랜지스터의 제1 단자에는 상기 전원 전압보다 낮은 레벨을 가지는 제3 전압이 인가될 수 있다.
일 실시예에서, 상기 제1 내지 제3 광전하들은 전자-정공 쌍(electron-hole pair) 중에서 전자에 상응할 수 있다. 상기 제3 광전 변환 소자는 제1 전극, 상기 제1 전극 상에 형성되는 유기 광전 변환층 및 상기 유기 광전 변환층 상에 형성되는 제2 전극을 포함하는 유기 광전 변환 소자이고, 상기 제1 전극에 인가되는 제1 전압은 양의 전압이고, 상기 제2 전극에 인가되는 제2 전압은 음의 전압일 수 있다. 상기 제1 리셋 트랜지스터의 제1 단자, 상기 제1 선택 트랜지스터의 제1 단자 및 상기 제2 리셋 트랜지스터의 제1 단자에는 전원 전압이 인가될 수 있다.
일 실시예에서, 상기 제2 신호 발생부는 피드백부를 더 포함할 수 있다. 상기 피드백부는 상기 제3 픽셀 신호가 인가되는 제1 입력 단자, 기준 신호가 인가되는 제2 입력 단자 및 상기 제2 리셋 트랜지스터의 제1 단자와 연결되는 출력 단자를 구비할 수 있다.
일 실시예에서, 상기 제2 신호 발생부는 피드백부 및 제1 트랜지스터를 더 포함할 수 있다. 상기 피드백부는 상기 제3 픽셀 신호가 인가되는 제1 입력 단자, 기준 신호가 인가되는 제2 입력 단자 및 출력 단자를 구비할 수 있다. 상기 제1 트랜지스터는 상기 피드백부의 출력 단자와 상기 제2 리셋 트랜지스터의 제어 단자를 선택적으로 연결할 수 있다.
상기 제1 신호 발생부는 제1 및 제2 전송 트랜지스터들을 통하여 상기 제1 및 제2 광전 변환 소자들과 선택적으로 연결되는 상기 제1 신호 노드의 전압을 증폭하여 상기 제1 및 제2 픽셀 신호들을 발생할 수 있다. 상기 제2 신호 발생부는 상기 제3 광전 변환 소자와 직접적으로 연결되는 상기 제2 신호 노드의 전압을 증폭하여 상기 제3 픽셀 신호를 발생할 수 있다.
상기 제1 및 제2 광전 변환 소자들은 반도체 기판 내에 형성되며, 상기 제3 광전 변환 소자는 상기 반도체 기판 상에 형성될 수 있다.
상기 입사광의 제1 성분은 레드 성분이고, 상기 입사광의 제2 성분은 블루 성분이며, 상기 입사광의 제3 성분은 그린 성분일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 이미지 센서는, 픽셀 어레이 및 신호 처리부를 포함한다. 상기 픽셀 어레이는 복수의 단위 픽셀들을 포함하고, 입사광에 기초하여 복수의 픽셀 신호들을 발생한다. 상기 신호 처리부는 상기 복수의 픽셀 신호들에 기초하여 이미지 데이터를 발생한다. 상기 복수의 단위 픽셀들 각각은 적층형 광전 변환부, 제1 신호 발생부 및 제2 신호 발생부를 포함한다. 상기 적층형 광전 변환부는 상기 입사광의 제1 성분에 기초하여 제1 광전하들을 발생하는 제1 광전 변환 소자, 상기 입사광의 제2 성분에 기초하여 제2 광전하들을 발생하는 제2 광전 변환 소자 및 상기 입사광의 제3 성분에 기초하여 제3 광전하들을 발생하는 제3 광전 변환 소자를 포함하고, 상기 제1 내지 제3 광전 변환 소자들이 서로 적층되어 형성된다. 상기 제1 신호 발생부는 상기 제1 광전하들 및 제1 신호 노드에 기초하여 제1 픽셀 신호를 발생하고, 상기 제2 광전하들 및 상기 제1 신호 노드에 기초하여 제2 픽셀 신호를 발생한다. 상기 제2 신호 발생부는 상기 제3 광전하들 및 제2 신호 노드에 기초하여 제3 픽셀 신호를 발생하고, 상기 제1 신호 발생부와 적어도 일부를 공유한다.
상기와 같은 본 발명의 실시예들에 따른 적층형 이미지 센서의 단위 픽셀은, 적층형 광전 변환부, 4T 동작을 수행하는 제1 신호 변환부 및 3T 동작을 수행하는 제2 신호 변환부를 구비하며, 상기 제1 및 제2 신호 변환부들이 적어도 일부 구성을 공유하도록 구현됨으로써, 단위 픽셀의 필 팩터가 향상되고 이를 포함하는 적층형 이미지 센서의 수광 효율이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 적층형 이미지 센서의 단위 픽셀을 나타내는 블록도이다.
도 2a, 2b 및 2c는 도 1의 단위 픽셀에 포함되는 적층형 광전 변환부의 예들을 나타내는 단면도들이다.
도 3은 도 1의 단위 픽셀의 일 예를 나타내는 회로도이다.
도 4는 도 3의 단위 픽셀의 동작을 설명하기 위한 도면이다.
도 5는 도 1의 단위 픽셀의 다른 예를 나타내는 회로도이다.
도 6 및 7은 도 5의 단위 픽셀의 동작을 설명하기 위한 도면들이다.
도 8은 도 1의 단위 픽셀의 또 다른 예를 나타내는 회로도이다.
도 9는 도 8의 단위 픽셀의 동작을 설명하기 위한 도면이다.
도 10 및 11은 도 1의 단위 픽셀의 또 다른 예들을 나타내는 회로도들이다.
도 12 및 13은 본 발명의 실시예들에 따른 단위 픽셀을 포함하는 적층형 이미지 센서들을 나타내는 블록도들이다.
도 14는 본 발명의 실시예들에 따른 적층형 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 적층형 이미지 센서의 단위 픽셀을 나타내는 블록도이다.
도 1을 참조하면, 적층형 이미지 센서의 단위 픽셀(100)은 적층형 광전 변환부(120), 제1 신호 발생부(140) 및 제2 신호 발생부(160)를 포함한다.
적층형 광전 변환부(120)는 적층되어 형성되는 제1 내지 제3 광전 변환 소자들(PD1, PD2, PD3)을 포함한다. 제1 광전 변환 소자(PD1)는 입사광의 제1 성분에 기초하여 제1 광전하들(CC1)을 발생하고, 제2 광전 변환 소자(PD2)는 상기 입사광의 제2 성분에 기초하여 제2 광전하들(CC2)을 발생하며, 제3 광전 변환 소자(PD3)는 상기 입사광의 제3 성분에 기초하여 제3 광전하들(CC3)을 발생한다. 일 실시예에서, 상기 입사광의 제1 성분은 레드 성분이고, 상기 입사광의 제2 성분은 블루 성분이며, 상기 입사광의 제3 성분은 그린 성분일 수 있다.
제1 신호 변환부(140)는 제1 광전하들(CC1) 및 제1 신호 노드(SN1)에 기초하여 제1 픽셀 신호(VPIX1)를 발생하고, 제2 광전하들(CC2) 및 제1 신호 노드(SN1)에 기초하여 제2 픽셀 신호(VPIX2)를 발생한다. 제2 신호 변환부(160)는 제3 광전하들(CC3) 및 제2 신호 노드(SN2)에 기초하여 제3 픽셀 신호(VPIX3)를 발생한다. 제1 및 제2 픽셀 신호들(VPIX1, VPIX2)을 발생하는 제1 신호 노드(SN1)와 제3 픽셀 신호(VPIX3)를 발생하는 제2 신호 노드(SN2)가 분리되어 구현된다.
도 3 및 5를 참조하여 후술하는 바와 같이, 제1 신호 변환부(140)는 제1 및 제2 광전하들(CC1, CC2)을 제1 신호 노드(SN1)에 전송하기 위한 구조(예를 들어, 전송 트랜지스터)를 포함하며, 이에 따라 제1 및 제2 픽셀 신호들(VPIX1, VPIX2)에 대한 상관 이중 샘플링(Correlated Double Sampling; CDS) 동작이 수행될 수 있다. 이에 비하여, 제2 신호 변환부(160)는 제3 광전하들(CC3)을 제2 신호 노드(SN2)에 전송하기 위한 구조(예를 들어, 전송 트랜지스터)를 포함하지 않고 제3 광전 변환 소자(PD3)와 제2 신호 노드(SN2)가 직접적으로 연결되며, 따라서 3T 동작에 기초하여 제3 픽셀 신호(VPIX3)에 대한 CDS 동작이 수행될 수 있다.
제1 신호 변환부(140)와 제2 신호 변환부(160)는 적어도 일부 구성을 공유하도록 구현된다. 구체적으로, 도 12 및 13을 참조하여 후술하는 바와 같이, 본 발명의 실시예들에 따른 적층형 이미지 센서는 픽셀 어레이를 포함하며, 상기 픽셀 어레이는 복수의 행(row)들과 복수의 열(column)들로 이루어진 매트릭스 형태로 배열되는 복수의 단위 픽셀들을 포함할 수 있다. 상기 복수의 단위 픽셀들 각각은 도 1의 단위 픽셀(100)과 실질적으로 동일할 수 있다. 상기 적층형 이미지 센서에서는, 행 선택 신호에 기초하여 상기 복수의 행들 중 하나가 선택되고, 상기 선택된 행에 배열된 단위 픽셀들에서 발생하는 픽셀 신호들을 처리하여 이미지 데이터가 발생될 수 있다. 제1 및 제2 신호 변환부들(140, 160)은 상기 행 선택 신호에 기초하여 단위 픽셀(100)을 활성화시키기 위한 구성을 공유할 수 있다.
일 실시예에서, 도 3을 참조하여 후술하는 바와 같이, 상기 행 선택 신호는 제1 신호 변환부(140)에 포함되는 리셋 트랜지스터의 제1 단자(예를 들어, 드레인 단자) 및 제2 신호 변환부(160)에 포함되는 선택 트랜지스터의 제어 단자(예를 들어, 게이트 단자)에 공통적으로 인가될 수 있다. 다른 실시예에서, 도 5를 참조하여 후술하는 바와 같이, 상기 행 선택 신호는 선택 트랜지스터의 제어 단자에 인가되며, 제1 및 제2 신호 변환부들(140, 160)은 상기 선택 트랜지스터를 공유할 수 있다.
본 발명의 실시예들에 따른 적층형 이미지 센서의 단위 픽셀(100)은 제1 신호 발생부(140)와 제2 신호 변환부(160)가 적어도 일부 구성을 공유하도록 구현됨으로써, 제1 및 제2 신호 발생부들(140, 160)의 면적이 감소되고 적층형 광전 변환부(120)의 면적이 증가할 수 있으며, 따라서 단위 픽셀의 전체 면적에서 광전 변환부가 차지하는 면적의 비율을 나타내는 필 팩터(fill factor)가 향상될 수 있다.
도 2a, 2b 및 2c는 도 1의 단위 픽셀에 포함되는 적층형 광전 변환부의 예들을 나타내는 단면도들이다.
도 2a를 참조하면, 적층형 광전 변환부(120a)는 제1 내지 제3 광전 변환 소자들(PD1, PD2, PD3)을 포함한다. 제1 및 제2 광전 변환 소자들(PD1, PD2)은 반도체 기판(101) 내에 형성되며, 제3 광전 변환 소자(PD3)는 반도체 기판(101) 상에 형성될 수 있다.
반도체 기판(101)은 에피택셜(epitaxial) 공정을 기초로 형성된 반도체층을 포함할 수 있으며, 예를 들어 p형 불순물들이 도핑된 반도체 기판일 수 있다. 제1 및 제2 광전 변환 소자들(PD1, PD2)은 이온 주입(ion implantation) 공정을 기초로 반도체 기판(101)에 도핑된 불순물과 다른 타입의 불순물(예를 들어, n형 불순물)이 도핑되어 형성될 수 있다. 예를 들어, 제1 및 제2 광전 변환 소자들(PD1, PD2)은 실리콘(Si) 물질을 이용하여 형성될 수 있으며, 각각 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode; PPD), 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, p형 반도체 기판에 n형 불순물이 도핑되어 제1 및 제2 광전 변환 소자들(PD1, PD2)이 형성된 경우에, 제1 및 제2 광전 변환 소자들(PD1, PD2)은 전자-정공 쌍(electron-hole pair) 중에서 전자를 수집할 수 있다. 다른 실시예에서, n형 반도체 기판에 p형 불순물이 도핑되어 제1 및 제2 광전 변환 소자들(PD1, PD2)이 형성된 경우에, 제1 및 제2 광전 변환 소자들(PD1, PD2)은 전자-정공 쌍 중에서 정공을 수집할 수 있다.
절연층(103)은 반도체 기판(101) 상에 형성될 수 있다. 예를 들어, 절연층(103)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 실리콘 질화물(SiNx), 게르마늄 산질화물(GeOxNy), 게르마늄 실리콘 산화물(GeSixOy) 또는 고유전율을 갖는 물질을 사용하여 형성될 수 있다. 절연층(103)은 게이트 구조물들(M) 및 다층의 금속 배선들(미도시)을 포함할 수 있다. 게이트 구조물들(M)은 제1 및 제2 신호 발생부들(도 1의 140, 160)에 포함되는 트랜지스터들을 형성할 수 있으며, 상기 금속 배선들은 상기 트랜지스터들 및/또는 광전 변환 소자들(PD1, PD2, PD3)을 전기적으로 연결할 수 있다.
제3 광전 변환 소자(PD3)는 절연층(103) 상에 형성될 수 있다. 제3 광전 변환 소자(PD3)는 유기 광전 변환 소자일 수 있다. 제3 광전 변환 소자(PD3)는 제1 전극(BE), 유기 광전 변환층(OL) 및 제2 전극(TE)을 포함할 수 있다. 제1 전극(BE)은 절연층(103) 상에 형성되고, 유기 광전 변환층(OL)은 제1 전극(BE) 상에 형성되며, 제2 전극(TE)은 유기 광전 변환층(OL) 상에 형성될 수 있다. 예를 들어, 유기 광전 변환층(OL)은 유기 반도체, 양자점(quantum dot), 칼코게나이드(chalcogenide) 등과 같은 비실리콘(non-Si) 물질 또는 비정질 실리콘(a-Si) 물질을 이용하여 형성될 수 있으며, 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드, 또는 이들의 조합을 포함할 수 있다. 제1 전극(BE)에는 제1 전압(V1)이 인가되고, 제2 전극(TE)에는 제2 전압(V2)이 인가될 수 있다.
일 실시예에서, 제1 전압(V1)의 레벨이 제2 전압(V2)의 레벨보다 큰 경우에, 예를 들어 제1 전압(V1)이 양의 전압이고 제2 전압(V2)이 음의 전압인 경우에, 유기 광전 변환층(OL)은 전자-정공 쌍 중에서 전자를 수집할 수 있다. 다른 실시예에서, 제1 전압(V1)의 레벨이 제2 전압(V2)의 레벨보다 작은 경우에, 예를 들어 제1 전압(V1)이 음의 전압이고 제2 전압(V2)이 양의 전압인 경우에, 유기 광전 변환층(OL)은 전자-정공 쌍 중에서 정공을 수집할 수 있다.
마이크로 렌즈(ML)는 제3 광전 변환 소자(PD3) 상에 형성될 수 있다. 마이크로 렌즈(ML)는 상기 입사광이 제1 내지 제3 광전 변환 소자들(PD1, PD2, PD3)에 집광될 수 있도록 상기 입사광의 경로를 조절할 수 있다.
도시하지는 않았지만, 제1 및 제2 광전 변환 소자들(PD1, PD2)에 상응하도록 절연층(103) 내에 컬러 필터들이 형성될 수 있다. 예를 들어, 제1 광전 변환 소자(PD1) 상의 절연층(103) 내에 레드 필터가 형성되고, 제2 광전 변환 소자(PD2) 상의 절연층(103) 내에 블루 필터가 형성될 수 있다. 또한, 도시하지는 않았지만, 제3 광전 변환 소자(PD3)와 마이크로 렌즈(ML) 사이에 평탄화층이 형성될 수 있다. 한편, 도 2a에서는 입사광이 반도체 기판(101)의 전면을 통해 입사되는 것으로 도시하였으나, 실시예에 따라서 입사광이 반도체 기판의 후면을 통해 입사되도록 구현될 수도 있다.
도 2b를 참조하면, 적층형 광전 변환부(120b)는 반도체 기판(101) 내에 형성되는 제1 및 제2 광전 변환 소자들(PD1, PD2) 및 반도체 기판(101) 상에 형성되는 제3 광전 변환 소자들(PD3a, PD3b)을 포함한다.
도 2a의 적층형 광전 변환부(120a)와 비교하였을 때, 도 2b의 적층형 광전 변환부(120b)는 두 개의 제3 광전 변환 소자들(PD3a, PD3b), 즉 두 개의 유기 광전 변환 소자들을 포함하여 구현될 수 있다. 제3 광전 변환 소자들(PD3a, PD3b) 중 하나(PD3a)는 제1 광전 변환 소자(PD1)에 상응하도록 반도체 기판(101) 상에 형성되며, 제3 광전 변환 소자들(PD3a, PD3b) 중 다른 하나(PD3b)는 제2 광전 변환 소자(PD2)에 상응하도록 반도체 기판(101) 상에 형성될 수 있다. 제3 광전 변환 소자들(PD3a, PD3b)은 각각 제1 전극들(BE1, BE2) 중 하나, 유기 광전 변환층들(OL1, OL2) 중 하나 및 제2 전극들(TE1, TE2) 중 하나를 포함할 수 있다. 마이크로 렌즈들(ML1, ML2)은 각각 제3 광전 변환 소자들(PD3a, PD3b) 중 하나 상에 형성될 수 있다. 도시하지는 않았지만, 제1 전극들(BE1, BE2)에는 제1 전압(V1)이 인가되고, 제2 전극들(TE1, TE2)에는 제2 전압(V2)이 인가될 수 있다.
도 2c를 참조하면, 적층형 광전 변환부(120c)는 반도체 기판(101) 내에 형성되는 제1 및 제2 광전 변환 소자들(PD1a, PD2a) 및 반도체 기판(101) 상에 형성되는 제3 광전 변환 소자(PD3)를 포함한다.
도 2a의 적층형 광전 변환부(120a)와 비교하였을 때, 도 2c의 적층형 광전 변환부(120c)는 제1 및 제2 광전 변환 소자들(PD1a, PD2a)이 반도체 기판(101) 내에서 적층되어 형성된다. 다시 말하면, 도 2a의 실시예에서는 제1 및 제2 광전 변환 소자들(PD1, PD2)이 모두 반도체 기판(101)의 표면에 인접하여 형성되지만, 도 2c의 실시예에서는 제1 광전 변환 소자(PD1a)가 반도체 기판(101)의 표면에 인접하여 형성되고 제2 광전 변환 소자(PD2a)가 제1 광전 변환 소자(PD1a)의 하부에 형성될 수 있다.
도 2a, 2b 및 2c를 참조하여 적층형 광전 변환부의 예들을 설명하였으나, 본 발명의 실시예들에 따른 단위 픽셀에 포함되는 적층형 광전 변환부는 이에 한정되지 않으며, 제1 내지 제3 광전 변환 소자들(PD1, PD2, PD3) 중에서 적어도 일부가 적층되어 구현되는 임의의 구조를 가질 수 있다.
도 3은 도 1의 단위 픽셀의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 적층형 이미지 센서의 단위 픽셀(100a)은 적층형 광전 변환부(120), 제1 신호 발생부(140a) 및 제2 신호 발생부(160a)를 포함한다.
적층형 광전 변환부(120)는 제1 내지 제3 광전 변환 소자들(PD1, PD2, PD3)을 포함한다. 제1 내지 제3 광전 변환 소자들(PD1, PD2, PD3)은 도 2a, 2b 및 2c를 참조하여 상술한 것처럼 적층되어 형성된다. 제1 광전 변환 소자(PD1)는 접지 전압(VSS)과 제1 전송 트랜지스터(MT1) 사이에 연결되고, 제2 광전 변환 소자(PD2)는 접지 전압(VSS)과 제2 전송 트랜지스터(MT2) 사이에 연결되며, 제3 광전 변환 소자(PD3)는 접지 전압(VSS)과 제2 신호 노드(SN2) 사이에 연결될 수 있다.
제1 신호 발생부(140a)는 제1 전송 트랜지스터(MT1), 제2 전송 트랜지스터(MT2), 제1 리셋 트랜지스터(MRST1) 및 제1 구동 트랜지스터(MSF1)를 포함할 수 있다. 제1 신호 발생부(140a)는 제1 및 제2 전송 트랜지스터들(MT1, MT2)을 통하여 제1 및 제2 광전 변환 소자들(PD1, PD2)과 선택적으로 연결되는 제1 신호 노드(SN1)의 전압을 증폭하여 제1 및 제2 픽셀 신호들(VPIX1, VPIX2)을 발생할 수 있다. 제1 신호 발생부(140a)의 구조는, 전송 트랜지스터를 구비하는 종래의 4T 구조와 유사하나, 선택 트랜지스터를 별도로 포함하지 않아 종래의 4T 구조와 상이할 수 있다. 상기와 같은 제1 신호 발생부(140a)의 구조를 (4T-1T) 구조라 명명할 수 있다.
제2 신호 발생부(160a)는 제2 리셋 트랜지스터(MRST2), 제2 구동 트랜지스터(MSF2) 및 제1 선택 트랜지스터(MSEL1)를 포함할 수 있다. 제2 신호 발생부(160a)는 제3 광전 변환 소자(PD3)와 직접적으로 연결되는 제2 신호 노드(SN2)의 전압을 증폭하여 제3 픽셀 신호(VPIX3)를 발생할 수 있다. 제2 신호 발생부(160a)의 구조는, 전송 트랜지스터를 구비하지 않는 종래의 3T 구조와 실질적으로 동일할 수 있다.
상기 제1 리셋 트랜지스터(MRST1)의 제1 단자 및 상기 제1 선택 트랜지스터(MSEL1)의 제어 단자에 공통적으로 인가되는 행 선택 신호(SEL1)에 기초하여 제1 내지 제3 픽셀 신호들(VPIX1, VPIX2, VPIX3)의 출력이 제어될 수 있다. 이에 대해서는 도 4를 참조하여 보다 상세하게 후술하도록 한다.
제1 전송 트랜지스터(MT1)는 제1 광전 변환 소자(PD1)와 제1 신호 노드(SN1) 사이에 연결되며, 제1 전송 신호(TG1)가 인가되는 제어 단자를 포함할 수 있다. 제2 전송 트랜지스터(MT2)는 제2 광전 변환 소자(PD2)와 제1 신호 노드(SN1) 사이에 연결되며, 제2 전송 신호(TG2)가 인가되는 제어 단자를 포함할 수 있다. 제1 리셋 트랜지스터(MRST1)는 행 선택 신호(SEL1)가 인가되는 제1 단자, 제1 리셋 신호(RG1)가 인가되는 제어 단자 및 제1 신호 노드(SN1)와 연결되는 제2 단자를 포함할 수 있다. 제1 구동 트랜지스터(MSF1)는 전원 전압(VDD)이 인가되는 제1 단자, 제1 신호 노드(SN1)와 연결되는 제어 단자 및 제1 및 제2 픽셀 신호들(VPIX1, VPIX2)을 출력하는 제2 단자를 포함할 수 있다.
제1 전송 트랜지스터(MT1)는 제1 전송 신호(TG1)에 기초하여 제1 광전 변환 소자(PD1)에서 발생된 상기 제1 광전하들을 제1 신호 노드(SN1)에 전송할 수 있다. 제2 전송 트랜지스터(MT2)는 제2 전송 신호(TG2)에 기초하여 제2 광전 변환 소자(PD2)에서 발생된 상기 제2 광전하들을 제1 신호 노드(SN1)에 전송할 수 있다. 제1 리셋 트랜지스터(MRST1)는 제1 리셋 신호(RG1) 및 행 선택 신호(SEL)에 기초하여 제1 신호 노드(SN1)를 리셋시킬 수 있다. 제1 구동 트랜지스터(MSF1)는 제1 신호 노드(SN1)의 전압을 증폭하여 제1 및 제2 픽셀 신호들(VPIX1, VPIX2)을 출력할 수 있다.
제2 리셋 트랜지스터(MRST2)는 전원 전압(VDD)과 제2 신호 노드(SN2) 사이에 연결되며, 제2 리셋 신호(RG2)가 인가되는 제어 단자를 포함할 수 있다. 제2 구동 트랜지스터(MSF2)는 전원 전압(VDD)이 인가되는 제1 단자, 제2 신호 노드(SN2)와 연결되는 제어 단자 및 제2 단자를 포함할 수 있다. 제1 선택 트랜지스터(MSEL1)는 상기 제2 구동 트랜지스터(MSF2)의 제2 단자와 연결되는 제1 단자, 행 선택 신호(SEL1)가 인가되는 제어 단자 및 제3 픽셀 신호(VPIX3)를 출력하는 제2 단자를 포함할 수 있다.
제2 리셋 트랜지스터(MRST2)는 제2 리셋 신호(RG2)에 기초하여 제2 신호 노드(SN2)를 리셋시킬 수 있다. 제2 구동 트랜지스터(MSF2)는 제2 신호 노드(SN2)의 전압을 증폭할 수 있다. 제1 선택 트랜지스터(MSEL1)는 상기 증폭된 제2 신호 노드(SN2)의 전압 및 행 선택 신호(SEL1)에 기초하여 제3 픽셀 신호(VPIX3)를 출력할 수 있다.
도 3의 제1 및 제2 신호 발생부들(140a, 160a)에 포함되는 트랜지스터들(MT1, MT2, MRST1, MSF1, MRST2, MSF2, MSEL1)은 모두 NMOS 트랜지스터들일 수 있다. 이 경우, 적층형 광전 변환부(120)에서 발생되는 상기 제1 내지 제3 광전하들은 모두 전자-정공 쌍 중에서 전자일 수 있다.
도 4는 도 3의 단위 픽셀의 동작을 설명하기 위한 도면이다.
도 3 및 4를 참조하면, 시간 t1 내지 t2 사이의 구간에서, 행 선택 신호(SEL1), 제1 및 제2 리셋 신호들(RG1, RG2) 및 제1 및 제2 전송 신호들(TG1, TG2)이 활성화된다. 활성화된 행 선택 신호(SEL1) 및 제1 리셋 신호(RG1)에 기초하여 제1 신호 노드(SN1)가 리셋되고, 활성화된 제2 리셋 신호(RG2)에 기초하여 제2 신호 노드(SN2)가 리셋된다.
시간 t2 이후에, 상기 입사광에 기초하여 광전 변환이 수행된다. 구체적으로, 제1 광전 변환 소자(PD1)는 상기 입사광의 제1 성분에 기초하여 상기 제1 광전하들을 발생하고, 제2 광전 변환 소자(PD2)는 상기 입사광의 제2 성분에 기초하여 상기 제2 광전하들을 발생하며, 제3 광전 변환 소자(PD3)는 상기 입사광의 제3 성분에 기초하여 상기 제3 광전하들을 발생한다.
시간 t3 내지 t4 사이의 구간에서, 행 선택 신호(SEL1) 및 제1 리셋 신호(RG1)가 활성화되며, 이에 따라 제1 신호 노드(SN1)가 리셋된다.
시간 t4 내지 t5의 구간에서, 제1 샘플링 신호(SHR1)가 활성화되며, 이에 따라 리셋된 제1 신호 노드(SN1)의 전압에 상응하는 제1 픽셀 신호(VPIX1)의 리셋 성분(R1)이 샘플링된다. 또한, 제4 샘플링 신호(SHS2)가 활성화되며, 이에 따라 제2 신호 노드(SN2)의 전압에 상응하는 제3 픽셀 신호(VPIX3)의 이미지 성분(S3)이 샘플링된다. 시간 t4 내지 t5의 구간에서의 상기 제2 신호 노드(SN2)의 전압은 상기 제3 광전하들에 상응할 수 있다.
시간 t5 내지 t6의 구간에서, 제2 리셋 신호(RG2)가 활성화되며, 이에 따라 제2 신호 노드(SN2)가 리셋된다. 또한, 제1 전송 신호(TG1)가 활성화되며, 이에 따라 상기 제1 광전하들이 제1 광전 변환 소자(PD1)에서 제1 신호 노드(SN1)로 전송된다.
시간 t6 내지 t7의 구간에서, 제2 샘플링 신호(SHS1)가 활성화되며, 이에 따라 제1 신호 노드(SN1)의 전압에 상응하는 제1 픽셀 신호(VPIX1)의 이미지 성분(S1)이 샘플링된다. 시간 t6 내지 t7의 구간에서의 상기 제1 신호 노드(SN1)의 전압은 상기 제1 광전하들에 상응할 수 있다. 또한, 제3 샘플링 신호(SHR2)가 활성화되며, 이에 따라 리셋된 제2 신호 노드(SN2)의 전압에 상응하는 제3 픽셀 신호(VPIX3)의 리셋 성분(R3)이 샘플링된다.
시간 t7 내지 t8의 구간에서, 행 선택 신호(SEL1) 및 제1 리셋 신호(RG1)가 활성화되며, 이에 따라 제1 신호 노드(SN1)가 리셋된다. 시간 t8 내지 t9의 구간에서, 제1 샘플링 신호(SHR1)가 활성화되며, 이에 따라 리셋된 제1 신호 노드(SN1)의 전압에 상응하는 제2 픽셀 신호(VPIX2)의 리셋 성분(R2)이 샘플링된다.
시간 t9 내지 t10의 구간에서, 제2 전송 신호(TG2)가 활성화되며, 이에 따라 상기 제2 광전하들이 제2 광전 변환 소자(PD2)에서 제1 신호 노드(SN1)로 전송된다. 시간 t10 내지 t11의 구간에서, 제2 샘플링 신호(SHS1)가 활성화되며, 이에 따라 제1 신호 노드(SN1)의 전압에 상응하는 제2 픽셀 신호(VPIX2)의 이미지 성분(S2)이 샘플링된다. 시간 t10 내지 t11의 구간에서의 상기 제1 신호 노드(SN1)의 전압은 상기 제2 광전하들에 상응할 수 있다.
도 12를 참조하여 후술하는 바와 같이, 제1 픽셀 신호(VPIX1)의 리셋 성분(R1) 및 이미지 성분(S1), 제2 픽셀 신호(VPIX2)의 리셋 성분(R2) 및 이미지 성분(S2), 및 제3 픽셀 신호(VPIX3)의 리셋 성분(R3) 및 이미지 성분(S3)에 기초하여 CDS 동작이 수행될 수 있으며, 이에 따라 이미지 데이터가 발생될 수 있다. 한편, 제1 및 제2 픽셀 신호들(VPIX1, VPIX2)과 관련하여, 리셋 성분들(R1, R2)이 검출된 이후에 이미지 성분들(S1, S2)이 검출되므로 4T 동작이 수행될 수 있다. 제3 픽셀 신호(VPIX3)와 관련하여, 이미지 성분(S3)이 검출된 이후에 리셋 성분(R3)이 검출되므로 3T 동작이 수행될 수 있다.
도 5는 도 1의 단위 픽셀의 다른 예를 나타내는 회로도이다.
도 5를 참조하면, 적층형 이미지 센서의 단위 픽셀(100b)은 적층형 광전 변환부(120), 제1 신호 발생부(140b) 및 제2 신호 발생부(160b)를 포함한다.
적층형 광전 변환부(120)는 적층되어 형성되는 제1 내지 제3 광전 변환 소자들(PD1, PD2, PD3)을 포함한다. 적층형 광전 변환부(120)는 도 3의 적층형 광전 변환부(120)와 실질적으로 동일할 수 있다.
제1 신호 발생부(140b)는 제1 전송 트랜지스터(MT3), 제2 전송 트랜지스터(MT4), 제1 리셋 트랜지스터(MRST3), 제1 구동 트랜지스터(MSF3) 및 제1 선택 트랜지스터(MSEL3)를 포함할 수 있다. 제2 신호 발생부(160b)는 제2 리셋 트랜지스터(MRST4), 제2 구동 트랜지스터(MSF4) 및 제1 선택 트랜지스터(MSEL3)를 포함할 수 있다. 제1 신호 발생부(140b)의 구조는 종래의 4T 구조와 실질적으로 동일하며, 제2 신호 발생부(160b)의 구조는 종래의 3T 구조와 실질적으로 동일할 수 있다.
제1 및 제2 신호 발생부들(140b, 160b)은 행 선택 신호(SEL3)에 기초하여 제1 내지 제3 픽셀 신호들(VPIX1, VPIX2, VPIX3)의 출력을 제어하는 제1 선택 트랜지스터(SEL3)를 공유할 수 있다.
제1 전송 트랜지스터(MT3)는 제1 광전 변환 소자(PD1)와 제1 신호 노드(SN1) 사이에 연결되며, 제1 전송 신호(TG3)가 인가되는 제어 단자를 포함할 수 있다. 제2 전송 트랜지스터(MT4)는 제2 광전 변환 소자(PD2)와 제1 신호 노드(SN1) 사이에 연결되며, 제2 전송 신호(TG4)가 인가되는 제어 단자를 포함할 수 있다. 제1 리셋 트랜지스터(MRST3)는 전원 전압(VDD)이 인가되는 제1 단자, 제1 리셋 신호(RG3)가 인가되는 제어 단자 및 제1 신호 노드(SN1)와 연결되는 제2 단자를 포함할 수 있다. 제1 구동 트랜지스터(MSF3)는 제1 단자, 제1 신호 노드(SN1)와 연결되는 제어 단자 및 제1 및 제2 픽셀 신호들(VPIX1, VPIX2)을 출력하는 제2 단자를 포함할 수 있다.
제1 전송 트랜지스터(MT3)는 제1 전송 신호(TG3)에 기초하여 제1 광전 변환 소자(PD1)에서 발생된 상기 제1 광전하들을 제1 신호 노드(SN1)에 전송할 수 있다. 제2 전송 트랜지스터(MT4)는 제2 전송 신호(TG4)에 기초하여 제2 광전 변환 소자(PD2)에서 발생된 상기 제2 광전하들을 제1 신호 노드(SN1)에 전송할 수 있다. 제1 리셋 트랜지스터(MRST3)는 제1 리셋 신호(RG3)에 기초하여 제1 신호 노드(SN1)를 리셋시킬 수 있다. 제1 구동 트랜지스터(MSF3)는 제1 신호 노드(SN1)의 전압을 증폭하여 제1 및 제2 픽셀 신호들(VPIX1, VPIX2)을 출력할 수 있다.
제2 리셋 트랜지스터(MRST4)는 전원 전압(VDD)과 제2 신호 노드(SN2) 사이에 연결되며, 제2 리셋 신호(RG4)가 인가되는 제어 단자를 포함할 수 있다. 제2 구동 트랜지스터(MSF4)는 제1 단자, 제2 신호 노드(SN2)와 연결되는 제어 단자 및 제3 픽셀 신호(VPIX3)를 출력하는 제2 단자를 포함할 수 있다. 제2 리셋 트랜지스터(MRST4)는 제2 리셋 신호(RG4)에 기초하여 제2 신호 노드(SN2)를 리셋시킬 수 있다. 제2 구동 트랜지스터(MSF4)는 제2 신호 노드(SN2)의 전압을 증폭하여 제3 픽셀 신호(VPIX3)를 출력할 수 있다.
제1 선택 트랜지스터(MSEL3)는 전원 전압(VDD)이 인가되는 제1 단자, 행 선택 신호(SEL3)가 인가되는 제어 단자 및 상기 제1 및 제2 구동 트랜지스터들(MSF3, MSF4)의 제1 단자와 연결되는 제2 단자를 포함할 수 있다.
제1 선택 트랜지스터(MSEL3)는 행 선택 신호(SEL3)에 기초하여 선택적으로 턴온될 수 있다. 제1 선택 트랜지스터(MSEL3)가 턴온되는 경우에, 제1 및 제2 신호 발생부들(140b, 160b)이 활성화되고 제1 내지 제3 픽셀 신호들(VPIX1, VPIX2, VPIX3)이 출력될 수 있다.
도 5의 제1 및 제2 신호 발생부들(140b, 160b)에 포함되는 트랜지스터들(MT3, MT4, MRST3, MSF3, MRST4, MSF4, MSEL3)은 모두 NMOS 트랜지스터들일 수 있다. 이 경우, 적층형 광전 변환부(120)에서 발생되는 상기 제1 내지 제3 광전하들은 모두 전자-정공 쌍 중에서 전자일 수 있다.
도 6 및 7은 도 5의 단위 픽셀의 동작을 설명하기 위한 도면들이다.
도 5 및 6을 참조하면, 시간 ta에서, 행 선택 신호(SEL3)가 제1 논리 레벨(예를 들어, 논리 로우 레벨)에서 제2 논리 레벨(예를 들어, 논리 하이 레벨)로 천이되며, 이에 따라 제1 및 제2 신호 발생부들(140b, 160b)이 활성화된다.
시간 ta 내지 tb 사이의 구간에서, 제1 및 제2 리셋 신호들(RG3, RG4) 및 제1 및 제2 전송 신호들(TG3, TG4)이 활성화되며, 이에 따라 제1 및 제2 신호 노드들(SN1, SN2)이 리셋된다. 시간 tb 이후에, 상기 입사광에 기초하여 광전 변환이 수행된다.
시간 tc 내지 td 사이의 구간에서, 제1 리셋 신호(RG3)가 활성화되며, 이에 따라 제1 신호 노드(SN1)가 리셋된다. 시간 td 내지 te의 구간에서, 제1 샘플링 신호(SHR3)가 활성화되며, 이에 따라 리셋된 제1 신호 노드(SN1)의 전압에 상응하는 제1 픽셀 신호(VPIX1)의 리셋 성분(R1)이 샘플링된다.
시간 te 내지 tf의 구간에서, 제1 전송 신호(TG3)가 활성화되며, 이에 따라 상기 제1 광전하들이 제1 광전 변환 소자(PD1)에서 제1 신호 노드(SN1)로 전송된다. 시간 tf 내지 tg의 구간에서, 제2 샘플링 신호(SHS3)가 활성화되며, 이에 따라 제1 신호 노드(SN1)의 전압에 상응하는 제1 픽셀 신호(VPIX1)의 이미지 성분(S1)이 샘플링된다. 시간 tf 내지 tg의 구간에서의 상기 제1 신호 노드(SN1)의 전압은 상기 제1 광전하들에 상응할 수 있다.
시간 tg 내지 th의 구간에서, 제1 리셋 신호(RG3)가 활성화되며, 이에 따라 제1 신호 노드(SN1)가 리셋된다. 시간 th 내지 ti의 구간에서, 제1 샘플링 신호(SHR3)가 활성화되며, 이에 따라 리셋된 제1 신호 노드(SN1)의 전압에 상응하는 제2 픽셀 신호(VPIX2)의 리셋 성분(R2)이 샘플링된다.
시간 ti 내지 tj의 구간에서, 제2 전송 신호(TG4)가 활성화되며, 이에 따라 상기 제2 광전하들이 제2 광전 변환 소자(PD2)에서 제1 신호 노드(SN1)로 전송된다. 시간 tj 내지 tk의 구간에서, 제2 샘플링 신호(SHS3)가 활성화되며, 이에 따라 제1 신호 노드(SN1)의 전압에 상응하는 제2 픽셀 신호(VPIX2)의 이미지 성분(S2)이 샘플링된다. 시간 tj 내지 tk의 구간에서의 상기 제1 신호 노드(SN1)의 전압은 상기 제2 광전하들에 상응할 수 있다.
시간 tl 내지 tm의 구간에서, 제2 샘플링 신호(SHS3)가 활성화되며, 이에 따라 제2 신호 노드(SN2)의 전압에 상응하는 제3 픽셀 신호(VPIX3)의 이미지 성분(S3)이 샘플링된다. 시간 tl 내지 tm의 구간에서의 상기 제2 신호 노드(SN2)의 전압은 제3 광전 변환 소자(PD3)에서 발생된 상기 제3 광전하들에 상응할 수 있다.
시간 tm 내지 tn의 구간에서, 제2 리셋 신호(RG4)가 활성화되며, 이에 따라 제2 신호 노드(SN2)가 리셋된다. 시간 tn 내지 to의 구간에서, 제1 샘플링 신호(SHR3)가 활성화되며, 이에 따라 리셋된 제2 신호 노드(SN2)의 전압에 상응하는 제3 픽셀 신호(VPIX3)의 리셋 성분(R3)이 샘플링된다.
시간 tp에서, 행 선택 신호(SEL3)가 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 천이되며, 이에 따라 제1 및 제2 신호 발생부들(140b, 160b)이 비활성화된다.
한편, 도 5 및 7을 참조하면, 전자-정공 쌍 중에서 전자를 수집하기 위하여, 제3 광전 변환 소자(PD3)의 제1 전극(예를 들어, 하부 전극(도 2a의 BE))에 인가되는 제1 전압(V1)은 양의 전압이고 제3 광전 변환 소자(PD3)의 제2 전극(예를 들어, 상부 전극(도 2a의 TE))에 인가되는 제2 전압(V2)은 음의 전압일 수 있다. 시간 ta 내지 tb 사이의 구간에서, 제2 신호 노드(SN2)의 전압(VSN2)은 전원 전압(VDD)의 레벨로 초기화된다. 시간 tb 내지 tl 사이의 구간에서, 제3 광전 변환 소자(PD3)는 광전 변환을 수행하여 상기 제3 광전하들, 즉 전자들을 발생하며, 이에 따라 제2 신호 노드(SN2)의 전압(VSN2)이 시간이 지남에 따라 감소된다. 시간 tl 내지 tm의 구간에서, 상기 제3 광전하들에 상응하는 제3 픽셀 신호(VPIX3)의 이미지 성분(S3)이 샘플링된다. 시간 tm 내지 tn의 구간에서, 제2 신호 노드(SN2)의 전압(VSN2)은 전원 전압(VDD)의 레벨로 초기화된다. 실제 유효한 이미지 데이터는 리셋 성분의 레벨과 이미지 성분의 레벨 사이의 차이(ΔV)에 상응할 수 있다.
한편, 도 3 및 5를 참조하여 적층형 광전 변환부(120)에서 발생되는 상기 제1 내지 제3 광전하들이 전자에 상응하는 예들을 설명하였으나, 상기 제1 내지 제3 광전하들이 모두 정공에 상응하도록 본 발명의 실시예들에 따른 단위 픽셀이 구현될 수도 있다. 이 경우, 상기 제1 및 제2 신호 발생부들에 포함되는 트랜지스터들은 모두 PMOS 트랜지스터들일 수 있다.
도 8은 도 1의 단위 픽셀의 또 다른 예를 나타내는 회로도이다.
도 8을 참조하면, 적층형 이미지 센서의 단위 픽셀(100c)은 적층형 광전 변환부(120), 제1 신호 발생부(140b) 및 제2 신호 발생부(160c)를 포함한다.
도 8의 적층형 광전 변환부(120) 및 제1 신호 발생부(140b)는 도 5의 적층형 광전 변환부(120) 및 제1 신호 발생부(140b)와 각각 실질적으로 동일할 수 있다.
제2 신호 발생부(160c)는 제2 리셋 트랜지스터(MRST4), 제2 구동 트랜지스터(MSF4) 및 제1 선택 트랜지스터(MSEL3)를 포함할 수 있다. 도 5의 제2 신호 발생부(160b)와 비교하였을 때, 도 8의 제2 신호 발생부(160c)는 제2 리셋 트랜지스터(MRST4)의 제1 단자(예를 들어, 드레인 단자)와 제1 선택 트랜지스터(MSEL3)의 제1 단자(예를 들어, 드레인 단자)가 분리되어 형성될 수 있다.
제2 리셋 트랜지스터(MRST4)는 드레인 전압(VRD)과 제2 신호 노드(SN2) 사이에 연결되며, 제2 리셋 신호(RG4)가 인가되는 제어 단자를 포함할 수 있다. 제1 선택 트랜지스터(MSEL3)는 전원 전압(VDD)이 인가되는 제1 단자, 행 선택 신호(SEL3)가 인가되는 제어 단자 및 제2 단자를 포함할 수 있다. 제2 구동 트랜지스터(MSF4)는 상기 제1 선택 트랜지스터(MSEL3)의 제2 단자와 연결되는 제1 단자, 제2 신호 노드(SN2)와 연결되는 제어 단자 및 제3 픽셀 신호(VPIX3)를 출력하는 제2 단자를 포함할 수 있다.
일 실시예에서, 드레인 전압(VRD)은 전원 전압(VDD)보다 낮은 레벨을 가질 수 있다. 이 경우, 도 8의 적층형 광전 변환부(120)에서 발생되는 상기 제1 내지 제3 광전하들 중에서 상기 제1 및 제2 광전하들은 전자-정공 쌍 중에서 전자이고 도 8의 제1 및 제2 신호 발생부들(140b, 160c)에 포함되는 트랜지스터들(MT3, MT4, MRST3, MSF3, MSEL3, MRST4, MSF4)이 모두 NMOS 트랜지스터들이더라도, 도 8의 적층형 광전 변환부(120)에서 발생되는 상기 제1 내지 제3 광전하들 중에서 상기 제3 광전하들은 정공일 수 있다. 이에 대해서는 도 9를 참조하여 보다 상세하게 후술하도록 한다.
한편, 도 8의 단위 픽셀(100c)은 도 6을 참조하여 상술한 것과 실질적으로 동일한 타이밍에 기초하여 동작할 수 있다.
도 9는 도 8의 단위 픽셀의 동작을 설명하기 위한 도면이다.
도 8 및 9를 참조하면, 전자-정공 쌍 중에서 정공을 수집하기 위하여, 제3 광전 변환 소자(PD3)의 제1 전극(예를 들어, 하부 전극(도 2a의 BE))에 인가되는 제1 전압(V1)은 음의 전압이고 제3 광전 변환 소자(PD3)의 제2 전극(예를 들어, 상부 전극(도 2a의 TE))에 인가되는 제2 전압(V2)은 양의 전압일 수 있다. 시간 ta 내지 tb 사이의 구간에서, 제2 신호 노드(SN2)의 전압(VSN2)은 전원 전압(VDD)보다 낮은 드레인 전압(VRD)의 레벨로 초기화된다. 시간 tb 내지 tl 사이의 구간에서, 제3 광전 변환 소자(PD3)는 광전 변환을 수행하여 상기 제3 광전하들, 즉 정공들을 발생하며, 이에 따라 제2 신호 노드(SN2)의 전압(VSN2)이 시간이 지남에 따라 증가된다. 시간 tl 내지 tm의 구간에서, 상기 제3 광전하들에 상응하는 제3 픽셀 신호(VPIX3)의 이미지 성분(S3)이 샘플링된다. 시간 tm 내지 tn의 구간에서, 제2 신호 노드(SN2)의 전압(VSN2)은 드레인 전압(VRD)의 레벨로 초기화된다. 실제 유효한 이미지 데이터는 리셋 성분의 레벨과 이미지 성분의 레벨 사이의 차이(ΔV)에 상응하며, 모든 조건이 동일하고 상기 제3 광전하들의 종류만 상이하다고 가정하면 도 7의 ΔV와 도 9의 ΔV는 실질적으로 동일할 수 있다.
도 10 및 11은 도 1의 단위 픽셀의 또 다른 예들을 나타내는 회로도들이다.
도 10을 참조하면, 적층형 이미지 센서의 단위 픽셀(100d)은 적층형 광전 변환부(120), 제1 신호 발생부(140b) 및 제2 신호 발생부(160d)를 포함한다.
도 10의 적층형 광전 변환부(120) 및 제1 신호 발생부(140b)는 도 5의 적층형 광전 변환부(120) 및 제1 신호 발생부(140b)와 각각 실질적으로 동일할 수 있다.
제2 신호 발생부(160d)는 제2 리셋 트랜지스터(MRST4), 제2 구동 트랜지스터(MSF4), 제1 선택 트랜지스터(MSEL3) 및 피드백부(162d)를 포함할 수 있다. 도 5의 제2 신호 발생부(160b)와 비교하였을 때, 도 10의 제2 신호 발생부(160d)에서는 제2 리셋 트랜지스터(MRST4)의 제1 단자(예를 들어, 드레인 단자)와 제1 선택 트랜지스터(MSEL3)의 제1 단자(예를 들어, 드레인 단자)가 분리되어 형성되며, 제2 신호 발생부(160d)는 상기 제2 리셋 트랜지스터(MRST4)의 제1 단자에 연결되는 피드백부(162d)를 더 포함할 수 있다.
제2 리셋 트랜지스터(MRST4)는 제1 단자, 제2 리셋 신호(RG4)가 인가되는 제어 단자 및 제2 신호 노드(SN2)와 연결되는 제2 단자를 포함할 수 있다. 제1 선택 트랜지스터(MSEL3)는 전원 전압(VDD)이 인가되는 제1 단자, 행 선택 신호(SEL3)가 인가되는 제어 단자 및 제2 단자를 포함할 수 있다. 제2 구동 트랜지스터(MSF4)는 상기 제1 선택 트랜지스터(MSEL3)의 제2 단자와 연결되는 제1 단자, 제2 신호 노드(SN2)와 연결되는 제어 단자 및 제3 픽셀 신호(VPIX3)를 출력하는 제2 단자를 포함할 수 있다. 피드백부(162d)는 제3 픽셀 신호(VPIX3)가 인가되는 제1 입력 단자, 기준 신호(VREF)가 인가되는 제2 입력 단자 및 상기 제2 리셋 트랜지스터(MRST4)의 제1 단자와 연결되는 출력 단자를 포함할 수 있다.
도 11을 참조하면, 적층형 이미지 센서의 단위 픽셀(100e)은 적층형 광전 변환부(120), 제1 신호 발생부(140b) 및 제2 신호 발생부(160e)를 포함한다.
도 11의 적층형 광전 변환부(120) 및 제1 신호 발생부(140b)는 도 5의 적층형 광전 변환부(120) 및 제1 신호 발생부(140b)와 각각 실질적으로 동일할 수 있다.
제2 신호 발생부(160e)는 제2 리셋 트랜지스터(MRST4), 제2 구동 트랜지스터(MSF4), 제1 선택 트랜지스터(MSEL3), 피드백부(162e) 및 제1 트랜지스터(MG)를 포함할 수 있다. 도 5의 제2 신호 발생부(160b)와 비교하였을 때, 도 11의 제2 신호 발생부(160e)는 제2 리셋 트랜지스터(MRST4)의 제어 단자(예를 들어, 게이트 단자)에 연결되는 제1 트랜지스터(MG) 및 피드백부(162e)를 더 포함할 수 있다.
제2 리셋 트랜지스터(MRST4)는 전원 전압(VDD)이 인가되는 제1 단자, 제어 단자 및 제2 신호 노드(SN2)와 연결되는 제2 단자를 포함할 수 있다. 제1 선택 트랜지스터(MSEL3)는 전원 전압(VDD)이 인가되는 제1 단자, 행 선택 신호(SEL3)가 인가되는 제어 단자 및 제2 단자를 포함할 수 있다. 제2 구동 트랜지스터(MSF4)는 상기 제1 선택 트랜지스터(MSEL3)의 제2 단자와 연결되는 제1 단자, 제2 신호 노드(SN2)와 연결되는 제어 단자 및 제3 픽셀 신호(VPIX3)를 출력하는 제2 단자를 포함할 수 있다. 피드백부(162e)는 제3 픽셀 신호(VPIX3)가 인가되는 제1 입력 단자, 기준 신호(VREF)가 인가되는 제2 입력 단자 및 출력 단자를 포함할 수 있다. 제1 트랜지스터(MG)는 상기 피드백부(162e)의 출력 단자와 상기 제2 리셋 트랜지스터(MRST4)의 제어 단자 사이에 배치되고, 제2 리셋 신호(RG4)가 인가되는 제어 단자를 포함하며, 제2 리셋 신호(RG4)에 기초하여 상기 피드백부(162e)의 출력 단자와 상기 제2 리셋 트랜지스터(MRST4)의 제어 단자를 선택적으로 연결할 수 있다.
실시예에 따라서, 도 10의 피드백부(162d) 및 도 11의 피드백부(162e)는 각각 컬럼-와이즈(column-wise) 피드백 회로일 수 있다. 한편, 도 10의 단위 픽셀(100d) 및 도 11의 단위 픽셀(100e)은 각각 도 6을 참조하여 상술한 것과 유사한 타이밍에 기초하여 동작할 수 있다.
도 12 및 13은 본 발명의 실시예들에 따른 단위 픽셀을 포함하는 적층형 이미지 센서들을 나타내는 블록도들이다.
도 12를 참조하면, 적층형 이미지 센서(200a)는 픽셀 어레이(210) 및 신호 처리부를 포함한다. 상기 신호 처리부는 로우 구동부(220), 아날로그-디지털 변환(Analog-to-Digital Conversion; ADC)부(230a), 디지털 신호 처리(Digital Signal Processing; DSP)부(240) 및 제어부(250)를 포함할 수 있다.
픽셀 어레이(210)는 입사광에 기초하여 복수의 픽셀 신호들(예를 들어, 아날로그 픽셀 신호들)을 발생한다. 픽셀 어레이(210)는 복수의 행들과 복수의 열들로 이루어진 매트릭스 형태로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 상기 복수의 단위 픽셀들 각각은 도 1의 단위 픽셀(100)일 수 있으며, 도 3, 5, 8, 10 및 11을 참조하여 상술한 구조를 가질 수 있다. 즉, 상기 복수의 단위 픽셀들 각각은 적층형 광전 변환부를 포함하고, 상기 적층형 광전 변환부에서 발생되는 광전하들 중 일부에 기초하여 4T 동작을 수행하는 제1 신호 변환부 및 상기 적층형 광전 변환부에서 발생되는 광전하들 중 나머지에 기초하여 3T 동작을 수행하는 제2 신호 변환부를 구비하며, 상기 제1 및 제2 신호 변환부들이 적어도 일부 구성(예를 들어, 행 선택 신호에 기초하여 단위 픽셀을 활성화시키기 위한 구성)을 공유하도록 구현됨으로써, 단위 픽셀의 필 팩터가 향상되고 이를 포함하는 적층형 이미지 센서(200a)의 수광 효율이 향상될 수 있다.
상기 신호 처리부는 상기 복수의 픽셀 신호들에 기초하여 이미지 데이터(예를 들어, 디지털 유효 이미지 데이터)를 발생한다.
로우 구동부(220)는 픽셀 어레이(210)의 각 로우에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성할 수 있다. 예를 들어, 로우 구동부(220)는 픽셀 어레이(210)에 포함되는 상기 복수의 단위 픽셀들을 로우 단위로 구동할 수 있다.
ADC부(230a)는 픽셀 어레이(210)의 각 컬럼에 연결되고, 픽셀 어레이(210)로부터 출력되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 일 실시예에서, ADC부(230a)는 복수의 아날로그-디지털 변환기들을 포함하며, 각 컬럼 라인마다 출력되는 아날로그 신호들을 병렬로(즉, 동시에) 디지털 신호들로 변환하는 컬럼 ADC를 수행할 수 있다. 다른 실시예에서, ADC부(230a)는 단일의 아날로그-디지털 변환기를 포함하며, 상기 아날로그 신호들을 순차적으로 디지털 신호들로 변환하는 단일 ADC를 수행할 수 있다.
실시예에 따라서, ADC부(230a)는 유효 신호 성분을 추출하기 위한 하나의 CDS부(232)를 포함할 수 있다. 일 실시예에서, CDS부(232)는 리셋 성분을 나타내는 아날로그 리셋 신호와 이미지 성분을 나타내는 아날로그 이미지 신호의 차이에 기초하여 상기 유효 이미지 성분을 추출하는 아날로그 더블 샘플링(Analog Double Sampling)을 수행할 수 있다. 다른 실시예에서, CDS부(232)는 상기 아날로그 리셋 신호와 상기 아날로그 이미지 신호를 디지털 신호들로 각각 변환한 후 상기 유효 이미지 성분으로서 두 개의 디지털 신호의 차이를 추출하는 디지털 더블 샘플링(Digital Double Sampling)을 수행할 수 있다. 또 다른 실시예에서, CDS부(232)는 상기 아날로그 더블 샘플링 및 상기 디지털 더블 샘플링을 모두 수행하는 듀얼 상관 이중 샘플링을 수행할 수 있다. CDS부(232)는 도 6을 참조하여 상술한 리셋 성분들(R1, R2, R3) 및 이미지 성분들(S1, S2, S3)에 기초하여 제1 내지 제3 픽셀 신호들(도 1의 VPIX1, VPIX2, VPIX3)에 대한 CDS 동작을 순차적으로 수행할 수 있다.
DSP부(240)는 ADC부(230a)로부터 출력된 디지털 신호를 수신하고, 상기 디지털 신호에 대하여 이미지 데이터 처리를 수행할 수 있다. 예를 들어, DSP부(240)는 이미지 보간(Image Interpolation), 색 보정(Color Correction), 화이트 밸런스(White Balance), 감마 보정(Gamma Correction), 색 변환(Color Conversion) 등을 수행할 수 있다.
제어부(250)는 로우 구동부(220), ADC부(230a) 및 DSP부(240)를 제어할 수 있다. 제어부(250)는 로우 구동부(220), ADC부(230a) 및 DSP부(240)의 동작에 요구되는 클럭 신호, 타이밍 컨트롤 신호 등과 같은 제어 신호들을 공급할 수 있다. 일 실시예에서, 제어부(250)는 로직 제어 회로, 위상 고정 루프(Phase Lock Loop; PLL) 회로, 타이밍 제어 회로 및 통신 인터페이스 회로 등을 포함할 수 있다.
도 13을 참조하면, 적층형 이미지 센서(200b)는 픽셀 어레이(210) 및 신호 처리부를 포함한다. 상기 신호 처리부는 로우 구동부(220), ADC부(230b), DSP부(240) 및 제어부(250)를 포함할 수 있다.
도 13의 픽셀 어레이(210), 로우 구동부(220), DSP부(240) 및 제어부(250)는 도 12의 픽셀 어레이(210), 로우 구동부(220), DSP부(240) 및 제어부(250)와 각각 실질적으로 동일할 수 있다.
ADC부(230b)는 픽셀 어레이(210)의 각 컬럼에 연결되고, 픽셀 어레이(210)로부터 출력되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 실시예에 따라서, ADC부(230b)는 유효 신호 성분을 추출하기 위한 두 개의 CDS부들(232a, 232b)을 포함할 수 있다. CDS부(232a)는 도 4를 참조하여 상술한 리셋 성분들(R1, R2) 및 이미지 성분들(S1, S2)에 기초하여 제1 및 제2 픽셀 신호들(도 1의 VPIX1, VPIX2)에 대한 CDS 동작을 순차적으로 수행할 수 있다. CDS부(232b)는 도 4를 참조하여 상술한 리셋 성분(R3) 및 이미지 성분(S3)에 기초하여 제3 픽셀 신호(도 1의 VPIX3)에 대한 CDS 동작을 수행할 수 있다.
도 14는 본 발명의 실시예들에 따른 적층형 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 메모리 장치(920), 저장 장치(930), 적층형 이미지 센서(940), 입출력 장치(950) 및 전원 장치(960)를 포함할 수 있다. 한편, 도 14에는 도시되지 않았지만, 컴퓨팅 시스템(900)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 시스템들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(910)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(910)는 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(910)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 메모리 장치(920), 저장 장치(930) 및 입출력 장치(950)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(910)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(920)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(920)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM), 플래시 메모리(flash memory), 상변화 랜덤 액세스 메모리(Phase change Random Access Memory; PRAM), 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory; FRAM), 저항 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM), 강자성 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
저장 장치(930)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(950)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(960)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.
적층형 이미지 센서(940)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(910)와 연결되어 통신을 수행할 수 있다. 적층형 이미지 센서(940)는 도 12 및 13의 이미지 센서들(200a, 200b) 중 하나일 수 있으며, 도 1, 3, 5, 8, 10 및 11을 참조하여 상술한 단위 픽셀을 포함할 수 있다. 즉, 상기 단위 픽셀은 4T 동작을 수행하는 제1 신호 변환부 및 3T 동작을 수행하는 제2 신호 변환부를 구비하며 상기 제1 및 제2 신호 변환부들이 적어도 일부 구성(예를 들어, 행 선택 신호에 기초하여 단위 픽셀을 활성화시키기 위한 구성)을 공유하도록 구현됨으로써, 단위 픽셀의 필 팩터가 향상되고 이를 포함하는 적층형 이미지 센서(940)의 수광 효율이 향상될 수 있다.
적층형 이미지 센서(940)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 적층형 이미지 센서(940)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
실시예에 따라서, 적층형 이미지 센서(940)는 프로세서(910)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 컴퓨팅 시스템(900)은 이미지 센서를 이용하는 임의의 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(900)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트 폰 등을 포함할 수 있다.
도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, PDA, PMP, 스마트 폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 적층형 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.
어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 적층형 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다.
또한, 컴퓨팅 시스템(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있고, RF 칩(1160)은 DigRF MASTER(1114)를 통하여 제어되는 DigRF SLAVE(1162)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명은 적층형 이미지 센서 및 이를 포함하는 임의의 장치 및 전자 기기에 적용될 수 있다. 특히, 본 발명은 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 입사광의 제1 성분에 기초하여 제1 광전하들을 발생하는 제1 광전 변환 소자, 상기 입사광의 제2 성분에 기초하여 제2 광전하들을 발생하는 제2 광전 변환 소자 및 상기 입사광의 제3 성분에 기초하여 제3 광전하들을 발생하는 제3 광전 변환 소자를 포함하고, 상기 제1 내지 제3 광전 변환 소자들이 적층되어 형성되는 적층형 광전 변환부;
    상기 제1 광전하들 및 제1 신호 노드에 기초하여 제1 픽셀 신호를 발생하고, 상기 제2 광전하들 및 상기 제1 신호 노드에 기초하여 제2 픽셀 신호를 발생하는 제1 신호 발생부; 및
    상기 제3 광전하들 및 제2 신호 노드에 기초하여 제3 픽셀 신호를 발생하고, 상기 제1 신호 발생부와 적어도 일부를 공유하는 제2 신호 발생부를 포함하는 적층형 이미지 센서의 단위 픽셀.
  2. 제 1 항에 있어서,
    상기 제1 신호 발생부는 제1 전송 트랜지스터, 제2 전송 트랜지스터, 제1 리셋 트랜지스터 및 제1 구동 트랜지스터를 포함하고, 상기 제2 신호 발생부는 제2 리셋 트랜지스터, 제2 구동 트랜지스터 및 제1 선택 트랜지스터를 포함하며,
    상기 제1 리셋 트랜지스터의 제1 단자 및 상기 제1 선택 트랜지스터의 제어 단자에 공통적으로 인가되는 행 선택 신호에 기초하여 상기 제1 내지 제3 픽셀 신호들의 출력이 제어되는 것을 특징으로 하는 적층형 이미지 센서의 단위 픽셀.
  3. 제 2 항에 있어서,
    상기 제1 전송 트랜지스터는 제1 전송 신호에 기초하여 상기 제1 광전하들을 상기 제1 신호 노드에 전송하고, 상기 제2 전송 트랜지스터는 제2 전송 신호에 기초하여 상기 제2 광전하들을 상기 제1 신호 노드에 전송하고, 상기 제1 리셋 트랜지스터는 제1 리셋 신호 및 상기 행 선택 신호에 기초하여 상기 제1 신호 노드를 리셋시키고, 상기 제1 구동 트랜지스터는 상기 제1 신호 노드의 전압을 증폭하여 상기 제1 및 제2 픽셀 신호들을 출력하며,
    상기 제2 리셋 트랜지스터는 제2 리셋 신호에 기초하여 상기 제2 신호 노드를 리셋시키고, 상기 제2 구동 트랜지스터는 상기 제2 신호 노드의 전압을 증폭하고, 상기 제1 선택 트랜지스터는 상기 증폭된 제2 신호 노드의 전압 및 상기 행 선택 신호에 기초하여 상기 제3 픽셀 신호를 출력하는 것을 특징으로 하는 적층형 이미지 센서의 단위 픽셀.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 신호 발생부들은 행 선택 신호에 기초하여 상기 제1 내지 제3 픽셀 신호들의 출력을 제어하는 제1 선택 트랜지스터를 공유하는 것을 특징으로 하는 적층형 이미지 센서의 단위 픽셀.
  5. 제 4 항에 있어서,
    상기 제1 신호 발생부는 제1 전송 트랜지스터, 제2 전송 트랜지스터, 제1 리셋 트랜지스터 및 제1 구동 트랜지스터를 더 포함하며, 상기 제2 신호 발생부는 제2 리셋 트랜지스터 및 제2 구동 트랜지스터를 더 포함하는 것을 특징으로 하는 적층형 이미지 센서의 단위 픽셀.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 광전하들은 전자-정공 쌍(electron-hole pair) 중에서 전자에 상응하고, 상기 제3 광전하들은 상기 전자-정공 쌍 중에서 정공에 상응하는 것을 특징으로 하는 적층형 이미지 센서의 단위 픽셀.
  7. 제 6 항에 있어서,
    상기 제3 광전 변환 소자는 제1 전극, 상기 제1 전극 상에 형성되는 유기 광전 변환층 및 상기 유기 광전 변환층 상에 형성되는 제2 전극을 포함하는 유기 광전 변환 소자이고, 상기 제1 전극에 인가되는 제1 전압은 음의 전압이고, 상기 제2 전극에 인가되는 제2 전압은 양의 전압이며,
    상기 제1 리셋 트랜지스터의 제1 단자 및 상기 제1 선택 트랜지스터의 제1 단자에는 전원 전압이 인가되고, 상기 제2 리셋 트랜지스터의 제1 단자에는 상기 전원 전압보다 낮은 레벨을 가지는 제3 전압이 인가되는 것을 특징으로 하는 적층형 이미지 센서의 단위 픽셀.
  8. 제 5 항에 있어서, 상기 제2 신호 발생부는,
    상기 제3 픽셀 신호가 인가되는 제1 입력 단자, 기준 신호가 인가되는 제2 입력 단자 및 상기 제2 리셋 트랜지스터의 제1 단자와 연결되는 출력 단자를 구비하는 피드백부를 더 포함하는 것을 특징으로 하는 적층형 이미지 센서의 단위 픽셀.
  9. 제 5 항에 있어서, 상기 제2 신호 발생부는,
    상기 제3 픽셀 신호가 인가되는 제1 입력 단자, 기준 신호가 인가되는 제2 입력 단자 및 출력 단자를 구비하는 피드백부; 및
    상기 피드백부의 출력 단자와 상기 제2 리셋 트랜지스터의 제어 단자를 선택적으로 연결하는 제1 트랜지스터를 더 포함하는 것을 특징으로 하는 적층형 이미지 센서의 단위 픽셀.
  10. 복수의 단위 픽셀들을 포함하고, 입사광에 기초하여 복수의 픽셀 신호들을 발생하는 픽셀 어레이; 및
    상기 복수의 픽셀 신호들에 기초하여 이미지 데이터를 발생하는 신호 처리부를 포함하고,
    상기 복수의 단위 픽셀들 각각은,
    상기 입사광의 제1 성분에 기초하여 제1 광전하들을 발생하는 제1 광전 변환 소자, 상기 입사광의 제2 성분에 기초하여 제2 광전하들을 발생하는 제2 광전 변환 소자 및 상기 입사광의 제3 성분에 기초하여 제3 광전하들을 발생하는 제3 광전 변환 소자를 포함하고, 상기 제1 내지 제3 광전 변환 소자들이 서로 적층되어 형성되는 적층형 광전 변환부;
    상기 제1 광전하들 및 제1 신호 노드에 기초하여 제1 픽셀 신호를 발생하고, 상기 제2 광전하들 및 상기 제1 신호 노드에 기초하여 제2 픽셀 신호를 발생하는 제1 신호 발생부; 및
    상기 제3 광전하들 및 제2 신호 노드에 기초하여 제3 픽셀 신호를 발생하고, 상기 제1 신호 발생부와 적어도 일부를 공유하는 제2 신호 발생부를 포함하는 적층형 이미지 센서.
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