JP2022010457A - 半導体装置及び撮像装置 - Google Patents

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Abstract

Figure 2022010457000001
【課題】短チャネル効果を抑制可能な半導体装置及び撮像装置を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に設けられたトランジスタと、を備える。トランジスタは、主面と、主面と交差する第１側面とを有する半導体領域と、半導体領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、半導体領域においてゲート絶縁膜及びゲート電極で覆われたチャネル領域と、チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有する。主面の法線方向からの平面視で、半導体領域は、 第１方向に延設された第１部位と、第１部位から第１方向と交差する第２方向に延設された第２部位と、を有する。チャネル領域は、主面に存在する第１チャネル領域と、第１側面に存在し、半導体領域の深さ方向に延びた第２チャネル領域と、を有する。
【選択図】図４

Description

本開示は、半導体装置及び撮像装置に関する。
撮像素子のうち、ＣＭＯＳイメージセンサ（ＣＩＳ）には画素信号を増幅、読み出しするための画素トランジスタ（増幅トランジスタ、選択トランジスタ、リセットトランジスタ）が搭載されている。通常、画素トランジスタのチャネル領域の両端にはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる絶縁体が埋め込まれた領域が存在し、ＳＴＩがチャネル領域の幅を規定している。画素の微細化に伴い、画素トランジスタの面積効率を向上させるため、フォトダイオードから増幅トランジスタへ画素信号を転送する転送トランジスタの平面視によるチャネル形状をＬ字状に曲げた構造が提案されている（例えば、特許文献１のＦＩＧ．２参照）。
米国特許出願公開第２０１６／００６４４４６号明細書
チャネルの平面視による形状がＬ字状の場合、チャネルにおける電流経路の長さはＬ字の内角側と外角側とで互いに異なる。Ｌ字の内角側は、Ｌ字の外角側よりも電流経路の長さが短くなるため、短チャネル効果によりトランジスタ特性が悪化する（例えば、オフ状態でのリーク電流が増大する）可能性がある。
本開示はこのような事情に鑑みてなされたもので、短チャネル効果を抑制可能な半導体装置及び撮像装置を提供することを目的とする。
本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板に設けられたトランジスタと、を備える。前記トランジスタは、主面と、前記主面と交差する第１側面とを有する半導体領域と、前記半導体領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体領域において前記ゲート絶縁膜及び前記ゲート電極で覆われたチャネル領域と、前記チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有する。前記主面の法線方向からの平面視で、前記半導体領域は、 第１方向に延設された第１部位と、前記第１部位から前記第１方向と交差する第２方向に延設された第２部位と、を有する。前記チャネル領域は、前記主面に存在する第１チャネル領域と、前記第１側面に存在し、前記半導体領域の深さ方向に延びた第２チャネル領域と、を有する。
このような構成であれば、半導体領域の平面視による形状は直線状ではなく、例えばＬ字形状となる。これにより、トランジスタは面積効率を向上させることができ、微細化が容易となる。また、トランジスタは、半導体領域の主面及び第１側面の少なくとも２方向からゲート電圧を印加してドレイン電流を流すことができる。これにより、トランジスタは、ゲートの制御性を向上させることができ、短チャネル効果の一つであるサブスレッショルド特性の劣化を抑制することができる。
本発明の一態様に係る撮像装置は、光電変換を行う画素と、前記画素から出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタと、を備える。前記増幅トランジスタは、主面と、前記主面と交差する第１側面とを有する半導体領域と、前記半導体領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体領域において前記ゲート絶縁膜及び前記ゲート電極で覆われたチャネル領域と、前記チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有する。前記主面の法線方向からの平面視で、前記半導体領域は、第１方向に延設された第１部位と、前記第１部位から前記第１方向と交差する第２方向に延設された第２部位と、を有する。前記チャネル領域は、前記主面に存在する第１チャネル領域と、前記第１側面に存在し、前記半導体領域の深さ方向に延びた第２チャネル領域と、を有する。
このような構成であれば、撮像装置は、増幅トランジスタにおける短チャネル効果を抑制することができる。
本発明の別の態様に係る撮像装置は、光電変換を行う画素と、前記画素で光電変換により生成された電荷を読み出す読出回路と、を備える。前記画素は、光電変換により生成された電荷を一時的に保存するフローティングディフュージョンを有する。前記読出回路は、前記フローティングディフュージョンから出力された電荷のレベルに応じて電圧の信号を増幅する増幅トランジスタと、前記増幅トランジスタで増幅された信号を前記読出回路から出力するタイミングを制御する選択トランジスタと、前記フローティングディフュージョンの電位を予め設定された電位にリセットするリセットトランジスタと、を有する。前記増幅トランジスタ、前記選択トランジスタ及び前記リセットトランジスタの少なくとも１つのトランジスタは、主面と、前記主面と交差する第１側面とを有する半導体領域と、前記半導体領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体領域において前記ゲート絶縁膜及び前記ゲート電極で覆われたチャネル領域と、前記チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有する。前記主面の法線方向からの平面視で、前記半導体領域は、第１方向に延設された第１部位と、前記第１部位から前記第１方向と交差する第２方向に延設された第２部位と、を有する。前記チャネル領域は、前記主面に存在する第１チャネル領域と、前記第１側面に存在し、前記半導体領域の深さ方向に延びた第２チャネル領域と、を有する。
このような構成であれば、撮像装置は、増幅トランジスタ、選択トランジスタ及びリセットトランジスタの少なくとも１つのトランジスタについて、短チャネル効果を抑制することができる。
図１は、本開示の実施形態１に係る撮像装置の構成例を示すブロック図である。 図２は、本開示の実施形態１に係るＭＯＳトランジスタの構成例を示す平面図である。 図３は、本開示の実施形態１に係るＭＯＳトランジスタの構成例を示す平面図である。 図４は、本開示の実施形態１に係るＭＯＳトランジスタの構成例を示す断面図である。 図５は、本開示の実施形態１に係るＭＯＳトランジスタにおいて、チャネル領域が形成されるＬ字型の半導体領域と、ドレイン領域及びソース領域を示す平面図である。 図６は、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す断面図である。 図７は、本開示の実施形態２に係るＭＯＳトランジスタの構成例を示す断面図である。 図８は、本開示の実施形態２の変形例に係るＭＯＳトランジスタの構成を示す断面図である。 図９は、本開示の実施形態３に係るＭＯＳトランジスタの構成例を示す断面図である。 図１０は、本開示の実施形態４に係るＭＯＳトランジスタの構成例を示す断面図である。 図１１は、本開示の実施形態５に係るＭＯＳトランジスタの構成例を示す平面図である。 図１２は、本開示の実施形態５に係るＭＯＳトランジスタの構成例を示す断面図である。 図１３は、本開示の実施形態５の変形例に係るＭＯＳトランジスタの構成を示す平面図である。 図１４は、本開示の実施形態６に係るＭＯＳトランジスタの構成例を示す平面図である。 図１５は、本開示の実施形態７に係るＭＯＳトランジスタの構成例を示す断面図である。 図１６は、本開示の実施形態７に係るＭＯＳトランジスタの製造方法を工程順に示す断面図である。 図１７は、本開示の実施形態７に係るＭＯＳトランジスタの製造方法を工程順に示す断面図である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、半導体領域５２の主面５２ａに平行な方向である。のＸ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、半導体領域５２の主面５２ａの法線方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
＜実施形態１＞
（撮像装置の構成例）
図１は、本開示の実施形態１に係る撮像装置１の構成例を示すブロック図である。図１に示すように、撮像装置１は、複数の画素１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、および制御回路１７を備える。
画素１２は、図示しない光学系により集光される光を受光する受光領域である。複数の画素２１は、行列状に配置されている。複数の画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号をそれぞれ出力する。それらの画素信号から、被写体の画像が構築される。
垂直駆動回路１３は、複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。
水平駆動回路１５は、複数の画素２１の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。制御回路１７は、撮像装置１の内部の各ブロックの駆動を制御する。例えば、制御回路１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
画素２１は、フォトダイオード３１、転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６を備える。転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６は、フォトダイオード３１で光電変換により生成された電荷（画素信号）の読み出しを行う読出回路３０を構成している。
フォトダイオード３１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ３２に接続されている。転送トランジスタ３２は、垂直駆動回路１３から供給される転送信号ＴＲＧに従って駆動し、転送トランジスタ３２がオンになると、フォトダイオード３１に蓄積されている電荷がフローティングディフュージョン３３に転送される。フローティングディフュージョン３３は、増幅トランジスタ３４のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、フォトダイオード３１から転送される電荷を一時的に蓄積する。
増幅トランジスタ３４は、フローティングディフュージョン３３に蓄積されている電荷のレベル（即ち、フローティングディフュージョン３３の電位）に応じて画素信号を増幅し、増幅した画素信号を選択トランジスタ３５を介して垂直信号線２３に出力する。つまり、フローティングディフュージョン３３が増幅トランジスタ３４のゲート電極に接続される構成により、フローティングディフュージョン３３および増幅トランジスタ３４は、フォトダイオード３１において発生した電荷を増幅し、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
選択トランジスタ３５は、増幅トランジスタ３４で増幅された画素信号を読出回路３０から出力するタイミングを制御する。例えば、選択トランジスタ３５は、垂直駆動回路１３から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ３５がオンになると、増幅トランジスタ３４から出力される画素信号が垂直信号線２３に出力可能な状態となる。リセットトランジスタ３６は、フローティングディフュージョン３３の電位を予め設定された電位（例えば、電源電位）にリセットする。例えば、垂直駆動回路１３から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ３６がオンになると、フローティングディフュージョン３３に蓄積されている電荷がドレイン電源Ｖｄｄに排出されて、フローティングディフュージョン３３がリセットされる。
読出回路３０は、１枚の半導体基板に形成されていてもよいし、２枚以上の半導体基板が厚さ方向に積層された積層基板に形成されていてもよい。例えば、積層基板が、第１半導体基板と、第１半導体基板上に積層された第２半導体基板とを有する場合、読出回路３０の一部は第１半導体基板に形成され、読出回路３０の他の一部は第２半導体基板に形成されていてもよい。一例を挙げると、フォトダイオード３１、転送トランジスタ３２及びフローティングディフュージョン３３が第１半導体基板に形成され、増幅トランジスタ３４、選択トランジスタ３５及びリセットトランジスタ３６が第２半導体基板に形成されていてもよい。
図１に示す増幅トランジスタ３４は、例えば、以下で説明するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ５０、５０Ａから５０Ｈのいずれか１つで構成されている。ＭＯＳトランジスタ５０、５０Ａから５０Ｈの各々は、本開示の「トランジスタ」の一例である。
（トランジスタの構成例）
図２及び図３は、本開示の実施形態１に係るＭＯＳトランジスタ５０の構成例を示す平面図である。なお、図３では、図２に示すゲート電極５７を、Ｘ軸方向及びＹ軸方向（すなわち、水平方向）に平行なＸ－Ｙ平面で切断して示している。図４は、本開示の実施形態１に係るＭＯＳトランジスタ５０の構成例を示す断面図である。図４は、図１をＸ１－Ｘ´１線で切断した断面を示している。図５は、本開示の実施形態１に係るＭＯＳトランジスタ５０において、チャネル領域ＣＨが形成されるＬ字型の半導体領域５２と、ドレイン領域５８及びソース領域５９を示す平面図である。
図２から図５に示すように、ＭＯＳトランジスタ５０は、半導体基板５１の一方の面（例えば、表面）側に設けられている。半導体基板５１は、例えば単結晶のシリコンで構成されている。ＭＯＳトランジスタ５０は、半導体基板５１の表面側に設けられたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離膜５３によって、他の素子から電気的に分離されている。素子分離膜５３は絶縁膜であり、例えば、シリコン酸化膜（ＳｉＯ２膜）で構成されている。素子分離膜５３の厚さ（すなわち、ＳＴＩの深さ）は、例えば２００ｎｍ以上３００ｎｍ以下である。
ＭＯＳトランジスタ５０は、第１導電型（例えば、Ｎ型）のＭＯＳトランジスタである。ＭＯＳトランジスタ５０は、チャネル領域ＣＨが形成される第１導電型と異なる第２導電型（例えば、Ｐ型）の半導体領域５２と、ゲート絶縁膜５５と、ゲート電極５７と、半導体基板５１に設けられたＮ型のドレイン領域５８と、半導体基板５１に設けられたＮ型のソース領域５９と、を有する。チャネル領域ＣＨは、半導体領域５２においてゲート絶縁膜５５及びゲート電極５７で覆われている。Ｎ型のドレイン領域５８とＮ型のソース領域５９は、チャネル領域ＣＨに隣接している。
半導体領域５２は、半導体基板５１の一部であり、単結晶のシリコンで構成されている。または、半導体領域５２は、エピタキシャル成長法によって、半導体基板５１上に形成された単結晶のシリコン層であってもよい。半導体領域５２は、半導体基板５１の表面側の一部をエッチングすることにより島状に形成された部位である。
図４に示すように、半導体領域５２をＺ軸方向に平行な面で切断した断面の形状は、矩形である。また、図５に示すように、半導体領域５２の主面５２ａの法線方向（例えば、図５の紙面に垂直な方向）からの平面視で、半導体領域５２はＬ字形状を有する。すなわち、半導体領域５２の主面５２ａの法線方向からの平面視で、半導体領域５２は、第１方向に延設された第１部位５２１と、第１部位５２１の一端から第２方向に延設された第２部位５２２と、を有する。第２方向は、第１方向と交差する方向である。例えば、第１方向はＸ軸方向であり、第２方向はＸ軸方向と直交するＹ軸方向である。
図４に示すように、半導体領域５２は、主面５２ａと、主面５２ａと交差する第１側面５２ｂと、主面５２ａを挟んで第１側面５２ｂの反対側に位置する第２側面５２ｃ、とを有する。図５に示すように、第１側面５２ｂは、第１部位５２１と第２部位５２２とが成す第１角部ＣＲ１の内角ＩＡ側に位置する。第２側面５２ｃは、第１角部ＣＲ１の外角ＥＡ側に位置する。
チャネル領域ＣＨは、主面５２ａに存在する第１チャネル領域ＣＨ１と、第１側面５２ｂに存在する第２チャネル領域ＣＨ２と、第２側面５２ｃに存在する第２チャネル領域ＣＨ２と、を有する。第２チャネル領域ＣＨ２は、第１チャネル領域ＣＨ１のチャネル幅方向における一端の側（例えば、第１角部ＣＲ１の内角側）から半導体領域５２の深さ方向（図４では、Ｚ軸の矢印の反対方向）に延びている。第３チャネル領域ＣＨ３は、第１チャネル領域ＣＨ１のチャネル幅方向における他端の側（例えば、第１角部ＣＲ１の外角側）から半導体領域５２の深さ方向に延びている。
これにより、ゲート電極５７は、半導体領域５２の主面５２ａと、第１側面５２ｂ、第２側面５２ｃとにゲート電圧を同時に印加することができる。つまり、ゲート電極５７は、半導体領域５２に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。これにより、ＭＯＳトランジスタ５０においてゲートの制御性が向上し、短チャネル効果を抑制することができる。
ゲート絶縁膜５５は、半導体領域５２の主面５２ａと第１側面５２ｂと第２側面５２ｃとを連続して覆うように設けられている。ゲート絶縁膜５５は、例えばＳｉＯ２又はその窒化物である酸窒化シリコン（ＳｉＯＮ）で構成されている。また、ゲート絶縁膜５５は、酸化ハフニウム（ＨｆＯ２）又はその窒化物である酸窒化ハフニウム（ＨｆＯＮ）で構成されていてもよい。
ゲート絶縁膜５５は、半導体領域５２の主面５２ａに設けられた第１膜部５５１と、半導体領域５２の第１側面５２ｂに設けられた第２膜部５５２と、半導体領域５２の第２側面５２ｃに設けられた第３膜部５５３と、を有する。
ＭＯＳトランジスタ５０において、ゲート絶縁膜５５の第２膜部５５２と第３膜部５５３は、半導体領域５２の主面５２ａから深さ方向（例えば、Ｚ軸方向）への長さが互いに同じ大きさである。この長さは、掘り込みの深さと呼んでもよい。第２膜部５５２の主面５２ａからＺ軸方向への長さ（掘り込みの深さ）をｄ１とし、第３膜部５５３の主面５２ａからＺ軸方向への長さ（掘り込みの深さ）をｄ２とすると、ｄ１＝ｄ２となっている。例えば、長さｄ１、ｄ２はそれぞれ、０．０１μｍ以上０．１μｍ以下であることが望ましい。
ゲート電極５７は、ゲート絶縁膜５５を介して、半導体領域５２の主面５２ａと第１側面５２ｂと第２側面５２ｃとを連続して覆うように設けられている。ゲート電極５７は、例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されている。また、ゲート電極５７は、金属又は金属窒化物で構成されていてもよい。
ＭＯＳトランジスタ５０は、半導体領域５２の両側にトレンチＨ２（後述の図６参照）が形成され、このトレンチ内にゲート電極５７の一部が配置される形状から、掘り込みゲート構造のＭＯＳトランジスタと呼んでもよい。
（製造方法）
次に、本開示の実施形態１に係るＭＯＳトランジスタ５０の製造方法の一例を説明する。ＭＯＳトランジスタ５０は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置、熱酸化炉、スパッタ装置、レジスト塗布装置を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
図６は、本開示の実施形態１に係るＭＯＳトランジスタ５０の製造方法を工程順に示す断面図である。製造装置は、半導体基板５１の表面側を部分的にエッチングして、トレンチＨ１を形成する（ステップＳＴ１）。トレンチＨ１を掘り込み領域と呼んでもよい。トレンチＨ１（掘り込み領域）が形成されることによって、主面５２ａと第１側面５２ｂ及び第２側面５２ｃとを有する半導体領域５２が画定される。例えば、半導体領域５２の主面５２ａの法線方向からの平面視で、トレンチＨ１は半導体領域５２を囲むように形成される。
次に、製造装置は、ＣＶＤ法を用いて、半導体基板５１上に絶縁膜５３´を堆積する（ステップＳＴ２）。絶縁膜５３´は、例えばＳｉＯ２膜である。次に、製造装置は、絶縁膜５３´をエッチングして、絶縁膜５３´を底面とするトレンチＨ２を形成する（ステップＳＴ３）。この工程をリセスと呼んでもよい。リセスはドライエッチングで行ってもよいし、ウェットエッチングで行ってもよいし、それらを組み合あせて行ってもよい。リセスにより、半導体領域５２の主面５２ａと、第１側面５２ｂの上部と、第２側面５２ｃの上部とが絶縁膜５３´からそれぞれ露出するとともに、絶縁膜５３´から素子分離膜５３が形成される。
次に、製造装置は、半導体領域５２を熱酸化する。これにより、素子分離膜５３から露出している半導体領域５２の主面５２ａと、第１側面５２ｂの上部と、第２側面５２ｃの上部とにゲート絶縁膜５５が連続して形成される（ステップＳＴ４）。
次に、製造装置は、ＣＶＤ法を用いて、半導体基板５１の上方に電極材（例えば、ポリシリコン膜）を形成して、トレンチＨ２を埋め込む。次に、製造装置は、フォトリソグラフィ及びエッチング技術を用いて、電極材をパターニングする。これにより、製造装置は電極材からゲート電極５７を形成する（ステップＳＴ５）。
その後、製造装置は、ゲート電極５７をマスクに用いて半導体基板５１にＮ型不純物をイオン注入する。例えば、製造装置は、半導体領域５２においてゲート電極５７から露出している領域にＮ型不純物をイオン注入する。次に、製造装置は、半導体基板５１にアニール処理を施して、イオン注入されたＮ型不純物を活性化する。これにより、Ｎ型のドレイン領域５８及びソース領域５９が形成される。以上の工程を経て、ＭＯＳトランジスタ５０が完成する。
（実施形態１の効果）
以上説明したように、本開示の実施形態１に係る半導体装置は、半導体基板５１と、半導体基板５１に設けられたＭＯＳトランジスタ５０と、を備える。ＭＯＳトランジスタ５０は、半導体領域５２と、半導体領域５２上に設けられたゲート絶縁膜５５と、ゲート絶縁膜５５上に設けられたゲート電極５７と、半導体領域５２においてゲート絶縁膜５５及びゲート電極５７で覆われたチャネル領域ＣＨと、を有する。半導体領域５２は、主面５２ａと、主面５２ａと交差する（例えば、直交する）第１側面５２ｂとを有する。主面５２ａの法線方向からの平面視で、半導体領域５２は、第１方向（例えば、Ｘ軸方向）に延設された第１部位５２１と、第１部位５２１から第２方向（例えば、Ｙ軸方向）に延設された第２部位５２２と、を有する。チャネル領域ＣＨは、主面５２ａに存在する第１チャネル領域ＣＨ１と、第１側面５２ｂに存在し、半導体領域５２の深さ方向に延びた第２チャネル領域ＣＨ２と、を有する。
これにより、半導体領域５２の平面視による形状は直線状でなく、例えばＬ字形状となる。これにより、ＭＯＳトランジスタ５０は、面積効率を向上させることができ、微細化が容易となる。また、ＭＯＳトランジスタ５０は、半導体領域５２の主面５２ａ及び第１側面５２ｂの少なくとも２方向からゲート電圧を印加してドレイン電流を流すことができる。これにより、ＭＯＳトランジスタ５０は、ゲートの制御性を向上させることができ、短チャネル効果の一つであるサブスレッショルド特性の劣化を抑制することができる。
また、半導体領域５２は、主面５２ａを挟んで第１側面５２ｂの反対側に位置する第２側面５２ｃ、をさらに有する。チャネル領域ＣＨは、第２側面５２ｃに存在し半導体領域５２の深さ方向（例えば、Ｚ軸方向）に延びた第３チャネル領域ＣＨ３、をさらに有する。第１側面５２ｂは、第１部位５２１と第２部位５２２とが成す第１角部ＣＲ１の内角側に位置する。第２側面５２ｃは、第１角部ＣＲ１の外角側に位置する。
このような構成であれば、ＭＯＳトランジスタ５０は、半導体領域５２の主面５２ａ、第１側面５２ｂ及び第２側面５２ｃの３方向からゲート電圧を印加してドレイン電流を流すことができる。これにより、ＭＯＳトランジスタ５０は、ゲートの制御性をさらに向上させることができ、サブスレッショルド特性の劣化をさらに抑制することができる。
また、本開示の実施形態１に係る撮像装置１は、光電変換を行う画素１２と、画素１２から出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタ３４と、を備える。増幅トランジスタ３４として、例えば、上記のＭＯＳトランジスタ５０が用いられる。これにより、撮像装置１は、増幅トランジスタ３４における短チャネル効果を抑制することができる。
＜実施形態２＞
図７は、本開示の実施形態２に係るＭＯＳトランジスタ５０Ａの構成例を示す断面図である。図７に示すように、ＭＯＳトランジスタ５０Ａにおいて、ゲート絶縁膜５５は、半導体領域５２の主面５２ａに設けられた第１膜部５５１と、半導体領域５２の第１側面５２ｂに設けられた第２膜部５５２と、半導体領域５２の第２側面５２ｃに設けられた第３膜部５５３と、を有する。第２膜部５５２は、第１膜部５５１よりも膜厚が大きい。また、第２膜部５５２は、第３膜部５５３よりも膜厚が大きい。例えば、第２膜部５５２は、第１膜部５５１よりも０．５ｎｍ以上厚い。また、第２膜部５５２は、第３膜部５５３よりも０．５ｎｍ以上厚い。第１膜部５５１と第３膜部５５３は互いに同じ厚さであってもよい。
このような構成であっても、ＭＯＳトランジスタ５０Ａは、半導体領域５２の主面５２ａ、第１側面５２ｂ及び第２側面５２ｃの３方向からゲート電圧を印加してドレイン電流を流すことができる。これにより、ＭＯＳトランジスタ５０Ａは、実施形態１のＭＯＳトランジスタ５０と同様に、ゲートの制御性を向上させることができ、サブスレッショルド特性の劣化を抑制することができる。
また、第２膜部５５２は、第１膜部５５１及び第３膜部５５３の各々よりも厚く、第１膜部５５１及び第３膜部５５３の各々よりも０．５ｎｍ以上厚いことが望ましい。図５に示すように、ドレイン領域５８とソース領域５９との間の電流経路について、第１角部ＣＲ１の内角ＩＡ側の電流経路ＣＰ１は、外角ＥＡ側（すなわち、第２側面５２ｃの側）の電流経路ＣＰ２よりも短い。しかし、上記のように、ゲート絶縁膜５５の第２膜部５５２を厚くすることによって、内角ＩＡ側の閾値電圧Ｖｔｈを外角ＥＡ側の閾値電圧Ｖｔｈよりも高くすることができる。これにより、ＭＯＳトランジスタ５０Ａは、電流経路が短い内角ＩＡ側にドレイン電流が集中したり、内角ＩＡ側でリーク電流が増大したりすることを抑制することができ、短チャネル効果をさらに抑制することができる。
（変形例）
図８は、本開示の実施形態２の変形例に係るＭＯＳトランジスタ５０Ｂの構成を示す断面図である。図８に示すように、ＭＯＳトランジスタ５０Ｂにおいて、ゲート絶縁膜５５は、半導体領域５２の主面５２ａに設けられた第４膜部５５４及び第５膜部５５５、を有する。第４膜部５５４は第１側面５２ｂに近い側に位置し、第５膜部５５５は第２側面５２ｃに近い側に位置する。第４膜部５５４は、第５膜部５５５よりも膜厚が大きい。
また、半導体領域５２の第１側面５２ｂに設けられたゲート絶縁膜５５の第２膜部５５２は、主面５２ａに設けられた第４膜部５５４と膜厚が同じであってもよいし、第４膜部５５４よりも膜厚が大きくてもよい。半導体領域５２の第２側面５２ｃに設けられたゲート絶縁膜５５の第３膜部５５３は、主面５２ａに設けられた第５膜部５５５と膜厚が同じであってもよいし、第５膜部５５５よりも膜厚が小さくてもよい。第２膜部５５２、第３膜部５５３、第４膜部５５４及び第５膜部５５５の各膜厚の大小関係は、第２膜部５５２≧第４膜部５５４＞第５膜部５５５≧第３膜部５５３、となっている。
このような構成であっても、ＭＯＳトランジスタ５０Ｂは、内角ＩＡ側の閾値電圧Ｖｔｈを外角ＥＡ側の閾値電圧Ｖｔｈよりも高くすることができる。これにより、ＭＯＳトランジスタ５０Ｂは、電流経路が短い内角ＩＡ側（すなわち、第１側面５２ｂの側）にドレイン電流が集中したり、内角ＩＡ側でリーク電流が増大したりすることを抑制することができ、短チャネル効果をさらに抑制することができる。
＜実施形態３＞
図９は、本開示の実施形態３に係るＭＯＳトランジスタ５０Ｃの構成例を示す断面図である。図９に示すように、ＭＯＳトランジスタ５０Ｃにおいて、ゲート絶縁膜５５の第３膜部５５３は、ゲート絶縁膜５５の第２膜部５５２よりも、半導体領域５２の主面５２ａから深さ方向（例えば、Ｚ軸方向）への長さが長い。第２膜部５５２の主面５２ａからＺ軸方向への長さ（掘り込みの深さ）をｄ１とし、第３膜部５５３の主面５２ａからＺ軸方向への長さ（掘り込みの深さ）をｄ２とすると、ｄ１＜ｄ２となっている。例えば、ｄ２は、ｄ１よりも１０ｎｍ以上長いことが望ましい。
このような構成であれば、図５に示した内角ＩＡ側（すなわち、第１側面５２ｂの側）の電流経路ＣＰ１よりも、外角ＥＡ側（すなわち、第２側面５２ｃの側）の電流経路ＣＰ２の方が、半導体領域５２の深さ方向（例えば、Ｚ軸方向）へ広くなる。例えば、内角ＩＡ側の電流経路ＣＰ１に対して、外角ＥＡ側の電流経路ＣＰ２は、Ｚ軸方向へ１０ｎｍ以上広くなる。これにより、ＭＯＳトランジスタ５０Ｃは、電流経路が短い内角ＩＡ側にドレイン電流が集中したり、内角ＩＡ側でリーク電流が増大したりすることを抑制することができ、短チャネル効果をさらに抑制することができる。
＜実施形態４＞
図１０は、本開示の実施形態４に係るＭＯＳトランジスタ５０Ｄの構成例を示す断面図である。図１０に示すように、ＭＯＳトランジスタ５０Ｄは、半導体領域５２において第１側面５２ｂの側に設けられたＰ型の第１不純物拡散層５２５（本開示の「不純物拡散層」の一例）を有する。第１不純物拡散層５２５は、半導体領域５２において第２側面５２ｃの側に位置する領域よりもＰ型の不純物濃度が高い。例えば、第１不純物拡散層５２５のＰ型の不純物濃度（アクセプタ濃度）は、１×１０１７ｃｍ－３以上であることが望ましい。また、第１不純物拡散層５２５のＰ型の不純物濃度は、半導体領域５２において第２側面５２ｃの側に位置する領域のＰ型の不純物濃度の２倍以上高い値であることが望ましい。
このような構成であれば、ＭＯＳトランジスタ５０Ｄは、図５に示した内角ＩＡ側（すなわち、第１側面５２ｂの側）の閾値電圧Ｖｔｈを外角ＥＡ側（すなわち、第２側面５２ｃの側）の閾値電圧Ｖｔｈよりも高くすることができる。これにより、ＭＯＳトランジスタ５０Ｄは、電流経路が短い内角ＩＡ側にドレイン電流が集中したり、内角ＩＡ側でリーク電流が増大したりすることを抑制することができ、短チャネル効果をさらに抑制することができる。
＜実施形態５＞
図１１は、本開示の実施形態５に係るＭＯＳトランジスタ５０Ｅの構成例を示す平面図である。図１２は、本開示の実施形態５に係るＭＯＳトランジスタ５０Ｅの構成例を示す断面図である。図１１では、半導体領域５２の主面５２ａを示すために、ゲート絶縁膜５５の図示を省略するとともに、ゲート電極５７を破線で簡略に示している。また、図１２は、図１１をＸ１１－Ｘ´１１線で切断した断面に対応している。
図１１及び図１２に示すように、ＭＯＳトランジスタ５０Ｅは、半導体領域５２の主面５２ａに設けられ、チャネル長方向（すなわち、ドレイン電流が流れる方向）に延設された１本のトレンチＨ３（本開示の「トレンチ」の一例）を有する。トレンチＨ３を、凹部と呼んでもよい。トレンチＨ３の底面及び側面はゲート絶縁膜５５とゲート電極５７とで覆われている。トレンチＨ３はゲート絶縁膜５５を介してゲート電極５７で埋め込まれている。
このような構成であれば、半導体領域５２において、第１側面５２ｂとトレンチＨ３との間に位置する部位５２６は、上側と左右両側の計３方向からゲート電圧が同時に印加される。同様に、半導体領域５２において、第２側面５２ｃとトレンチＨ３との間に位置する部位５２７も、上側と左右両側の計３方向からゲート電圧が同時に印加される。これにより、これにより、ＭＯＳトランジスタ５０Ｅは、ゲートの制御性をさらに向上させることができ、サブスレッショルド特性の劣化をさらに抑制することができる。
（変形例）
図１３は、本開示の実施形態５の変形例に係るＭＯＳトランジスタ５０Ｆの構成を示す平面図である。図１３に示すように、ＭＯＳトランジスタ５０Ｆは、半導体領域５２の主面５２ａに設けられ、チャネル長方向に延設されたトレンチＨ３を複数本（例えば、２本）有する。このような構成であれば、半導体領域５２において、上側と左右両側の計３方向からゲート電圧が同時に印加される部位の数が増えるので、ＭＯＳトランジスタ５０Ｆはゲートの制御性をさらに向上させることができる。
＜実施形態６＞
図１４は、本開示の実施形態６に係るＭＯＳトランジスタ５０Ｇの構成例を示す平面図である。図１４では、半導体領域５２の平面視による形状を示すために、ゲート絶縁膜５５の図示を省略するとともに、ゲート電極５７を破線で簡略に示している。
図１４に示すように、ＭＯＳトランジスタ５０Ｇにおいて、半導体領域５２は、その主面５２ａの法線方向（例えば、Ｚ軸方向）からの平面視でＵ字形状を有する。すなわち、半導体領域５２の主面５２ａの法線方向（例えば、図１４の紙面に垂直な方向）からの平面視で、半導体領域５２は、第１方向に延設された第１部位５２１と、第１部位５２１の一端から第２方向に延設された第２部位５２２と、第１部位５２１の他端から第２方向に延設され、第１方向で第２部位５２２と向かい合う第３部位５２３と、を有する。例えば、第１方向はＸ軸方向であり、第２方向はＸ軸方向と直交するＹ軸方向である。
図１４に示すように、第１側面５２ｂは、Ｕ字形状の内側に位置する。Ｕ字形状の内側とは、第１部位５２１と第２部位５２２とが成す第１角部ＣＲ１の内角側であり、第１部位５２１と第３部位５２３とが成す第２角部ＣＲ２の内角側でもある。第２側面５２ｃは、Ｕ字形状の外側に位置する。Ｕ字形状の外側とは、第１角部ＣＲ１の外角側であり、第２角部ＣＲ２の外角側でもある。
このような構成であっても、ＭＯＳトランジスタ５０Ｇは、半導体領域５２の主面５２ａ、第１側面５２ｂ及び第２側面５２ｃの３方向からゲート電圧を印加してドレイン電流を流すことができる。これにより、ＭＯＳトランジスタ５０Ｇは、実施形態１のＭＯＳトランジスタ５０と同様に、ゲートの制御性を向上させることができ、サブスレッショルド特性の劣化を抑制することができる。
＜実施形態７＞
図１５は、本開示の実施形態７に係るＭＯＳトランジスタ５０Ｈの構成例を示す断面図である。図１５に示すように、ＭＯＳトランジスタ５０Ｈは、半導体領域５２において第１側面５２ｂの側と第２側面５２ｃの側に設けられたＰ型の第２不純物拡散層５２８を有する。第２不純物拡散層５２８は、ＳＴＩ構造の素子分離膜１５３と接触している。素子分離膜１５３は、ＳｉＯ２膜等の単層の絶縁膜で構成されていてもよいし、後述の製造方法で説明するように、ＳｉＯ２膜とシリコン窒化膜（ＳｉＮ膜）とが２層以上積層された積層膜で構成されていてもよい。第２不純物拡散層５２８は、半導体領域５２においてゲート絶縁膜５５と接触している領域よりも、Ｐ型の不純物濃度（アクセプタ濃度）が高い。
次に、本開示の実施形態７に係るＭＯＳトランジスタ５０Ｈの製造方法の一例を説明する。図１６及び図１７は、本開示の実施形態７に係るＭＯＳトランジスタ５０Ｈの製造方法を工程順に示す断面図である。図１６はステップＳＴ１１からステップＳＴ１４までを示し、図１７はステップＳＴ１５からステップＳＴ１８までを示す。製造装置は、半導体基板５１の表面側を部分的にエッチングして、トレンチＨ１を形成する（ステップＳＴ１１）。ステップＳＴ１１は、図６に示したステップＳＴ１と同一の工程である。トレンチＨ１が形成されることによって、主面５２ａと第１側面５２ｂ及び第２側面５２ｃとを有する半導体領域５２が画定される。
次に、製造装置は、ＣＶＤ法を用いて、半導体基板５１上にＳｉＯ２膜６１と、シリコン窒化膜（ＳｉＮ膜）６３と、絶縁膜５３´とを順次堆積する（ステップＳＴ１２）。絶縁膜５３´は、例えばＳｉＯ２膜である。ＳｉＯ２膜６１は、ホウ素（Ｂ）等のＰ型不純物（アクセプタ）を高濃度に含む。例えば、ＳｉＯ２膜６１は、絶縁膜５３´よりもＰ型不純物を高濃度に含む。
次に、製造装置は、絶縁膜５３´と、ＳｉＮ膜６３と、ＳｉＯ２膜６１とを順次エッチングして、これら積層膜を底面とするトレンチＨ２を形成する（ステップＳＴ１３）。この工程をリセスと呼んでもよい。リセスはドライエッチングで行ってもよいし、ウェットエッチングで行ってもよいし、それらを組み合あせて行ってもよい。リセスにより、半導体領域５２の主面５２ａと、第１側面５２ｂの上部と、第２側面５２ｃの上部とが上記の積層膜からそれぞれ露出するとともに、これらの積層膜から素子分離膜１５３が形成される。この例では、素子分離膜１５３は、絶縁膜５３´と、ＳｉＮ膜６３と、ＳｉＯ２膜６１とを含む積層膜で構成されている。
次に、製造装置は、ＣＶＤ法を用いて、半導体基板５１上に絶縁膜６５を堆積して、半導体領域５２の主面５２ａを覆う（ステップＳＴ１４）。絶縁膜６５は、例えばＳｉＯ２膜である。次に、製造装置は、絶縁膜６５が形成された基板全体にアニール処理を施す。これにより、ステップＳＴ１５の矢印で示すように、ホウ素（Ｂ）等のＰ型不純物を高濃度に含むＳｉＯ２膜６１から、ＳｉＯ２膜６１と接する半導体基板５１及び半導体領域５２にＰ型不純物が熱拡散し、半導体基板５１及び半導体領域５２に第２不純物拡散層５２８が形成される（ステップＳＴ１６）。この工程では、ＳｉＯ２膜６１と絶縁膜５３´との間にＳｉＮ膜６３が存在するため、ＳｉＯ２膜６１から絶縁膜５３´へのＰ型不純物の熱拡散は抑制される。
次に、製造装置は、絶縁膜６５をエッチングして除去する。この工程をリセスと呼んでもよい。リセスはドライエッチングで行ってもよいし、ウェットエッチングで行ってもよいし、それらを組み合あせて行ってもよい。リセスにより、半導体領域５２の主面５２ａと、第１側面５２ｂの上部と、第２側面５２ｃの上部とが露出する。
これ以降の工程は、図６を参照しながら説明したＭＯＳトランジスタ５０の製造方法と同様である。製造装置は、半導体領域５２を熱酸化する。これにより、半導体領域５２の主面５２ａと、第１側面５２ｂの上部と、第２側面５２ｃの上部とにゲート絶縁膜５５が連続して形成される（ステップＳＴ１７）。
次に、製造装置は、ＣＶＤ法を用いて、半導体基板５１の上方に電極材（例えば、ポリシリコン膜）を形成して、トレンチＨ２を埋め込む。次に、製造装置は、フォトリソグラフィ及びエッチング技術を用いて、電極材をパターニングする。これにより、製造装置は電極材からゲート電極５７を形成する（ステップＳＴ１８）。その後、製造装置は、Ｎ型のドレイン領域とソース領域とを形成する。以上の工程を経て、ＭＯＳトランジスタ５０Ｈが完成する。
実施形態７に係るＭＯＳトランジスタ５０Ｈは、半導体領域５２の主面５２ａ、第１側面５２ｂ及び第２側面５２ｃの３方向からゲート電圧を印加してドレイン電流を流すことができる。これにより、ＭＯＳトランジスタ５０Ｈは、実施形態１のＭＯＳトランジスタ５０と同様に、ゲートの制御性を向上させることができ、サブスレッショルド特性の劣化を抑制することができる。
また、ＭＯＳトランジスタ５０Ｈでは、半導体領域５２の第１側面５２ｂの下部と第２側面５２ｃの下部とが、素子分離膜１５３とそれぞれ接触している。第１側面５２ｂと素子分離膜１５３との接触界面におけるＰ型の不純物濃度は、第１側面５２ｂとゲート絶縁膜５５との接触界面におけるＰ型の不純物濃度よりも高い。第２側面５２ｃと素子分離膜１５３との接触界面におけるＰの不純物濃度は、第２側面５２ｃとゲート絶縁膜５５との接触界面におけるＰの不純物濃度よりも高い。
第２不純物拡散層５２８と素子分離膜１５３との接触界面では、電荷によりノイズが発生しうる。しかし、ＭＯＳトランジスタ５０Ｈでは、半導体領域５２において素子分離膜１５３と接触する部分にはＰ型の第２不純物拡散層５２８が形成されており、第２不純物拡散層５２８と素子分離膜１５３との接触界面はＰ型の不純物濃度が高くなっている。この接触界面ではＰ型の不純物（アクセプタ）によって電荷がトラップされるため、ＭＯＳトランジスタ５０Ｈはノイズの発生を抑制することができる。なお、第２不純物拡散層５２８を、アクセプタドープ領域と呼んでもよい。
＜その他の実施形態＞
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、実施形態２から実施形態７の各構成を任意に２つ以上組み合わせて、本開示の実施形態の構成としてもよい。また、上記の実施形態では、増幅トランジスタ３４がＭＯＳトランジスタ５０、５０Ａから５０Ｈのいずれか１つで構成されていることを説明したが、増幅トランジスタ３４以外の他の画素トランジスタ（選択トランジスタ、リセットトランジスタ）も、ＭＯＳトランジスタ５０、５０Ａから５０Ｈのいずれか１つで構成されていてもてよい。このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）
半導体基板と、
前記半導体基板に設けられたトランジスタと、を備え、
前記トランジスタは、
主面と、前記主面と交差する第１側面とを有する半導体領域と、
前記半導体領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体領域において前記ゲート絶縁膜及び前記ゲート電極で覆われたチャネル領域と、
前記チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有し、
前記主面の法線方向からの平面視で、
前記半導体領域は、
第１方向に延設された第１部位と、
前記第１部位から前記第１方向と交差する第２方向に延設された第２部位と、を有し、
前記チャネル領域は、
前記主面に存在する第１チャネル領域と、
前記第１側面に存在し、前記半導体領域の深さ方向に延びた第２チャネル領域と、を有する半導体装置。
（２）
前記半導体領域は、
前記主面を挟んで前記第１側面の反対側に位置する第２側面、をさらに有し、
前記チャネル領域は、
前記第２側面に存在し前記半導体領域の深さ方向に延びた第３チャネル領域、をさらに有し、
前記第１側面は、前記第１部位と前記第２部位とが成す第１角部の内角側に位置し、
前記第２側面は、前記第１角部の外角側に位置する、前記（１）に記載の半導体装置。
（３）
前記ゲート絶縁膜は、
前記主面を覆う第１膜部と、
前記第１側面を覆う第２膜部と、
前記第２側面を覆う第３膜部と、を有し、
前記第２膜部は前記第３膜部よりも膜厚が大きい、前記（２）に記載の半導体装置。
（４）
前記ゲート絶縁膜は、
前記主面を覆う第１膜部と、
前記第１側面を覆う第２膜部と、
前記第２側面を覆う第３膜部と、を有し、
前記第３膜部は、前記第２膜部よりも、前記主面から前記深さ方向への長さが長い、前記（２）に記載の半導体装置。
（５）
前記トランジスタは、
前記半導体領域において前記第１側面の側に設けられた第２導電型の不純物拡散層、をさらに有し、
前記不純物拡散層は、前記半導体領域において前記第２側面の側に位置する領域よりも不純物濃度が高い、前記（３）又は（４）に記載の半導体装置。
（６）
前記半導体基板上に設けられ、前記第１側面及び前記第２側面とそれぞれ接する素子分離膜、をさらに備え、
前記第１側面と前記素子分離膜との接触界面における第２導電型の不純物濃度は、前記第１側面と前記ゲート絶縁膜との接触界面における第２導電型の不純物濃度よりも高く、
前記第２側面と前記素子分離膜との接触界面における第２導電型の不純物濃度は、前記第２側面と前記ゲート絶縁膜との接触界面における第２導電型の不純物濃度よりも高い、前記（３）から（５）のいずれか１項に記載の半導体装置。
（７）
前記主面の法線方向からの平面視で、
前記半導体領域は、
前記第１部位から前記第２方向に延設され、前記第１方向で前記第２部位と向かい合う第３部位、をさらに有し、
前記第１側面は、前記第１部位と前記第３部位とが成す第２角部の内角側に位置し、
前記第２側面は、前記第２角部の外角側に位置する、前記（２から６のいずれか１項に記載の半導体装置。
（８）
前記半導体領域は、
前記主面に設けられ、チャネル長方向に延設されたトレンチを有する、前記（１）から（７）のいずれか１項に記載の半導体装置。
（９）
光電変換を行う画素と、
前記画素から出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタと、を備え、
前記増幅トランジスタは、
主面と、前記主面と交差する第１側面とを有する半導体領域と、
前記半導体領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体領域において前記ゲート絶縁膜及び前記ゲート電極で覆われたチャネル領域と、
前記チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有し、
前記主面の法線方向からの平面視で、
前記半導体領域は、
第１方向に延設された第１部位と、
前記第１部位から前記第１方向と交差する第２方向に延設された第２部位と、を有し、
前記チャネル領域は、
前記主面に存在する第１チャネル領域と、
前記第１側面に存在し、前記半導体領域の深さ方向に延びた第２チャネル領域と、を有する撮像装置。
（１０）
光電変換を行う画素と、
前記画素で光電変換された信号を読み出す読出回路と、を備え、
前記画素は、
光電変換により生成された電荷を一時的に保存するフローティングディフュージョンを有し、
前記読出回路は、
前記フローティングディフュージョンから出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタと、
前記増幅トランジスタで増幅された信号を前記読出回路から出力するタイミングを制御する選択トランジスタと、
前記フローティングディフュージョンの電位を予め設定された電位にリセットするリセットトランジスタと、を有し、
前記増幅トランジスタ、前記選択トランジスタ及び前記リセットトランジスタの少なくとも１つのトランジスタは、
主面と、前記主面と交差する第１側面とを有する半導体領域と、
前記半導体領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体領域において前記ゲート絶縁膜及び前記ゲート電極で覆われたチャネル領域と、
前記チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有し、
前記主面の法線方向からの平面視で、
前記半導体領域は、
第１方向に延設された第１部位と、
前記第１部位から前記第１方向と交差する第２方向に延設された第２部位と、を有し、
前記チャネル領域は、
前記主面に存在する第１チャネル領域と、
前記第１側面に存在し、前記半導体領域の深さ方向に延びた第２チャネル領域と、を有する撮像装置。
１ 撮像装置
１２ 画素
１３ 垂直駆動回路
１４ カラム信号処理回路
１５ 水平駆動回路
１６ 出力回路
１７ 制御回路
２１ 複数の画素
２２ 水平信号線
２３ 垂直信号線
２４ データ出力信号線
３０ 読出回路
３１ フォトダイオード
３２ 転送トランジスタ
３３ フローティングディフュージョン
３４ 増幅トランジスタ
３５ 選択トランジスタ
３６ リセットトランジスタ
５０、５０Ａから５０Ｈ ＭＯＳトランジスタ
５１ 半導体基板
５２ 半導体領域
５２ａ 主面
５２ｂ 第１側面
５２ｃ 第２側面
５３ 素子分離膜
５３´ 絶縁膜
５５ ゲート絶縁膜
５７ ゲート電極
５８ ドレイン領域
５９ ソース領域
６１ ＳｉＯ２膜
６３ ＳｉＮ膜
６５ 絶縁膜
１５３ 素子分離膜
５２１ 第１部位
５２２ 第２部位
５２３ 第３部位
５２５ 第１不純物拡散層
５２６、５２７ 部位
５２８ 第２不純物拡散層
５５１ 第１膜部
５５２ 第２膜部
５５３ 第３膜部
５５４ 第４膜部
５５５ 第５膜部
ＣＨ チャネル領域
ＣＨ１ 第１チャネル領域
ＣＨ２ 第２チャネル領域
ＣＨ３ 第３チャネル領域
ＣＰ１、ＣＰ２ 電流経路
ＣＲ１ 第１角部
ＣＲ２ 第２角部
ＥＡ 外角
Ｈ１、Ｈ２、Ｈ３ トレンチ
ＩＡ 内角
ＲＳＴ リセット信号
ＳＥＬ 選択信号
ＴＲＧ 転送信号
Ｖｄｄ ドレイン電源

Claims (10)

  1. 半導体基板と、
    前記半導体基板に設けられたトランジスタと、を備え、
    前記トランジスタは、
    主面と、前記主面と交差する第１側面とを有する半導体領域と、
    前記半導体領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記半導体領域において前記ゲート絶縁膜及び前記ゲート電極で覆われたチャネル領域と、
    前記チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有し、
    前記主面の法線方向からの平面視で、
    前記半導体領域は、
    第１方向に延設された第１部位と、
    前記第１部位から前記第１方向と交差する第２方向に延設された第２部位と、を有し、
    前記チャネル領域は、
    前記主面に存在する第１チャネル領域と、
    前記第１側面に存在し、前記半導体領域の深さ方向に延びた第２チャネル領域と、を有する半導体装置。
  2. 前記半導体領域は、
    前記主面を挟んで前記第１側面の反対側に位置する第２側面、をさらに有し、
    前記チャネル領域は、
    前記第２側面に存在し前記半導体領域の深さ方向に延びた第３チャネル領域、をさらに有し、
    前記第１側面は、前記第１部位と前記第２部位とが成す第１角部の内角側に位置し、
    前記第２側面は、前記第１角部の外角側に位置する、請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜は、
    前記主面を覆う第１膜部と、
    前記第１側面を覆う第２膜部と、
    前記第２側面を覆う第３膜部と、を有し、
    前記第２膜部は前記第３膜部よりも膜厚が大きい、請求項２に記載の半導体装置。
  4. 前記ゲート絶縁膜は、
    前記主面を覆う第１膜部と、
    前記第１側面を覆う第２膜部と、
    前記第２側面を覆う第３膜部と、を有し、
    前記第３膜部は、前記第２膜部よりも、前記主面から前記深さ方向への長さが長い、請求項２に記載の半導体装置。
  5. 前記トランジスタは、
    前記半導体領域において前記第１側面の側に設けられた第２導電型の不純物拡散層、をさらに有し、
    前記不純物拡散層は、前記半導体領域において前記第２側面の側に位置する領域よりも不純物濃度が高い、請求項３に記載の半導体装置。
  6. 前記半導体基板上に設けられ、前記第１側面及び前記第２側面とそれぞれ接する素子分離膜、をさらに備え、
    前記第１側面と前記素子分離膜との接触界面における第２導電型の不純物濃度は、前記第１側面と前記ゲート絶縁膜との接触界面における第２導電型の不純物濃度よりも高く、
    前記第２側面と前記素子分離膜との接触界面における第２導電型の不純物濃度は、前記第２側面と前記ゲート絶縁膜との接触界面における第２導電型の不純物濃度よりも高い、請求項３に記載の半導体装置。
  7. 前記主面の法線方向からの平面視で、
    前記半導体領域は、
    前記第１部位から前記第２方向に延設され、前記第１方向で前記第２部位と向かい合う第３部位、をさらに有し、
    前記第１側面は、前記第１部位と前記第３部位とが成す第２角部の内角側に位置し、
    前記第２側面は、前記第２角部の外角側に位置する、請求項２に記載の半導体装置。
  8. 前記半導体領域は、
    前記主面に設けられ、チャネル長方向に延設されたトレンチを有する、請求項１に記載の半導体装置。
  9. 光電変換を行う画素と、
    前記画素から出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタと、を備え、
    前記増幅トランジスタは、
    主面と、前記主面と交差する第１側面とを有する半導体領域と、
    前記半導体領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記半導体領域において前記ゲート絶縁膜及び前記ゲート電極で覆われたチャネル領域と、
    前記チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有し、
    前記主面の法線方向からの平面視で、
    前記半導体領域は、
    第１方向に延設された第１部位と、
    前記第１部位から前記第１方向と交差する第２方向に延設された第２部位と、を有し、
    前記チャネル領域は、
    前記主面に存在する第１チャネル領域と、
    前記第１側面に存在し、前記半導体領域の深さ方向に延びた第２チャネル領域と、を有する撮像装置。
  10. 光電変換を行う画素と、
    前記画素で光電変換により生成された電荷を読み出す読出回路と、を備え、
    前記画素は、
    光電変換により生成された電荷を一時的に保存するフローティングディフュージョンを有し、
    前記読出回路は、
    前記フローティングディフュージョンから出力された電荷のレベルに応じて電圧の信号を増幅する増幅トランジスタと、
    前記増幅トランジスタで増幅された信号を前記読出回路から出力するタイミングを制御する選択トランジスタと、
    前記フローティングディフュージョンの電位を予め設定された電位にリセットするリセットトランジスタと、を有し、
    前記増幅トランジスタ、前記選択トランジスタ及び前記リセットトランジスタの少なくとも１つのトランジスタは、
    主面と、前記主面と交差する第１側面とを有する半導体領域と、
    前記半導体領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記半導体領域において前記ゲート絶縁膜及び前記ゲート電極で覆われたチャネル領域と、
    前記チャネル領域に隣接する第１導電型のソース領域及びドレイン領域と、を有し、
    前記主面の法線方向からの平面視で、
    前記半導体領域は、
    第１方向に延設された第１部位と、
    前記第１部位から前記第１方向と交差する第２方向に延設された第２部位と、を有し、
    前記チャネル領域は、
    前記主面に存在する第１チャネル領域と、
    前記第１側面に存在し、前記半導体領域の深さ方向に延びた第２チャネル領域と、を有する撮像装置。
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* Cited by examiner, † Cited by third party
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WO2024075526A1 (ja) * 2022-10-06 2024-04-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013033799A (ja) * 2011-08-01 2013-02-14 Renesas Electronics Corp 半導体装置
JP2013125934A (ja) * 2011-12-16 2013-06-24 Renesas Electronics Corp トランジスタ及びその製造方法
JP2013197342A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体装置および半導体装置の製造方法
KR102301778B1 (ko) * 2014-08-28 2021-09-13 삼성전자주식회사 이미지 센서, 및 상기 이미지 센서의 픽셀

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