KR20220125930A - 이미지 센싱 장치 - Google Patents
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Abstract
본 기술은 광전변환소자와 플로팅디퓨전 사이의 전하 전송 효율을 향상시킬 수 있는 전송 트랜지스터를 구비하는 이미지 센싱 장치를 제공하기 위한 것으로, 기판의 하부영역에 형성된 광전변환소자; 상기 기판의 상부영역에 형성된 플로팅디퓨전; 상기 플로팅디퓨전에 인접하도록 상기 기판의 상부영역에 형성되고, 평면형상이 삼각형인 리세스전극을 포함하는 전송 게이트를 포함하는 이미지 센싱 장치가 제공된다.
Description
본 기술은 이미지 센싱 장치에 관한 것으로, 보다 상세하게는 전송 트랜지스터(Transfer transistor)를 구비하는 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치(image sensing device)는 광학 영상을 전기 신호로 변환 시키는 장치이다. 최근, 컴퓨터 및 통신 산업이 발달함에 따라, 스마트 폰, 디지털 카메라, 캠코더, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇산업 또는 적외선 센싱 장치 분야 등에서 향상된 성능의 이미지 센싱 장치에 대한 수요가 증가하고 있다.
CMOS 이미지 센싱 장치는 간단한 방식으로 구동 가능하고, 단일칩에 집적할 수 있기 때문에 소형화가 용이하며, 집적도가 높아 소비 전력이 매우 낮다는 장점이 있다. 또한, CMOS 공정 기술을 사용하여 제조할 수 있기 때문에 낮은 제조 단가를 가져 최근에는 CMOS 이미지 센싱 장치가 널리 이용되고 있다.
본 기술은 광전변환소자와 플로팅디퓨전 사이의 전하 전송 효율을 향상시킬 수 있는 전송 트랜지스터를 구비하는 이미지 센싱 장치를 제공하기 위한 것이다.
본 기술의 실시예에 따른 이미지 센싱 장치는 기판의 하부영역에 형성된 광전변환소자; 상기 기판의 상부영역에 형성된 플로팅디퓨전; 상기 플로팅디퓨전에 인접하도록 상기 기판의 상부영역에 형성되고, 평면형상이 삼각형인 리세스전극을 포함하는 전송 게이트를 포함할 수 있다.
본 기술의 실시예에 따른 이미지 센싱 장치는 기판의 하부영역에 형성된 광전변환소자; 상기 기판의 상부영역에 형성된 플로팅디퓨전; 상기 플로팅디퓨전에 인접하도록 형성된 전송 게이트를 포함할 수 있다. 상기 전송 게이트는 상기 기판의 상부영역에 형성되고, 제1평면형상을 갖는 리세스전극; 및 상기 기판 상에 형성되어 상기 리세스전극과 전기적으로 연결되고, 상기 제1평면형상과 상이한 제2평면형상을 갖는 평판전극을 포함할 수 있다.
본 기술의 실시예에 따른 이미지 센싱 장치는 기판의 하부영역에 형성된 광전변환소자; 상기 기판의 상부영역에 형성된 플로팅디퓨전; 상기 플로팅디퓨전에 인접하도록 형성된 전송 게이트를 포함할 수 있다. 상기 전송 게이트는 상기 기판의 상부영역에 형성되고, 제1평면형상을 갖는 제1리세스전극; 및 상기 제1리세스전극으로부터 이격되도록 상기 기판의 상부영역에 형성되고, 제2평면형상을 갖는 제2리세스전극; 및 상기 기판 상에 형성되어 상기 제1리세스전극 및 상기 제2리세스전극과 전기적으로 연결되고, 상기 제1평면형상 및 제2평면형상과 상이한 제3평면형상을 갖는 평판전극을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 플로팅디퓨전에 인접하게 배치되는 전송 게이트가 평면형상이 삼각형(또는 삼각형 이상의 다각형)인 리세스전극 및 리세스전극과 상이한 평면형상을 갖는 평판전극을 구비함으로써, 광전변환소자와 플로팅디퓨전 사이의 전하 전송 효율을 향상시킬 수 있다. 이를 통해, 이미지 래그가 발생하는 것을 방지할 수 있다.
도 1은 본 기술의 실시예에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 2는 본 기술의 실시예에 따른 이미지 센싱 장치의 픽셀 어레이를 도시한 평면도이다.
도 3은 본 기술의 실시예에 따른 픽셀그룹의 등가회로를 도시한 도면이다.
도 4는 본 기술의 실시예에 따른 이미지 센싱 장치의 단위픽셀을 도시한 평면도이다.
도 5a 내지 도 5d는 각각 도 4에 도시된 A-A' 절취선, B-B' 절취선, C-C' 절취선 및 D-D' 절취선을 따라 도시한 단면도이다.
도 6a 및 도 6b는 도 4에 도시된 단위픽셀(PX)의 변형예들을 도시한 평면도이다.
도 7은 본 기술의 실시예에 따른 이미지 센싱 장치의 단위픽셀을 도시한 평면도이다.
도 8a 내지 도 8d는 각각 도 7에 도시된 A-A'절취선, B-B'절취선, C-C'절취선 및 D-D'절취선을 따라 도시한 단면도이다.
도 9a 및 도 9b는 도 7에 도시된 단위픽셀(PX)의 변형예들을 도시한 평면도이다.
도 2는 본 기술의 실시예에 따른 이미지 센싱 장치의 픽셀 어레이를 도시한 평면도이다.
도 3은 본 기술의 실시예에 따른 픽셀그룹의 등가회로를 도시한 도면이다.
도 4는 본 기술의 실시예에 따른 이미지 센싱 장치의 단위픽셀을 도시한 평면도이다.
도 5a 내지 도 5d는 각각 도 4에 도시된 A-A' 절취선, B-B' 절취선, C-C' 절취선 및 D-D' 절취선을 따라 도시한 단면도이다.
도 6a 및 도 6b는 도 4에 도시된 단위픽셀(PX)의 변형예들을 도시한 평면도이다.
도 7은 본 기술의 실시예에 따른 이미지 센싱 장치의 단위픽셀을 도시한 평면도이다.
도 8a 내지 도 8d는 각각 도 7에 도시된 A-A'절취선, B-B'절취선, C-C'절취선 및 D-D'절취선을 따라 도시한 단면도이다.
도 9a 및 도 9b는 도 7에 도시된 단위픽셀(PX)의 변형예들을 도시한 평면도이다.
본 기술의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조후면 명확해질 것이다. 그러나 본 기술은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 기술의 개시가 완전하도록 하며, 본 기술이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 기술은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
후술하는 본 기술의 실시예에 따른 이미지 센싱 장치는 광전변환소자(Photoelectric conversion element)와 플로팅디퓨전(Floating Diffusion, FD) 사이의 전하 전송 효율(Charge transfer efficiency)을 향상시킬 수 있는 전송 트랜지스터(Transfer transistor)를 구비하는 이미지 센싱 장치를 제공하기 위한 것이다. 다시 말해, 본 기술의 실시예에 따른 이미지 센싱 장치는 이미지 래그(Image lag) 발생을 방지할 수 있는 이미지 센싱 장치를 제공하기 위한 것이다.
한편, 이하의 설명에서 제1방향(D1), 제2방향(D2) 및 제3방향(D3)은 각각 서로 교차하는 방향을 지칭할 수 있다. 예를 들어, XYZ 좌표계에서 제1방향(D1)은 X축 방향, 제2방향(D2)은 Y축 방향, 제3방향(D3)은 Z축 방향일 수 있다.
도 1은 본 기술의 실시예에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 1에 도시된 바와 같이, 실시예에 따른 이미지 센싱 장치(100)는 복수의 픽셀들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 110), 상관 이중 샘플러(correlated double sampler, CDS, 120), 아날로그-디지털 컨버터(analog-digital converter, ADC, 130), 버퍼(Buffer, 140), 로우 드라이버(row driver, 150), 타이밍 제너레이터(timing generator, 160), 제어 레지스터(control register, 170) 및 램프 신호 제너레이터(ramp signal generator, 180)를 포함할 수 있다. 참고로, 도 1에 도시된 이미지 센싱 장치(100)의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나, 또는 생략될 수도 있다.
이미지 센싱 장치(100)는 이미지 프로세서(200)의 제어에 의해 모듈 렌즈(미도시)를 통해 촬상된 물체를 센싱하고, 이미지 프로세서(200)는 이미지 센싱 장치(100)에 의해 센싱되어 출력되는 이미지를 디스플레이를 구비한 전자 장치 등으로 출력할 수 있다.
이미지 프로세서(200)는 카메라 컨트롤러(220), 이미지 신호 프로세서(210) 및 PC I/F(미도시)를 포함할 수 있다. 카메라 컨트롤러(220)는 제어 레지스터(170)를 제어할 수 있다. 이때, 카메라 컨트롤러(220)는 I2C(inter-integrated circuit)를 이용하여 이미지 센싱 장치(100)의 제어 레지스터(170)를 제어할 수 있으나, 이에 한정되지는 않는다. 이미지 신호 프로세서(220)는 버퍼(140)의 출력 신호인 이미지 정보를 입력 받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공 처리된 이미지를 디스플레이로 출력할 수 있다.
픽셀 어레이(110)는 매트릭스 구조로 배열된 복수의 픽셀그룹들(10)을 포함할 수 있다. 복수의 픽셀그룹들(10) 각각은 상호 인접하게 배치된 복수의 단위픽셀들을 포함할 수 있다. 예를 들어, 픽셀그룹들(10) 각각은 4개의 단위픽셀들이 2×2 매트릭스 구조로 배열된 것(도 2 참조)일 수 있으나, 이에 한정되지 않는다. 변형예로서, 픽셀그룹들(10) 각각은 1×2 매트릭스 구조, 2×3 매트릭스 구조, 3×3 매트릭스 구조, 4×4 매트릭스 구조 등 다양한 매트릭스 구조를 가질 수 있다. 복수의 단위픽셀들 각각은 광학적 이미지 정보를 전기적 이미지 신호로 변환하여 상관 이중 샘플러(120)로 전송할 수 있다. 픽셀 어레이(110)에는 복수의 광 감지 소자가 포함되어 입사광을 감지할 수 있고, 이를 전기적 신호로 변환할 수 있다.
상관 이중 샘플러(120)는 픽셀 어레이(110)의 픽셀들로부터 수신된 전기적 이미지 신호를 유지(hold) 및 샘플링할 수 있다. 예를 들어, 상관 이중 샘플러(120)는 타이밍 제너레이터(160)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 아날로그-디지털 컨버터(130)로 전송할 수 있다.
아날로그-디지털 컨버터(130)는 수신된 아날로그 신호를 디지털 신호로 변환하여 버퍼(140)로 전송할 수 있다.
버퍼(140)는 수신된 디지털 신호를 래치(latch)하고 및 순차적으로 영상 신호 처리부로 출력할 수 있다. 버퍼(140)는 디지털 신호를 래치하기 위한 메모리 및 디지털 신호를 증폭하기 위한 감지 증폭기를 포함할 수 있다.
로우 드라이버(150)는 타이밍 제너레이터(160)의 신호에 따라 픽셀 어레이(110)의 복수의 픽셀들을 구동할 수 있다. 예를 들어, 로우 드라이버(150)는 복수의 로우 라인들(row lines) 중 하나의 로우 라인(row line)을 선택하기 위한 선택 신호들 및/또는 구동하기 위한 구동 신호들을 생성할 수 있다.
타이밍 제너레이터(160)는 상관 이중 샘플러(120), 아날로그-디지털 컨버터(130), 로우 드라이버(150), 및 램프 신호 제너레이터(180)를 제어하기 위한 타이밍 신호를 생성할 수 있다.
제어 레지스터(170)는 버퍼(140), 타이밍 제너레이터(160), 및 램프 신호 제너레이터(180)를 컨트롤하기 위한 컨트롤 신호(들)을 생성할 수 있다. 생성된 컨트롤 신호들에 따라 각각의 동작이 제어되며, 이때, 제어 레지스터(170)는 카메라 컨트롤러의 제어를 받아 동작할 수 있다.
램프 신호 제너레이터(180)는 타이밍 제너레이터(160)의 컨트롤에 따라 버퍼(140)로부터 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 본 기술의 실시예에 따른 이미지 센싱 장치의 픽셀 어레이를 도시한 평면도이다. 그리고, 도 3은 본 기술의 실시예에 따른 픽셀그룹의 등가회로를 도시한 도면이다.
도 2 및 도 3에 도시된 바와 같이, 실시예에 따른 픽셀 어레이(110)는 매트릭스 구조로 연속적으로 배열된 복수의 픽셀그룹들(10)을 포함할 수 있다. 복수의 픽셀그룹들(10) 각각은 복수의 단위픽셀들을 포함할 수 있다. 예를 들어, 픽셀그룹들(10) 각각은 2×2 매트릭스 구조로 배열된 제1단위픽셀(PX1) 내지 제4단위픽셀(PX4)을 포함할 수 있다.
제1단위픽셀(PX1) 내지 제4단위픽셀(PX4) 각각은 분리구조물(ISO)에 의해 물리적으로 분리된 고립형 픽셀(Isolated pixels) 또는 완전 고립형 픽셀(Fully isolated pixels)일 수 있다. 즉, 분리구조물(ISO)을 통해 제1단위픽셀(PX1) 내지 제4단위픽셀(PX4) 각각이 형성되는 픽셀영역을 정의할 수 있다. 여기서, 고립형 픽셀은 분리구조물(ISO)이 기판의 전면 또는 후면 중 어느 일면만 접하도록 형성된 것을 지칭할 수 있고, 완전 고립형 픽셀은 분리구조물(ISO)이 기판의 전면 및 후면에 각각 접하도록 형성된 것을 지칭할 수 있다.
제1단위픽셀(PX1) 내지 제4단위픽셀(PX4) 각각의 평면형상 즉, 픽셀영역의 평면형상은 삼각형 이상이 다각형일 수 있다. 예를 들어, 제1단위픽셀(PX1) 내지 제4단위픽셀(PX4) 각각의 평면형상은 사각형일 수 있다. 따라서, 제1단위픽셀(PX1) 내지 제4단위픽셀(PX4) 각각을 물리적으로 분리하는 분리구조물(ISO)은 격자타입(Grid type)의 평면형상을 가질 수 있다. 분리구조물(ISO)은 트렌치형 분리구조 또는 정션형 분리구조 중 어느 하나를 포함하거나, 또는 트렌치형 분리구조과 정션형 분리구조가 결합된 것일 수 있다. 트렌치형 분리구조는 기판에 형성된 트렌치 및 트렌치에 갭필된 절연막을 포함할 수 있고, 정션형 분리구조는 불순물영역을 포함할 수 있다.
제1단위픽셀(PX1) 내지 제4단위픽셀(PX4) 각각은 광전변환소자(PD)를 포함할 수 있다. 광전변환소자(PD)는 입사광에 상응하는 광전하를 생성할 수 있다. 광전변환소자(PD)는 포토다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode, PPD) 또는 이들의 조합으로 구성될 수 있다. 일례로, 광전변환소자(PD)는 포토다이오드일 수 있다. 포토다이오드는 n형 불순물영역과 p형 불순물영역이 수직방향으로 적층된 구조를 포함할 수 있다.
제1단위픽셀(PX1) 내지 제4단위픽셀(PX4) 각각은 광전변환소자(PD)와 중첩되고, 픽셀영역에서 일측 모서리에 위치하는 플로팅디퓨전(FD) 및 타측 모서리에 위치하는 탭영역(TAP)을 포함할 수 있다. 플로팅디퓨전(FD)과 탭영역(TAP)은 제1방향(D1)으로 상호 정렬될 수 있다. 여기서, 플로팅디퓨전(FD) 및 탭영역(TAP)은 각각 기판에 형성되고 서로 상보적인 도전형을 갖는 불순물영역을 포함할 수 있다. 예를 들어, 플로팅디퓨전(FD)은 n형 불순물영역일 수 있고, 탭영역(TAP)은 p형 불순물영역일 수 있다.
구체적으로, 픽셀그룹(10)에서 좌측상단에 위치하는 제1단위픽셀(PX1)의 제1플로팅디퓨전(FD1)은 제1단위픽셀(PX1)의 우측하단 모서리에 위치할 수 있고, 제1탭영역(TAP1)은 제1단위픽셀(PX1)의 좌측하단 모서리에 위치할 수 있다. 픽셀그룹(10)에서 우측상단에 위치하는 제2단위픽셀(PX2)의 제2플로팅디퓨전(FD2)은 제2단위픽셀(PX2)의 우측하단 모서리에 위치할 수 있고, 제2탭영역(TAP2)은 좌측하단 모서리에 위치할 수 있다. 픽셀그룹(10)에서 좌측하단에 위치하는 제3단위픽셀(PX3)의 제3플로팅디퓨전(FD3)은 제3단위픽셀(PX3)의 우측상단 모서리에 위치할 수 있고, 제3탭영역(TAP3)은 제3단위픽셀(PX3)의 좌측상단 모서리에 위치할 수 있다. 그리고, 픽셀그룹(10)에서 우측하단에 위치하는 제4단위픽셀(PX4)의 제4플로팅디퓨전(FD4)은 제4단위픽셀(PX4)의 좌측상단 모서리에 위치할 수 있고, 제4탭영역(TAP4)은 우측상단에 위치할 수 있다. 따라서, 픽셀그룹(10)에서 제1플로팅디퓨전(FD1) 내지 제4플로팅디퓨전(FD4)은 서로 인접하게 배치될 수 있고, 도전라인(미도시)을 통해 상호 전기적으로 연결될 수 있다.
제1단위픽셀(PX1) 내지 제4단위픽셀(PX4) 각각은 광전변환소자(PD)와 중첩되고, 상호 이격된 제1픽셀 트랜지스터(PTR1) 및 제2픽셀 트랜지스터(PTR2)를 포함할 수 있다. 여기서, 제1방향(D1)으로 제1픽셀 트랜지스터(PTR1)는 플로팅디퓨전(FD)과 탭영역(TAP) 사이에 위치할 수 있다. 제1픽셀 트랜지스터(PTR1)는 전송신호에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)으로 전달하는 전송 트랜지스터(Tx)를 포함할 수 있다. 제2방향(D2)으로 제2픽셀 트랜지스터(PTR2)는 제1픽셀 트랜지스터(PTR1)로부터 이격되어 서로 마주보도록 위치할 수 있다. 제2픽셀 트랜지스터(PTR2)는 리셋신호에 응답하여 플로팅디퓨전(FD)을 초기화시키는 리셋 트랜지스터(Rx), 플로팅디퓨전(FD)에 저장된 광전하량에 대응하도록 증폭된 출력신호(Vout)를 생성하는 구동 트랜지스터(Dx), 선택신호에 응답하여 출력신호를 컬럼라인(미도시, 도 1 참조)으로 전달하는 선택 트랜지스터(Sx) 및 변환이득신호에 응답하여 플로팅디퓨전(FD)의 캐패시턴스를 가변시키는 변환이득 트랜지스터(DCGx)를 포함할 수 있다. 예를 들어, 리셋 트랜지스터(Rx)는 제1단위픽셀(PX1)에 위치할 수 있고, 변환이득 트랜지스터(DCGx)는 제2단위픽셀(PX2)에 위치할 수 있다. 그리고, 구동 트랜지스터(Dx)는 제3단위픽셀(PX3)에 위치할 수 있고, 선택 트랜지스터(Sx)는 제4단위픽셀(PX4)에 위치할 수 있다. 플로팅디퓨전(FD), 리셋 트랜지스터(Rx), 변환이득 트랜지스터(DCGx), 구동 트랜지스터(Dx) 및 선택 트랜지스터(Sx)는 도전라인(미도시)을 통해 도 3에 도시된 것과 같이 전기적으로 연결될 수 있다. 한편, 본 실시예에서는 변환이득 트랜지스터(DCGx)가 플로팅디퓨전(FD)과 리셋 트랜지스터(Rx) 사이를 전기적으로 연결하는 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 리셋 트랜지스터(Rx)와 변환이득 트랜지스터(DCGx) 사이에 플로팅디퓨전(FD)이 전기적으로 연결될 수도 있다.
도 4는 본 기술의 실시예에 따른 이미지 센싱 장치의 단위픽셀을 도시한 평면도이다. 도 5a 내지 도 5d는 각각 도 4에 도시된 A-A' 절취선, B-B' 절취선, C-C' 절취선 및 D-D' 절취선을 따라 도시한 단면도이다. 그리고, 도 6a 및 도 6b는 도 4에 도시된 단위픽셀(PX)의 변형예들을 도시한 평면도이다.
도 4, 도 5a, 도 5b, 도 5c 및 도 5d에 도시된 바와 같이, 실시예에 따른 단위픽셀(PX)은 전면(FS) 및 후면(BS)을 갖는 기판(300), 기판(300)에 형성되어 픽셀영역을 정의하는 제1분리구조물(306), 기판(300)의 하부영역에 형성된 광전변환소자(PD), 기판(300)의 상부영역에 형성된 웰영역(310) 및 웰영역(310)에 형성되어 제1활성영역(320) 및 제2활성영역(340)을 정의하는 제2분리구조물(308)을 포함할 수 있다.
기판(300)은 벌크 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, Si-Ge 같은 화합물 반도체 웨이퍼, 실리콘 에피택셜층이 성장된 웨이퍼 등을 포함할 수 있다. 예를 들어, 기판(300)은 p형 불순물이 도핑된 벌크 단결정 실리콘 웨이퍼일 수 있다.
한편, 도면에 도시하지는 않았지만, 기판(300)의 전면(FS) 상에는 단위픽셀(PX)을 제어하기 위한 제어회로가 형성될 수 있다. 도 1을 참조하여 제어회로는 상관 이중 샘플러(120), 아날로그-디지털 컨버터(130), 버퍼(140), 로우 드라이버(150), 타이밍 제너레이터(160), 제어 레지스터(170) 및 램프 신호 제너레이터(180)를 포함할 수 있다. 그리고, 기판(300)의 후면(BS)은 광전변환소자(PD)로 광이 입사되는 입사면일 수 있다. 따라서, 도면에 도시하지는 않았지만, 기판(300)의 후면(BS) 상에는 광학 필터, 그리드 패턴, 마이크로 렌즈와 같은 구조물이 형성될 수 있다.
제1분리구조물(306)은 픽셀영역을 정의함과 동시에 인접한 단위픽셀(PX) 사이를 물리적으로 분리시켜 전기적 및 광학적 크로스토크가 발생하는 것을 방지하는 역할을 수행할 수 있다. 이를 위해, 제1분리구조물(306)은 픽셀영역을 둘러싸는 링타입의 평면형상을 가질 수 있고, 트렌치형 분리구조를 포함할 수 있다. 트렌치형 분리구조는 기판(300)에 형성된 트렌치 및 트렌치에 갭필된 절연막을 포함할 수 있다. 여기서, 트렌치 내부에 갭필되는 절연막은 단일막 또는 서로 다른 물성을 갖는 절연막들이 적층된 다층막을 포함할 수 있다. 트렌치 내부에 갭필되는 절연막은 광학적 크로스토크를 방지하기 위해 입사광이 인접한 다른 단위픽셀(PX)로 침투하는 것을 방지할 수 있는 굴절률을 갖는 절연물질을 포함할 수 있다. 또한, 트렌치 내부에 갭필되는 절연막은 전기적 크로스토크를 방지하기 위해 막내 고정 전하(Fixed charge)를 갖는 고유전물질을 포함할 수 있다. 구체적으로, 트렌치형 분리구조는 STI(Shallow Trench Isolation, 302) 및 DTI(Deep Trench Isolation, 304)를 포함할 수 있다. 예를 들어, 제1분리구조물(306)은 기판(300)의 전면(FS)에 접하는 STI(302)와 STI(302)의 저면 및 기판(300)의 후면(BS)에 접하는 DTI(304)를 포함할 수 있다. 이때, STI(302)의 선폭은 DTI(304)의 선폭과 동일하거나, 또는 더 클 수 있다.
한편, 본 실시예에서는 제1분리구조물(306)이 STI(302) 및 DTI(304)로 형성되는 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 제1분리구조물(306)은 DTI(304)만으로 형성될 수도 있다. 또한, 본 실시예에서는 제1분리구조물(306)이 기판(300)의 전면(FS) 및 후면(BS)에 접하여 기판(300)을 관통하는 형상을 갖는 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 제1분리구조물(306)은 기판(300)의 전면(FS)에 접하고, 기판(300)의 후면(BS)으로부터 이격된 형태를 가질 수도 있다.
기판(300)의 하부영역에 형성된 광전변환소자(PD)는 입사광에 상응하는 광전하를 생성하기 위한 것으로, 포토다이오드일 수 있다. 포토다이오드는 n형 불순물영역과 p형 불순물영역이 수직방향으로 적층된 구조를 포함할 수 있다.
기판(300)의 상부영역에 형성된 웰영역(310)은 제1픽셀 트랜지스터(PTR1) 및 제2픽셀 트랜지스터(PTR2)의 채널을 제공하기 위한 것일 수 있다. 웰영역(310)의 저면은 광전변환소자(PD)의 상면에 접할 수 있고, 웰영역(310)과 광전변환소자(PD)는 상호 중첩될 수 있다. 웰영역(310)은 기판(300)에 불순물을 주입하여 형성된 불순물영역을 포함할 수 있다. 예를 들어, 웰영역(310)은 p형 불순물영역을 포함할 수 있다.
제2분리구조물(308)은 웰영역(310)에 형성되어 제1픽셀 트랜지스터(PTR1)가 형성되는 제1활성영역(320)과 제2픽셀 트랜지스터(PTR2)가 형성되는 제2활성영역(340)을 정의할 수 있다. 제2분리구조물(308)은 제1방향(D1)으로 연장된 바타입의 평면형상을 가질 수 있고, 제1방향(D1)으로 양측 끝단이 제1분리구조물(306)에 접할 수 있다. 제2분리구조물(308)은 정션형 분리구조를 포함할 수 있다. 정션형 분리구조는 웰영역(310)과 동일한 도전형을 갖는 불순물영역을 포함할 수 있다. 즉, 정션형 분리구조는 p형 불순물영역을 포함할 수 있다. 여기서, 정션형 분리구조의 불순물 도핑농도는 웰영역(310)의 불순물 도핑농도보다 더 클 수 있다.
한편, 본 실시예에서는 제2분리구조물(308)이 정션형 분리구조인 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 제2분리구조물(308)은 트렌치형 분리구조 예컨대, STI로 형성할 수도 있다.
또한, 실시예에 따른 단위픽셀(PX)은 제1활성영역(320)에 형성된 제1픽셀 트랜지스터(PTR1) 및 탭영역(TAP)을 포함할 수 있다. 구체적으로, 실시예에 따른 단위픽셀(PX)은 제1방향(D1)으로 상호 이격되도록 웰영역(310)에 형성된 플로팅디퓨전(FD) 및 탭영역(TAP), 플로팅디퓨전(FD)과 탭영역(TAP) 사이에 위치하는 제1게이트(330)를 포함할 수 있다. 제1게이트(330)는 리세스 게이트일 수 있다. 한편, 설명의 편의를 위해 도 5a 내지 도 5d에서 제1게이트(330)의 게이트절연막을 도시하지 않았으나, 게이트전극과 기판(300) 사이에 게이트절연막이 삽입되는 것은 자명한 구성이라 할 것이다.
플로팅디퓨전(FD)은 광전변환소자(PD)의 일측 모서리에 중첩될 수 있고, 탭영역(TAP)은 광전변환소자(PD)의 타측 모서리에 중첩될 수 있다. 제1방향(D1)으로 플로팅디퓨전(FD)과 탭영역(TAP)은 서로 정렬될 수 있다. 플로팅디퓨전(FD) 및 탭영역(TAP)은 각각 기판(300)에 불순물을 주입하여 형성된 불순물영역을 포함할 수 있다. 이때, 플로팅디퓨전(FD) 및 탭영역(TAP)은 서로 상이한 도전형을 가질 수 있다. 구체적으로, 플로팅디퓨전(FD)은 n형 불순물영역을 포함할 수 있고, 탭영역(TAP)은 p형 불순물영역을 포함할 수 있다. 탭영역(TAP)과 웰영역(310)은 서로 동일한 도전형을 갖되, 탭영역(TAP)의 불순물 도핑농도가 웰영역(310)의 불순물 도핑농도보다 더 클 수 있다.
제1픽셀 트랜지스터(PTR1)는 전송신호에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)으로 전달하는 전송 트랜지스터(Tx, 도 3 참조)를 포함할 수 있다. 따라서, 제1게이트(330)는 전송신호가 인가되는 전송 게이트(330)일 수 있다. 그리고, 플로팅디퓨전(FD) 및 광전변환소자(PD)는 각각 제1픽셀 트랜지스터(PTR1)의 소스 및 드레인으로 작용할 수 있다.
전송 게이트(330)는 웰영역(310)에 형성되고, 제1평면형상을 갖는 리세스전극(332)을 포함할 수 있다. 리세스전극(332)은 광전변환소자(PD)와 중첩되고, 리세스전극(332)의 저면은 제3방향(D3)으로 마주보는 광전변환소자(PD)의 상면으로부터 이격될 수 있다. 또한, 전송 게이트(330)는 기판(300) 상에 형성되어 리세스전극(332)과 전기적으로 연결되고, 제1평면형상과 상이한 제2평면형상을 갖는 평판전극(334)을 포함할 수 있다. 이때, 제1평면형상과 제2평면형상이 서로 상이한 것은 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전하 전송 효율을 향상시키기 위함이다. 이를 위해, 제1평면형상은 삼각형일 수 있고, 제2평면형상은 사각형 이상의 다각형일 수 있다. 구체적으로, 탭영역(TAP)과 플로팅디퓨전(FD) 사이에 전송 게이트(330)가 배치되는 경우, 리세스전극(332)의 평면형상에 따라 탭영역(TAP)측에서 올라오는 광전하가 플로팅디퓨전(FD)으로 전달되지 않아 전하 전송 효율을 저하될 수 있다. 예컨대, 리세스전극(332)의 평면형상이 사각형인 경우, 탭영역(TAP)측에서 올라오는 광전하가 리세스전극(332)의 표면을 따라 이동하기 때문에 이동거리가 길고, 탭영역(TAP)을 바라보는 리세스전극(332)이 일면이 장벽처럼 작용하여 전하 전송 효율을 저하될 수 있다. 그러나, 본 실시예와 같이 리세스전극(332)의 평면형상을 삼각형으로 형성하면, 탭영역(TAP)측에서 올라오는 광전하의 이동거리를 단축시킬 수 있고, 광전하가 리세스전극(332)의 표면을 따라 보다 원활하게 이동할 수 있기 때문에 전하 전송 효율을 향상시킬 수 있다. 따라서, 리세스전극(332)의 평면형상을 삼각형으로 형성함으로써, 이미지 래그(Image lag) 발생을 방지할 수 있다.
한편, 본 실시예에서는 제1평면형상이 삼각형인 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 도 6a에 도시된 바와 같이, 제1평면형상은 마름모일 수도 있다. 다른 변형예로서, 도 6b에 도시된 바와 같이, 제2평면형상은 사다리꼴일 수도 있다.
전송 게이트(330)에서 사각형 이상의 다각형 평면형상을 갖는 평판전극(334)은 리세스전극(332)을 덮고, 전송 게이트(330)의 일부가 플로팅디퓨전(FD)의 일부와 중첩될 수 있다. 이는, 전송 게이트(330)에 전송신호를 인가하기 위한 도전라인(미도시)과 전송 게이트(330) 사이의 콘택면적을 확보함과 동시에 전하 이동 효율을 더욱더 향상시키기 위함이다.
또한, 실시예에 따른 단위픽셀(PX)은 제2활성영역(340)에 형성된 제2픽셀 트랜지스터(PTR2)를 포함할 수 있다. 구체적으로, 실시예에 따른 단위픽셀(PX)은 기판(300) 상에 형성된 제2게이트(350) 및 제2게이트(350) 양측 웰영역(310)에 형성된 제1접합영역(352) 및 제2접합영역(354)을 포함할 수 있다. 제1접합영역(352) 및 제2접합영역(354)은 제2픽셀 트랜지스터(PTR2)의 소스 및 드레인으로 작용할 수 있고, n형 불순물영역을 포함할 수 있다.
한편, 설명의 편의를 위해 도 5a 내지 도 5d에서 제2게이트(350)의 게이트절연막을 도시하지 않았으나, 게이트전극과 기판(300) 사이에 게이트절연막이 삽입되는 것은 자명한 구성이라 할 것이다. 또한, 본 실시예에서는 제2게이트(350)가 플라나 게이트(Planar gate)인 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 제2게이트(350)는 리세스 게이트(Recess Gate), 세들핀 게이트(Saddle-Fin Gate), 핀 게이트(Fin Gate), 매립 게이트(Buried Gate) 또는 수직 게이트(Vertical Gate) 중 어느 하나의 형태를 가질 수도 있다.
제2픽셀 트랜지스터(PTR2)는 리셋신호에 응답하여 플로팅디퓨전(FD)을 초기화시키는 리셋 트랜지스터(Rx, 도 3 참조), 플로팅디퓨전(FD)에 저장된 광전하량에 대응하도록 증폭된 출력신호를 생성하는 구동 트랜지스터(Dx, 도 3 참조), 선택신호에 응답하여 출력신호를 컬럼라인(미도시, 도 1 참조)으로 전달하는 선택 트랜지스터(Sx, 도 3 참조) 및 변환이득신호에 응답하여 플로팅디퓨전(FD)의 캐패시턴스를 가변시키는 변환이득 트랜지스터(DCGx, 도 3 참조) 중에서 선택된 어느 하나일 수 있다. 예를 들어, 제2픽셀 트랜지스터(PTR2)가 구동 트랜지스터(Dx)인 경우, 제2게이트(350)는 플로팅디퓨전(FD)에 연결될 수 있고, 제1접합영역(352) 및 제2접합영역(354)은 각각 전원전압노드(VDD) 및 선택 트랜지스터(Sx)에 연결될 수 있다.
상술한 바와 같이, 본 기술의 실시예에 따른 이미지 센싱 장치는 플로팅디퓨전(FD)에 인접하게 배치되는 전송 게이트(330)가 제1평면형상(즉, 삼각형 이상의 다각형)을 갖는 리세스전극(332)을 구비함으로써, 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전하 전송 효율을 향상시킬 수 있다.
도 7은 본 기술의 실시예에 따른 이미지 센싱 장치의 단위픽셀을 도시한 평면도이다. 도 8a 내지 도 8d는 각각 도 7에 도시된 A-A'절취선, B-B'절취선, C-C'절취선 및 D-D'절취선을 따라 도시한 단면도이다. 그리고, 도 9a 및 도 9b는 도 7에 도시된 단위픽셀(PX)의 변형예들을 도시한 평면도이다. 이하에서는, 설명의 편의를 위해 상술한 실시예와 동일한 구성에 대해서는 동일한 도면부호를 사용하고, 동일한 도면부호를 사용하는 구성에 대한 상세한 설명은 생략하기로 한다.
도 7, 도 8a, 도 8b, 도 8c 및 도 8d에 도시된 바와 같이, 실시예에 따른 단위픽셀(PX)은 전면(FS) 및 후면(BS)을 갖는 기판(300), 기판(300)에 형성되어 픽셀영역을 정의하는 제1분리구조물(306), 기판(300)의 하부영역에 형성된 광전변환소자(PD), 기판(300)의 상부영역에 형성된 웰영역(310) 및 웰영역(310)에 형성되어 제1활성영역(320) 및 제2활성영역(340)을 정의하는 제2분리구조물(308)을 포함할 수 있다.
또한, 실시예에 따른 단위픽셀(PX)은 제1활성영역(320)에 형성된 제1픽셀 트랜지스터(PTR1) 및 탭영역(TAP)을 포함할 수 있다. 구체적으로, 실시예에 따른 단위픽셀(PX)은 제1방향(D1)으로 상호 이격되도록 웰영역(310)에 형성된 플로팅디퓨전(FD) 및 탭영역(TAP), 플로팅디퓨전(FD)과 탭영역(TAP) 사이에 위치하는 제1게이트(360)를 포함할 수 있다. 제1게이트(360)는 리세스 게이트일 수 있다. 한편, 설명의 편의를 위해 도 8a 내지 도 8d에서 제1게이트(360)의 게이트절연막을 도시하지 않았으나, 게이트전극과 기판(300) 사이에 게이트절연막이 삽입되는 것은 자명한 구성이라 할 것이다.
제1픽셀 트랜지스터(PTR1)는 전송신호에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)으로 전달하는 전송 트랜지스터를 포함할 수 있다. 따라서, 제1게이트(360)는 전송신호가 인가되는 전송 게이트(360)일 수 있다. 그리고, 플로팅디퓨전(FD) 및 광전변환소자(PD)는 각각 제1픽셀 트랜지스터(PTR1)의 소스 및 드레인으로 작용할 수 있다.
전송 게이트(360)는 웰영역(310)에 형성되고, 제1평면형상을 갖는 제1리세스전극(362) 및 제1리세스전극(362)으로부터 이격된 제2평면형상을 갖는 제2리세스전극(364)을 포함할 수 있다. 이때, 탭영역(TAP)측에서 올라오는 광전하에 대한 전하 전송 효율을 보다 효과적으로 향상시키기 위해 제1리세스전극(362)과 제2리세스전극(364)은 제2방향(D2)으로 상호 이격될 수 있다. 제1리세스전극(362) 및 제2리세스전극(364)은 광전변환소자(PD)와 중첩되고, 제1리세스전극(362)의 저면 및 제2리세스전극(364)의 저면은 제3방향(D3)으로 마주보는 광전변환소자(PD)의 상면으로부터 이격될 수 있다. 또한, 전송 게이트(360)는 기판(300) 상에 형성되어 제1리세스전극(362) 및 제2리세스전극(364)과 전기적으로 연결되고, 제1평면형상 및 제2평면형상과 상이한 제3평면형상을 갖는 평판전극(366)을 포함할 수 있다. 이때, 제1평면형상 및 제2평면형상과 제3평면형상이 서로 상이한 것은 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전하 전송 효율을 향상시키기 위함이다. 이를 위해, 제1평면형상 및 제2평면형상은 각각 삼각형 이상의 다각형일 수 있다. 구체적으로, 제1평면형상 및 제2평면형상은 각각 삼각형, 마름모 및 사다리꼴 중에서 선택된 어느 하나를 포함하되, 제1평면형상과 제2평면형상은 서로 상이할 수 있다. 예를 들어, 제1평면형상은 삼각형일 수 있고, 제2평면형상은 마름모일 수 있다.
한편, 본 실시예에서는 제1평면형상 및 제2평면형상이 각각 삼각형, 마름모 및 사다리꼴 중에서 선택된 어느 하나를 포함하되, 제1평면형상과 제2평면형상은 서로 상이한 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 도 9a에 도시된 바와 같이, 제1평면형상 및 제2평면형상은 각각 삼각형, 마름모 및 사다리꼴 중에서 선택된 어느 하나를 포함하되, 제1평면형상과 제2평면형상은 서로 동일할 수 있다. 이때, 제1평면형상과 제2평면형상은 서로 동일한 면적을 갖고, 상호 대칭일 수 있다. 다른 변형예로서, 도 9b에 도시된 바와 같이, 제1평면형상 및 제2평면형상은 각각 삼각형, 마름모 및 사다리꼴 중에서 선택된 어느 하나를 포함하되, 제1평면형상과 제2평면형상은 서로 동일할 수 있다. 이때, 제1평면형상과 제2평면형상은 서로 상이한 면적을 갖고, 상호 비대칭일 수 있다.
전송 게이트(360)에서 사각형 이상의 다각형 평면형상을 갖는 평판전극(366)은 제1리세스전극(362) 및 제2리세스전극(364)을 덮고, 전송 게이트(360)의 일부가 플로팅디퓨전(FD)의 일부와 중첩될 수 있다. 이는, 전송 게이트(360)에 전송신호를 인가하기 위한 도전라인과 전송 게이트(360) 사이의 콘택면적을 확보함과 동시에 전하 이동 효율을 더욱더 향상시키기 위함이다.
또한, 실시예에 따른 단위픽셀(PX)은 제2활성영역(340)에 형성된 제2픽셀 트랜지스터(PTR2)를 포함할 수 있다. 구체적으로, 실시예에 따른 단위픽셀(PX)은 기판(300) 상에 형성된 제2게이트(350) 및 제2게이트(350) 양측 웰영역(310)에 형성된 제1접합영역(352) 및 제2접합영역(354)을 포함할 수 있다. 제1접합영역(352) 및 제2접합영역(354)은 제2픽셀 트랜지스터(PTR2)의 소스 및 드레인으로 작용할 수 있고, n형 불순물영역을 포함할 수 있다. 한편, 설명의 편의를 위해 도 8a 내지 도 8d에서 제2게이트(350)의 게이트절연막을 도시하지 않았으나, 게이트전극과 기판(300) 사이에 게이트절연막이 삽입되는 것은 자명한 구성이라 할 것이다.
상술한 바와 같이, 본 기술의 실시예에 따른 이미지 센싱 장치는 플로팅디퓨전(FD)에 인접하게 배치되는 전송 게이트(360)가 제1평면형상(삼각형, 마름모 및 사다리꼴 중 어느 하나)을 갖는 제1리세스전극(362) 및 제2평면형상(삼각형, 마름모 및 사다리꼴 중 어느 하나)을 갖는 제2리세스전극(364)을 구비함으로써, 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전하 전송 효율을 향상시킬 수 있다.
또한, 제1리세스전극(362)과 제2리세스전극(364)이 상호 이격됨에 따라 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전하 전송 효율을 더욱더 향상시킬 수 있다.
이상 본 기술을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 기술은 상기 실시예에 한정되지 않고, 본 기술의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
PD : 광전변환소자
FS : 전면
BS : 후면 ISO : 분리구조물
PTR1 : 제1픽셀 트랜지스터 PTR2 : 제2픽셀 트랜지스터
FD : 플로팅디퓨전 TAP : 탭영역
300 : 기판 302 : SIT
304 : DTI 306 : 제1분리구조물
308 : 제2분리구조물 310 : 웰영역
320 : 제1활성영역 330 : 제1게이트
332 : 리세스전극 334 : 평판전극
340 : 제2활성영역 350 : 제2게이트
352 : 제1접합영역 354 : 제2접합영역
BS : 후면 ISO : 분리구조물
PTR1 : 제1픽셀 트랜지스터 PTR2 : 제2픽셀 트랜지스터
FD : 플로팅디퓨전 TAP : 탭영역
300 : 기판 302 : SIT
304 : DTI 306 : 제1분리구조물
308 : 제2분리구조물 310 : 웰영역
320 : 제1활성영역 330 : 제1게이트
332 : 리세스전극 334 : 평판전극
340 : 제2활성영역 350 : 제2게이트
352 : 제1접합영역 354 : 제2접합영역
Claims (22)
- 기판의 하부영역에 형성된 광전변환소자;
상기 기판의 상부영역에 형성된 플로팅디퓨전; 및
상기 플로팅디퓨전에 인접하도록 상기 기판의 상부영역에 형성되고, 평면형상이 삼각형인 리세스전극을 포함하는 전송 게이트
를 포함하는 이미지 센싱 장치. - 제1항에 있어서,
상기 기판의 상부영역에 형성된 탭영역을 더 포함하고, 상기 전송 게이트는 상기 탭영역과 상기 플로팅디퓨전 사이에 위치하는 이미지 센싱 장치. - 제2항에 있어서,
상기 플로팅디퓨전은 상기 광전변환소자의 일측 모서리와 중첩되고, 상기 탭영역은 상기 일측 모서리와 마주보는 상기 광전변환소자의 타측 모서리와 중첩되는 이미지 센싱 장치. - 제1항에 있어서,
상기 전송 게이트는 상기 기판 상에 형성되어 상기 리세스전극과 전기적으로 연결된 평판전극을 더 포함하고, 상기 평판전극의 일부는 상기 플로팅디퓨전 일부와 중첩되는 이미지 센싱 장치. - 제1항에 있어서,
상기 리세스전극은 상기 광전변환소자와 중첩되고, 상기 리세스전극의 저면은 상기 광전변환소자의 상면으로부터 이격되는 이미지 센싱 장치. - 기판의 하부영역에 형성된 광전변환소자;
상기 기판의 상부영역에 형성된 플로팅디퓨전;
상기 플로팅디퓨전에 인접하도록 형성된 전송 게이트를 포함하고,
상기 전송 게이트는,
상기 기판의 상부영역에 형성되고, 제1평면형상을 갖는 리세스전극; 및
상기 기판 상에 형성되어 상기 리세스전극과 전기적으로 연결되고, 상기 제1평면형상과 상이한 제2평면형상을 갖는 평판전극
을 포함하는 이미지 센싱 장치. - 제6항에 있어서,
상기 기판의 상부영역에 형성된 탭영역을 더 포함하고, 상기 전송 게이트는 상기 탭영역과 상기 플로팅디퓨전 사이에 위치하는 이미지 센싱 장치. - 제6항에 있어서,
상기 제1평면형상은 삼각형 이상의 다각형을 포함하는 이미지 센싱 장치. - 제6항에 있어서,
상기 제2평면형상은 사각형 이상의 다각형을 포함하는 이미지 센싱 장치. - 제6항에 있어서,
상기 플로팅디퓨전은 상기 광전변환소자의 일측 모서리와 중첩되고, 상기 탭영역은 상기 일측 모서리와 마주보는 상기 광전변환소자의 타측 모서리와 중첩되는 이미지 센싱 장치. - 제6항에 있어서,
상기 평판전극은 상기 리세스전극을 덮고, 상기 평판전극의 일부가 상기 플로팅디퓨전 일부와 중첩되는 이미지 센싱 장치. - 제6항에 있어서,
상기 리세스전극은 상기 광전변환소자와 중첩되고, 상기 리세스전극의 저면은 상기 광전변환소자의 상면으로부터 이격되는 이미지 센싱 장치. - 기판의 하부영역에 형성된 광전변환소자;
상기 기판의 상부영역에 형성된 플로팅디퓨전;
상기 플로팅디퓨전에 인접하도록 형성된 전송 게이트를 포함하고,
상기 전송 게이트는,
상기 기판의 상부영역에 형성되고, 제1평면형상을 갖는 제1리세스전극; 및
상기 제1리세스전극으로부터 이격되도록 상기 기판의 상부영역에 형성되고, 제2평면형상을 갖는 제2리세스전극; 및
상기 기판 상에 형성되어 상기 제1리세스전극 및 상기 제2리세스전극과 전기적으로 연결되고, 상기 제1평면형상 및 제2평면형상과 상이한 제3평면형상을 갖는 평판전극
을 포함하는 이미지 센싱 장치. - 제13항에 있어서,
상기 기판의 상부영역에 형성된 탭영역을 더 포함하고, 상기 전송 게이트는 상기 탭영역과 상기 플로팅디퓨전 사이에 위치하는 이미지 센싱 장치. - 제14항에 있어서,
제1방향으로 상기 탭영역, 상기 전송 게이트 및 상기 플로팅디퓨전이 서로 정렬되고, 상기 제1방향과 교차하는 제2방향으로 상기 제1리세스전극은 상기 제2리세스전극과 상호 이격되는 이미지 센싱 장치. - 제13항에 있어서,
상기 제1평면형상 및 상기 제2평면형상 각각은 삼각형 이상의 다각형을 포함하되, 상기 제1평면형상과 상기 제2평면형상은 서로 동일한 평면형상을 갖는 이미지 센싱 장치. - 제13항에 있어서,
상기 제1평면형상 및 상기 제2평면형상 각각은 삼각형 이상의 다각형을 포함하되, 상기 제1평면형상은 상기 제2평면형상과 상이한 이미지 센싱 장치. - 제13항에 있어서,
상기 제1평면형상 및 상기 제2평면형상 각각은 삼각형, 마름모 및 사다리꼴 중에서 선택된 어느 하나를 포함하는 이미지 센싱 장치. - 제13항에 있어서,
상기 제3평면형상은 사각형 이상의 다각형을 포함하는 이미지 센싱 장치. - 제13항에 있어서,
상기 플로팅디퓨전은 상기 광전변환소자의 일측 모서리와 중첩되고, 상기 탭영역은 상기 일측 모서리와 마주보는 상기 광전변환소자의 타측 모서리와 중첩되는 이미지 센싱 장치. - 제13항에 있어서,
상기 평판전극은 상기 제1리세스전극 및 상기 제2리세스전극을 덮고, 상기 평판전극의 일부가 상기 플로팅디퓨전 일부와 중첩되는 이미지 센싱 장치. - 제13항에 있어서,
상기 제1리세스전극 및 상기 제2리세스전극은 상기 광전변환소자와 중첩되고, 상기 제1리세스전극의 저면 및 상기 제2리세스전극의 저면은 상기 광전변환소자의 상면으로부터 이격되는 이미지 센싱 장치.
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