TWI835456B - 影像感測器以及用於形成影像感測器的方法 - Google Patents

影像感測器以及用於形成影像感測器的方法 Download PDF

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Abstract

本揭露是有關於一種影像感測器以及用於形成影像感測 器的方法。畫素感測器跨越多個積體電路(IC)晶片且在第一IC晶片處具有僅第一閘極介電厚度，在第一IC晶片處佈置有畫素感測器的光電偵測器。此外，畫素感測器在與第一IC晶片堆疊的第二IC晶片處具有僅一或多個第二閘極介電厚度，且所述一或多個第二閘極介電厚度小於或等於第一閘極介電厚度。第一閘極介電厚度及第二閘極介電厚度與畫素感測器的電晶體對應，此形成畫素感測器的被配置成有利於光電偵測器的讀出的畫素電路。

Description

影像感測器以及用於形成影像感測器的方法
本揭露是有關於一種影像感測器以及用於形成影像感測器的方法，且特別是一種堆疊式的互補金屬氧化物半導體(CMOS)影像感測器以及用於形成所述影像感測器的方法。
具有影像感測器的積體電路(integrated circuit，IC)廣泛用於現代電子裝置(例如(舉例而言)照相機、手機等)中。影像感測器的類型包括例如互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)影像感測器及電荷耦合裝置(charge-coupled device，CCD)影像感測器。與CCD影像感測器相比，CMOS影像感測器由於低功耗、小大小、快速資料處理、直接輸出資料以及低製造成本而日益受到青睞。
在本揭露的一些實施例中，影像感測器包括第一積體電路(IC)晶片、第二積體電路晶片以及畫素感測器。第二積體電 路晶片與第一積體電路晶片堆疊。畫素感測器跨越第一積體電路晶片及第二積體電路晶片。畫素感測器包括位於第一積體電路晶片中的第一電晶體及光電偵測器，且更包括位於第二積體電路晶片中的多個第二電晶體。第一電晶體包括具有第一厚度的閘極介電層。所述多個第二電晶體包括具有第二厚度的各別閘極介電層。第二厚度小於或等於第一厚度。
在本揭露的一些實施例中，影像感測器包括第一半導體基底、光電偵測器、第一電晶體、第二半導體基底、多個第二電晶體、第三半導體基底以及多個第三電晶體。光電偵測器及第一電晶體鄰接於第一半導體基底上。所述多個第二電晶體位於第二半導體基底上。第三半導體基底與第一半導體基底及第二半導體基底堆疊，使得第二半導體基底位於第一半導體基底與第三半導體基底之間且與第一半導體基底及第三半導體基底被間隔開。所述多個第三電晶體位於第三半導體基底上。光電偵測器以及第一電晶體及所述多個第二電晶體形成畫素感測器。所述多個第二電晶體的每一閘極介電厚度包含在第一電晶體的閘極介電厚度與所述多個第三電晶體中的最大閘極介電厚度之間。。
在本揭露的一些實施例中，用於形成影像感測器的方法包括：形成第一積體電路(IC)晶片，其中所述形成包括：在第一基底中形成光電偵測器；在第一基底上形成與光電偵測器相鄰的第一電晶體，其中光電偵測器及第一電晶體形成第一畫素感測器部分；形成覆蓋第一電晶體及光電偵測器的第一內連線結構， 且進一步電性耦合至第一電晶體；形成第二積體電路晶片，其中第二積體電路晶片包括：在第二基底上形成多個第二電晶體，其中所述多個第二電晶體形成第二畫素感測器部分；及形成覆蓋所述多個第二電晶體且電性耦合至所述多個第二電晶體的第二內連線結構；以及將第一積體電路晶片與第二積體電路晶片接合在一起，使得第一畫素感測器部分與第二畫素感測器部分堆疊且電性耦合在一起，以形成畫素感測器。其中第一電晶體包括具有第一厚度的閘極介電層。所述多個第二電晶體包括具有第二厚度的各別閘極介電層。第二厚度小於或等於第一厚度。
100、300A、300B、300C、400、500、600、700、900A、900B、900C、900D、1900B、2200B、2300B、2700B、2800B:電路圖
102:畫素感測器
102a:第一部分
102b:第二部分
102s:子畫素
104a:第一IC晶片
104b:第二IC晶片
104c:第三IC晶片
106:光電偵測器
108:第一電晶體
110:第二電晶體
114:接地
116:轉移電晶體
118:重置電晶體
120:源極隨耦器電晶體
122:選擇電晶體
200、800、1000、1200、1300、1400A、1400B、1400C、1400D、1500、1600A、1600B、1600C、1700、1800、1900A、2000、2100、2200A、2300A、2400、2500、2600、2700A、2800A、2900:剖面圖
202、802:輻射
602:補充畫素電路
702:應用專用IC(ASIC)
704:第三電晶體
704n:n型電晶體
704p:p型電晶體
1100:俯視佈局圖
1302:第一閘極介電層
1304:保護層
1306:第一半導體基底
1306bs、1510bs:背側
1306fs、1510fs、1608fs:前側
1308:集電極區
1310:第一閘極電極
1312:第一源極/汲極區
1314:第一通道區
1402:介電層
1502:第一內連線結構
1504:第一導電配線
1506:第一導通孔
1508:第一內連線介電層
1510:第二半導體基底
1512:第二內連線結構
1514:第二閘極電極
1516:第二閘極介電層
1518:第二源極/汲極區
1520:第二導電配線
1522:第二導通孔
1524:第二內連線介電層
1526:第一接合結構
1526a:第一接合子結構
1526b:第二接合子結構
1528:第一接合介面
1530:第一接合介電層
1532:第一接合接墊
1534:第一接合通孔
1536:背側鈍化層
1538:彩色濾光片
1540:微透鏡
1602:前側鈍化層
1604、1634:基底穿孔(TSV)
1606、1636:TSV介電層
1608:第三半導體基底
1610:第三內連線結構
1612:第三閘極電極
1614:第三閘極介電層
1616:第三源極/汲極區
1618:第三導電配線
1620:第三導通孔
1624:第二接合結構
1624a:第三接合子結構
1624b:第四接合子結構
1626:第二接合介面
1628:第二接合介電層
1630:第二接合接墊
1632:第二接合通孔
1702:溝渠隔離結構
1802:第一閘極電極層
3000:框圖
3002、3002a、3002b、3002c、3002d、3004、3006、3008、3010、3012、3014、3016、3018:動作
A-A’:線
C1、C2、C3、CN:行
FD、FN:浮動擴散節點
OUT:輸出
R1、R2、R3、RM:列
RST:重置訊號
SEL:選擇訊號
T1:第一閘極介電厚度
T2:第二閘極介電厚度
T3:第三閘極介電厚度
T4:第四閘極介電厚度
TX:轉移訊號
TX1、TX2、TX3、TX4:轉移訊號
VDD:電源電壓
Vrst:重置電壓
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出其中畫素感測器跨越多個積體電路(IC)晶片的堆疊互補金屬氧化物半導體(CMOS)影像感測器的一些實施例的電路圖。
圖2示出圖1所示影像感測器的一些實施例的示意性剖面圖。
圖3A至圖3C示出圖1所示影像感測器的其中閘極介電厚度被改變的一些替代性實施例的電路圖。
圖4示出圖1所示影像感測器的其中畫素感測器包括多個子 畫素的一些替代性實施例的電路圖。
圖5示出圖1所示影像感測器的其中重置電晶體與光電偵測器處於同一IC晶片的一些替代性實施例的電路圖。
圖6示出圖1所示影像感測器的其中畫素感測器包括補充畫素電路的一些替代性實施例的電路圖。
圖7示出圖1所示影像感測器的其中影像感測器更包括第三IC晶片的一些替代性實施例的電路圖。
圖8示出圖7所示影像感測器的一些實施例的示意性剖面圖。
圖9A至圖9D示出圖7所示影像感測器的一些替代性實施例的電路圖。
圖10示出包括多個畫素感測器的影像感測器的一些實施例的示意性剖面圖，所述多個畫素感測器各自如圖1中所示。
圖11示出圖10所示影像感測器的一些實施例的俯視佈局圖。
圖12示出包括多個畫素感測器的影像感測器的一些實施例的示意性剖面圖，所述多個畫素感測器各自如圖9D中所示。
圖13示出圖1所示影像感測器的其中第一電晶體具有由覆蓋光電偵測器的保護層形成的閘極介電層的一些實施例的示意性剖面圖。
圖14A至圖14D示出圖13所示影像感測器的一些替代性實施例的示意性剖面圖。
圖15示出圖1所示影像感測器的一些實施例的剖面圖。
圖16A至圖16C示出圖15所示影像感測器的一些替代性實 施例的剖面圖。
圖17示出包括多個畫素感測器的影像感測器的一些實施例的剖面圖，所述多個畫素感測器各自如圖15中所示。
圖18、圖19A、圖19B、圖20、圖21、圖22A、圖22B、圖23A、圖23B、圖24至圖26、圖27A、圖27B、圖28A、圖28B及圖29示出用於形成堆疊CMOS影像感測器的方法的一些實施例的一系列視圖，在所述堆疊CMOS影像感測器中畫素感測器跨越多個IC晶片。
圖30示出圖18、圖19A、圖19B、圖20、圖21、圖22A、圖22B、圖23A、圖23B、圖24至圖26、圖27A、圖27B、圖28A、圖28B及圖29的方法的一些實施例的框圖。
本揭露提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，所述多個僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種例子中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
堆疊互補金屬氧化物半導體(CMOS)影像感測器可包括堆疊的第一積體電路(IC)晶片及第二IC晶片。第一IC晶片容納以柵格圖案重複的畫素感測器，且第二IC晶片容納電性耦合至畫素感測器及畫素感測器的每一重複的應用專用IC(application-specific IC，ASIC)。畫素感測器包括定位至第一IC晶片的光電偵測器及畫素電路。光電偵測器被配置成因應於入射輻射而累積電荷。畫素電路被配置成有利於累積電荷的讀出且包括多個電晶體。
半導體製造行業不斷試圖將影像感測器按比例縮小，以達成更低的製造成本、更高的裝置積體密度、更高的速度、更佳的效能等等。然而，將畫素電路的電晶體按比例縮小可能具有挑戰性。舉例而言，畫素電路的電晶體可具有不同的閘極介電厚度，此增加了形成電晶體的複雜性且因此增加了將電晶體按比例縮小的難度。由於將畫素電路的電晶體按比例縮小可能具有挑戰性， 因此可能代替地將光電偵測器按比例縮小，且因此畫素感測器的效能可能劣化。
本揭露的各種實施例是有關於一種堆疊CMOS影像感測器，其中畫素感測器跨越多個IC晶片且在第一IC晶片處具有僅第一閘極介電厚度，在所述第一IC晶片處佈置畫素感測器的光電偵測器。此外，畫素感測器在與所述第一IC晶片堆疊的第二IC晶片處具有僅一或多個第二閘極介電厚度，且所述一或多個第二閘極介電厚度小於或等於第一閘極介電厚度。第一閘極介電厚度及第二閘極介電厚度與畫素感測器的電晶體對應，此形成畫素感測器的被配置成有利於光電偵測器的讀出的畫素電路。
由於畫素感測器分佈於第一IC晶片及第二IC晶片上，因此畫素感測器在第一IC晶片處具有較其他情況下所具有的電晶體更少的電晶體。此轉而允許在第一IC晶片處將畫素感測器按比例縮小，而不會將光電偵測器按比例縮小。此外，由於畫素感測器在第一IC晶片處具有僅一個閘極介電厚度，因此與其他情況相比降低了在第一IC晶片處形成畫素感測器的第一電晶體的複雜性。如此一來，畫素感測器的第一電晶體可更容易地按比例縮小。此轉而允許在第一IC晶片處進一步將畫素感測器按比例縮小，而不會將光電偵測器按比例縮小。
由於光電偵測器相對大且位於第一IC晶片處，而並非在第二IC晶片處，因此畫素感測器在第一IC晶片處的部分可能會限制畫素感測器的按比例縮小。因此，畫素感測器在第二IC晶片 處的所述部分可能具有未使用的空間。此種未使用的空間可用於附加的功能。另外，在第一IC晶片處將畫素感測器按比例縮小可能具有使整個畫素感測器按比例縮小的效果。如上所述，由於畫素感測器可在不使光電偵測器按比例縮小的情況下按比例縮小，因此即使在小大小下畫素感測器的效能亦可為高的。
參照圖1，提供包括畫素感測器102的堆疊CMOS影像感測器的一些實施例的電路圖100。畫素感測器102跨越堆疊的第一IC晶片104a與第二IC晶片104b。第一IC晶片104a與第二IC晶片104b被示出為在側向上堆疊，但是可替代性地在垂直方向上堆疊。畫素感測器102例如可為四電晶體(four-transistor，4T)CMOS主動畫素感測器(active pixel sensor，APS)等，及/或例如亦可被稱為畫素。
畫素感測器102在第一IC晶片104a處具有僅一個閘極介電厚度(第一閘極介電厚度T1)，容納畫素感測器102的光電偵測器106。此外，畫素感測器102在第二IC晶片104b處具有僅一個閘極介電厚度(第一閘極介電厚度T1)。因此，在第二IC晶片104b處的所述僅一個閘極介電厚度等於在第一IC晶片104a處的所述僅一個閘極介電厚度。在替代性實施例中，第二IC晶片104b處的所述僅一個閘極介電厚度小於在第一IC晶片104a處的所述僅一個閘極介電厚度。在替代性實施例中，畫素感測器102在第二IC晶片104b處具有僅兩個閘極介電厚度或一些其他合適數目的閘極介電厚度，所述多個閘極介電厚度中的每一者小於或 等於第一IC晶片104a處的所述僅一個閘極介電厚度。
第一電晶體108位於第一IC晶片104a中且具有第一閘極介電厚度T1。此外，多個第二電晶體110位於第二IC晶片104b中且第二電晶體110中的每一者各別地具有第一閘極介電厚度T1。第一電晶體108及第二電晶體110形成跨越第一IC晶片104a及第二IC晶片104b且被配置成有利於光電偵測器106的讀出的畫素電路112。
由於畫素感測器102分佈於第一IC晶片104a及第二IC晶片104b上，因此畫素感測器102在第一IC晶片104a處具有較其他情況下所具有的電晶體更少的電晶體。舉例而言，畫素感測器102可在第一IC晶片104a處僅具有一個電晶體，代替在第一IC晶片104a處具有四個電晶體。此轉而允許在第一IC晶片104a處將畫素感測器102按比例縮小，而不會將光電偵測器106按比例縮小。此外，由於畫素感測器102在第一IC晶片104a處具有僅一個閘極介電厚度(例如，第一閘極介電厚度T1)，因此與其他情況相比降低了形成第一電晶體108的複雜性。如此一來，第一電晶體108可更容易地按比例縮小。此轉而進一步允許在第一IC晶片104a處將畫素感測器102按比例縮小，而不會將光電偵測器106按比例縮小。
由於光電偵測器106相對大且位於第一IC晶片104a處，而不位於第二IC晶片104b處，因此畫素感測器102在第一IC晶片104a處的部分可能會限制畫素感測器102的按比例縮小。因 此，在第一IC晶片104a處將畫素感測器102按比例縮小可能具有將畫素感測器102整體按比例縮小的效果。如上所述，由於畫素感測器102可在不使光電偵測器106按比例縮小的情況下按比例縮小，因此即使在小大小下畫素感測器102的效能亦可為高的。
繼續參照圖1，光電偵測器106是光電二極體，且自接地114電性耦合至第一電晶體108。光電偵測器106的陽極電性耦合至接地114，且光電偵測器106的陰極電性耦合至第一電晶體108。在替代性實施例中，光電偵測器106是除光電二極體之外的一種光電偵測器。第一電晶體108更具體而言是由轉移訊號TX閘控的轉移電晶體116，且被配置成選擇性地將光電偵測器106處累積的電荷轉移至浮動擴散(floating diffusion)節點FD。
第二電晶體110包括重置電晶體118、源極隨耦器電晶體120及選擇電晶體122。重置電晶體118由重置訊號RST進行閘控，且自重置電壓Vrst電性耦合至浮動擴散節點FD。此外，重置電晶體118被配置成藉由將浮動擴散節點FD電性耦合至重置電壓Vrst來清除在浮動擴散節點FD處累積的電荷。當轉移電晶體116導通時，重置電晶體118的此種電性耦合亦可清除光電偵測器106處累積的電荷。
源極隨耦器電晶體120由浮動擴散節點FD處的電荷閘控。舉例而言，源極隨耦器電晶體120的閘極可與浮動擴散節點FD及/或轉移電晶體116的源極/汲極區電性短路。此外，選擇電晶體122由選擇訊號SEL進行閘控。源極隨耦器電晶體120及選 擇電晶體122自電源電壓VDD串聯電性耦合至畫素感測器102的輸出OUT。源極隨耦器電晶體120被配置成對浮動擴散節點FD處的電壓進行緩衝及放大，以非破壞性地對所述電壓進行讀取。選擇電晶體122被配置成選擇性地將經緩衝及放大的電壓自源極隨耦器電晶體120傳遞至輸出OUT。
在一些實施例中，影像感測器在第一IC晶片104a處具有僅一個閘極介電厚度及/或在第二IC晶片104b處具有僅一或兩個閘極介電厚度。舉例而言，第一IC晶片104a上的所有電晶體可各別地具有第一閘極介電厚度T1，及/或第二IC晶片104b上的所有電晶體可各別地具有第一閘極介電厚度T1。此外，在一些實施例中，第二IC晶片104b的每一閘極介電厚度小於或等於第一IC晶片104a的每一閘極介電厚度。舉例而言，第一IC晶片104a上的所有電晶體可各別地具有第一閘極介電厚度T1，且第二IC晶片104b上的所有電晶體可各自具有小於或等於第一閘極介電厚度T1的閘極介電厚度。
在至少一些實施例中，上文及下文中使用的閘極介電厚度是指對應電晶體的閘極電極與對應電晶體的半導體通道之間的分隔。此種分隔是藉由對應電晶體的閘極介電層來達成，藉此閘極介電厚度亦指閘極介電層的厚度。所述對應電晶體可例如與第一電晶體108及第二電晶體110中的任一者對應。在一些實施例中，第一電晶體108及第二電晶體110是金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effector transistor， MOSFET)、鰭式場效電晶體(fin field-effect transistor，FinFET)、全環繞閘極場效電晶體(gate-all-around field-effect transistor，GAA FET)、奈米片場效電晶體(nanosheet field-effect transistor)、類似電晶體，或者前述的任意組合。
參照圖2，提供圖1所示影像感測器的其中第一IC晶片104a與第二IC晶片104b在垂直方向上堆疊的一些實施例的示意性剖面圖200。第一IC晶片104a上覆於第二IC晶片104b上，且影像感測器被配置成自影像感測器的頂部接收輻射202。
參照圖3A至圖3D，提供圖1所示影像感測器的其中第二電晶體110的閘極介電厚度被改變的一些替代性實施例的電路圖300A至300D。
在圖3A，畫素感測器102在第二IC晶片104b處具有僅一個閘極介電厚度，如圖1中所示。然而，與圖1相反，此閘極介電厚度是第二閘極介電厚度T2，其小於畫素感測器102在第一IC晶片104a處所具有的第一閘極介電厚度T1。因此，第二電晶體110中的每一者各別地具有第二閘極介電厚度T2。
在圖3B，畫素感測器102在第二IC晶片104b處具有僅兩個閘極介電厚度，所述兩個閘極介電厚度分別小於及等於畫素感測器102在第一IC晶片104a處所具有的第一閘極介電厚度T1。所述多個僅兩個閘極介電厚度包括關於圖1所述的第一閘極介電厚度T1，且更包括關於圖3A所述的第二閘極介電厚度T2。重置電晶體118及選擇電晶體122具有第一閘極介電厚度T1，且 源極隨耦器電晶體120具有第二閘極介電厚度T2。
在替代性實施例中，重置電晶體118及源極隨耦器電晶體120具有第一閘極介電厚度T1，且選擇電晶體122具有第二閘極介電厚度T2。此外，在替代性實施例中，源極隨耦器電晶體120及選擇電晶體122具有第一閘極介電厚度T1，且重置電晶體118具有第二閘極介電厚度T2。
在圖3C，畫素感測器102在第二IC晶片104b處具有僅兩個閘極介電厚度，所述僅兩個閘極介電厚度中的每一者小於畫素感測器102在第一IC晶片104a處所具有的第一閘極介電厚度T1。所述多個僅兩個閘極介電厚度包括如關於圖3A所述的第二閘極介電厚度T2，且更包括小於第二閘極介電厚度T2的第三閘極介電厚度T3。重置電晶體118及選擇電晶體122具有第二閘極介電厚度T2，且源極隨耦器電晶體120具有第三閘極介電厚度T3。
在替代性實施例中，重置電晶體118及源極隨耦器電晶體120具有第二閘極介電厚度T2，且選擇電晶體122具有第三閘極介電厚度T3。此外，在替代性實施例中，源極隨耦器電晶體120及選擇電晶體122具有第二閘極介電厚度T2，且重置電晶體118具有第三閘極介電厚度T3。
如圖3A至圖3C中所示，源極隨耦器電晶體120具有較圖1中更小的閘極介電厚度。減小源極隨耦器電晶體120的閘極介電厚度可為影像感測器帶來更佳的抗雜訊效能及/或環路增益(loop gain)。因此，與圖1的影像感測器相比，圖3A至圖3C的 影像感測器可具有更佳的抗雜訊效能及/或更佳的環路增益。此外，如圖1及圖3A至圖3C中所示，畫素感測器102在第二IC晶片104b處具有不多於兩個的閘極介電厚度。雖然多於兩個的閘極介電厚度是可行的，但是多於兩個的閘極介電厚度增加形成畫素感測器102的複雜性。此外，增加的複雜性可能降低產率及/或限制畫素感測器102的按比例縮小。
參照圖4，提供圖1所示影像感測器的其中畫素感測器102在第一IC晶片104a處包括多個子畫素102s的一些替代性實施例的電路圖400。更具體而言，畫素感測器102在第一IC晶片104a處包括多個光電偵測器106及多個第一電晶體108。光電偵測器106與第一電晶體108以一對一方式配對，且每一光電偵測器-電晶體對形成子畫素102s。
光電偵測器106是光電二極體，且分別自接地114電性耦合至第一電晶體108。舉例而言，光電偵測器106的陽極電性耦合至接地114，且光電偵測器106的陰極分別電性耦合至第一電晶體108。在替代性實施例中，光電偵測器106是除光電二極體之外的一種光電偵測器。第一電晶體108是分別由各別轉移訊號TX1、TX2、TX3及TX4閘控的轉移電晶體116，且被配置成選擇性地將累積在光電偵測器106處的電荷轉移至子畫素102s所共用的浮動擴散節點FD。第二電晶體110如圖1中所示且由子畫素102s共享。
如圖1中所示，畫素感測器102在第一IC晶片104a處 具有僅一個閘極介電厚度(第一閘極介電厚度T1)。因此，第一電晶體108中的每一者具有第一閘極介電厚度T1。此簡化了畫素感測器102的製造，且在不損害效能的情況下允許對畫素感測器102進行按比例縮小。
參照圖5，提供圖1所示影像感測器的其中重置電晶體118位於第一IC晶片104a處的一些替代性實施例的電路圖500。此外，重置電晶體118具有與轉移電晶體116相同的閘極介電厚度(第一閘極介電厚度T1)。因此，畫素感測器102在第一IC晶片104a處仍然僅具有一個閘極介電厚度，且所述僅一個閘極介電厚度大於或等於第二IC晶片104b處的每一閘極介電厚度。
如上所示(例如，在圖1、圖3A至圖3C、圖4及圖5處)，畫素感測器102在第一IC晶片104a處所具有的每一電晶體的閘極介電厚度大於或等於畫素感測器102在第二IC晶片104b處所具有的所有電晶體中的最大閘極介電厚度。此外，在一些實施例中，第一IC晶片104a處的每一電晶體的閘極介電厚度大於或等於第二IC晶片104b處的所有電晶體中的最大閘極介電厚度。
參照圖6，提供圖1所示影像感測器的其中畫素感測器102具有補充畫素電路602的一些替代性實施例的電路圖600。補充畫素電路602電性耦合在選擇電晶體122與畫素感測器102的輸出OUT之間，且由第二電晶體110形成。應注意的是，補充畫素電路602處的省略號用於表示零或多個附加的第二電晶體。此外，補充畫素電路602被配置成在將來自選擇電晶體122的訊號 傳遞至輸出OUT之前對其執行附加處理。舉例而言，可執行雜訊過濾等。
由於光電偵測器106相對大且位於第一IC晶片104a處，而不在第二IC晶片104b處，因此畫素感測器102在第一IC晶片104a處的部分可能會限制畫素感測器102的按比例縮小。因此，畫素感測器102在第二IC晶片104b處的所述部分可具有自由空間，使得能夠將補充畫素電路602整合至畫素感測器102中，而不使畫素感測器102擴大。
參照圖7，提供圖1所示影像感測器的其中影像感測器更包括第三IC晶片104c的一些替代性實施例的電路圖700。第三IC晶片104c容納ASIC 702，ASIC 702電性耦合至畫素感測器102及影像感測器的任何其他畫素感測器(未示出)。ASIC 702可例如被配置成執行類比-數位轉換(analog-to-digital conversion，ADC)、緩衝、影像處理、類似功能或者前述的任意組合。在一些實施例中，ASIC 702對畫素感測器102的輸出OUT及影像感測器的任何其他畫素感測器的輸出進行緩衝並對所述多個輸出執行ADC，以產生表示影像的數位資料，且然後對由數位資料形成的影像執行成像處理。
ASIC 702具有僅兩個閘極介電厚度，即第一閘極介電厚度T1及第二閘極介電厚度T2。此外，ASIC 702具有的所述僅兩個閘極介電厚度中的每一者小於或等於畫素感測器102在第二IC晶片104b處所具有的每一閘極介電厚度。換種方式，ASIC 702 具有的所述僅兩個閘極介電厚度中的每一者小於或等於畫素感測器102在第二IC晶片104b處所具有的最小閘極介電厚度。第一閘極介電厚度T1等於畫素感測器102在第二IC晶片104b處所具有的每一閘極介電厚度，且第二閘極介電厚度T2小於畫素感測器102在第二IC晶片104b處所具有的每一閘極介電厚度。
在替代性實施例中，ASIC 702具有僅一個閘極介電厚度，且此僅一個閘極介電厚度小於或等於畫素感測器102在第二IC晶片104b處所具有的每一閘極介電厚度。在又一些替代性實施例中，ASIC 702具有僅三或更多個閘極介電厚度，且所述多個僅三或更多個閘極介電厚度中的每一者小於或等於畫素感測器102在第二IC晶片104b處所具有的每一閘極介電厚度。
第三IC晶片104c包括電性內連的多個第三電晶體704以形成ASIC 702，且第三電晶體704分別具有ASIC 702所具有的所述僅兩個閘極介電厚度。此外，所述多個第三電晶體704包括至少一個n型電晶體704n及至少一個p型電晶體704p。應注意的是，ASIC 702處的省略號用於表示零或多個附加的第三電晶體。n型電晶體704n及p型電晶體704p分別具有第一閘極介電厚度T1及第二閘極介電厚度T2。所述多個第三電晶體704可為例如MOSFET、FinFET、GAA FET、奈米片場效電晶體、一些其他合適類型的電晶體或前述的任意組合。
在一些實施例中，第三IC晶片104c處的每一閘極介電厚度小於或等於第二IC晶片104b處的每一閘極介電厚度，第二 IC晶片104b處的每一閘極介電厚度小於或等於第一IC晶片104a處的每一閘極介電厚度。舉例而言，第三IC晶片104c處的所有電晶體的閘極介電厚度小於或等於第二IC晶片104b處的所有電晶體中的最小閘極介電厚度，及/或第二IC晶片104b處的所有電晶體的閘極介電厚度小於或等於第一IC晶片104a處的所有電晶體中的最小閘極介電厚度。
在一些實施例中，畫素感測器102在第一IC晶片104a處具有僅一個閘極介電厚度，畫素感測器102在第二IC晶片104b處具有僅一或兩個閘極介電厚度，且ASIC 702在第三IC晶片104c處具有僅二或更多個閘極介電厚度。第一IC晶片104a處的所述僅一個閘極介電厚度大於或等於第二IC晶片104b處的所述僅一或兩個閘極介電厚度中的最大閘極介電厚度。此外，第二IC晶片104b處的所述僅一或兩個閘極介電厚度中的最小閘極介電厚度大於或等於第三IC晶片104c處的所述僅二或更多個閘極介電厚度中的最大閘極介電厚度。
在一些實施例中，第一IC晶片104a具有僅一個閘極介電厚度，第二IC晶片104b具有僅一或兩個閘極介電厚度，且第三IC晶片104c具有僅二或更多個閘極介電厚度。第一IC晶片104a的所述僅一個閘極介電厚度大於或等於第二IC晶片104b的所述僅一或兩個閘極介電厚度中的最大閘極介電厚度。此外，第二IC晶片104b的所述僅一或兩個閘極介電厚度中的最小閘極介電厚度大於或等於第三IC晶片104c的所述僅二或更多個閘極介電厚度 中的最大閘極介電厚度。
如上所述，ASIC 702可具有僅一個、兩個或更多個閘極介電厚度，所述多個閘極介電厚度中的每一者小於或等於畫素感測器102在第二IC晶片104b處具有的最小閘極介電厚度。此外，畫素感測器102在第二IC晶片104b處可具有僅一個、兩個或更多個閘極介電厚度，所述多個閘極介電厚度中的每一者小於或等於畫素感測器102在第一IC晶片104a處可具有的所述僅一個閘極介電厚度。因此，畫素感測器102在第二IC晶片104b處所具有的每一閘極介電厚度可以說包含在畫素感測器102在第一IC晶片104a處所具有的所述僅一個閘極介電厚度與ASIC 702在第三IC晶片104c處所具有的最大閘極介電厚度之間。此外，在一些實施例中，第一IC晶片104a可具有僅一個閘極介電厚度，且第二IC晶片104b處的每一閘極介電厚度可以說包含在所述僅一個閘極介電厚度與第三IC晶片104c處的最大閘極介電厚度之間。
參照圖8，提供圖7所示影像感測器的其中第一IC晶片104a、第二IC晶片104b及第三IC晶片104c在垂直方向上堆疊的一些實施例的示意性剖面圖800。第一IC晶片104a位於影像感測器的頂部處，且第二IC晶片104b位於第一IC晶片104a與第三IC晶片104c之間。此外，影像感測器被配置成自影像感測器的頂部接收輻射802。
參照圖9A至圖9D，提供圖7所示影像感測器的一些替代性實施例的電路圖900A至900D。
在圖9A，畫素感測器102在第二IC晶片104b處具有僅兩個閘極介電厚度，且所述多個僅兩個閘極介電厚度分別小於及等於畫素感測器102在第一IC晶片104a處所具有的所述僅一個閘極介電厚度。此外，第二IC晶片104b處的所述僅兩個閘極介電厚度包括第一閘極介電厚度T1及第二閘極介電厚度T2。源極隨耦器電晶體120具有第二閘極介電厚度T2，而重置電晶體118及選擇電晶體122具有第一閘極介電厚度T1。
另外，ASIC 702在第三IC晶片104c處具有僅兩個閘極介電厚度，且所述多個僅兩個閘極介電厚度分別小於及等於畫素感測器102在第二IC晶片104b處所具有的最小閘極介電厚度。此外，第三IC晶片104c處的所述僅兩個閘極介電厚度包括分別在ASIC 702的n型電晶體704n及p型電晶體704p處的第二閘極介電厚度T2及第三閘極介電厚度T3。
在圖9B，提供圖9A所示其中ASIC 702在第三IC晶片104c處所具有的所述僅兩個閘極介電厚度各自小於畫素感測器102在第二IC晶片104b處所具有的最小閘極介電厚度的變型。此外，第三IC晶片104c處的所述僅兩個閘極介電厚度包括分別在ASIC 702處的n型電晶體704n及p型電晶體704p處的第三閘極介電厚度T3及第四閘極介電厚度T4。
在圖9C，畫素感測器102在第二IC晶片104b處具有僅一個閘極介電厚度，且所述僅一個閘極介電厚度小於畫素感測器102在第一IC晶片104a處所具有的所述僅一個閘極介電厚度。此 外，第二IC晶片104b處的所述僅一個閘極介電厚度包括第二閘極介電厚度T2，且源極隨耦器電晶體120、重置電晶體118及選擇電晶體122各自具有第二閘極介電厚度T2。
另外，ASIC 702在第三IC晶片104c處具有僅兩個閘極介電厚度，且所述多個僅兩個閘極介電厚度各自小於畫素感測器102在第二IC晶片104b處所具有的最小閘極介電厚度。此外，第三IC晶片104c處的所述僅兩個閘極介電厚度包括分別在ASIC 702處的n型電晶體704n及p型電晶體704p處的第三閘極介電厚度T3及第四閘極介電厚度T4。
在圖9D，畫素感測器102包括關於圖6闡述的補充畫素電路602。補充畫素電路602電性耦合在選擇電晶體122與畫素感測器102的輸出OUT之間，且由第二電晶體110形成。應注意的是，補充畫素電路602處的省略號用於表示零或多個附加的第二電晶體。
雖然圖7及圖9A至圖9D示出第一IC晶片104a及第二IC晶片104b的某些實施例，但是圖7及圖9A至圖9D中的第一IC晶片104a及第二IC晶片104b可替代地為圖1、圖3A至圖3C及圖4至圖6中的任一者。此外，雖然ASIC 702被示出為在第三IC晶片104c處具有僅兩個閘極介電厚度，但是ASIC 702可替代地具有三或更多個閘極介電厚度。
參照圖10，提供包括多個畫素感測器102的影像感測器的一些實施例的示意性剖面圖1000，所述多個畫素感測器102各 自如圖1中所示。換種方式，圖1的畫素感測器102重複出現，使得存在圖1所示畫素感測器的多個實例或重複。在替代性實施例中，畫素感測器102各自如圖3A至圖3D及圖4至圖6中的任一者。此外，第一IC晶片104a與第二IC晶片104b在垂直方向上堆疊。第一IC晶片104a上覆於第二IC晶片104b上，且影像感測器被配置成自影像感測器的頂部接收輻射202。
參照圖11，提供圖10所示影像感測器的其中所述多個畫素感測器102呈多個列及多個行的一些實施例的俯視佈局圖1100。圖10的示意性剖面圖1000可例如沿著圖11中的線A-A’截取。
所述多個列包括列R1、R2、R3及RM，且所述多個行包括行C1、C2、C3及CN。列標籤的下標對應於列號，其中M是大於3的整數。相似地，行標籤的下標對應於行號，其中N是大於3的整數。此外，所述多個列與所述多個行形成其中畫素感測器102呈週期性柵格圖案的二維陣列。在替代性實施例中，其他合適的圖案亦是可行的。
參照圖12，提供包括多個畫素感測器102的影像感測器的一些實施例的示意性剖面圖1200，所述多個畫素感測器102各自如圖9D中所示。換種方式，圖9D的畫素感測器102重複出現，使得存在圖1所示畫素感測器的多個實例或重複。在替代性實施例中，畫素感測器102各自如圖7及圖9A至圖9C中的任一者。此外，ASIC 702由畫素感測器102共享。舉例而言，在畫素感測 器102與ASIC 702之間可能存在多對一的對應關係。再者，第一IC晶片104a、第二IC晶片104b、第三IC晶片104c在垂直方向上堆疊。第二IC晶片104b位於第一IC晶片104a與第三IC晶片104c之間，且影像感測器被配置成自影像感測器的頂部接收輻射802。
雖然利用關於圖10的影像感測器闡述了圖11，但是應理解，圖11亦適用於圖12的影像感測器。舉例而言，圖12的示意性剖面圖1200可沿著圖11中的線A-A’截取。
參照圖13，提供圖1所示影像感測器的其中第一電晶體108具有由覆蓋及保護光電偵測器106的保護層1304形成的第一閘極介電層1302的一些實施例的示意性剖面圖1300。保護層1304在容納光電偵測器106的第一半導體基底1306的前側1306fs上覆蓋光電偵測器106。保護層1304例如可為或包含氧化矽、氮化矽、高介電常數介電材料、一些其他合適的介電質或前述材料的任意組合。第一半導體基底1306例如可為單晶矽、矽鍺及/或類似材料的塊狀基底或者一些其他合適類型的半導體基底。
光電偵測器106位於第一半導體基底1306中且包括集電極區1308。集電極區1308與第一半導體基底1306的摻雜區對應，且具有與第一半導體基底1306的直接環繞區相反的摻雜類型。舉例而言，集電極區1308可具有n摻雜類型，且第一半導體基底1306的直接環繞區可具有p摻雜類型，或者反之。因此，集電極區1308的邊界可例如由PN接面界定。在操作期間，光電偵測器106接收 來自第一半導體基底1306的背側1306bs的輻射，此使得電荷在集電極區1308中累積。
第一電晶體108位於第一半導體基底1306的前側1306fs上且部分地由前側1306fs界定。此外，第一電晶體108包括第一閘極電極1310、第一閘極介電層1302及一對第一源極/汲極區1312。第一閘極介電層1302具有畫素感測器102在第一IC晶片104a處所具有的所述僅一個閘極介電厚度。因此，第一閘極介電層1302具有第一閘極介電厚度T1。此外，如上所述，第一閘極介電層1302由保護層1304形成。第一閘極介電層1302例如可為或包含氧化矽及/或一些其他合適的介電質。
第一閘極電極1310與第一閘極介電層1302堆疊且藉由第一閘極介電層1302與第一半導體基底1306分離。此外，第一閘極電極1310具有平面輪廓。在替代性實施例中，第一閘極電極1310具有一些其他合適的輪廓，其例子在下文中示出。第一閘極電極1310可例如為或包含摻雜複晶矽、金屬、一些其它合適的導電材料或前述材料的任意組合。
第一源極/汲極區1312位於第一半導體基底1306中且藉由下伏於第一閘極電極1310的第一通道區1314彼此分離。此外，第一源極/汲極區1312與共享共同摻雜類型的第一半導體基底1306的摻雜區對應。第一源極/汲極區1312中的一者由集電極區1308形成，而第一源極/汲極區1312中的另一者由浮動擴散節點FD形成。
在操作期間，可使第一閘極電極1310偏置，因此第一通道區1314導電。此使得在集電極區1308處累積的電荷轉移至浮動擴散節點FD。因此，如上所述，在本實施例中，第一閘極電極1310更具體而言是轉移電晶體116。
參照圖14A至圖14D，提供圖13所示影像感測器的一些替代性實施例的示意性剖面圖1400A至1400D。
在圖14A，第一閘極介電層1302包括下伏於第一閘極電極1310的保護層1304的一部分，且更包括在上覆於所述部分上的介電層1402。此外，保護層1304的厚度小於畫素感測器102在第一IC晶片104a處所具有的所述僅一個閘極介電厚度。舉例而言，保護層1304的厚度小於第一閘極介電厚度T1。
在圖14B，省略保護層1304。替代地，第一閘極介電層1302於第一電晶體108而言是各別的。在替代性實施例中，保護層1304持續覆蓋光電偵測器106且因此保護光電偵測器106，但是替代地與第一閘極介電層1302被間隔開。
在圖14C，保護層1304被第一閘極電極1310覆蓋的部分的厚度大於保護層1304未被第一閘極電極1310覆蓋的部分的厚度。由於保護層1304被第一閘極電極1310覆蓋的所述部分形成第一閘極介電層1302，因此較大的厚度對應於第一閘極介電厚度T1。
在圖14D，集電極區1308埋置於第一半導體基底1306中。此外，第一閘極電極1310具有底部突起，藉此第一閘極電極 1310具有垂直細長的輪廓。在一些實施例中，第一閘極電極1310亦可被稱為垂直轉移閘。底部突起自第一閘極電極1310的底部突出至第一半導體基底1306的前側1306fs中，以接近集電極區1308。此外，底部突起藉由第一閘極介電層1302與第一半導體基底1306分離。
雖然保護層1304被第一閘極電極1310覆蓋的所述部分具有與保護層1304未被第一閘極電極1310覆蓋的所述部分相同的厚度，但是在替代性實施例中可進行改變。舉例而言，保護層1304未被第一閘極電極1310覆蓋的所述部分可具有較保護層1304被第一閘極電極1310覆蓋的所述部分更小的厚度，如圖14C中所示。作為另一例子，可省略保護層1304未被第一閘極電極1310覆蓋的所述部分，如圖14B中所示。
雖然使用如圖1中所示第二電晶體110的實施例示出圖13及圖14A至圖14D的影像感測器，但應理解，如圖3A至圖3C及圖4至圖6中的任一者中的第二電晶體的實施例在替代性實施例中是可行的。此外，雖然圖13及圖14A至圖14D的影像感測器被示為在圖7及圖9A至圖9D中不存在第三IC晶片104c，但是在替代性實施例中，影像感測器可更包括如圖7及圖9A至圖9D中的任一者中所示第三IC晶片104c。
參照圖15，提供圖1所示影像感測器的一些實施例的剖面圖1500。第一IC晶片104a上覆於第二IC晶片104b上，且包括容納光電偵測器106的第一半導體基底1306。此外，第一IC晶 片104a更包括第一電晶體108及第一內連線結構1502，所述第一內連線結構1502在第一半導體基底1306的前側上下伏於第一半導體基底1306。第一電晶體108及光電偵測器106可例如為關於圖13所述的內容。作為另外一種選擇，第一電晶體108及光電偵測器106可為圖14A至圖14D中的任一者。
第一內連線結構1502下伏於第一電晶體108且電性耦合至第一電晶體108，且包括第一內連線介電層1508中的多個第一導電配線1504及多個第一導通孔1506。第一導電配線1504及第一導通孔1506分別被分組成多個第一配線層級及多個第一通孔層級，所述多個第一配線層級與所述多個第一通孔層級交替堆疊以界定自第一電晶體108引出的導電路徑。應注意的是，最靠近第一半導體基底1306的通孔層級亦可被稱為接觸通孔層級，且因此在此通孔層級處的第一導通孔1506亦可被稱為接觸件或接觸通孔。
第二IC晶片104b相似於第一IC晶片104a，且包括第二半導體基底1510、多個第二電晶體110及第二內連線結構1512。應注意的是，僅第二電晶體110中的一者被示出，即重置電晶體118。其他第二電晶體在剖面圖1500之外。此外，第二電晶體110及第二內連線結構1512在第二半導體基底1510的前側上上覆於第二半導體基底1510上。
第二電晶體110包括各別的第二閘極電極1514、各別的第二閘極介電層1516及各別成對的第二源極/汲極區1518。第二 閘極電極1514分別與第二閘極介電層1516堆疊，第二閘極介電層1516將第二閘極電極1514與第二半導體基底1510分離。成對的第二源極/汲極區1518位於第二半導體基底1510中，且第二閘極電極1514中的每一者位於相應的一對第二源極/汲極區1518的第二源極/汲極區之間。
第二內連線結構1512上覆於第二電晶體110上且電性耦合至第二電晶體110，且包括第二內連線介電層1524中的多個第二導電配線1520及多個第二導通孔1522。第二導電配線1520及第二導通孔1522分別被分組成多個第二配線層級及多個第二通孔層級，所述多個第二配線層級與所述多個第二通孔層級交替堆疊以界定自第二電晶體110引出的導電路徑。
如上所述，畫素感測器102在第一IC晶片104a處具有僅一個閘極介電厚度(第一閘極介電厚度T1)。此外，畫素感測器102在第二IC晶片104b處具有僅一個閘極介電厚度(第一閘極介電厚度T1)。換言之，畫素感測器102在第一IC晶片104a及第二IC晶片104b處所具有的所有電晶體具有相同的閘極介電厚度。此使得能夠將畫素感測器102按比例縮小，而不會損害光電偵測器106的靈敏度。
在替代性實施例中，第二IC晶片104b處的所述僅一個閘極介電厚度小於第一IC晶片104a處的所述僅一個閘極介電厚度。在替代性實施例中，畫素感測器102在第二IC晶片104b處具有僅二或更多個閘極介電厚度，且所述多個僅二或更多個閘極 介電厚度中的每一者小於或等於第一IC晶片104a處的所述僅一個閘極介電厚度。
繼續參照圖15，第一接合結構1526位於第一IC晶片104a與第二IC晶片104b之間，且有助於將第一IC晶片104a與第二IC晶片104b在第一接合介面1528處接合在一起。此種接合可例如包括在接合介面處金屬對金屬接合(metal-to-metal bonding)與介電質對介電質接合(dielectric-to-dielectric bonding)的組合。
第一IC晶片104a及第二IC晶片104b包括在第一接合介面1528處直接接觸且接合在一起的各別第一接合介電層1530，且更包括在第一接合介面1528處直接接觸且接合在一起的各別第一接合接墊1532。第一接合接墊1532分別插入至第一接合介電層1530中且藉由第一接合介電層1530中的第一接合通孔1534分別電性耦合至第一內連線結構1502及第二內連線結構1512。
在第一半導體基底1306的背側上在第一IC晶片104a之上堆疊背側鈍化層1536、彩色濾光片1538及微透鏡1540。背側鈍化層1536是介電質且對輻射透明。彩色濾光片1538位於背側鈍化層1536與微透鏡1540之間。此外，彩色濾光片1538被配置成在阻擋第二顏色波長的同時透射第一顏色波長(例如，紅色波長等)。微透鏡1540被配置成將入射輻射聚焦於光電偵測器106上，以提高量子效率。
參照圖16A至圖16C，提供圖15所示影像感測器的一些 替代性實施例的剖面圖1600A至1600C。
在圖16A，重置電晶體118的各別第二閘極介電層1516具有第二閘極介電厚度T2，其小於畫素感測器在第一IC晶片104a處所具有的所述僅一個閘極介電厚度(例如，第一閘極介電厚度T1)。此外，在一些實施例中，影像感測器對應於圖3A的電路圖300A或圖3C的電路圖300C。
在圖16B，影像感測器是前側照明而並非背側照明。此外，在一些實施例中，影像感測器對應於圖3A的電路圖300A或圖3C的電路圖300C。
第一半導體基底1306及第一內連線結構1502在垂直方向上翻轉，且第一內連線結構1502佈置於第一半導體基底1306之上。此外，省略背側鈍化層1536，前側鈍化層1602將彩色濾光片1538與第一內連線結構1502分離，且基底穿孔(through substrate via，TSV)1604延伸穿過第一半導體基底1306。TSV 1604自第一內連線結構1502延伸至第一接合結構1526，以提供第一內連線結構1502與第一接合結構1526之間的電性耦合。此外，TSV 1604藉由TSV介電層1606與第一半導體基底1306分離。
在圖16C，影像感測器更包括下伏於第二IC晶片104b且與第二IC晶片104b接合的第三IC晶片104c。此外，在一些實施例中，影像感測器對應於圖7的電路圖700。
第三IC晶片104c相似於第二IC晶片104b，且包括第三半導體基底1608、所述多個第三電晶體704及第三內連線結構 1610。應注意的是，僅第三電晶體704中的一者被示出。其他第三電晶體在圖16C的剖面圖1600C之外。此外，第三電晶體704及第三內連線結構1610在第三半導體基底1608的前側上上覆於第三半導體基底1608上。
第三電晶體704形成ASIC 702，且包括各別的第三閘極電極1612、各別的第三閘極介電層1614及各別成對的第三源極/汲極區1616。第三閘極電極1612分別與第三閘極介電層1614堆疊，第三閘極介電層1614將第三閘極電極1612與第三半導體基底1608分離。成對的第三源極/汲極區1616位於第三半導體基底1608中，且第三閘極電極1612中的每一者位於相應的一對第三源極/汲極區1616的第三源極/汲極區之間。
第三內連線結構1610上覆於第三電晶體704上且電性耦合至第三電晶體704，且更包括第三內連線介電層1622中的多個第三導電配線1618及多個第三導通孔1620。第三導電配線1618及第三導通孔1620分別被分組成多個第三配線層級及多個第三通孔層級，所述多個第三配線層級與所述多個第三通孔層級交替堆疊以界定自第三電晶體704引出的導電路徑。
如上所述，ASIC 702在第三IC晶片104c處具有僅二或更多個閘極介電厚度。所述僅二或更多個閘極介電厚度包括第一閘極介電厚度T1及圖16C的剖面圖1600C之外的至少一個其他閘極介電厚度。此外，所述僅二或更多個閘極介電厚度中的每一者小於或等於畫素感測器102在第一IC晶片104a及第二IC晶片 104b處所具有的最小閘極介電厚度。
第二接合結構1624位於第二IC晶片104b與第三IC晶片104c之間，且有利於第二IC晶片104b與第三IC晶片104c在第二接合介面1626處接合在一起。此種接合可例如包括在接合介面處金屬對金屬接合與介電質對介電質接合的組合。第二IC晶片104b及第三IC晶片104c包括在第二接合介面1626處直接接觸且接合在一起的各別第二接合介電層1628。此外，第二IC晶片104b及第三IC晶片104c包括在第二接合介面1626處直接接觸且接合在一起的各別第二接合接墊1630。第二接合接墊1630分別插入至第二接合介電層1628中，且藉由第二接合介電層1628中的第二接合通孔1632分別電性耦合至第二內連線結構1512及第三內連線結構1610。
第二接合通孔1632在第三IC晶片104c處延伸至第三內連線結構1610，而第二接合通孔1632在第二IC晶片104b處延伸至TSV 1634。TSV 1634自第二內連線結構1512延伸穿過第二半導體基底1510，且藉由TSV介電層1636與第二半導體基底1510分離。
參照圖17，提供包括多個畫素感測器102的影像感測器的一些實施例的剖面圖1700，所述多個畫素感測器102各自如圖15中所示。此外，在第一IC晶片104a處，溝渠隔離結構1702延伸至第一半導體基底1306的前側中，以將畫素感測器102彼此分離。溝渠隔離結構1702包含介電材料，且例如可為淺溝渠隔離 (shallow trench isolation，STI)結構及/或深溝渠隔離(deep trench isolation，DTI)結構。
雖然使用圖15中的畫素感測器102的實施例示出及闡述圖17的影像感測器，但是在替代性實施例中，影像感測器可使用圖16A至圖16C中的任一者的畫素感測器102的實施例。此外，雖然在不存在圖16C的第三IC晶片104c的情況下示出及闡述圖17的影像感測器，但是在替代性實施例中，影像感測器可包括第三IC晶片104c。
參照圖18、圖19A、圖19B、圖20、圖21、圖22A、圖22B、圖23A、圖23B、圖24至圖26、圖27A、圖27B、圖28A、圖28B及圖29，提供用於形成其中畫素感測器跨越多個IC晶片的堆疊CMOS影像感測器的方法的一些實施例的一系列視圖。堆疊CMOS影像感測器可例如對應於圖16C所示堆疊CMOS影像感測器或一些其他合適的影像感測器。
如圖18、圖19A、圖19B及圖20的視圖所示，形成包括畫素感測器的第一部分102a的第一IC晶片104a。畫素感測器的第一部分102a在第一IC晶片104a處具有僅一個閘極介電厚度(第一閘極介電厚度T1)。此外，畫素感測器的第一部分102a具有的電晶體總數少於畫素感測器具有的電晶體總數。舉例而言，畫素感測器的第一部分102a可具有僅一個電晶體。
如圖18的剖面圖1800所示，在第一半導體基底1306中形成光電偵測器106及浮動擴散節點FD。光電偵測器106與浮動 擴散節點FD彼此在側向上分離，且光電偵測器106包括集電極區1308。集電極區1308及浮動擴散節點FD對應於第一半導體基底1306的摻雜區，且共享與第一半導體基底1306的直接環繞部的摻雜類型相反的共同摻雜類型。如此一來，集電極區1308及浮動擴散節點FD的邊界可由PN接面來劃分。
同樣由圖18的剖面圖1800示出，沈積保護層1304及第一閘極電極層1802覆蓋第一半導體基底1306的前側1306fs。保護層1304是介電質且將第一閘極電極層1802與第一半導體基底1306分離。保護層1304例如可為或包含氧化矽、一些其他合適的氧化物、高介電常數介電質、一些其他合適的介電質或前述的任意組合。第一閘極電極層1802是導電的且例如可為或包含摻雜複晶矽、金屬、一些其他合適的導電材料或前述材料的任意組合。
如圖19A的剖面圖1900A及圖19B的電路圖1900B所示，對第一閘極電極層1802進行圖案化以形成第一閘極電極1310。第一閘極電極1310在側向上位於集電極區1308與浮動擴散節點FD之間。此外，第一閘極電極1310藉由保護層1304的一部分與第一半導體基底1306分離，保護層1304亦可被稱為第一閘極介電層1302，且具有第一閘極介電厚度T1。
第一閘極電極1310及第一閘極介電層1302與集電極區1308及浮動擴散節點FD一起形成第一電晶體108。集電極區1308及浮動擴散節點FD用作第一電晶體108的一對第一源極/汲極區1312。如此一來，在第一電晶體108的使用期間，依據第一電晶 體108的閘極源電壓是高於還是低於臨限電壓，自集電極區1308至浮動擴散節點FD形成導電通道。導電通道可例如用於將累積在集電極區1308中的電荷轉移至浮動擴散節點FD。因此，第一電晶體108亦可被稱為轉移電晶體116。
第一閘極電極層1802的圖案化可例如藉由光微影/蝕刻製程或一些其他合適的圖案化製程來執行。舉例而言，光微影/蝕刻製程可包括在第一閘極電極層1802之上形成罩幕，且在罩幕就位的情況下在第一閘極電極層1802中執行蝕刻。蝕刻被示出為在蝕刻至保護層1304中之前終止。然而，蝕刻可替代地部分或完全蝕刻穿過保護層1304。
如圖20的剖面圖2000所示，在第一電晶體108及浮動擴散節點FD之上形成第一內連線結構1502且第一內連線結構1502電性耦合至第一電晶體108及浮動擴散節點FD。第一內連線結構1502包括第一內連線介電層1508中的多個第一導電配線1504及多個第一導通孔1506。第一導電配線1504及第一導通孔1506分別被分組成多個第一配線層級及多個第一通孔層級，所述多個第一配線層級與所述多個第一通孔層級交替堆疊以界定導電路徑。
同樣由圖20的剖面圖2000示出，在第一內連線結構1502上形成第一接合子結構1526a。第一接合子結構1526a包括第一接合介電層1530中的第一接合接墊1532及第一接合通孔1534。第一接合接墊1532與第一接合介電層1530形成共用接合表面，且 第一接合通孔1534自第一接合接墊1532延伸至第一內連線結構1502。
如圖21、圖22A及圖22B的視圖所示，形成包括畫素感測器的第二部分102b的第二IC晶片104b。畫素感測器的第二部分102b具有僅一個、兩個或更多個閘極介電厚度，所述多個閘極介電厚度中的每一者小於或等於畫素感測器的第一部分102a所具有的所述僅一個閘極介電厚度。舉例而言，在第二IC晶片104b處，畫素感測器的第二部分102b可具有僅一個或兩個閘極介電厚度(包括第一閘極介電厚度T1)。此外，畫素感測器的第二部分102b具有的電晶體總數少於畫素感測器102具有的電晶體總數，且在一些實施例中，多於畫素感測器的第一部分102a所具有的電晶體總數。舉例而言，畫素感測器的第一部分102a可具有僅一個電晶體，而畫素感測器的第二部分102b可具有僅三或更多個電晶體。
如圖21的剖面圖2100所示，在第二半導體基底1510的前側1510fs上形成多個第二電晶體110。應注意的是，僅第二電晶體110中的一者被示出，即重置電晶體118。然而，此後在圖22B中示出附加的第二電晶體(例如，選擇電晶體及源極隨耦器電晶體)。第二電晶體110包括各別的第二閘極電極1514、各別的第二閘極介電層1516及各別成對的第二源極/汲極區1518。第二閘極電極1514分別與第二閘極介電層1516堆疊，第二閘極介電層1516將第二閘極電極1514與第二半導體基底1510分離。此外， 第二閘極介電層1516各自具有小於或等於畫素感測器的第一部分102a所具有的僅一個閘極介電厚度的厚度。舉例而言，重置電晶體118的第二閘極介電層1516可具有第一閘極介電厚度T1。成對的第二源極/汲極區1518位於第二半導體基底1510中，且第二閘極電極1514中的每一者位於相應的一對第二源極/汲極區1518的第二源極/汲極區之間。
如圖22A的剖面圖2200A及圖22B的電路圖2200B所示，在第二電晶體110之上形成堆疊第二內連線結構1512與第二接合子結構1526b且第二內連線結構1512及第二接合子結構1526b電性耦合至第二電晶體110。第二內連線結構1512包括第二內連線介電層1524中的多個第二導電配線1520及多個第二導通孔1522。第二導電配線1520及第二導通孔1522分別被分組成多個第二配線層級及多個第二通孔層級，所述多個第二配線層級與所述多個第二通孔層級交替堆疊以界定導電路徑。第二接合子結構1526b上覆於第二內連線結構1512上且電性耦合至第二內連線結構1512。此外，除了第一接合通孔1534自第一接合接墊1532延伸至第二內連線結構1512之外，第二接合子結構1526b如所闡述的第一接合子結構1526a所示。
關注圖22B的電路圖2200B，所述多個第二電晶體110包括藉由第二內連線結構1512電性內連的重置電晶體118、源極隨耦器電晶體120及選擇電晶體122(例如，參見圖22A)。源極隨耦器電晶體120與選擇電晶體122串聯電性耦合。此外，重置 電晶體118具有電性耦合至源極隨耦器電晶體120的閘極電極(例如，與源極隨耦器電晶體120的閘極電極電性短路)的源極/汲極區。
如圖23A的剖面圖2300A及圖23B的電路圖2300B所示，在垂直方向上將圖20的第一IC晶片104a翻轉且在第一接合介面1528處接合至圖22A及圖22B的第二IC晶片104b。所述接合藉由圖20中的畫素感測器102的第一部分102a及藉由圖22A及圖22B中的畫素感測器102的第二部分102b形成畫素感測器102。
由於畫素感測器102分佈於第一IC晶片104a及第二IC晶片104b上，因此畫素感測器102在第一IC晶片104a處具有較其他情況下所具有的電晶體更少的電晶體。舉例而言，畫素感測器102可在第一IC晶片104a處僅具有一個電晶體，代替在第一IC晶片104a處具有四個電晶體。此轉而允許在第一IC晶片104a處將畫素感測器102按比例縮小，而不會使光電偵測器106按比例縮小。此外，由於畫素感測器102在第一IC晶片104a處具有僅一個閘極介電厚度(例如，第一閘極介電厚度T1)，因此與其他情況相比降低了形成第一電晶體108的複雜性。如此一來，第一電晶體108可更容易地按比例縮小。此轉而進一步允許在第一IC晶片104a處將畫素感測器102按比例縮小，而不會將光電偵測器106按比例縮小。
由於光電偵測器106相對大且位於第一IC晶片104a處， 而不在第二IC晶片104b處，因此畫素感測器102在第一IC晶片104a處的所述部分可能會限制畫素感測器102的按比例縮小。因此，在第一IC晶片104a處將畫素感測器102按比例縮小可能具有將畫素感測器102整體按比例縮小的效果。如上所述，由於畫素感測器102可在不使光電偵測器106按比例縮小的情況下按比例縮小，因此即使在小大小下畫素感測器102的效能亦可為高的。
如圖24的剖面圖2400所示，將圖23A及圖23B的結構在垂直方向上翻轉，且自第二半導體基底1510的背側1510bs對第二半導體基底1510進行減薄。減薄可例如藉由化學機械拋光(chemical mechanical polish，CMP)等來執行。
同樣由圖24的剖面圖2400示出，形成自第二半導體基底1510的背側1510bs延伸穿過第二半導體基底1510到達第二內連線結構1512的TSV 1634。此外，TSV 1634藉由TSV介電層1636與第二半導體基底1510及第二內連線介電層1524分離形成。
如圖25的剖面圖2500所示，在第二半導體基底1510的背側1510bs上形成第三接合子結構1624a。第三接合子結構1624a包括第二接合介電層1628中的第二接合接墊1630及第二接合通孔1632。第二接合接墊1630與第二接合介電層1628形成共用接合表面，且第二接合通孔1632自第二接合接墊1630延伸至TSV 1634。
如圖26、圖27A及圖27B的視圖所示，形成包括ASIC 702的第三IC晶片104c。ASIC 702具有僅一個、兩個或更多個閘極 介電厚度，所述多個閘極介電厚度中的每一者小於或等於畫素感測器102所具有的僅一個、兩個或更多個閘極介電厚度中的最小閘極介電厚度。舉例而言，ASIC 702在第三IC晶片104c處具有僅二或更多個閘極介電厚度(包括第一閘極介電厚度T1)。
如圖26的剖面圖2600所示，在第三半導體基底1608的前側1608fs上形成多個第三電晶體704。應注意的是，僅第三電晶體704中的一者被示出。然而，在下文圖27B中示出附加的第三電晶體。第三電晶體704包括各別的第三閘極電極1612、各別的第三閘極介電層1614及各別成對的第三源極/汲極區1616。第三閘極電極1612分別與第三閘極介電層1614堆疊，第三閘極介電層1614將第三閘極電極1612與第三半導體基底1608分離。此外，第三閘極介電層1614各自具有小於或等於畫素感測器102在第二IC晶片104b處所具有的最小閘極介電厚度的厚度。舉例而言，所示第三電晶體704的第三閘極介電層1614可具有第一閘極介電厚度T1。成對的第三源極/汲極區1616位於第三半導體基底1608中，且第三閘極電極1612中的每一者位於相應的一對第三源極/汲極區1616的第三源極/汲極區之間。
如圖27A的剖面圖2700A及圖27B的電路圖2700B所示，在第三電晶體704之上形成堆疊的第三內連線結構1610與第四接合子結構1624b且第三內連線結構1610及第四接合子結構1624b電性耦合至第三電晶體704。第三內連線結構1610包括第三內連線介電層1622中的多個第三導電配線1618及多個第三導 通孔1620。第三導電配線1618及第三導通孔1620分別被分組成多個第三配線層級及多個第三通孔層級，所述多個第三配線層級與所述多個第三通孔層級交替堆疊以界定導電路徑。除了第二接合通孔1632自第二接合接墊1630延伸至第三內連線結構1610之外，第四接合子結構1624b上覆於第三內連線結構1610上且如所闡述的第三接合子結構1624a所示。
關注圖27B的電路圖2700B，所述多個第三電晶體704包括至少一個n型電晶體704n及至少一個p型電晶體704p。注意，ASIC 702處的省略號用於表示零或多個附加的第三電晶體。此外，n型電晶體704n及p型電晶體704p分別具有第二閘極介電厚度T2及第一閘極介電厚度T1。
如圖28A的剖面圖2800A及圖28B的電路圖2800B所示，將圖25所示結構在垂直方向上翻轉且在第二接合介面1626處接合至圖27A及圖27B的第三IC晶片104c。所述接合將畫素感測器102電性耦合至ASIC 702。
如圖29的剖面圖2900所示，自第一半導體基底1306的背側1306bs對第一半導體基底1306進行減薄。減薄可例如藉由CMP等來執行。
同樣由圖29的剖面圖2900示出，在第一半導體基底1306的背側1306bs上形成堆疊於第一IC晶片104a之上的背側鈍化層1536、彩色濾光片1538及微透鏡1540。背側鈍化層1536是介電質且對入射輻射透明。彩色濾光片1538位於背側鈍化層1536與 微透鏡1540之間。此外，彩色濾光片1538被配置成在阻擋第二顏色波長的同時透射第一顏色波長。微透鏡1540被配置成將入射輻射聚焦於光電偵測器106上。
雖然參照一種方法對圖18、圖19A、圖19B、圖20、圖21、圖22A、圖22B、圖23A、圖23B、圖24至圖26、圖27A、圖27B、圖28A、圖28B及圖29進行闡述，但是應理解，所述多個圖中所示的結構不限於所述方法，而是可獨立於所述方法而單獨存在。雖然圖18、圖19A、圖19B、圖20、圖21、圖22A、圖22B、圖23A、圖23B、圖24至圖26、圖27A、圖27B、圖28A、圖28B及圖29被闡述為一系列動作，但是應理解，可在其他實施例中對動作的順序進行更改。雖然圖18、圖19A、圖19B、圖20、圖21、圖22A、圖22B、圖23A、圖23B、圖24至圖26、圖27A、圖27B、圖28A、圖28B及圖29示出並闡述為一組特定的動作，但是在其他實施例中可省略示出及/或闡述的一些動作。此外，在其他實施例中可包括未示出及/或闡述的動作。
雖然圖18、圖19A、圖19B、圖20、圖21、圖22A、圖22B、圖23A、圖23B、圖24至圖26、圖27A、圖27B、圖28A、圖28B及圖29示出形成具有特定閘極介電厚度的影像感測器，但是其他閘極介電厚度亦是可行的。舉例而言，第一IC晶片104a、第二IC晶片104b及第三IC晶片104c的閘極介電厚度可替代地根據上述實施例中的任何實施例形成，例如關於圖1、圖2、圖3A至圖3C、圖4至圖8、圖9A至圖9D、圖10至圖13、圖14A至 圖14D、圖15、圖16A至圖16C及圖17闡述的那些實施例。此外，雖然圖18、圖19A、圖19B、圖20、圖21、圖22A、圖22B、圖23A、圖23B、圖24至圖26、圖27A、圖27B、圖28A、圖28B及圖29示出形成影像感測器的單個畫素感測器102，但是應理解，可同時形成畫素感測器102的多個實例。舉例而言，如圖10至圖12中所示，所述多個多個實例可例如形成為柵格圖案。
參照圖30，提供圖18、圖19A、圖19B、圖20、圖21、圖22A、圖22B、圖23A、圖23B、圖24至圖26、圖27A、圖27B、圖28A、圖28B及圖29的方法的一些實施例的框圖3000。
在3002處，形成包括畫素感測器的第一部分的第一IC晶片，其中畫素感測器的第一部分具有僅一個閘極介電厚度。舉例而言，參見圖18、圖19A、圖19B及圖20。此種形成例如可包括：1)在3002a處，在第一半導體基底中形成光電偵測器(例如，參見圖18)；2)在3002b處，沈積覆蓋第一半導體基底的前側的保護層及第一閘極電極層(例如，參見圖18)；3)在3002c處，對第一閘極電極層進行圖案化，以形成與光電偵測器鄰接且具有所述僅一個閘極介電厚度的第一電晶體(參見例如圖19A及圖19B)；以及4)在3002d處，形成覆蓋第一電晶體且電性耦合至第一電晶體的第一內連線結構(例如，參見圖20)。
在3004處，形成包括畫素感測器的第二部分的第二IC晶片，其中畫素感測器的第二部分包括多個第二電晶體，且具有僅一個、兩個或更多個閘極介電厚度，所述多個閘極介電厚度中 的每一者小於或等於畫素感測器的第一部分所具有的所述僅一個閘極介電厚度。舉例而言，參見圖21、圖22A及圖22B。
在3006處，在第一接合介面處將第一IC晶片與第二IC晶片接合在一起。舉例而言，參見圖23A及圖23B。
在3008處，形成TSV，所述TSV穿過第二IC晶片的第二半導體基底延伸至第二IC晶片的位於第二半導體結構的前側上的第二內連線結構。舉例而言，參見圖24。
在3010處，在第二半導體結構的背側上形成覆蓋TSV且電性耦合至TSV的接合結構。舉例而言，參見圖25。
在3012處，形成包括ASIC的第三IC晶片，其中ASIC包括多個第三電晶體，且具有僅一個、兩個或更多個閘極介電厚度，所述多個閘極介電厚度中的每一者小於或等於畫素感測器的第二部分所具有的所述僅一個、兩個或更多個閘極介電厚度中的每一者。舉例而言，參見圖26、圖27A及圖27B。
在3014處，在第二接合介面處將第二IC晶片與第三IC晶片接合在一起。舉例而言，參見圖28A及圖28B。
在3016處，自第一半導體基底的背側對第一半導體基底進行減薄。舉例而言，參見圖29。
在3018處，在第一半導體基底的背側上形成堆疊於第一IC晶片之上的背側鈍化層、彩色濾光片及微透鏡。舉例而言，參見圖29。
雖然圖30的框圖3000在本文中被示出及闡述為一系列 動作或事件，但是應理解，所述多個動作或事件的所示順序不應被解釋為限制性含義。舉例而言，一些動作可以不同的順序發生及/或與除了在本文中示出及/或闡述的動作或事件之外的其他動作或事件同時發生。此外，可能並非需要所有示出的動作來實施本文中闡述的一或多個態樣或實施例，且本文中繪示的動作中的一或多者可在一或多個單獨的動作及/或階段中施行。
在一些實施例中，本揭露提供一種影像感測器，所述影像感測器包括：第一積體電路(IC)晶片；第二積體電路晶片，與所述第一積體電路晶片堆疊；以及畫素感測器，跨越所述第一積體電路晶片及所述第二積體電路晶片，其中所述畫素感測器包括位於所述第一積體電路晶片中的第一電晶體及光電偵測器，且更包括位於所述第二積體電路晶片中的多個第二電晶體；其中所述第一電晶體包括具有第一厚度的閘極介電層，且其中第二電晶體包括具有第二厚度的各別閘極介電層，所述第二厚度小於或等於所述第一厚度。在一些實施例中，所述畫素感測器是四電晶體(4T)主動畫素感測器(APS)。在一些實施例中，所述畫素感測器在所述第一積體電路晶片中具有僅一個電晶體，且在所述第二積體電路晶片中具有僅三個或更多個電晶體。在一些實施例中，所述第二厚度中的每一者小於所述第一厚度。在一些實施例中，所述多個第二電晶體包括重置電晶體、源極隨耦器電晶體及選擇電晶體，其中所述源極隨耦器電晶體與所述選擇電晶體串聯電性耦合，且其中所述源極隨耦器電晶體的閘極電極與所述重置電晶 體的源極/汲極區及所述第一電晶體的源極/汲極區電性短路。在一些實施例中，所述畫素感測器以多個列及多個行的形式重複出現，且其中所述畫素感測器的重複是不交疊的。在一些實施例中，所述畫素感測器僅具有一個光電偵測器。在一些實施例中，所述畫素感測器具有包括所述光電偵測器的多個光電偵測器及包括所述第一電晶體的多個第一電晶體，且其中所述第一電晶體以一對一方式與所述光電偵測器對應且電性耦合至共用節點。
在一些實施例中，本揭露提供另一種影像感測器，所述影像感測器包括：第一半導體基底；光電偵測器及第一電晶體，鄰接於所述第一半導體基底上；第二半導體基底；多個第二電晶體，位於所述第二半導體基底上；第三半導體基底，與所述第一半導體基底及所述第二半導體基底堆疊，使得所述第二半導體基底位於所述第一半導體基底與所述第三半導體基底之間且與所述第一半導體基底及所述第三半導體基底被間隔開；以及多個第三電晶體，位於所述第三半導體基底上，其中所述光電偵測器以及所述第一電晶體及所述第二電晶體形成畫素感測器，且其中所述第二電晶體的每一閘極介電厚度包含在所述第一電晶體的閘極介電厚度與第三電晶體中的最大閘極介電厚度之間。在一些實施例中，所述第三電晶體形成電性耦合至所述畫素感測器的應用專用積體電路(ASIC)。在一些實施例中，第二電晶體的每一閘極介電厚度小於所述第一電晶體的所述閘極介電厚度。在一些實施例中，第三電晶體中的所述最大閘極介電厚度小於第二電晶體的每 一閘極介電厚度。在一些實施例中，所述畫素感測器在所述第二半導體基底處具有僅兩個不同的閘極介電厚度。在一些實施例中，所述多個第二電晶體包括源極隨耦器電晶體，其中所述源極隨耦器電晶體的閘極電極與所述第一電晶體的源極/汲極區電性短路，且其中所述源極隨耦器電晶體的閘極介電厚度小於所述第一電晶體的所述閘極介電厚度。
在一些實施例中，本揭露提供一種用於形成影像感測器的方法，所述方法包括：形成第一積體電路(IC)晶片，其中所述形成包括：在第一基底中形成光電偵測器；在所述第一基底上形成與所述光電偵測器相鄰的第一電晶體，其中所述光電偵測器及所述第一電晶體形成第一畫素感測器部分；形成覆蓋所述第一電晶體及所述光電偵測器的第一內連線結構，且進一步電性耦合至第一電晶體；形成第二積體電路晶片，其中所述第二積體電路晶片包括在第二基底上形成多個第二電晶體，其中所述第二電晶體形成第二畫素感測器部分，及形成覆蓋所述第二電晶體且電性耦合至所述第二電晶體的第二內連線結構；以及將所述第一積體電路晶片與所述第二積體電路晶片接合在一起，使得所述第一畫素感測器部分與所述第二畫素感測器部分堆疊且電性耦合在一起，以形成畫素感測器；其中所述第一電晶體包括具有第一厚度的閘極介電層，且其中所述第二電晶體包括具有第二厚度的各別閘極介電層，所述第二厚度小於或等於所述第一厚度。在一些實施例中，所述形成所述第一電晶體包括：沈積介電保護層，所述 介電保護層覆蓋所述光電偵測器且具有所述第一厚度；沈積閘極電極層，所述閘極電極層覆蓋所述介電保護層；以及對所述閘極電極層進行圖案化，以形成藉由所述介電保護層與所述第一基底分離的閘極電極；其中所述介電保護層在所述接合後持續覆蓋所述光電偵測器。在一些實施例中，所述接合是藉由以下接合來執行：在所述接合中，所述第一積體電路晶片及所述第二積體電路晶片各自的金屬接墊在介面處接合在一起以及所述第一積體電路晶片及所述第二積體電路晶片各自的介電層在所述介面處接合在一起。在一些實施例中，所述第一厚度自所述第一電晶體的閘極電極延伸至所述第一基底。在一些實施例中，所述方法更包括：形成第三積體電路晶片，其中所述第三積體電路晶片包括：在第三基底上形成多個第三電晶體，其中第三電晶體包括具有第三厚度的各別閘極介電層，所述第三厚度小於或等於所述第一厚度及所述第二厚度中的每一者；及形成覆蓋第三電晶體的第三內連線結構，其中所述第三電晶體及所述第三內連線結構形成應用專用積體電路(ASIC)；以及將所述第二積體電路晶片與所述第三積體電路晶片接合在一起，使得所述第二積體電路晶片位於所述第一積體電路晶片與所述第三積體電路晶片之間，且使得所述應用專用積體電路電性耦合至所述畫素感測器。在一些實施例中，所述形成所述第一積體電路晶片包括形成佈置成柵格圖案的所述第一畫素感測器部分的多個實例，其中所述形成所述第二積體電路晶片包括形成佈置成柵格圖案的所述第二畫素感測器部分的多個實 例，且其中所述第二畫素感測器部分的所述多個實例以一對一方式與所述第一畫素感測器部分的所述多個實例對應。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，所述多個等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、替代及變更。
100:電路圖
102:畫素感測器
104a:第一IC晶片
104b:第二IC晶片
106:光電偵測器
108:第一電晶體
110:第二電晶體
112:畫素電路
114:接地
116:轉移電晶體
118:重置電晶體
120:源極隨耦器電晶體
122:選擇電晶體
FD:浮動擴散節點
OUT:輸出
RST:重置訊號
SEL:選擇訊號
T1:第一閘極介電厚度
TX:轉移訊號
VDD:電源電壓
Vrst:重置電壓

Claims (9)

  1. 一種影像感測器，包括：第一積體電路(IC)晶片；第二積體電路晶片，與所述第一積體電路晶片堆疊；以及畫素感測器，跨越所述第一積體電路晶片及所述第二積體電路晶片，其中所述畫素感測器包括位於所述第一積體電路晶片中的第一電晶體及光電偵測器，且更包括位於所述第二積體電路晶片中的多個第二電晶體；其中所述第一電晶體包括具有第一厚度的閘極介電層，且其中所述多個第二電晶體包括具有第二厚度的各別閘極介電層，所述第二厚度小於或等於所述第一厚度，並且其中所述第二厚度中的每一者小於所述第一厚度。
  2. 如請求項1所述的影像感測器，其中所述畫素感測器在所述第一積體電路晶片中具有僅一個電晶體，且在所述第二積體電路晶片中具有僅三個或更多個電晶體。
  3. 如請求項1所述的影像感測器，其中所述多個第二電晶體包括重置電晶體、源極隨耦器電晶體及選擇電晶體，其中所述源極隨耦器電晶體與所述選擇電晶體串聯電性耦合，且其中所述源極隨耦器電晶體的閘極電極與所述重置電晶體的源極/汲極區及所述第一電晶體的源極/汲極區電性短路。
  4. 一種影像感測器，包括：第一半導體基底； 光電偵測器及第一電晶體，鄰接於所述第一半導體基底上；第二半導體基底；多個第二電晶體，位於所述第二半導體基底上；第三半導體基底，與所述第一半導體基底及所述第二半導體基底堆疊，使得所述第二半導體基底位於所述第一半導體基底與所述第三半導體基底之間且與所述第一半導體基底及所述第三半導體基底被間隔開；以及多個第三電晶體，位於所述第三半導體基底上，其中所述光電偵測器以及所述第一電晶體及所述多個第二電晶體形成畫素感測器，且其中所述多個第二電晶體的每一閘極介電厚度包含在所述第一電晶體的閘極介電厚度與所述多個第三電晶體中的最大閘極介電厚度之間。
  5. 如請求項4所述的影像感測器，其中所述多個第二電晶體的每一閘極介電厚度小於所述第一電晶體的所述閘極介電厚度。
  6. 如請求項4所述的影像感測器，其中所述畫素感測器在所述第二半導體基底處具有僅兩個不同的閘極介電厚度。
  7. 如請求項4所述的影像感測器，其中所述多個第二電晶體包括源極隨耦器電晶體，其中所述源極隨耦器電晶體的閘極電極與所述第一電晶體的源極/汲極區電性短路，且其中所述源極隨耦器電晶體的閘極介電厚度小於所述第一電晶體的所述閘極介電厚度。
  8. 一種用於形成影像感測器的方法，所述方法包括：形成第一積體電路(IC)晶片，其中所述形成包括：在第一基底中形成光電偵測器；在所述第一基底上形成與所述光電偵測器相鄰的第一電晶體，其中所述光電偵測器及所述第一電晶體形成第一畫素感測器部分；形成覆蓋所述第一電晶體及所述光電偵測器的第一內連線結構，且進一步電性耦合至所述第一電晶體；形成第二積體電路晶片，其中所述第二積體電路晶片包括：在第二基底上形成多個第二電晶體，其中所述多個第二電晶體形成第二畫素感測器部分；及形成覆蓋所述多個第二電晶體且電性耦合至所述多個第二電晶體的第二內連線結構；以及將所述第一積體電路晶片與所述第二積體電路晶片接合在一起，使得所述第一畫素感測器部分與所述第二畫素感測器部分堆疊且電性耦合在一起，以形成畫素感測器，其中所述第一電晶體包括具有第一厚度的閘極介電層，且其中所述多個第二電晶體包括具有第二厚度的各別閘極介電層，所述第二厚度小於或等於所述第一厚度，並且其中所述第二厚度中的每一者小於所述第一厚度。
  9. 如請求項8所述的方法，更包括：形成第三積體電路晶片，其中所述第三積體電路晶片包括： 在第三基底上形成多個第三電晶體，其中所述多個第三電晶體包括具有第三厚度的各別閘極介電層，所述第三厚度小於或等於所述第一厚度及所述第二厚度中的每一者；及形成覆蓋所述多個第三電晶體的第三內連線結構，其中所述多個第三電晶體及所述第三內連線結構形成應用專用積體電路(ASIC)；以及將所述第二積體電路晶片與所述第三積體電路晶片接合在一起，使得所述第二積體電路晶片位於所述第一積體電路晶片與所述第三積體電路晶片之間，且使得所述應用專用積體電路電性耦合至所述畫素感測器。
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