JP2023121724A - 積層型ｃｍｏｓイメージセンサ - Google Patents

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慈軒 許
Tzu-Hsuan Hsu
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Abstract

【課題】画素センサの性能を小型サイズであっても高くすることができる。【解決手段】画素センサ１０２は、複数の集積回路（ＩＣ）にまたがり、画素センサの光検出素子１０６が配置される第１ＩＣチップ１０４ａで１つのみの第１のゲート誘電体厚Ｔ１を有する積層型相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサである。画素センサは、第１ＩＣチップと積層された第２ＩＣチップ１０４ｂに、１つのみ又は複数の第２のゲート誘電体厚Ｔ２を有する。１つ又は複数の第２のゲート誘電体厚は、第１のゲート誘電体厚以下である。第１のゲート誘電体厚及び第２のゲート誘電体厚は、光検出素子の読み出しを容易にする画素センサの画素回路１１２を形成する画素センサのトランジスタに対応する。【選択図】図３Ａ

Description

イメージセンサを備えた集積回路（ＩＣ）は、例えば、カメラ、携帯電話等といった幅広い現代の電子デバイスにおいて用いられている。イメージセンサの種類には、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサと、電荷結合素子（ＣＣＤ）イメージセンサを含む。ＣＣＤイメージセンサと比較して、ＣＭＯＳイメージセンサは、低電力消費、小さなサイズ、速いデータ処理、データの直接出力、及び低製造コストのため、ますます好まれている。
半導体製造産業は、より低い製造コスト、より高いデバイス統合密度、より速い速度、より好ましい性能等を達成するため、イメージセンサの微細化を追及し続けている。しかし、画素回路のトランジスタの微細化は容易ではない。例えば、画素回路のトランジスタは異なるゲート誘電体厚を有し、これはトランジスタの形成の複雑さを増加させ、よってトランジスタの微細化の難易度を増加させる。画素回路のトランジスタの微細化は容易でないため、光検出素子が代わりに微細化される可能性があり、よって画素センサの性能が低下する可能性がある。
本開示はイメージセンサを提供する。該イメージセンサは、第１集積回路（ＩＣ）チップと、第１ＩＣチップと積層された第２ＩＣチップと、第１ＩＣチップと第２ＩＣチップにまたがる画素センサとを含む。画素センサは、第１ＩＣチップにおいて第１トランジスタと光検出素子とを含み、第２ＩＣチップにおいて複数の第２トランジスタを更に含む。第１トランジスタは第１の厚さのゲート誘電体層を含み、複数の第２トランジスタは第１の厚さ以下である第２の厚さの個別のゲート誘電体層を含む。
本開示はイメージセンサを提供する。該イメージセンサは、第１半導体基板と、第１半導体基板上で隣接した光検出素子と第１トランジスタと、第２半導体基板と、第２半導体基板上の複数の第２トランジスタと、第１半導体基板と第２半導体基板に積層された第３半導体基板と、第３半導体基板上の複数の第３トランジスタとを含む。第２半導体基板は、第１半導体基板と第３半導体基板との間にあり、これらから間隔が空けられている。光検出素子と第１トランジスタと第２トランジスタは画素センサを形成し、複数の第２トランジスタの各ゲート誘電体厚は、包括的に、第１トランジスタのゲート誘電体厚と第３トランジスタ中の最大ゲート誘電体厚との間にある。
本開示は、イメージセンサの形成方法を提供する。該方法は、第１基板に光検出素子を形成することと、第１基板上に光検出素子に隣接した第１トランジスタを形成することであって、光検出素子と第１トランジスタが第１画素センサ部分を形成することと、第１トランジスタと光検出素子を覆って、更に第１のトランジスタに電気的に結合する、第１相互接続構造を形成することとを含む、第１ＩＣチップを形成することと、第２基板上に複数の第２トランジスタを形成することであって、複数の第２トランジスタが第２画素センサ部分を形成することと、第２トランジスタを覆って第２トランジスタと電気的に結合された、第２相互接続構造を形成することとを含む、第２ＩＣチップを形成することと、画素センサを形成するため第１画素センサ部分と第２画素センサ部分とが積み重ねられて共に電気的に結合されるよう、第１ＩＣチップと第２ＩＣチップとを共に接合することとを含み、第１トランジスタが第１の厚さのゲート誘電体層を含み、複数の第２トランジスタが第１の厚さ以下の第２の厚さの個別のゲート誘電体層を含む。
光検出素子は比較的大きく、また第１ＩＣチップにあって第２ＩＣチップにはないため、第１ＩＣチップでの画素センサの部分が画素センサの微細化を制限するものとなる。よって、第２ＩＣチップでの画素センサの部分には未使用空間を有することができる。この未使用空間は追加的な機能のために用いられることができる。加えて、第１ＩＣチップでの画素センサの微細化は、画素センサ全体の微細化の効果を有する。このため、光検出素子を微細化することなしに画素センサを微細化することができ、画素センサの性能を小型サイズであっても高くすることができる。
本開示の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は一定の縮尺で描かれていないことに注意されたい。実際、様々な機能のサイズは、説明を明確にするために任意に拡大又は縮小され得る。
図１は、画素センサが複数の集積回路（ＩＣ）チップにまたがる積層型相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサのいくつかの実施形態の回路図を表す。 図２は、図１のイメージセンサのいくつかの実施形態の概略断面図を表す。 図３Ａ～３Ｃは、ゲート誘電体厚が変化した、図１のイメージセンサのいくつかの他の実施形態の回路図を表す。 図４は、画素センサが複数のサブ画素を含む、図１のイメージセンサのいくつかの他の実施形態の回路図を表す。 図５は、リセットトランジスタが光検出素子と同一のＩＣチップにある、図１のイメージセンサのいくつかの他の実施形態の回路図を表す。 図６は、画素センサが補助画素回路を含む、図１のイメージセンサのいくつかの他の実施形態の回路図を表す。 図７は、イメージセンサが第３ＩＣチップを更に含む、図１のイメージセンサのいくつかの他の実施形態の回路図を表す。 図８は、図７のイメージセンサのいくつかの実施形態の概略断面図を表す。 図９Ａ～９Ｄは、図７のイメージセンサのいくつかの他の実施形態の回路図を表す。 図１０は、それぞれが図１のような複数の画素センサを含むイメージセンサのいくつかの実施形態の概略断面図を表す。 図１１は、図１０のイメージセンサのいくつかの実施形態の平面視レイアウト図を表す。 図１２は、それぞれが図９Ｄのような複数の画素センサを含むイメージセンサのいくつかの実施形態の概略断面図を表す。 図１３は、第１トランジスタが光検出素子を覆う保護層により形成されたゲート誘電体層を有する、図１のイメージセンサのいくつかの実施形態の概略断面図を表す。 図１４Ａ～１４Ｄは、図１３のイメージセンサのいくつかの他の実施形態の概略断面図を表す。 図１５は、図１のイメージセンサのいくつかの実施形態の断面図を表す。 図１６Ａ～１６Ｃは、図１５のイメージセンサのいくつかの他の実施形態の断面図を表す。 図１７は、それぞれが図１５のような複数の画素センサを含むイメージセンサのいくつかの実施形態の断面図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳセンサの形成方法のいくつかの実施形態の一連の図を表す。 図３０は、図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９の方法のいくつかの実施形態のブロック図を表す。
本開示は、本開示の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純化するため、部品及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２の特徴の上方又は第２の特徴上の第１の特徴の構成は、第１及び第２の特徴が直接的に接触して形成される実施形態を含んでよく、また第１及び第２の特徴が直接的に接触しないように、第１と第２の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本開示は様々な実施例において符号を繰り返す可能性がある。この繰り返しは単純化及び明確化の目的のためであり、それ自体は言及される様々な実施形態及び／又は構成と間の関係性を規定するものではない。
更に、「左」、「右」、「横」、「後」、「背後」、「後方」、「前」、「下」、「下方」、「低い」、「上」、「上方」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は操作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
積層型相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサは、積層された第１集積回路（ＩＣ）チップと第２ＩＣチップとを含んでよい。第１ＩＣチップは、グリッドパターンに繰り返される画素センサを収容し、第２ＩＣチップは、画素センサ及び画素センサの各繰り返しに電気的に結合された特定用途向け集積回路（ＡＳＩＣ）を収容する。画素センサは、第１ＩＣチップに局在化された光検出素子と画素回路とを含む。光検出素子は、入射放射線に応じて電荷を蓄積するよう構成される。画素回路は、蓄積電荷の読み出しを可能にするよう構成され、複数のトランジスタを含む。
半導体製造産業は、より低い製造コスト、より高いデバイス集積密度、より速い速度、より好ましい性能等を達成するため、イメージセンサの微細化を追及し続けている。しかし、画素回路のトランジスタの微細化は容易ではない。例えば、画素回路のトランジスタは異なるゲート誘電体厚を有し、これはトランジスタの形成の複雑さを増加させ、よってトランジスタの微細化の難易度を増加させる。画素回路のトランジスタの微細化は容易でないため、光検出素子が代わりに微細化される可能性があり、よって画素センサの性能が低下する可能性がある。
本開示の様々な実施形態は、画素センサが複数のＩＣチップにまたがり、画素センサの光検出素子が配置された第１ＩＣチップで１つのみの第１のゲート誘電体厚を有する、積層型ＣＭＯＳイメージセンサを対象とする。更に、画素センサは、第１ＩＣチップと積層された第２ＩＣチップで１つのみ又は複数の第２のゲート誘電体厚を有し、１つ又は複数の第２のゲート誘電体厚は第１のゲート誘電体厚以下である。第１のゲート誘電体厚及び第２のゲート誘電体厚は、光検出素子の読み出しを容易にするよう構成された画素センサの画素回路を形成する、画素センサのトランジスタに対応する。
画素センサが第１及び第２ＩＣチップに広がるため、そうでない場合よりも少ないトランジスタを画素センサは第１ＩＣチップで有する。そして、これは光検出素子の微細化なしに第１ＩＣチップで画素センサを微細化することを可能とする。更に、画素センサが第１ＩＣチップで１つのゲート誘電体厚のみを有するため、そうでない場合と比較し、第１ＩＣチップで画素センサの第１トランジスタを形成する複雑さを低減する。このように、画素センサの第１トランジスタはより微細化し易くなる。そして、これは光検出素子の微細化なしに第１ＩＣチップで画素センサを微細化することを更に可能とする。
光検出素子は比較的大きく、また第１ＩＣチップにあって第２ＩＣチップにはないため、第１ＩＣチップでの画素センサの部分が画素センサの微細化を制限するものとなる。よって、第２ＩＣチップでの画素センサの部分には未使用空間を有することができる。この未使用空間は追加的な機能のために用いられることができる。加えて、第１ＩＣチップでの画素センサの微細化は、画素センサ全体の微細化の効果を有する。上述したように、光検出素子を微細化することなしに画素センサを微細化することができるため、画素センサの性能を小型サイズであっても高くすることができる。
図１を参照し、画素センサ１０２を含む積層型ＣＭＯＳイメージセンサのいくつかの実施形態の回路図１００を提供する。画素センサ１０２は、積層された第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂとにまたがる。第１及び第２ＩＣチップ１０４ａ、１０４ｂは横方向に積層されるよう示されているが、代替的に垂直に積層されてよい。画素センサ１０２は、例えば、４トランジスタ（４Ｔ）型ＣＭＯＳアクティブ画素センサ（ＡＰＳ）等であってよく、及び／又は、例えば、画素として知られてもよい。
画素センサ１０２は、画素センサ１０２の光検出素子１０６を収容する第１ＩＣチップ１０４ａで、１つのゲート誘電体厚、すなわち第１のゲート誘電体厚Ｔ１のみを有する。更に、画素センサ１０２は、第２ＩＣチップ１０４ａで、１つのゲート誘電体厚、すなわち第１のゲート誘電体厚Ｔ１のみを有する。よって、第２ＩＣチップ１０４ｂでの１つのみのゲート誘電体厚は、第１ＩＣチップ１０４ａでの１つのみのゲート誘電体厚と等しい。他の実施形態において、第２ＩＣチップ１０４ｂでの１つのみのゲート誘電体厚は、第１ＩＣチップ１０４ａでの１つのみのゲート誘電体厚未満である。他の実施形態において、画素センサ１０２は、第２ＩＣチップ１０４ｂで、それぞれが第１ＩＣチップ１０４ａでの１つのみのゲート誘電体厚以下である、２つのみのゲート誘電体厚又は他の適切な数のゲート誘電体厚を有する。
第１トランジスタ１０８は第１ＩＣチップ１０４ａ中にあり、第１のゲート誘電体厚Ｔ１を有する。更に、複数の第２トランジスタ１１０が第２ＩＣチップ１０４ｂ中にあり、各第２トランジスタ１１０は第１のゲート誘電体厚Ｔ１を個別に有する。第１及び第２トランジスタ１０８、１１０は、第１及び第２ＩＣチップ１０４ａ、１０４ｂにまたがる画素回路１１２を形成し、光検出素子１０６の読み出しを可能にするよう構成される。
画素センサ１０２が第１及び第２ＩＣチップ１０４ａ、１０４ｂに広がるため、そうでない場合よりも少ないトランジスタを画素センサ１０２は第１ＩＣチップ１０４ａで有する。例えば、第１ＩＣチップ１０４ａで４つのトランジスタを有する代わりに、画素センサ１０２は第１ＩＣチップ１０４ａで１つのトランジスタのみを有してよい。つまり、これは光検出素子１０６を微細化することなく画素センサ１０２を第１ＩＣチップ１０４ａで微細化することを可能とする。更に、画素センサ１０２が第１ＩＣチップ１０４ａで１つのゲート誘電体厚（例えば第１のゲート誘電体厚Ｔ１）のみを有するため、そうでない場合と比較し、第１トランジスタ１０８を形成する複雑さが低減される。このように、第１トランジスタ１０８はより微細化し易い。つまり、これは光検出素子１０６を微細化することなしに画素センサ１０２を第１ＩＣチップ１０４ａで微細化することを更に可能とする。
光検出素子１０６は比較的大きく、また第１ＩＣチップ１０４ａにあって第２ＩＣチップ１０４ｂにはないため、第１ＩＣチップ１０４ａでの画素センサ１０２の部分が画素センサ１０２の微細化を制限するものとなる。よって、第１ＩＣチップ１０４ａでの画素センサ１０２の微細化は、画素センサ１０２全体の微細化の効果を有することができる。上述したように、光検出素子１０６を微細化することなしに画素センサ１０２を微細化することができるため、画素センサ１０２の性能を小型サイズであっても高くすることができる。
続けて図１を参照し、光検出素子１０６はフォトダイオードであり、グランド１１４から第１トランジスタ１０８へ電気的に結合される。光検出素子１０６のアノードはグランド１１４に電気的に結合され、光検出素子１０６のカソードは第１トランジスタ１０８に電気的に結合される。他の実施形態において、光検出素子１０６はフォトダイオード以外のタイプの光検出素子であってよい。第１トランジスタ１０８は、より具体的には、伝送信号ＴＸによりゲートされる転送トランジスタ１１６であり、光検出素子１０６で蓄積する電荷をフローティング拡散ノードＦＤへ選択的に転送するよう構成される。
第２トランジスタ１１０は、リセットトランジスタ１１８と、ソースフォロアトランジスタ１２０と、選択トランジスタ１２２とを含む。リセットトランジスタ１１８はリセット信号ＲＳＴによりゲートされ、リセット電圧Ｖｒｓｔからフローティング拡散ノードＦＤへ電気的に結合される。更に、リセットトランジスタ１１８は、フローティング拡散ノードＦＤをリセット電圧Ｖｒｓｔに電気的に結合することにより、フローティング拡散ノードＦＤでの蓄積電荷をクリアするよう構成される。転送トランジスタ１１６がＯＮであるとき、リセットトランジスタ１１８によるこの電気的な結合は、光検出素子１０６での蓄積電荷もクリアしてよい。
ソースフォロアトランジスタ１２０は、フローティング拡散ノードＦＤでの電荷によりゲートされる。例えば、ソースフォロアトランジスタ１２０のゲートは、フローティング拡散ノードＦＤ及び／又は転送トランジスタ１１６のソース／ドレイン領域と電気的に短絡してよい。更に、選択トランジスタ１２２は選択信号ＳＥＬによりゲートされる。ソースフォロアトランジスタ１２０と選択トランジスタ１２２は、電源電圧ＶＤＤから画素センサ１０２の出力ＯＵＴへ直列に電気的に結合される。ソースフォロアトランジスタ１２０は、電圧の非破壊的な読み出しのため、フローティング拡散ノードＦＤで電圧をバッファリング及び増幅するよう構成される。選択トランジスタ１２２は、バッファリング及び増幅された電圧をソースフォロアトランジスタ１２０から出力ＯＵＴへ選択的に渡すよう構成される。
いくつかの実施形態において、イメージセンサは第１ＩＣチップ１０４ａで１つのみのゲート誘電体厚を有する、及び／又は、第２ＩＣチップ１０４ｂで１つのみ又は２つのゲート誘電体厚を有する。例えば、第１ＩＣチップ１０４ａ上の全てのトランジスタは第１のゲート誘電体厚Ｔ１を個別に有する、及び／又は、第２ＩＣチップ１０４ｂ上の全てのトランジスタは第１のゲート誘電体厚Ｔ１を個別に有する。更に、いくつかの実施形態において、第２ＩＣチップ１０４ｂの各ゲート誘電体厚は、第１ＩＣチップ１０４ａの各ゲート誘電体厚以下である。例えば、第１ＩＣチップ１０４ａ上の全てのトランジスタは第１のゲート誘電体厚Ｔ１を個別に有してよく、第２ＩＣチップ１０４ｂ上の全てのトランジスタは第１のゲート誘電体厚Ｔ１以下のゲート誘電体厚を各々が有してよい。
少なくともいくつかの実施形態において、上記及び以下のように用いられるゲート誘電体厚は、対応するトランジスタのゲート電極と、対応するトランジスタの半導体チャネルとの間の分離を指す。そのような分離は、対応するトランジスタのゲート誘電体層により達成され、これによりゲート誘電体厚はゲート誘電体層の厚さをも指す。対応するトランジスタは、例えば、第１及び第２トランジスタ１０８、１１０のいずれかに対応してよい。いくつかの実施形態において、第１及び第２トランジスタ１０８、１１０は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）、全周ゲート型電界効果トランジスタ（ＧＡＡ ＦＥＴ）、ナノシート電界効果トランジスタ等、又は前述の任意の組合せである。
図２を参照し、第１及び第２ＩＣチップ１０４ａ及び１０４ｂが垂直に積層された、図１のイメージセンサのいくつかの実施形態の概略断面図２００を提供する。第１ＩＣチップ１０４ａは第２ＩＣチップ１０４ｂを覆い、イメージセンサはイメージセンサの頂部から放射線２０２を受け取るよう構成される。
図３Ａ～３Ｃを参照し、複数の第２トランジスタ１１０のゲート誘電体厚が変化した、図１のイメージセンサのいくつかの他の実施形態の回路図３００Ａ～３００Ｃを提供する。
図３Ａにて、画素センサ１０２は、図１のように、第２ＩＣチップ１０４ｂで１つのみのゲート誘電体厚を有する。しかし、図１とは異なり、このゲート誘電体厚は、画素センサ１０２が第１ＩＣチップ１０４ａで有する第１のゲート誘電体厚Ｔ１以下である第２のゲート誘電体厚Ｔ２である。従って、各第２トランジスタ１１０は第２のゲート誘電体厚Ｔ２を個別に有する。
図３Ｂにて、画素センサ１０２は第２ＩＣチップ１０４ｂで、それぞれ画素センサ１０２が第１ＩＣチップ１０４ａで有する第１のゲート誘電体厚Ｔ１未満のゲート誘電体厚と、該第１のゲート誘電体厚Ｔ１に等しいゲート誘電体厚との、２つのみのゲート誘電体厚を有する。これら２つのみのゲート誘電体厚は、図１に関して説明した第１のゲート誘電体厚Ｔ１を含み、更に図３Ａに関して説明した第２のゲート誘電体厚Ｔ２を含む。リセットトランジスタ１１８と選択トランジスタ１２２は第１のゲート誘電体厚Ｔ１を有し、ソースフォロアトランジスタ１２０は第２のゲート誘電体厚Ｔ２を有する。
他の実施形態において、リセットトランジスタ１１８とソースフォロアトランジスタ１２０は第１のゲート誘電体厚Ｔ１を有し、選択トランジスタ１２２は第２のゲート誘電体厚Ｔ２を有する。更に、他の実施形態において、ソースフォロアトランジスタ１２０と選択トランジスタ１２２は第１のゲート誘電体厚Ｔ１を有し、リセットトランジスタ１１８は第２のゲート誘電体厚Ｔ２を有する。
図３Ｃにて、画素センサ１０２は、それぞれ画素センサ１０２が第１ＩＣチップ１０４ａで有する第１のゲート誘電体厚Ｔ１未満である２つのみのゲート誘電体厚を有する。これら２つのみのゲート誘電体厚は、図３Ａに関して説明した第２のゲート誘電体厚Ｔ２を含み、更に第２のゲート誘電体厚Ｔ２未満の第３のゲート誘電体厚Ｔ３を含む。リセットトランジスタ１１８と選択トランジスタ１２２は第２のゲート誘電体厚Ｔ２を有し、ソースフォロアトランジスタ１２０は第３のゲート誘電体厚Ｔ３を有する。
他の実施形態において、リセットトランジスタ１１８とソースフォロアトランジスタ１２０は第２のゲート誘電体厚Ｔ２を有し、選択トランジスタ１２２は第３のゲート誘電体厚Ｔ３を有する。更に、他の実施形態において、ソースフォロアトランジスタ１２０と選択トランジスタ１２２は第２のゲート誘電体厚Ｔ２を有し、リセットトランジスタ１１８は第３のゲート誘電体厚Ｔ３を有する。
図３Ａ～３Ｃに見られるように、ソースフォロアトランジスタ１２０は図１よりも薄いゲート誘電体厚を有する。ソースフォロアトランジスタ１２０のゲート誘電体厚を減少させることは、イメージセンサにより良いアンチノイズ性能及び／又はループゲインをもたらすことができる。このため、図３Ａ～３Ｃのイメージセンサは、図１のイメージセンサよりも良いアンチノイズ性能及び／又はループゲインを有することができる。更に、図１と図３Ａ～３Ｃに見られるように、画素センサ１０２は、第２ＩＣチップ１０４ｂで２つよりも多いゲート誘電体厚を有さない。２つよりも多いゲート誘電体厚を施すことが可能である一方、２つよりも多いゲート誘電体厚は画素センサ１０２を形成する複雑さを増加させる。更に、複雑さの増加は、歩留まりを減少させる、及び／又は、画素センサ１０２の微細化を制限する。
図４を参照し、画素センサ１０２が第１ＩＣチップ１０４ａで複数のサブ画素１０２ｓを含む、図１に記載のイメージセンサのいくつかの他の実施形態の回路図４００を提供する。より具体的には、画素センサ１０２は第１ＩＣチップ１０４ａで、複数の光検出素子１０６と、複数の第１トランジスタ１０８とを含む。光検出素子１０６は一対一対応で第１トランジスタ１０８と対になっており、各光検出素子－トランジスタの対はサブ画素１０２ｓを形成する。
各光検出素子１０６はフォトダイオードであり、グランド１１４からそれぞれ第１トランジスタ１０８へ電気的に結合される。例えば、各光検出素子１０６のアノードはグランド１１４に電気的に結合され、各光検出素子１０６のカソードはそれぞれ第１トランジスタ１０８に電気的に結合される。他の実施形態において、光検出素子１０６はフォトダイオード以外のタイプの光検出素子である。第１トランジスタ１０８は、個別の転送信号ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４によりゲートされる転送トランジスタであり、光検出素子１０６で蓄積された電荷を、サブ画素１０２ｓに共通であるフローティング拡散ノードＦＤへ選択的に転送するよう構成される。第２トランジスタ１１０は図１におけるものであり、サブ画素１０２ｓにより共有される。
図１におけるように、画素センサ１０２は第１ＩＣチップ１０４ａで１つのみのゲート誘電体厚、すなわち第１のゲート誘電体厚Ｔ１を有する。従って、各第１トランジスタ１０８は第１のゲート誘電体厚Ｔ１を有する。これは画素センサ１０２の製造を簡略化し、性能を損なうことなく画素センサ１０２の微細化を可能とする。
図５を参照し、リセットトランジスタ１１８が第１ＩＣチップ１０４ａにある、図１のイメージセンサのいくつかの他の実施形態の回路図５００を提供する。更に、リセットトランジスタ１１８は、転送トランジスタ１１６と同一のゲート誘電体厚、すなわち第１のゲート誘電体厚Ｔ１を有する。従って、画素センサ１０２は第１ＩＣチップ１０４ａでやはり１つのみのゲート誘電体厚を有するし、該１つのみのゲート誘電体厚は第２ＩＣチップ１０４ｂでの各ゲート誘電体厚以上である。
上記（例えば、図１、３Ａ～３Ｃ、４、５に）に見られるように、画素センサ１０２が第１ＩＣチップ１０４ａで有する各トランジスタは、画素センサ１０２が第２ＩＣチップ１０４ｂで有する全トランジスタ中の最大ゲート誘電体厚以上のゲート誘電体厚を有する。更に、いくつかの実施形態において、第１ＩＣチップ１０４ａでの各トランジスタは、第２ＩＣチップ１０４ｂでの全トランジスタ中の最大ゲート誘電体厚以上のゲート誘電体厚を有する。
図６を参照し、画素センサ１０２が補助画素回路６０２を有する、図１のイメージセンサのいくつかの他の実施形態の回路図６００を提供する。補助画素回路６０２は、選択トランジスタ１２２と画素センサ１０２の出力ＯＵＴとの間に電気的に結合され、第２トランジスタ１１０により形成される。補助画素回路６０２での省略符号は０以上の追加的なトランジスタを表すために用いられていることに注意されたい。更に、補助画素回路６０２は、選択トランジスタ１２２からの信号に、出力ＯＵＴへ渡す前に、追加的な処理を実行するよう構成される。例えば、ノイズフィルタリング等が実行されてよい。
光検出素子１０６は比較的大きく、また第１ＩＣチップ１０４ａにあって第２ＩＣチップ１０４ｂにはないため、第１ＩＣチップ１０４ａでの画素センサ１０２の部分が画素センサ１０２の微細化を制限するものとなる。このため、第２ＩＣチップ１０４ｂでの画素センサ１０２の部分には、画素センサ１０２を大きくすることなく補助画素回路６０２の画素センサ１０２への統合を可能とする未使用空間を有することができる。
図７を参照し、イメージセンサが第３ＩＣチップ１０４ｃを更に含む、図１のイメージセンサのいくつかの他の実施形態の回路図７００を提供する。第３ＩＣチップ１０４ｃは、イメージセンサの画素センサ１０２及び他の画素センサ（未図示）に電気的に結合されたＡＳＩＣ７０２を収容する。ＡＳＩＣ７０２は、例えば、アナログ－デジタル変換（ＡＤＣ）、バッファリング、画像処理等、又は前述の任意の組合せを実行するよう構成されてよい。いくつかの実施形態において、ＡＳＩＣ７０２は、画像を表すデジタルデータを生成するため、画素センサ１０２の出力ＯＵＴおよびイメージセンサの他の画素センサの出力に対してバッファリング及びＡＤＣを実行し、次いでデジタルデータにより形成された画像に画像処理を実行する。
ＡＳＩＣ７０２は、２つのみのゲート誘電体厚、第１のゲート誘電体厚Ｔ１と第２のゲート誘電体厚Ｔ２を有する。更に、ＡＳＩＣ７０２の有する２つのみのゲート誘電体厚のそれぞれは、画素センサ１０２が第２ＩＣチップ１０４ｂで有する各ゲート誘電体厚以下である。換言すれば、ＡＳＩＣ７０２の有する２つのみのゲート誘電体厚のそれぞれは、画素センサ１０２が第２ＩＣチップ１０４ｂで有する最小ゲート誘電体厚以下である。第１のゲート誘電体厚Ｔ１は、画素センサ１０２が第２ＩＣチップ１０４ｂで有する各ゲート誘電体厚に等しく、第２のゲート誘電体厚Ｔ２は、画素センサ１０２が第２ＩＣチップ１０４ｂで有する各ゲート誘電体厚未満である。
他の実施形態において、ＡＳＩＣ７０２は１つのみのゲート誘電体厚を有し、この１つのみのゲート誘電体厚は、画素センサ１０２が第２ＩＣチップ１０４ｂで有する各ゲート誘電体厚以下である。更に他の他の実施形態において、ＡＳＩＣ７０２は３つのみ又はそれ以上のゲート誘電体厚を有し、これら３つのみ又はそれ以上のゲート誘電体厚のそれぞれは、画素センサ１０２が第２ＩＣチップ１０４ｂで有する各ゲート誘電体厚以下である。
第３ＩＣチップ１０４ｃは、ＡＳＩＣ７０２を形成するため電気的に相互接続された複数の第３トランジスタ７０４を含み、複数の第３トランジスタ７０４は、ＡＳＩＣ７０２が有する２つのみのゲート誘電体厚をそれぞれが有する。更に、複数の第３トランジスタ７０４は、少なくとも１つのｎ型トランジスタ７０４ｎと、少なくとも１つのｐ型トランジスタ７０４ｐとを含む。ＡＳＩＣ７０２での省略符号は、０以上の追加的な第３トランジスタを表すために用いられていることに注意されたい。ｎ型及びｐ型トランジスタ７０４ｎ、７０４ｐは、それぞれ第１のゲート誘電体厚Ｔ１か第２のゲート誘電体厚Ｔ２を有する。複数の第３トランジスタ７０４は、例えば、ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、ＧＡＡ ＦＥＴ、ナノシート電界効果トランジスタ、他の適切なタイプのトランジスタ、又は前述の任意の組合せであってよい。
いくつかの実施形態において、第３ＩＣチップ１０４ｃでの各ゲート誘電体厚は、第１ＩＣチップ１０４ａでの各ゲート誘電体厚未満である第２ＩＣチップ１０４ｂでの各ゲート誘電体厚以下である。例えば、第３ＩＣチップ１０４ｃでの全トランジスタは、第２ＩＣチップ１０４ｂでの全トランジスタ中の最小ゲート誘電体厚以下のゲート誘電体厚を有する、及び／又は、第２ＩＣチップ１０４ｂでの全トランジスタは、第１ＩＣチップ１０４ａでの全トランジスタ中の最小ゲート誘電体厚以下のゲート誘電体厚を有する。
いくつかの実施形態において、画素センサ１０２は第１ＩＣチップ１０４ａで１つのみのゲート誘電体厚を有し、画素センサ１０２は第２ＩＣチップ１０４ｂで１つのみ又は２つのみのゲート誘電体厚を有し、ＡＳＩＣ７０２は第３ＩＣチップ１０４ｃで２つのみ又はそれ以上のゲート誘電体厚を有する。第１ＩＣチップ１０４ａでの１つのみのゲート誘電体厚は、第２ＩＣチップ１０４ｂでの１つのみ又は２つのゲート誘電体厚のうちの最大ゲート誘電体厚以上である。更に、第２ＩＣチップ１０４ｂでの１つのみ又は２つのゲート誘電体厚のうちの最小ゲート誘電体厚は、第３ＩＣチップ１０４ｃでの２つのみ又はそれ以上のゲート誘電体厚のうちの最大ゲート誘電体厚以上である。
いくつかの実施形態において、第１ＩＣチップ１０４ａは１つのみのゲート誘電体厚を有し、第２ＩＣチップ１０４ｂは１つのみ又は２つのゲート誘電体厚を有し、第３ＩＣチップ１０４ｃは２つのみ又はそれ以上のゲート誘電体厚を有する。第１ＩＣチップ１０４ａでの１つのみのゲート誘電体厚は、第２ＩＣチップ１０４ｂでの１つのみ又は２つのゲート誘電体厚のうちの最大ゲート誘電体厚以上である。更に、第２ＩＣチップ１０４ｂでの１つのみ又は２つのゲート誘電体厚のうちの最小ゲート誘電体厚は、第３ＩＣチップ１０４ｃでの２つのみ又はそれ以上のゲート誘電体厚のうちの最大ゲート誘電体厚以上である。
上述したように、ＡＳＩＣ７０２は、それぞれが画素センサ１０２が第２ＩＣチップ１０４ｂで有する最小ゲート誘電体厚以下である、１つのみ、２つ、又はそれ以上のゲート誘電体厚を有してよい。更に、画素センサ１０２は、第２ＩＣチップ１０４ｂで、それぞれが画素センサ１０２が第１ＩＣチップ１０４ａで有する１つのみのゲート誘電体厚以下である、１つのみ、２つ、又はそれ以上のゲート誘電体厚を有してよい。従って、画素センサ１０２が第２ＩＣチップ１０４ｂで有する各ゲート誘電体厚は、包括的に、画素センサ１０２が第１ＩＣチップ１０４ａで有する１つのみのゲート誘電体厚と、ＡＳＩＣ７０２が第３ＩＣチップ１０４ｃで有する最大ゲート誘電体厚との間にあると言える。更に、いくつかの実施形態において、第１ＩＣチップ１０４ａは１つのみのゲート誘電体厚を有してよく、第２ＩＣチップ１０４ｂでの各ゲート誘電体厚は、包括的に、該１つのみのゲート誘電体厚と、第３ＩＣチップ１０４ｃでの最大ゲート誘電体厚との間にあると言える。
図８を参照し、第１、第２、及び第３ＩＣチップ１０４ａ～１０４ｃが垂直に積層された、図７のイメージセンサのいくつかの実施形態の概略断面図８００を提供する。第１ＩＣチップ１０４ａはイメージセンサの頂部にあり、第２ＩＣチップ１０４ｂは第１ＩＣチップ１０４ａと第３ＩＣチップ１０４ｃとの間にある。更に、イメージセンサは、イメージセンサの頂部から放射線８０２を受け取るよう構成される。
図９Ａ～９Ｄを参照し、図７のイメージセンサのいくつかの他の実施形態の回路図９００Ａ～９００Ｄを提供する。
図９Ａにて、画素センサ１０２は第２ＩＣチップ１０４ｂで２つのみのゲート誘電体厚を有し、これら２つのみのゲート誘電体厚は、一方が画素センサ１０２が第１ＩＣチップ１０４ａで有する１つのみのゲート誘電体厚未満であり、他方が該１つのゲート誘電体厚に等しい。更に、第２ＩＣチップ１０４ｂでの該２つのみのゲート誘電体厚は、第１のゲート誘電体厚Ｔ１と第２のゲート誘電体厚Ｔ２とを含む。ソースフォロアトランジスタ１２０は第２のゲート誘電体厚Ｔ２を有し、リセットトランジスタ１１８と選択トランジスタ１２２は第１のゲート誘電体厚Ｔ１を有する。
加えて、ＡＳＩＣ７０２は第３ＩＣチップ１０４ｃで２つのみのゲート誘電体厚を有し、これら２つのみのゲート誘電体厚は、一方が画素センサ１０２が第２ＩＣチップ１０４ｂで有する最小ゲート誘電体厚未満であり、他方が該最小ゲート誘電体に等しい。更に、第３ＩＣチップ１０４ｃでの該２つのみのゲート誘電体厚は、ＡＳＩＣ７０２で、ｎ型トランジスタ７０４ｎでの第２のゲート誘電体厚Ｔ２と、ｐ型トランジスタ７０４ｐでの第３のゲート誘電体厚Ｔ３とを含む。
図９Ｂにて、ＡＳＩＣ７０２が第３ＩＣチップ１０４ｃで有する２つのみのゲート誘電体厚は、それぞれ画素センサ１０２が第２ＩＣチップ１０４ｂで有する最小ゲート誘電体厚未満である、図９Ａの変形を提供する。更に、第３ＩＣチップ１０４ｃでの該２つのみのゲート誘電体厚は、ＡＳＩＣ７０２で、ｎ型トランジスタ７０４ｎでの第４ゲート誘電体厚Ｔ４と、ｐ型トランジスタ７０４ｐでの第３ゲート誘電体厚Ｔ３とを含む。
図９Ｃにて、画素センサ１０２は第２ＩＣチップ１０４ｂで１つのみのゲート誘電体厚を有し、該１つのみのゲート誘電体厚は画素センサ１０２が第１ＩＣチップ１０４ａで有する１つのみのゲート誘電体厚未満である。更に、第２ＩＣチップ１０４ｂでの該１つのみのゲート誘電体厚は第２のゲート誘電体厚Ｔ２を含み、ソースフォロアトランジスタ１２０、リセットトランジスタ１１８、及び選択トランジスタ１２２のそれぞれは、第２のゲート誘電体厚Ｔ２を有する。
加えて、ＡＳＩＣ７０２は第３ＩＣチップ１０４ｃで２つのみのゲート誘電体厚を有し、これら２つのゲート誘電体厚はそれぞれ画素センサ１０２が第２ＩＣチップ１０４ｂで有する最大ゲート誘電体厚未満である。更に、第３ＩＣチップ１０４ｃでの該２つのみのゲート誘電体厚は、ＡＳＩＣ７０２で、ｎ型トランジスタ７０４ｎでの第４ゲート誘電体厚Ｔ４と、ｐ型トランジスタ７０４ｐでの第３ゲート誘電体厚Ｔ３とを含む。
図９Ｄにて、画素センサ１０２は、図６に関して説明した補助画素回路６０２を含む。補助画素回路６０２は、選択トランジスタ１２２と画素センサ１０２の出力ＯＵＴとの間に電気的に結合され、第２トランジスタ１１０により形成される。補助画素回路６０２での省略記号は、０以上の追加的な第２トランジスタを表すために用いられていることに注意されたい。
図７及び９Ａ～９Ｄが第１及び第２ＩＣチップ１０４ａ、１０４ｂの特定の実施形態を表す一方、図７及び９Ａ～９Ｄの第１及び第２ＩＣチップ１０４ａ、１０４ｂは代替的に図１、３Ａ～３Ｃ、４～６のいずれかのようなものであってよい。更に、ＡＳＩＣ７０２が第３ＩＣチップ１０４ｃで２つのみのゲート誘電体厚を有するよう図示されている一方、ＡＳＩＣ７０２は代替的に３つ以上のゲート誘電体厚を有してもよい。
図１０を参照し、それぞれが図１のような複数の画素センサ１０２を含むイメージセンサのいくつかの実施形態の概略断面図１０００を提供する。換言すれば、図１の画素センサ１０２が繰り返され、図１の画素センサの複数のインスタンス又は繰り返しが存在する。他の実施形態において、画素センサ１０２は、それぞれ図３Ａ～３Ｄ、４～６のいずれかのようなものである。更に、第１及び第２ＩＣチップ１０４ａ、１０４ｂは垂直に積層される。第１ＩＣチップ１０４ａは第２ＩＣチップ１０４ｂを覆い、イメージセンサは、イメージセンサの頂部から放射線２０２を受け取るよう構成される。
図１１を参照し、複数の画素センサ１０２が複数の列および複数の欄にある、図１０のイメージセンサのいくつかの実施形態の平面視レイアウト図１１００を提供する。図１０の概略断面図１０００は、例えば、図１１の線Ａ－Ａ’に沿って得られたものであってよい。
複数の列はＲ１、Ｒ２、Ｒ３、及びＲＭを含み、複数の欄はＣ１、Ｃ２、Ｃ３、及びＣＮを含む。列ラベルの添え字は列番号に対応し、Ｍは３よりも大きい整数である。同様に、欄ラベルの添え字は欄番号に対応し、Ｎは３よりも大きい整数である。更に、複数の列と欄は、画素センサ１０２が周期性のグリッドパターンにある二次元アレイを形成する。他の適切なパターンも他の実施形態において可能である。
図１２を参照し、それぞれが図９Ｄにおけるものである複数の画素センサ１０２を含むイメージセンサのいくつかの実施形態の概略断面図１２００を提供する。換言すれば、図９Ｄの画素センサ１０２が繰り返され、図９Ｄの画素センサの複数のインスタンス又は繰り返しが存在する。他の実施形態において、複数の画素センサ１０２はそれぞれ図７、９Ａ～９Ｄのいずれかのようなものであってよい。更に、ＡＳＩＣ７０２が複数の画素センサ１０２により共有される。例えば、画素センサ１０２とＡＳＩＣ７０２との間には多対一対応が存在してよい。また更に、第１、第２、第３ＩＣチップ１０４ａ、１０４ｂ、１０４ｃは垂直に積層される。第２ＩＣチップ１０４ｂは第１ＩＣチップ１０４ａと第３ＩＣチップ１０４ｃとの間にあり、イメージセンサは、イメージセンサの頂部から放射線８０２を受け取るよう構成される。
図１１が図１０のイメージセンサに関して説明する一方、図１１は図１２のイメージセンサにも適用可能であることを理解されたい。例えば、図１２の概略断面図１２００は、図１１の線Ａ－Ａ’に沿って得られてよい。
図１３を参照し、光検出素子１０６を覆って保護する保護層１３０４により形成された第１ゲート誘電体層１３０２を第１トランジスタ１０８が有する、図１のイメージセンサのいくつかの実施形態の概略断面図１３００を提供する。保護層１３０４は、光検出素子１０６を収容する第１半導体基板１３０６の表側１３０６ｆｓ上で光検出素子１０６を覆う。保護層１３０４は、例えば、酸化ケイ素、窒化ケイ素、高誘電率材料、他の適切な誘電体、又は前述の任意の組合せであるか、それを含んでよい。第１半導体基板１３０６は、例えば、単結晶シリコン、シリコンゲルマニウム等のバルク基板、又は他の適切なタイプの半導体基板であってよい。
光検出素子１０６は第１半導体基板１３０６中にあって、コレクタ領域１３０８を含む。コレクタ領域１３０８は、第１半導体基板１３０６のドープされた領域に対応し、第１半導体基板１３０６の直近周囲領域とは逆のドープタイプを有する。例えば、コレクタ領域１３０８がｎ型ドープタイプを有してよく、第１半導体基板１３０６の直近周囲領域はｐ型ドープタイプを有してよい、或いはその逆であってよい。従って、コレクタ領域１３０８の境界は、例えば、ＰＮ接合により定義付けられてよい。動作中、光検出素子１０６は第１半導体基板１３０６の裏側１３０６ｂｓから放射線を受け取り、これはコレクタ領域１３０８中の電荷の蓄積をもたらす。
第１トランジスタ１０８は第１半導体基板１３０６の表側１３０６ｆｓ上にあり、表側１３０６ｆｓにより部分的に定義される。更に、第１トランジスタ１０８は、第１ゲート電極１３１０と、第１ゲート誘電体層１３０２と、第１ソース／ドレイン領域１３１２の対とを含む。第１ゲート誘電体層１３０２は、画素センサ１０２が第１ＩＣチップ１０４ａで有する１つのみのゲート誘電体厚を有する。従って、第１ゲート誘電体層１３０２は第１のゲート誘電体厚Ｔ１を有する。更に、上述したように、第１ゲート誘電体層１３０２は保護層１３０４により形成される。第１ゲート誘電体層１３０２は、例えば、酸化ケイ素及び／又は他の適切な誘電体であるか、それらを含んでよい。
第１ゲート電極１３１０は第１ゲート誘電体層１３０２と積層され、第１ゲート誘電体層１３０２により第１半導体基板１３０６から分離される。更に、第１ゲート電極１３１０は平面形状を有する。他の実施形態において、第１ゲート電極１３１０は他の適切な形状を有してよく、その例を以下に示す。第１ゲート電極１３１０は、例えば、ドープされたポリシリコン、金属、他の適切な導電性材料、又は前述の任意の組合せであるか、それを有してよい。
第１ソース／ドレイン領域１３１２は第１半導体基板１３０６中にあり、第１ゲート電極１３１０の下の第１チャネル領域１３１４により互いに分離される。更に、第１ソース／ドレイン領域１３１２は、共通のドープタイプを共有する第１半導体基板１３０６のドープされた領域に対応する。第１ソース／ドレイン領域１３１２の一方はコレクタ領域１３０８により形成され、第１ソース／ドレイン領域１３１２の他方はフローティング拡散ノードＦＤにより形成される。
動作中、第１ゲート電極１３１０は、第１チャネル領域１３１４が伝導するようバイアスされてよい。これは、コレクタ領域１３０８での蓄積電荷のフローティング拡散ノードＦＤへの転送をもたらす。よって、上述したように、第１ゲート電極１３１０は、より具体的には、本実施形態もおける転送トランジスタ１１６である。
図１４Ａ～１４Ｄを参照し、図１３のイメージセンサのいくつかの他の実施形態の概略断面図１４００Ａ～１４００Ｄを提供する。
図１４Ａにて、第１ゲート誘電体層１３０２は、第１ゲート電極１３１０の下の保護層１３０４の部分を含み、該部分を覆う誘電体層１４０２を更に含む。更に、保護層１３０４は、画素センサ１０２が第１ＩＣチップ１０４ａで有する唯一のゲート誘電体厚よりも薄い厚さを有する。例えば、保護層１３０４は、第１のゲート誘電体厚Ｔ１よりも薄い厚さを有する。
図１４Ｂにて、保護層１３０４が省かれる。代わりに、第１ゲート誘電体層１３０２は第１トランジスタ１０８のみに存在する。他の実施形態において、保護層１３０４が光検出素子１０６を覆って保護することに変わりはないが、代わりに第１ゲート誘電体層１３０２から間隔が空けられている。
図１４Ｃにて、第１ゲート電極１３１０により覆われた保護層１３０４の部分は、第１ゲート電極１３１０により覆われない保護層１３０４の部分よりも大きな厚さを有する。第１ゲート電極１３１０により覆われた保護層１３０４の部分が第１ゲート誘電体層１３０２を形成するため、該より大きな厚さは第１ゲート誘電体厚Ｔ１に対応する。
図１４Ｄにて、コレクタ領域１３０８は第１半導体基板１３０６中に埋められる。更に、第１ゲート電極１３１０は底部突起を有し、それにより第１ゲート電極１３１０は垂直に細長い形状を有する。いくつかの実施形態において、第１ゲート電極１３１０は垂直転送ゲートとしても知られる。底部突起は、コレクタ領域１３０８に近接するため、第１ゲート電極１３１０の底部から第１半導体基板１３０６の表側１３０６ｆｓ中に突出する。更に、底部突起は、第１ゲート誘電体層１３０２により第１半導体基板１３０６から分離される。
第１ゲート電極１３１０により覆われた保護層１３０４の部分が第１ゲート電極１３１０により覆われない保護層１３０４の部分と同一の厚さを有するが、他の実施形態において変形が可能である。例えば、図１４Ｃに表されるように、第１ゲート電極１３１０により覆われない保護層１３０４の部分は、第１ゲート電極１３１０により覆われた保護層１３０４の部分よりも薄い厚さを有してよい。もう１つの例として、図１４Ｂに表されるように、第１ゲート電極１３１０により覆われない保護層１３０４の部分は省かれてよい。
図１３、１４Ａ～１４Ｄのイメージセンサが図１におけるような第２トランジスタ１１０の実施形態を用いて表されるが、他の実施形態において、図３Ａ～３Ｃ、４～６のいずれかのような第２トランジスタの実施形態が可能であることを理解されたい。更に、図１３、１４Ａ～１４Ｄのイメージセンサが図７、９Ａ～９Ｄで第３ＩＣチップ１０４ｃなしに表されるが、他の実施形態において、イメージセンサは図７、９Ａ～９Ｄのいずれかにおけるような第３ＩＣチップ１０４ｃを更に含んでよい。
図１５を参照し、図１のイメージセンサのいくつかの実施形態の断面図１５００を提供する。第１ＩＣチップ１０４ａは第２ＩＣチップ１０４ｂを覆い、光検出素子１０６を収容する第１半導体基板１３０６を含む。加えて、第１ＩＣチップ１０４ａは、第１半導体基板１３０６の表側上で第１半導体基板１３０６の下にある、第１トランジスタ１０８と第１相互接続構造１５０２とを更に含む。第１トランジスタ１０８と光検出素子１０６は、例えば、図１３に関して説明したようなものであってよい。或いは、第１トランジスタ１０８と光検出素子１０６は図１４Ａ～１４Ｄのいずれかのようなものであってよい。
第１相互接続構造１５０２は、第１トランジスタ１０８の下にあって第１トランジスタ１０８に電気的に結合され、第１相互接続誘電体層１５０８中の複数の第１導電線１５０４と複数の第１導電性ビア１５０６とを含む。第１導電線１５０４と第１導電性ビア１５０６は、第１トランジスタ１０８からつながる導電経路を形成するため交互に積み重ねられた複数の第１ワイヤレベルと複数の第１ビアレベルとにそれぞれグループ化される。第１半導体基板１３０６に最も近いビアレベルは接点ビアレベルとも呼称され、よってこのビアレベルでの第１導電性ビア１５０６は、接点又は接点ビアと呼称されてもよいことに注意されたい。
第２ＩＣチップ１０４ｂは第１ＩＣチップ１０４ａに類似しており、第２半導体基板１５１０と、複数の第２トランジスタ１１０と、第２相互接続構造１５１２とを含む。１つの第２トランジスタ１１０、リセットトランジスタ１１８のみが示されていることに注意されたい。他の第２トランジスタは断面図１５００の外側にある。更に、第２トランジスタ１１０と第２相互接続構造１５１２は、第２半導体基板１５１０の表側上で第２半導体基板１５１０を覆う。
複数の第２トランジスタ１１０は、個別の第２ゲート電極１５１４と、個別の第２ゲート誘電体層１５１６と、個別の第２ソース／ドレイン領域１５１８の対とを含む。第２ゲート電極１５１４は、第２ゲート電極１５１４を第２半導体基板１５１０から分離する第２ゲート誘電体層１５１６とそれぞれ積み重ねられる。第２ソース／ドレイン領域１５１８の対は第２半導体基板１５１０中にあり、各第２ゲート電極１５１４は、第２ソース／ドレイン領域１５１８のそれぞれの対の第２ソース／ドレイン領域の間にある。
第２相互接続構造１５１２は、第２トランジスタ１１０を覆って第２トランジスタ１１０に電気的に結合され、第２相互接続誘電体層１５２４中の複数の第２導電線１５２０と複数の第２導電性ビア１５２２とを含む。第２導電線１５２０と第２導電性ビア１５２２は、第２トランジスタ１１０からつながる導電経路を形成するため交互に積み重ねられた複数の第２ワイヤレベルと複数の第２ビアレベルとにそれぞれグループ化される。
上述したように、画素センサ１０２は、第１ＩＣチップ１０４ａで１つのみのゲート誘電体厚、すなわち第１のゲート誘電体厚Ｔ１を有する。更に、画素センサ１０２は、第２ＩＣチップ１０４ｂで１つのみのゲート誘電体厚、すなわち第１のゲート誘電体厚Ｔ１を有する。換言すれば、画素センサ１０２が有する全トランジスタは、第１及び第２ＩＣチップ１０４ａ、１０４ｂで同一のゲート誘電体厚を有する。これは、光検出素子１０６の感度を損なうことなく画素センサ１０２の微細化を可能とする。
他の実施形態において、第２ＩＣチップ１０４ｂでの１つのみのゲート誘電体厚は、第１ＩＣチップ１０４ａでの１つのみのゲート誘電体厚未満である。他の実施形態において、画素センサ１０２は第２ＩＣチップ１０４ｂで２つのみ又はそれ以上のゲート誘電体厚を有し、これら２つのみ又はそれ以上のゲート誘電体厚のそれぞれは、第１ＩＣチップ１０４ａでの１つのみのゲート誘電体厚以下である。
続けて図１５を参照し、第１接合構造１５２６が第１及び第２ＩＣチップ１０４ａ及び１０４ｂの間にあり、第１接合界面１５２８での第１及び第２ＩＣチップ１０４ａ及び１０４ｂの接合を容易にする。そのような接合は、例えば、接合界面での金属間接合及び誘電体間接合の組合せを含んでよい。
第１及び第２ＩＣチップ１０４ａ及び１０４ｂは、第１接合界面１５２８で直接接触して共に接合される個別の第１接合誘電体層１５３０を含み、第１接合界面１５２８で直接接触して共に接合される個別の第１接合パッド１５３２を更に含む。第１接合パッド１５３２は第１接合誘電体層１５３０中にそれぞれ嵌め込まれ、第１接合誘電体層１５３０中の第１接合ビア１５３４により、それぞれ第１及び第２相互接続構造１５０２及び１５１２に電気的に結合される。
裏側パッシベーション層１５３６、カラーフィルタ１５３８、及びマイクロレンズ１５４０が、第１半導体基板１３０６の裏側上で第１ＩＣチップ１０４ａの上に積み重ねられる。裏側パッシベーション層１５３６は誘電体であり、放射線を透過する。カラーフィルタ１５３８は、裏側パッシベーション層１５３６とマイクロレンズ１５４０との間にある。更に、カラーフィルタ１５３８は、第２のカラー波長を遮断しつつ第１のカラー波長（例えば、赤色波長等）を伝達するよう構成される。マイクロレンズ１５４０は、量子効率を高めるため、入射放射線を光検出素子１０６上に集中させるよう構成される。
図１６Ａ～１６Ｃを参照し、図１５のイメージセンサのいくつかの他の実施形態の断面図１６００Ａ～１６００Ｃを提供する。
図１６Ａにて、リセットトランジスタ１１８の個別の第２誘電体層１５１６は、画素センサ１０２が第１ＩＣチップ１０４ａで有する１つのみのゲート誘電体厚（例えば第１のゲート誘電体厚Ｔ１）未満である第２のゲート誘電体厚Ｔ２を有する。更に、いくつかの実施形態において、イメージセンサは図３Ａの回路図３００Ａ又は図３Ｃの回路図３００Ｃに対応する。
図１６Ｂにおいて、イメージセンサは裏側照射でなく表側照射である。更に、いくつかの実施形態において、イメージセンサは図３Ａの回路図３００Ａ又は図３Ｃの回路図３００Ｃに対応する。
第１半導体基板１３０６と第１相互接続構造１５０２は垂直に反転され、第１相互接続構造１５０２は第１半導体基板１３０６の上方に配置される。加えて、裏側パッシベーション層１５３６は省かれ、表側パッシベーション層１６０２がカラーフィルタ１５３８を第１相互接続構造１５０２から分離し、基板貫通ビア（ＴＳＶ）１６０４が第１半導体基板１３０６を通過して延伸する。ＴＳＶ１６０４は、第１相互接続構造１５０２と第１接合構造１５２６との間の電気的な結合を提供するため、第１相互接続構造１５０２から第１接合構造１５２６まで延伸する。更に、ＴＳＶ１６０４は、ＴＳＶ誘電体層１６０６により第１半導体基板１３０６から分離される。
図１６Ｃにて、イメージセンサは、第２ＩＣチップ１０４ｂの下にあり第２ＩＣチップ１０４ｂに接合される第３ＩＣチップ１０４ｃを更に含む。更に、いくつかの実施形態において、イメージセンサは図７の回路図７００に対応する。
第３ＩＣチップ１０４ｃは第２ＩＣチップ１０４ｂに類似しており、第３半導体基板１６０８と、複数の第３トランジスタ７０４と、第３相互接続構造１６１０とを含む。１つの第３トランジスタ７０４のみが示されていることに注意されたい。他の第３トランジスタは図１６Ｃの断面図１６００Ｃの外側にある。更に、第３トランジスタ７０４と第３相互接続構造１６１０は、第３半導体基板１６０８の表側上で第３半導体基板１６０８を覆う。
第３トランジスタ７０４はＡＳＩＣ７０２を形成し、個別の第３ゲート電極１６１２と、個別の第３ゲート誘電体層１６１４と、個別の第３ソース／ドレイン領域１６１６の対とを含む。第３ゲート電極１６１２は、第３ゲート電極１６１２を第３半導体基板１６０８から分離する第３ゲート誘電体層１６１４とそれぞれ積み重ねられる。第３ソース／ドレイン領域１６１６の対は第３半導体基板１６０８中にあり、各第３ゲート電極１６１２は、第３ソース／ドレイン領域１６１６のそれぞれの対の第３ソース／ドレイン領域の間にある。
第３相互接続構造１６１０は第３トランジスタ７０４を覆って第３トランジスタ７０４に電気的に結合され、第３相互接続誘電体層１６２２中の複数の第３導電線１６１８と複数の第３導電性ビア１６２０とを更に含む。第３導電線１６１８と第３導電性ビア１６２０は、第３トランジスタ７０４からつながる導電経路を定義するため交互に積み重ねられた、複数の第３ワイヤレベル及び複数の第３ビアレベルにそれぞれグループ化される。
上述したように、ＡＳＩＣ７０２は第３ＩＣチップ１０４ｃで２つのみ又はそれ以上のゲート誘電体厚を有する。該２つのみ又はそれ以上のゲート誘電体厚は、第１のゲート誘電体厚Ｔ１と、図１６Ｃの断面図１６００Ｃの外側の少なくとも１つの他のゲート誘電体厚とを含む。更に、該２つのみ又はそれ以上のゲート誘電体厚のそれぞれは、画素センサ１０２が第１及び第２ＩＣチップ１０４ａ及び１０４ｂで有する最小ゲート誘電体厚以下である。
第２接合構造１６２４が第２ＩＣチップ１０４ｂと第３ＩＣチップ１０４ｃとの間にあり、第２接合界面１６２６での第２及び第３ＩＣチップ１０４ｂ及び１０４ｃの接合を可能にする。そのような接合には、例えば、接合界面での金属間接合及び誘電体間接合の組合せを含んでよい。第２及び第３ＩＣチップ１０４ｂ及び１０４ｃは、第２接合界面１６２６で直接接触して共に接合される個別の第２接合誘電体層１６２８を含む。更に、第２及び第３ＩＣチップ１０４ｂ及び１０４ｃは、第２接合界面１６２６で直接接触して共に接合される個別の第２接合パッド１６３０を含む。第２接合パッド１６３０は、第２接合誘電体層１６２８中にそれぞれ嵌め込まれ、第２接合誘電体層１６２８中の第２接合ビア１６３２より、それぞれ第２及び第３相互接続構造１５１２及び１６１０に電気的に結合される。
第３ＩＣチップ１０４ｃでの第２接合ビア１６３２は第３相互接続構造１６１０へと延伸し、第２ＩＣチップ１０４ｂでの第２接合ビア１６３２はＴＳＶ１６３４へと延伸する。ＴＳＶ１６３４は、第２半導体基板１５１０を通過して第２相互接続構造１５１２から延伸し、ＴＳＶ誘電体層１６３６により第２半導体基板１５１０から分離される。
図１７を参照し、それぞれが図１５におけるような複数の画素センサ１０２を含むイメージセンサのいくつかの実施形態の断面図１７００を提供する。更に、第１ＩＣチップ１０４ａで、トレンチアイソレーション構造１７０２が画素センサ１０２を互いから分離するため第１半導体基板１３０６の表側中に延伸する。トレンチアイソレーション構造１７０２は誘電体材料を含み、例えば、シャロートレンチアイソレーション（ＳＴＩ）構造及び／又はディープトレンチアイソレーション構造（ＤＴＩ）であってよい。
図１７のイメージセンサが図１５での画素センサ１０２の実施形態を用いて図示及び説明されるが、他の実施形態において、イメージセンサは図１６Ａ～１６Ｃのいずれかでの画素センサ１０２の実施形態を用いてもよい。更に、図１７のイメージセンサが図１６Ｃの第３ＩＣチップ１０４ｃなしに図示及び説明されるが、他の実施形態において、イメージセンサは第３ＩＣチップ１０４ｃを含んでよい。
図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９を参照し、画素センサが複数のＩＣチップにまたがる積層型ＣＭＯＳイメージセンサの形成方法のいくつかの実施形態の一連の図を提供する。積層型ＣＭＯＳイメージセンサは、例えば、図１６Ｃの積層型ＣＭＯＳイメージセンサ又は他の適切なイメージセンサに対応してよい。
図１８、１９Ａ、１９Ｂ、２０により表されるように、画素センサの第１部分１０２ａを含む第１ＩＣチップ１０４ａが形成される。画素センサの第１部分１０２ａは、第１ＩＣチップ１０４ａで１つのゲート誘電体厚、すなわち第１のゲート誘電体厚Ｔ１のみを有する。更に、画素センサの第１部分１０２ａは、画素センサが有するトランジスタ総数未満のトランジスタ総数を有する。例えば、画素センサの第１部分１０２ａは１つのトランジスタのみを有してよい。
図１８の断面図１８００に表されるように、光検出素子１０６とフローティング拡散ノードＦＤが第１半導体基板１３０６中に形成される。光検出素子１０６とフローティング拡散ノードＦＤは互いから横方向に分離され、光検出素子１０６はコレクタ領域１３０８を含む。コレクタ領域１３０８とフローティング拡散ノードＦＤは、第１半導体基板１３０６のドープされた領域に対応し、第１半導体基板１３０６の直近周囲領域のドープタイプとは逆の共通ドープタイプを共有する。このように、コレクタ領域１３０８とフローティング拡散ノードＦＤの境界はＰＮ接合により劃定される。
また図１８の断面図１８００に表されるように、保護層１３０４と第１ゲート電極層１８０２が第１半導体基板１３０６の表側１３０６ｆｓを覆って堆積される。保護層１３０４は誘電体であり、第１ゲート電極層１８０２を第１半導体基板１３０６から分離する。保護層１３０４は、例えば、酸化ケイ素、他の適切な酸化物、高誘電率誘電体、他の適切な誘電体、又は前述の任意の組合せであるか、それを含んでよい。第１ゲート電極層１８０２は導電性であり、例えば、ドープされたポリシリコン、金属、他の適切な導電性材料、又は前述の任意の組合せであるか、それを含んでよい。
図１９Ａの断面図１９００Ａ及び図１９Ｂの回路図１９００Ｂに表されるように、第１ゲート電極層１８０２が第１ゲート電極１３１０を形成するためパターン化される。第１ゲート電極１３１０は、横方向にコレクタ領域１３０８とフローティング拡散ノードＦＤとの間にある。更に、第１ゲート電極１３１０は、第１ゲート誘電体層１３０２とも呼称され且つ第１のゲート誘電体厚Ｔ１を有する保護層１３０４の一部により、第１半導体基板１３０６から分離される。
第１ゲート電極１３１０と第１ゲート誘電体層１３０２は、コレクタ領域１３０８とフローティング拡散ノードＦＤと共に、第１トランジスタ１０８を形成する。コレクタ領域１３０８とフローティング拡散ノードＦＤは、第１トランジスタ１０８のための第１ソース／ドレイン領域１３１２の対としての役割を果たす。このように、第１トランジスタ１０８の使用の間、第１トランジスタ１０８のゲート・ソース間電圧がしきい値電圧の上か下かによって、導電性チャネルがコレクタ領域１３０８からフローティング拡散ノードＦＤまで形成される。導電性チャネルは、例えば、コレクタ領域１３０８において蓄積された電荷をフローティング拡散ノードＦＤへ転送するために用いられてよい。よって、第１トランジスタ１０８は転送トランジスタ１１６とも呼称される。
第１ゲート電極層１８０２のパターン化は、例えば、フォトリソグラフィ／エッチングプロセス又は他の適切なパターン化プロセスにより実行されてよい。フォトリソグラフィ／エッチングプロセスは、例えば、第１ゲート電極層１８０２上にマスクを形成することと、配置されたマスクを用いて第１ゲート電極層１８０２にエッチングを実行することとを含んでよい。エッチングは、保護層１３０４中をエッチングする前に停止されるよう図示されている。ただし、エッチングは代替的に保護層１３０４の厚さを部分的に又は完全にエッチングしてよい。
図２０の断面図２０００に表されるように、第１相互接続構造１５０２が第１トランジスタ１０８とフローティング拡散ノードＦＤの上方に形成され、第１トランジスタ１０８とフローティング拡散ノードＦＤに電気的に結合される。第１相互接続構造１５０２は、第１相互接続誘電体層１５０８中の複数の第１導電線１５０４と複数の第１導電性ビア１５０６とを含む。第１導電線１５０４と第１導電性ビア１５０６は、導電経路を定義するため交互に積み重ねられた複数の第１ワイヤレベル及び複数の第１ビアレベルにそれぞれグループ化される。
また図２０の断面図２０００に表されるように、第１接合部分構造１５２６ａが第１相互接続構造１５０２上に形成される。第１接合部分構造１５２６ａは、第１接合誘電体層１５３０中の第１接合パッド１５３２と第１接合ビア１５３４とを含む。第１接合パッド１５３２と第１接合誘電体層１５３０は共通接合面を形成し、第１接合ビア１５３４は第１接合パッド１５３２から第１相互接続構造１５０２まで延伸する。
図２１、２２Ａ、２２Ｂに表されるように、画素センサの第２部分１０２ｂを含む第２ＩＣチップ１０４ｂが形成される。画素センサの第２部分１０２ｂは、それぞれが画素センサの第１部分１０２ａが有する１つのみの第１のゲート誘電体厚以下である、１つのみ、２つ、又はそれ以上のゲート誘電体厚を有する。例えば、画素センサの第２部分１０２ｂは、第２ＩＣチップ１０４ｂで、第１のゲート誘電体厚Ｔ１を含む、１つのみ又は２つのゲート誘電体厚を有する。更に、画素センサの第２部分１０２ｂは、画素センサ１０２が有するトランジスタ総数未満のトランジスタ総数を有し、これは、いくつかの実施形態において、画素センサの第１部分１０２ａが有するトランジスタ総数よりも多い。例えば、画素センサの第１部分１０２ａは１つのトランジスタのみを有し、画素センサの第２部分１０２ｂは３つのみ又はそれ以上のトランジスタを有してよい。
図２１の断面図２１００に表されるように、複数の第２トランジスタ１１０が第２半導体基板１５１０の表側１５１０ｆｓ上に形成される。１つの第２トランジスタ１１０、リセットトランジスタ１１８のみが示されていることに注意されたい。ただし、追加的な第２トランジスタ（例えば、選択トランジスタとソースフォロアトランジスタ）が以降、図２２Ｂに示される。第２トランジスタ１１０は、個別の第２ゲート電極１５１４と、個別の第２ゲート誘電体層１５１６と、個別の第２ソース／ドレイン領域１５１８の対とを含む。第２ゲート電極１５１４は、第２ゲート電極１５１４を第２半導体基板１５１０から分離する第２ゲート誘電体層１５１６とそれぞれ積み重ねられる。更に、第２ゲート誘電体層１５１６は、画素センサの第１部分１０２ａが有する唯一のゲート誘電体厚以下の厚さをそれぞれ有する。例えば、リセットトランジスタ１１８の第２ゲート誘電体層１５１６は第１のゲート誘電体厚Ｔ１を有してよい。第２ソース／ドレイン領域１５１８の対は第２半導体基板１５１０中にあり、各第２ゲート電極１５１４は第２ソース／ドレイン領域１５１８のそれぞれの対の第２ソース／ドレイン領域の間にある。
図２２Ａの断面図２２００Ａと図２２Ｂの回路図２２００Ｂに表されるように、第２トランジスタ１１０の上方に積み重ねられて第２トランジスタ１１０に電気的に結合される、第２相互接続構造１５１２と第２接合部分構造１５２６ｂが形成される。第２相互接続構造１５１２は、第２相互接続誘電体層１５２４中の複数の第２導電線１５２０と複数の第２導電性ビア１５２２とを含む。第２導電線１５２０と第２導電性ビア１５２２は、導電経路を定義するため交互に積み重ねられた、複数の第２ワイヤレベル及び複数の第２ビアレベルにそれぞれグループ化される。第２接合部分構造１５２６ｂは、第２相互接続構造１５１２を覆って第２相互接続構造１５１２に電気的に結合される。更に、第１接合部分構造１５２６ａのような第２接合部分構造１５２６ｂを説明したが、第１接合ビア１５３４が第１接合パッド１５３２から第２相互接続構造１５１２まで延伸することを除く。
図２２Ｂの回路図２２００Ｂを注視し、複数の第２トランジスタ１１０は、第２相互接続構造１５１２により電気的に相互接続された（図２２Ａを参照）、リセットトランジスタ１１８と、ソースフォロアトランジスタ１２０と、選択トランジスタ１２２とを含む。ソースフォロアトランジスタ１２０と選択トランジスタ１２２は直列に電気的に結合される。更に、リセットトランジスタ１１８は、ソースフォロアトランジスタ１２０のゲート電極に電気的に結合された（例えば、電気的に短絡した）ソース／ドレイン領域を有する。
図２３Ａの断面図２３００Ａと図２３Ｂの回路図２３００Ｂに表されるように、図２０の第１ＩＣチップ１０４ａが垂直に反転され、第１接合界面１５２８で図２２Ａ及び２２Ｂの第２ＩＣチップ１０４ｂに接合される。該接合は、図２０での画素センサ１０２の第１部分１０２ａから、そして図２２Ａ及び２２Ｂでの画素センサ１０２の第２部分１０２ｂから、画素センサ１０２を形成する。
画素センサ１０２が第１及び第２ＩＣチップ１０４ａ及び１０４ｂにまたがることから、画素センサ１０２は、そうでない場合よりも少ないトランジスタを第１ＩＣチップ１０４ａで有する。例えば、第１ＩＣチップ１０４ａで４つのトランジスタを有する代わりに、画素センサ１０２は第１ＩＣチップ１０４ａで１つのトランジスタのみを有してよい。つまり、これは画素センサ１０２が光検出素子１０６を微細化することなく第１ＩＣチップ１０４ａで微細化されることを可能とする。更に、画素センサ１０２が第１ＩＣチップ１０４ａで１つのみのゲート誘電体厚（例えば第１のゲート誘電体厚Ｔ１）を有するため、そうでない場合のものと比較し、第１トランジスタ１０８を形成する複雑さが低減される。このようにして、第１トランジスタ１０８はより容易に微細化することができる。そして、これは光検出素子１０６を微細化することなく画素センサ１０２を第１ＩＣチップ１０４ａで微細化することを更に可能とする。
光検出素子１０６は比較的大きく、第１ＩＣチップ１０４ａにはあるが第２ＩＣチップ１０４ｂにはないため、第１ＩＣチップ１０４ａでの画素センサ１０２の部分は画素センサ１０２の微細化を制限するものである。よって、第１ＩＣチップ１０４ａでの画素センサ１０２の微細化は、画素センサ１０２全体の微細化の効果を有することができる。上述したように、光検出素子１０６を微細化することなしに画素センサ１０２を微細化することができるため、画素センサ１０２の性能を小型サイズであっても高くすることができる。
図２４の断面図２４００に表されるように、図２３Ａ及び２３Ｂの構造が垂直に反転され、第２半導体基板１５１０は第２半導体基板１５１０の裏側１５１０ｂｓから薄型化される。該薄型化は、例えば、化学機械研磨（ＣＭＰ）等により実行されてよい。
また図２４の断面図２４００に表されるように、第２半導体基板１５１０の裏側１５１０ｂｓから第２相互接続構造１５１２まで第２半導体基板１５１０を通過して延伸する、ＴＳＶ１６３４が形成される。更に、ＴＳＶ１６３４は、ＴＳＶ誘電体層１６３６により第２半導体基板１５１０と第２相互接続誘電体層１５２４から分離されて形成される。
図２５の断面図２５００に表されるように、第３接合部分構造１６２４ａが第２半導体基板１５１０の裏側１５１０ｂｓ上に形成される。第３接合部分構造１６２４ａは、第２接合誘電体層１６２８中の第２接合パッド１６３０と第２接合ビア１６３２とを含む。第２接合パッド１６３０と第２接合誘電体層１６２８は共通接合面を形成し、第２接合ビア１６３２は第２接合パッド１６３０からＴＳＶ１６３４まで延伸する。
図２６、２７Ａ、２７Ｂに表されるように、ＡＳＩＣ７０２を含む第３ＩＣチップ１０４ｃが形成される。ＡＳＩＣ７０２は、それぞれ画素センサ１０２が第２ＩＣチップ１０４ｂで有する１つのみ、２つ、又はそれ以上のゲート誘電体厚のうちの最小ゲート誘電体厚以下の、１つのみ、２つ、又はそれ以上のゲート誘電体厚を有する。例えば、ＡＳＩＣ７０２は、第３ＩＣチップ１０４ｃで、第１のゲート誘電体厚Ｔ１を含む、２つのみ又はそれ以上のゲート誘電体厚を有する。
図２６の断面図２６００に表されるように、複数の第３トランジスタ７０４が第３半導体基板１６０８の表側１６０８ｆｓ上に形成される。１つの第３トランジスタ７０４のみが図示されていることに注意されたい。ただし、追加的な第３トランジスタが図２７Ｂに示される。第３トランジスタ７０４は、個別の第３ゲート電極１６１２と、個別の第３ゲート誘電体層１６１４と、個別の第３ソース／ドレイン領域１６１６の対とを含む。第３ゲート電極１６１２は、第３ゲート電極１６１２を第３半導体基板１６０８から分離する第３ゲート誘電体層１６１４とそれぞれ積み重ねられる。更に、第３ゲート誘電体層１６１４は、画素センサ１０２が第２ＩＣチップ１０４ｂで有する最小ゲート誘電体厚以下の厚さをそれぞれ有する。例えば、図示された第３トランジスタ７０４の第３ゲート誘電体層１６１４は第１のゲート誘電体厚Ｔ１を有してよい。第３ソース／ドレイン領域１６１６の対は第３半導体基板１６０８中にあり、各第３ゲート電極１６１２は、第３ソース／ドレイン領域１６１６のそれぞれの対の第３ソース／ドレイン領域の間にある。
図２７Ａの断面図２７００Ａと図２７Ｂの回路図２７００Ｂに表されるように、第３トランジスタ７０４上に積み重ねられて第３トランジスタ７０４に電気的に結合される、第３相互接続構造１６１０と第４接合部分構造１６２４ｂが形成される。第３相互接続構造１６１０は、第３相互接続誘電体層１６２２中の複数の第３導電線１６１８と複数の第３導電性ビア１６２０とを含む。第３導電線１６１８と第３導電性ビア１６２０は、導電経路を定義するため交互に積み重ねられた、複数の第３ワイヤレベル及び第３ビアレベルにそれぞれグループ化される。第３半導体基板１６１９を覆う、第３接合部分構造１６２４ａのような第４接合部分構造１６２４ｂを説明しているが、第２接合ビア１６３２が第２接合パッド１６３０から第３相互接続構造１６１０まで延伸することを除く。
図２７Ｂの回路図２７００Ｂを注視し、複数の第３トランジスタ７０４は、少なくとも１つのｎ型トランジスタ７０４ｎと、少なくとも１つのｐ型トランジスタ７０４ｐとを含む。ＡＳＩＣ７０２での省略符号は、０以上の追加的な第３トランジスタを表すために用いられていることに注意されたい。更に、ｎ型トランジスタ７０４ｎは第２のゲート誘電体厚Ｔ２を有し、ｐ型トランジスタ７０４ｐは第１のゲート誘電体厚Ｔ１を有する。
図２８Ａの断面図２８００Ａと図２８Ｂの回路図２８００Ｂに表されるように、図２５の構造が垂直に反転され、第２接合界面１６２６で図２７Ａ及び２７Ｂの第３ＩＣチップ１０４ｃに接合される。該接合は、画素センサ１０２をＡＳＩＣ７０２に電気的に結合する。
図２９の断面図２９００に表されるように、第１半導体基板１３０６が第１半導体基板１３０６の裏側１３０６ｂｓから薄型化される。該薄型化は、例えば、ＣＭＰ等により実行されてよい。
また図２９の断面図２９００に表されるように、第１半導体基板１３０６の裏側１３０６ｂｓ上で第１ＩＣチップ１０４ａの上方に積み重ねられる、裏側パッシベーション層１５３６、カラーフィルタ１５３８、及びマイクロレンズ１５４０が形成される。裏側パッシベーション層１５３６は誘電体であり、放射線を透過する。カラーフィルタ１５３８は、裏側パッシベーション層１５３６とマイクロレンズ１５４０の間にある。更に、カラーフィルタ１５３８は、第２のカラー波長を遮断しつつ第１のカラー波長を伝達するよう構成される。マイクロレンズ１５４０は、量子効率を高めるため、入射放射線を光検出素子１０６上に集中させるよう構成される。
図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９を方法を参照して説明したが、これら図に示された構造は該方法に限定されず、該方法とは別れて独立することができることを理解されたい。図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９を一連の行為として説明したが、他の実施形態において、行為の順序が変えられてよいことを理解されたい。図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は行為の特定の組を図示且つ説明しているが、他の実施形態において、図示及び／又は説明されたいくつかの行為は省かれてよい。更に、他の実施形態において、図示及び／又は説明していない行為が含まれてよい。
図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９は特定の複数のゲート誘電体厚を有するイメージセンサの形成を表しているが、他の複数のゲート誘電体厚も可能である。例えば、第１、第２、及び第３ＩＣチップ１０４ａ～１０４ｃの複数のゲート誘電体厚は、代替的に、図１、２、３Ａ～３Ｃ、４～８、９Ａ～９Ｄ、１０～１３、１４Ａ～１４Ｄ、１５、１６Ａ～１６Ｃ、１７に関して説明した実施形態といった、上述した実施形態のいずれかに基づき形成されてよい。更に、図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９はイメージセンサの単一の画素センサ１０２の形成を表しているが、画素センサ１０２の複数のインスタンスが同時に形成されてよいことを理解されたい。これら複数のインスタンスは、例えば、例えば、図１０～１２に見られるグリッドパターンに形成されてよい。
図３０を参照し、図１８、１９Ａ、１９Ｂ、２０、２１、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４～２６、２７Ａ、２７Ｂ、２８Ａ、２８Ｂ、２９の方法のいくつかの実施形態のブロック図３０００を提供する。
３００２で、画素センサの第１部分を含む第１ＩＣチップが形成され、画素センサの第１部分は１つのみのゲート誘電体厚を有する。例えば、図１８、１９Ａ、１９Ｂ、２０を参照されたい。そのような形成は、例えば、１）３００２ａで、第１半導体基板中に光検出素子を形成すること（例えば図１８を参照）と、２）３００２ｂで、第１半導体基板の表側を覆う保護層と第１ゲート電極層を堆積すること（例えば図１８を参照）と、３）３００２ｃで、光検出素子に隣接し且つ１つのみのゲート誘電体厚を有する第１トランジスタを形成するため、第１ゲート電極層をパターン化すること（例えば図１９Ａと１９Ｂを参照）と、４）３００２ｄで、第１トランジスタを覆って第１トランジスタに電気的に結合された第１相互接続構造を形成すること（例えば図２０を参照）とを含んでよい。
３００４で、画素センサの第２部分を含む第２ＩＣチップが形成され、画素センサの第２部分は、複数の第２トランジスタを含み、それぞれ画素センサの第１部分が有する１つのみのゲート誘電体厚以下である、１つのみ、２つ、又はそれ以上のゲート誘電体厚を有する。例えば、図２１、２２Ａ、２２Ｂを参照されたい。
３００６で、第１ＩＣチップと第２ＩＣチップが第１接合界面で共に接合される。例えば、図２３Ａと２３Ｂを参照されたい。
３００８で、第２ＩＣチップの第２半導体基板を通過し、第２半導体基板の表側上にある第２ＩＣチップの第２相互接続構造まで延伸する、ＴＳＶが形成される。例えば、図２４を参照されたい。
３０１０で、第２半導体基板の裏側上のＴＳＶを覆ってＴＳＶに電気的に結合される、接合構造が形成される。例えば、図２５を参照されたい。
３０１２で、ＡＳＩＣを含む第３ＩＣチップが形成され、ＡＳＩＣは、複数の第３トランジスタを含み、それぞれ画素センサの第２部分が有する１つのみ、２つ、又はそれ以上のゲート誘電体厚以下である、１つのみ、２つ、又はそれ以上のゲート誘電体厚を有する。例えば、図２６、２７Ａ、２７Ｂを参照されたい。
３０１４で、第２ＩＣチップと第３ＩＣチップが第２接合界面で共に接合される。例えば、図２８Ａと２８Ｂを参照されたい。
３０１６で。第１半導体基板が第１半導体基板の裏側から薄型化される。例えば、図２９を参照されたい。
３０１８で、第１半導体基板の裏側上の第１ＩＣチップの上方に積み重ねられる、裏側パッシベーション層、カラーフィルタ、及びマイクロレンズが形成される。例えば、図２９を参照されたい。
図３０のブロック図３０００は一連の行為又はイベントを図示且つ説明しているが、そのような行為又はイベントの図示された順序は、限定を意味するものとして解釈されないことを理解されたい。例えば、いくつかの行為は、ここで図示及び／又は説明されたものとは異なる順序及び／又は他の行為又はイベントと同時に起こってよい。更に、全ての行為がここでの説明の１つ又は複数の様態又は実施形態を実装するために必要であるわけではなく、ここで示された１つ又は複数の行為は、１つ又は複数の別の行為及び／又は段階において行われてもよい。
いくつかの実施形態において、本開示は、第１ＩＣチップと、第１ＩＣチップに積層された第２ＩＣチップと、第１及び第２ＩＣチップにまたがる画素センサとを有するイメージセンサを提供し、画素センサは、第１ＩＣチップにおいて第１トランジスタと光検出素子とを含み、第２ＩＣチップにおいて複数の第２トランジスタを更に含み、第１トランジスタは第１の厚さを有するゲート誘電体層を含み、複数の第２トランジスタは第１の厚さ以下の第２の厚さを有する個別のゲート誘電体層を含む。いくつかの実施形態において、画素センサは４Ｔ型ＡＰＳである。いくつかの実施形態において、画素センサは、第１ＩＣチップにおいて１つのみのトランジスタを有し、第２ＩＣチップにおいて３つのみ又はそれ以上のトランジスタを有する。いくつかの実施形態において、各第２の厚さは第１の厚さ未満である。いくつかの実施形態において、複数の第２トランジスタは、リセットトランジスタと、ソースフォロアトランジスタと、選択トランジスタとを含み、ソースフォロアトランジスタと選択トランジスタは直列に電気的に結合され、ソースフォロアトランジスタのゲート電極はリセットトランジスタのソース／ドレイン領域及び第１トランジスタのソース／ドレイン領域と電気的に短絡している。いくつかの実施形態において、画素センサは複数の列及び複数の欄において繰り返され、画素センサの繰り返しは重ならない。いくつかの実施形態において、画素センサは１つのみの光検出素子を有する。いくつかの実施形態において、画素センサは、該光検出素子を含む複数の光検出素子と、該第１トランジスタを含む複数の第１トランジスタとを有し、複数の第１トランジスタは一対一対応で複数の光検出素子と対応し、共通ノードに電気的に結合される。
いくつかの実施形態において、本開示は、第１半導体基板と、第１半導体基板上の隣接した光検出素子と第１トランジスタと、第２半導体基板と、第２半導体基板上の複数の第２トランジスタと、第２半導体基板が第１及び第３半導体基板の間となるよう第１及び第２半導体基板と積層された第３半導体基板と、第３半導体基板上の複数の第３トランジスタとを含む、もう１つのイメージセンサを提供し、光検出素子と第１トランジスタと第２トランジスタは画素センサを形成し、第２トランジスタの各ゲート誘電体厚は、包括的に、第１トランジスタのゲート誘電体厚と、第３トランジスタ中の最大ゲート誘電体厚との間にある。いくつかの実施形態において、第３トランジスタは、画素センサに電気的に結合されたＡＳＩＣを形成する。いくつかの実施形態において、複数の第２トランジスタの各ゲート誘電体厚は、第１トランジスタのゲート誘電体厚未満である。いくつかの実施形態において、複数の第３トランジスタ中の最大ゲート誘電体厚は、第２トランジスタの各ゲート誘電体厚未満である。いくつかの実施形態において、画素センサは、第２半導体基板で２つのみの異なるゲート誘電体厚を有する。いくつかの実施形態において、複数の第２トランジスタはソースフォロアトランジスタを含み、ソースフォロアトランジスタのゲート電極は第１トランジスタのソース／ドレイン領域と電気的に短絡し、ソースフォロアトランジスタのゲート誘電体厚は第１トランジスタのゲート誘電体厚未満である。
いくつかの実施形態において、本開示はイメージセンサの形成方法を提供する。該方法は、第１基板中に光検出素子を形成することと、第１基板上に光検出素子に隣接した第１トランジスタを形成することであって、光検出素子と第１トランジスタは第１画素センサ部分を形成することと、第１トランジスタと光検出素子を覆う第１相互接続構造を形成して、更に第１トランジスタに電気的に結合することとを含む、第１ＩＣチップを形成することと、第２基板上に複数の第２トランジスタを形成することであって、第２トランジスタが第２画素センサ部分を形成することと、第２トランジスタを覆い且つ第２トランジスタに電気的に結合された第２相互接続構造を形成することとを含む、第２ＩＣチップを形成することと、画素センサを形成するため第１及び第２画素センサ部分が積み重ねられて共に電気的に結合されるよう、第１及び第２ＩＣチップを共に接合することとを含み、第１トランジスタは第１の厚さのゲート誘電体層を含み、第２トランジスタは第１の厚さ以下の第２の厚さのゲート誘電体層を含む。いくつかの実施形態において、第１トランジスタを形成することは、光検出素子を覆い且つ第１の厚さを有する誘電体保護層を堆積することと、誘電体保護層を覆うゲート電極層を堆積することと、誘電体保護層により第１基板から分離されたゲート電極を形成するためにゲート電極層をパターン化することとを含み、誘電体保護層は接合後に光検出素子を覆い続ける。いくつかの実施形態において、該接合することは、第１及び第２ＩＣチップそれぞれの金属パッドが１つの界面で共に接合され、第１及び第２ＩＣチップそれぞれの誘電体層が該界面で共に接合される接合により実行される。いくつかの実施形態において、該方法は、第３基板上に複数の第３トランジスタを形成することであって、第３トランジスタは第１及び第２の厚さのそれぞれ以下の第３の厚さの個別のゲート誘電体層を含むことと、第３トランジスタを覆う第３相互接続構造を形成することであって、第３トランジスタと第３相互接続構造はＡＳＩＣを形成することとを含む、第３ＩＣチップを形成することと、第２ＩＣチップが第１ＩＣチップと第３ＩＣチップの間となり、ＡＳＩＣが画素センサに電気的に結合されるよう、第２ＩＣチップと第３ＩＣチップを共に接合することとを更に含む。いくつかの実施形態において、第１ＩＣチップを形成することは、グリッドパターンに配置された第１画素センサ部分の複数のインスタンスを形成することを含み、第２ＩＣチップを形成することは、グリッドパターンに配置された第２画素センサ部分の複数のインスタンスを形成することを含み、第２画素センサ部分の複数のインスタンスが一対一対応で第１画素センサ部分の複数のインスタンスに対応する。
上記は、当業者が本開示の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
本開示のイメージセンサ及びイメージセンサの形成方法は、小型サイズであっても画素センサの高性能の要件が高い応用に用いることができる。
１００、３００Ａ、３００Ｂ、３００Ｃ、４００、５００、６００、７００、９００Ａ～９００Ｄ、１９００Ｂ、２２００Ｂ、２３００Ｂ、２７００Ｂ、２８００Ｂ：回路図
１０２：画素センサ
１０４ａ：第１ＩＣチップ
１０４ｂ：第２ＩＣチップ
１０４ｃ：第３ＩＣチップ
１０６：光検出素子
１０８：第１トランジスタ
１１０：第２トランジスタ
１１２：画素回路
１１４：グランド
１１６：転送トランジスタ
１１８：リセットトランジスタ
１２０：ソースフォロアトランジスタ
１２２：選択トランジスタ
２００、８００、１０００、１２００、１３００、１４００Ａ～１４００Ｄ、１５００、１６００Ａ～１６００Ｃ、１７００、１８００、１９００Ａ、２０００、２１００、２２００Ａ、２３００Ａ、２４００、２５００、２６００、２７００Ａ、２８００Ａ、２９００：断面図
２０２、８０２：放射線
６０２：補助画素回路
７０２：ＡＳＩＣ
７０４：第３トランジスタ
７０４ｐ：ｐ型トランジスタ
７０４ｎ：ｎ型トランジスタ
１１００：平面視レイアウト図
１３０２：第１ゲート誘電体層
１３０４：保護層
１３０６：第１半導体基板
１３０６ｂｓ：第１半導体基板の裏側
１３０６ｆｓ：第１半導体基板の表側
１３０８：コレクタ領域
１３１０：第１ゲート電極
１３１２：第１ソース／ドレイン領域の対
１３１４：第１チャネル領域
１４０２：誘電体層
１５０２：第１相互接続構造
１５０４：第１導電線
１５０６：第１導電性ビア
１５０８：第１相互接続誘電体層
１５１０：第２半導体基板
１５１０ｂｓ：第２半導体基板の裏側
１５１０ｆｓ：第２半導体基板の表側
１５１２：第２相互接続構造
１５１４：第２ゲート電極
１５１６：第２ゲート誘電体層
１５１８：第２ソース／ドレイン領域の対
１５２０：第２導電線
１５２２：第２導電性ビア
１５２４：第２相互接続誘電体層
１５２６：第１接合構造
１５２６ａ：第１接合構造
１５２６ｂ：第２接合構造
１５２８：第１接合界面
１５３０：第１接合誘電体層
１５３２：第１接合パッド
１５３４：第１接合ビア
１５３６：裏側パッシベーション層
１５３８：カラーフィルタ
１５４０：マイクロレンズ
１６０２：表側パッシベーション層
１６０４、１６３４：基板貫通ビア（ＴＳＶ）
１６０６、１６３６：ＴＳＶ誘電体層
１６０８：第３半導体基板
１６０８ｆｓ：第３半導体基板の表側
１６１０：第３相互接続構造
１６１２：第３ゲート電極
１６１４：第３ゲート誘電体層
１６１６：第３ソース／ドレイン領域の対
１６１８：第３導電線
１６２０：第３導電性ビア
１６２２：第３相互接続誘電体層
１６２４：第２接合構造
１６２４ａ：第３接合部分構造
１６２４ｂ：第４接合部分構造
１６２６：第２接合界面
１６２８：第２接合誘電体層
１６３０：第２接合パッド
１６３２：第２接合ビア
１７０２：トレンチアイソレーション構造
１８０２：第１ゲート電極層
３０００：ブロック図
３００２、３００２ａ、３００２ｂ、３００２ｃ、３００２ｄ、３００４、３００６、３００８、３０１０、３０１２、３０１４、３０１６、３０１８：行為
Ａ－Ａ’：線
Ｃ１、Ｃ２、Ｃ３、ＣＮ：欄
ＦＤ：フローティング拡散ノード
ＯＵＴ：出力
Ｒ１、Ｒ２、Ｒ３、ＲＭ：列
ＳＥＬ：選択信号
Ｔ１：第１のゲート誘電体厚
Ｔ２：第２のゲート誘電体厚
Ｔ３：第３のゲート誘電体厚
Ｔ４：第４のゲート誘電体厚
ＴＸ：転送信号
ＶＤＤ：電源電圧
Ｖｒｓｔ：リセット電圧

Claims (20)

  1. 第１集積回路（ＩＣ）チップと、
    前記第１ＩＣチップと積層された第２ＩＣチップと、
    前記第１ＩＣチップと前記第２ＩＣチップとにまたがる画素センサと
    を含み、
    前記画素センサが前記第１ＩＣチップにおいて第１トランジスタと光検出素子とを含み、前記第２ＩＣチップにおいて複数の第２トランジスタを更に含み、
    前記第１トランジスタが第１の厚さのゲート誘電体層を含み、前記複数の第２トランジスタが前記第１の厚さ以下の第２の厚さの個別のゲート誘電体厚を含む、
    イメージセンサ。
  2. 前記画素センサが４トランジスタ（４Ｔ）型アクティブ画素センサ（ＡＰＳ）である、請求項１に記載のイメージセンサ。
  3. 前記画素センサが、前記第１ＩＣチップにおいて１つのみのトランジスタを有し、前記第２ＩＣチップにおいて３つのみ又はそれ以上のトランジスタを有する、請求項１に記載のイメージセンサ。
  4. 各前記第２の厚さが前記第１の厚さ未満である、請求項１に記載のイメージセンサ。
  5. 前記複数の第２トランジスタが、リセットトランジスタと、ソースフォロアトランジスタと、選択トランジスタとを含み、
    前記ソースフォロアトランジスタと前記選択トランジスタとが直列に電気的に結合され、
    前記ソースフォロアトランジスタのゲート電極が、前記リセットトランジスタのソース／ドレイン領域及び前記第１トランジスタのソース／ドレイン領域と電気的に短絡している、
    請求項１に記載のイメージセンサ。
  6. 前記画素センサが複数の列及び複数の欄において繰り返され、前記画素センサの繰り返しが重ならない、請求項１に記載のイメージセンサ。
  7. 前記画素センサが１つのみの光検出素子を有する、請求項６に記載のイメージセンサ。
  8. 前記画素センサが、前記光検出素子を含む複数の光検出素子と、前記第１トランジスタを含む複数の第１トランジスタとを含み、前記複数の第１トランジスタが一対一対応で前記複数の光検出素子と対応し、共通ノードに電気的に結合される、請求項６に記載のイメージセンサ。
  9. 第１半導体基板と、
    前記第１半導体基板上で隣接した光検出素子と第１トランジスタと、
    第２半導体基板と、
    前記第２半導体基板上の複数の第２トランジスタと、
    前記第１半導体基板と前記第２半導体基板とに積層された第３半導体基板と、
    前記第３半導体基板上の複数の第３トランジスタと
    を含み、
    前記第２半導体基板が、前記第１半導体基板と前記第３半導体基板との間にあり、前記第１半導体基板と前記第３半導体基板から間隔が空けられており、
    前記光検出素子と前記第１トランジスタと前記複数の第２トランジスタとが画素センサを形成し、
    前記複数の第２トランジスタの各ゲート誘電体厚が、包括的に、前記第１トランジスタのゲート誘電体厚と前記複数の第３トランジスタ中の最大ゲート誘電体厚との間にある、
    イメージセンサ。
  10. 前記複数の第３トランジスタが、前記画素センサに電気的に結合された特定用途向け集積回路（ＡＳＩＣ）を形成する、請求項９に記載のイメージセンサ。
  11. 前記複数の第２トランジスタの各ゲート誘電体厚が、前記第１トランジスタのゲート誘電体厚未満である、請求項９に記載のイメージセンサ。
  12. 前記複数の第３トランジスタ中の前記最大ゲート誘電体厚が、前記複数の第２トランジスタの各ゲート誘電体厚未満である、請求項１１に記載のイメージセンサ。
  13. 前記画素センサが前記第２半導体基板で２つのみの異なるゲート誘電体厚を有する、請求項９に記載のイメージセンサ。
  14. 前記複数の第２トランジスタがソースフォロアトランジスタを含み、
    前記ソースフォロアトランジスタのゲート電極が前記第１トランジスタのソース／ドレイン領域と電気的に短絡しており、
    前記ソースフォロアトランジスタのゲート誘電体厚が前記第１トランジスタの前記ゲート誘電体厚未満である、
    請求項９に記載のイメージセンサ。
  15. イメージセンサの形成方法であって、
    第１基板中に光検出素子を形成することと、
    前記第１基板上に前記光検出素子に隣接した第１トランジスタを形成することであって、前記光検出素子と前記第１トランジスタが第１画素センサ部分を形成することと、
    前記第１トランジスタと前記光検出素子とを覆い、更に前記第１トランジスタに電気的に結合された、第１相互接続構造を形成することと
    を含む、
    第１集積回路（ＩＣ）チップを形成することと、
    第２基板上に複数の第２トランジスタを形成することであって、前記第２トランジスタが第２画素センサ部分を形成することと、
    前記第２トランジスタを覆い且つ前記第２トランジスタに電気的に結合された、第２相互接続構造を形成することと
    を含む、
    第２ＩＣチップを形成することと、
    画素センサを形成するため前記第１画素センサ部分と前記第２画素センサ部分が積み重ねられて共に電気的に結合されるよう、前記第１ＩＣチップと前期第２ＩＣチップを共に接合することと
    を含み、
    前記第１トランジスタが第１の厚さのゲート誘電体厚を含み、
    前記複数の第２トランジスタが前記第１の厚さ以下の第２の厚さの個別のゲート誘電体厚を含む、
    方法。
  16. 前記第１トランジスタを形成することが、
    前記光検出素子を覆い且つ前記第１の厚さを有する誘電体保護層を堆積することと、
    前記誘電体保護層を覆うゲート電極層を堆積することと、
    前記誘電体保護層により前記第１基板から分離されたゲート電極を形成するため、前記ゲート電極層をパターン化することと
    を含み、
    前記誘電体保護層が接合後に前記光検出素子を覆い続ける、
    請求項１５に記載の方法。
  17. 前記接合することが、前記第１ＩＣチップ及び前記第２ＩＣチップそれぞれの金属パッドが１つの界面で共に接合され、前記第１ＩＣチップ及び前記第２ＩＣチップそれぞれの誘電体層が前記界面で共に接合される接合により実行される、請求項１５に記載の方法。
  18. 前記第１の厚さが、前記第１トランジスタのゲート電極から前記第１基板まで延在する、請求項１５に記載の方法。
  19. 第３基板上に複数の第３トランジスタを形成することであって、前記複数の第３トランジスタが前記第１の厚さ及び前記第２の厚さのそれぞれ以下の第３の厚さの個別のゲート誘電体厚を含むことと、
    前記第３トランジスタを覆う第３相互接続構造を形成することであって、前記第３トランジスタと前記第３相互接続構造とが特定用途向け集積回路（ＡＳＩＣ）を形成することと
    を含む、
    第３ＩＣチップを形成することと、
    前記第２ＩＣチップが前記第１ＩＣチップと前記第３ＩＣチップとの間となり、前記ＡＳＩＣが前記画素センサに電気的に結合されるよう、前記第２ＩＣチップと前期第３ＩＣチップを共に接合することと
    を更に含む、
    請求項１５に記載の方法。
  20. 前記第１ＩＣチップを形成することが、グリッドパターンに配置された前記第１画素センサ部分の複数のインスタンスを形成することを含み、
    前記第２ＩＣチップを形成することが、グリッドパターンに配置された前記第２画素センサ部分の複数のインスタンスを形成することを含み、
    前記第２画素センサ部分の前記複数のインスタンスが、一対一対応で前記第１画素センサ部分の前記複数のインスタンスに対応する、
    請求項１５に記載の方法。
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