JP2019004001A - 固体撮像素子およびその製造方法 - Google Patents

固体撮像素子およびその製造方法 Download PDF

Info

Publication number
JP2019004001A
JP2019004001A JP2017116281A JP2017116281A JP2019004001A JP 2019004001 A JP2019004001 A JP 2019004001A JP 2017116281 A JP2017116281 A JP 2017116281A JP 2017116281 A JP2017116281 A JP 2017116281A JP 2019004001 A JP2019004001 A JP 2019004001A
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor substrate
solid
light
light receiving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017116281A
Other languages
English (en)
Other versions
JP6920110B2 (ja
Inventor
佐藤　英則
Hidenori Sato
英則 佐藤
國清　辰也
Tatsuya Kunikiyo
辰也 國清
洋太郎 後藤
Yotaro Goto
洋太郎 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017116281A priority Critical patent/JP6920110B2/ja
Priority to US15/937,162 priority patent/US20180358393A1/en
Publication of JP2019004001A publication Critical patent/JP2019004001A/ja
Application granted granted Critical
Publication of JP6920110B2 publication Critical patent/JP6920110B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14629—Reflectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Element Separation (AREA)

Abstract

【課題】１つの画素内に、縦方向に積層された２以上のフォトダイオードを有する固体撮像素子において、隣り合う画素のそれぞれのフォトダイオード同士の間での電子の移動を防ぐ。【解決手段】フォトダイオードＰＤ１および配線層を含む第１半導体ウェハの裏面と、フォトダイオードＰＤ２および配線層を含む第２半導体ウェハの裏面とを接合することで固体撮像素子を形成する。ここで、第１半導体ウェハを構成する半導体基板ＳＢ１を貫通する素子分離領域ＥＩ１と、第２半導体ウェハを構成する半導体基板ＳＢ２を貫通する素子分離領域ＥＩ２とを形成することで、画素ＰＥのフォトダイオードＰＤ１、ＰＤ２のそれぞれを、他の画素ＰＥと分離する。【選択図】図４

Description

本発明は、固体撮像素子およびその製造方法に関し、特に、縦方向に２以上の光電変換部を積層した固体撮像素子に適用して有効な技術に関するものである。
デジタルカメラなどに用いられる固体撮像素子（固体撮像装置、画像素子、イメージセンサ）として、半導体基板の主面に受光素子（光電変換部）であるフォトダイオードを設けた装置が知られている。
特許文献１（特開２０１６−１６７５３０号公報）には、１つの画素内において、複数の光電変換部を上下方向に積層した固体撮像素子が記載されており、上下方向に重なる光電変換部同士の間に光学干渉膜を形成することが記載されている。
特開２０１６−１６７５３０号公報
特許文献１には、エピタキシャル層上に他のエピタキシャル層を形成した後、それらのエピタキシャル層のそれぞれに素子を形成する固体撮像素子の製造方法が記載されている。また、特許文献１には、エピタキシャル層を備えた第１基板上に、他のエピタキシャル層を備えた第２基板を貼り合わせた後、それらのエピタキシャル層のそれぞれに素子を形成することが記載されている。これらの製造方法で固体撮像素子を形成する場合、上下のエピタキシャル層のそれぞれに素子を形成する際などに支持基板を張り直す工程が複数必要となるため、固体撮像素子の製造コストが増大する問題がある。
また、横方向に隣り合う画素同士の間を、フォトダイオードの大部分を構成する第１導電型の半導体層とは異なる第２導電型の半導体領域により分離し、画素間の分離に絶縁膜を用いない場合、画素同士の間で電子が移動するため、固体撮像素子の撮像性能が低下する問題がある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である固体撮像素子は、絶縁膜を介して積層された第１半導体基板および第２半導体基板と、第１半導体基板に形成された第１光電変換部および第２半導体基板に形成された第２光電変換部を備えた画素と、第１半導体基板を貫通する第１素子分離領域と、第２半導体基板を貫通する第２素子分離領域とを有するものである。
また、他の実施の形態である固体撮像素子の製造方法は、第１光電変換部および第１光電変換部上の配線層を備えた第１半導体基板と、第２光電変換部および第２光電変換部上の配線層を備えた第２半導体基板とを用意し、第１半導体基板の裏面と第２半導体基板の裏面とを絶縁膜を介して接合するものである。
本願において開示される一実施の形態によれば、固体撮像素子の性能を向上させることができる。
また、本願において開示される一実施の形態によれば、固体撮像素子の製造コストを低減することができる。
本発明の実施の形態１である固体撮像素子を示す平面図である。 本発明の実施の形態１である固体撮像素子を示す平面図である。 本発明の実施の形態１である固体撮像素子を構成する画素の等価回路図である。 本発明の実施の形態１である固体撮像素子を示す断面図である。 本発明の実施の形態１である固体撮像素子の製造工程中の断面図である。 図５に続く固体撮像素子の製造工程中の断面図である。 図６に続く固体撮像素子の製造工程中の断面図である。 図７に続く固体撮像素子の製造工程中の断面図である。 図８に続く固体撮像素子の製造工程中の断面図である。 図９に続く固体撮像素子の製造工程中の断面図である。 図１０に続く固体撮像素子の製造工程中の断面図である。 図１１に続く固体撮像素子の製造工程中の断面図である。 本発明の実施の形態１の変形例１である固体撮像素子を示す平面図である。 本発明の実施の形態１の変形例２である固体撮像素子を示す断面図である。 本発明の実施の形態１の変形例２である固体撮像素子の製造工程中の断面図である。 図１５に続く固体撮像素子の製造工程中の断面図である。 図１６に続く固体撮像素子の製造工程中の断面図である。 本発明の実施の形態１の変形例３である固体撮像素子の製造工程中の断面図である。 図１８に続く固体撮像素子の製造工程中の断面図である。 図１９に続く固体撮像素子の製造工程中の断面図である。 図２０に続く固体撮像素子の製造工程中の断面図である。 本発明の実施の形態２である固体撮像素子を示す断面図である。 本発明の実施の形態２である固体撮像素子の製造工程中の断面図である。 本発明の実施の形態２の変形例１である固体撮像素子を示す断面図である。 本発明の実施の形態２の変形例１である固体撮像素子の製造工程中の断面図である。 本発明の実施の形態２の変形例２である固体撮像素子を示す断面図である。 本発明の実施の形態２の変形例２である固体撮像素子の製造工程中の断面図である。 本発明の実施の形態２の変形例２である固体撮像素子の製造工程中の断面図である。 本発明の実施の形態２の変形例３である固体撮像素子を示す断面図である。 本発明の実施の形態２の変形例３である固体撮像素子の製造工程中の断面図である。 本発明の実施の形態３である固体撮像素子を示す断面図である。 本発明の実施の形態３である固体撮像素子を示す平面図である。 光の波長とカラーフィルタの透過率との関係を示すグラフである。 本発明の実施の形態３である固体撮像素子の製造工程中の断面図である。 本発明の実施の形態３の変形例１である固体撮像素子を示す断面図である。 本発明の実施の形態３の変形例１である固体撮像素子の製造工程中の断面図である。 本発明の実施の形態３の変形例２である固体撮像素子を示す断面図である。 本発明の実施の形態３の変形例２である固体撮像素子の製造工程中の断面図である。 本発明の実施の形態３の変形例３である固体撮像素子を示す断面図である。 本発明の実施の形態３の変形例４である固体撮像素子を示す断面図である。 比較例である固体撮像素子を示す断面図である。 比較例である固体撮像素子の製造工程中の断面図である。 比較例である固体撮像素子の製造工程中の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ＋」の順に不純物濃度が高くなる。
（実施の形態１）
本実施の形態の固体撮像素子は、受光素子（光電変換部、光電変換素子）であるフォトダイオードを、縦方向、つまり半導体基板の主面に対して垂直な方向（垂直方向、鉛直方向、上下方向）に複数設けた構造を有するものであり、特に、垂直方向および水平方向において隣り合うフォトダイオード同士の間を絶縁膜により分離することで、フォトダイオード同士の相互間における電子の移動を防ぐものである。縦方向に積層されたフォトダイオードを有する本実施の形態の固体撮像素子は、フォトダイオードを備えた半導体ウェハを２つ用意し、それの半導体ウェハの裏面同士を互いに貼り合わせることで形成することができる。
＜固体撮像素子の構造および画素の動作＞
以下に、図１〜図４を用いて、本実施の形態１の固体撮像素子の構造と、固体撮像素子を構成する画素の動作を説明する。図１および図２は、本実施の形態である固体撮像素子の構成を示す平面図である。図３は、本実施の形態の固体撮像素子を示す等価回路図である。図４は、本実施の形態の固体撮像素子を示す断面図である。
図１には、固体撮像素子（半導体チップ）全体の模式的な平面構造を示している。図２には、１つの画素の平面図を示している。図３には、１つの画素のうち、１つの光電変換部と当該光電変換部の周辺トランジスタとを含む等価回路図を示している。図４には、左側から順に画素領域ＰＥＲおよび周辺回路領域ＣＲを示しており、画素領域ＰＥＲには、１つの画素のみを示している。
ここでは画素の一例として、ＣＭＯＳイメージセンサにおいて画素実現回路として使用される４トランジスタ型の画素を想定して説明を行うが、それに限るものではない。すなわち、各画素は積層された複数の光電変換部を有し、１つの光電変換部であるフォトダイオードを備えた受光領域の周囲には、転送トランジスタと、周辺トランジスタである３つのトランジスタとが配置されている。ここで、周辺トランジスタとは、リセットトランジスタ、増幅トランジスタおよび選択トランジスタのそれぞれを指す。
本実施の形態の固体撮像素子である固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。図１に示すように、固体撮像素子ＩＳは、画素領域（画素アレイ領域）ＰＥＲと、画素領域ＰＥＲの周囲を平面視において囲む周辺回路領域ＣＲとを有している。画素領域ＰＥＲには、複数の画素ＰＥが行列状に配置されている。つまり、固体撮像素子ＩＳを構成する半導体基板の上面には、複数の画素ＰＥが、固体撮像素子ＩＳを構成する半導体基板の主面に沿うＸ方向およびＹ方向にアレイ状に並んでいる。図１に示すＸ方向は、画素ＰＥが配列されている行方向に沿う方向である。また、当該Ｘ方向に対して直交するＹ方向は、画素ＰＥが配列されている列方向に沿う方向である。
平面視において、図１に示す各画素ＰＥの面積の大部分は、受光部（受光素子）であるフォトダイオードが占めている。画素領域ＰＥＲ、画素ＰＥおよびフォトダイオードは、平面視において矩形の形状を有している。周辺回路領域ＣＲは、例えば画素読み出し回路、出力回路、行選択回路および制御回路などを備えている。
複数の画素ＰＥのそれぞれは、照射される光の強度に応じた信号を生成する部分であり、それぞれの画素ＰＥが、縦方向に積層された複数の光電変換部を有している。行選択回路は、複数の画素ＰＥを行単位で選択する。行選択回路によって選択された画素ＰＥは、生成した信号を出力線に出力する。読み出し回路は、画素ＰＥからに出力された信号を読み出して出力回路に出力する。読み出し回路は、複数の画素ＰＥの信号を読み出す。出力回路は、読み出し回路が読み出した画素ＰＥの信号を、固体撮像素子ＩＳの外部に出力する。制御回路は、固体撮像素子ＩＳ全体の動作を統括的に管理し、固体撮像素子ＩＳの他の構成要素の動作を制御する。
本実施の形態では、１つの画素ＰＥは、縦方向に積層された第１の半導体基板および第２の半導体基板のそれぞれに形成されたフォトダイオードを有している。つまり、１つの画素ＰＥは、積層された２つのフォトダイオードを有している。積層されたそれぞれのフォトダイオードには、周辺トランジスタなどが接続されている。ここで、図２に、第１の半導体基板の主面（第１主面）近傍に形成されたフォトダイオードと、当該フォトダイオードの周囲のトランジスタおよび素子分離領域を示し、それらの素子からなる回路を図３に示す。第２の半導体基板に形成された素子のレイアウトおよび回路の構成は、第１の半導体基板に形成された素子のレイアウトおよび回路の構成と同様である。よって、ここでは、第２の半導体基板の主面（第２主面）に形成されたフォトダイオードおよび周辺トランジスタなどの素子のレイアウトおよび回路の図示は省略する。
図２に示すように、１つの画素ＰＥは、第１の半導体基板の主面側にフォトダイオードＰＤ１および複数の周辺トランジスタを有しており、平面視におけるフォトダイオードＰＤ１の周りは、素子分離領域ＥＩおよびＥＩ１により囲まれている。フォトダイオードＰＤ１は平面視において矩形の形状を有している。ただし、フォトダイオードＰＤ１が形成された活性領域は、当該矩形の形状の１辺から平面視において一部突出した部分を有しており、当該突出した部分の近傍に転送トランジスタＴＸが形成されている。
転送トランジスタＴＸは、当該突出した部分に形成された浮遊拡散容量部（浮遊拡散領域）ＦＤと、上記矩形の形状部分に形成されたフォトダイオードＰＤ１を構成するｎ型半導体領域とをソース・ドレイン領域として有し、平面視において当該ソース・ドレイン領域間に形成されたゲート電極ＧＴを有している。
また、１つの画素ＰＥ内において、フォトダイオードＰＤ１と隣り合う領域には、接地領域ＧＮＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬが形成されている。本願では、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれを周辺トランジスタと呼ぶ。ここでは、フォトダイオードＰＤ１および転送トランジスタＴＸと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬと、接地領域ＧＮＤとは、それぞれ素子分離領域ＥＩにより区切られた別々の活性領域に形成されている。増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬは、同一の活性領域に形成されており、互いのソース・ドレイン領域のうち一方を活性領域内において共有している。
選択トランジスタＳＥＬはゲート電極ＧＳを有し、増幅トランジスタＡＭＩはゲート電極ＧＡを有し、リセットトランジスタＲＳＴは、ゲート電極ＧＲを有している。ゲート電極ＧＴ、ＧＳ、ＧＡおよびＧＲは、いずれも第１の半導体基板上にゲート絶縁膜を介して形成されている。浮遊拡散容量部ＦＤ、接地領域ＧＮＤ、ゲート電極ＧＴ、ＧＳ、ＧＡおよびＧＲのそれぞれには、第１の半導体基板の主面（第１主面）上に形成されたコンタクトプラグＣＰが電気的に接続されている。また、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩおよびリセットトランジスタＲＳＴのそれぞれのソース・ドレイン領域のうち、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが互いに共有するソース・ドレイン領域以外のソース・ドレイン領域には、コンタクトプラグＣＰが電気的に接続されている。なお、フォトダイオードＰＤ１にはコンタクトプラグＣＰは接続されていない。
平面視において、画素ＰＥの第１の半導体基板の主面には、画素ＰＥの周縁部に沿って素子分離領域ＥＩ１が環状に形成されている。すなわち、素子分離領域ＥＩ１は平面視で矩形の枠状の形状を有しており、フォトダイオードＰＤ１、転送トランジスタＴＸ、周辺トランジスタおよび素子分離領域ＥＩは、いずれも素子分離領域ＥＩ１に囲まれている。図示は省略しているが、第２の半導体基板の主面側には、フォトダイオードＰＤ２（図４参照）および周辺トランジスタなどが、図２に示すフォトダイオードＰＤ１および周辺トランジスタなどと同様に形成されている。
次に、図３に、１つの画素に積層された２つの光電変換部（フォトダイオード）のうち、１つの光電変換部を含む回路を示す。つまり、１つの画素は、図３に示す回路を２つ有しており、複数の画素のそれぞれが、図３に示す回路を２つ有している。ここでは、第１の半導体基板に形成されたフォトダイオードＰＤ１を含む回路について説明し、第２の半導体基板に形成された回路についての説明は省略する。
図３に示すように、画素は、光電変換を行うフォトダイオードＰＤ１と、フォトダイオードで発生した電荷を転送する転送トランジスタＴＸとを有している。また、画素は、転送トランジスタＴＸから転送される電荷を蓄積する浮遊拡散容量部ＦＤと、浮遊拡散容量部ＦＤの電位を増幅する増幅トランジスタＡＭＩとを有している。画素はさらに、増幅トランジスタＡＭＩで増幅された電位を、読み出し回路（図示しない）に接続された出力線ＯＬに出力するか否かを選択する選択トランジスタＳＥＬと、フォトダイオードＰＤ１のカソードおよび浮遊拡散容量部ＦＤの電位を所定電位に初期化するリセットトランジスタＲＳＴとを備えている。
転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれは、例えばｎ型のＭＯＳＦＥＴである。フォトダイオードＰＤ１のアノードには、マイナス側電源電位Ｖｓｓである接地電位が印加され、フォトダイオードＰＤ１のカソードは、転送トランジスタＴＸのソースに接続されている。浮遊拡散容量部ＦＤは、転送トランジスタＴＸのドレインと、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＩのゲートとに接続されている。リセットトランジスタＲＳＴのドレインと、増幅トランジスタＡＭＩのドレインとには、プラス側電源電位Ｖｄｄが印加される。増幅トランジスタＡＭＩのソースは、選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、出力線ＯＬに接続されている。
次に画素の動作について説明する。まず、転送トランジスタＴＸおよびリセットトランジスタＲＳＴのゲート電極に所定電位が印加されて、転送トランジスタＴＸおよびリセットトランジスタＲＳＴがともにオン状態となる。そうすると、フォトダイオードＰＤ１に残存する電荷および浮遊拡散容量部ＦＤに蓄積された電荷がプラス側電源電位Ｖｄｄに向かって流れて、フォトダイオードＰＤ１および浮遊拡散容量部ＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴがオフ状態となる。
次に、入射光がフォトダイオードＰＤ１のＰＮ接合に照射されて、フォトダイオードＰＤ１で光電変換が発生する。その結果、フォトダイオードＰＤ１に電荷が発生する。この電荷は、転送トランジスタＴＸによってすべて浮遊拡散容量部ＦＤに転送される。浮遊拡散容量部ＦＤは転送されてきた電荷を蓄積する。これにより、浮遊拡散容量部ＦＤの電位が変化する。
次に、選択トランジスタＳＥＬがオン状態となると、変化後の浮遊拡散容量部ＦＤの電位が、増幅トランジスタＡＭＩによって増幅され、その後、出力線ＯＬに出力される。そして、読み出し回路は、出力線ＯＬの電位を読み出す。このようにして、画素アレイ部に複数形成された画素のそれぞれから、電荷情報を読出し、撮像素子により撮像した画像を得ることができる。
次に、図４を用いて、本実施の形態の固体撮像素子の断面構造について説明する。本願では、半導体からなる基板と、当該基板上に形成されたエピタキシャル層（エピタキシャル成長層、半導体層）とをまとめて半導体基板と呼ぶ場合がある。ただし、基板とエピタキシャル層を積層して形成された半導体基板から基板を除去した場合でも、残ったエピタキシャル層を半導体基板と呼ぶ。
上記フォトダイオードはエピタキシャル層を含む半導体基板の上面に形成されており、上述した各種の回路を構成する電界効果トランジスタのソース・ドレイン領域およびチャネルは、エピタキシャル層を含む半導体基板の上面に形成される。
また、ここでは、第１主面および第１主面の反対側の第１裏面を備えた第１の半導体基板と、第２主面および第２主面の反対側の第２裏面を備えた第２の半導体基板とを用意し、第２の半導体基板の表裏をひっくり返した後、第１裏面に第２裏面を接合して形成した固体撮像素子について説明する。上下が逆さまとなった第２の半導体基板については、第２主面側は下側を向き、第２裏面側は上側を向いているものとして説明を行う。すなわち、第２の半導体基板の第２裏面上に、第１の半導体基板が位置している。
なお、ここでいう半導体基板の主面とは、半導体基板の面のうち、フォトダイオードおよびトランジスタなどの半導体素子を形成する側の面を指し、ここでは、当該主面の反対側の面を半導体基板の裏面と呼ぶ。
図４に、画素領域ＰＥＲおよび周辺回路領域ＣＲを含む固体撮像素子の断面を示す。画素領域ＰＥＲにはフォトダイオードＰＤ１、ＰＤ２を示し、周辺回路領域ＣＲにはトランジスタＱ１、Ｑ２を示しているが、このトランジスタ（電界効果トランジスタ）Ｑ１、Ｑ２は、図２および図３を用いて説明した画素内の転送トランジスタＴＸおよび周辺トランジスタとは異なる素子であり、画素ＰＥ内ではない。トランジスタＱ１、Ｑ２は、図１を用いて説明した上述した画素読み出し回路、出力回路、行選択回路または制御回路などを構成する構成するトランジスタである。ただし、各画素ＰＥ内の周辺トランジスタは、トランジスタＱ１、Ｑ２と同様の構造を有しており、トランジスタＱ１、Ｑ２と同様に、比較的浅い深さで形成された素子分離領域ＥＩにより区画されている。
図４に示すように、固体撮像素子は、第１の半導体基板であるｐ−型の半導体基板ＳＢ１と、第２の半導体基板であるｐ−型の半導体基板ＳＢ２とを有している。半導体基板ＳＢ１は、エピタキシャル層ＥＰ１からなり、半導体基板ＳＢ２は、エピタキシャル層ＥＰ２からなる。図４に示す固体撮像素子では、半導体基板ＳＢ１はエピタキシャル層ＥＰ１を意味し、半導体基板ＳＢ２はエピタキシャル層ＥＰ２を意味する。半導体基板ＳＢ１は、第１主面および第１主面の反対側の第１裏面を備えており、半導体基板ＳＢ２は、第２主面および第２主面の反対側の第２裏面を備えている。半導体基板ＳＢ１と半導体基板ＳＢ２とは、絶縁膜（酸化絶縁膜）ＩＦ１を介して互いに接合されている。
半導体基板ＳＢ２は、表裏を逆さまにされており、その第２裏面は上側を向いている。よって、半導体基板ＳＢ１の第１裏面と、半導体基板ＳＢ２の第２裏面とは、絶縁膜ＩＦ１を挟んで対向している。半導体基板ＳＢ１、ＳＢ２のそれぞれは、エピタキシャル成長層（半導体層）からなり、例えばＳｉ（シリコン）層からなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。図では絶縁膜ＩＦ１は１つの膜として示されているが、実際には、絶縁膜ＩＦ１は２つの酸化シリコン膜を貼り合わせた積層構造を有している。つまり、半導体基板ＳＢ１、ＳＢ２のそれぞれの間には２つの酸化シリコン膜が縦方向に重ねて形成されている。半導体基板ＳＢ２は、半導体基板ＳＢ１よりも縦方向の厚さが大きい。
画素領域ＰＥＲには、複数の画素ＰＥが横方向に並んでおり、図４ではそのうちの１つの画素ＰＥを示している。画素ＰＥでは、第１の半導体基板ＳＢ１の上面（第１主面）に、素子同士を分離する素子分離領域（素子分離部、素子分離膜）ＥＩ、ＥＩ１が形成されている。ただし、ここでは画素ＰＥに形成された素子分離領域ＥＩを示していない。素子分離領域ＥＩは、半導体基板ＳＢ１の上面に形成された溝内に埋め込まれた酸化シリコン膜などの絶縁膜により構成されている。また、素子分離領域ＥＩ１は、半導体基板ＳＢ１を貫通する貫通孔内に埋め込まれた酸化シリコン膜などの絶縁膜により構成されている。画素領域ＰＥＲでは、隣り合う画素ＰＥ同士を分離するため、各画素ＰＥの横方向の端部に素子分離領域ＥＩ１を設けている。ここでいう横方向（水平方向）とは、例えば半導体基板ＳＢ１の第１主面に沿う方向である。
素子分離領域ＥＩ１は、半導体基板ＳＢ１を貫通している。つまり、素子分離領域ＥＩ１は、半導体基板ＳＢ１の上面（第１主面）から下面（第１裏面）に亘って形成されており、素子分離領域ＥＩ１の下面は、絶縁膜ＩＦ１に接している。また、素子分離領域ＥＩ、ＥＩ１のそれぞれの上面は、後述する層間絶縁膜ＩＬ１の下面に接している。素子分離領域ＥＩ、ＥＩ１のそれぞれの上面の高さは、半導体基板ＳＢ１の上面の高さと略同一である。素子分離領域ＥＩ、ＥＩ１はＳＴＩ（Shallow Trench Isolation）構造を有している。
素子分離領域ＥＩの深さは、素子分離領域ＥＩ１の深さよりも浅い。つまり、素子分離領域ＥＩの下面は、半導体基板ＳＢ１の途中深さに位置しており、素子分離領域ＥＩの下面と絶縁膜ＩＦ１とは互いに離間している。ここでいう深さ、つまり、半導体基板ＳＢ１の第１主面に形成された溝、素子分離領域および半導体領域の深さとは、半導体基板ＳＢ１の第１主面から半導体基板ＳＢ１の第１裏面に向かう下向きの方向における、半導体基板ＳＢ１の第１主面からの距離を指す。
素子分離領域ＥＩ１は、図２に示すように画素ＰＥの周縁部に沿って環状に形成されており、かつ、素子分離領域ＥＩ１は複数の画素ＰＥのすべてに形成される。このため、素子分離領域ＥＩ１は、画素領域ＰＥＲと周辺回路領域ＣＲとの間にも形成される。これにより、画素領域ＰＥＲと周辺回路領域ＣＲとの間の電子の移動を防ぐことができる。
画素ＰＥ内において素子分離領域ＥＩ、ＥＩ１から露出する領域の半導体基板ＳＢ１の上面（活性領域）には、フォトダイオードＰＤ１が形成されている。フォトダイオードＰＤ１は、半導体基板ＳＢ１の上面に形成されたｐ＋型半導体領域ＰＲと、ｐ＋型半導体領域ＰＲの底面に接してｐ＋型半導体領域ＰＲの下の半導体基板ＳＢ１内に形成されたｎ型半導体領域ＮＲとを有している。すなわち、フォトダイオードＰＤ１は、ｐ＋型半導体領域ＰＲおよびｎ型半導体領域ＮＲのＰＮ接合により構成されている。ｎ型半導体領域ＮＲのｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））の濃度は、半導体基板ＳＢ１の不純物濃度よりも高い。
ｐ＋型半導体領域ＰＲは、半導体基板ＳＢ１の表面電位を接地電位（ＧＮＤ）に固定することで、フォトダイオードＰＤ１を構成するｎ型半導体領域ＮＲを完全空乏化（電荷転送）し易くする役割を有している。また、ｐ＋型半導体領域ＰＲが形成されていることで、半導体基板ＳＢ１の表面であるシリコン表面の準位を高濃度のｐ型不純物層で覆われる。これにより、当該シリコン表面は正孔で覆われるため、暗電流の発生を抑えることができる。
画素ＰＥにおいて、フォトダイオードＰＤ１が形成された活性領域内の半導体基板ＳＢ１の第１主面には、フォトダイオードＰＤ１と離間してｎ型半導体領域である浮遊拡散容量部ＦＤが形成されている。浮遊拡散容量部ＦＤの深さは、ｎ型半導体領域ＮＲの深さよりも浅い。また、半導体基板ＳＢ１の第１主面において隣り合う浮遊拡散容量部ＦＤおよびｎ型半導体領域ＮＲの間の当該第１主面の直上には、ゲート絶縁膜を介してゲート電極ＧＴが形成されている。ゲート電極ＧＴ、浮遊拡散容量部ＦＤおよびｎ型半導体領域ＮＲは、転送トランジスタＴＸを構成している。ｎ型半導体領域ＮＲは転送トランジスタＴＸのソース領域を構成し、浮遊拡散容量部ＦＤは転送トランジスタＴＸのドレイン領域を構成している。
ここで、図には示していないが、各画素ＰＥの半導体基板ＳＢ１の第１主面近傍には、フォトダイオードＰＤ１および転送トランジスタＴＸの他に、周辺トランジスタであるリセットトランジスタ、増幅トランジスタおよび選択トランジスタが形成されている。固体撮像素子により撮像を行った場合、光を受光したフォトダイオードＰＤ１に電荷が信号として発生し、当該電荷を、転送トランジスタＴＸにより転送用トランジスタＴＸのドレイン領域に接続された浮遊拡散容量部ＦＤに転送する。この信号は、増幅トランジスタおよび選択トランジスタにより増幅されて上記出力線に出力される。このようにして、撮像により得られた信号を読出すことができる。なお、リセットトランジスタは、浮遊拡散容量部ＦＤに溜まった電荷をリセットするために用いられる。
周辺回路領域ＣＲでは、半導体基板ＳＢ１の上面にチャネル領域を有するトランジスタＱ１が形成されている。ここでは、トランジスタＱ１はｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であるものとして説明するが、トランジスタＱ１はｐチャネル型のＭＩＳＦＥＴでもよい。トランジスタＱ１は、素子分離領域ＥＩにより規定された活性領域において、半導体基板ＳＢ１の上面上にゲート絶縁膜を介して形成されたゲート電極Ｇ１を有している。ゲート電極Ｇ１の横の半導体基板ＳＢ１の上面には、平面視においてゲート電極Ｇ１を挟むように、ソース・ドレイン領域ＳＤ１が形成されている。トランジスタＱ１は、ゲート電極Ｇ１およびソース・ドレイン領域ＳＤ１からなる。
周辺回路領域ＣＲでは、トランジスタＱ１が形成された半導体基板ＳＢ１の第１主面に、ｐ型の不純物（例えばＢ（ホウ素）が導入されたｐ型半導体領域であるウェルＷ１が形成されている。ウェルＷ１の深さは、ソース・ドレイン領域ＳＤ１よりも深い。また、周辺回路領域ＣＲには複数のトランジスタＱ１と、その他の種類の半導体素子が形成されており、それらの素子同士の間は、素子分離領域ＥＩにより分離されている。素子分離領域ＥＩは、画素ＰＥに形成された素子分離領域ＥＩ（図示しない）と同様の構成および深さを有している。つまり、画素領域ＰＥＲおよび周辺回路領域ＣＲに形成された素子分離領域ＥＩの深さは、素子分離領域ＥＩ１の深さよりも浅い。
転送トランジスタＴＸおよびトランジスタＱ１のそれぞれのゲート絶縁膜は例えば酸化シリコン膜からなり、ゲート電極ＧＴ、Ｇ１は例えばポリシリコン膜からなる。ソース・ドレイン領域ＳＤ１は、半導体基板ＳＢ１の上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されたｎ型半導体領域からなる。トランジスタＱ１が動作する際には、ソース・ドレイン領域ＳＤ１の間の半導体基板ＳＢ１の上面にチャネルが形成される。図示は省略するが、ソース・ドレイン領域ＳＤ１およびゲート電極Ｇ１のそれぞれの上面は、ＣｏＳｉ（コバルトシリサイド）などからなるシリサイド層により覆われている。
半導体基板ＳＢ１上には、素子分離領域ＥＩ、ＥＩ１、フォトダイオードＰＤ１およびトランジスタＱ１を覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、半導体基板ＳＢ１の第１主面側から順に積層されたコンタクト層および複数の配線層のそれぞれを構成する層間絶縁膜からなる。つまり、層間絶縁膜ＩＬ１は、半導体基板ＳＢ１の第１主面上に積層された複数の層間絶縁膜を含んでいる。また、図では転送トランジスタＴＸおよびトランジスタＱ１のそれぞれのゲート絶縁膜と層間絶縁膜ＩＬ１とが一体となっているものとして図示を行っている。
コンタクト層を構成する層間絶縁膜は、半導体基板ＳＢ１上に堆積した窒化シリコン膜からなるライナー膜（エッチングストッパ膜）と、当該ライナー膜上に堆積された酸化シリコン膜とを含む。層間絶縁膜ＩＬ１を構成する各層間絶縁膜の上面は、図示していないが、平坦化されている。複数の配線層は、例えば、半導体基板ＳＢ１の第１主面側から順に積層された第１配線層および第２配線層を含んでいる。積層された配線層の数は２層より多くても少なくてもよい。
第１配線層は配線Ｍ１を含み、第２配線層は配線Ｍ１上に配置された配線Ｍ２を含んでいる。配線Ｍ１、Ｍ２は、例えば主にＣｕ（銅）またはＡｌ（アルミニウム）などからなる。コンタクト層である層間絶縁膜を縦方向に貫通する複数のコンタクトホール内にはコンタクトプラグＣＰが埋め込まれている。コンタクトプラグＣＰは、例えば主にＷ（タングステン）からなる。コンタクトプラグＣＰは、配線Ｍ１と、第１の半導体基板の第１主面に形成された半導体素子とを電気的に接続している。
図４では、浮遊拡散容量部ＦＤおよびソース・ドレイン領域ＳＤ１に接続されたコンタクトプラグＣＰを示している。配線Ｍ１と配線Ｍ２とは、それらの間の層間絶縁膜ＩＬ１を貫通するビアにより互いに電気的に接続されている。当該ビアは、例えば主にＣｕ（銅）からなる。層間絶縁膜ＩＬ１は、配線Ｍ１、Ｍ２を覆っており、層間絶縁膜ＩＬ１の上面は平坦である。フォトダイオードＰＤ１および後述のフォトダイオードＰＤ２に照射される光が各配線により遮蔽されることを防ぐため、フォトダイオードＰＤ１の直上には配線Ｍ１、Ｍ２は形成されていない。
画素領域ＰＥＲおよび周辺回路領域ＣＲにおいて、半導体基板ＳＢ１の下には、上述した素子および配線を含む構造と同様の構造が上下逆さとなって形成されている。すなわち、半導体基板ＳＢ１の下に絶縁膜ＩＦ１を介して形成された半導体基板ＳＢ２の第２主面には、フォトダイオードＰＤ２および転送トランジスタＴＸおよびトランジスタＱ２が形成されている。
つまり、画素ＰＥ内において、半導体基板ＳＢ２の下面（第２主面）にはフォトダイオードＰＤ２および浮遊拡散容量部ＦＤが形成されており、半導体基板ＳＢ２の第２主面の下にゲート絶縁膜を介して形成されたゲート電極ＧＴと、フォトダイオードＰＤ２および浮遊拡散容量部ＦＤとは、転送トランジスタＴＸを構成している。浮遊拡散容量部ＦＤはｎ型半導体領域であり、フォトダイオードＰＤ２は、半導体基板ＳＢ２の第２主面に形成されたｐ＋型半導体領域ＰＲと、ｐ＋型半導体領域ＰＲの上面に接してｐ＋型半導体領域ＰＲの上の半導体基板ＳＢ２内に形成されたｎ型半導体領域ＮＲとを有している。また、図示はしていないが、１つの画素ＰＥの半導体基板ＳＢ２の第２主面側には周辺トランジスタも形成されている。
また、周辺回路領域ＣＲにおいて、半導体基板ＳＢ２の第２主面の下にゲート絶縁膜を介して形成されたゲート電極Ｇ２と、半導体基板ＳＢ２の第２主面に形成されたｎ型半導体領域であるソース・ドレイン領域ＳＤ２とは、トランジスタＱ２を構成している。周辺回路領域ＣＲの半導体基板ＳＢ２の第２主面には、ｐ型半導体領域であるウェルＷ２が形成されている。
画素領域ＰＥＲの各画素ＰＥにおいて、フォトダイオードＰＤ２、転送トランジスタＴＸおよび周辺トランジスタ（図示しない）は、半導体基板ＳＢ２の第２主面から第２裏面に亘って形成された素子分離領域ＥＩ２により囲まれている。つまり、１つの画素ＰＥ内のフォトダイオードＰＤ２、転送トランジスタＴＸおよび周辺トランジスタ（図示しない）は、素子分離領域ＥＩ２により他の画素ＰＥの素子と分離されている。
また、１つの画素ＰＥ内では、フォトダイオードＰＤ２、転送トランジスタＴＸおよび周辺トランジスタ（図示しない）のそれぞれが、半導体基板ＳＢ２の第２主面に形成された素子分離領域ＥＩ（図示しない）により互いに分離されている。また、周辺回路領域ＣＲに形成されたトランジスタＱ２を含む複数の素子のそれぞれは、素子分離領域ＥＩにより互いに分離されている。素子分離領域ＥＩ２の深さは、半導体基板ＳＢ１、ＳＢ２に形成された素子分離領域ＥＩの深さよりも深い。素子分離領域ＥＩ２は、素子分離領域ＥＩ１の直下に形成され、フォトダイオードＰＤ２はフォトダイオードＰＤ１の直下に形成されている。ここでいう深さ、つまり、半導体基板ＳＢ２の第２主面に形成された溝、素子分離領域および半導体領域の深さとは、半導体基板ＳＢ２の第２主面から半導体基板ＳＢ２の第２裏面に向かう上向きの方向における、半導体基板ＳＢ２の第２主面からの距離を指す。ここでは、素子分離領域ＥＩ１、ＥＩ２は絶縁膜が深い溝内に充填された構造を有しているが、素子分離領域ＥＩ１、ＥＩ２のそれぞれの内部に空隙が存在していてもよい。
半導体基板ＳＢ２の厚さが半導体基板ＳＢ１の厚さより大きいため、素子分離領域ＥＩ２の厚さは素子分離領域ＥＩ１の厚さより大きい。また、フォトダイオードＰＤ２の深さは、フォトダイオードＰＤ１の深さよりも大きい。これは、フォトダイオードＰＤ１で検出する光よりも波長が長い光をフォトダイオードＰＤ２で検出するためである。つまり、縦方向の距離が大きいフォトダイオードＰＤ２を形成するため、半導体基板ＳＢ２の厚さは半導体基板ＳＢ１の厚さより大きい。なお、半導体基板ＳＢ１に形成されたｐ＋型半導体領域ＰＲと半導体基板ＳＢ２に形成されたｐ＋型半導体領域ＰＲとのそれぞれの深さは互いに同じでも異なっていてもよいが、半導体基板ＳＢ２に形成されたｎ型半導体領域ＮＲの深さは、半導体基板ＳＢ１に形成されたｎ型半導体領域ＮＲの深さよりも深い。本願でいう厚さとは、膜、層または基板などの縦方向の大きさを指す。
半導体基板ＳＢ２の下には、素子分離領域ＥＩ、ＥＩ２、フォトダイオードＰＤ２およびトランジスタＱ２を覆うように、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は、半導体基板ＳＢ２の第２主面側から順に積層されたコンタクト層および複数の配線層のそれぞれを構成する層間絶縁膜からなる。層間絶縁膜ＩＬ２内には、半導体基板ＳＢ１上の構造と同様に、複数のコンタクトプラグＣＰおよび配線Ｍ１、Ｍ２が形成されている。ただし、フォトダイオードＰＤ２は、半導体基板ＳＢ２の第２裏面の上側から半導体基板ＳＢ２の第２主面側に入射する光を検出する光電変換部（受光素子）であるため、フォトダイオードＰＤ２の直下に配線Ｍ１、Ｍ２が配置されていてもよい。
層間絶縁膜ＩＬ２の下面は、平坦であり、当該下面には支持基板ＳＳＢ２が接合されている。支持基板ＳＳＢ２は、例えばＳｉ（シリコン）基板からなり、支持基板ＳＳＢ２上の構造が変形することなどを防ぐ役割を有する。
半導体基板ＳＢ１上に形成された層間絶縁膜ＩＬ１の上面上には、表面保護膜であるパッシベーション膜ＰＦが形成されている。パッシベーション膜ＰＦは、例えば、酸化シリコン膜と、当該酸化シリコン膜上に配置された窒化シリコン膜とから形成されている。画素領域ＰＥＲにおいて、パッシベーション膜ＰＦ上には、マイクロレンズＭＬが形成されている。マイクロレンズＭＬは上面が曲面である半球状の膜からなり、各画素ＰＥに１つずつ形成されている。マイクロレンズＭＬは、フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に形成されている。
撮像時において、撮像素子に照射された光は、マイクロレンズＭＬ、各配線層を順に透過してフォトダイオードＰＤ１またはＰＤ２に達する。フォトダイオードＰＤ１のＰＮ接合に入射光が照射されることで、フォトダイオードＰＤ１およびフォトダイオードＰＤ１の下の半導体基板ＳＢ１において光電変換が起こる。また、フォトダイオードＰＤ２のＰＮ接合に入射光が照射されることで、フォトダイオードＰＤ２およびフォトダイオードＰＤ２の上の半導体基板ＳＢ２において光電変換が起こる。その結果、電子が発生し、この電子は、フォトダイオードＰＤ１、ＰＤ２のそれぞれのｎ型半導体領域ＮＲ内に電荷として溜まる。このように、フォトダイオードＰＤ１、ＰＤ２は、入射光の光量に応じた信号電荷を、その内部に生成する受光素子、つまり光電変換素子である。
ここで、フォトダイオードＰＤ１は、比較的波長が短い光を検出する受光素子であり、フォトダイオードＰＤ２は、比較的波長が長い光を検出する受光素子である。例えば、フォトダイオードＰＤ１では青い光を検出し、フォトダイオードＰＤ２では赤い光を検出する。フォトダイオードＰＤ２ではフォトダイオードＰＤ１で検出する光よりも波長が長い光を検出するため、フォトダイオードＰＤ２はフォトダイオードＰＤ１よりも大きい深さを有している。
なお、光電変換により半導体基板ＳＢ１、ＳＢ２のそれぞれの内部に生じた電子は、電子が溜まりやすいｎ型半導体領域ＮＲに集まり、ｎ型半導体領域ＮＲ内に電荷として蓄積される。また、ｎ型半導体領域ＮＲと半導体基板ＳＢ１との間のＰＮ接合も、フォトダイオードＰＤ１を構成しており、ｎ型半導体領域ＮＲと半導体基板ＳＢ２との間のＰＮ接合も、フォトダイオードＰＤ２を構成している。ここでは、半導体基板ＳＢ１の第１主面および半導体基板ＳＢ２の第２主面に高濃度のｐ＋型半導体領域ＰＲを形成することを説明したが、フォトダイオードＰＤ１、ＰＤ２のそれぞれは、ｐ＋型半導体領域ＰＲを有していなくてもよい。つまり、フォトダイオードＰＤ１はｎ型半導体領域ＮＲおよび半導体基板ＳＢ１のみにより構成され、フォトダイオードＰＤ２はｎ型半導体領域ＮＲおよび半導体基板ＳＢ２のみにより構成されていてもよい。
ここで、本実施の形態の固体撮像素子の主な特徴の１つは、各画素ＰＥのフォトダイオードＰＤ１、ＰＤ２のそれぞれが縦方向および横方向において絶縁膜に囲まれており、他の画素ＰＥの素子に対し素子分離領域ＥＩ１、ＥＩ２により分離されていることにある。つまり、フォトダイオードＰＤ１は素子分離領域ＥＩ１、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１に囲まれており、フォトダイオードＰＤ２は素子分離領域ＥＩ２、層間絶縁膜ＩＬ２および絶縁膜ＩＦ１に囲まれている。そのため、素子分離領域ＥＩ１は半導体基板ＳＢ１を貫通して層間絶縁膜ＩＬ１と絶縁膜ＩＦ１とに接しており、素子分離領域ＥＩ２は半導体基板ＳＢ２を貫通して層間絶縁膜ＩＬ２と絶縁膜ＩＦ１とに接している。
また、本実施の形態の固体撮像素子の主な特徴の１つは、半導体基板ＳＢ２および素子分離領域ＥＩ２のそれぞれの厚さが、半導体基板ＳＢ１および素子分離領域ＥＩ１のそれぞれの厚さより大きいことにある。
＜固体撮像素子の製造方法＞
以下に、本実施の形態の固体撮像素子の製造方法について、図５〜図１２を用いて説明する。図５〜図１２は、本実施の形態の固体撮像素子の製造工程中の断面図である。図５〜図１２の各図では、左から順に画素領域ＰＥＲおよび周辺回路領域ＣＲを示している。また、図１２では、周辺回路領域ＣＲの右側にパッド領域ＰＤＲを示している。
固体撮像素子の製造工程では、まず、図５に示すように、例えば単結晶シリコン（Ｓｉ）からなるｐ型の半導体基板（半導体ウェハ）ＳＢ１およびＳＢ２のそれぞれを用意する。半導体基板ＳＢ１は、後の工程においてフォトダイオードおよびトランジスタなどの半導体素子が形成される第１主面と、その反対側の第１裏面とを有している。半導体基板ＳＢ２は、後の工程においてフォトダイオードおよびトランジスタなどの半導体素子が形成される第２主面と、その反対側の第２裏面とを有している。
半導体基板ＳＢ１は、単結晶シリコンからなる基板Ｓ１と、基板Ｓ１上にエピタキシャル成長法により形成されたエピタキシャル層ＥＰ１とを備えており、積層構造を有している。半導体基板ＳＢ２は、単結晶シリコンからなる基板Ｓ２と、基板Ｓ２上にエピタキシャル成長法により形成されたエピタキシャル層ＥＰ２とを備えており、積層構造を有している。
ここでは、ダイシングにより切削される前の半導体基板を半導体ウェハと呼ぶ。また、半導体基板と、製造工程において半導体基板上に形成される素子および配線層などとを含めて半導体ウェハと呼ぶ。半導体基板ＳＢ１は第１半導体ウェハであり、半導体基板ＳＢ２は第２半導体ウェハである。
本実施の形態の固体撮像素子の製造工程では、例えば図７を用いて説明する工程において第１半導体ウェハおよび第２半導体ウェハのそれぞれの上下の向きを逆さまにする。また、図１０を用いて説明する工程以降では、第２半導体ウェハのみ、上下が逆さまの状態となる。つまり、逆さまになった半導体ウェハの裏面は上方向を向き、主面は下方向を向く。ここでは、半導体ウェハの主面が上向きである場合、当該半導体ウェハの主面側の方向を上方向と呼び、当該半導体ウェハの裏面側の方向を下方向と呼ぶ。また、半導体ウェハの裏面が上向きである場合、当該半導体ウェハの裏面側の方向を上方向と呼び、当該半導体ウェハの主面側の方向を下方向と呼ぶ。
なお、半導体基板ＳＢ１、ＳＢ２のそれぞれは別々の半導体ウェハであり、ここでは、半導体基板ＳＢ１、ＳＢ２に対して行う同様の工程のそれぞれを同じタイミングで行う場合について説明する。しかし、半導体基板ＳＢ１、ＳＢ２のそれぞれに対し同時進行で処理を行う必要はなく、例えば、半導体基板ＳＢ１について図５〜図９を用いて説明する工程を行った後、半導体基板ＳＢ２について図５〜図９を用いて説明する工程を行ってもよい。すなわち、第１半導体ウェハと第２半導体ウェハとを接合する工程（図１０参照）の前までは、第１半導体ウェハおよび第２半導体ウェハのいずれか一方に対して優先的に、素子の形成、配線層の形成、裏面の研磨、および、裏面を覆う絶縁膜の形成などの工程を行ってもよい。
次に、図６に示すように、半導体基板ＳＢ１の第１主面に、２種類の深さの溝を形成する。すなわち、半導体基板ＳＢ１の第１主面の画素領域ＰＥＲおよび周辺回路領域ＣＲのそれぞれに比較的浅い溝を形成し、半導体基板ＳＢ１の第１主面の画素領域ＰＥＲに比較的深い溝を形成する。これにより、半導体基板ＳＢ１の画素領域ＰＥＲの第１主面には、浅い溝と、当該溝よりも深い溝とが形成される。これらの溝は、半導体基板ＳＢ１上に形成した絶縁膜からなるパターンをマスク（ハードマスク）として用いてエッチングを行うことで形成することができる。半導体基板ＳＢ２の第２主面に対しても、同様に浅い溝と深い溝とを形成する。ただし、半導体基板ＳＢ２の第２主面の深い溝は、半導体基板ＳＢ１の第１主面の深い溝よりも深く形成する。
続いて、上記工程で形成した溝内に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜を埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、半導体基板ＳＢ１の第１主面および半導体基板ＳＢ２の第２主面のそれぞれの上の当該絶縁膜を除去する。これにより、当該浅い溝内に残された当該絶縁膜により、素子分離領域ＥＩが形成される。また、半導体基板ＳＢ１の第１主面の深い溝内に残された当該絶縁膜により素子分離領域ＥＩ１が形成され、半導体基板ＳＢ２の第２主面の深い溝内に残された当該絶縁膜により素子分離領域ＥＩ２が形成される。素子分離領域ＥＩ２の深さは、素子分離領域ＥＩ１の深さよりも深い。
ここでは、素子分離領域ＥＩ、ＥＩ１およびＥＩ２をＳＴＩ（Shallow Trench Isolation）法で形成している。浅い溝内に絶縁膜を埋め込んで素子分離領域ＥＩを形成する工程と、深い溝内に絶縁膜を埋め込んで素子分離領域ＥＩ１またはＥＩ２を形成する工程とは、それぞれ別々に行ってもよい。素子分離領域ＥＩ、ＥＩ１およびＥＩ２のそれぞれは、例えば酸化シリコン膜からなる。なお、半導体基板ＳＢ１の第１主面の素子分離領域ＥＩの深さは、素子分離領域ＥＩ１の深さと同じであってもよく、半導体基板ＳＢ２の第２主面の素子分離領域ＥＩの深さは、素子分離領域ＥＩ２の深さと同じであってもよい。
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＢ１の周辺回路領域ＣＲの第１主面にｐ型のウェルＷ１を形成し、半導体基板ＳＢ２の周辺回路領域ＣＲの第２主面にｐ型のウェルＷ２を形成する。当該イオン注入では、ｐ型の不純物（例えばＢ（ホウ素））を打ち込む。なお、本実施の形態では周辺回路領域ＣＲにｎチャネル型のトランジスタを形成することについて説明をするが、周辺回路領域ＣＲの図示していない領域には、ｐチャネル型のトランジスタも形成する。ｐチャネル型のトランジスタを形成する箇所では、ｎチャネル型のトランジスタを形成する際に半導体基板ＳＢ１、ＳＢ２に形成する不純物領域の導電型を異なる導電型とする。
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＢ１の画素領域ＰＥＲの主面にフォトダイオードＰＤ１を形成する。ここでは、半導体基板ＳＢ１の画素領域ＰＥＲの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を例えばイオン注入法により打ち込むことでｎ型半導体領域ＮＲを形成し、半導体基板ＳＢ１の画素領域ＰＥＲの上面にｐ型の不純物（例えばＢ（ホウ素））を例えばイオン注入法により打ち込むことでｐ＋型半導体領域ＰＲを形成する。ｐ＋型半導体領域ＰＲの深さは、ｎ型半導体領域ＮＲよりも浅い。フォトダイオードＰＤ１は、主にｎ型半導体領域ＮＲからなり、ここでは、ｐ＋型半導体領域ＰＲと、ｎ型半導体領域ＮＲの周囲の半導体基板ＳＢ１であるｐ型半導体領域とにより構成されている。すなわち、フォトダイオードＰＤ１は、ｎ型半導体領域およびｐ型半導体領域のＰＮ接合により構成されている。
また、半導体基板ＳＢ２の画素領域ＰＥＲの第２主面に同様にフォトダイオードＰＤ２を形成する。ただし、フォトダイオードＰＤ２を構成するｎ型半導体領域ＮＲの深さは、フォトダイオードＰＤ１を構成するｎ型半導体領域ＮＲの深さよりも深い。
半導体基板ＳＢ１の画素領域ＰＥＲでは、平面視において複数のフォトダイオードＰＤ１が並んで形成されており、各フォトダイオードＰＤ１は、素子分離領域ＥＩ、ＥＩ１により規定された活性領域に形成されている。ここでは、半導体基板ＳＢ１の第１主面において複数のフォトダイオードＰＤ１が形成された領域のそれぞれが１つの画素ＰＥとなる。言い換えれば、１つの画素ＰＥは１つのフォトダイオードＰＤ１を有している。半導体基板ＳＢ２においても同様に、１つの画素ＰＥは１つのフォトダイオードＰＤ２を有する。ただし、後の工程で半導体基板ＳＢ１、ＳＢ２を貼り合わせるため、最終的に、１つの画素ＰＥは２つの受光素子（光電変換部）であるフォトダイオードＰＤ１、ＰＤ２を有することとなる。
続いて、半導体基板ＳＢ１上に転送トランジスタＴＸと、トランジスタＱ１と、転送トランジスタＴＸ、トランジスタＱ１およびフォトダイオードＰＤ１のそれぞれを覆う複数の配線層からなる積層配線層とを形成する。本実施の形態の固体撮像素子の製造方法の主な特徴は、トランジスタおよび配線層の形成工程にはないため、ここでは当形成工程の具体的な説明を省略する。ｎチャネル型のＭＩＳＦＥＴである転送トランジスタＴＸは画素領域ＰＥＲに形成され、ｎチャネル型のＭＩＳＦＥＴであるトランジスタＱ１は周辺回路領域ＣＲに形成される。ｎ型半導体領域ＮＲは、転送トランジスタＴＸのソース領域を構成している。また、画素領域ＰＥＲの図示していない領域に周辺トランジスタを形成する。
転送トランジスタＴＸ、周辺トランジスタおよびフォトダイオードＰＤ１は、平面視において素子分離領域ＥＩ１により囲まれている。転送トランジスタＴＸは半導体基板ＳＢ１の第１主面に形成された浮遊拡散容量部ＦＤおよび当該第１主面上のゲート電極ＧＴを有し、トランジスタＱ１は半導体基板ＳＢ１の第１主面に形成されたソース・ドレイン領域ＳＤ１および当該第１主面上のゲート電極Ｇ１を有している。トランジスタＱ１が形成された活性領域は、素子分離領域ＥＩにより規定されている。
半導体基板ＳＢ２上にも、同様に転送トランジスタＴＸと、トランジスタＱ２と、転送トランジスタＴＸ、トランジスタＱ２およびフォトダイオードＰＤ２のそれぞれを覆う複数の配線層からなる積層配線層とを形成する。半導体基板ＳＢ２上の転送トランジスタＴＸは半導体基板ＳＢ２の第２主面に形成された浮遊拡散容量部ＦＤおよび当該第２主面上のゲート電極ＧＴを有し、トランジスタＱ２は半導体基板ＳＢ２の第２主面に形成されたソース・ドレイン領域ＳＤ２および当該第２主面上のゲート電極Ｇ２を有している。トランジスタＱ２が形成された活性領域は、素子分離領域ＥＩにより規定されている。
半導体基板ＳＢ１上の層間絶縁膜ＩＬ１内の配線Ｍ１、Ｍ２は、フォトダイオードＰＤ１の直上には形成しないが、半導体基板ＳＢ２上の層間絶縁膜ＩＬ２内の配線Ｍ１、Ｍ２は、フォトダイオードＰＤ２の直上に形成してもよい。配線Ｍ１は、フォトダイオードＰＤ１、ＰＤ２、転送トランジスタＴＸ、トランジスタＱ１、Ｑ２などの素子に対し、コンタクトプラグＣＰを介して電気的に接続されている。配線Ｍ１と配線Ｍ１上の配線Ｍ２とは、ビアを介して電気的に接続されている、半導体基板ＳＢ１上の積層配線層の上面は層間絶縁膜ＩＬ１により構成され、半導体基板ＳＢ２上の積層配線層の上面は層間絶縁膜ＩＬ２により構成されている。
次に、図７に示すように、第１半導体ウェハの主面側、つまり層間絶縁膜ＩＬ１の上面に支持基板ＳＳＢ１を貼り付ける。支持基板ＳＳＢ１は、支持基板ＳＳＢ１上の配線層および半導体基板ＳＢ１を含む構造が変形することなどを防ぐ役割を有する。同様に、第２半導体ウェハの主面側、つまり層間絶縁膜ＩＬ２の上面に支持基板ＳＳＢ２を貼り付ける。支持基板ＳＳＢ１、ＳＳＢ２のそれぞれは、例えばＳｉ（シリコン）基板からなる。
続いて、半導体基板ＳＢ１、つまり第１半導体ウェハの上下を逆さまにする。また、半導体基板ＳＢ２、つまり第２半導体ウェハの上下を逆さまにする。つまり、半導体基板ＳＢ１の第１裏面と半導体基板ＳＢ２の第２裏面とのそれぞれを上向きにする。
次に、図８に示すように、半導体基板ＳＢ１の第１裏面を例えばＣＭＰ法で研磨（研削）し、半導体基板ＳＢ２の第２裏面を例えばＣＭＰ法で研磨（研削）する。これにより、第１裏面および第２裏面を後退させることで、素子分離領域ＥＩ１、ＥＩ２のそれぞれを露出させる。この工程により、基板Ｓ１、Ｓ２のそれぞれは全て除去される。半導体基板ＳＢ１の第１裏面であるエピタキシャル層ＥＰ１の裏面は、素子分離領域ＥＩ１の上面まで後退し、半導体基板ＳＢ２の第２裏面であるエピタキシャル層ＥＰ２の裏面は、素子分離領域ＥＩ２の上面まで後退する。
その結果、素子分離領域ＥＩ２の深さは素子分離領域ＥＩ１の深さより深いため、当該研磨工程の後の半導体基板ＳＢ２の厚さは、当該研磨工程の後の半導体基板ＳＢ１の厚さよりも厚くなる。ここでは、半導体基板ＳＢ１、ＳＢ２のそれぞれのｎ型半導体領域ＮＲは第１裏面および第２裏面のそれぞれにおいて露出しない。
次に、図９に示すように、例えばプラズマＣＶＤ法を用いて、第１半導体ウェハの裏面、つまり半導体基板ＳＢ１の第１裏面を覆う絶縁膜（酸化絶縁膜）ＩＦ２を形成（堆積）し、例えばプラズマＣＶＤ法を用いて、第２半導体ウェハの裏面、つまり半導体基板ＳＢ２の第２裏面を覆う絶縁膜（酸化絶縁膜）ＩＦ３を形成（堆積）する。絶縁膜ＩＦ２は素子分離領域ＥＩ１の上面に接して素子分離領域ＥＩ１の当該上面を覆っており、絶縁膜ＩＦ３は素子分離領域ＥＩ２の上面に接して素子分離領域ＥＩ２の当該上面を覆っている。絶縁膜ＩＦ２、ＩＦ３のそれぞれは、例えば酸化シリコン膜からなる。また、絶縁膜ＩＦ２、ＩＦ３は、プラズマＣＶＤ法により形成された絶縁膜であって、例えばＳｉＮ（窒化シリコン）膜、ＳｉＣＮ（炭窒化シリコン）膜、ＳｉＣ（炭化シリコン）膜などにより形成されていてもよい。
絶縁膜ＩＦ２、ＩＦ３の形成方法として、例えば熱酸化法を用いることが考えられるが、熱酸化法を用いた場合、既に形成した配線Ｍ１、Ｍ２およびビアなどが熱負荷を受けるため、ここでは半導体基板ＳＢ１、ＳＢ２の温度上昇が小さい成膜方法であるプラズマＣＶＤ法を用いて絶縁膜ＩＦ２、ＩＦ３を形成する。
次に、図１０に示すように、第１半導体ウェハの裏面と第２半導体ウェハの裏面とを接合する。つまり、図９に示す絶縁膜ＩＦ２の上面と、図９に示す絶縁膜ＩＦ３の上面とを貼り合わせて接合する。これにより、半導体基板ＳＢ１の第１裏面と、半導体基板ＳＢ２の第２裏面とが対向した状態で、第１半導体ウェハおよび第２半導体ウェハからなる積層ウェハを形成する。図１０では、図９に示す絶縁膜ＩＦ２、ＩＦ３のそれぞれが一体となって形成された絶縁膜ＩＦ１を示す。つまり、絶縁膜ＩＦ１は、実際には絶縁膜ＩＦ２、ＩＦ３からなる積層構造を有する。また、第１半導体ウェハと第２半導体ウェハとを接合することで、フォトダイオードＰＤ１とフォトダイオードＰＤ２とは、絶縁膜ＩＦ１を介して縦方向に対向する。すなわち、ここではフォトダイオードＰＤ１とフォトダイオードＰＤ２とが平面視で重なるように、第１半導体ウェハと第２半導体ウェハとを接合する。
続いて、第１半導体ウェハの裏面において露出する絶縁膜ＩＦ２と第２半導体ウェハの裏面において露出する絶縁膜ＩＦ３とを貼り合わせた後に、４００℃で熱処理を行うことで接合強度を高める。熱処理を行うと絶縁膜ＩＦ２、ＩＦ３のそれぞれの表面から水分が除去される脱離反応が起こり、これにより、例えばＳｉＯ（酸化シリコン）からなる絶縁膜ＩＦ２、ＩＦ３の相互間の境界で絶縁膜ＩＦ２と絶縁膜ＩＦ３とが酸素原子を共有する。よって、絶縁膜ＩＦ２と絶縁膜ＩＦ３とは共有結合するため、第１半導体ウェハと第２半導体ウェハとは強固に接合される。
上記のように、本実施の形態では、半導体素子および配線層が既に形成された第１半導体ウェハと、半導体素子および配線層が既に形成された第２半導体ウェハとを絶縁膜ＩＦ１を介して接合する。これにより、図１０に示すように、支持基板ＳＳＢ２上に積層配線層、半導体基板ＳＢ２、絶縁膜ＩＦ１、半導体基板ＳＢ１、積層配線層および支持基板ＳＳＢ１が配置された積層ウェハが形成される。
次に、図１１に示すように、支持基板ＳＳＢ１を層間絶縁膜ＩＬ１の上面から剥がし取る。これにより支持基板ＳＳＢ１は積層ウェハから除去され、層間絶縁膜ＩＬ１の上面が露出する。
次に、図１２に示すように、層間絶縁膜ＩＬ１、半導体基板ＳＢ１、絶縁膜ＩＦ１および半導体基板ＳＢ２を貫通し、層間絶縁膜ＩＬ２の途中深さまで達する貫通ビア（上下チップ導電接続部、ＴＳＶ：Through Silicon Via）ＴＳＶを形成する。図１２では、周辺回路領域ＣＲの隣りに、パッド領域ＰＤＲを示している。パッド領域ＰＤＲは、層間絶縁膜ＩＬ１上にボンディングパッドなどを形成する領域である。図では周辺回路領域ＣＲとパッド領域ＰＤＲとを別々に示しているが、パッド領域ＰＤＲは周辺回路領域ＣＲ内の一部と考えてもよい。ここでは、貫通ビアＴＳＶをパッド領域ＰＤＲに形成する。貫通ビアＴＳＶの上面は層間絶縁膜ＩＬ１の上面の位置と同等の高さで平坦化されている。また、貫通ビアＴＳＶの底面は、層間絶縁膜ＩＬ２内の配線Ｍ１に電気的に接続されている。
貫通ビアＴＳＶを形成する際には、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１、半導体基板ＳＢ１、絶縁膜ＩＦ１および半導体基板ＳＢ２を貫通し、層間絶縁膜ＩＬ２の途中深さまで達する貫通孔（接続孔）を形成する。これにより、当該貫通孔の底部において、層間絶縁膜ＩＬ２内の配線Ｍ１の上面を露出させる。その後、例えば酸化シリコン膜からなる絶縁膜ＩＦ４をＣＶＤ法などにより層間絶縁膜ＩＬ１上に堆積した後、ドライエッチングを行うことで、層間絶縁膜ＩＬ１の上面上の絶縁膜ＩＦ４と、貫通孔の底面を覆う絶縁膜ＩＦ４とを除去する。これにより、貫通孔の側面にのみ絶縁膜ＩＦ４を残し、貫通孔の底部において、層間絶縁膜ＩＬ２内の配線Ｍ１の上面を露出させる。
続いて、例えばＴａ（タンタル）を含むバリア導体膜と、例えばＣｕ（銅）からなる薄いシード膜とを、貫通孔の側面および底面を覆うように形成した後、めっき法を用いて、シード膜上に、例えばＣｕ（銅）からなる主導体膜を形成し、これにより、貫通孔内を完全に埋め込む。その後、例えばＣＭＰ法により、層間絶縁膜ＩＬ１上の余分なバリア導体膜、シード膜および主導体膜を除去することで層間絶縁膜ＩＬ１の上面を露出させ、これにより、貫通孔に埋め込まれたバリア導体膜、シード膜および主導体膜からなる貫通ビアＴＳＶを形成する。図では、バリア導体膜、シード膜および主導体膜のそれぞれを区別せず、貫通ビアＴＳＶを単層の膜として示している。
上記のように貫通ビアＴＳＶを形成した後、層間絶縁膜ＩＬ１上にパッドＰＤを形成し、続いて、層間絶縁膜ＩＬ１の上面およびパッドＰＤを覆うパッシベーション膜ＰＦを形成する。パッドＰＤは層間絶縁膜ＩＬ１上に形成された導体膜からなるパターンであり、一部のパッドＰＤの底面は、貫通ビアＴＳＶの上面に接続されている。つまり、当該パッドＰＤは、貫通ビアＴＳＶを介して、第２半導体ウェハに形成されている配線および素子に電気的に接続されている。また、一部のパッドＰＤの底面は、ビア（図示しない）を介して、第１半導体ウェハに形成されている配線および素子に電気的に接続されている。パッドＰＤは、層間絶縁膜ＩＬ１上に例えばスパッタリング法により形成した金属膜（例えばＡｌ（アルミニウム）膜）をフォトリソグラフィ技術およびエッチング法を用いて加工することで形成する。
パッシベーション膜ＰＦは、素子分離領域ＥＩ１上およびパッドＰＤ上に、例えば、ＣＶＤ法により酸化シリコン膜および窒化シリコン膜を順に積層することで形成することができる。パッシベーション膜ＰＦは、反射防止膜としても機能する。つまり、パッシベーション膜ＰＦは、半導体基板ＳＢ１の第１主面側からフォトダイオードＰＤ１、ＰＤ２に入射する光が、素子分離領域ＥＩ１上で反射することを防ぐ役割を有する。続いて、フォトリソグラフィ技術およびエッチング法を用いてパッシベーション膜ＰＦの一部を除去することで、パッドＰＤの上面の一部を露出させる。なお、この工程でパッシベーション膜ＰＦを開口した箇所は、図に示していない。露出したパッドＰＤは、ボンディングワイヤを接着させる対象であるボンディングパッドとして用いられる。
続いて、画素領域ＰＥＲにおいて、パッシベーション膜ＰＦ上にマイクロレンズＭＬを形成する。マイクロレンズＭＬは平面視において円形に形成された半球状の絶縁膜からなる。ここでは、１つの画素ＰＥにマイクロレンズＭＬを１つ形成する。マイクロレンズＭＬは、フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に形成される。言い換えれば、平面視におけるマイクロレンズＭＬの中心は、平面視でフォトダイオードＰＤ１およびＰＤ２と重なっている。マイクロレンズＭＬは、例えば、パッシベーション膜ＰＦ上に形成した膜を、平面視において円形のパターンに加工した後、例えば当該膜を加熱することで当該膜の上面および側面からなる表面を丸め、これにより当該膜をレンズ状に加工することで形成する。
その後、第１半導体ウェハおよび第２半導体ウェハからなる積層ウェハをダイシングにより切削することで個片化し、これにより、複数の半導体チップのそれぞれである固体撮像素子（図１参照）を得る。以上の工程により、本実施の形態の固体撮像素子が略完成する。
＜本実施の形態の効果＞
以下に、本実施の形態の固体撮像素子の製造方法の効果について、図４１〜４３に示す比較例を用いて説明する。図４１は、比較例の固体撮像素子である固体撮像素子の断面図である。図４２および図４３は、比較例の固体撮像素子の製造工程中の断面図である。
図４１に示す比較例の固体撮像素子は、フォトダイオードＰＤＡと、フォトダイオードＰＤＡ上に形成されたフォトダイオードＰＤＢと、フォトダイオードＰＤＢ上に形成された光電変換膜ＰＣからなる光電変換素子とを１つの画素ＰＥに有している。つまり、比較例の固体撮像素子では、１つの画素ＰＥ内に３つの光電変換部が縦方向に並んで配置されている。
主にｎ型半導体領域からなるフォトダイオードＰＤＡと、主にｎ型半導体領域からなるフォトダイオードＰＤＢとの間には、光学干渉膜ＯＩが介在している。光学干渉膜ＯＩは、例えば、酸化シリコン膜、シリコン膜および酸化シリコン膜を積層した構造を有している。フォトダイオードＰＤＡ、ＰＤＢのそれぞれの周囲は、ｐ型半導体領域ＰＲＡにより囲まれている。このｐ型半導体領域ＰＲＡは、画素領域にアレイ状に並ぶ複数の画素の相互間を分離する役割を有している。フォトダイオードＰＤＡおよび光学干渉膜ＯＩからなる積層膜と隣り合う位置に、縦型トランジスタＱＡが形成されている。縦型トランジスタＱＡはｐ型半導体領域ＰＲＡを貫通してフォトダイオードＰＤＢの下面に接続されている。縦型トランジスタＱＡは、フォトダイオードＰＤＢに蓄積された電荷（情報）を読出す役割を有している。
また、フォトダイオードＰＤＡ、光学干渉膜ＯＩおよびフォトダイオードＰＤＢからなる積層膜と隣り合う位置に、プラグＰＧがｐ型半導体領域ＰＲＡを貫通して形成されている。プラグＰＧは、プラグＰＧの上面に接続された電極ＥＤと、光電変換膜ＰＣの下面を覆う透明電極ＴＥ１とを介して光電変換膜ＰＣに電気的に接続されている。光電変換膜ＰＣの下面は透明電極ＴＥ１に接しており、光電変換膜ＰＣの上面は透明電極ＴＥ２に覆われている。フォトダイオードＰＤＡ、ＰＤＢ、光電変換膜ＰＣおよび透明電極ＴＥ２のそれぞれの直上には、マイクロレンズＭＬが形成されている。
図４１に示す比較例の固体撮像素子の製造工程では、まず、第１の支持基板と、第１の支持基板上のｐ型のシリコン基板とからなる基板を用意する。このシリコン基板は、後の工程でフォトダイオードＰＤＡが形成される基板である。続いて、シリコン基板上に光学干渉膜ＯＩのパターンを形成する。ここで、シリコン基板の上面の一部は光学干渉膜ＯＩから露出する。
続いて、エピタキシャル成長法を用いて、シリコン基板上および光学干渉膜ＯＩ上に、ｐ型のエピタキシャル層を形成する。ここでは、光学干渉膜ＯＩの横で露出する。シリコン基板の上面からエピタキシャル層が成長し続け、これにより形成されたエピタキシャル層が光学干渉膜ＯＩの上面の全体を覆う。このエピタキシャル層は、後にフォトダイオードＰＤＢが形成される層である。
続いて、第２の支持基板を、エピタキシャル層の上面に貼り付けた後、第１の支持基板を除去し、これによりシリコン基板の下面を露出させる。続いて、平面視において光学干渉膜ＯＩと重ならない位置でシリコン基板を貫通し、シリコン基板の下面から、エピタキシャル層の途中深さまで達する縦型トランジスタＱＡを形成する。続いて、光学干渉膜ＯＩの直下のシリコン基板内にｎ型不純物を導入することで、フォトダイオードＰＤＡを形成する。その後、シリコン基板の下面に、他のトランジスタなどからなる回路を形成する。
続いて、第３の支持基板をシリコン基板の下面に貼り付けた後、第２の支持基板を除去することで、エピタキシャル層の上面を露出させる。続いて、光学干渉膜ＯＩの直上のエピタキシャル層内にｎ型不純物を導入することで、フォトダイオードＰＤＢを形成する。その後、フォトダイオードＰＤＡ、ＰＤＢおよび光学干渉膜ＯＩと平面視において重ならない位置において、シリコン基板およびエピタキシャル層を貫通するプラグＰＧを形成する。
続いて、エピタキシャル層上に絶縁膜を形成した後、当該絶縁膜を貫通する電極ＥＤを形成する。その後、当該絶縁膜上に透明電極ＴＥ１、光電変換膜ＰＣ、透明電極ＴＥ２、マイクロレンズＭＬを順に形成した後、第３の支持基板を除去する。これにより、図４１に示す固体撮像素子が形成される。光学干渉膜ＯＩは、上下のフォトダイオードＰＤＡ、ＰＤＢのそれぞれの光学的な色分解性能の向上を目的として設けられたものである。
このようにして形成された比較例の固体撮像素子では、ｐ型半導体領域ＰＲＡにより横方向において隣り合う画素ＰＥ同士の分離を行っているため、隣り合う画素ＰＥ同士の間での電子の移動（電子クロストーク）を十分に防ぐことができない問題がある。この場合、撮像を行った際に、正確な画像を得られない問題が生じ、固体撮像素子の性能が低下する。
また、上記した比較例の製造工程では、下層のフォトダイオードＰＤＡが形成される領域であるシリコン基板と、上層のフォトダイオードＰＤＢが形成される領域であるエピタキシャル層とを含む基板を形成した後に、フォトダイオードＰＤＡ、フォトダイオードＰＤＢ、縦型トランジスタＱＡおよびその他のトランジスタを形成している。つまり、ここでは、シリコン基板およびエピタキシャル層を含む基板を用意した後に、当該基板の上面および下面のそれぞれに順に素子を形成している。このような場合、支持基板の貼り合わせ工程と除去工程とが繰り返し行われるため、工程が多くなる。その結果、固体撮像素子の製造工程が煩雑になり、固体撮像素子の製造コストが増大する問題が生じる。
次に、図４２および図４３を用いて、他の比較例の固体撮像素子の製造工程について説明する。当該比較例の固体撮像素子は、図４１を用いて説明した比較例の固体撮像素子と同様に、フォトダイオードからなる２つの光電変換部と、光電変換膜からなる光電変換部とを縦方向に積層した構造を各画素に有するものである。
図４２に示すように、まず、第１の支持基板ＳＳＢＡと、支持基板ＳＳＢＡ上に形成されたシリコン基板ＳＢＡからなる基板を用意する。続いて、シリコン基板ＳＢＡ上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層した積層膜からなる光学干渉膜ＯＩを形成する。続いて、第２の支持基板ＳＳＢＢと、支持基板ＳＳＢＢ上に形成されたシリコン基板ＳＢＢからなる基板を用意する。続いて、支持基板ＳＳＢＢおよびシリコン基板ＳＢＢを含む基板の主面を、光学干渉膜ＯＩの上面に接合する。これにより、図４２に示す構造を得る。
次に、図示は省略するが、支持基板ＳＳＢＡを除去することで、シリコン基板ＳＢＡの下面を露出させる。続いて、シリコン基板ＳＢＡの下面近傍にフォトダイオードＰＤＡを形成し、フォトダイオードＰＤＡと隣り合う位置のシリコン基板ＳＢＡの下面に転送トランジスタＴＸを形成する。また、ここでは図示していない周辺トランジスタ、および、周辺回路領域のトランジスタなどもシリコン基板ＳＢＡの下面側に形成する。
次に、図示は省略するが、第３の支持基板をシリコン基板ＳＢＡの裏面に貼り付けた後、支持基板ＳＳＢＢを除去することで、シリコン基板ＳＢＢの上面を露出させる。続いて、シリコン基板ＳＢＢの上面近傍にフォトダイオードＰＤＢを形成し、フォトダイオードＰＤＢと隣り合う位置のシリコン基板ＳＢＢの上面に転送トランジスタＴＸを形成する。また、ここでは図示していない周辺トランジスタ、および、周辺回路領域のトランジスタなどもシリコン基板ＳＢＢの上面側に形成する。
次に、図４３に示すように、シリコン基板ＳＢＢ上に絶縁膜を形成した後、当該絶縁膜を貫通する電極ＥＤを形成する。その後、当該絶縁膜上に透明電極ＴＥ１、光電変換膜ＰＣ、透明電極ＴＥ２、マイクロレンズＭＬを順に形成した後、第３の支持基板を除去する。これにより固体撮像素子が形成される。光学干渉膜ＯＩは、上下のフォトダイオードＰＤＡ、ＰＤＢのそれぞれの光学的な色分解性能の向上を目的として設けられたものである。
このようにして形成された比較例の固体撮像素子では、図４１に示す比較例の固体撮像素子と同様に、ｐ型半導体領域ＰＲＡにより横方向において隣り合う画素ＰＥ同士の分離を行っているため、隣り合う画素ＰＥ同士の間での電子の移動（電子クロストーク）を十分に防ぐことができない問題がある。
また、図４２および図４３を用いて説明した比較例の固体撮像素子の製造工程では、互いに素子および配線層が形成されてシリコン基板ＳＢＡ、ＳＢＢのそれぞれを接合した後に、フォトダイオードＰＤＡ、フォトダイオードＰＤＢ、転送トランジスタＴＸおよびその他のトランジスタを形成している。このような場合、支持基板の貼り合わせ工程と除去工程とが繰り返し行われるため、工程が多くなる。その結果、固体撮像素子の製造工程が煩雑になり、固体撮像素子の製造コストが増大する問題が生じる。
また、図４１および図４３のそれぞれに示す固体撮像素子では、フォトダイオードＰＤＡの下と、フォトダイオードＰＤＢの上とのそれぞれに、トランジスタなどの素子に電気的に接続された配線を含む配線層を形成することが考えられる。この場合、配線は素子形成時に生じる熱により負荷を受けるため、配線層の形成工程は、下側のシリコン基板の下面近傍にフォトダイオードＰＤＡおよびトランジスタなどの素子を形成し、上側のシリコン基板の下面近傍にフォトダイオードＰＤＢおよびトランジスタなどの素子を形成した後に行う必要がある。
その場合、例えば、フォトダイオードＰＤＡ、ＰＤＢを形成した後、フォトダイオードＰＤＢ上に配線層を形成し、続いて、フォトダイオードＰＤＢ上に第４の支持基板を貼り付け、フォトダイオードＰＤＡの下の支持基板を除去する。その後、フォトダイオードＰＤＡの下に配線層を形成し、続いて、第４の支持基板を除去してから、フォトダイオードＰＤＡの下に第５の支持基板を貼り付けてから、フォトダイオードＰＤＢ上に上記配線層を介して透明電極ＴＥ１、光電変換膜ＰＣ、透明電極ＴＥ２およびマイクロレンズＭＬを形成する。このように、素子に接続された配線層を上下に形成する場合、さらに支持基板の貼り合わせおよび除去の工程が増えるため、固体撮像素子の製造コストが増大する。このような問題は、下側のフォトダイオードＰＤＡが形成されるシリコン層（シリコン基板）と、上側のフォトダイオードＰＤＢが形成されるシリコン層（エピタキシャル層またはシリコン基板）からなる積層基板を用意した後に、それぞれのシリコン層に素子を形成するために生じる。
本実施の形態の固体撮像素子は、図４に示すように、１つの画素ＰＥが、下側のフォトダイオードＰＤ２と、フォトダイオードＰＤ２上の上側のフォトダイオードＰＤ１とを有し、異なる波長の光を光電変換対象とすることができるものである。すなわち、フォトダイオードＰＤ１では短波長の光を光電変換して検出することができ、フォトダイオードＰＤ２では長波長の光を光電変換して検出することができる。よって、短波長の光を光電変換する画素と、長波長の光を光電変換する画素とを平面視において並べて形成する場合に比べて、画素数および画素の面積の低下を防ぎ、かつ、固体撮像素子を微細化することができる。言い換えれば、同じ面積の固体撮像素子であれば画素数を増大させることができ、同じ画素数であれば感度を向上することができる。よって、画素数または画素面積の増大により固体撮像素子の性能を向上させることが容易となる。
ここで、本実施の形態のフォトダイオードＰＤ１は、平面視において素子分離領域ＥＩ１により周囲を囲まれており、フォトダイオードＰＤ２は、平面視において素子分離領域ＥＩ２により周囲を囲まれているため、画素ＰＥと隣り合う他の画素のフォトダイオードとの間で電子の移動（電子クロストーク）が起こることを防ぐことができる。すなわち、素子分離領域ＥＩ１は層間絶縁膜ＩＬ１の下面から絶縁膜ＩＦ１の上面に亘って形成されており、素子分離領域ＥＩ２は層間絶縁膜ＩＬ２の上面から絶縁膜ＩＦ１の下面に亘って形成されているため、画素ＰＥにおける半導体基板ＳＢ１および半導体基板ＳＢ２のそれぞれの内部に生じた電子が、他の画素に移動することを防ぐことができる。
また、半導体基板ＳＢ１の第１裏面と半導体基板ＳＢ２の第２裏面とを対向させて接合させる場合、半導体基板ＳＢ１、ＳＢ２の相互間に絶縁膜を形成せず、半導体基板ＳＢ１、ＳＢ２同士を直接接合させることも考えられる。しかし、この場合、フォトダイオードＰＤ１、ＰＤ２の間にｐ型半導体領域が存在していても、半導体基板ＳＢ１、ＳＢ２同士の間で電子が移動し、電子クロストークが起きる虞がある。本実施の形態では、縦方向において、フォトダイオードＰＤ１とフォトダイオードＰＤ２とは、絶縁膜ＩＦ１により分離されているため、半導体基板ＳＢ１の第１裏面と半導体基板ＳＢ２の第２裏面とを対向させて接合させた場合であっても、フォトダイオードＰＤ１、ＰＤ２の相互間で電子が移動することを防ぐことができる。
このように、フォトダイオードＰＤ１は素子分離領域ＥＩ１、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１により囲まれており、フォトダイオードＰＤ２は素子分離領域ＥＩ２、層間絶縁膜ＩＬ２および絶縁膜ＩＦ１により囲まれているため、画素同士の間での電子の移動、および、縦方向における電子の移動を防ぐことができる。したがって、図４１〜図４３を用いて説明した比較例のように、フォトダイオードの周囲のｐ型半導体領域のみにより画素間の分離を行う場合に比べ、電子クロストークの発生を防ぐことができるため、固体撮像素子の性能を向上させることができる。
また、半導体基板ＳＢ１と半導体基板ＳＢ２とは絶縁膜ＩＦ１により分離されているため、画素領域ＰＥＲおよび周辺回路領域ＣＲのいずれにおいても、半導体基板ＳＢ１と半導体基板ＳＢ２とのそれぞれの電位を別々に制御することができる。さらに、半導体基板ＳＢ１と半導体基板ＳＢ２とは絶縁膜ＩＦ１により分離されていることにより、半導体基板ＳＢ１と半導体基板ＳＢ２との間での周辺回路同士の干渉が起こることに起因するノイズの発生などを抑えることができる。
また、本実施の形態の固体撮像素子の製造工程では、フォトダイオードＰＤ１およびトランジスタＱ１などの素子と、当該素子上の積層配線層とを備えた半導体基板ＳＢ１を用意し、フォトダイオードＰＤ２およびトランジスタＱ２などの素子と、当該素子上の積層配線層とを備えた半導体基板ＳＢ２を用意した後で、それらの基板同士を接合している。このため、第１半導体ウェハと第２半導体ウェハを接合した後に、半導体基板ＳＢ１、ＳＢ２に対する半導体素子の形成工程を行う必要がなく、積層配線層の形成工程を行う必要もない。
すなわち、上記比較例では、上下のシリコン層（シリコン基板、エピタキシャル層）のそれぞれに対し素子または配線層の製造工程を行う度に支持基板を張り替える必要があり、製造工程が煩雑化しているが、本実施の形態では、素子および配線層を形成した半導体ウェハ同士を接合しているため、支持基板の貼り付けおよび除去の工程数を低減することができる。よって、ここでは、固体撮像素子の製造工程を簡略化し、固体撮像素子の製造コストを低減することができる。
なお、本実施の形態では、ＳＴＩ構造を有する素子分離領域ＥＩ１、ＥＩ２を形成することについて説明したが、素子分離領域ＥＩ１、ＥＩ２はＤＴＩ（Deep Trench Isolation）構造を有していてもよい。つまり、例えば第１半導体ウェハの製造工程では、素子分離領域ＥＩ１を形成せずに図６に示すフォトダイオードＰＤ１、転送トランジスタＴＸおよびトランジスタＱ１を形成した後、それらの素子を覆う層間絶縁膜を形成する。続いて、当該層間絶縁膜を貫通して半導体基板ＳＢ１の途中深さまで達する溝を形成した後、当該溝内に酸化シリコン膜などの絶縁膜を埋め込むことで、ＤＴＩ構造の深い素子分離領域ＥＩ１を形成することができる。
＜変形例１＞
図１３に、本実施の形態の変形例１である固体撮像素子の平面図を示す。図１３は、図２と同様に画素の平面レイアウトを示すものであるが、図１３では２つの画素を並べて示している。
図１３に示すように、１つの画素ＰＥのそれぞれが、素子分離領域ＥＩ１により囲まれた領域内にフォトダイオードＰＤ１、転送トランジスタＴＸおよび接地領域ＧＮＤを備えている点は、図２に示す構造と同じである。ただし、ここでは、互いに隣り合う２つの画素のうち、一方の画素ＰＥにのみ選択トランジスタＳＥＬと増幅トランジスタＡＭＩが形成され、他方の画素ＰＥにのみリセットトランジスタＲＳＴが形成されている点で、図２に示す構造と異なる。ここでは、一方の画素ＰＥの浮遊拡散容量部ＦＤおよびゲート電極ＧＡと、他方の画素ＰＥの浮遊拡散容量部ＦＤおよびリセットトランジスタＲＳＴのソース領域とが、互いに配線（図示しない）により電気的に接続されている。
本変形例では、隣り合う２つの画素ＰＥ同士で、周辺トランジスタを共有している。このため、画素ＰＥのそれぞれにおいてフォトダイオードＰＤ１の形成領域を拡げることができる。したがって、固体撮像素子の性能を向上させることができる。
＜変形例２＞
図１４に、本実施の形態の変形例２である固体撮像素子の断面図を示す。図１４は、図４に対応する断面図である。ここでは、積層された２つのフォトダイオードに加えて、当該２つのフォトダイオードの上方にさらに光電変換膜からなる受光素子を形成することについて説明する。
図１４に示すように、本変形例の固体撮像素子は、層間絶縁膜ＩＬ１上であって、フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に、光電変換膜ＰＣを有している。言い換えれば、フォトダイオードＰＤ１、ＰＤ２および光電変換膜ＰＣは、平面視において互いに重なる位置に形成されている。光電変換膜ＰＣは各画素ＰＥおいて、マイクロレンズＭＬの直下に１つ形成されている。光電変換膜ＰＣの下面は下部電極ＬＥに接しており、光電変換膜ＰＣは下部電極およびビアを介して、層間絶縁膜ＩＬ１内の配線Ｍ２に電気的に接続されている。また、光電変換膜ＰＣの上面は、当該上面に接する上部電極ＵＥに覆われている。ここでは、光電変換膜ＰＣとパッシベーション膜ＰＦは互いに隣接して形成され、パッシベーション膜ＰＦは上部電極ＵＥの上面を覆っていないが、パッシベーション膜ＰＦの一部は上部電極ＵＥの上面を覆っていてもよい。
層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ３が形成されており、下部電極ＬＥの側面および上面の一部は層間絶縁膜ＩＬ３により覆われている。下部電極ＬＥの上面の他の一部は層間絶縁膜ＩＬ３の開口部において光電変換膜ＰＣの下面に接している。光電変換膜ＰＣおよび上部電極ＵＥは、層間絶縁膜ＩＬ３上であって、マイクロレンズＭＬの直下に形成されている。周辺回路領域ＣＲには、下部電極ＬＥ、光電変換膜ＰＣおよび上部電極ＵＥは形成されていない。
光電変換膜ＰＣは、光電変換素子（光電変換部、受光素子）である。ここでは、第１の波長領域の光をフォトダイオードＰＤ２で検出し、第２の波長領域の光をフォトダイオードＰＤ１で検出し、第３の波長領域の光を光電変換膜ＰＣで検出する。ここでは、例えば第１の波長領域の光、第２の波長領域の光および第３の波長領域の光の順に波長が短くなる。例えば、一番下のフォトダイオードＰＤ２により赤色の光を検出し、中間のフォトダイオードＰＤ１により青色の光を検出し、一番上の光電変換膜ＰＣにより緑色の光を検出する。これにより、１つの画素ＰＥで赤、青、緑の何れの光も光電変換することができる。
光電変換膜ＰＣは、第３の波長領域の光を吸収する特性を有する材料（例えば、無機光電変換膜、有機光電変換膜または量子フィルムなど）からなる。光電変換膜ＰＣは、ローダーミン系色素、メラシアニン系色素またはキナクリドンなどを含む有機光電変換材料で構成されている。光電変換膜ＰＣは、入射光のうち特定の波長領域の光を吸収し、電子に返還するものである。光電変換膜ＰＣは縦方向において上部電極ＵＥおよび下部電極ＬＥにより挟まれている。
下部電極ＬＥおよび上部電極ＵＥは、第１の波長領域の光および第２の波長領域の光を透過する材料により構成されている。下部電極ＬＥおよび上部電極ＵＥは、例えばＩＴＯ（酸化インジウムスズ）膜またはＩＺＯ（酸化インジウム亜鉛）膜などの光透過性材料からなる。層間絶縁膜ＩＬ３は、例えば酸化シリコン膜からなる。このように、本実施の形態は、光電変換部が１つの画素に３つ重ねて形成されている固体撮像素子に適用することもできる。
以下に、図１５〜図１７を用いて、本変形例の固体撮像素子の製造方法を説明する。図１５〜図１７は、本変形例の固体撮像素子の製造工程中の断面図である。なお、図１６には、パッド領域ＰＤＲを示している。
まず、図５〜図１１を用いて説明した工程と同様の工程を行うことで、第１半導体ウェハと第２半導体ウェハを接合し、層間絶縁膜ＩＬ１の上面を露出させる。
次に、図１５に示すように、画素領域ＰＥＲにおいて、層間絶縁膜ＩＬ１の上面に形成されたビアホール内に埋め込まれ、配線Ｍ２の上面に接続されたビアを形成する。続いて、層間絶縁膜ＩＬ１上および当該ビア上に、例えばスパッタリング法により金属膜を形成した後、フォトリソグラフィ技術およびエッチング法を用いて当該金属膜を加工することで、当該金属膜からなる下部電極ＬＥを画素領域ＰＥＲに形成する。下部電極ＬＥは例えばＩＴＯ膜からなり、下部電極ＬＥの下面は上記ビアの上面に接続されている。下部電極ＬＥは、フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に形成されている。下部電極ＬＥは、例えばスパッタリング法により形成することができる。続いて、例えばＣＶＤ法を用いて、下部電極ＬＥを覆う層間絶縁膜ＩＬ３を、層間絶縁膜ＩＬ１上に形成する。層間絶縁膜ＩＬ３は例えば酸化シリコン膜からなる。
次に、図１６に示すように、図１２を用いて説明した貫通ビアＴＳＶ、パッドＰＤおよびパッシベーション膜ＰＦの形成工程と同様の工程を行う。これにより、層間絶縁膜ＩＬ３、ＩＬ１、半導体基板ＳＢ１、絶縁膜ＩＦ１および半導体基板ＳＢ２を貫通し、層間絶縁膜ＩＬ２の途中深さまで達する貫通ビアＴＳＶを形成し、層間絶縁膜ＩＬ３上にパッドＰＤおよびパッシベーション膜ＰＦを形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、画素領域ＰＥＲのパッシベーション膜ＰＦを除去する。
次に、図１７に示すように、フォトリソグラフィ技術およびエッチング法を用いて、画素領域ＰＥＲの層間絶縁膜ＩＬ３の一部を開口し、これにより、フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上において、下部電極ＬＥの上面の一部を露出させる。続いて、層間絶縁膜ＩＬ３上に光電変換膜ＰＣと、上部電極ＵＥとを順に形成した後、上部電極ＵＥおよび光電変換膜ＰＣをパターニングすることで、上部電極ＵＥおよび光電変換膜ＰＣをフォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に残す。光電変換膜ＰＣの下面の一部は、下部電極ＬＥの上面に接続されている。上部電極ＵＥは、例えばスパッタリング法により形成することができる。
続いて、下部電極ＬＥ、光電変換膜ＰＣおよび上部電極ＵＥを覆うように、マイクロレンズＭＬを形成する。その後は、積層ウェハをダイシングして個片化することで、本変形例の固体撮像素子が略完成する。このように、本実施の形態は、光電変換部が１つの画素に３つ重ねて形成されている固体撮像素子の製造方法に適用することもできる。
＜変形例３＞
以下に、図１８〜図２１を用いて、本実施の形態の変形例３である固体撮像素子の製造方法を説明する。図１８〜図２１は、本変形例の固体撮像素子の製造工程中の断面図である。ここでは、第１の半導体基板および第２の半導体基板のそれぞれをＳＯＩ（Silicon On Insulator）基板として用意し、これらを互いに接合する場合について説明する。
まず、図１８に示すように、図５を用いて説明した工程と同様にして、第１の半導体基板ＳＢ１および第２の半導体基板ＳＢ２を用意する。ここでは、図５の構造と異なり、半導体基板ＳＢ１は基板Ｓ１とエピタキシャル層ＥＰ１との間に絶縁膜（埋込み酸化膜）ＢＯＸを有しており、半導体基板ＳＢ２は基板Ｓ２とエピタキシャル層ＥＰ２との間に絶縁膜（埋込み酸化膜）ＢＯＸを有している。すなわち、半導体基板ＳＢ１、ＳＢ２のそれぞれはＳＯＩ基板である。つまり、エピタキシャル層ＥＰ１、ＥＰ２は、ＳＯＩ層である。
ここで、エピタキシャル層ＥＰ２の厚さは、エピタキシャル層ＥＰ１の厚さよりも大きい。エピタキシャル層ＥＰ１は、エピタキシャル層ＥＰ１に形成されるフォトダイオードＰＤ１（図２１参照）が光電変換する第２の波長領域（短波長可視光）に応じて薄く形成され、エピタキシャル層ＥＰ２は、エピタキシャル層ＥＰ２に形成されるフォトダイオードＰＤ２（図２１参照）が光電変換する第１の波長領域（短波長可視光）に応じて厚く形成される。
次に、図１９に示すように、図６を用いて説明した工程と同様にして、各素子および積層配線層を形成する。ここでは、素子分離領域ＥＩ１をエピタキシャル層ＥＰ１を貫通させて形成する。つまり、素子分離領域ＥＩ１の下面は、絶縁膜ＢＯＸの上面に達する。同様に、素子分離領域ＥＩ２をエピタキシャル層ＥＰ２を貫通させて形成する。エピタキシャル層ＥＰ２の厚さは、エピタキシャル層ＥＰ１の厚さよりも大きいため、素子分離領域ＥＩ２は素子分離領域ＥＩ１よりも深く形成される。
また、フォトダイオードＰＤ１はエピタキシャル層ＥＰ１内に形成され、フォトダイオードＰＤ１を構成するｎ型半導体領域ＮＲは、絶縁膜ＢＯＸの上面に達していない。同様に、フォトダイオードＰＤ２はエピタキシャル層ＥＰ２内に形成され、フォトダイオードＰＤ２を構成するｎ型半導体領域ＮＲは、絶縁膜ＢＯＸの上面に達していない。
次に、図２０に示すように、図７および図８を用いて説明した工程と同様にして、支持基板が貼り付けられた各半導体基板を逆さにした後、例えばＣＭＰ法により半導体基板ＳＢ１の第１裏面および半導体基板ＳＢ２の第２裏面を研磨する。ここでは、絶縁膜ＢＯＸの上面が露出するまで基板Ｓ１、Ｓ２を研磨することで、基板Ｓ１、Ｓ２を除去する。このとき、絶縁膜ＢＯＸは研磨工程のストッパ膜として機能するため、研磨量の制御性を向上させることができる。すなわち、半導体基板ＳＢ１の第１裏面および半導体基板ＳＢ２の第２裏面の後退量を制御することができる。
次に、図２１に示すように、例えばウェットエッチング法を用いて第１半導体ウェハおよび第２半導体ウェハのそれぞれの裏面の絶縁膜ＢＯＸを除去することで、エピタキシャル層ＥＰ１、ＥＰ２、素子分離領域ＥＩ１およびＥＩ２のそれぞれの裏面（上面）を露出させる。その後、図９〜図１２を用いて説明した工程と同様の工程を行うことで、本変形例の固体撮像素子が略完成する。すなわち、ここでは、第１半導体ウェハおよび第２半導体ウェハのそれぞれの裏面を覆う絶縁膜ＩＦ２、ＩＦ３（図９参照）を形成したあと、第１半導体ウェハおよび第２半導体ウェハのそれぞれの裏面を接合することで、絶縁膜ＩＦ１を形成し、続いて、層間絶縁膜ＩＬ１上にパッシベーション膜ＰＦおよびマイクロレンズＭＬを形成する。
ただし、図２０に示す絶縁膜ＢＯＸは除去せず、かつ、絶縁膜ＩＦ２、ＩＦ３を形成せずに第１半導体ウェハおよび第２半導体ウェハを接合してもよい。これにより、第１半導体ウェハおよび第２半導体ウェハのそれぞれの裏面の絶縁膜ＢＯＸ同士が張り合わされて、絶縁膜ＩＦ１が形成される。この場合、絶縁膜ＢＯＸの除去工程および絶縁膜ＩＦ２、ＩＦ３の形成工程を省略することができるため、固体撮像素子の製造コストを低減することができる。
本変形例のように、本実施の形態はＳＯＩ基板を用いた固体撮像素子に適用することができる。ここでは、ＳＯＩ基板を用いることで、第１半導体ウェハおよび第２半導体ウェハの薄膜化工程（図２０参照）での制御性を向上させる効果を得ることができる。
（実施の形態２）
以下に、本実施の形態２の固体撮像素子の構造について、図２２を用いて説明する。図２２は、本実施の形態の固体撮像素子を示す断面図である。ここでは、第１半導体ウェハと第２半導体ウェハとの間に、負の電荷が固定された膜を形成することで、暗電流の発生を防ぐことについて説明する。
図２０に示すように、本実施の形態の固体撮像素子は、半導体基板ＳＢ１、ＳＢ２の相互間の構造を除き、前記実施の形態１の固体撮像素子と同様の構造を有している。ここで、半導体基板ＳＢ２の上面（第２裏面）と、半導体基板ＳＢ１の下面（第１裏面）との間には、半導体基板ＳＢ２側から順に形成された絶縁膜ＩＦ３、絶縁膜ＩＦ４および絶縁膜ＩＦ２が形成されている。半導体基板ＳＢ２の上面（第２裏面）は絶縁膜ＩＦ３に接し、半導体基板ＳＢ１の下面（第１裏面）は絶縁膜ＩＦ２に接している。絶縁膜ＩＦ２、ＩＦ３は、例えば酸化シリコン膜、窒化シリコン膜、炭窒化シリコン膜または炭化シリコン膜からなる。実際には、絶縁膜ＩＦ３は２つの膜からなる積層構造を有しており、絶縁膜ＩＦ３は絶縁膜ＩＦ２よりも膜厚が大きい。
絶縁膜ＩＦ４は、負の電荷が固定された膜（負の電荷を有する膜）であり、例えば、ＨｆＯ（酸化ハフニウム）膜からなる。
以下に、図２３を用いて、本実施の形態である固体撮像素子の製造方法を説明する。図２３は、本実施の形態の固体撮像素子の製造工程中の断面図である。ここではまず、図５〜図８を用いて説明した工程を行う。
次に、図２３に示すように、半導体基板ＳＢ１の第１裏面を覆うように、絶縁膜ＩＦ２、絶縁膜ＩＦ４および絶縁膜ＩＦ５を順に形成し、半導体基板ＳＢ２の第２裏面を覆うように、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ４は例えばＨｆＯ膜からなり、絶縁膜ＩＦ５は例えば酸化シリコン膜からなる。絶縁膜ＩＦ４、ＩＦ５は、例えばＣＶＤ法により形成することができる。
その後は、図１０〜図１２を用いて説明した工程と同様の工程を行うことで、図２２に示す固体撮像素子が略完成する。すなわち、ここでは、第１半導体ウェハの裏面において露出する絶縁膜ＩＦ５と、第２半導体ウェハの裏面において露出する絶縁膜ＩＦ３とを接合させることで、積層ウェハを形成する。図２２では、絶縁膜ＩＦ５は絶縁膜ＩＦ３と一体化したものとして、絶縁膜ＩＦ３のみを示している。すなわち、絶縁膜ＩＦ３は２つの絶縁膜からなる積層構造を有しているため、絶縁膜ＩＦ２よりも膜厚が大きい。
なお、図２３では、第１の半導体基板ＳＢ１の第１裏面に絶縁膜ＩＦ４を堆積する場合について説明したが、第１の半導体基板ＳＢ１の第１裏面に絶縁膜ＩＦ２のみを堆積し、第２の半導体基板ＳＢ２の第２裏面に絶縁膜ＩＦ３を介して絶縁膜ＩＦ４および絶縁膜ＩＦ５を堆積してもよい。この場合、完成した固体撮像素子では、絶縁膜ＩＦ４上の絶縁膜ＩＦ２の膜厚が、絶縁膜ＩＦ３よりも大きくなる。
本実施の形態では、フォトダイオードＰＤ１、ＰＤ２のそれぞれを、他の画素に対して素子分離領域ＥＩ１、ＥＩ２により分離しており、かつ、素子および配線層を形成した第１半導体ウェハと第２半導体ウェハとを互いに接合して積層ウェハを形成することで、前記実施の形態１と同様の効果を得ることができる。
また、本実施の形態の固体撮像素子では、フォトダイオードＰＤ１が形成された半導体基板ＳＢ１とフォトダイオードＰＤ２が形成された半導体基板ＳＢ２との間に、負の固定電荷を有する絶縁膜ＩＦ４を、絶縁膜ＩＦ２またはＩＦ３を介して形成している。絶縁膜ＩＦ４が負の電荷を有していることで、絶縁膜ＩＦ４に対し絶縁膜ＩＦ２を介して隣接している半導体基板ＳＢ１内には正の電荷（正孔）が誘起される。正孔は、半導体基板ＳＢ１内において、絶縁膜ＩＦ４側の第１裏面近傍に生じる。同様に、絶縁膜ＩＦ４に対し絶縁膜ＩＦ３を介して隣接している半導体基板ＳＢ２内には正の電荷（正孔）が誘起される。正孔は、半導体基板ＳＢ２内において、絶縁膜ＩＦ４側の第２裏面近傍に生じる。
フォトダイオードを有するシリコン層内では、当該シリコン層と絶縁膜とが接する界面において電子が発生し易く、この電子の存在により、暗電流が発生する問題がある。暗電流とは、固体撮像素子の画素領域のうち、光が照射されていない画素において当該電子が生じることにより発生する電流である。このため、暗電流が発生すると固体撮像素子の撮像性能が低下する。
本実施の形態の固体撮像素子では、半導体基板ＳＢ１と絶縁膜ＩＦ２との界面で生じる電子を、絶縁膜ＩＦ４の負の電荷により半導体基板ＳＢ１の第１裏面に誘起された正孔により消滅させることができる。同様に、半導体基板ＳＢ２と絶縁膜ＩＦ３との界面で生じる電子を、絶縁膜ＩＦ４の負の電荷により半導体基板ＳＢ２の第２裏面に誘起された正孔により消滅させることができる。よって、暗電流の発生を防ぐことができるため、固体撮像素子の性能を向上させることができる。
なお、図２２に示す絶縁膜ＩＦ２、ＩＦ３は形成しなくてもよい。また、前記実施の形態１の変形例２で説明した光電変換膜ＰＣ（図１４参照）を本実施の形態に適用してもよい。
＜変形例１＞
以下に、本実施の形態の変形例１である固体撮像素子の構造について、図２４を用いて説明する。図２４は、本変形例の固体撮像素子を示す断面図である。ここでは、第１半導体ウェハと第２半導体ウェハとの間に、負の電荷が固定された膜を２つ重ねて形成することで、暗電流の発生を防ぐことについて説明する。
図２４に示すように、本変形例の固体撮像素子は、半導体基板ＳＢ１、ＳＢ２の相互間の構造を除き、図２２に示す固体撮像素子と同様の構造を有している。ここで、半導体基板ＳＢ２の上面（第２裏面）と、半導体基板ＳＢ１の下面（第１裏面）との間には、半導体基板ＳＢ２側から順に形成された絶縁膜ＩＦ３、絶縁膜ＩＦ７、絶縁膜ＩＦ６、絶縁膜ＩＦ４および絶縁膜ＩＦ２が形成されている。半導体基板ＳＢ２の上面（第２裏面）は絶縁膜ＩＦ３に接し、半導体基板ＳＢ１の下面（第１裏面）は絶縁膜ＩＦ２に接している。絶縁膜ＩＦ２、ＩＦ３およびＩＦ６は、例えば酸化シリコン膜、窒化シリコン膜、炭窒化シリコン膜または炭化シリコン膜からなる。実際には、絶縁膜ＩＦ６は２つの膜からなる積層構造を有しており、絶縁膜ＩＦ６は絶縁膜ＩＦ２、ＩＦ３のいずれよりも膜厚が大きい。
絶縁膜ＩＦ４、ＩＦ７は、負の電荷が固定された膜であり、例えば、ＨｆＯ（酸化ハフニウム）膜からなる。すなわち、図２２に示す固体撮像素子では負の電荷が固定された絶縁膜ＩＦ４を１つのみ形成しているが、ここでは負の電荷が固定された２つの絶縁膜ＩＦ４、ＩＦ７を、絶縁膜ＩＦ６を介して互いに重ねて形成している。
以下に、図２５を用いて、本実施の形態である固体撮像素子の製造方法を説明する。図２５は、本実施の形態の固体撮像素子の製造工程中の断面図である。ここではまず、図５〜図８を用いて説明した工程を行う。
次に、図２５に示すように、半導体基板ＳＢ１の第１裏面を覆うように、絶縁膜ＩＦ２、絶縁膜ＩＦ４および絶縁膜ＩＦ６を順に形成し、半導体基板ＳＢ２の第２裏面を覆うように、絶縁膜ＩＦ３、絶縁膜ＩＦ７および絶縁膜ＩＦ８を順に形成する。つまり、絶縁膜ＩＦ２を形成した後、露出している絶縁膜ＩＦ２の面を覆うように、絶縁膜ＩＦ４および絶縁膜ＩＦ６を順に形成し、絶縁膜ＩＦ３を形成した後、露出している絶縁膜ＩＦ３の面を覆うように、絶縁膜ＩＦ７および絶縁膜ＩＦ８を順に形成する。
絶縁膜ＩＦ４、ＩＦ７は例えばＨｆＯ膜からなり、絶縁膜ＩＦ６、ＩＦ８は例えば酸化シリコン膜からなる。絶縁膜ＩＦ４、ＩＦ６、ＩＦ７およびＩＦ８は、例えばＣＶＤ法により形成することができる。
その後は、図１０〜図１２を用いて説明した工程と同様の工程を行うことで、図２４に示す固体撮像素子が略完成する。すなわち、ここでは、第１半導体ウェハの裏面において露出する絶縁膜ＩＦ６と、第２半導体ウェハの裏面において露出する絶縁膜ＩＦ８とを接合させることで、積層ウェハを形成する。図２４では、絶縁膜ＩＦ８は絶縁膜ＩＦ６と一体化したものとして、絶縁膜ＩＦ６のみを示している。すなわち、絶縁膜ＩＦ６は２つの絶縁膜からなる積層構造を有しているため、絶縁膜ＩＦ２、ＩＦ３のいずれよりも膜厚が大きい。
本変形例では、前記実施の形態１と同様の効果を得ることができる。
また、半導体基板ＳＢ１の第１裏面の下に絶縁膜ＩＦ２を介して、負の固定電荷を有する絶縁膜ＩＦ４を形成しており、半導体基板ＳＢ２の第２裏面の上に絶縁膜ＩＦ３を介して、負の固定電荷を有する絶縁膜ＩＦ７を形成している。これにより、各画素ＰＥにおいて暗電流が生じることを防ぐことができる。
さらに、ここでは絶縁膜ＩＦ２、ＩＦ３のそれぞれの膜厚を同等に揃えることが容易である。なぜならば、図２５を用いて説明した工程で用意した第１半導体ウェハと第２半導体ウェハとを接合する際に、対向して接続されるのは絶縁膜ＩＦ６、ＩＦ８であり、半導体基板ＳＢ１に接する絶縁膜ＩＦ２および半導体基板ＳＢ２に接する絶縁膜ＩＦ３ではないためである。よって、２つのウェハの接合に起因して、絶縁膜ＩＦ２、ＩＦ３のいずれか一方が厚膜化することを防ぐことができる。
絶縁膜ＩＦ２の膜厚と絶縁膜ＩＦ３の膜厚との間に差があると、絶縁膜ＩＦ４、ＩＦ７を形成したことにより得られる暗電流の抑制効果が、下側のフォトダイオードＰＤ２と上側のフォトダイオードＰＤ１との間でばらつく。これに対し、本変形例では、絶縁膜ＩＦ２、ＩＦ３のそれぞれを同等の厚さで形成することができるため、下側のフォトダイオードＰＤ２と上側のフォトダイオードＰＤ１とのそれぞれにおいて同様に暗電流の抑制効果を得ることができる。
また、絶縁膜ＩＦ２、ＩＦ３のいずれか一方が厚膜化することを防ぐことができるため、上下のフォトダイオードＰＤ１、ＰＤ２における暗電流の抑制効果を同等に揃えることを目的として、絶縁膜ＩＦ２、ＩＦ３のうちの厚い方に合わせて他方を厚膜化する必要がない。すなわち、絶縁膜ＩＦ２、ＩＦ３の両方を薄膜化することができるため、暗電流の抑制効果をより顕著に得ることができる。
なお、前記実施の形態１の変形例２で説明した光電変換膜ＰＣ（図１４参照）を本変形例に適用してもよい。
＜変形例２＞
本実施の形態の変形例２である固体撮像素子の構造について、図２６を用いて説明する。また、本実施の形態の変形例２である固体撮像素子の製造方法について、図２７および図２８を用いて説明する。図２６は、本変形例の固体撮像素子を示す断面図である。図２７および図２８は、本変形例の固体撮像素子の製造工程中の断面図である。本変形例は、第１半導体ウェハと第２半導体ウェハとの間に、短波長の光を反射し、長波長の光を透過する膜を形成するものである。
図２６に示す本変形例の固体撮像素子は、絶縁膜ＩＦ２、ＩＦ３の相互間に、負の固定電荷を有する絶縁膜ＩＦ４（図２２参照）ではなく、例えばシリコンまたは窒化シリコンからなる反射膜ＲＦ１が形成されている点で、図２２に示す固体撮像素子と異なり、他の構造は図２２に示す固体撮像素子と同じである。
このような固体撮像素子は、図２７に示すように、図２３を用いて説明した工程において、負の固定電荷を有する絶縁膜ＩＦ４ではなく、例えばシリコンまたは窒化シリコンからなる反射膜ＲＦ１を形成することで製造することができる。反射膜ＲＦ１は、例えばＣＶＤ法により形成することができる。つまり、図２７に示す工程では、半導体基板ＳＢ１上に絶縁膜ＩＦ２、反射膜ＲＦ１および絶縁膜ＩＦ５を順に形成し、半導体基板ＳＢ２上に絶縁膜ＩＦ３を形成した後、第１半導体ウェハと第２半導体ウェハとを接合する。この場合、図２６に示す絶縁膜ＩＦ３は絶縁膜ＩＦ２よりも厚く形成される。
これに対し、半導体基板ＳＢ１、ＳＢ２のそれぞれの上に絶縁膜を介して反射膜を形成した後、それらの反射膜同士を接合してもよい。その場合の固体撮像素子の製造工程では、まず図５〜図８を用いて説明した工程を行う。その後、図２８に示すように、半導体基板ＳＢ１上に絶縁膜ＩＦ２、反射膜ＲＦ２を順に形成し、半導体基板ＳＢ２上に絶縁膜ＩＦ３、反射膜ＲＦ３を順に形成する。
その後は、図１０〜図１２を用いて説明した工程と同様の工程を行うことで、図２６に示す固体撮像素子が略完成する。すなわち、ここでは、第１半導体ウェハの裏面において露出する反射膜ＲＦ２と、第２半導体ウェハの裏面において露出する反射膜ＲＦ３とを接合させることで、積層ウェハを形成する。ここでは、反射膜ＲＦ２および反射膜ＲＦ３は一体化して反射膜ＲＦ１を構成している。つまり、反射膜ＲＦ１は２つの膜からなる積層構造を有している。
本変形例では、前記実施の形態１と同様の効果を得ることができる。
また、反射膜ＲＦ１は、反射膜ＲＦ１の上のフォトダイオードＰＤ１で検出する対象である短波長の光を反射し、反射膜ＲＦ１の下のフォトダイオードＰＤ２で検出する対象である長波長の光を透過する膜である。半導体基板ＳＢ１の上方からマイクロレンズＭＬを透過して半導体基板ＳＢ１側に照射された光のうち、短波長の光の一部はフォトダイオードＰＤ１で光電変換されるが、他の一部の光はフォトダイオードＰＤ１を透過して絶縁膜ＩＦ２に達する。絶縁膜ＩＦ２に達した当該短波長の光は、絶縁膜ＩＦ２と絶縁膜ＩＦ４との境界でフォトダイオードＰＤ１側に反射して、フォトダイオードＰＤ１で光電変換される。よって、フォトダイオードＰＤ１における感度を向上させることができる。
これに対し、半導体基板ＳＢ１の上方からマイクロレンズＭＬを透過して半導体基板ＳＢ１側に照射された光のうち、長波長の光は反射膜ＲＦ１を透過してフォトダイオードＰＤ２に達し、フォトダイオードＰＤ２により光電変換される。このため、反射膜ＲＦ１を形成したことに起因してフォトダイオードＰＤ２における感度が低下することを防ぐことができる。また、短波長の光がフォトダイオードＰＤ２で光電変換されることにより、色分解性能を向上することができる。
なお、図２６に示す絶縁膜ＩＦ２、ＩＦ３は形成しなくてもよい。また、前記実施の形態１の変形例２で説明した光電変換膜ＰＣ（図１４参照）を本変形例に適用してもよい。
＜変形例３＞
本実施の形態の変形例３である固体撮像素子の構造について、図２９を用いて説明する。また、本実施の形態の変形例３である固体撮像素子の製造方法について、図３０を用いて説明する。図２９は、本変形例の固体撮像素子を示す断面図である。図３０は、本変形例の固体撮像素子の製造工程中の断面図である。本変形例は、第１半導体ウェハと第２半導体ウェハとの間に、短波長の光を反射し、長波長の光を透過する膜を２層重ねて形成するものである。
図２９に示す本変形例の固体撮像素子は、絶縁膜ＩＦ２、ＩＦ３の相互間に、負の固定電荷を有する絶縁膜ＩＦ４、ＩＦ７（図２４参照）ではなく、例えばシリコンまたは窒化シリコンからなる反射膜ＲＦ２、ＲＦ３が形成されている点で、図２４に示す固体撮像素子と異なり、他の構造は図２４に示す固体撮像素子と同じである。すなわち、半導体基板ＳＢ２上には、順に絶縁膜ＩＦ３、反射膜ＲＦ３、絶縁膜ＩＦ６、反射膜ＲＦ２、絶縁膜ＩＦ２および半導体基板ＳＢ１が配置されている。
このような固体撮像素子は、図３０に示すように、図２５を用いて説明した工程において、負の固定電荷を有する絶縁膜ＩＦ４、ＩＦ７ではなく、例えばシリコンまたは窒化シリコンからなる反射膜ＲＦ２、ＲＦ３を形成することで製造することができる。反射膜ＲＦ２、ＲＦ３は、例えばＣＶＤ法により形成することができる。つまり、図３０に示す工程では、半導体基板ＳＢ１上に絶縁膜ＩＦ２、反射膜ＲＦ２および絶縁膜ＩＦ６を順に形成し、半導体基板ＳＢ２上に絶縁膜ＩＦ３、反射膜ＲＦ３および絶縁膜ＩＦ８を形成した後、第１半導体ウェハと第２半導体ウェハとを接合する。この場合、図２９に示す絶縁膜ＩＦ６は、絶縁膜ＩＦ２、ＩＦ３のいずれよりも厚く形成される。
反射膜ＲＦ２、ＲＦ３は、反射膜ＲＦ２、ＲＦ３の上のフォトダイオードＰＤ１で検出する対象である短波長の光を反射し、反射膜ＲＦ２、ＲＦ３の下のフォトダイオードＰＤ２で検出する対象である長波長の光を透過する膜である。本変形例では、光が固体撮像素子に入射した際に、絶縁膜ＩＦ２と反射膜ＲＦ２との境界、および、絶縁膜ＩＦ６と反射膜ＲＦ３との境界のそれぞれにおいて短波長の光を反射することができる。これにより、本実施の形態の前記変形例２の効果をより顕著に得ることができる。
また、反射膜を複数形成することで、検出対象の波長光に最適な反射性能および透過特性を有する多層膜を第１の半導体基板および第２の半導体基板の相互間に形成することができる。すなわち、固体撮像素子の特性の調整が容易になる。
なお、前記実施の形態１の変形例２で説明した光電変換膜ＰＣ（図１４参照）を本変形例に適用してもよい。
（実施の形態３）
以下に、本実施の形態３の固体撮像素子の構造について、図３１および図３２を用いて説明する。図３１は、本実施の形態の固体撮像素子を示す断面図である。図３１では、画素アレイ領域ＰＥＲにおいて互いに隣り合う２つの画素ＰＥ１、ＰＥ２と周辺回路領域ＣＲとを示している。図３２は、本実施の形態の固体撮像素子を示す平面図である。図３２では、アレイ状に並ぶ９つの画素における上層のフォトダイオードの平面レイアウトと下層のフォトダイオードの平面レイアウトとを並べて示している。ここでは、第１半導体ウェハと第２半導体ウェハとを重ねた積層イメージセンサにおいて、隣り合う２つの画素を用いて４種類の波長の光を検出することについて説明する。
図３１に示すように、本実施の形態の固体撮像素子は、パッシベーション膜ＰＦとマイクロレンズＭＬとの間にカラーフィルタＣＦ１またはＣＦ２が形成されている点を除き、前記実施の形態１の固体撮像素子と同様の構造を有している。画素ＰＥ１と画素ＰＥ２とが互いに隣り合って配置されており、画素ＰＥ１のマイクロレンズＭＬの直下にはカラーフィルタＣＦ１が形成され、画素ＰＥ２のマイクロレンズＭＬの直下にはカラーフィルタＣＦ２が形成されている。
画素ＰＥ１は、フォトダイオードＰＤ１およびフォトダイオードＰＤ１の下のフォトダイオードＰＤ２を備えており、画素ＰＥ２は、フォトダイオードＰＤ３およびフォトダイオードＰＤ３の下のフォトダイオードＰＤ４を備えている。フォトダイオードＰＤ１、ＰＤ２とカラーフィルタＣＦ１とは平面視において互いに重なっており、フォトダイオードＰＤ３、ＰＤ４とカラーフィルタＣＦ２とは平面視において互いに重なっている。
図３２に示すように、画素領域ＰＥＲ（図１および図３１参照）内の画素ＰＥ１と画素ＰＥ２とは、Ｘ方向およびＹ方向において交互に配置されている。図３２には、半導体基板ＳＢ１（図３１参照）に形成された上側のフォトダイオードＰＤ１、ＰＤ３の配置を上側に示し、半導体基板ＳＢ２（図３１参照）に形成された下側のフォトダイオードＰＤ２、ＰＤ４の配置を下側に示している。つまり、図３２の上側に示す９つの画素ＰＥ１、ＰＥ２と、図３２の下側に示す９つの画素ＰＥ１、ＰＥ２とは、実際には平面視において重なっている。フォトダイオードＰＤ１、ＰＤ３は、Ｘ方向およびＹ方向において交互に配置されており、フォトダイオードＰＤ２、ＰＤ４は、Ｘ方向およびＹ方向において交互に配置されている。
本実施の形態では、前記実施の形態１と同様の効果を得ることができる。
ここで、フォトダイオードＰＤ２は、赤色の光を光電変換する受光部であり、フォトダイオードＰＤ１、ＰＤ４は、緑色の光を光電変換する受光部であり、フォトダイオードＰＤ３は、青色の光を光電変換する受光部である。また、緑色の光のうち、長波長側の光はフォトダイオードＰＤ１において検出し、短波長側の光はフォトダイオードＰＤ３により検出する。つまり、受光する光の波長の長さは、フォトダイオードＰＤ３、ＰＤ４、ＰＤ１およびＰＤ２の順に長くなる。すなわち、フォトダイオードＰＤ３では可視光のうち最も短い波長領域の光を検出し、フォトダイオードＰＤ２では可視光のうち最も長い波長領域の光を検出する。
このような色分解性能は、図３１に示す画素ＰＥ１、ＰＥ２において、透過率が異なるカラーフィルタＣＦ１、ＣＦ２をそれぞれ形成することにより実現することができる。図３３において、光の波長（横軸）とカラーフィルタＣＦ１、ＣＦ２の透過率（縦軸）との関係をグラフで示す。図３３では、カラーフィルタＣＦ１の透過率を表したグラフを実線で示し、カラーフィルタＣＦ２の透過率を表したグラフを破線で示している。
図３３に示すように、カラーフィルタＣＦ２は、青色の波長領域Ｂと、緑色の波長領域Ｇとの光を透過し、赤色の波長領域Ｒの光を透過しない材料からなる。カラーフィルタＣＦ１は、青色の波長領域Ｂの光を透過せず、緑色の波長領域Ｇと、赤色の波長領域Ｒとの光を透過する材料からなる。言い換えれば、カラーフィルタＣＦ２において、青色の波長領域Ｂの光および緑色の波長領域Ｇの光のそれぞれの透過率は、赤色の波長領域Ｒの光の透過率より高い。また、カラーフィルタＣＦ１において、赤色の波長領域Ｒの光および緑色の波長領域Ｇの光のそれぞれの透過率は、青色の波長領域Ｂの光の透過率より高い。
したがって、図３１に示すカラーフィルタＣＦ２の直下において、フォトダイオードＰＤ３では青色の光を検出し、フォトダイオードＰＤ４では緑色の光を検出することができる。また、図３１に示すカラーフィルタＣＦ１の直下において、フォトダイオードＰＤ１では緑色の光を検出し、フォトダイオードＰＤ２では赤色の光を検出することができる。すなわち、カラーフィルタＣＦ１は、カラーフィルタＣＦ２よりも長い波長の光を透過するものである。カラーフィルタＣＦ１、ＣＦ２は、例えば有機膜からなり、例えば、色素を含有する感光性材料からなる。
積層されたフォトダイオードを有さず、各画素に１つのみフォトダイオードを備えた固体撮像素子では、赤色、長波長領域の緑色、短波長領域の緑色、および、青色の各色の光を別々に光電変換する部分（ベイヤ）を、平面視において並ぶ４つの画素により構成する必要があるため、固体撮像素子の感度性能が低下する問題がある。これに対し、本実施の形態では、互いに隣り合う一対の画素ＰＥ１、ＰＥ２のそれぞれに、異なる波長の光を透過するカラーフィルタＣＦ１、ＣＦ２を設けることで、当該一対の画素ＰＥ１、ＰＥ２により赤、青および緑の可視光のそれぞれを検出することができる。したがって、１つの画素における平面視での受光面積を大きくすることができるため、固体撮像素子の感度性能を向上させることができる。
以下に、図３４を用いて、本実施の形態である固体撮像素子の製造方法を説明する。図３４は、本実施の形態の固体撮像素子の製造工程中の断面図である。図３４では、画素領域ＰＥＲにおける２つの画素が形成される領域と、周辺回路領域ＣＲとを示している。図３４は、図１１を用いて説明した工程に対応する工程中の断面図である。本実施の形態の固体撮像素子の製造方法は、カラーフィルタを形成する点を除き、前記実施の形態１と同様である。
ここではまず、図５〜図１１を用いて説明した工程を行う。すなわち、互いに横方向に隣り合うフォトダイオードＰＤ１およびＰＤ３を備えた第１半導体ウェハと、互いに横方向に隣り合うフォトダイオードＰＤ２およびＰＤ４を備えた第２半導体ウェハとを用意し、それらのウェハの裏面同士を接合する。その後、支持基板ＳＳＢ１（図１０参照）を除去することで、図３４に示す構造を得る。ここで、画素ＰＥ１の上層の半導体基板ＳＢ１にはフォトダイオードＰＤ１が形成され、画素ＰＥ１の下層の半導体基板ＳＢ２にはフォトダイオードＰＤ２が形成されている。また、画素ＰＥ２の上層の半導体基板ＳＢ１にはフォトダイオードＰＤ３が形成され、画素ＰＥ２の下層の半導体基板ＳＢ２にはフォトダイオードＰＤ４が形成されている。
次に、図１２を用いて説明した工程と同様にして、貫通ビアＴＳＶ（図示しない）、パッドＰＤ（図示しない）およびパッシベーション膜ＰＦを形成する。続いて、画素ＰＥ１のフォトダイオードＰＤ１、ＰＤ２の直上において、パッシベーション膜ＰＦ上にカラーフィルタＣＦ１を形成する。続いて、画素ＰＥ２のフォトダイオードＰＤ３、ＰＤ４の直上において、パッシベーション膜ＰＦ上にカラーフィルタＣＦ２を形成する。カラーフィルタＣＦ１、ＣＦ２は、例えば有機膜からなるパターンである。
続いて、画素ＰＥ１のカラーフィルタＣＦ１の直上、および、画素ＰＥ２のカラーフィルタＣＦ２の直上のそれぞれにマイクロレンズＭＬを形成する。その後、第１半導体ウェハおよび第２半導体ウェハからなる積層ウェハをダイシングにより切削することで個片化し、これにより、図３１に示す固体撮像素子を得る。以上の工程により、本実施の形態の固体撮像素子が略完成する。
なお、前記実施の形態１の変形例２で説明した光電変換膜ＰＣ（図１４参照）を本変形例に適用してもよい。
＜変形例１＞
以下に、本実施の形態の変形例１である固体撮像素子の構造について、図３５を用いて説明する。図３５は、本変形例の固体撮像素子を示す断面図である。ここでは、カラーフィルタを上層の配線層とマイクロレンズの間ではなく、上層のフォトダイオードと、上層の配線層との間に形成することについて説明する。
図３５に示すように、本変形例の固体撮像素子は、パッシベーション膜ＰＦ上にカラーフィルタを有しておらず、半導体基板ＳＢ１と層間絶縁膜ＩＬ１との間にカラーフィルタＣＦ３、ＣＦ４が形成されている点を除き、図３１に示す固体撮像素子と同様の構造を有している。すなわち、フォトダイオードＰＤ１の直上には、フォトダイオードＰＤ１の上面を覆うカラーフィルタＣＦ３が、層間絶縁膜ＩＬ１の下に形成されている。また、フォトダイオードＰＤ３の直上には、フォトダイオードＰＤ３の上面を覆うカラーフィルタＣＦ４が、層間絶縁膜ＩＬ１の下に形成されている。カラーフィルタＣＦ３は、例えば赤色および緑色の波長領域の光を透過し、青色の光を遮蔽する膜である。カラーフィルタＣＦ４は、例えば青色および緑色の光を透過し、赤色の光を遮蔽する膜である。
カラーフィルタＣＦ３、ＣＦ４のそれぞれは、例えば、半導体基板ＳＢ１上およびゲート電極ＧＴ上に、順に酸化シリコン膜、窒化シリコン膜、酸化シリコン膜および窒化シリコン膜を積層した膜からなる。つまり、カラーフィルタＣＦ３、ＣＦ４のそれぞれは、酸化シリコン膜および窒化シリコン膜の積層膜からなる。カラーフィルタＣＦ３、ＣＦ４のそれぞれは、酸化シリコン膜と窒化シリコン膜との割合を変更することで、透過する光の波長領域を調整することができる膜である。
このような固体撮像素子の製造工程では、図３６に示すように、図６を用いて説明した工程と同様に、フォトダイオードＰＤ１、ＰＤ３、トランジスタＱ１（図６参照）および転送トランジスタＴＸを半導体基板ＳＢ１の上面近傍に形成する。図３６は、本実施の形態の固体撮像素子の製造工程中の断面図である。なお、図３６では周辺回路領域ＣＲの図示を省略している。
その後、フォトダイオードＰＤ１を覆うカラーフィルタＣＦ３と、フォトダイオードＰＤ３を覆うカラーフィルタＣＦ４とを形成し、続いて半導体基板ＳＢ１上に配線層を形成する。つまり、例えば、画素ＰＥ１においてフォトダイオードＰＤ１およびゲート電極ＧＴのそれぞれの上に交互に積層された酸化シリコン膜および窒化シリコン膜からなる積層膜を形成した後、当該積層膜を加工することで、当該積層膜からなるカラーフィルタＣＦ３を形成する。続いて、画素ＰＥ２においてフォトダイオードＰＤ３およびゲート電極ＧＴのそれぞれの上に交互に積層された酸化シリコン膜および窒化シリコン膜からなる積層膜を形成した後、当該積層膜を加工することで、当該積層膜からなるカラーフィルタＣＦ４を形成する。その後、半導体基板ＳＢ１の第１主面、カラーフィルタＣＦ３およびＣＦ４のそれぞれの上に、層間絶縁膜ＩＬ１を含む配線層を形成する。これにより、図３６に示す構造を得る。
次に、図７〜図１２を用いて説明した工程と同様の工程を行うことで、図３５に示す本変形例の固体撮像素子が略完成する。
図３１を用いて説明した固体撮像素子と同様に、本変形例では、フォトダイオードＰＤ２では赤色の光を検出し、フォトダイオードＰＤ１では比較的長波長の緑の光を検出し、フォトダイオードＰＤ４では比較的短波長の緑の光を検出し、フォトダイオードＰＤ３では青色の光を検出する。本変形例では、図３１〜図３４を用いて説明した固体撮像素子およびその製造方法と同様の効果を得ることができる。
また、カラーフィルタＣＦ３、ＣＦ４は、図３１に示すカラーフィルタＣＦ１、ＣＦ２に比べて熱に対する耐性が高い。したがって、本変形例の固体撮像素子では、高温の状況で使用した場合にカラーフィルタＣＦ３、ＣＦ４が劣化することを防ぐことができる。
＜変形例２＞
以下に、本実施の形態の変形例２である固体撮像素子の構造について、図３７を用いて説明する。図３７は、本変形例の固体撮像素子を示す断面図である。ここでは、図３１を用いて説明したカラーフィルタを設け、さらに、下層のフォトダイオードの下に反射膜を形成することについて説明する。
図３７に示すように、下層の半導体基板ＳＢ２と、半導体基板ＳＢ２の下の層間絶縁膜ＩＬ２との間に、例えばＷ（タングステン）膜などからなる反射膜ＲＦ４が形成されている。画素ＰＥ１、ＰＥ２のそれぞれの反射膜ＲＦ４は、フォトダイオードＰＤ２、ＰＤ４のそれぞれの下面、つまり半導体基板ＳＢ２の第２主面を覆い、半導体基板ＳＢ２の下のゲート電極ＧＴの下面の一部を覆っている。反射膜ＲＦ４は、層間絶縁膜ＩＬ２並びに層間絶縁膜ＩＬ２内の配線Ｍ１およびＭ２のそれぞれよりも上に形成されている。
反射膜ＲＦ４は、フォトダイオードＰＤ２およびゲート電極ＧＴなどに対して電気的に接続されていない浮遊状態の導電膜である。反射膜ＲＦ４は、フォトダイオードＰＤ１が光電変換する波長領域の光およびフォトダイオードＰＤ２が光電変換する波長領域の光を反射する膜である。
このような固体撮像素子の製造工程では、図３８に示すように、図６を用いて説明した工程と同様に、フォトダイオードＰＤ２、ＰＤ４、トランジスタＱ２（図６参照）および転送トランジスタＴＸを半導体基板ＳＢ２の上面近傍に形成する。図３８は、本実施の形態の固体撮像素子の製造工程中の断面図である。なお、図３８では周辺回路領域ＣＲの図示を省略している。
その後、フォトダイオードＰＤ２、ＰＤ４のそれぞれを覆う反射膜ＲＦ４を、例えばスパッタリング法により形成し、続いて半導体基板ＳＢ２上に配線層を形成する。つまり、例えば、フォトダイオードＰＤ２、ＰＤ４およびゲート電極ＧＴを覆うタングステン膜を形成した後、当該タングステン膜を加工することで、画素ＰＥ１、ＰＥ２のそれぞれに反射膜ＲＦ４を形成する。その後、半導体基板ＳＢ２の第２主面上および反射膜ＲＦ４上に、層間絶縁膜ＩＬ２を含む配線層を形成する。これにより、図３８に示す構造を得る。
次に、図７〜図１１および図３４を用いて説明した工程と同様の工程を行うことで、図３７に示す本変形例の固体撮像素子が略完成する。
図３１を用いて説明した固体撮像素子と同様に、本変形例では、フォトダイオードＰＤ２では赤色の光を検出し、フォトダイオードＰＤ１では比較的長波長の緑の光を検出し、フォトダイオードＰＤ４では比較的短波長の緑の光を検出し、フォトダイオードＰＤ３では青色の光を検出する。
本変形例では、図３１〜図３４を用いて説明した固体撮像素子およびその製造方法と同様の効果を得ることができる。さらに、本変形例では、反射膜ＲＦ４を形成することで、固体撮像素子の上方からマイクロレンズＭＬを介して照射された光のうち、フォトダイオードＰＤ１〜ＰＤ４を透過した光を反射膜ＲＦ４により反射し、この反射光を各フォトダイオードで収集することで、固体撮像素子の感度性能を向上させることができる。
なお、図３７に示すカラーフィルタＣＦ１、ＣＦ２を設けず、図３５に示す変形例１の固体撮像素子に本変形例の反射膜ＲＦ４を形成してもよい。
＜変形例３＞
以下に、本実施の形態の変形例３である固体撮像素子の構造について、図３９を用いて説明する。図３９は、本変形例の固体撮像素子を示す断面図である。ここでは、第２半導体ウェハの配線を反射膜として用いることについて説明する。
図３９に示すように、本変形例の固体撮像素子の構造は、層間絶縁膜ＩＬ２内の配線のレイアウトを除き、図３１に示す固体撮像素子の構造と同じである。ここでは、フォトダイオードＰＤ２の直下の配線Ｍ１を、平面視においてフォトダイオードＰＤ２の全体と重なるように広げて形成している。つまり、フォトダイオードＰＤ２の下面の全体が、平面視において配線Ｍ１と重なっている。なお、層間絶縁膜ＩＬ２内の配線Ｍ１ではなく配線Ｍ２をフォトダイオードＰＤ２と重なるように形成してもよい。配線Ｍ１、Ｍ２は、フォトダイオードＰＤ１が光電変換する波長領域の光およびフォトダイオードＰＤ２が光電変換する波長領域の光を反射する膜である。
本変形例では、フォトダイオードＰＤ２の下の配線Ｍ１またはＭ２を反射膜として使用することで、固体撮像素子の感度性能を向上させることができる。
＜変形例４＞
以下に、本実施の形態の変形例４である固体撮像素子の構造について、図４０を用いて説明する。図４０は、本変形例の固体撮像素子を示す断面図である。ここでは、前記実施の形態１の変形例２と、本実施の形態の変形例２とを組み合わせた構造について説明する。
図４０に示すように、本変形例の固体撮像素子は、フォトダイオードＰＤ１、ＰＤ３のそれぞれの上部を覆うカラーフィルタＣＦ３、ＣＦ４を備えている。カラーフィルタＣＦ３、ＣＦ４の構成は、図３５を用いて説明した構成と同じである。また、本実施の形態の固体撮像素子は、前記実施の形態１の変形例２で説明した下部電極ＬＥ、光電変換膜ＰＣおよび上部電極ＵＥを備えている。
ここで、図３５を用いて説明した固体撮像素子と同様に、フォトダイオードＰＤ２では赤色の光を検出し、フォトダイオードＰＤ１では長波長領域の緑色の光を検出し、フォトダイオードＰＤ４では短波長領域の緑色の光を検出し、フォトダイオードＰＤ３では青色の光を検出する。これに加えて、本変形例では、光電変換部（受光素子）である光電変換膜ＰＣを各画素ＰＥ１、ＰＥ２に設けている。各画素ＰＥ１、ＰＥ２の下部電極ＬＥ、光電変換膜ＰＣおよび上部電極ＵＥは、互いに一体となっており、電気的に接続されている。ここでは、光電変換膜ＰＣは、赤、青および緑以外の波長領域の光を光電変換により検出する。例えば、光電変換膜ＰＣでは、赤色の光よりも波長が長い赤外線などの光を検出する。
本変形例では、光電変換部を多数形成することで、光電変換する対象となる光の波長領域をさらに広げることができる。また、検出光の波長領域を細分化することもできる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容の一部を以下に記載する。
（付記１）平面視で複数並べられた画素を備えた固体撮像素子であって、
互いに積層された第１半導体基板および第２半導体基板と、
前記第１半導体基板と前記第２半導体基板との間に介在し、かつ、前記第１半導体基板の下面および前記第２半導体基板の上面に接する第１絶縁膜と、
複数の前記画素のそれぞれにおいて前記第１半導体基板内に形成された第１受光素子と、
複数の前記画素のそれぞれにおいて前記第２半導体基板内に形成された第２受光素子と、
前記第１半導体基板の上面から前記下面に亘って貫通し、互いに隣り合う前記画素のそれぞれに形成された前記第１受光素子同士を分離する第１素子分離領域と、
前記第２半導体基板の前記上面から下面に亘って貫通し、互いに隣り合う前記画素のそれぞれに形成された前記第２受光素子同士を分離する第２素子分離領域と、
を有する、固体撮像素子。
（付記２）（付記１）の固体撮像素子において、
前記第１半導体基板の前記上面に形成され、前記第１絶縁膜と離間する第３素子分離領域と、
前記第２半導体基板の前記下面に形成され、前記第１絶縁膜と離間する第４素子分離領域と、
をさらに有する、固体撮像素子。
（付記３）（付記１）の固体撮像素子において、
前記第２受光素子は、前記第１受光素子が光電変換する光よりも長い波長の光を光電変換する、固体撮像素子。
（付記４）（付記１）の固体撮像素子において、
前記第１絶縁膜は、
前記第２半導体基板上に順に形成された第３絶縁膜、負の電荷を有する第４絶縁膜、第６絶縁膜、負の電荷を有する第７絶縁膜および第２絶縁膜を有し、
前記第６絶縁膜の膜厚は、前記第２絶縁膜および前記第３絶縁膜のいずれの膜厚よりも大きい、固体撮像素子。
（付記５）（付記１）の固体撮像素子において、
前記第２受光素子の直下に形成された、前記第１受光素子が光電変換する第１波長領域の光および前記第２受光素子が光電変換する第２波長領域の光を反射する第２反射膜をさらに有する、固体撮像素子。
（付記６）平面視で複数並べられた画素を備えた固体撮像素子の製造方法であって、
（ａ）第１主面および前記第１主面の反対側の第１裏面を有し、前記第１主面に形成された複数の第１受光素子と、複数の前記第１受光素子同士を分離し、前記第１主面に形成された第１素子分離領域とを備えた第１半導体基板を用意する工程、
（ｂ）第２主面および前記第２主面の反対側の第２裏面を有し、前記第２主面に形成された複数の第２受光素子と、複数の前記第２受光素子同士を分離し、前記第２主面に形成された第２素子分離領域とを備えた第２半導体基板を用意する工程、
（ｃ）前記第１半導体基板の前記第１裏面を研磨することで前記第１素子分離領域を露出させる工程、
（ｄ）前記第２半導体基板の前記第２裏面を研磨することで前記第２素子分離領域を露出させる工程、
（ｅ）前記（ｃ）工程の後、前記第１半導体基板の前記第１裏面および前記第１素子分離領域に接して前記第１裏面を覆う第２絶縁膜を形成する工程、
（ｆ）前記（ｄ）工程の後、前記第２半導体基板の前記第２裏面および前記第２素子分離領域に接して前記第２裏面を覆う第３絶縁膜を形成する工程、
（ｇ）前記第１裏面と前記第２裏面とを対向させて前記第１半導体基板および前記第２半導体基板を接合させることで、前記第２絶縁膜および前記第３絶縁膜を含む第１絶縁膜を形成する工程、
を有し、
複数の前記画素のそれぞれは、前記第２受光素子および前記第２受光素子上の前記第１受光素子を有する、固体撮像素子の製造方法。
（付記７）（付記６）の固体撮像素子の製造方法において、
前記（ａ）工程では、第１基板、前記第１基板上の第９絶縁膜および前記第９絶縁膜上の第１半導体層を含む前記第１半導体基板であって、前記第１半導体層の上面である前記第１主面に形成された複数の前記第１受光素子と、前記第１主面から前記第１半導体層の下面に亘って貫通する前記第１素子分離領域とを備えた前記第１半導体基板を用意し、
前記（ｂ）工程では、第２基板、前記第２基板上の第１０絶縁膜および前記第１０絶縁膜上の第２半導体層を含む前記第２半導体基板であって、前記第２半導体層の上面である前記第２主面に形成された複数の前記第２受光素子と、前記第２主面から前記第２半導体層の下面に亘って貫通する前記第２素子分離領域とを備えた前記第２半導体基板を用意し、
前記（ｃ）工程では、前記第１半導体基板の前記第１裏面を研磨することで、前記第１基板を除去した後、前記第９絶縁膜を除去することで、前記第１素子分離領域を露出させ、
前記（ｄ）工程では、前記第２半導体基板の前記第２裏面を研磨することで、前記第２基板を除去した後、前記第１０絶縁膜を除去することで、前記第２素子分離領域を露出させる、固体撮像素子の製造方法。
（付記８）（付記６）の固体撮像素子の製造方法において、
（ｇ３）前記（ｇ）工程の前に、露出している前記第２絶縁膜の下面を覆うように、負の電荷を有する第４絶縁膜および第６絶縁膜を順に形成する工程、
（ｇ４）前記（ｇ）工程の前に、露出している前記第３絶縁膜の下面を覆うように、負の電荷を有する第７絶縁膜および第８絶縁膜を順に形成する工程、
をさらに有し、
前記（ｇ）工程では、前記第１半導体基板および前記第２半導体基板を接合させることで、前記第２絶縁膜、前記第３絶縁膜、前記第４絶縁膜、前記第６絶縁膜、前記第７絶縁膜および前記第８絶縁膜を含む前記第１絶縁膜を形成する、固体撮像素子の製造方法。
ＣＲ 周辺回路領域
ＥＩ、ＥＩ１、ＥＩ２ 素子分離領域
ＩＦ１〜ＩＦ８ 絶縁膜
ＰＥ、ＰＥ１、ＰＥ２ 画素
ＰＥＲ 画素領域
ＰＤ１〜ＰＤ４ フォトダイオード
ＳＢ１、ＳＢ２ 半導体基板

Claims (15)

  1. 平面視で複数並べられた画素を備えた固体撮像素子であって、
    互いに積層された第１半導体基板および第２半導体基板と、
    前記第１半導体基板と前記第２半導体基板との間に介在し、かつ、前記第１半導体基板の下面および前記第２半導体基板の上面に接する第１絶縁膜と、
    複数の前記画素のそれぞれにおいて前記第１半導体基板内に形成された第１受光素子と、
    複数の前記画素のそれぞれにおいて前記第２半導体基板内に形成された第２受光素子と、
    前記第１半導体基板の上面から前記下面に亘って貫通し、互いに隣り合う前記画素のそれぞれに形成された前記第１受光素子同士を分離する第１素子分離領域と、
    前記第２半導体基板の前記上面から下面に亘って貫通し、互いに隣り合う前記画素のそれぞれに形成された前記第２受光素子同士を分離する第２素子分離領域と、
    を有する、固体撮像素子。
  2. 請求項１記載の固体撮像素子において、
    前記第１素子分離領域の下面および前記第２素子分離領域の上面は、前記第１絶縁膜に接している、固体撮像素子。
  3. 請求項２記載の固体撮像素子において、
    前記第１半導体基板上に形成され、前記第１受光素子の上面を覆う第１層間絶縁膜と、
    前記第１層間絶縁膜内に形成された複数の第１配線と、
    前記第２半導体基板の下に形成され、前記第２受光素子の下面を覆う第２層間絶縁膜と、
    前記第２層間絶縁膜内に形成された複数の第２配線と、
    をさらに有し、
    前記第１素子分離領域の上面は、前記第１層間絶縁膜に接し、前記第２素子分離領域の下面は、前記第２層間絶縁膜に接している、固体撮像素子。
  4. 請求項１記載の固体撮像素子において、
    前記第１半導体基板および前記第１素子分離領域のそれぞれの厚さは、前記第２半導体基板および前記第２素子分離領域のいずれの厚さよりも小さい、固体撮像素子。
  5. 請求項１記載の固体撮像素子において、
    複数の前記画素のそれぞれにおいて、前記第１半導体基板上に形成された光電変換膜を含む第３受光素子をさらに有する、固体撮像素子。
  6. 請求項１記載の固体撮像素子において、
    前記第１絶縁膜は、
    負の電荷を有する第４絶縁膜と、
    前記第４絶縁膜と前記第１半導体基板との間に介在する第２絶縁膜と、
    前記第４絶縁膜と前記第２半導体基板との間に介在する第３絶縁膜と、
    を有する、固体撮像素子。
  7. 請求項１記載の固体撮像素子において、
    前記第１受光素子は、第１波長領域の光を光電変換する素子であり、前記第２受光素子は、前記第１波長領域よりも波長が大きい第２波長領域の光を光電変換する素子であり、
    前記第１絶縁膜は、
    前記第１波長領域の光を反射し、前記第２波長領域の光を透過する第１反射膜と、
    前記第１反射膜と前記第１半導体基板との間に介在する第２絶縁膜と、
    前記第１反射膜と前記第２半導体基板との間に介在する第３絶縁膜と、
    を有する、固体撮像素子。
  8. 請求項１記載の固体撮像素子において、
    複数の前記画素のうち、第１画素および第２画素が互いに隣接しており、
    前記第１画素の前記第１受光素子は、第１波長領域の光を光電変換する素子であり、
    前記第１画素の前記第２受光素子は、第２波長領域の光を光電変換する素子であり、
    前記第２画素の前記第１受光素子は、第３波長領域の光を光電変換する素子であり、
    前記第２画素の前記第２受光素子は、第４波長領域の光を光電変換する素子であり、
    前記第１画素の前記第１受光素子および前記第２受光素子と平面視で重なるように、前記第１画素の前記第１受光素子上に形成された第１カラーフィルタと、
    前記第２画素の前記第１受光素子および前記第２受光素子と平面視で重なるように、前記第２画素の前記第１受光素子上に形成された第２カラーフィルタと、
    をさらに有し、
    前記第１カラーフィルタにおいて、前記第１波長領域の光および前記第２波長領域の光のそれぞれの透過率は、前記第４波長領域の光の透過率よりも高く、
    前記第２カラーフィルタにおいて、前記第３波長領域の光および前記第４波長領域の光のそれぞれの透過率は、前記第１波長領域の光の透過率よりも高く、
    前記第１波長領域、前記第２波長領域、前記第３波長領域および前記第４波長領域の順に波長が長くなる、固体撮像素子。
  9. 平面視で複数並べられた画素を備えた固体撮像素子の製造方法であって、
    （ａ）第１主面および前記第１主面の反対側の第１裏面を有し、前記第１主面に形成された複数の第１受光素子と、複数の前記第１受光素子同士を分離し、前記第１主面に形成された第１素子分離領域とを備えた第１半導体基板を用意する工程、
    （ｂ）第２主面および前記第２主面の反対側の第２裏面を有し、前記第２主面に形成された複数の第２受光素子と、複数の前記第２受光素子同士を分離し、前記第２主面に形成された第２素子分離領域とを備えた第２半導体基板を用意する工程、
    （ｃ）前記第１半導体基板の前記第１裏面を研磨することで前記第１素子分離領域を露出させる工程、
    （ｄ）前記第２半導体基板の前記第２裏面を研磨することで前記第２素子分離領域を露出させる工程、
    （ｅ）前記（ｃ）工程の後、前記第１半導体基板の前記第１裏面および前記第１素子分離領域に接して前記第１裏面を覆う第２絶縁膜を形成する工程、
    （ｆ）前記（ｄ）工程の後、前記第２半導体基板の前記第２裏面および前記第２素子分離領域に接して前記第２裏面を覆う第３絶縁膜を形成する工程、
    （ｇ）前記第１裏面と前記第２裏面とを対向させて前記第１半導体基板および前記第２半導体基板を接合させることで、前記第２絶縁膜および前記第３絶縁膜を含む第１絶縁膜を形成する工程、
    を有し、
    複数の前記画素のそれぞれは、前記第２受光素子および前記第２受光素子上の前記第１受光素子を有する、固体撮像素子の製造方法。
  10. 請求項９記載の固体撮像素子の製造方法において、
    （ａ１）前記（ａ）工程の後、前記（ｃ）工程の前に、前記第１半導体基板の前記第１主面上に、第１配線を内部に含み、前記第１受光素子の上面を覆う第１層間絶縁膜を形成する工程、
    （ｂ１）前記（ｂ）工程の後、前記（ｄ）工程の前に、前記第１半導体基板の前記第１主面上に、第２配線を内部に含み、前記第２受光素子の上面を覆う第２層間絶縁膜を形成する工程、
    をさらに有する、固体撮像素子の製造方法。
  11. 請求項９記載の固体撮像素子の製造方法において、
    前記（ｃ）工程および前記（ｄ）工程の後において、前記第１半導体基板および前記第１素子分離領域のそれぞれの厚さは、前記第２半導体基板および前記第２素子分離領域のいずれの厚さよりも小さい、固体撮像素子の製造方法。
  12. 請求項１０記載の固体撮像素子の製造方法において、
    （ｈ）前記（ｇ）工程の後、前記第１層間絶縁膜上であって、前記第１受光素子の直上に、光電変換膜からなる第３受光素子を形成する工程をさらに有する、固体撮像素子の製造方法。
  13. 請求項９記載の固体撮像素子の製造方法において、
    （ｇ１）前記（ｇ）工程の前に、前記第２絶縁膜の露出している下面、または、前記第３絶縁膜の露出している下面を覆うように、負の電荷を有する第４絶縁膜および第５絶縁膜を順に形成する工程をさらに有し、
    前記（ｇ）工程では、前記第１半導体基板および前記第２半導体基板を接合させることで、前記第２絶縁膜、前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜を含む前記第１絶縁膜を形成する、固体撮像素子の製造方法。
  14. 請求項９記載の固体撮像素子の製造方法において、
    前記第１受光素子は、第１波長領域の光を光電変換する素子であり、前記第２受光素子は、前記第１波長領域よりも波長が大きい第２波長領域の光を光電変換する素子であり、
    （ｇ２）前記（ｇ）工程の前に、前記第２絶縁膜の露出している下面、または、前記第３絶縁膜の露出している下面を覆うように、前記第１波長領域の光を反射し、前記第２波長領域の光を透過する第１反射膜および第５絶縁膜を順に形成する工程をさらに有し、
    前記（ｇ）工程では、前記第１半導体基板および前記第２半導体基板を接合させることで、前記第２絶縁膜、前記第３絶縁膜、前記第１反射膜および前記第５絶縁膜を含む前記第１絶縁膜を形成する、固体撮像素子の製造方法。
  15. 請求項９記載の固体撮像素子の製造方法において、
    複数の前記画素のうち、第１画素および第２画素が互いに隣接しており、
    前記第１画素の前記第１受光素子は、第１波長領域の光を光電変換する素子であり、
    前記第１画素の前記第２受光素子は、第２波長領域の光を光電変換する素子であり、
    前記第２画素の前記第１受光素子は、第３波長領域の光を光電変換する素子であり、
    前記第２画素の前記第２受光素子は、第４波長領域の光を光電変換する素子であり、
    （ｉ）前記（ｇ）工程の後、前記第１画素の前記第１受光素子および前記第２受光素子と平面視で重なるように、前記第１画素の前記第１受光素子上に第１カラーフィルタを形成し、前記第２画素の前記第１受光素子および前記第２受光素子と平面視で重なるように、前記第２画素の前記第１受光素子上に第２カラーフィルタを形成する工程をさらに有し、
    前記第１カラーフィルタにおいて、前記第１波長領域の光および前記第２波長領域の光のそれぞれの透過率は、前記第４波長領域の光の透過率よりも高く、
    前記第２カラーフィルタにおいて、前記第３波長領域の光および前記第４波長領域の光のそれぞれの透過率は、前記第１波長領域の光の透過率よりも高く、
    前記第１波長領域、前記第２波長領域、前記第３波長領域および前記第４波長領域の順に波長が長くなる、固体撮像素子の製造方法。
JP2017116281A 2017-06-13 2017-06-13 固体撮像素子およびその製造方法 Active JP6920110B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017116281A JP6920110B2 (ja) 2017-06-13 2017-06-13 固体撮像素子およびその製造方法
US15/937,162 US20180358393A1 (en) 2017-06-13 2018-03-27 Solid-state imaging element and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017116281A JP6920110B2 (ja) 2017-06-13 2017-06-13 固体撮像素子およびその製造方法

Publications (2)

Publication Number Publication Date
JP2019004001A true JP2019004001A (ja) 2019-01-10
JP6920110B2 JP6920110B2 (ja) 2021-08-18

Family

ID=64563693

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017116281A Active JP6920110B2 (ja) 2017-06-13 2017-06-13 固体撮像素子およびその製造方法

Country Status (2)

Country Link
US (1) US20180358393A1 (ja)
JP (1) JP6920110B2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110691208A (zh) * 2019-09-24 2020-01-14 Oppo广东移动通信有限公司 图像传感器、图像处理方法和装置、及存储介质
CN110691207A (zh) * 2019-09-18 2020-01-14 Oppo广东移动通信有限公司 一种图像传感器及图像处理方法、存储介质
JP2020110391A (ja) * 2019-01-15 2020-07-27 株式会社三洋物産 遊技機
JP2020110392A (ja) * 2019-01-15 2020-07-27 株式会社三洋物産 遊技機
JP2020110390A (ja) * 2019-01-15 2020-07-27 株式会社三洋物産 遊技機
JP2020110385A (ja) * 2019-01-15 2020-07-27 株式会社三洋物産 遊技機
WO2020218503A1 (ja) * 2019-04-25 2020-10-29 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2021100338A1 (ja) * 2019-11-20 2021-05-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
WO2021157250A1 (ja) * 2020-02-06 2021-08-12 ソニーセミコンダクタソリューションズ株式会社 受光素子、固体撮像装置及び電子機器
WO2022209856A1 (ja) * 2021-03-30 2022-10-06 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018186211A (ja) * 2017-04-27 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019212900A (ja) * 2018-05-31 2019-12-12 パナソニックＩｐマネジメント株式会社 撮像装置
CN110335878A (zh) * 2019-06-12 2019-10-15 芯盟科技有限公司 一种图像传感器的制备方法、图像传感器及电子设备
DE102020105353A1 (de) 2020-02-28 2021-09-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Verfahren und Fotodiodenvorrichtung zur kohärenten Detektion eines optischen Signals
KR20220034973A (ko) * 2020-09-11 2022-03-21 삼성전자주식회사 이미지 센서
KR20220087678A (ko) * 2020-12-18 2022-06-27 삼성전자주식회사 이미지 센서 및 이미지 센싱 회로
US20220320173A1 (en) * 2021-03-30 2022-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Reduced cross-talk in color and infrared image sensor

Citations (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221506A (ja) * 2002-11-22 2004-08-05 Sony Corp 固体撮像素子及びその製造方法
JP2004281773A (ja) * 2003-03-17 2004-10-07 Fuji Film Microdevices Co Ltd Ｍｏｓ型カラー固体撮像装置
JP2008306160A (ja) * 2007-05-07 2008-12-18 Sony Corp 固体撮像装置とその製造方法および撮像装置
JP2010147230A (ja) * 2008-12-18 2010-07-01 Toshiba Corp 半導体装置およびその製造方法
JP2010199668A (ja) * 2009-02-23 2010-09-09 Sony Corp 固体撮像装置および電子機器
JP2011198966A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 固体撮像装置及びその製造方法
JP2011216623A (ja) * 2010-03-31 2011-10-27 Sony Corp 固体撮像装置、および、その製造方法、電子機器
WO2011142065A1 (ja) * 2010-05-14 2011-11-17 パナソニック株式会社 固体撮像装置及びその製造方法
US20130075607A1 (en) * 2011-09-22 2013-03-28 Manoj Bikumandla Image sensors having stacked photodetector arrays
JP2013070030A (ja) * 2011-09-06 2013-04-18 Sony Corp 撮像素子、電子機器、並びに、情報処理装置
WO2013088984A1 (ja) * 2011-12-14 2013-06-20 ソニー株式会社 固体撮像素子および電子機器
JP2014011304A (ja) * 2012-06-29 2014-01-20 Toshiba Corp 固体撮像装置
US20140035083A1 (en) * 2012-07-31 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Elevated Photodiode with a Stacked Scheme
JP2014232761A (ja) * 2013-05-28 2014-12-11 キヤノン株式会社 固体撮像装置
JP2015128131A (ja) * 2013-11-27 2015-07-09 ソニー株式会社 固体撮像素子および電子機器
JP2015146364A (ja) * 2014-02-03 2015-08-13 ソニー株式会社 固体撮像素子、固体撮像素子の駆動方法、固体撮像素子の製造方法および電子機器
JP2015192015A (ja) * 2014-03-28 2015-11-02 オリンパス株式会社 固体撮像装置
JP2015195235A (ja) * 2014-03-31 2015-11-05 ソニー株式会社 固体撮像素子、電子機器、および撮像方法
JP2016058866A (ja) * 2014-09-09 2016-04-21 オリンパス株式会社 撮像素子および内視鏡装置
WO2016072539A1 (ko) * 2014-11-06 2016-05-12 (주) 실리콘화일 분광 특성이 개선된 이미지 센서
JP2016100347A (ja) * 2014-11-18 2016-05-30 ソニー株式会社 固体撮像装置及びその製造方法、並びに電子機器
WO2016103365A1 (ja) * 2014-12-24 2016-06-30 オリンパス株式会社 固体撮像装置および撮像装置
US20160204143A1 (en) * 2015-01-13 2016-07-14 Yun Ki Lee Image sensors and methods of forming the same
WO2016111010A1 (ja) * 2015-01-09 2016-07-14 オリンパス株式会社 固体撮像装置
JP2016167530A (ja) * 2015-03-10 2016-09-15 ソニー株式会社 固体撮像装置及びその製造方法、並びに電子機器
WO2016189600A1 (ja) * 2015-05-22 2016-12-01 オリンパス株式会社 撮像装置
JP2017076668A (ja) * 2015-10-13 2017-04-20 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
US20180151626A1 (en) * 2016-11-28 2018-05-31 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080105641A (ko) * 2007-05-31 2008-12-04 삼성전자주식회사 수직형 시모스 이미지센서 및 그 제조방법
US20110317048A1 (en) * 2010-06-29 2011-12-29 Aptina Imaging Corporation Image sensor with dual layer photodiode structure
WO2014002826A1 (ja) * 2012-06-29 2014-01-03 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、及び、電子機器
US9105546B2 (en) * 2012-09-19 2015-08-11 Semiconductor Components Industries, Llc Imaging systems with backside illuminated near infrared imaging pixels
US10009552B2 (en) * 2012-09-20 2018-06-26 Semiconductor Components Industries, Llc Imaging systems with front side illuminated near infrared imaging pixels
KR102083550B1 (ko) * 2013-03-15 2020-04-14 삼성전자주식회사 이미지 센서 및 이의 제조 방법
KR101334219B1 (ko) * 2013-08-22 2013-11-29 (주)실리콘화일 3차원 적층구조의 이미지센서
WO2016136502A1 (ja) * 2015-02-26 2016-09-01 ソニー株式会社 固体撮像素子、および電子装置
US9564468B2 (en) * 2015-03-20 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Composite grid structure to reduce crosstalk in back side illumination image sensors
US11349092B2 (en) * 2015-05-28 2022-05-31 Sony Semiconductor Solutions Corporation Photoelectric conversion element, solid-state imaging device, and electronic apparatus
JP6711573B2 (ja) * 2015-08-10 2020-06-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
KR102531712B1 (ko) * 2015-08-19 2023-05-11 삼성전자주식회사 적층형 이미지 센서와 그 제조방법
US9686457B2 (en) * 2015-09-11 2017-06-20 Semiconductor Components Industries, Llc High efficiency image sensor pixels with deep trench isolation structures and embedded reflectors
US9818791B1 (en) * 2016-10-04 2017-11-14 Omnivision Technologies, Inc. Stacked image sensor
KR102570346B1 (ko) * 2016-10-20 2023-08-25 에스케이하이닉스 주식회사 쉴드들을 가진 이미지 센서 및 그 제조 방법
KR102619669B1 (ko) * 2016-12-30 2023-12-29 삼성전자주식회사 이미지 센서
US10271037B2 (en) * 2017-01-20 2019-04-23 Semiconductor Components Industries, Llc Image sensors with hybrid three-dimensional imaging
US10594965B2 (en) * 2017-09-13 2020-03-17 Semiconductor Components Industries, Llc Avalanche photodiode image sensors

Patent Citations (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221506A (ja) * 2002-11-22 2004-08-05 Sony Corp 固体撮像素子及びその製造方法
JP2004281773A (ja) * 2003-03-17 2004-10-07 Fuji Film Microdevices Co Ltd Ｍｏｓ型カラー固体撮像装置
JP2008306160A (ja) * 2007-05-07 2008-12-18 Sony Corp 固体撮像装置とその製造方法および撮像装置
JP2010239154A (ja) * 2007-05-07 2010-10-21 Sony Corp 固体撮像装置および撮像装置
JP2010147230A (ja) * 2008-12-18 2010-07-01 Toshiba Corp 半導体装置およびその製造方法
JP2010199668A (ja) * 2009-02-23 2010-09-09 Sony Corp 固体撮像装置および電子機器
JP2011198966A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 固体撮像装置及びその製造方法
JP2011216623A (ja) * 2010-03-31 2011-10-27 Sony Corp 固体撮像装置、および、その製造方法、電子機器
WO2011142065A1 (ja) * 2010-05-14 2011-11-17 パナソニック株式会社 固体撮像装置及びその製造方法
JP2013070030A (ja) * 2011-09-06 2013-04-18 Sony Corp 撮像素子、電子機器、並びに、情報処理装置
US20130075607A1 (en) * 2011-09-22 2013-03-28 Manoj Bikumandla Image sensors having stacked photodetector arrays
WO2013088984A1 (ja) * 2011-12-14 2013-06-20 ソニー株式会社 固体撮像素子および電子機器
JP2014011304A (ja) * 2012-06-29 2014-01-20 Toshiba Corp 固体撮像装置
US20140035083A1 (en) * 2012-07-31 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Elevated Photodiode with a Stacked Scheme
JP2014232761A (ja) * 2013-05-28 2014-12-11 キヤノン株式会社 固体撮像装置
JP2015128131A (ja) * 2013-11-27 2015-07-09 ソニー株式会社 固体撮像素子および電子機器
JP2015146364A (ja) * 2014-02-03 2015-08-13 ソニー株式会社 固体撮像素子、固体撮像素子の駆動方法、固体撮像素子の製造方法および電子機器
JP2015192015A (ja) * 2014-03-28 2015-11-02 オリンパス株式会社 固体撮像装置
JP2015195235A (ja) * 2014-03-31 2015-11-05 ソニー株式会社 固体撮像素子、電子機器、および撮像方法
JP2016058866A (ja) * 2014-09-09 2016-04-21 オリンパス株式会社 撮像素子および内視鏡装置
WO2016072539A1 (ko) * 2014-11-06 2016-05-12 (주) 실리콘화일 분광 특성이 개선된 이미지 센서
JP2016100347A (ja) * 2014-11-18 2016-05-30 ソニー株式会社 固体撮像装置及びその製造方法、並びに電子機器
WO2016103365A1 (ja) * 2014-12-24 2016-06-30 オリンパス株式会社 固体撮像装置および撮像装置
WO2016111010A1 (ja) * 2015-01-09 2016-07-14 オリンパス株式会社 固体撮像装置
US20160204143A1 (en) * 2015-01-13 2016-07-14 Yun Ki Lee Image sensors and methods of forming the same
JP2016167530A (ja) * 2015-03-10 2016-09-15 ソニー株式会社 固体撮像装置及びその製造方法、並びに電子機器
WO2016189600A1 (ja) * 2015-05-22 2016-12-01 オリンパス株式会社 撮像装置
JP2017076668A (ja) * 2015-10-13 2017-04-20 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
US20180151626A1 (en) * 2016-11-28 2018-05-31 Samsung Electronics Co., Ltd. Semiconductor device

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020110390A (ja) * 2019-01-15 2020-07-27 株式会社三洋物産 遊技機
JP2020110385A (ja) * 2019-01-15 2020-07-27 株式会社三洋物産 遊技機
JP2020110391A (ja) * 2019-01-15 2020-07-27 株式会社三洋物産 遊技機
JP2020110392A (ja) * 2019-01-15 2020-07-27 株式会社三洋物産 遊技機
WO2020218503A1 (ja) * 2019-04-25 2020-10-29 ソニーセミコンダクタソリューションズ株式会社 撮像装置
US11961864B2 (en) 2019-04-25 2024-04-16 Sony Semiconductor Solutions Corporation Imaging device with improved layout of reading circuit transistors
CN110691207A (zh) * 2019-09-18 2020-01-14 Oppo广东移动通信有限公司 一种图像传感器及图像处理方法、存储介质
CN110691208A (zh) * 2019-09-24 2020-01-14 Oppo广东移动通信有限公司 图像传感器、图像处理方法和装置、及存储介质
CN110691208B (zh) * 2019-09-24 2022-05-27 Oppo广东移动通信有限公司 图像传感器、图像处理方法和装置、及存储介质
WO2021100338A1 (ja) * 2019-11-20 2021-05-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
WO2021157250A1 (ja) * 2020-02-06 2021-08-12 ソニーセミコンダクタソリューションズ株式会社 受光素子、固体撮像装置及び電子機器
JP7437957B2 (ja) 2020-02-06 2024-02-26 ソニーセミコンダクタソリューションズ株式会社 受光素子、固体撮像装置及び電子機器
WO2022209856A1 (ja) * 2021-03-30 2022-10-06 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Also Published As

Publication number Publication date
US20180358393A1 (en) 2018-12-13
JP6920110B2 (ja) 2021-08-18

Similar Documents

Publication Publication Date Title
JP6920110B2 (ja) 固体撮像素子およびその製造方法
TWI701824B (zh) 影像感測器、積體電路及形成影像感測器的方法
JP7038494B2 (ja) 固体撮像素子
CN110034139B (zh) 图像传感器
TWI694603B (zh) 影像感測器裝置
USRE46123E1 (en) Solid-state image sensor and method of manufacturing the same
US9177981B2 (en) Solid-state imaging device having a metallic pad periphery guard ring
KR101640260B1 (ko) 고체 촬상 장치와 그 제조 방법, 및 전자기기
US9373657B2 (en) System and method for fabricating a 3D image sensor structure
JP2006191081A (ja) 受光領域が拡張されたイメージセンサ及びその製造方法
JP5677238B2 (ja) 固体撮像装置
US20110001207A1 (en) Solid state image sensor and manufacturing method thereof
JP6362694B2 (ja) 半導体装置
US20220199670A1 (en) Image sensor
US8173480B2 (en) Image sensor and method for manufacturing the same
US11749702B2 (en) Image sensor
CN114823751A (zh) 减低的颜色串扰及红外图像传感器
WO2023188891A1 (ja) 光検出装置及び電子機器
US20240038814A1 (en) Solid-state imaging device, method of manufacturing the same, and electronic device
US20230420477A1 (en) Image sensor and method of fabricating the same
JP2024032663A (ja) イメージセンサー
KR20230155332A (ko) 이미지 센서
JP2016046420A (ja) 半導体装置およびその製造方法
JP2024000963A (ja) イメージセンサー
JP2023129340A (ja) イメージセンサー

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210706

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210726

R150 Certificate of patent or registration of utility model

Ref document number: 6920110

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150