WO2022209856A1 - 光検出装置 - Google Patents
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Definitions
- the first and second voltage applying sections transfer electric charges generated in the first photoelectric conversion section by reflected light from an object irradiated with irradiation light to the first or second charge storage section in synchronization with the cycle of the irradiation light. Allocate.
- the first pixel transistor includes a first amplifying transistor that generates a voltage signal corresponding to the charge held in the first charge accumulation portion as a pixel signal, and a voltage signal corresponding to the charge held in the second charge accumulation portion.
- a second amplification transistor that generates a signal, a first selection transistor that controls the output timing of the pixel signal from the first amplification transistor, a second selection transistor that controls the output timing of the pixel signal from the second amplification transistor;
- a first reset transistor for discharging the charge in the first charge storage section and a second reset transistor for discharging the charge in the second charge storage section are provided.
- the first charge storage section is provided around the first voltage application section
- the second charge storage section is provided around the second voltage application section
- the first and second voltage application sections are of the first conductivity type.
- the first and second charge storage portions are impurity layers of the second conductivity type.
- the photodetector has a seventh surface on the light incident side and an eighth surface on the opposite side to the seventh surface, and the fourth semiconductor layer is bonded to the second surface side with the eighth surface.
- fifth and sixth charge storage units provided on the seventh surface side of the fourth semiconductor layer, second photoelectric conversion units provided in the fourth semiconductor layer, and fifth and sixth charge storage units It further includes a fourth substrate including fifth and sixth voltage application units that apply a voltage to the fourth semiconductor layer between the second photoelectric conversion unit.
- the photodetector has an eighth surface on the light incident side and a seventh surface on the opposite side to the eighth surface, and the seventh surface is bonded to the first surface side of the first substrate.
- the second substrate is bonded to the second surface of the first substrate on the side of the fourth surface, and the second pixel transistor for outputting a pixel signal based on the charge output from the second photoelectric conversion unit is provided as a third pixel transistor. have on the surface.
- One of the pixel signals from the first and fourth substrates is used for ranging, and the other is used for obtaining an image.
- FIG. 1 is a block diagram showing a configuration example of a distance measuring device according to a first embodiment
- FIG. FIG. 2 is a block diagram showing a schematic configuration example of a light-receiving element of the distance measuring device according to the first embodiment
- FIG. 4 is a diagram showing an example of a circuit configuration of a pixel
- 4 is a plan view of the first substrate of the pixel according to the first embodiment
- FIG. FIG. 2 is a cross-sectional view showing a configuration example of a light receiving element according to the first embodiment
- FIG. 2 is a cross-sectional view showing a configuration example of a light receiving element according to the first embodiment
- FIG. 5 is a diagram showing an example of the circuit configuration of a pixel according to the second embodiment
- FIG. 4 is a plan view of a first substrate of a pixel according to the second embodiment
- 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
- FIG. FIG. 2 is an explanatory diagram showing an example of installation positions of an information detection unit outside the vehicle and an imaging unit;
- Sectional drawing which shows the structural example of the light receiving element by 3rd Embodiment.
- Sectional drawing which shows the structural example of the light receiving element by 4th Embodiment.
- Sectional drawing which shows the structural example of the light receiving element by 5th Embodiment.
- Sectional drawing which shows the structural example of the light receiving element by 6th Embodiment.
- the reflected light received by the light receiving element 1 is delayed according to the distance to the object M from the timing when the light emitting element 2 emits light.
- a phase difference occurs between the irradiated light and the reflected light due to the delay time of the reflected light with respect to the irradiated light.
- the distance measuring device 100 calculates the phase difference between the irradiated light and the reflected light, and obtains the distance (depth information) from the distance measuring device 100 to the object M based on this phase difference.
- the light-receiving element 1 receives the light (reflected light) that is generated by the light-emitting element 2 as a light source and is reflected back from an object, and outputs a depth image representing distance information to the object as a depth value. do.
- a detection signal output from each pixel 12 in a pixel row in accordance with drive control by the vertical drive unit 220 is input to the column processing unit 23 through the vertical signal line 29 .
- the column processing unit 23 performs predetermined signal processing on the detection signal output from each pixel 12 through the vertical signal line 29, and temporarily holds the detection signal after the signal processing. Specifically, the column processing unit 23 performs noise removal processing, AD (Analog-to-Digital) conversion processing, and the like as signal processing.
- the horizontal driving section 24 is composed of a shift register, an address decoder, etc., and sequentially selects unit circuits corresponding to the pixel columns of the column processing section 23 . Selection scanning by the horizontal drive unit 24 sequentially outputs detection signals that have undergone signal processing for each unit circuit in the column processing unit 23 .
- a voltage is applied to the semiconductor substrate 11 between .
- the transfer signal TR1g or TR2g becomes active (eg, high level)
- the impurity layers 171_1 and 172_1 or the impurity layers 171_2 and 172_2 also become active (eg, high level). Accordingly, the impurity layers 171_1 and 172_1 or the impurity layers 171_2 and 172_2 transfer charges from the photodiodes PD to the impurity layers 173_1 and 174_1 or the impurity layers 173_2 and 174_2.
- the charge discharge transistor OFG becomes conductive when the discharge signal OFG1g becomes active, and discharges the charge accumulated in the photodiode PD.
- the source electrode of the amplification transistor AMP1 is connected to the vertical signal line 29A via the selection transistor SEL1. Thereby, the amplification transistor AMP1 is connected to a constant current source (not shown) to form a source follower circuit.
- the amplification transistor AMP1 outputs a voltage corresponding to the potential of the floating diffusion region FD1 to the vertical signal line 29A as a pixel signal (detection signal VSL1).
- a source electrode of the amplification transistor AMP2 is connected to the vertical signal line 29B via the selection transistor SEL2. Thereby, the amplification transistor AMP2 is connected to a constant current source (not shown) to form a source follower circuit.
- the amplification transistor AMP2 outputs a voltage corresponding to the potential of the floating diffusion region FD2 to the vertical signal line 29B as a pixel signal (detection signal VSL2).
- the transfer units TR1 and TR2, the switching transistors FDG1 and FDG2, the amplification transistors AMP1 and AMP2, the selection transistors SEL1 and SEL2, and the charge discharge transistor OFG of the pixel 12 are controlled by the vertical driving unit 220.
- An electrode plug 56 is provided in the interlayer insulating film 51 of the second substrate 20 .
- the electrode plug 56 extends in the Z direction inside the interlayer insulating film 51 , and connects the gate, source or drain of the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, etc. that constitute the readout circuit 22 and the wiring layer 55 . connect between any A low-resistance metal material such as copper or tungsten is used for the electrode plugs 54 and 56, for example.
- the wiring layer 55 includes, for example, multiple pixel drive lines and multiple vertical signal lines. Therefore, the transfer transistors TR1 and TR2 are connected from the wiring layer 55 to the gate electrodes through the electrode plugs 54. FIG. Further, when one readout circuit 22 is provided for each of the four pixels 12, the wiring layer 55 includes wiring connecting between the four floating diffusion regions FD1 and FD2 and one amplification transistor AMP.
- the parasitic capacitance of the gate electrodes of the transfer transistors TR1 and TR2 provided on the first substrate 10 is reduced.
- the transfer transistors TR1 and TR2 are on/off controlled at a high frequency such as 10 MHz to 300 MHz. Therefore, if the capacitance of the gate electrodes and wiring of the transfer transistors TR1 and TR2 is large, the transfer transistors TR1 and TR2 may not be sufficiently turned on, resulting in insufficient settling. In this case, the accuracy of distance measurement is degraded.
- FIG. 6 is a cross-sectional view showing a configuration example of the light receiving element 1 according to this embodiment.
- transfer portions TR1 and TR2 include impurity layers 171 and 172 as voltage application portions and impurity layers 173 and 174 as charge detection portions.
- the configuration other than the first substrate 10 may be the same as the corresponding configuration in FIG. 5, so detailed description thereof will be omitted.
- FIGS. 8A and 8B are plan views of the first substrate 10 of the pixel 12 according to the second embodiment.
- the horizontal direction in FIGS. 8A and 8B corresponds to the row direction (horizontal direction) in FIG. 2, and the vertical direction corresponds to the column direction (vertical direction) in FIG. 8A and 8B, one pixel 12 is provided with four taps (TR1 to TR4).
- the reset transistor, amplification transistor, and selection transistor are provided on the second substrate 20, so that the pixel 12 on the first substrate 10 can be provided with four taps.
- the transfer portion TR4, the memory MEM4, the transfer transistor TRGb4 and the floating diffusion region FD4 are linearly arranged. Also in FIG. 8B, illustration of the charge discharge transistor OFG is omitted.
- Other configurations of the second embodiment may be the same as those of the first embodiment. Therefore, the second embodiment can obtain the same effect as the first embodiment.
- FIG. 9 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
- a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
- the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
- a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated.
- the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
- the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
- the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
- the seventh surface (front surface) F7 of the fourth semiconductor layer 44 is bonded to the second surface F2 of the first substrate 10.
- a layer (not shown) may be formed from the eighth surface F8 side of the fourth semiconductor layer 44 to a predetermined depth in the -Z direction.
- the configuration of the element isolation portion may be the same as the configuration of the element isolation portion 19 of the first substrate 10 .
- the amplification transistors AMP1 and AMP2 are electrically connected between the floating diffusion regions FD1 and FD2, respectively, and the vertical signal line 29 in FIG. A voltage amplified according to the voltage is output to the vertical signal line 29 as a pixel signal.
- the amplification transistors AMP41 and AMP42 are electrically connected between the floating diffusion regions FD42 and FD42 and the vertical signal line 29, respectively, and amplify voltages according to the respective potentials of the floating diffusion regions FD41 and FD42 as pixel signals. , and output to the vertical signal line 29 .
- the pixel signals amplified by the amplification transistors AMP1 and AMP41 are simultaneously output from the selection transistor SEL to the vertical signal line 29 as the same signal.
- the pixel signals amplified by the amplification transistors AMP1 and AMP41 cannot be separately output from the selection transistor SEL to the vertical signal line 29 as different signals.
- the amplification transistors AMP41 and AMP42 are omitted, each pixel 12 can be made smaller.
- FIG. 14 is a cross-sectional view showing a configuration example of the light receiving element 1 according to the sixth embodiment.
- the fourth substrate 40 is such that the eighth surface (back surface) F8 of the fourth semiconductor layer 44 is bonded to the second surface (back surface) F2 of the first substrate 10 . That is, the fourth substrate 40 is bonded back-to-back to the first substrate 10 .
- the seventh surface (surface) F7 of the fourth substrate 40 becomes the light incident surface.
- the floating diffusion regions FD1 and FD41 are provided on the seventh surface F7 side of the fourth semiconductor layer 44 and share the amplification transistor AMP1.
- the floating diffusion regions FD2 and FD42 share the amplification transistor AMP2.
- the first substrate includes: a third charge storage section provided on the first surface side of the first semiconductor layer; and the first semiconductor layer between the third charge storage section and the first photoelectric conversion section.
- the first substrate further includes a charge discharge transistor that discharges charges accumulated in the first photoelectric conversion unit.
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Abstract
Description
第2基板は、第4面側において第1基板の第2面と貼合されており、かつ、第2光電変換部から出力された電荷に基づく画素信号を出力する第2画素トランジスタを第3面に有する。
図1は、第1実施形態による測距装置の構成例を示すブロック図である。測距装置100は、間接ToF(以下、iToFともいう)方式による測距装置であり、例えば、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステム等に用いられる。また、測距装置100は、例えば、顔認証等の個人を特定するシステム等にも用いられてもよい。
図5は、本実施形態による受光素子1の構成例を示す断面図である。図5では、転送部TR1、TR2は、それぞれMOSFETで構成されている。電圧印加部は、転送部TR1、TR2のMOSFETのゲート電極となる。従って、以下、転送部TR1、TR2は、それぞれ転送トランジスタTR1、TR2とも呼ぶ。転送トランジスタは半導体基板内部にゲート電極を埋め込んだ縦型ゲート電極であってもよい。
図6は、本実施形態による受光素子1の構成例を示す断面図である。図6では、転送部TR1、TR2が、電圧印加部としての不純物層171、172および電荷検出部としての不純物層173、174を備える。尚、第1基板10以外の構成は、図5の対応する構成と同様でよいので、その詳細な説明は省略する。
図7は、第2実施形態による画素12の回路構成の一例を示す図である。第2実施形態では、メモリMEM1、MEM2が設けられている。フォトダイオードPDからの電荷は、メモリMEM1、MEM2に一旦振り分けられた後に、浮遊拡散領域FD1、FD2へ転送される。これにより、第2実施形態は、各画素12においてフォトダイオードPDからの電荷を同時にメモリMEM1、MEM2に蓄積可能なグローバルシャッタ方式に適用され得る。なお、図7において、図3と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図11は、第3実施形態による受光素子1の構成例を示す断面図である。第3実施形態では、第1~第3基板10~30に対して第4基板40が第1基板10の第2面に貼合されている。第4基板40は、フォトダイオードPD40を備えている。フォトダイオードPD40は、第1基板10のフォトダイオードPDの上方に設けられ、Z方向から見たときに、各画素12において、フォトダイオードPDに重複する。即ち、第3実施形態では、各画素12ごとに、複数のフォトダイオードPD、PD40がZ方向に積層されている。
図12は、第4実施形態による受光素子1の構成例を示す断面図である。第4実施形態では、増幅トランジスタAMP1が浮遊拡散領域FD1、FD41に共有されており、増幅トランジスタAMP2が浮遊拡散領域FD2、FD42に共有されている。従って、浮遊拡散領域FD1、FD41は、共通の増幅トランジスタAMP1を介して垂直信号線29に電気的に接続されている。浮遊拡散領域FD2、FD42は、共通の増幅トランジスタAMP2を介して垂直信号線29に電気的に接続されている。増幅トランジスタAMP41、AMP42は省略されている。
図13は、第5実施形態による受光素子1の構成例を示す断面図である。第5実施形態では、リセットトランジスタ、増幅トランジスタおよび選択トランジスタ等の画素トランジスタは、フォトダイオードPD、PD40のそれぞれにおいて別々に設けられている。フォトダイオードPDに対応する画素トランジスタは、第1実施形態と同様に第2基板20に設けられている。フォトダイオードPD40に対応する画素トランジスタは、第2基板20とは別の第5基板50に設けられている。即ち、フォトダイオードPD40から出力された電荷に基づく画素信号を出力する画素トランジスタは、第1基板10と第4基板40との間に設けられた第5基板50に形成されている。
図14は、第6実施形態による受光素子1の構成例を示す断面図である。第6実施形態では、第4基板40は、第4半導体層44の第8面(裏面)F8が第1基板10の第2面(裏面)F2に貼合されている。即ち、第4基板40は、第1基板10に対して、バックトゥーバックで貼り合わされている。この場合、第4基板40の第7面(表面)F7が光入射面となる。浮遊拡散領域FD1、FD41は、第4半導体層44の第7面F7側に設けられ、増幅トランジスタAMP1を共有している。浮遊拡散領域FD2、FD42は、増幅トランジスタAMP2を共有している。フォトダイオードPD40は、第8面F8側から不純物を導入することによって形成されている。従って、フォトダイオードPD、PD40は、第2面F2と第8面F8との貼合によって、一体化された1つのフォトダイオードとして構成される。第6実施形態のその他の構成は、第4実施形態の構成と同様でよい。従って、第6実施形態は、第4実施形態と同様の効果を得ることができる。
図15は、第7実施形態による受光素子1の構成例を示す断面図である。第7実施形態では、第4基板40の第8面(裏面)F8が第1基板10の第2面(裏面)F2に貼合されている。即ち、第4基板40は、第1基板10に対して、バックトゥーバックで貼り合わされている。この場合、第4基板40の第7面(表面)F7が光入射面となる。浮遊拡散領域FD1、FD41は、個別の増幅トランジスタAMP1、AMP41のそれぞれに接続されている。浮遊拡散領域FD2、FD42は、個別の増幅トランジスタAMP2、AMP42のそれぞれに接続されている。
図16は、第8実施形態による受光素子1の構成例を示す断面図である。第8実施形態では、第4基板40の第7面(表面)F7が第1基板10の第1面(表面)F1側に貼合されている。即ち、第4基板40は、第1基板10に対して、ファイストゥーフェイスで貼り合わされている。この場合、第4基板40の第8面(裏面)F8が光入射面となる。浮遊拡散領域FD1、FD41は、第4半導体層44の第7面F7側に設けられており、個別の増幅トランジスタAMP1、AMP41のそれぞれに接続されている。浮遊拡散領域FD2、FD42は、第4半導体層44の第7面F7側に設けられており、個別の増幅トランジスタAMP2、AMP42のそれぞれに接続されている。増幅トランジスタAMP1、AMP2、AMP41、AMP42および他の画素トランジスタは、第3実施形態と同様に、第2基板20の第3面F3に設けられている。
図17は、第9実施形態による受光素子1の構成例を示す断面図である。第9実施形態では、基板10がiTOFとして用いられており、基板40がCIS(CMOS Image Sensor)として用いられている。このように、基板10、40のいずれか一方の受光素子がiTOF等の測距装置として用いられ、他方がCIS等の撮像装置として用いられてもよい。CISとして用いられる基板40には、転送トランジスタTR41および浮遊拡散領域FD41は1つずつ設ければよい。これにより、受光素子1は、同一画素領域において、画像および測距の両方を行うことができる。
図18は、第10実施形態による受光素子1の構成例を示す断面図である。第10実施形態では、第1基板10の第2面F2上に光電変換膜60が設けられている。尚、第4基板40は設けられていない。光電変換膜60は、シリコン以外の光電変換機能を有する膜である。光電変換膜60には、例えば、有機光電変換膜、アモルファスシリコン、カルコパイライト系化合物、III-V族化合物、量子ドットが用いられている。光電変換膜60は、入射光に応じた電荷を生成する。光電変換膜60は、増幅トランジスタAMP60に電気的に接続されている。増幅トランジスタAMP60は、光電変換膜60で生成された電荷に応じた電圧信号を画素信号として増幅する。光電変換膜60は、他の実施形態の第4基板40の代わりに設けられている。従って、光電変換膜60は、例えば、CIS等の撮像装置として用いられ得る。これにより、第10実施形態は、第9実施形態と同様に、測距機能および撮像機能の両方を得ることができる。
図19は、第11実施形態による受光素子1の構成例を示す断面図である。第11実施形態では、第4基板40の第8面F8上に光電変換膜60が設けられている。光電変換膜60は、シリコン以外の光電変換機能を有する膜である。一方、光電変換膜60は、電荷蓄積機能を有しない。光電変換膜60には、例えば、有機光電変換膜、アモルファスシリコン、カルコパイライト系化合物、III-V族化合物、量子ドットが用いられている。光電変換膜60は、入射光に応じた電荷を生成する。光電変換膜60は、増幅トランジスタAMP60に電気的に接続されている。増幅トランジスタAMP60は、光電変換膜60で生成された電荷に応じた電圧信号を画素信号として増幅する。光電変換膜60は、第1基板10、第4基板40に加えて、さらに、例えば、CIS等の撮像装置として用いられ得る。これにより、第11実施形態は、測距機能および撮像機能の両方を得ることができるだけでなく、さらに、撮像機能において高解像度の画質を得ることができる。
(1)
第1面および該第1面に対して反対側にある第2面を有する第1半導体層と、前記第1半導体層の前記第1面側に設けられた第1および第2電荷蓄積部と、前記第1半導体層内に設けられた第1光電変換部と、前記第1および第2電荷蓄積部と前記第1光電変換部との間の前記第1半導体層に電圧を印加する第1および第2電圧印加部と、を備える第1基板と、
第3面および該第3面に対して反対側にある第4面を有し、前記第3または第4面側において前記第1基板に貼合された第2半導体層と、前記第3または第4面に設けられ、前記第1光電変換部から出力された電荷に基づく画素信号を出力する第1画素トランジスタを備える第2基板、を備えた光検出装置。
(2)
前記第1および第2電圧印加部は、照射光を照射した物体からの反射光によって前記第1光電変換部で生成された電荷を、前記照射光の周期に同期して前記第1または第2電荷蓄積部へ振り分ける、(1)に記載の光検出装置。
(3)
前記第1画素トランジスタは、
前記第1電荷蓄積部に保持された電荷に応じた電圧信号を前記画素信号として生成する第1増幅トランジスタと、
前記第2電荷蓄積部に保持された電荷に応じた電圧信号を前記画素信号として生成する第2増幅トランジスタと、
前記第1増幅トランジスタからの前記画素信号の出力タイミングを制御する第1選択トランジスタと、
前記第2増幅トランジスタからの前記画素信号の出力タイミングを制御する第2選択トランジスタと、
前記第1電荷蓄積部内の電荷を排出する第1リセットトランジスタと、
前記第2電荷蓄積部内の電荷を排出する第2リセットトランジスタと、を備える、(1)または(2)に記載の光検出装置。
(4)
前記第1基板は、
前記第1電圧印加部としてゲート電極を有し、前記第1光電変換部で生成された電荷を前記第1電荷蓄積部に転送する第1転送トランジスタと、
前記第2電圧印加部としてゲート電極を有し、前記第1光電変換部で生成された電荷を前記第2電荷蓄積部に転送する第2転送トランジスタと、を備える、(1)から(3)のいずれか一項に記載の光検出装置。
(5)
前記第1電荷蓄積部は、前記第1電圧印加部の周囲に設けられ、
前記第2電荷蓄積部は、前記第2電圧印加部の周囲に設けられ、
前記第1および第2電圧印加部は、第1導電型の不純物層であり、
前記第1および第2電荷蓄積部は、第2導電型の不純物層である、(1)から(3)のいずれか一項に記載の光検出装置。
(6)
前記第1画素トランジスタは、前記第2半導体層の前記第3面に設けられており、
前記第2基板は、前記第4面側において前記第1基板の前記第1面と貼合している、(1)から(5)のいずれか一項に記載の光検出装置。
(7)
前記第1および第2半導体層には、シリコン(Si)、ゲルマニウム(Ge)、シリコン・ゲルマニウム(SiGe)、インジウム・ガリウム・ヒ素(InGaAs)のいずれかの材料が用いられている、(1)から(6)のいずれか一項に記載の光検出装置。
(8)
前記第1基板と前記第2基板との間に設けられた電極プラグをさらに備えている、(1)から(7)のいずれか一項に記載の光検出装置。
(9)
前記第2基板に貼合され、前記画素信号を処理するロジック回路を有する第3基板をさらに備えている、(1)から(8)のいずれか一項に記載の光検出装置。
(10)
前記第1基板は、前記第1半導体層の前記第1面側に設けられた第3電荷蓄積部と、前記第3電荷蓄積部と前記第1光電変換部との間の前記第1半導体層に電圧を印加する第3電圧印加部と、をさらに備える、(1)から(9)のいずれか一項に記載の光検出装置。
(11)
前記第1基板は、前記第1光電変換部に蓄積された電荷を排出する電荷排出トランジスタをさらに備える、(1)から(10)のいずれか一項に記載の光検出装置。
(12)
前記第1基板は、前記第1および第2電荷保持部のそれぞれに接続され、前記第1および第2電荷保持部とは別に電荷を蓄積可能な第1および第2メモリをさらに備える、(1)から(11)のいずれか一項に記載の光検出装置。
(13)
前記第1基板は、前記第1半導体層の前記第1面側に設けられた第4電荷蓄積部と、前記第4電荷蓄積部と前記第1光電変換部との間の前記第1半導体層に電圧を印加する第4電圧印加部と、をさらに備える、(10)に記載の光検出装置。
(14)
第1面および該第1面に対して反対側にある第2面を有する第1半導体層と、前記第1半導体層の前記第1面側に設けられた第1および第2電荷蓄積部と、前記第1半導体層内に設けられた第1光電変換部と、前記第1および第2電荷蓄積部と前記第1光電変換部との間の前記第1半導体層に電圧を印加する第1および第2電圧印加部と、を備える第1基板と、
第3面および該第3面に対して反対側にある第4面を有し、前記第3または第4面側において前記第1基板に貼合された第2半導体層と、前記第3または第4面に設けられ、前記第1光電変換部から出力された電荷に基づく画素信号を出力する第1画素トランジスタを備える第2基板、を備えた光検出装置を有する電子機器。
(15)
第7面および該第7面に対して反対側にあり光入射側にある第8面を有し、前記第2面側に設けられた第4半導体層と、前記第4半導体層の前記第7面側に設けられた第5および第6電荷蓄積部と、前記第4半導体層内に設けられた第2光電変換部と、前記第5および第6電荷蓄積部と前記第2光電変換部との間の前記第4半導体層に電圧を印加する第5および第6電圧印加部と、を備える第4基板を、さらに備えた(1)から(13)のいずれか一項に記載の光検出装置。
(16)
前記第1画素トランジスタの少なくとも一部は、前記第1および第2光電変換部に共有されている、(15)に記載の光検出装置。
(17)
前記第2光電変換部の電位に応じた電圧を出力する第2増幅トランジスタは、前記第1画素トランジスタのうち、前記第1光電変換部の電位に応じた電圧を出力する第1増幅トランジスタとは別に設けられている、(16)に記載の光検出装置。
(18)
前記第1基板と前記第4基板との間に設けられ、前記第2光電変換部から出力された電荷に基づく画素信号を出力する第2画素トランジスタを備える第5基板をさらに備えた(15)に記載の光検出装置。
(19)
光入射側にある第7面および該第7面に対して反対側にある第8面を有し、該第8面が前記第2面側に貼合された第4半導体層と、前記第4半導体層の前記第7面側に設けられた第5および第6電荷蓄積部と、前記第4半導体層内に設けられた第2光電変換部と、前記第5および第6電荷蓄積部と前記第2光電変換部との間の前記第4半導体層に電圧を印加する第5および第6電圧印加部と、を備える第4基板を、さらに備えた(1)から(13)のいずれか一項に記載の光検出装置。
(20)
前記第4基板の前記第7面側に設けられ、前記第2光電変換部から出力された電荷に基づく画素信号を出力する第2画素トランジスタを備える第5基板をさらに備えた(19)に記載の光検出装置。
(21)
光入射側にある第8面および該第8面に対して反対側にある第7面を有し、該第7面が前記第1基板の前記第1面側に貼合された第4半導体層と、前記第4半導体層の前記第7面側に設けられた第5および第6電荷蓄積部と、前記第4半導体層内に設けられた第2光電変換部と、前記第5および第6電荷蓄積部と前記第2光電変換部との間の前記第4半導体層に電圧を印加する第5および第6電圧印加部と、を備える第4基板を、さらに備え、
前記第2基板は、前記第4面側において前記第1基板の前記第2面と貼合されており、かつ、前記第2光電変換部から出力された電荷に基づく画素信号を出力する第2画素トランジスタを前記第3面に有する、(1)から(13)のいずれか一項に記載の光検出装置。
(22)
前記第1および第4基板からの画素信号のいずれか一方は、測距のために用いられ、他方は画像を得るために用いられる、(15)から(21)のいずれか一項に記載の光検出装置。
(23)
前記第1基板の前記第2面上に設けられた光電変換膜をさらに備える、(1)から(14)のいずれか一項に記載の光検出装置。
(24)
前記第4基板の前記第8面上に設けられた光電変換膜をさらに備える、(15)から(22)のいずれか一項に記載の光検出装置。
Claims (24)
- 第1面および該第1面に対して反対側にある第2面を有する第1半導体層と、前記第1半導体層の前記第1面側に設けられた第1および第2電荷蓄積部と、前記第1半導体層内に設けられた第1光電変換部と、前記第1および第2電荷蓄積部と前記第1光電変換部との間の前記第1半導体層に電圧を印加する第1および第2電圧印加部と、を備える第1基板と、
第3面および該第3面に対して反対側にある第4面を有し、前記第3または第4面側において前記第1基板に貼合された第2半導体層と、前記第3または第4面に設けられ、前記第1光電変換部から出力された電荷に基づく画素信号を出力する第1画素トランジスタを備える第2基板、を備えた光検出装置。 - 前記第1および第2電圧印加部は、照射光を照射した物体からの反射光によって前記第1光電変換部で生成された電荷を、前記照射光の周期に同期して前記第1または第2電荷蓄積部へ振り分ける、請求項1に記載の光検出装置。
- 前記第1画素トランジスタは、
前記第1電荷蓄積部に保持された電荷に応じた電圧信号を前記画素信号として生成する第1増幅トランジスタと、
前記第2電荷蓄積部に保持された電荷に応じた電圧信号を前記画素信号として生成する第2増幅トランジスタと、
前記第1増幅トランジスタからの前記画素信号の出力タイミングを制御する第1選択トランジスタと、
前記第2増幅トランジスタからの前記画素信号の出力タイミングを制御する第2選択トランジスタと、
前記第1電荷蓄積部内の電荷を排出する第1リセットトランジスタと、
前記第2電荷蓄積部内の電荷を排出する第2リセットトランジスタと、を備える、請求項1に記載の光検出装置。 - 前記第1基板は、
前記第1電圧印加部としてゲート電極を有し、前記第1光電変換部で生成された電荷を前記第1電荷蓄積部に転送する第1転送トランジスタと、
前記第2電圧印加部としてゲート電極を有し、前記第1光電変換部で生成された電荷を前記第2電荷蓄積部に転送する第2転送トランジスタと、を備える、請求項1に記載の光検出装置。 - 前記第1電荷蓄積部は、前記第1電圧印加部の周囲に設けられ、
前記第2電荷蓄積部は、前記第2電圧印加部の周囲に設けられ、
前記第1および第2電圧印加部は、第1導電型の不純物層であり、
前記第1および第2電荷蓄積部は、第2導電型の不純物層である、請求項1に記載の光検出装置。 - 前記第1画素トランジスタは、前記第2半導体層の前記第3面に設けられており、
前記第2基板は、前記第4面側において前記第1基板の前記第1面と貼合している、請求項1に記載の光検出装置。 - 前記第1および第2半導体層には、シリコン(Si)、ゲルマニウム(Ge)、シリコン・ゲルマニウム(SiGe)、インジウム・ガリウム・ヒ素(InGaAs)のいずれかの材料が用いられている、請求項1に記載の光検出装置。
- 前記第1基板と前記第2基板との間に設けられた電極プラグをさらに備えている、請求項1に記載の光検出装置。
- 前記第2基板に貼合され、前記画素信号を処理するロジック回路を有する第3基板をさらに備えている、請求項1に記載の光検出装置。
- 前記第1基板は、前記第1半導体層の前記第1面側に設けられた第3電荷蓄積部と、前記第3電荷蓄積部と前記第1光電変換部との間の前記第1半導体層に電圧を印加する第3電圧印加部と、をさらに備える、請求項1に記載の光検出装置。
- 前記第1基板は、前記第1光電変換部に蓄積された電荷を排出する電荷排出トランジスタをさらに備える、請求項1に記載の光検出装置。
- 前記第1基板は、前記第1および第2電荷保持部のそれぞれに接続され、前記第1および第2電荷保持部とは別に電荷を蓄積可能な第1および第2メモリをさらに備える、請求項1に記載の光検出装置。
- 前記第1基板は、前記第1半導体層の前記第1面側に設けられた第4電荷蓄積部と、前記第4電荷蓄積部と前記第1光電変換部との間の前記第1半導体層に電圧を印加する第4電圧印加部と、をさらに備える、請求項10に記載の光検出装置。
- 第1面および該第1面に対して反対側にある第2面を有する第1半導体層と、前記第1半導体層の前記第1面側に設けられた第1および第2電荷蓄積部と、前記第1半導体層内に設けられた第1光電変換部と、前記第1および第2電荷蓄積部と前記第1光電変換部との間の前記第1半導体層に電圧を印加する第1および第2電圧印加部と、を備える第1基板と、
第3面および該第3面に対して反対側にある第4面を有し、前記第3または第4面側において前記第1基板に貼合された第2半導体層と、前記第3または第4面に設けられ、前記第1光電変換部から出力された電荷に基づく画素信号を出力する第1画素トランジスタを備える第2基板、を備えた光検出装置を有する電子機器。 - 第7面および該第7面に対して反対側にあり光入射側にある第8面を有し、前記第2面側に設けられた第4半導体層と、前記第4半導体層の前記第7面側に設けられた第5および第6電荷蓄積部と、前記第4半導体層内に設けられた第2光電変換部と、前記第5および第6電荷蓄積部と前記第2光電変換部との間の前記第4半導体層に電圧を印加する第5および第6電圧印加部と、を備える第4基板を、さらに備えた請求項1に記載の光検出装置。
- 前記第1画素トランジスタの少なくとも一部は、前記第1および第2光電変換部に共有されている、請求項15に記載の光検出装置。
- 前記第2光電変換部の電位に応じた電圧を出力する第2増幅トランジスタは、前記第1画素トランジスタのうち、前記第1光電変換部の電位に応じた電圧を出力する第1増幅トランジスタとは別に設けられている、請求項16に記載の光検出装置。
- 前記第1基板と前記第4基板との間に設けられ、前記第2光電変換部から出力された電荷に基づく画素信号を出力する第2画素トランジスタを備える第5基板をさらに備えた請求項15に記載の光検出装置。
- 光入射側にある第7面および該第7面に対して反対側にある第8面を有し、該第8面が前記第2面側に貼合された第4半導体層と、前記第4半導体層の前記第7面側に設けられた第5および第6電荷蓄積部と、前記第4半導体層内に設けられた第2光電変換部と、前記第5および第6電荷蓄積部と前記第2光電変換部との間の前記第4半導体層に電圧を印加する第5および第6電圧印加部と、を備える第4基板を、さらに備えた請求項1に記載の光検出装置。
- 前記第4基板の前記第7面側に設けられ、前記第2光電変換部から出力された電荷に基づく画素信号を出力する第2画素トランジスタを備える第5基板をさらに備えた請求項19に記載の光検出装置。
- 光入射側にある第8面および該第8面に対して反対側にある第7面を有し、該第7面が前記第1基板の前記第1面側に貼合された第4半導体層と、前記第4半導体層の前記第7面側に設けられた第5および第6電荷蓄積部と、前記第4半導体層内に設けられた第2光電変換部と、前記第5および第6電荷蓄積部と前記第2光電変換部との間の前記第4半導体層に電圧を印加する第5および第6電圧印加部と、を備える第4基板を、さらに備え、
前記第2基板は、前記第4面側において前記第1基板の前記第2面と貼合されており、かつ、前記第2光電変換部から出力された電荷に基づく画素信号を出力する第2画素トランジスタを前記第3面に有する、請求項1に記載の光検出装置。 - 前記第1および第4基板からの画素信号のいずれか一方は、測距のために用いられ、他方は画像を得るために用いられる、請求項15に記載の光検出装置。
- 前記第1基板の前記第2面上に設けられた光電変換膜をさらに備える、請求項1に記載の光検出装置。
- 前記第4基板の前記第8面上に設けられた光電変換膜をさらに備える、請求項15に記載の光検出装置。
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