JP2022154326A - 光検出装置 - Google Patents

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Abstract

【課題】各画素におけるレイアウトの制約を緩和し、かつ、微細化することができる光検出装置を提供する。【解決手段】本開示による光検出装置は、第１面および該第１面に対して反対側にあり光入射面である第２面を有する第１半導体層と、第１半導体層の第１面側に設けられた第１および第２電荷蓄積部と、第１半導体層内に設けられた光電変換部と、第１および第２電荷蓄積部と光電変換部との間の第１半導体層に電圧を印加する第１および第２電圧印加部と、を備える第１基板と、第３面および該第３面に対して反対側にある第４面を有し、第３または第４面側において第１基板に貼合された第２半導体層と、第３または第４面に設けられ、光電変換部から出力された電荷に基づく画素信号を出力する画素トランジスタを備える第２基板、を備える。【選択図】図５

Description

本開示は、光検出装置に関する。
間接ＴｏＦ（ｉＴｏＦ（indirect Time of Flight））方式を用いた測距装置が開発されている。ｉＴｏＦの測距装置は、測距装置から対象物までの距離を、照射光と反射光との位相差に基づいて間接的に算出する。
ｉＴｏＦにおいても、グローバルシャッタ方式の採用が望まれている。グローバルシャッタ方式は、全画素で同時に電荷を蓄積し、その後、各画素からの画素信号を画素行ごとに順に読み出す方式である。しかし、グローバルシャッタ方式では、電荷を保持するためのメモリ、および、メモリからフローティングディフュージョンへ電荷を転送するトランジスタが各画素において追加で必要になる。従って、各画素におけるレイアウトの制約が厳しくなり、フォトダイオードやメモリの面積を充分に確保することが困難になったり、タップ数を増やすことができなくなる。また、画素の微細化の妨げにもなっている。
映像情報メディア学会誌 Vol.70 No.6（2016）「Time-of-Flightカメラ」 安富啓太等
各画素におけるレイアウトの制約を緩和し、かつ、微細化することができる光検出装置を提供する。
本開示の一側面の光検出装置は、第１面および該第１面に対して反対側にあり光入射面である第２面を有する第１半導体層と、第１半導体層の第１面側に設けられた第１および第２電荷蓄積部と、第１半導体層内に設けられた光電変換部と、第１および第２電荷蓄積部と光電変換部との間の第１半導体層に電圧を印加する第１および第２電圧印加部と、を備える第１基板と、第３面および該第３面に対して反対側にある第４面を有し、第３または第４面側において第１基板に貼合された第２半導体層と、第３または第４面に設けられ、光電変換部から出力された電荷に基づく画素信号を出力する画素トランジスタを備える第２基板、を備える。
第１および第２電圧印加部は、照射光を照射した物体からの反射光によって光電変換部で生成された電荷を、照射光の周期に同期して第１または第２電荷蓄積部へ振り分ける。
画素トランジスタは、第１電荷蓄積部に保持された電荷に応じた電圧信号を画素信号として生成する第１増幅トランジスタと、第２電荷蓄積部に保持された電荷に応じた電圧信号を画素信号として生成する第２増幅トランジスタと、第１増幅トランジスタからの画素信号の出力タイミングを制御する第１選択トランジスタと、第２増幅トランジスタからの画素信号の出力タイミングを制御する第２選択トランジスタと、第１電荷蓄積部内の電荷を排出する第１リセットトランジスタと、第２電荷蓄積部内の電荷を排出する第２リセットトランジスタと、を備える。
第１基板は、第１電圧印加部としてゲート電極を有し、光電変換部で生成された電荷を第１電荷蓄積部に転送する第１転送トランジスタと、第２電圧印加部としてゲート電極を有し、光電変換部で生成された電荷を第２電荷蓄積部に転送する第２転送トランジスタと、を備える。
第１電荷蓄積部は、第１電圧印加部の周囲に設けられ、第２電荷蓄積部は、第２電圧印加部の周囲に設けられ、第１および第２電圧印加部は、第１導電型の不純物層であり、第１および第２電荷蓄積部は、第２導電型の不純物層である。
画素トランジスタは、第２半導体層の第３面に設けられており、第２基板は、第４面側において第１基板の第１面と貼合している。
第１および第２半導体層には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）のいずれかの材料が用いられている。
第１基板と第２基板との間に設けられた電極プラグをさらに備えている。
第２基板に貼合され、画素信号を処理するロジック回路を有する第３基板をさらに備えている。
第１基板は、第１半導体層の前記第１面側に設けられた第３電荷蓄積部と、第３電荷蓄積部記光電変換部との間の第１半導体層に電圧を印加する第３電圧印加部と、をさらに備える。
第１基板は、光電変換部に蓄積された電荷を排出する電荷排出トランジスタをさらに備える。
第１基板は、第１および第２電荷保持部のそれぞれに接続され、第１および第２電荷保持部とは別に電荷を蓄積可能な第１および第２メモリをさらに備える。
第１基板は、第１半導体層の前記第１面側に設けられた第４電荷蓄積部と、第４電荷蓄積部と光電変換部との間の第１半導体層に電圧を印加する第４電圧印加部と、をさらに備える。
本開示の一側面の電子機器は、第１面および該第１面に対して反対側にあり光入射面である第２面を有する第１半導体層と、第１半導体層の第１面側に設けられた第１および第２電荷蓄積部と、第１半導体層内に設けられた光電変換部と、第１および第２電荷蓄積部と光電変換部との間の第１半導体層に電圧を印加する第１および第２電圧印加部と、を備える第１基板と、第３面および該第３面に対して反対側にある第４面を有し、第３または第４面側において第１基板に貼合された第２半導体層と、第３または第４面に設けられ、光電変換部から出力された電荷に基づく画素信号を出力する画素トランジスタを備える第２基板、を備えた光検出装置を有する。
第１実施形態による測距装置の構成例を示すブロック図。 第１実施形態による測距装置の受光素子の概略構成例を示すブロック図。 画素の回路構成の一例を示す図。 第１実施形態による画素の第１基板の平面図。 第１実施形態による受光素子の構成例を示す断面図。 第１実施形態による受光素子の構成例を示す断面図。 第２実施形態による画素の回路構成の一例を示す図。 第２実施形態による画素の第１基板の平面図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による測距装置の構成例を示すブロック図である。測距装置１００は、間接ＴｏＦ（以下、ｉＴｏＦともいう）方式による測距装置であり、例えば、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステム等に用いられる。また、測距装置１００は、例えば、顔認証等の個人を特定するシステム等にも用いられてもよい。
測距装置１００は、受光素子１と、発光素子２と、変調器３と、ＰＬＬ（Phase Locked Loop）４とを備えている。ＰＬＬ４は、パルス信号を生成する。変調器３は、ＰＬＬ４からのパルス信号を変調し、制御信号を生成する。制御信号の周波数は、例えば、５メガＨｚ～２０メガＨｚでよい。発光素子２は、変調器からの制御信号に従って発光する。発光素子２は、光源として、可視光から赤外光の範囲の光を発する発光ダイオードを有し、矩形波あるいはサイン波の制御信号に同期して、照射光を発生する。発光素子２で生成される光は、例えば、短波赤外光（ＳＷＩＲ（Short Wave Infrared Radiometer））等でよい。発光素子２から発光された照射光は、物体Ｍに反射して受光素子１で受光される。
受光素子１で受光され反射光は、発光素子２が発光したタイミングから、物体Ｍまでの距離に応じて遅延する。照射光に対する反射光の遅延時間によって、照射光と反射光との間に位相差が生じる。ｉＴｏＦ方式では、測距装置１００は、この照射光と反射光との間の位相差を演算して、この位相差に基づいて測距装置１００から物体Ｍまでの距離（デプス情報）を求める。
図２は、第１実施形態による測距装置の受光素子の概略構成例を示すブロック図である。光検出装置としての受光素子１は、図１のｉＴｏＦ方式による測距装置１００に用いられる素子である。
受光素子１は、光源としての発光素子２で生成された照射光が物体にあたって反射して返ってきた光（反射光）を受光し、物体までの距離情報をデプス値として表したデプス画像を出力する。
受光素子１は、画素アレイ部２１０と、周辺回路部とを有する。周辺回路部は、例えば、垂直駆動部２２０、カラム処理部２３、水平駆動部２４、およびシステム制御部２５、信号処理部２６およびデータ格納部２７等から構成されている。
画素アレイ部２１０は、行方向および列方向の行列状に２次元配置された複数の画素１２を有する。画素１２は、受光した光量に応じた電荷を生成し、その電荷に応じた画素信号を出力する。すなわち、画素１２は、入射した光を光電変換するフォトダイオードＰＤを備え、その結果得られた電荷に応じた画素信号を出力する。画素１２の詳細については、後述する。尚、行方向は、図２において横方向であり、列方向は縦方向である。
画素アレイ部２１０においては、行列状の画素配列に対して、画素行ごとに画素駆動線２８が行方向に沿って配線されるとともに、各画素列に２つの垂直信号線２９が列方向に沿って配線されている。例えば、画素駆動線２８は、画素１２から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図２では、画素駆動線２８について１本の配線として示しているが、１本に限られるものではない。画素駆動線２８の一端は、垂直駆動部２２０の各行に対応した出力端に接続されている。
垂直駆動部２２０は、シフトレジスタ、アドレスデコーダ等によって構成され、画素アレイ部２１０の各画素１２を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部２２０は、垂直駆動部２２０を制御するシステム制御部２５とともに、画素アレイ部２１０の各画素１２の動作を制御する駆動部を構成している。
垂直駆動部２２０による駆動制御に応じて画素行の各画素１２から出力される検出信号は、垂直信号線２９を通してカラム処理部２３に入力される。カラム処理部２３は、各画素１２から垂直信号線２９を通して出力される検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。具体的には、カラム処理部２３は、信号処理としてノイズ除去処理やＡＤ（Analog-to-Digital）変換処理等を行う。
水平駆動部２４は、シフトレジスタ、アドレスデコーダ等によって構成され、カラム処理部２３の画素列に対応する単位回路を順番に選択する。水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された検出信号が順番に出力される。
システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部２２０、カラム処理部２３、および水平駆動部２４などの駆動制御を行う。
信号処理部２６は、演算処理機能を有し、カラム処理部２３から出力される検出信号に基づいて演算処理等の種々の信号処理を行う。データ格納部２７は、信号処理部２６での信号処理に必要なデータを一時的に格納する。
以上のように構成される受光素子１は、物体までの距離情報をデプス値として画素値に含め、この画素値をデプス画像として出力する。受光素子１は、例えば、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステム等に搭載することができる。
図３は、画素１２の回路構成の一例を示す図である。画素１２は、フォトダイオードＰＤと、転送部ＴＲ１、ＴＲ２と、浮遊拡散領域ＦＤ１、ＦＤ２と、付加容量ＦＤＬ１、ＦＤＬ２と、切替トランジスタＦＤＧ１、ＦＤＧ２と、増幅トランジスタＡＭＰ１、ＡＭＰ２と、リセットトランジスタＲＳＴ１、ＲＳＴ２と、選択トランジスタＳＥＬ１、ＳＥＬ２と、電荷排出トランジスタＯＦＧとを備える。
フォトダイオードＰＤは、受けた光に応じて電荷を生成する光電変換素子である。
切替トランジスタＦＤＧ１、ＦＤＧ２、増幅トランジスタＡＭＰ１、ＡＭＰ２、選択トランジスタＳＥＬ１、ＳＥＬ２、リセットトランジスタＲＳＴ１、ＲＳＴ２、および、電荷排出トランジスタＯＦＧは、例えば、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。
切替トランジスタＦＤＧ１は、切替信号ＦＤＧ１ｇがアクティブ状態になると導通状態になり、付加容量ＦＤＬ１を浮遊拡散領域ＦＤ１に接続する。切替トランジスタＦＤＧ２は、切替信号ＦＤＧ２ｇがアクティブ状態になると導通状態になり、付加容量ＦＤＬ２を浮遊拡散領域ＦＤ２に接続する。付加容量ＦＤＬ１およびＦＤＬ２は、例えば、ＭｏＭ（Metal-on-Metal）、ＭＩＭ(Metal-Insulator-Metal)またはＭＯＳキャパシタ等の容量素子で構成すればよい。尚、切替トランジスタＦＤＧ１、ＦＤＧ２は、ｉＴｏＦにおいて、入射光による電荷を蓄積するときには導通状態となっており、それぞれ浮遊拡散領域ＦＤ１，ＦＤ２と電気的に接続されている。これにより、画素１２は、浮遊拡散領域ＦＤ１、ＦＤ２における信号電荷の飽和を抑制することができ、電荷を蓄積することができる。
転送部ＴＲ１は、第１電圧印加部に印加される転送信号ＴＲ１ｇがアクティブ状態（例えば、ハイレベル）になると、フォトダイオードＰＤに蓄積されている電荷を浮遊拡散領域ＦＤ１に転送する。転送部ＴＲ２は、第１電圧印加部に印加される転送信号ＴＲ２ｇがアクティブ状態になると、フォトダイオードＰＤに蓄積されている電荷を浮遊拡散領域ＦＤ２に転送する。
転送部ＴＲ１、ＴＲ２は、それぞれＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または不純物層により構成される。転送部ＴＲ１、ＴＲ２がＭＯＳＦＥＴで構成される場合、第１電圧印加部は、図５に示す転送部ＴＲ１のゲート電極Ｇ１であり、電荷蓄積部ＦＤ１とフォトダイオードＰＤとの間の半導体基板１１に電圧を印加する。第２電圧印加部は、転送部ＴＲ２のゲート電極Ｇ２であり、電荷蓄積部ＦＤ２とフォトダイオードＰＤとの間の半導体基板１１に電圧を印加する。電圧印加部としてのゲート電極Ｇ１、Ｇ２に印加される転送信号ＴＲ１ｇ、ＴＲ２ｇがアクティブ状態（例えば、ハイレベル）になったときに、転送部ＴＲ１、ＴＲ２のＭＯＳＦＥＴは、それぞれ導通状態になり、フォトダイオードＰＤから電荷を浮遊拡散領域ＦＤ１またはＦＤ２に転送する。一方、転送信号ＴＲ１ｇ、ＴＲ２ｇがインアクティブ状態（例えば、ロウレベル）になったときに、転送部ＴＲ１、ＴＲ２のＭＯＳＦＥＴは、非導通状態になり、フォトダイオードＰＤから電荷を転送しない。
転送部ＴＲ１、ＴＲ２が不純物層で構成される場合、第１電圧印加部は、図６に示す転送部ＴＲ１の第１導電型不純物層１７１＿１、１７２＿１（例えば、ｐ＋型不純物層）であり、電荷蓄積部としての第２導電型不純物層１７３＿１、１７４＿１とフォトダイオードＰＤとの間の半導体基板１１に電界を形成する。第２電圧印加部は、転送部ＴＲ２の第１導電型不純物層１７１＿２、１７２＿２（例えば、ｐ＋型不純物層）であり、電荷蓄積部としての第２導電型不純物層１７３＿２、１７４＿２とフォトダイオードＰＤとの間の半導体基板１１に電圧を印加する。転送信号ＴＲ１ｇまたはＴＲ２ｇがアクティブ状態（例えば、ハイレベル）になったときに、不純物層１７１＿１、１７２＿１または不純物層１７１＿２、１７２＿２もアクティブ状態（例えば、ハイレベル）になる。これにより、不純物層１７１＿１、１７２＿１または不純物層１７１＿２、１７２＿２は、フォトダイオードＰＤから電荷を、不純物層１７３＿１、１７４＿１または不純物層１７３＿２、１７４＿２に転送する。一方、転送信号ＴＲ１ｇまたはＴＲ２ｇがインアクティブ状態（例えば、ロウレベル）になったときに、不純物層１７１＿１、１７２＿１または不純物層１７１＿２、１７２＿２もインアクティブ状態（例えば、ロウレベル）になる。これにより、不純物層１７１＿１、１７２＿１または不純物層１７１＿２、１７２＿２は、フォトダイオードＰＤから電荷を転送しない。
以下、転送部ＴＲ１、ＴＲ２がＭＯＳＦＥＴおよび不純物層のいずれにより構成されている場合であっても、フォトダイオードＰＤから電荷を転送可能な状態を「オン状態」と呼び、電荷を転送不可の状態を「オフ状態」と呼ぶ。
転送部ＴＲ１、ＴＲ２がＭＯＳＦＥＴで構成されている形態、および、転送部ＴＲ１、ＴＲ２が不純物層で構成されている形態ついては、後でより詳細に説明する。
リセットトランジスタＲＳＴ１は、リセット駆動信号ＲＳＴ１ｇがアクティブ状態になると導通状態になり、浮遊拡散領域ＦＤ１および付加容量ＦＤＬ１の電荷を排出し、それらの電位をリセットする。リセットトランジスタＲＳＴ２は、リセット駆動信号ＲＳＴ２ｇがアクティブ状態になると導通状態になり、浮遊拡散領域ＦＤ２および付加容量ＦＤＬ２の電荷を排出し、それらの電位をリセットする。なお、リセットトランジスタＲＳＴ１およびＲＳＴ２がアクティブ状態とされるとき、転送部ＴＲ１、ＴＲ２も同時にアクティブ状態とされ、メモリＭＥＭ１、ＭＥＭ２もリセットされる。
例えば、ｉＴｏＦにおいて、入射光による電荷を蓄積する場合、垂直駆動部２２０は、切替トランジスタＦＤＧ１およびＦＤＧ２を導通状態として、浮遊拡散領域ＦＤ１と付加容量ＦＤＬ１を接続するとともに、浮遊拡散領域ＦＤ２と付加容量ＦＤＬ２を接続する。これにより、多くの電荷を蓄積することができる。
一方、ＳＮ（Signal-to- Noise）比を上げる場合には、垂直駆動部２２０は、切替トランジスタＦＤＧ１およびＦＤＧ２を非導通状態として、付加容量ＦＤＬ１およびＦＤＬ２を、それぞれ、浮遊拡散領域ＦＤ１およびＦＤ２から切り離してもよい。浮遊拡散領域ＦＤ１およびＦＤ２の容量を小さくすることによって、１つの電荷（電子）により得られる画素信号の大きさ（電圧）を大きくすることができる。このように、切替トランジスタＦＤＧ１、ＦＤＧ２のオン／オフ状態を切り替えることによって、受光素子１のダイナミックレンジを大きくすることができる。
電荷排出トランジスタＯＦＧは、排出信号ＯＦＧ１ｇがアクティブ状態になると導通状態になり、フォトダイオードＰＤに蓄積された電荷を排出する。
増幅トランジスタＡＭＰ１のソース電極は、選択トランジスタＳＥＬ１を介して垂直信号線２９Ａに接続される。これにより、増幅トランジスタＡＭＰ１は、不図示の定電流源と接続し、ソースフォロワ回路を構成する。増幅トランジスタＡＭＰ１は、浮遊拡散領域ＦＤ１の電位に応じた電圧を画素信号（検出信号ＶＳＬ１）として垂直信号線２９Ａに出力する。増幅トランジスタＡＭＰ２のソース電極は、選択トランジスタＳＥＬ２を介して垂直信号線２９Ｂに接続される。これにより、増幅トランジスタＡＭＰ２は、不図示の定電流源と接続し、ソースフォロワ回路を構成する。増幅トランジスタＡＭＰ２は、浮遊拡散領域ＦＤ２の電位に応じた電圧を画素信号（検出信号ＶＳＬ２）として垂直信号線２９Ｂに出力する。
選択トランジスタＳＥＬ１は、増幅トランジスタＡＭＰ１のソース電極と垂直信号線２９Ａとの間に接続されている。選択トランジスタＳＥＬ１は、選択信号ＳＥＬ１ｇがアクティブ状態になると導通状態となり、増幅トランジスタＡＭＰ１から出力される検出信号ＶＳＬ１を垂直信号線２９Ａに出力する。
選択トランジスタＳＥＬ２は、増幅トランジスタＡＭＰ２のソース電極と垂直信号線２９Ｂとの間に接続されている。選択トランジスタＳＥＬ２は、選択信号ＳＥＬ２ｇがアクティブ状態になると導通状態となり、増幅トランジスタＡＭＰ２から出力される検出信号ＶＳＬ２を垂直信号線２９Ｂに出力する。
画素１２の転送部ＴＲ１およびＴＲ２、切替トランジスタＦＤＧ１およびＦＤＧ２、増幅トランジスタＡＭＰ１およびＡＭＰ２、選択トランジスタＳＥＬ１およびＳＥＬ２、並びに、電荷排出トランジスタＯＦＧは、垂直駆動部２２０によって制御される。
尚、上述の通り、ｉＴｏＦにおいて入射光による電荷を蓄積する場合、付加容量ＦＤＬ１およびＦＤＬ２は、浮遊拡散領域ＦＤ１、ＦＤ２にそれぞれ接続されている。従って、ｉＴｏＦの画素１２では、切替トランジスタＦＤＧ１およびＦＤＧ２は省略してもよい。
次に、画素１２の動作について簡単に説明する。
まず、受光を開始する前に、画素１２の電荷をリセットするリセット動作が全画素で行われる。即ち、電荷排出トランジスタＯＦＧと、リセットトランジスタＲＳＴ１およびＲＳＴ２、並びに、切替トランジスタＦＤＧ１およびＦＤＧ２が導通状態になり、フォトダイオードＰＤ、浮遊拡散領域ＦＤ１およびＦＤ２、並びに、付加容量ＦＤＬ１およびＦＤＬ２の蓄積電荷を排出する。
蓄積電荷の排出後、受光が開始される。
受光期間では、転送部ＴＲ１とＴＲ２とが交互に駆動される。例えば、第１期間において、転送部ＴＲ１がオン状態になり、転送部ＴＲ２がオフ状態になる。このとき、フォトダイオードＰＤで発生した電荷は、浮遊拡散領域ＦＤ１および／または付加容量ＦＤＬ１に転送される。第１期間の次の第２期間において、転送部ＴＲ１がオフになり、転送部ＴＲ２がオンになる。第２期間では、フォトダイオードＰＤで発生した電荷は、浮遊拡散領域ＦＤ２および／または付加容量ＦＤＬ２に転送される。これにより、フォトダイオードＰＤで発生した電荷が、浮遊拡散領域ＦＤ１および／または付加容量ＦＤＬ１と、浮遊拡散領域ＦＤ２および／または付加容量ＦＤＬ２とに振り分けられ、蓄積される。
第１および第２期間は、発光素子２からの照射光の周期と同期して周期的に交互に繰り返される。これにより、浮遊拡散領域ＦＤ１、ＦＤ２および付加容量ＦＤＬ１、ＦＤＬ２は、発光素子２からの照射光と受光素子１で受光される反射光との位相差に応じた電荷を蓄積することができる。位相差と、浮遊拡散領域ＦＤ１、ＦＤ２および付加容量ＦＤＬ１、ＦＤＬ２に蓄積される電荷との関係については後述する。
そして、受光期間が終了すると、画素アレイ部２１０の各画素１２が、順次、選択される。選択された画素１２では、選択トランジスタＳＥＬ１およびＳＥＬ２がオンする。これにより、浮遊拡散領域ＦＤ１および付加容量ＦＤＬ１に蓄積された電荷が、検出信号ＶＳＬ１として、垂直信号線２９Ａを介してカラム処理部２３に出力される。浮遊拡散領域ＦＤ２および付加容量ＦＤＬ２に蓄積された電荷は、検出信号ＶＳＬ２として、垂直信号線２９Ｂを介してカラム処理部２３に出力される。
このように１回の受光動作が終了すると、リセット動作から始まる次の受光動作が実行される。
画素１２が受光する反射光は、光源が照射したタイミングから、対象物までの距離に応じて遅延する。対象物までの距離に応じた遅延時間によって、照射光と反射光との間に位相差が生じ、付加容量ＦＤＬ１と付加容量ＦＤＬ２と（または浮遊拡散領域ＦＤ１と浮遊拡散領域ＦＤ２と）に蓄積される電荷の配分比が変化する。これにより、浮遊拡散領域ＦＤ１、ＦＤ２の電位を検出することによって、照射光と反射光との間の位相差が算出され、この位相差に基づいて物体までの距離を求めることができる。
図４Ａおよび図４Ｂは、本実施形態による画素１２の第１基板１０の平面図である。図４Ａおよび図４Ｂにおける横方向は、図２の行方向（水平方向）に対応し、縦方向は図２の列方向（垂直方向）に対応する。尚、以下、転送部は、Ｔａｐ（タップ）とも呼ぶ。
図３では、１つの画素１２に、２つのタップ（ＴＲ１、ＴＲ２）が設けられているが、図４Ａおよび図４Ｂでは、１つの画素１２に、４つのタップ（ＴＲ１～ＴＲ４）が設けられている。このように、１つの画素１２に、３つ以上のタップが設けられ、それぞれのタップがそれに対応する浮遊拡散領域に電荷を振り分けてもよい。特に、本実施形態のように、リセットトランジスタ、増幅トランジスタおよび選択トランジスタが第２基板２０に設けられている場合、第１基板１０の画素１２には、レイアウト的なスペースが生じる。従って、図４Ａおよび図４Ｂに示すように、１つの画素１２に４つのタップを設けてもよい。
図４Ａおよび図４Ｂに示されるように、ｎ型の不純物層５２がフォトダイオードＰＤとして設けられている。Ｚ方向から見た平面視において、フォトダイオードＰＤは、略矩形の外形を有している。
図４Ａでは、フォトダイオードＰＤの外側であって、矩形の画素１２の四辺の所定の一辺（第１辺）に沿って、転送部ＴＲ１および浮遊拡散領域ＦＤ１が並んで配置されている。また、同一の第１辺に沿って、転送部ＴＲ２および浮遊拡散領域ＦＤ２が並んで配置されている。矩形の画素１２の四辺の他の一辺（第１辺の対辺）に沿って、転送部ＴＲ３および浮遊拡散領域ＦＤ３が並んで配置されている。また、第１辺の対辺に沿って、転送部ＴＲ４および浮遊拡散領域ＦＤ４が並んで配置されている。電荷排出トランジスタＯＦＧの図示は、ここでは省略されている。
図４Ｂでは、フォトダイオードＰＤの外側であって、矩形の画素１２の四辺の一辺（第１辺）に沿って、転送部ＴＲ１および浮遊拡散領域ＦＤ１が並んで配置されている。画素１２の第１辺に隣接する第２辺に沿って、転送部ＴＲ２および浮遊拡散領域ＦＤ２が並んで配置されている。画素１２の第２辺に隣接する第３辺に沿って、転送部ＴＲ３および浮遊拡散領域ＦＤ３が並んで配置されている。さらに、画素１２の第３辺に隣接する第４辺に沿って、転送部ＴＲ４および浮遊拡散領域ＦＤ４が並んで配置されている。図４Ｂにおいても電荷排出トランジスタＯＦＧの図示は、省略されている。
ここで、リセットトランジスタＲＳＴ１～ＲＳＴ４、増幅トランジスタＡＭＰ１～ＡＭＰ４、及び、選択トランジスタＳＥＬ１～ＳＥＬ４（画素トランジスタ）は、第２基板２０に設けられているので、図４Ａおよび図４Ｂには示されていない。このように、リセットトランジスタＲＳＴ１～ＲＳＴ４、増幅トランジスタＡＭＰ１～ＡＭＰ４、及び、選択トランジスタＳＥＬ１～ＳＥＬ４を第２基板２０に配置することによって、第１基板１０の画素１２に、タップを増加させるスペースが生まれる。これにより、例えば、４つのタップを各画素１２に設けることができる。本実施形態によれば、図４Ａのように、フォトダイオードＰＤのレイアウト面積を比較的大きく維持しつつ、タップ数を増大させることもできる。図４Ｂのように、タップ数を増大させ、かつ、転送部ＴＲ１～ＴＲ４のレイアウト面積を大きくして、転送部ＴＲ１～ＴＲ４の電荷転送能力を向上させてもよい。図４Ａおよび図４Ｂの配置例に限られず、その他の配置としてもよい。
また、図４Ａおよび図４Ｂでは、４つのタップが設けられているが、タップ数は、３つ以下でも、あるいは、５つ以上であってもよい。例えば、タップ数が３つである場合、図４Ａまたは図４Ｂに示す浮遊拡散領域ＦＤ４および転送部ＴＲ４を省略すればよい。浮遊拡散領域ＦＤ３は、浮遊拡散領域ＦＤ１、ＦＤ２と同様に、半導体基板１１の第１面Ｆ１側に設けられている。転送部ＴＲ３は、転送部ＴＲ１、ＴＲ２と同様に、半導体基板１１に浮遊拡散領域ＦＤ３と光電変換部ＰＤとの間の半導体基板１１に設けられ電圧を印加する電圧印加部を備える。これに伴い、リセットトランジスタＲＳＴ１～ＲＳＴ３、増幅トランジスタＡＭＰ１～ＡＭＰ３、及び、選択トランジスタＳＥＬ１～ＳＥＬ３等の画素トランジスタも、第２基板２０に３つずつ設けられる。このように、各画素１は、３つのタップを有してもよい。
（転送部ＴＲ１、ＴＲ２がゲート型の場合）
図５は、本実施形態による受光素子１の構成例を示す断面図である。図５では、転送部ＴＲ１、ＴＲ２は、それぞれＭＯＳＦＥＴで構成されている。電圧印加部は、転送部ＴＲ１、ＴＲ２のＭＯＳＦＥＴのゲート電極となる。従って、以下、転送部ＴＲ１、ＴＲ２は、それぞれ転送トランジスタＴＲ１、ＴＲ２とも呼ぶ。転送トランジスタは半導体基板内部にゲート電極を埋め込んだ縦型ゲート電極であってもよい。
受光素子１は、第１基板１０、第２基板２０および第３基板３０をこの順に積層して構成されている。なお、図５では、第１および第２基板１０、２０は、第１面Ｆ１および第３面Ｆ３（表面）側を－Ｚ方向（下方）に向けて配置されている。一方、第３基板３０は、第５面Ｆ５（表面）側を＋Ｚ方向（上方）に向けて配置されている。従って、第１および第２基板１０、２０と第３基板３０とで、上下の説明が逆となる場合がある。
第１基板１０は、第１面Ｆ１と第１面Ｆ１に対して反対側にある第２面Ｆ２とを有する半導体基板（第１半導体層）１１を備えている。半導体基板１１には、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）のいずれかの材料が用いられている。半導体基板１１には、例えば、ｐ型（第１導電型）シリコン基板が用いられ、あるいは、ｐ型ウェルが設けられてもよい。半導体基板１１の第２面Ｆ２には、オンチップレンズ７０が設けられている。半導体基板１１の第２面（裏面）Ｆ２は、光を入射する光入射面である。オンチップレンズ７０は、それぞれ、例えば、画素１２ごとに１つずつ設けられている。このように、受光素子１は、裏面照射型センサとなっている。
一方、半導体基板１１の第１面（表面）Ｆ１上には、層間絶縁膜７１が設けられている。層間絶縁膜７１は、半導体基板１１と半導体基板２１との間に設けられている。層間絶縁膜７１には、例えば、シリコン酸化膜等の絶縁材料が用いられる。層間絶縁膜７１内には、複数の配線層が設けられており、多層配線層７２が構成されている。
半導体基板１１には、例えば、ｎ型（第２導電型）半導体領域１３が画素単位に形成されることにより、フォトダイオードＰＤが画素１２ごとに設けられている。半導体基板１１内の第１および第２面Ｆ１、Ｆ２に設けられているｐ型の半導体領域１４は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。
半導体基板１１の第２面Ｆ２上には、反射防止膜１５が設けられている。反射防止膜１５には、例えば、固定電荷膜および酸化膜が積層された積層構造とされ、例えば、ＡＬＤ（Atomic Layer Deposition）法による高誘電率（Ｈｉｇｈ－ｋ）の絶縁薄膜を用いることができる。具体的には、酸化ハフニウム（ＨｆＯ２）や、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、ＳＴＯ（Strontium Titan Oxide）などを用いることができる。本開示では、反射防止膜１５には、例えば、酸化ハフニウム膜１５ａ、酸化アルミニウム膜１５ｂ、および、酸化シリコン膜１５ｃの積層膜が用いられる。
互いに隣接する画素１２間の境界において、半導体基板１１の第２面Ｆ２の上方には、隣接する画素への入射光の進入を抑制するために、画素間遮光膜１７が形成されている。画素間遮光膜１７の材料は、光を遮光する材料であればよく、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属材料を用いることができる。
反射防止膜１５および画素間遮光膜１７上には、平坦化膜１８が設けられている。平坦化膜１８には、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等の絶縁膜、または、樹脂などの有機材料が用いられる。
平坦化膜１８上には、オンチップレンズ７０が形成されている。オンチップレンズ７０には、例えば、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル共重合系樹脂、またはシロキサン系樹脂等の樹脂系材料が用いられる。オンチップレンズ７０によって集光された光は、フォトダイオードＰＤに効率良く入射される。
互いに隣接する画素１２間の境界領域には、素子分離部１９が半導体基板１１の第２面Ｆ２側から－Ｚ方向に所定の深さまで形成されている。素子分離部１９の底面および側壁を含む外周部は、反射防止膜１５の一部である酸化ハフニウム膜１５ａによって被覆されている。素子分離部１９は、入射光が隣の画素１２へ漏洩することを抑制し、自画素１２内に光を反射し閉じ込めるように機能する。また、画素間遮光膜１７は素子分離部１９に埋め込まれていてもよく、光を反射して閉じ込める機能が向上する。さらに図示はしないが素子分離部１９は、半導体基板を貫通するトレンチとして設けられても良い。
一方、半導体基板１１の第１面Ｆ１側には、各画素１２のフォトダイオードＰＤに対して、２つの転送トランジスタＴＲ１、ＴＲ２が画素１２ごとに設けられている。また、半導体基板１１の第１面Ｆ１側には、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷蓄積部としての浮遊拡散領域ＦＤ１およびＦＤ２が、高濃度のｎ＋型不純物層により形成されている。転送トランジスタＴＲ１は、電圧印加部としてゲート電極Ｇ１を有し、フォトダイオードＰＤで生成された電荷を電荷蓄積部としての浮遊拡散領域ＦＤ１に転送する。転送トランジスタＴＲ２は、電圧印加部としてゲート電極Ｇ２を有し、フォトダイオードＰＤで生成された電荷を電荷蓄積部としての浮遊拡散領域ＦＤ２に転送する。
多層配線層７２は、複数の金属膜Ｍ１～Ｍ３と、それらの間を電気的に絶縁する層間絶縁膜７１とによって構成される。金属膜Ｍ１～Ｍ３には、例えば、銅、アルミニウムなどの遮光性かつ導電性の金属材料が用いられる。金属膜Ｍ１～Ｍ３は、複数の配線層を含み、多層配線層７２を構成する。また、半導体基板１１に最も近い金属膜Ｍ１には、遮光部材７３が含まれている。遮光部材７３は、金属膜Ｍ１と同一層で形成されており、フォトダイオードＰＤの下方に配置されている。Ｚ方向から見た平面視において、遮光部材７３は、フォトダイオードＰＤの少なくとも一部において重複する。これにより、遮光部材７３は、配線としては用いられないが、画素１２に入射した光が金属膜Ｍ２、Ｍ３の配線、あるいは、基板２０、３０に進入することを抑制する。これにより、入射光が金属膜Ｍ２、Ｍ３の配線、あるいは、基板２０、３０における画素信号に悪影響を与えることを抑制する。勿論、遮光部材７３は、配線および遮光の両方の機能を兼ね備えてもよい。
また、遮光部材７３は、入射光を反射させて半導体基板１１内へと再度入射させる。従って、遮光部材７３は、遮光部材かつ反射部材として機能する。この反射機能により、半導体基板１１内で光電変換される光量をより多くし、量子効率ＱＥ（Quantum Efficiency）（即ち、光に対する画素１２の感度）を向上させることができる。尚、遮光部材７３は、金属材料の他、ポリシリコン、シリコン酸化膜等を用いて形成してもよい。
また、遮光部材７３は、金属膜Ｍ１～Ｍ３のうち複数層に設けられていてもよい。例えば、遮光部材７３は、フォトダイオードＰＤの下方にＸ方向に延伸するストライプ状の金属膜Ｍ１と、その下方にＹ方向に延伸するストライプ状の金属膜Ｍ３とによって構成されてもよい。Ｚ方向から見た平面視において、金属膜Ｍ１、Ｍ２は、格子状に形成される。これにより、金属膜Ｍ１、Ｍ２を遮光部材７３として機能させてもよい。この場合、配線容量７４は、金属膜Ｍ３に形成してもよい。図３の付加容量ＦＤＬ１、ＦＤＬ２は、配線容量７４で構成される。
本実施形態によれば、画素１２は、各フォトダイオードＰＤに対して２つの転送トランジスタＴＲ１、ＴＲ２を備え、フォトダイオードＰＤで光電変換された電荷（電子）を、浮遊拡散領域ＦＤ１またはＦＤ２に振り分けることができる。従って、画素１２は、ｉＴｏＦとして機能することができる。また、素子分離部１９、遮光部材７３等が設けられていることによって、半導体基板１１内で光電変換される光量が多くなる。その結果、画素１２の量子効率ＱＥを向上させることができる。
第２基板２０は、第３面Ｆ３と第３面Ｆ３に対して反対側にある第４面Ｆ４とを有する半導体基板（第２半導体層）２１を備えている。半導体基板２１には、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）のいずれかの材料が用いられている。半導体基板２１には、例えば、ｐ型シリコン基板が用いられ、あるいは、ｐ型ウェルが設けられてもよい。半導体基板２１の第４面（裏面）Ｆ４は、第１基板１０の第１面（表面）Ｆ１側の層間絶縁膜７１と貼合している。即ち、第２基板２０は、第１基板１０に対して、フェイストゥーバックで貼り合わされている。
一方、半導体基板２１の第３面（表面）Ｆ３側には、層間絶縁膜５１および配線層５５が設けられている。層間絶縁膜５１および配線層５５は、半導体基板２１と半導体基板３１との間において積層されており、多層配線層として構成されている。層間絶縁膜５１には、例えば、シリコン酸化膜等の絶縁材料が用いられる。配線層５５には、例えば、銅等の低抵抗金属材料が用いられる。
第２基板２０は、例えば、４つの画素１２ごとに、１つの読出し回路２２を有している。第２基板２０は、半導体基板２１の第３面Ｆ３上に読出し回路２２を有する。読出し回路２２は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ等の画素トランジスタを含む。これにより、読出し回路２２は、複数の画素１２から出力された電荷に基づく画素信号を第３基板３０のロジック回路３２へ出力することができる。
第１基板１０と第２基板２０との間には、電極プラグ５４が設けられている。電極プラグ５４は、例えば、第２基板２０の配線層５５の一部と第１基板１０の浮遊拡散領域ＦＤ１またはＦＤ２との間、あるいは、第２基板２０の配線層５５の一部と第１基板１０の転送トランジスタＴＲ１またはＴＲ２のゲート電極との間に接続されている。電極プラグ５４は、層間絶縁膜５１および層間絶縁膜７１をＺ方向に貫通して第１基板１０の浮遊拡散領域ＦＤ１またはＦＤ２と第２基板２０の配線層５５またはパッド電極５８との間を電気的に接続することができる。
第２基板２０の層間絶縁膜５１内には、電極プラグ５６が設けられている。電極プラグ５６は、層間絶縁膜５１内をＺ方向に延伸しており、例えば、読出し回路２２を構成する増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ等のゲート、ソースまたはドレインと配線層５５のいずれかとの間を接続する。電極プラグ５４、５６には、例えば、銅、タングステン等の低抵抗金属材料が用いられる。
配線層５５は、例えば、複数の画素駆動線および複数の垂直信号線を含む。従って、転送トランジスタＴＲ１、ＴＲ２は、配線層５５から電極プラグ５４を介してゲート電極に接続される。また、読出し回路２２が４つの画素１２ごとに１つずつ設けられている場合、配線層５５は、４つの浮遊拡散領域ＦＤ１、ＦＤ２と１つの増幅トランジスタＡＭＰとの間を接続する配線を含む。
複数のパッド電極５８が配線層５５の一部として第３基板３０側に設けられており、第２基板２０の層間絶縁膜５１から露出している。各パッド電極５８には、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの低抵抗金属材料が用いられる。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。
第３基板３０は、第５面Ｆ５と第５面Ｆ５に対して反対側にある第６面Ｆ６とを有する半導体基板（第３半導体層）３１を備えている。半導体基板３１には、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）のいずれかの材料が用いられている。半導体基板３１には、例えば、ｐ型シリコン基板が用いられ、あるいは、ｐ型ウェルが設けられてもよい。半導体基板３１の第５面（表面）Ｆ５は、層間絶縁膜６１および配線層６５が設けられている。層間絶縁膜６１および配線層６５は、半導体基板３１と第２基板２０との間において積層されており、多層配線層として構成されている。層間絶縁膜６１には、例えば、シリコン酸化膜等の絶縁材料が用いられる。配線層６５には、例えば、銅等の低抵抗金属材料が用いられる。
また、第３基板３０の第５面（表面）側の層間絶縁膜６１は、第２基板２０の第３面（表面）Ｆ３側の層間絶縁膜５１と貼合している。即ち、第３基板３０は、第２基板２０に対して、フェイストゥーフェイスで貼り合わされている。
第３基板３０は、半導体基板３１の第５面Ｆ５上に設けられたロジック回路３２を有する。複数のパッド電極６８が配線層６５の一部として第２基板２０側に設けられており、第３基板の層間絶縁膜６１から露出している。各パッド電極６８には、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの低抵抗金属材料が用いられる。各パッド電極６８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。第２基板２０および第３基板３０は、パッド電極５８とパッド電極６８との接合によって、互いに電気的に接続されている。パッド電極６８は、他の配線層６５を介してロジック回路３２に電気的に接続されている。従って、読出し回路２２は、電極プラグ５４、配線層５５、パッド電極５８、６８、配線層６５を介して、ロジック回路３２のいずれかに電気的に接続されている。例えば、転送トランジスタＴＲ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴの各ゲート電極は、電極プラグ５４、配線層５５、パッド電極５８、６８、配線層６５を介して、ロジック回路３２のいずれかに電気的に接続されている。
このように、本実施形態によれば、フォトダイオードＰＤおよび転送トランジスタＴＲ１、ＴＲ２、浮遊拡散領域ＦＤ１、ＦＤ２を第１基板１０に形成し、読出し回路２２の画素トランジスタ（増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ等）を別の第２基板２０に形成する。第１基板１０と第２基板２０を貼り合わせることによって、画素１２のフォトダイオードＰＤ、転送トランジスタＴＲ１、ＴＲ２、浮遊拡散領域ＦＤ１、ＦＤ２と読出し回路２２の画素トランジスタとが一体化されて、画素１２が構成される。これにより、図４Ａおよび図４Ｂに示すように、第１基板１０には、読出し回路２２の画素トランジスタの多くを形成する必要がないので、第１基板１０においてフォトダイオードＰＤ、浮遊拡散領域ＦＤ１、ＦＤ２、配線容量７４（即ち、付加容量ＦＤＬ１、ＦＤＬ２）等の面積を充分に確保することができる。即ち、各画素１２におけるレイアウトの制約を緩和することができる。これにより、例えば、フォトダイオードＰＤの面積を大きくすることによって、光電変換効率を向上させたり、電荷の転送効率を向上させることができる。また、浮遊拡散領域ＦＤ１、ＦＤ２の個数を３つ以上に増やすことによって、測距精度を向上させることができる。さらに、フォトダイオードＰＤ、転送トランジスタＴＲ１、ＴＲ２、浮遊拡散領域ＦＤ１、ＦＤ２、付加容量ＦＤＬ１、ＦＤＬ２のセットを、１つの画素１２内に複数形成し、多画素化することもできる。これは、画質の高解像度化に繋がる。また、各画素１２のレイアウト面積を小さくして微細化してもよい。
読出し回路２２の画素トランジスタが画素１２の基板１０とは別の基板２０に形成されることによって、画素トランジスタの下に発生しやすい中性領域を抑制することができる。これにより、入射光が中性領域において光電変換してしまう機会を減らし、測距精度の悪化を抑制することができる。
また、読出し回路２２の画素トランジスタが第２基板２０に形成されることによって、第１基板１０に設けられた転送トランジスタＴＲ１、ＴＲ２のゲート電極の寄生容量が低減する。特に、ｉＴｏＦでは、１０ＭＨｚ～３００ＭＨｚのような高周波で転送トランジスタＴＲ１、ＴＲ２をオン／オフ制御する。このため、転送トランジスタＴＲ１、ＴＲ２のゲート電極および配線の容量が大きいと、転送トランジスタＴＲ１、ＴＲ２が充分にオンにならず、セトリングが不十分となる場合がある。この場合、測距精度が低下してしまう。
これに対し、本実施形態によれば、画素１２の基板１０とは別の基板２０に画素トランジスタを設けることによって、転送トランジスタＴＲ１、ＴＲ２の配線のレイアウトの自由度が高くなる。これにより、転送トランジスタＴＲ１、ＴＲ２のゲート容量（例えば、ゲート電極までの配線容量）を低減することができ、転送トランジスタＴＲ１、ＴＲ２のスイッチング速度を速くすることができる。
（転送部ＴＲ１、ＴＲ２がＣＡＰＤ（Current Assisted Photonic Demodulator）の場合）
図６は、本実施形態による受光素子１の構成例を示す断面図である。図６では、転送部ＴＲ１、ＴＲ２が、電圧印加部としての不純物層１７１、１７２および電荷検出部としての不純物層１７３、１７４を備える。尚、第１基板１０以外の構成は、図５の対応する構成と同様でよいので、その詳細な説明は省略する。
第１基板１０の半導体基板１１の第２面Ｆ２側には、画素間遮光膜１７が、隣接する画素１２間に設けられている。素子分離部１９が半導体基板１１の第２面Ｆ２上から－Ｚ方向に延伸するように設けられている。これにより、画素１２間での混色（クロストーク）を防止することができる。
受光素子１は裏面照射型センサであるため、光の入射面は、裏面（第２面Ｆ２）となる。多層配線層７２は、第１面Ｆ１上に設けられており、第２面Ｆ２上には設けられていない。多層配線層７２の構成は、図５のそれと同様でよい。
半導体基板１１内の第１面Ｆ１側には、酸化膜６４および転送部ＴＲ１、ＴＲ２が設けられている。転送部ＴＲ１は、電圧印加部としての不純物層１７１＿１、１７２＿１および電荷検出部としての不純物層１７３＿１、１７４＿１を備える。転送部ＴＲ２は、電圧印加部としての不純物層１７１＿２、１７２＿２および電荷検出部としての不純物層１７３＿２、１７４＿２を備える。
電圧印加部は、ｐ＋型不純物層１７１－１と、不純物層１７１－１よりも不純物濃度が低いｐ－型不純物層１７２－１とを含む。不純物層１７１－１は、不純物層１７２－１よりも第１面Ｆ１の近くに設けられており、不純物層１７２－１および酸化膜６４によって被覆されている。
電荷検出部は、ｎ＋型不純物層１７３－１と、不純物層１７３－１よりも不純物濃度が低いｎ－型不純物層１７４－１とを含む。不純物層１７３－１は、不純物層１７４－１よりも第１面Ｆ１の近くに設けられており、不純物層１７４－１および酸化膜６４によって被覆されている。
また、Ｚ方向から見た平面視において、電荷検出部としての不純物層１７３＿１、１７４＿１は、電圧印加部としての不純物層１７１－１、７２－１を中心として、その周囲を囲むように設けられている。Ｚ方向から見た平面視において、電荷検出部としての不純物層１７３＿２、１７４＿２は、電圧印加部としての不純物層１７１－２、１７２－２を中心として、その周囲を囲むように設けられている。
尚、不純物層１７１－１、１７１－２は、特に区別する必要のない場合、単に不純物層１７１とも呼ぶことがある。不純物層１７２－１、１７２－２は、特に区別する必要のない場合、単に不純物層１７２とも呼ぶことがある。不純物層１７３－１、１７３－２は、特に区別する必要のない場合、単に不純物層１７３とも呼ぶことがある。不純物層１７４－１、１７４－２は、特に区別する必要のない場合、単に不純物層１７４とも呼ぶことがある。
不純物層１７１は、半導体基板１１に直接電圧を印加して半導体基板１１内に電界を発生させ、多数キャリア電流を半導体基板１１に注入するための電圧印加部として機能する。なお、不純物層１７３および不純物層１７４は電気的に接続されており、一体として電圧印加部とみなしてよい。
不純物層１７３は、半導体基板１１による光電変換により発生した信号キャリアの量（入射光の光量）を検出するための電荷検出部として機能する。なお、不純物層１７１および不純物層１７２は電気的に接続されており、一体として電荷検出部とみなしてもよい。
不純物層１７３＿１は、浮遊拡散領域ＦＤ１として機能する。あるいは、不純物層１７３＿１に、図示しない浮遊拡散領域ＦＤ１が接続されていてもよい。さらに、図３に示すように、浮遊拡散領域ＦＤ１は、増幅トランジスタＡＭＰ１等を介して垂直信号線２９Ａに接続されている。同様に、不純物層１７３＿２は、浮遊拡散領域ＦＤ２として機能する。あるいは、不純物層１７３＿２に、図示しない浮遊拡散領域ＦＤ２が接続されていてもよい。さらに、浮遊拡散領域ＦＤ２は、増幅トランジスタＡＭＰ２等を介して垂直信号線２９Ｂに接続されている。
読出し動作において、第１期間では、垂直駆動部２２０は、制御信号ＴＲ１ｇ、ＴＲ２ｇによって２つの不純物層１７１＿１、１７１＿２に電圧を交互に印加する。例えば、第１期間において、垂直駆動部２２０は、不純物層１７１－１に１．５Ｖの電圧を印加し、不純物層１７１－２に０Ｖの電圧を印加する。
このとき、不純物層１７１＿１と不純物層１７１＿２との間に電界が発生し、不純物層１７１－２から不純物層１７１－１へと電荷（電子）が移動する。このような状態において、外部から赤外光（反射光）が半導体基板１１内に入射すると、その赤外光が半導体基板１１内で光電変換され電荷（電子）が発生する。電子は、不純物層１７１－１の方向へと導かれ、不純物層１７３－１（即ち、浮遊拡散領域ＦＤ１）内へと移動し蓄積される。
また、次の第２期間では、垂直駆動部２２０は、半導体基板１１内に逆方向の電界が発生するように、制御信号ＴＲ１ｇ、ＴＲ２ｇによって２つの不純物層１７１＿１、１７１＿２に電圧を印加する。例えば、第２期間において、垂直駆動部２２０は、不純物層１７１－２に１．５Ｖの電圧を印加し、不純物層１７１－１に０Ｖの電圧を印加する。
このとき、不純物層１７１＿１と不純物層１７１＿２との間に電界が発生し、不純物層１７１－１から不純物層１７１－２へと電荷（電子）が移動する。このような状態において、外部から赤外光（反射光）が半導体基板１１内に入射すると、その赤外光が半導体基板１１内で光電変換され電荷（電子）が発生する。電子は、不純物層１７１－２の方向へと導かれ、不純物層１７３－２（即ち、浮遊拡散領域ＦＤ２）内へと移動し蓄積される。
第１および第２期間は、発光素子２からの照射光の周期と同期して周期的に交互に繰り返される。これにより、不純物層１７３－１、１７３＿２（即ち、浮遊拡散領域ＦＤ１、ＦＤ２）は、発光素子２からの照射光と受光素子１で受光される反射光との位相差に応じた電荷を蓄積することができる。
このように、転送部ＴＲ１、ＴＲ２が不純物層の場合であっても、転送部ＴＲ１、ＴＲ２がＭＯＳＦＥＴの場合と同様の動作を実行し、効果を得ることができる。また、第１基板１０には、読出し回路２２の画素トランジスタの多くを形成する必要がないので、各画素１２の第１基板１０の空いたスペースに、他の不純物層１７１＿３～１７４＿３をさらに設けてもよい。即ち、各画素１２のレイアウト面積をさほど大きくすることなく、各画素１２における不純物層１７１＿ｎ～７４＿ｎ（ｎは整数）のセット数（タップ数）ｎを、３以上に増大させることができる。
（第２実施形態）
図７は、第２実施形態による画素１２の回路構成の一例を示す図である。第２実施形態では、メモリＭＥＭ１、ＭＥＭ２が設けられている。フォトダイオードＰＤからの電荷は、メモリＭＥＭ１、ＭＥＭ２に一旦振り分けられた後に、浮遊拡散領域ＦＤ１、ＦＤ２へ転送される。これにより、第２実施形態は、各画素１２においてフォトダイオードＰＤからの電荷を同時にメモリＭＥＭ１、ＭＥＭ２に蓄積可能なグローバルシャッタ方式に適用され得る。なお、図７において、図３と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
画素１２は、フォトダイオードＰＤと、転送部ＴＲ１、ＴＲ２と、メモリＭＥＭ１、ＭＥＭ２と、転送トランジスタＴＲＧｂ１、ＴＲＧｂ２と、浮遊拡散領域ＦＤ１、ＦＤ２と、増幅トランジスタＡＭＰ１、ＡＭＰ２と、リセットトランジスタＲＳＴ１、ＲＳＴ２と、選択トランジスタＳＥＬ１、ＳＥＬ２とを備える。
メモリＭＥＭ１は、転送部ＴＲ１と転送トランジスタＴＲＧｂ１との間のノードとグランドとの間に接続された容量素子である。メモリＭＥＭ１は、転送部ＴＲ１がオン状態になったときに、フォトダイオードＰＤから転送された電荷を蓄積し保持する。メモリＭＥＭ２は、転送部ＴＲ２と転送トランジスタＴＲＧｂ２との間のノードとグランドとの間に接続された容量素子である。メモリＭＥＭ２は、転送部ＴＲ２がオン状態になったときに、フォトダイオードＰＤから転送された電荷を蓄積し保持する。このように、メモリＭＥＭ１、ＭＥＭ２は、フォトダイオードＰＤから転送部ＴＲ１，ＴＲ２で振り分けられた電荷を蓄積し、保持する。このように、メモリＭＥＭ１、ＭＥＭ２は、フォトダイオードＰＤから転送部ＴＲ１，ＴＲ２で振り分けられた電荷を保持する電荷保持部として機能する。メモリＭＥＭ１、ＭＥＭ２は、例えば、ＭｏＭ（Metal-on-Metal）、ＭＩＭ(Metal-Insulator-Metal)またはＭＯＳキャパシタ等の容量素子で構成すればよい。
転送トランジスタＴＲＧｂ１は、メモリＭＥＭ１の一端と浮遊拡散領域ＦＤ１との間に接続されている。転送トランジスタＴＲＧｂ２は、メモリＭＥＭ２の一端と浮遊拡散領域ＦＤ２との間に接続されている。転送トランジスタＴＲＧｂ１、ＴＲＧｂ２は、例えば、ｎ型ＭＯＳＦＥＴで構成されている。転送トランジスタＴＲＧｂ１は、転送信号ＴＲＧｂ１ｇがアクティブ状態になると導通状態になり、メモリＭＥＭ１を浮遊拡散領域ＦＤ１に接続する。これにより、転送トランジスタＴＲＧｂ１は、メモリＭＥＭ１に蓄積された電荷を浮遊拡散領域ＦＤ１へ転送する。転送トランジスタＴＲＧｂ２は、転送信号ＴＲＧｂ２ｇがアクティブ状態になると導通状態になり、メモリＭＥＭ２を浮遊拡散領域ＦＤ２に接続する。転送トランジスタＴＲＧｂ２は、メモリＭＥＭ２に蓄積された電荷を浮遊拡散領域ＦＤ２へ転送する。
リセットトランジスタＲＳＴ１は、リセット駆動信号ＲＳＴ１ｇがアクティブ状態になると導通状態になり、浮遊拡散領域ＦＤ１およびメモリＭＥＭ１の電位をリセットする。リセットトランジスタＲＳＴ２は、リセット駆動信号ＲＳＴ２ｇがアクティブ状態になると導通状態になり、浮遊拡散領域ＦＤ２およびメモリＭＥＭ２の電位をリセットする。なお、リセットトランジスタＲＳＴ１およびＲＳＴ２がアクティブ状態とされるとき、転送トランジスタＴＲＧｂ１、ＴＲＧｂ２も同時にアクティブ状態とされ、メモリＭＥＭ１、ＭＥＭ２もリセットされる。
フォトダイオードＰＤからの電荷は、メモリＭＥＭ１とＭＥＭ２とに振り分けられて、蓄積される。全画素１２のメモリＭＥＭ１、ＭＥＭ２に電荷が蓄積された後、読出しのタイミングで、メモリＭＥＭ１とＭＥＭ２に保持されている電荷が、各画素１２のそれぞれの浮遊拡散領域ＦＤ１とＦＤ２に転送される。このように、第２実施形態は、グローバルシャッタ方式に適している。
図８Ａおよび図８Ｂは、第２実施形態による画素１２の第１基板１０の平面図である。図８Ａおよび図８Ｂにおける横方向は、図２の行方向（水平方向）に対応し、縦方向は図２の列方向（垂直方向）に対応する。図８Ａおよび図８Ｂにおいて、１つの画素１２に、４つのタップ（ＴＲ１～ＴＲ４）が設けられている。本実施形態でも、リセットトランジスタ、増幅トランジスタおよび選択トランジスタが第２基板２０に設けられているので、第１基板１０の画素１２には、４つのタップを設けることができる。
図８Ａおよび図８Ｂに示されるように、ｎ型の不純物層１３がフォトダイオードＰＤとして設けられている。Ｚ方向から見た平面視において、フォトダイオードＰＤは、略矩形の外形を有している。
図８Ａでは、フォトダイオードＰＤの外側であって、矩形の画素１２の四辺の所定の一辺（第１辺）に沿って、転送部ＴＲ１、メモリＭＥＭ１、転送トランジスタＴＲＧｂ１および浮遊拡散領域ＦＤ１が直線的に並んで配置されている。また、同一の第１辺に沿って、転送部ＴＲ２、メモリＭＥＭ２、転送トランジスタＴＲＧｂ２および浮遊拡散領域ＦＤ２が直線的に並んで配置されている。矩形の画素１２の四辺の他の一辺（第１辺の対辺）に沿って、転送部ＴＲ３、メモリＭＥＭ３、転送トランジスタＴＲＧｂ３および浮遊拡散領域ＦＤ３が直線的に並んで配置されている。また、第１辺の対辺に沿って、転送部ＴＲ４、メモリＭＥＭ４、転送トランジスタＴＲＧｂ４および浮遊拡散領域ＦＤ４が直線的に並んで配置されている。電荷排出トランジスタＯＦＧの図示は、ここでは省略されている
図８Ｂでは、フォトダイオードＰＤの外側であって、矩形の画素１２の四辺の一辺（第１辺）に沿って、転送部ＴＲ１、メモリＭＥＭ１、転送トランジスタＴＲＧｂ１および浮遊拡散領域ＦＤ１が直線的に並んで配置されている。画素１２の第１辺に隣接する第２辺に沿って、転送部ＴＲ２、メモリＭＥＭ２、転送トランジスタＴＲＧｂ２および浮遊拡散領域ＦＤ２が直線的に並んで配置されている。画素１２の第２辺に隣接する第３辺に沿って、転送部ＴＲ３、メモリＭＥＭ３、転送トランジスタＴＲＧｂ３および浮遊拡散領域ＦＤ３が直線的に並んで配置されている。さらに、画素１２の第３辺に隣接する第４辺に沿って、転送部ＴＲ４、メモリＭＥＭ４、転送トランジスタＴＲＧｂ４および浮遊拡散領域ＦＤ４が直線的に並んで配置されている。図８Ｂにおいても電荷排出トランジスタＯＦＧの図示は、省略されている。第２実施形態の他の構成は、第１実施形態の構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
ここで、リセットトランジスタＲＳＴ１～ＲＳＴ４、増幅トランジスタＡＭＰ１～ＡＭＰ４、及び、選択トランジスタＳＥＬ１～ＳＥＬ４（画素トランジスタ）は、第２基板２０に設けられているので、図８Ａおよび図８Ｂには示されていない。このように、リセットトランジスタＲＳＴ１～ＲＳＴ４、増幅トランジスタＡＭＰ１～ＡＭＰ４、及び、選択トランジスタＳＥＬ１～ＳＥＬ４を第２基板２０に配置することによって、第１基板１０の画素１２に、タップを増加させるスペースが生まれる。これにより、例えば、４つのタップを各画素１２に設けることができる。本実施形態によれば、図８Ａのように、フォトダイオードＰＤのレイアウト面積を比較的大きく維持しつつ、タップ数を増大させることもできる。図８Ｂのように、タップ数を増大させ、かつ、転送部ＴＲ１～ＴＲ４のレイアウト面積を大きくして、転送部ＴＲ１～ＴＲ４の電荷転送能力を向上させてもよい。図８Ａおよび図８Ｂの配置例に限られず、その他の配置としてもよい。例えば、画素トランジスタの一部のトランジスタは、第１基板１０に設けても本実施形態の効果は失われない。
また、図８Ａおよび図８Ｂでは、４つのタップが設けられているが、タップ数は、３つ以下でも、あるいは、５つ以上であってもよい。例えば、タップ数が３つである場合、図８Ａまたは図８Ｂに示す浮遊拡散領域ＦＤ４、転送トランジスタＴＲＧｂ４、メモリＭＥＭ４および転送部ＴＲ４を省略すればよい。浮遊拡散領域ＦＤ３は、浮遊拡散領域ＦＤ１、ＦＤ２と同様に、半導体基板１１の第１面Ｆ１側に設けられている。転送部ＴＲ３は、転送部ＴＲ１、ＴＲ２と同様に、半導体基板１１に浮遊拡散領域ＦＤ３と光電変換部ＰＤとの間の半導体基板１１に設けられ電圧を印加する電圧印加部を備える。メモリＭＥＭ３は、メモリＭＥＭ１、ＭＥＭ２と同様に、フォトダイオードＰＤから振り分けられた電荷を蓄積する。読出しのタイミングで、メモリＭＥＭ３に保持されている電荷は、各画素１２のそれぞれの浮遊拡散領域ＦＤ３に転送トランジスタＴＲＧｂ３を介して転送される。リセットトランジスタＲＳＴ１～ＲＳＴ３、増幅トランジスタＡＭＰ１～ＡＭＰ３、及び、選択トランジスタＳＥＬ１～ＳＥＬ３等の画素トランジスタも、第２基板２０に３つずつ設けられる。このように、各画素１は、３つのタップを有してもよい。
本技術は、撮像機能を有する様々な電気機器（例えば、カメラ、スマートフォン、自動車等）に適用することができる。
（移動体への応用例）
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図１０は、撮像部１２０３１の設置位置の例を示す図である。
図１０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図１０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。
尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
なお、本技術は、以下のような構成をとることができる。
（１）
第１面および該第１面に対して反対側にあり光入射面である第２面を有する第１半導体層と、前記第１半導体層の前記第１面側に設けられた第１および第２電荷蓄積部と、前記第１半導体層内に設けられた光電変換部と、前記第１および第２電荷蓄積部と前記光電変換部との間の前記第１半導体層に電圧を印加する第１および第２電圧印加部と、を備える第１基板と、
第３面および該第３面に対して反対側にある第４面を有し、前記第３または第４面側において前記第１基板に貼合された第２半導体層と、前記第３または第４面に設けられ、前記光電変換部から出力された電荷に基づく画素信号を出力する画素トランジスタを備える第２基板、を備えた光検出装置。
（２）
前記第１および第２電圧印加部は、照射光を照射した物体からの反射光によって前記光電変換部で生成された電荷を、前記照射光の周期に同期して前記第１または第２電荷蓄積部へ振り分ける、（１）に記載の光検出装置。
（３）
前記画素トランジスタは、
前記第１電荷蓄積部に保持された電荷に応じた電圧信号を前記画素信号として生成する第１増幅トランジスタと、
前記第２電荷蓄積部に保持された電荷に応じた電圧信号を前記画素信号として生成する第２増幅トランジスタと、
前記第１増幅トランジスタからの前記画素信号の出力タイミングを制御する第１選択トランジスタと、
前記第２増幅トランジスタからの前記画素信号の出力タイミングを制御する第２選択トランジスタと、
前記第１電荷蓄積部内の電荷を排出する第１リセットトランジスタと、
前記第２電荷蓄積部内の電荷を排出する第２リセットトランジスタと、を備える、（１）または（２）に記載の光検出装置。
（４）
前記第１基板は、
前記第１電圧印加部としてゲート電極を有し、前記光電変換部で生成された電荷を前記第１電荷蓄積部に転送する第１転送トランジスタと、
前記第２電圧印加部としてゲート電極を有し、前記光電変換部で生成された電荷を前記第２電荷蓄積部に転送する第２転送トランジスタと、を備える、（１）から（３）のいずれか一項に記載の光検出装置。
（５）
前記第１電荷蓄積部は、前記第１電圧印加部の周囲に設けられ、
前記第２電荷蓄積部は、前記第２電圧印加部の周囲に設けられ、
前記第１および第２電圧印加部は、第１導電型の不純物層であり、
前記第１および第２電荷蓄積部は、第２導電型の不純物層である、（１）から（３）のいずれか一項に記載の光検出装置。
（６）
前記画素トランジスタは、前記第２半導体層の前記第３面に設けられており、
前記第２基板は、前記第４面側において前記第１基板の前記第１面と貼合している、（１）から（５）のいずれか一項に記載の光検出装置。
（７）
前記第１および第２半導体層には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）のいずれかの材料が用いられている、（１）から（６）のいずれか一項に記載の光検出装置。
（８）
前記第１基板と前記第２基板との間に設けられた電極プラグをさらに備えている、（１）から（７）のいずれか一項に記載の光検出装置。
（９）
前記第２基板に貼合され、前記画素信号を処理するロジック回路を有する第３基板をさらに備えている、（１）から（８）のいずれか一項に記載の光検出装置。
（１０）
前記第１基板は、前記第１半導体層の前記第１面側に設けられた第３電荷蓄積部と、前記第３電荷蓄積部と前記光電変換部との間の前記第１半導体層に電圧を印加する第３電圧印加部と、をさらに備える、（１）から（９）のいずれか一項に記載の光検出装置。
（１１）
前記第１基板は、前記光電変換部に蓄積された電荷を排出する電荷排出トランジスタをさらに備える、（１）から（１０）のいずれか一項に記載の光検出装置。
（１２）
前記第１基板は、前記第１および第２電荷保持部のそれぞれに接続され、前記第１および第２電荷保持部とは別に電荷を蓄積可能な第１および第２メモリをさらに備える、（１）から（１１）のいずれか一項に記載の光検出装置。
（１３）
前記第１基板は、前記第１半導体層の前記第１面側に設けられた第４電荷蓄積部と、前記第４電荷蓄積部と前記光電変換部との間の前記第１半導体層に電圧を印加する第４電圧印加部と、をさらに備える、（１０）に記載の光検出装置。
（１４）
第１面および該第１面に対して反対側にあり光入射面である第２面を有する第１半導体層と、前記第１半導体層の前記第１面側に設けられた第１および第２電荷蓄積部と、前記第１半導体層内に設けられた光電変換部と、前記第１および第２電荷蓄積部と前記光電変換部との間の前記第１半導体層に電圧を印加する第１および第２電圧印加部と、を備える第１基板と、
第３面および該第３面に対して反対側にある第４面を有し、前記第３または第４面側において前記第１基板に貼合された第２半導体層と、前記第３または第４面に設けられ、前記光電変換部から出力された電荷に基づく画素信号を出力する画素トランジスタを備える第２基板、を備えた光検出装置を有する電子機器。
１２ 画素、ＰＤ フォトダイオード、ＴＲ１，ＴＲ２ 転送部、ＦＤ１，ＦＤ２ 浮遊拡散領域、ＦＤＬ１，ＦＤＬ２ 付加容量、ＦＤＧ１，ＦＤＧ２ 切替トランジスタ、ＡＭＰ１，ＡＭＰ２ 増幅トランジスタ、ＲＳＴ１，ＲＳＴ２ リセットトランジスタ、ＳＥＬ１，ＳＥＬ２ 選択トランジスタ、１ 受光素子、１０ 第１基板、２０ 第２基板、３０ 第３基板、２２ 読出し回路、３２ ロジック回路

Claims (14)

  1. 第１面および該第１面に対して反対側にあり光入射面である第２面を有する第１半導体層と、、前記第１半導体層の前記第１面側に設けられた第１および第２電荷蓄積部と、前記第１半導体層内に設けられた光電変換部と、前記第１および第２電荷蓄積部と前記光電変換部との間の前記第１半導体層に電圧を印加する第１および第２電圧印加部と、を備える第１基板と、
    第３面および該第３面に対して反対側にある第４面を有し、前記第３または第４面側において前記第１基板に貼合された第２半導体層と、前記第３または第４面に設けられ、前記光電変換部から出力された電荷に基づく画素信号を出力する画素トランジスタを備える第２基板、を備えた光検出装置。
  2. 前記第１および第２電圧印加部は、照射光を照射した物体からの反射光によって前記光電変換部で生成された電荷を、前記照射光の周期に同期して前記第１または第２電荷蓄積部へ振り分ける、請求項１に記載の光検出装置。
  3. 前記画素トランジスタは、
    前記第１電荷蓄積部に保持された電荷に応じた電圧信号を前記画素信号として生成する第１増幅トランジスタと、
    前記第２電荷蓄積部に保持された電荷に応じた電圧信号を前記画素信号として生成する第２増幅トランジスタと、
    前記第１増幅トランジスタからの前記画素信号の出力タイミングを制御する第１選択トランジスタと、
    前記第２増幅トランジスタからの前記画素信号の出力タイミングを制御する第２選択トランジスタと、
    前記第１電荷蓄積部内の電荷を排出する第１リセットトランジスタと、
    前記第２電荷蓄積部内の電荷を排出する第２リセットトランジスタと、を備える、請求項１に記載の光検出装置。
  4. 前記第１基板は、
    前記第１電圧印加部としてゲート電極を有し、前記光電変換部で生成された電荷を前記第１電荷蓄積部に転送する第１転送トランジスタと、
    前記第２電圧印加部としてゲート電極を有し、前記光電変換部で生成された電荷を前記第２電荷蓄積部に転送する第２転送トランジスタと、を備える、請求項１に記載の光検出装置。
  5. 前記第１電荷蓄積部は、前記第１電圧印加部の周囲に設けられ、
    前記第２電荷蓄積部は、前記第２電圧印加部の周囲に設けられ、
    前記第１および第２電圧印加部は、第１導電型の不純物層であり、
    前記第１および第２電荷蓄積部は、第２導電型の不純物層である、請求項１に記載の光検出装置。
  6. 前記画素トランジスタは、前記第２半導体層の前記第３面に設けられており、
    前記第２基板は、前記第４面側において前記第１基板の前記第１面と貼合している、請求項１に記載の光検出装置。
  7. 前記第１および第２半導体層には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）のいずれかの材料が用いられている、請求項１に記載の光検出装置。
  8. 前記第１基板と前記第２基板との間に設けられた電極プラグをさらに備えている、請求項１に記載の光検出装置。
  9. 前記第２基板に貼合され、前記画素信号を処理するロジック回路を有する第３基板をさらに備えている、請求項１に記載の光検出装置。
  10. 前記第１基板は、前記第１半導体層の前記第１面側に設けられた第３電荷蓄積部と、前記第３電荷蓄積部と前記光電変換部との間の前記第１半導体層に電圧を印加する第３電圧印加部と、をさらに備える、請求項１に記載の光検出装置。
  11. 前記第１基板は、前記光電変換部に蓄積された電荷を排出する電荷排出トランジスタをさらに備える、請求項１に記載の光検出装置。
  12. 前記第１基板は、前記第１および第２電荷保持部のそれぞれに接続され、前記第１および第２電荷保持部とは別に電荷を蓄積可能な第１および第２メモリをさらに備える、請求項１に記載の光検出装置。
  13. 前記第１基板は、前記第１半導体層の前記第１面側に設けられた第４電荷蓄積部と、前記第４電荷蓄積部と前記光電変換部との間の前記第１半導体層に電圧を印加する第４電圧印加部と、をさらに備える、請求項１０に記載の光検出装置。
  14. 第１面および該第１面に対して反対側にあり光入射面である第２面を有する第１半導体層と、前記第１半導体層の前記第１面側に設けられた第１および第２電荷蓄積部と、前記第１半導体層内に設けられた光電変換部と、前記第１および第２電荷蓄積部と前記光電変換部との間の前記第１半導体層に電圧を印加する第１および第２電圧印加部と、を備える第１基板と、
    第３面および該第３面に対して反対側にある第４面を有し、前記第３または第４面側において前記第１基板に貼合された第２半導体層と、前記第３または第４面に設けられ、前記光電変換部から出力された電荷に基づく画素信号を出力する画素トランジスタを備える第２基板、を備えた光検出装置を有する電子機器。
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