JP2021176154A - 受光素子および測距モジュール - Google Patents

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壽史 若野
Hisashi Wakano
拓郎 村瀬
Takuro Murase
卓哉 丸山
Takuya Maruyama
努 井本
Tsutomu Imoto
優治 磯谷
Yuji Isoya
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Abstract

【課題】特性を向上させることができるようにする。【解決手段】受光素子は、オンチップレンズと、配線層と、オンチップレンズと配線層との間に配される半導体層とを備え、半導体層は、第１の電圧が印加される第１の電圧印加部と、第１の電圧とは異なる第２の電圧が印加される第２の電圧印加部と、第１の電圧印加部の周囲に配置される第１の電荷検出部と、第２の電圧印加部の周囲に配置される第２の電荷検出部とを備え、配線層は、電源線より太い線幅のグランド線を少なくとも１本有する。本技術は、例えば、ToF方式で距離情報を生成する受光素子等に適用できる。【選択図】図７０

Description

本技術は、受光素子および測距モジュールに関し、特に、特性を向上させることができるようにした受光素子および測距モジュールに関する。
従来、間接ToF（Time of Flight）方式を利用した測距システムが知られている。このような測距システムでは、ある位相でLED（Light Emitting Diode）やレーザを用いて照射されたアクティブ光が対象物にあたって反射した光を受光することで得られる信号電荷を高速に異なる領域に振り分けることのできるセンサが必要不可欠である。
そこで、例えばセンサの基板に直接電圧を印加して基板内に電流を発生させることで、基板内の広範囲の領域を高速に変調できるようにした技術が提案されている（例えば、特許文献１参照）。このようなセンサは、CAPD（Current Assisted Photonic Demodulator）センサとも呼ばれている。
特開２０１１−８６９０４号公報
しかしながら、上述した技術では十分な特性のCAPDセンサを得ることは困難であった。
例えば上述したCAPDセンサは、基板における外部からの光を受光する側の面に配線等が配置された表面照射型のセンサとなっている。
光電変換領域の確保のためにPD（Photodiode）、すなわち光電変換部の受光面側には配線など、入射してくる光の光路を遮るものがないことが望ましい。しかし、表面照射型のCAPDセンサでは、構造によってはPDの受光面側に電荷取り出し用の配線や各種制御線、信号線を配置せざるを得ないものがあり、光電変換領域が制限されてしまう。つまり、十分な光電変換領域を確保することができず、画素感度等の特性が低下してしまうことがある。
また、外光のある場所でCAPDセンサを使用することを考えた場合、外光成分はアクティブ光を用いて測距を行う間接ToF方式にとってはノイズ成分となるため、十分なSN比（Signal to Noise ratio）を確保して距離情報を得るためには、十分な飽和信号量（Qs）を確保する必要がある。しかし、表面照射型のCAPDセンサでは、配線レイアウトに制限があるため、容量を確保するために追加のトランジスタを設ける等、配線容量以外の手法を用いる工夫が必要であった。
さらに、表面照射型のCAPDセンサでは、基板内における光が入射する側にTapと呼ばれる信号取り出し部が配置されている。一方Si基板内の光電変換を考えた場合、光の波長で減衰率に差分はあるものの光入射面側で光電変換が起こる割合は高い。そのため、表面型のCAPDセンサにおいては信号取り出し部が設けられたTap領域のうち、信号電荷を振り分けないTap領域であるInactive Tap領域で光電変換が行われる確率が高くなる可能性がある。間接ToFセンサではアクティブ光の位相に応じて各電荷蓄積領域に振り分けられた信号を用いて測距情報を得るため、Inactive Tap領域で直接光電変換した成分がノイズとなり、その結果、測距精度が悪化してしまう可能性がある。すなわち、CAPDセンサの特性が低下してしまう可能性がある。
本技術は、このような状況に鑑みてなされたものであり、特性を向上させることができるようにするものである。
本技術の第１の側面の受光素子は、
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第１の電圧が印加される第１の電圧印加部と、
前記第１の電圧とは異なる第２の電圧が印加される第２の電圧印加部と、
前記第１の電圧印加部の周囲に配置される第１の電荷検出部と、
前記第２の電圧印加部の周囲に配置される第２の電荷検出部と
を備え、
前記配線層は、電源線より太い線幅のグランド線を少なくとも１本有する。
本技術の第１の側面においては、オンチップレンズと、配線層と、前記オンチップレンズと前記配線層との間に配される半導体層とが設けられ、前記半導体層には、第１の電圧が印加される第１の電圧印加部と、前記第１の電圧とは異なる第２の電圧が印加される第２の電圧印加部と、前記第１の電圧印加部の周囲に配置される第１の電荷検出部と、前記第２の電圧印加部の周囲に配置される第２の電荷検出部とが設けられ、前記配線層には、電源線より太い線幅のグランド線が少なくとも１本設けられる。
本技術の第２の側面の測距モジュールは、
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第１の電圧が印加される第１の電圧印加部と、
前記第１の電圧とは異なる第２の電圧が印加される第２の電圧印加部と、
前記第１の電圧印加部の周囲に配置される第１の電荷検出部と、
前記第２の電圧印加部の周囲に配置される第２の電荷検出部と
を備え、
前記配線層は、電源線より太い線幅のグランド線を少なくとも１本有する
受光素子と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備える。
本技術の第２の側面においては、オンチップレンズと、配線層と、前記オンチップレンズと前記配線層との間に配される半導体層とが設けられ、前記半導体層には、第１の電圧が印加される第１の電圧印加部と、前記第１の電圧とは異なる第２の電圧が印加される第２の電圧印加部と、前記第１の電圧印加部の周囲に配置される第１の電荷検出部と、前記第２の電圧印加部の周囲に配置される第２の電荷検出部とが設けられ、前記配線層には、電源線より太い線幅のグランド線を少なくとも１本有する受光素子と、周期的に明るさが変動する照射光を照射する光源と、前記照射光の照射タイミングを制御する発光制御部とが設けられる。
本技術の第１および第２の側面によれば、特性を向上させることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
受光素子の構成例を示すブロック図である。 画素の構成例を示す図である。 画素の信号取り出し部の部分の構成例を示す図である。 感度向上について説明する図である。 電荷分離効率の向上について説明する図である。 電子の取り出し効率の向上について説明する図である。 表面照射型における信号キャリアの移動速度を説明する図である。 裏面照射型における信号キャリアの移動速度を説明する図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素とオンチップレンズの関係を説明する図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の等価回路を示す図である。 画素のその他の等価回路を示す図である。 Periodic配置を採用した電圧供給線の配置例を示す図である。 Mirror配置を採用した電圧供給線の配置例を示す図である。 Periodic配置とMirror配置の特性を説明する図である。 第１４の実施の形態における複数画素の断面図である。 第１４の実施の形態における複数画素の断面図である。 第９の実施の形態における複数画素の断面図である。 第９の実施の形態の変形例１における複数画素の断面図である。 第１５の実施の形態における複数画素の断面図である。 第１０の実施の形態における複数画素の断面図である。 多層配線層の５層の金属膜を説明する図である。 多層配線層の５層の金属膜を説明する図である。 ポリシリコン層を説明する図である。 金属膜に形成される反射部材の変形例を示す図である。 金属膜に形成される反射部材の変形例を示す図である。 受光素子の基板構成を説明する図である。 画素トランジスタ領域周辺のノイズについて説明する図である。 画素トランジスタ領域周辺のノイズ抑制構造を説明する図である。 画素トランジスタ領域周辺の電荷排出構造を説明する図である。 画素トランジスタ領域周辺の電荷排出構造を説明する図である。 有効画素領域周辺の電荷排出について説明する図である。 有効画素領域の外周に設けた電荷排出領域の構成例を示す平面図である。 電荷排出領域が遮光画素領域とN型領域とで構成される場合の断面図である。 光電変換領域を有する基板に画素トランジスタを配置した場合の電流の流れを説明する図である。 第１８の実施の形態に係る複数画素の断面図である。 ２枚の基板の回路分担を説明する図である。 第１８の実施の形態に係る基板構成を説明する図である。 MIX接合部とDET接合部の配置を示す平面図である。 MIX接合部とDET接合部の配置を示す平面図である。 消費電流増大の問題を説明する図である。 第１９の実施の形態の第１構成例に係る画素の平面図と断面図である。 第１９の実施の形態の第２構成例に係る画素の平面図と断面図である。 第１９の実施の形態の第１構成例および第２構成例のその他の平面形状を示す図である。 第１９の実施の形態の第１構成例および第２構成例のその他の平面形状を示す図である。 第１９の実施の形態の第３構成例に係る画素の平面図と断面図である。 第１９の実施の形態の第３構成例のその他の平面形状を示す図である。 第１９の実施の形態の第３構成例のその他の平面形状を示す図である。 ４タップの画素信号を同時に出力する場合の画素アレイ部の回路構成例を示す図である。 ４本の垂直信号線を配置する配線レイアウトを示す図である。 ４本の垂直信号線を配置する配線レイアウトの第１変形例を示す図である。 ４本の垂直信号線を配置する配線レイアウトの第２変形例を示す図である。 画素トランジスタの配置例の変形例を示す図である。 図７３のBの画素トランジスタレイアウトにおける接続レイアウトを示す図である。 図７３のBの画素トランジスタレイアウトにおける配線レイアウトを示す図である。 １つの画素列に２本の電源線とする配線レイアウトを示す図である。 VSS配線の配線例を示す平面図である。 VSS配線の配線例を示す平面図である。 瞳補正の第１の方法について説明する図である。 瞳補正の第１の方法について説明する図である。 瞳補正の第１の方法について説明する図である。 瞳補正の第１の方法について説明する図である。 瞳補正の第１の方法におけるオンチップレンズのずれ量を説明する図である。 ２Phase方式と４Phase方式を説明する図である。 電圧供給線の配線例を説明する図である。 第２０の実施の形態の第１構成例に係る画素の断面図と平面図である。 第１および第２のタップの配列例を示す図である。 第１および第２のタップの駆動モードを説明する図である。 第２０の実施の形態の第２構成例に係る画素の断面図と平面図である。 位相差遮光膜とオンチップレンズの配置例を示す図である。 第２１の実施の形態に係る画素の断面図である。 第２１の実施の形態に係る画素の平面図である。 第２２の実施の形態に係る画素の断面図である。 第２２の実施の形態に係る画素の平面図である。 測距モジュールの構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、図面を参照して、本技術を適用した実施の形態について説明する。
＜第１の実施の形態＞
＜受光素子の構成例＞
本技術は、CAPDセンサを裏面照射型の構成とすることで、画素感度等の特性を向上させることができるようにするものである。
本技術は、例えば間接ToF方式により測距を行う測距システムを構成する受光素子や、そのような受光素子を有する撮像装置などに適用することが可能である。
例えば測距システムは、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。
この場合、ジェスチャ認識の結果は、例えばカーナビゲーションシステムの操作等に用いることができる。
図１は、本技術を適用した受光素子の一実施の形態の構成例を示すブロック図である。
図１に示す受光素子１は、裏面照射型のCAPDセンサであり、例えば、測距機能を有する撮像装置に設けられている。
受光素子１は、図示せぬ半導体基板上に形成された画素アレイ部２０と、画素アレイ部２０と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、タップ駆動部２１、垂直駆動部２２、カラム処理部２３、水平駆動部２４、およびシステム制御部２５から構成されている。
受光素子１には、さらに信号処理部３１およびデータ格納部３２も設けられている。なお、信号処理部３１およびデータ格納部３２は、受光素子１と同じ基板上に搭載してもよいし、撮像装置における受光素子１とは別の基板上に配置するようにしてもよい。
画素アレイ部２０は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する画素５１が行方向および列方向の行列状に２次元配置された構成となっている。すなわち、画素アレイ部２０は、入射した光を光電変換し、その結果得られた電荷に応じた信号を出力する画素５１を複数有している。ここで、行方向とは、水平方向の画素５１の配列方向を言い、列方向とは、垂直方向の画素５１の配列方向を言う。行方向は、図中、横方向であり、列方向は、図中、縦方向である。
画素５１は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた画素信号を出力する。画素５１は、所定の電圧MIX0（第１の電圧）を印加して、光電変換された電荷を検出する第１のタップTAと、所定の電圧MIX1（第２の電圧）を印加して、光電変換された電荷を検出する第２のタップTBとを有する。
タップ駆動部２１は、画素アレイ部２０の各画素５１の第１のタップTAに、所定の電圧供給線３０を介して所定の電圧MIX0を供給し、第２のタップTBに、所定の電圧供給線３０を介して所定の電圧MIX1を供給する。したがって、画素アレイ部２０の１つの画素列には、電圧MIX0を伝送する電圧供給線３０と、電圧MIX1を伝送する電圧供給線３０の２本の電圧供給線３０が配線されている。
画素アレイ部２０において、行列状の画素配列に対して、画素行ごとに画素駆動線２８が行方向に沿って配線され、各画素列に２つの垂直信号線２９が列方向に沿って配線されている。例えば画素駆動線２８は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図１では、画素駆動線２８について１本の配線として示しているが、１本に限られるものではない。画素駆動線２８の一端は、垂直駆動部２２の各行に対応した出力端に接続されている。
垂直駆動部２２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部２０の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部２２は、垂直駆動部２２を制御するシステム制御部２５とともに、画素アレイ部２０の各画素の動作を制御する駆動部を構成している。
垂直駆動部２２による駆動制御に応じて画素行の各画素５１から出力される信号は、垂直信号線２９を通してカラム処理部２３に入力される。カラム処理部２３は、各画素５１から垂直信号線２９を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部２３は、信号処理としてノイズ除去処理やAD（Analog to Digital）変換処理などを行う。
水平駆動部２４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部２３の画素列に対応する単位回路を順番に選択する。この水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された画素信号が順番に出力される。
システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、タップ駆動部２１、垂直駆動部２２、カラム処理部２３、および水平駆動部２４などの駆動制御を行う。
信号処理部３１は、少なくとも演算処理機能を有し、カラム処理部２３から出力される画素信号に基づいて演算処理等の種々の信号処理を行う。データ格納部３２は、信号処理部３１での信号処理にあたって、その処理に必要なデータを一時的に格納する。
＜画素の構成例＞
次に、画素アレイ部２０に設けられた画素の構成例について説明する。画素アレイ部２０に設けられた画素は、例えば図２に示すように構成される。
図２は、画素アレイ部２０に設けられた１つの画素５１の断面を示しており、この画素５１は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。
画素５１は、例えばシリコン基板等のP型の半導体層からなる基板６１と、その基板６１上に形成されたオンチップレンズ６２とを有している。
例えば基板６１は、図中、縦方向の厚さ、つまり基板６１の面と垂直な方向の厚さが20μｍ以下となるようになされている。なお、基板６１の厚さは20μｍ以上であっても勿論よく、その厚さは受光素子１の目標とする特性等に応じて定められればよい。
また、基板６１は、例えば１Ｅ＋１３オーダー以下の基板濃度とされた高抵抗のP‐Epi基板などとされ、基板６１の抵抗（抵抗率）は例えば500［Ωcm］以上となるようになされている。
ここで、基板６１の基板濃度と抵抗との関係は、例えば基板濃度6.48E＋12［cm3］のときに抵抗2000［Ωcm］、基板濃度1.30E＋13［cm3］のときに抵抗1000［Ωcm］、基板濃度2.59E＋13［cm3］のときに抵抗500［Ωcm］、および基板濃度1.30E＋14［cm3］のときに抵抗100［Ωcm］などとされる。
図２において、基板６１の上側の面が基板６１の裏面であり、外部からの光が基板６１に入射される光入射面である。一方、基板６１の下側の面が、基板６１の表面であり、不図示の多層配線層が形成されている。基板６１の光入射面上には、正の固定電荷を持つ単層膜または積層膜からなる固定電荷膜６６が形成され、固定電荷膜６６の上面に、外部から入射した光を集光して基板６１内に入射させるオンチップレンズ６２が形成されている。固定電荷膜６６は、基板６１の光入射面側をホールアキュミレーション状態にし、暗電流の発生を抑制する。
さらに画素５１では、固定電荷膜６６上における画素５１の端部分には、隣接する画素間でのクロストークを防止するための画素間遮光膜６３−１および画素間遮光膜６３−２が形成されている。以下、画素間遮光膜６３−１および画素間遮光膜６３−２を特に区別する必要のない場合、単に画素間遮光膜６３とも称する。
この例では、外部からの光はオンチップレンズ６２を介して基板６１内に入射するが、画素間遮光膜６３は、外部から入射した光を、基板６１における画素５１に隣接して設けられた他の画素の領域に入射させないために形成されている。すなわち、外部からオンチップレンズ６２に入射し、画素５１と隣接する他の画素内へと向かう光が、画素間遮光膜６３−１や画素間遮光膜６３−２で遮光されて、隣接する他の画素内へ入射されることが防止される。
受光素子１は裏面照射型のCAPDセンサであるため、基板６１の光入射面が、いわゆる裏面となり、この裏面上には配線等からなる配線層は形成されていない。また、基板６１における光入射面とは反対側の面の部分には、画素５１内に形成されたトランジスタ等を駆動するための配線や、画素５１から信号を読み出すための配線などが形成された配線層が積層により形成されている。
基板６１内における光入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜６４と、信号取り出し部６５−１および信号取り出し部６５−２とが形成されている。信号取り出し部６５−１は、図１で説明した第１のタップTAに相当し、信号取り出し部６５−２は、図１で説明した第２のタップTBに相当する。
この例では、基板６１の光入射面とは反対側の面近傍における画素５１の中心部分に酸化膜６４が形成されており、その酸化膜６４の両端にそれぞれ信号取り出し部６５−１および信号取り出し部６５−２が形成されている。
ここで、信号取り出し部６５−１は、N型半導体領域であるN＋半導体領域７１−１およびN＋半導体領域７１−１よりもドナー不純物の濃度が低いN−半導体領域７２−１と、P型半導体領域であるP＋半導体領域７３−１およびP＋半導体領域７３−１よりもアクセプター不純物濃度が低いP−半導体領域７４−１とを有している。ここで、ドナー不純物とは、例えばSiに対してのリン（P）やヒ素（As）等の元素の周期表で５族に属する元素が挙げられ、アクセプター不純物とは、例えばSiに対してのホウ素（B）等の元素の周期表で３族に属する元素が挙げられる。ドナー不純物となる元素をドナー元素、アクセプター不純物となる元素をアクセプター元素と称する。
図２において、基板６１の光入射面とは反対側の面の表面内側部分における、酸化膜６４の右側に隣接する位置に、N＋半導体領域７１−１が形成されている。また、N＋半導体領域７１−１の図中、上側に、そのN＋半導体領域７１−１を覆うように（囲むように）N−半導体領域７２−１が形成されている。
さらに、N＋半導体領域７１−１の右側に、P＋半導体領域７３−１が形成されている。また、P＋半導体領域７３−１の図中、上側に、そのP＋半導体領域７３−１を覆うように（囲むように）P−半導体領域７４−１が形成されている。
さらに、P＋半導体領域７３−１の右側に、N＋半導体領域７１−１が形成されている。また、N＋半導体領域７１−１の図中、上側に、そのN＋半導体領域７１−１を覆うように（囲むように）N−半導体領域７２−１が形成されている。
同様に、信号取り出し部６５−２は、N型半導体領域であるN＋半導体領域７１−２およびN＋半導体領域７１−２よりもドナー不純物の濃度が低いN−半導体領域７２−２と、P型半導体領域であるP＋半導体領域７３−２およびP＋半導体領域７３−２よりもアクセプター不純物濃度が低いP−半導体領域７４−２とを有している。
図２において、基板６１の光入射面とは反対側の面の表面内側部分における、酸化膜６４の左側に隣接する位置に、N＋半導体領域７１−２が形成されている。また、N＋半導体領域７１−２の図中、上側に、そのN＋半導体領域７１−２を覆うように（囲むように）N−半導体領域７２−２が形成されている。
さらに、N＋半導体領域７１−２の左側に、P＋半導体領域７３−２が形成されている。また、P＋半導体領域７３−２の図中、上側に、そのP＋半導体領域７３−２を覆うように（囲むように）P−半導体領域７４−２が形成されている。
さらに、P＋半導体領域７３−２の左側に、N＋半導体領域７１−２が形成されている。また、N＋半導体領域７１−２の図中、上側に、そのN＋半導体領域７１−２を覆うように（囲むように）N−半導体領域７２−２が形成されている。
基板６１の光入射面とは反対側の面の表面内側部分における、画素５１の端部分には、画素５１の中心部分と同様の酸化膜６４が形成されている。
以下、信号取り出し部６５−１および信号取り出し部６５−２を特に区別する必要のない場合、単に信号取り出し部６５とも称することとする。
また、以下、N＋半導体領域７１−１およびN＋半導体領域７１−２を特に区別する必要のない場合、単にN＋半導体領域７１とも称し、N−半導体領域７２−１およびN−半導体領域７２−２を特に区別する必要のない場合、単にN−半導体領域７２とも称することとする。
さらに、以下、P＋半導体領域７３−１およびP＋半導体領域７３−２を特に区別する必要のない場合、単にP＋半導体領域７３とも称し、P−半導体領域７４−１およびP−半導体領域７４−２を特に区別する必要のない場合、単にP−半導体領域７４とも称することとする。
また、基板６１では、N＋半導体領域７１−１とP＋半導体領域７３−１との間には、それらの領域を分離するための分離部７５−１が酸化膜等により形成されている。同様にN＋半導体領域７１−２とP＋半導体領域７３−２との間にも、それらの領域を分離するための分離部７５−２が酸化膜等により形成されている。以下、分離部７５−１および分離部７５−２を特に区別する必要のない場合、単に分離部７５とも称することとする。
基板６１に設けられたN＋半導体領域７１は、外部から画素５１に入射してきた光の光量、すなわち基板６１による光電変換により発生した信号キャリアの量を検出するための電荷検出部として機能する。なお、N＋半導体領域７１の他に、ドナー不純物濃度が低いN−半導体領域７２も含めて電荷検出部と捉えることもできる。また、P＋半導体領域７３は、多数キャリア電流を基板６１に注入するための、すなわち基板６１に直接電圧を印加して基板６１内に電界を発生させるための電圧印加部として機能する。なお、P＋半導体領域７３の他に、アクセプター不純物濃度が低いP−半導体領域７４も含めて電圧印加部と捉えることもできる。
画素５１では、N＋半導体領域７１−１には、直接、図示せぬ浮遊拡散領域であるFD（Floating Diffusion）部（以下、特にFD部Ａとも称する）が接続されており、さらにそのFD部Ａは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。
同様に、N＋半導体領域７１−２には、直接、FD部Ａとは異なる他のFD部（以下、特にFD部Ｂとも称する）が接続されており、さらにそのFD部Ｂは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。ここで、FD部ＡとFD部Ｂとは互いに異なる垂直信号線２９に接続されている。
例えば間接ToF方式により対象物までの距離を測定しようとする場合、受光素子１が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、受光素子１の基板６１は入射してきた反射光（赤外光）を受光して光電変換する。タップ駆動部２１は、画素５１の第１のタップTAと第２のタップTBを駆動し、光電変換により得られた電荷DETに応じた信号をFD部ＡとFD部Ｂとに振り分ける。
例えばあるタイミングでは、タップ駆動部２１は、コンタクト等を介して２つのP＋半導体領域７３に電圧を印加する。具体的には、例えばタップ駆動部２１は、第１のタップTAであるP＋半導体領域７３−１にMIX0＝1.5Vの電圧を印加し、第２のタップTBであるP＋半導体領域７３−２にはMIX1＝0Vの電圧を印加する。
すると、基板６１における２つのP＋半導体領域７３の間に電界が発生し、P＋半導体領域７３−１からP＋半導体領域７３−２へと電流が流れる。この場合、基板６１内の正孔（ホール）はP＋半導体領域７３−２の方向へと移動することになり、電子はP＋半導体領域７３−１の方向へと移動することになる。
したがって、このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP＋半導体領域７３間の電界によりP＋半導体領域７３−１の方向へと導かれ、N＋半導体領域７１−１内へと移動する。
この場合、光電変換で発生した電子が、画素５１に入射した赤外光の量、すなわち赤外光の受光量に応じた信号を検出するための信号キャリアとして用いられることになる。
これにより、N＋半導体領域７１−１には、N＋半導体領域７１−１内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Ａや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。
すなわち、N＋半導体領域７１−１の蓄積電荷DET0が、そのN＋半導体領域７１−１に直接接続されたFD部Ａに転送され、FD部Ａに転送された電荷DET0に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部３１へと供給される。
この画素信号は、N＋半導体領域７１−１により検出された電子に応じた電荷量、すなわちFD部Ａに蓄積された電荷DET0の量を示す信号となる。換言すれば、画素信号は画素５１で受光された赤外光の光量を示す信号であるともいうことができる。
なお、このときN＋半導体領域７１−１における場合と同様にしてN＋半導体領域７１−２で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
また、次のタイミングでは、これまで基板６１内で生じていた電界と反対方向の電界が発生するように、タップ駆動部２１によりコンタクト等を介して２つのP＋半導体領域７３に電圧が印加される。具体的には、例えば第１のタップTAであるP＋半導体領域７３−１にはMIX0＝0Vの電圧が印加され、第２のタップTBであるP＋半導体領域７３−２にMIX1＝1.5Vの電圧が印加される。
これにより、基板６１における２つのP＋半導体領域７３の間で電界が発生し、P＋半導体領域７３−２からP＋半導体領域７３−１へと電流が流れる。
このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP＋半導体領域７３間の電界によりP＋半導体領域７３−２の方向へと導かれ、N＋半導体領域７１−２内へと移動する。
これにより、N＋半導体領域７１−２には、N＋半導体領域７１−２内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Ｂや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。
すなわち、N＋半導体領域７１−２の蓄積電荷DET1が、そのN＋半導体領域７１−２に直接接続されたFD部Ｂに転送され、FD部Ｂに転送された電荷DET1に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部３１へと供給される。
なお、このときN＋半導体領域７１−２における場合と同様にしてN＋半導体領域７１−１で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
このようにして、同じ画素５１において互いに異なる期間の光電変換で得られた画素信号が得られると、信号処理部３１は、それらの画素信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。
このように互いに異なるN＋半導体領域７１へと信号キャリアを振り分けて、それらの信号キャリアに応じた信号に基づいて距離情報を算出する方法は、間接ToF方式と呼ばれている。
画素５１における信号取り出し部６５の部分を図２中、上から下方向、つまり基板６１の面と垂直な方向に見ると、例えば図３に示すようにP＋半導体領域７３の周囲がN＋半導体領域７１により囲まれるような構造となっている。なお、図３において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図３に示す例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特に、ここでは画素５１内には２つの信号取り出し部６５が形成されている。
そして、各信号取り出し部６５では、その中心位置に矩形状にP＋半導体領域７３が形成されており、そのP＋半導体領域７３を中心として、P＋半導体領域７３の周囲が矩形状、より詳細には矩形枠形状のN＋半導体領域７１により囲まれている。すなわち、N＋半導体領域７１は、P＋半導体領域７３の周囲を囲むように形成されている。
また、画素５１では、画素５１の中心部分、すなわち矢印Ａ１１に示す部分に外部から入射してくる赤外光が集光されるようにオンチップレンズ６２が形成されている。換言すれば、外部からオンチップレンズ６２に入射した赤外光は、オンチップレンズ６２により矢印Ａ１１に示す位置、つまり図２における酸化膜６４の図２中、上側の位置に集光される。
したがって、赤外光は信号取り出し部６５−１と信号取り出し部６５−２との間の位置に集光されることになる。これにより、赤外光が画素５１に隣接する画素へと入射してクロストークが発生してしまうことを抑制するとともに、信号取り出し部６５に直接、赤外光が入射してしまうことも抑制することができる。
例えば赤外光が直接、信号取り出し部６５に入射すると電荷分離効率、すなわちCmod（Contrast between active and inactive tap）やModulation contrastが低下してしまう。
ここで、光電変換で得られた電荷DETに応じた信号の読み出しが行われる方の信号取り出し部６５、つまり光電変換で得られた電荷DETが検出されるべき信号取り出し部６５をアクティブタップ（active tap）とも称することとする。
逆に、基本的には光電変換で得られた電荷DETに応じた信号の読み出しが行われない方の信号取り出し部６５、つまりアクティブタップではない方の信号取り出し部６５をイナクティブタップ（inactive tap）とも称することとする。
上述の例では、P＋半導体領域７３に1.5Vの電圧が印加される方の信号取り出し部６５がアクティブタップであり、P＋半導体領域７３に0Vの電圧が印加される方の信号取り出し部６５がイナクティブタップである。
Cmodは、以下の式（１）で計算され、入射した赤外光の光電変換で発生した電荷のうちの何％分の電荷がアクティブタップである信号取り出し部６５のN＋半導体領域７１で検出できるか、つまり電荷に応じた信号を取り出せるかを表す指標であり、電荷分離効率を示している。式（１）において、I0は、２つの電荷検出部（P＋半導体領域７３）の一方で検出される信号であり、I1は、他方で検出される信号である。
Cmod＝｛｜I0−I1｜／（I0＋I1）｝×１００・・・（１）
したがって、例えば外部から入射した赤外光がイナクティブタップの領域に入射し、そのイナクティブタップ内で光電変換が行われると、光電変換により発生した信号キャリアである電子が、イナクティブタップ内のN＋半導体領域７１に移動してしまう可能性が高い。そうすると、光電変換により得られた一部の電子の電荷がアクティブタップ内のN＋半導体領域７１で検出されなくなり、Cmod、つまり電荷分離効率が低下してしまう。
そこで、画素５１では、２つの信号取り出し部６５から略等距離の位置にある画素５１の中心部分付近に赤外光が集光されるようにすることで、外部から入射した赤外光がイナクティブタップの領域で光電変換されてしまう確率を低減させ、電荷分離効率を向上させることができる。また、画素５１ではModulation contrastも向上させることができる。
換言すれば、光電変換により得られた電子がアクティブタップ内のN＋半導体領域７１へと誘導され易くすることができる。
以上のような受光素子１によれば、以下のような効果を奏することができる。
すなわち、まず受光素子１は裏面照射型であることから、量子効率（QE）×開口率（FF(Fill Factor)）を最大化することができ、受光素子１による測距特性を向上させることができる。
例えば図４の矢印Ｗ１１に示すように、通常の表面照射型のイメージセンサは、光電変換部であるPD１０１における外部からの光が入射する光入射面側に配線１０２や配線１０３が形成された構造となっている。
そのため、例えば外部から矢印Ａ２１や矢印Ａ２２に示すように、ある程度の角度を持ってPD１０１に対して斜めに入射してくる光の一部は、配線１０２や配線１０３に遮られてPD１０１に入射されないようなことが生じる。
これに対して、裏面照射型のイメージセンサは、例えば矢印Ｗ１２に示すように、光電変換部であるPD１０４における外部からの光が入射する光入射面とは反対側の面上に配線１０５や配線１０６が形成された構造となっている。
そのため、表面照射型における場合と比較して十分な開口率を確保することができる。
すなわち、例えば外部から矢印Ａ２３や矢印Ａ２４に示すように、ある程度の角度を持ってPD１０４に対して斜めに入射してくる光は配線に遮られることなくPD１０４に入射する。これにより、より多くの光を受光して画素の感度を向上させることができる。
このような裏面照射型とすることにより得られる画素感度の向上効果は、裏面照射型のCAPDセンサである受光素子１においても得ることができる。
また、例えば表面照射型のCAPDセンサでは、矢印Ｗ１３に示すように光電変換部であるPD１１１の内部における外部からの光が入射する光入射面側にタップと呼ばれる信号取り出し部１１２、より詳細にはタップのP＋半導体領域やN＋半導体領域が形成されている。また、表面照射型のCAPDセンサは、光入射面側に配線１１３や、信号取り出し部１１２に接続されたコンタクトやメタルなどの配線１１４が形成された構造となっている。
そのため、例えば外部から矢印Ａ２５や矢印Ａ２６に示すように、ある程度の角度を持ってPD１１１に対して斜めに入射してくる光の一部が配線１１３等に遮られてPD１１１に入射されないだけでなく、矢印Ａ２７に示すようにPD１１１に対して垂直に入射してくる光も配線１１４に遮られてPD１１１に入射されないようなことが生じる。
これに対して、裏面照射型のCAPDセンサは、例えば矢印Ｗ１４に示すように、光電変換部であるPD１１５における外部からの光が入射する光入射面とは反対側の面の部分に信号取り出し部１１６が形成された構造となっている。また、PD１１５における光入射面とは反対側の面上には配線１１７や、信号取り出し部１１６に接続されたコンタクトやメタルなどの配線１１８が形成されている。
ここで、PD１１５は図２に示した基板６１に対応し、信号取り出し部１１６は図２に示した信号取り出し部６５に対応する。
このような構造の裏面照射型のCAPDセンサでは、表面照射型における場合と比較して十分な開口率を確保することができる。したがって、量子効率（QE）×開口率（FF）を最大化することができ、測距特性を向上させることができる。
すなわち、例えば外部から矢印Ａ２８や矢印Ａ２９に示すように、ある程度の角度を持ってPD１１５に対して斜めに入射してくる光は配線に遮られることなくPD１１５に入射する。同様に、矢印Ａ３０に示すようにPD１１５に対して垂直に入射してくる光も配線等に遮られることなくPD１１５に入射する。
このように、裏面照射型のCAPDセンサでは、ある程度の角度を持って入射してくる光だけでなく、PD１１５に対して垂直に入射してくる、表面照射型では信号取り出し部（タップ）に接続された配線等で反射されていた光も受光することができる。これにより、より多くの光を受光して画素の感度を向上させることができる。換言すれば、量子効率（QE）×開口率（FF）を最大化することができ、その結果、測距特性を向上させることができる。
特に、画素外縁ではなく、画素の中央近傍にタップが配置されている場合、表面照射型のCAPDセンサでは、十分な開口率を確保することができず画素の感度が低下してしまうが、裏面照射型のCAPDセンサである受光素子１ではタップの配置位置によらず十分な開口率を確保することができ、画素の感度を向上させることができる。
また、裏面照射型の受光素子１では、基板６１における、外部からの赤外光が入射する光入射面とは反対側の面近傍に信号取り出し部６５が形成されるため、イナクティブタップの領域での赤外光の光電変換の発生を低減させることができる。これにより、Cmod、つまり電荷分離効率を向上させることができる。
図５は、表面照射型と裏面照射型のCAPDセンサの画素断面図を示している。
図５左側の表面照射型のCAPDセンサでは、図中、基板１４１の上側が、光入射面であり、基板１４１の光入射面側に、複数層の配線を含む配線層１５２、画素間遮光部１５３、および、オンチップレンズ１５４が積層されている。
図５右側の裏面照射型のCAPDセンサでは、図中、光入射面とは反対側となる基板１４２の下側に、複数層の配線を含む配線層１５２が形成されており、光入射面側である基板１４２の上側に、画素間遮光部１５３、および、オンチップレンズ１５４が積層されている。
なお、図５においてグレーの台形形状は、赤外光がオンチップレンズ１５４で集光されることにより、光強度が強い領域を示している。
例えば、表面照射型のCAPDセンサでは、基板１４１の光入射面側にイナクティブタップおおびアクティブタップが存在する領域Ｒ１１がある。このため、イナクティブタップに直接入射する成分が多く、イナクティブタップの領域で光電変換が行われると、その光電変換で得られた信号キャリアはアクティブタップのN＋半導体領域で検出されなくなる。
表面照射型のCAPDセンサでは、基板１４１の光入射面近傍の領域Ｒ１１では赤外光の強度は強いため、領域Ｒ１１内で赤外光の光電変換が行われる確率が高くなる。つまり、イナクティブタップ近傍に入射する赤外光の光量は多いため、アクティブタップで検出できなくなってしまう信号キャリアが多くなり、電荷分離効率が低下してしまう。
これに対して、裏面照射型のCAPDセンサでは、基板１４２の光入射面から遠い位置、つまり光入射面側とは反対側の面近傍の位置に、イナクティブタップおよびアクティブタップが存在する領域Ｒ１２がある。ここでは、基板１４２は図２に示した基板６１に対応している。
この例では、基板１４２の光入射面側とは反対側の面の部分に領域Ｒ１２があり、領域Ｒ１２は光入射面から遠い位置にあるため、その領域Ｒ１２近傍では、入射した赤外光の強度は比較的弱くなっている。
基板１４２の中心付近や光入射面近傍などの赤外光の強度が強い領域において光電変換により得られた信号キャリアは、基板１４２内で発生した電界によってアクティブタップへと導かれ、アクティブタップのN＋半導体領域で検出される。
一方、イナクティブタップを含む領域Ｒ１２近傍では、入射した赤外光の強度は比較的弱いので、領域Ｒ１２内で赤外光の光電変換が行われる確率は低くなる。つまり、イナクティブタップ近傍に入射する赤外光の光量は少ないため、イナクティブタップ近傍での光電変換により発生し、イナクティブタップのN＋半導体領域へと移動してしまう信号キャリア（電子）の数は少なくなり、電荷分離効率を向上させることができる。結果として測距特性を改善することができる。
さらに、裏面照射型の受光素子１では、基板６１の薄層化を実現することができるので、信号キャリアである電子（電荷）の取り出し効率を向上させることができる。
例えば、表面照射型のCAPDセンサでは開口率を十分に確保できないため、図６の矢印Ｗ３１に示すように、より高い量子効率を確保し、量子効率×開口率の低下を抑制するために基板１７１をある程度厚くする必要がある。
そうすると、基板１７１内における光入射面とは反対側の面近傍の領域、例えば領域Ｒ２１の部分においてポテンシャルの傾斜が緩やかになり、実質的に基板１７１と垂直な方向の電界が弱くなってしまう。この場合、信号キャリアの移動速度が遅くなるので、光電変換が行われてからアクティブタップのN＋半導体領域で信号キャリアが検出されるまでに必要となる時間が長くなってしまう。なお、図６では、基板１７１内の矢印は、基板１７１における基板１７１と垂直な方向の電界を表している。
また、基板１７１が厚いと、基板１７１内のアクティブタップから遠い位置から、アクティブタップ内のN＋半導体領域までの信号キャリアの移動距離が長くなる。したがって、アクティブタップから遠い位置では、光電変換が行われてからアクティブタップのN＋半導体領域で信号キャリアが検出されるまでに必要となる時間がさらに長くなってしまう。
図７は、基板１７１の厚み方向の位置と、信号キャリアの移動速度との関係を示している。領域Ｒ２１は拡散電流領域に対応する。
このように基板１７１が厚くなると、例えば駆動周波数が高いとき、つまりタップ（信号取り出し部）のアクティブとイナクティブの切り替えを高速で行うときに、領域Ｒ２１などのアクティブタップから遠い位置で発生した電子を完全にアクティブタップのN＋半導体領域に引き込みきれなくなってしまう。すなわち、タップがアクティブとなっている時間が短いと、領域Ｒ２１内等で発生した電子（電荷）をアクティブタップのN＋半導体領域で検出できなくなってしまうことが生じ、電子の取り出し効率が低下する。
これに対して裏面照射型のCAPDセンサでは、十分な開口率を確保できることから、例えば図６の矢印Ｗ３２に示すように基板１７２を薄くしても十分な量子効率×開口率を確保することができる。ここで、基板１７２は図２の基板６１に対応し、基板１７２内の矢印は、基板１７２と垂直な方向の電界を表している。
図８は、基板１７２の厚み方向の位置と、信号キャリアの移動速度との関係を示している。
このように基板１７２における基板１７２と垂直な方向の厚さを薄くすると、実質的に基板１７２と垂直な方向の電界が強くなり、信号キャリアの移動速度が速いドリフト電流領域のみの電子（電荷）のみを使用して、信号キャリアの移動速度が遅い拡散電流領域の電子を使用しない。ドリフト電流領域のみの電子（電荷）のみを使用することで、光電変換が行われてからアクティブタップのN＋半導体領域で信号キャリアが検出されるまでに必要となる時間が短くなる。また、基板１７２の厚さが薄くなると、信号キャリアのアクティブタップ内のN＋半導体領域までの移動距離も短くなる。
これらのことから、裏面照射型のCAPDセンサでは、駆動周波数が高いときでも基板１７２内の各領域で発生した信号キャリア（電子）をアクティブタップのN＋半導体領域に十分に引き込むことができ、電子の取り出し効率を向上させることができる。
また、基板１７２の薄層化により高い駆動周波数でも十分な電子の取り出し効率を確保することができ、高速駆動耐性を向上させることができる。
特に、裏面照射型のCAPDセンサでは、基板１７２、すなわち基板６１に対して直接、電圧を印加することができるので、タップのアクティブおよびイナクティブの切り替えの応答速度が速く、高い駆動周波数で駆動させることができる。また、基板６１に対して直接、電圧を印加することができるので、基板６１内の変調可能な領域が広くなる。
さらに、裏面照射型の受光素子１（CAPDセンサ）では、十分な開口率を得ることができるので、その分だけ画素を微細化することができ、画素の微細化耐性を向上させることができる。
その他、受光素子１では裏面照射型とすることでBEOL（Back End Of Line）容量設計の自由化が可能となり、これにより飽和信号量（Qs）の設計自由度を向上させることができる。
＜第１の実施の形態の変形例１＞
＜画素の構成例＞
なお、以上においては基板６１内の信号取り出し部６５の部分は、図３に示したようにN＋半導体領域７１とP＋半導体領域７３が矩形状の領域とされる場合を例として説明した。しかし、基板６１と垂直な方向から見たときのN＋半導体領域７１とP＋半導体領域７３の形状は、どのような形状とされてもよい。
具体的には、例えば図９に示すようにN＋半導体領域７１とP＋半導体領域７３が円形状とされるようにしてもよい。なお、図９において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図９は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域７１およびP＋半導体領域７３を示している。
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特に、ここでは画素５１内には２つの信号取り出し部６５が形成されている。
そして、各信号取り出し部６５では、その中心位置に円形状のP＋半導体領域７３が形成されており、そのP＋半導体領域７３を中心として、P＋半導体領域７３の周囲が円形状、より詳細には円環状のN＋半導体領域７１により囲まれている。
図１０は、図９に示した信号取り出し部６５を有する画素５１が行列状に２次元配置された画素アレイ部２０の一部に、オンチップレンズ６２を重ねた平面図である。
オンチップレンズ６２は、図１０に示されるように、画素単位に形成されている。換言すれば、１個のオンチップレンズ６２が形成された単位領域が１画素に対応する。
なお、図２では、N＋半導体領域７１とP＋半導体領域７３との間に、酸化膜等で形成された分離部７５が配置されているが、分離部７５はあってもなくてもどちらでもよい。
＜第１の実施の形態の変形例２＞
＜画素の構成例＞
図１１は、画素５１における信号取り出し部６５の平面形状の変形例を示す平面図である。
信号取り出し部６５は、平面形状を、図３に示した矩形状、図９に示した円形状の他、例えば、図１１に示されるように八角形状に形成してもよい。
また、図１１は、N＋半導体領域７１とP＋半導体領域７３との間に、酸化膜等で形成された分離部７５が形成された場合の平面図を示している。
図１１に示されているＡ−Ａ’線は、後述する図３７の断面線を示し、Ｂ−Ｂ’線は、後述する図３６の断面線を示している。
＜第２の実施の形態＞
＜画素の構成例＞
さらに、以上においては、信号取り出し部６５内において、P＋半導体領域７３の周囲がN＋半導体領域７１により囲まれる構成を例として説明したが、N＋半導体領域の周囲がP＋半導体領域により囲まれるようにしてもよい。
そのような場合、画素５１は、例えば図１２に示すように構成される。なお、図１２において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１２は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや図中、上側の部分に信号取り出し部６５−１が形成されており、画素５１の中央からやや図中、下側の部分に信号取り出し部６５−２が形成されている。特にこの例では、画素５１内における信号取り出し部６５の形成位置は、図３における場合と同じ位置となっている。
信号取り出し部６５−１内では、図３に示したN＋半導体領域７１−１に対応する矩形状のN＋半導体領域２０１−１が信号取り出し部６５−１の中心に形成されている。そして、そのN＋半導体領域２０１−１の周囲が、図３に示したP＋半導体領域７３−１に対応する矩形状、より詳細には矩形枠形状のP＋半導体領域２０２−１により囲まれている。
すなわち、P＋半導体領域２０２−１は、N＋半導体領域２０１−１の周囲を囲むように形成されている。
同様に、信号取り出し部６５−２内では、図３に示したN＋半導体領域７１−２に対応する矩形状のN＋半導体領域２０１−２が信号取り出し部６５−２の中心に形成されている。そして、そのN＋半導体領域２０１−２の周囲が、図３に示したP＋半導体領域７３−２に対応する矩形状、より詳細には矩形枠形状のP＋半導体領域２０２−２により囲まれている。
なお、以下、N＋半導体領域２０１−１およびN＋半導体領域２０１−２を特に区別する必要のない場合、単にN＋半導体領域２０１とも称することとする。また、以下、P＋半導体領域２０２−１およびP＋半導体領域２０２−２を特に区別する必要のない場合、単にP＋半導体領域２０２とも称することとする。
信号取り出し部６５が図１２に示す構成とされる場合においても、図３に示した構成とされる場合と同様に、N＋半導体領域２０１は信号キャリアの量を検出するための電荷検出部として機能し、P＋半導体領域２０２は基板６１に直接電圧を印加して電界を発生させるための電圧印加部として機能する。
＜第２の実施の形態の変形例１＞
＜画素の構成例＞
また、図９に示した例と同様に、N＋半導体領域２０１の周囲がP＋半導体領域２０２に囲まれるような配置とされる場合においても、それらのN＋半導体領域２０１およびP＋半導体領域２０２の形状は、どのような形状とされてもよい。
すなわち、例えば図１３に示すようにN＋半導体領域２０１とP＋半導体領域２０２が円形状とされるようにしてもよい。なお、図１３において図１２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１３は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域２０１およびP＋半導体領域２０２を示している。
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特に、ここでは画素５１内には２つの信号取り出し部６５が形成されている。
そして、各信号取り出し部６５では、その中心位置に円形状のN＋半導体領域２０１が形成されており、そのN＋半導体領域２０１を中心として、N＋半導体領域２０１の周囲が円形状、より詳細には円環状のP＋半導体領域２０２により囲まれている。
＜第３の実施の形態＞
＜画素の構成例＞
さらに、信号取り出し部６５内に形成されるN＋半導体領域とP＋半導体領域は、ライン形状（長方形状）とされてもよい。
そのような場合、例えば画素５１は図１４に示すように構成される。なお、図１４において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１４は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや図中、上側の部分に信号取り出し部６５−１が形成されており、画素５１の中央からやや図中、下側の部分に信号取り出し部６５−２が形成されている。特にこの例では、画素５１内における信号取り出し部６５の形成位置は、図３における場合と同じ位置となっている。
信号取り出し部６５−１内では、図３に示したP＋半導体領域７３−１に対応するライン形状のP＋半導体領域２３１が信号取り出し部６５−１の中心に形成されている。そして、そのP＋半導体領域２３１の周囲に、P＋半導体領域２３１を挟み込むように図３に示したN＋半導体領域７１−１に対応するライン形状のN＋半導体領域２３２−１およびN＋半導体領域２３２−２が形成されている。すなわち、P＋半導体領域２３１は、N＋半導体領域２３２−１とN＋半導体領域２３２−２とに挟まれた位置に形成されている。
なお、以下、N＋半導体領域２３２−１およびN＋半導体領域２３２−２を特に区別する必要のない場合、単にN＋半導体領域２３２とも称することとする。
図３に示した例では、P＋半導体領域７３がN＋半導体領域７１により囲まれるような構造とされていたが、図１４に示す例ではP＋半導体領域２３１が隣接して設けられた２つのN＋半導体領域２３２により挟まれる構造となっている。
同様に、信号取り出し部６５−２内では、図３に示したP＋半導体領域７３−２に対応するライン形状のP＋半導体領域２３３が信号取り出し部６５−２の中心に形成されている。そして、そのP＋半導体領域２３３の周囲に、P＋半導体領域２３３を挟み込むように図３に示したN＋半導体領域７１−２に対応するライン形状のN＋半導体領域２３４−１およびN＋半導体領域２３４−２が形成されている。
なお、以下、N＋半導体領域２３４−１およびN＋半導体領域２３４−２を特に区別する必要のない場合、単にN＋半導体領域２３４とも称することとする。
図１４の信号取り出し部６５では、P＋半導体領域２３１およびP＋半導体領域２３３が、図３に示したP＋半導体領域７３に対応する電圧印加部として機能し、N＋半導体領域２３２およびN＋半導体領域２３４が図３に示したN＋半導体領域７１に対応する電荷検出部として機能する。この場合、例えばN＋半導体領域２３２−１およびN＋半導体領域２３２−２の両方の領域がFD部Ａに接続されることになる。
また、ライン形状とされるP＋半導体領域２３１、N＋半導体領域２３２、P＋半導体領域２３３、およびN＋半導体領域２３４の各領域の図中、横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
＜第４の実施の形態＞
＜画素の構成例＞
さらに、図１４に示した例ではP＋半導体領域２３１やP＋半導体領域２３３が、N＋半導体領域２３２やN＋半導体領域２３４に挟み込まれる構造を例として説明したが、逆にN＋半導体領域がP＋半導体領域に挟み込まれる形状とされてもよい。
そのような場合、例えば画素５１は図１５に示すように構成される。なお、図１５において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１５は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特にこの例では、画素５１内における２つの各信号取り出し部６５の形成位置は、図３における場合と同じ位置となっている。
信号取り出し部６５−１内では、図３に示したN＋半導体領域７１−１に対応するライン形状のN＋半導体領域２６１が信号取り出し部６５−１の中心に形成されている。そして、そのN＋半導体領域２６１の周囲に、N＋半導体領域２６１を挟み込むように図３に示したP＋半導体領域７３−１に対応するライン形状のP＋半導体領域２６２−１およびP＋半導体領域２６２−２が形成されている。すなわち、N＋半導体領域２６１は、P＋半導体領域２６２−１とP＋半導体領域２６２−２とに挟まれた位置に形成されている。
なお、以下、P＋半導体領域２６２−１およびP＋半導体領域２６２−２を特に区別する必要のない場合、単にP＋半導体領域２６２とも称することとする。
同様に、信号取り出し部６５−２内では、図３に示したN＋半導体領域７１−２に対応するライン形状のN＋半導体領域２６３が信号取り出し部６５−２の中心に形成されている。そして、そのN＋半導体領域２６３の周囲に、N＋半導体領域２６３を挟み込むように図３に示したP＋半導体領域７３−２に対応するライン形状のP＋半導体領域２６４−１およびP＋半導体領域２６４−２が形成されている。
なお、以下、P＋半導体領域２６４−１およびP＋半導体領域２６４−２を特に区別する必要のない場合、単にP＋半導体領域２６４とも称することとする。
図１５の信号取り出し部６５では、P＋半導体領域２６２およびP＋半導体領域２６４が、図３に示したP＋半導体領域７３に対応する電圧印加部として機能し、N＋半導体領域２６１およびN＋半導体領域２６３が図３に示したN＋半導体領域７１に対応する電荷検出部として機能する。なお、ライン形状とされるN＋半導体領域２６１、P＋半導体領域２６２、N＋半導体領域２６３、およびP＋半導体領域２６４の各領域の図中、横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
＜第５の実施の形態＞
＜画素の構成例＞
さらに、以上においては画素アレイ部２０を構成する各画素内には、それぞれ２つの信号取り出し部６５が設けられる例について説明したが、画素内に設けられる信号取り出し部の数は１つであってもよいし、３以上であってもよい。
例えば画素５１内に１つの信号取り出し部が形成される場合、画素の構成は、例えば図１６に示すように構成される。なお、図１６において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１６は、画素アレイ部２０に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
この例では、画素アレイ部２０に設けられた画素５１と、その画素５１に隣接する画素５１として符号を区別して表した画素２９１−１乃至画素２９１−３とが示されており、それらの各画素には１つの信号取り出し部が形成されている。
すなわち、画素５１では、画素５１の中央部分に１つの信号取り出し部６５が形成されている。そして、信号取り出し部６５では、その中心位置に円形状のP＋半導体領域３０１が形成されており、そのP＋半導体領域３０１を中心として、P＋半導体領域３０１の周囲が円形状、より詳細には円環状のN＋半導体領域３０２により囲まれている。
ここで、P＋半導体領域３０１は図３に示したP＋半導体領域７３に対応し、電圧印加部として機能する。また、N＋半導体領域３０２は図３に示したN＋半導体領域７１に対応し、電荷検出部として機能する。なお、P＋半導体領域３０１やN＋半導体領域３０２は、どのような形状とされてもよい。
また、画素５１の周囲にある画素２９１−１乃至画素２９１−３も、画素５１と同様の構造となっている。
すなわち、例えば画素２９１−１の中央部分には１つの信号取り出し部３０３が形成されている。そして、信号取り出し部３０３では、その中心位置に円形状のP＋半導体領域３０４が形成されており、そのP＋半導体領域３０４を中心として、P＋半導体領域３０４の周囲が円形状、より詳細には円環状のN＋半導体領域３０５により囲まれている。
これらのP＋半導体領域３０４およびN＋半導体領域３０５は、それぞれP＋半導体領域３０１およびN＋半導体領域３０２に対応する。
なお、以下、画素２９１−１乃至画素２９１−３を特に区別する必要のない場合、単に画素２９１とも称することとする。
このように各画素に１つの信号取り出し部（タップ）が形成される場合、間接ToF方式により対象物までの距離を測定しようとするときには、互いに隣接するいくつかの画素が用いられて、それらの画素について得られた画素信号に基づいて距離情報が算出される。
例えば画素５１に注目すると、画素５１の信号取り出し部６５がアクティブタップとされている状態では、例えば画素２９１−１を含む、画素５１に隣接するいくつかの画素２９１の信号取り出し部３０３がイナクティブタップとなるように各画素が駆動される。
一例として、例えば画素２９１−１や画素２９１−３など、画素５１に対して図中、上下左右に隣接する画素の信号取り出し部がイナクティブタップとなるように駆動される。
その後、画素５１の信号取り出し部６５がイナクティブタップとなるように印加される電圧が切り替えられると、今度は画素２９１−１を含む、画素５１に隣接するいくつかの画素２９１の信号取り出し部３０３がアクティブタップとなるようにされる。
そして、信号取り出し部６５がアクティブタップとされた状態で信号取り出し部６５から読み出された画素信号と、信号取り出し部３０３がアクティブタップとされた状態で信号取り出し部３０３から読み出された画素信号とに基づいて距離情報が算出される。
このように画素内に設けられる信号取り出し部（タップ）の数が１個とされる場合においても、互いに隣接する画素を用いて間接ToF方式により測距を行うことが可能である。
＜第６の実施の形態＞
＜画素の構成例＞
また、上述したように各画素内に３以上の信号取り出し部（タップ）が設けられるようにしてもよい。
例えば画素内に４つの信号取り出し部（タップ）が設けられる場合、画素アレイ部２０の各画素は図１７に示すように構成される。なお、図１７において図１６における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１７は、画素アレイ部２０に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
図１７に示されているＣ−Ｃ’線の断面図は、後述する図３６のようになる。
この例では、画素アレイ部２０に設けられた画素５１と画素２９１とが示されており、それらの各画素には４つの信号取り出し部が形成されている。
すなわち、画素５１では、画素５１の中央と画素５１の端部分との間の位置、すなわち画素５１中央の図中、左下側の位置、左上側の位置、右上側の位置、および右下側の位置に信号取り出し部３３１−１、信号取り出し部３３１−２、信号取り出し部３３１−３、および信号取り出し部３３１−４が形成されている。
これらの信号取り出し部３３１−１乃至信号取り出し部３３１−４は、図１６に示した信号取り出し部６５に対応する。
例えば信号取り出し部３３１−１では、その中心位置に円形状のP＋半導体領域３４１が形成されており、そのP＋半導体領域３４１を中心として、P＋半導体領域３４１の周囲が円形状、より詳細には円環状のN＋半導体領域３４２により囲まれている。
ここで、P＋半導体領域３４１は図１６に示したP＋半導体領域３０１に対応し、電圧印加部として機能する。また、N＋半導体領域３４２は図１６に示したN＋半導体領域３０２に対応し、電荷検出部として機能する。なお、P＋半導体領域３４１やN＋半導体領域３４２は、どのような形状とされてもよい。
また、信号取り出し部３３１−２乃至信号取り出し部３３１−４も信号取り出し部３３１−１と同様の構成とされており、それぞれ電圧印加部として機能するP＋半導体領域と、電荷検出部として機能するN＋半導体領域とを有している。さらに、画素５１の周囲に形成された画素２９１は画素５１と同様の構造となっている。
なお、以下、信号取り出し部３３１−１乃至信号取り出し部３３１−４を特に区別する必要のない場合、単に信号取り出し部３３１とも称することとする。
このように各画素に４つの信号取り出し部が設けられる場合、例えば間接ToF方式による測距時には、画素内の４つの信号取り出し部が用いられて距離情報が算出される。
一例として画素５１に注目すると、例えば信号取り出し部３３１−１および信号取り出し部３３１−３がアクティブタップとされている状態では、信号取り出し部３３１−２および信号取り出し部３３１−４がイナクティブタップとなるように画素５１が駆動される。
その後、各信号取り出し部３３１に印加される電圧が切り替えられる。すなわち、信号取り出し部３３１−１および信号取り出し部３３１−３がイナクティブタップとなり、かつ信号取り出し部３３１−２および信号取り出し部３３１−４がアクティブタップとなるように画素５１が駆動される。
そして、信号取り出し部３３１−１および信号取り出し部３３１−３がアクティブタップとされている状態でそれらの信号取り出し部３３１−１および信号取り出し部３３１−３から読み出された画素信号と、信号取り出し部３３１−２および信号取り出し部３３１−４がアクティブタップとされている状態でそれらの信号取り出し部３３１−２および信号取り出し部３３１−４から読み出された画素信号とに基づいて距離情報が算出される。
＜第７の実施の形態＞
＜画素の構成例＞
さらに、画素アレイ部２０の互いに隣接する画素間で信号取り出し部（タップ）が共有されるようにしてもよい。
そのような場合、画素アレイ部２０の各画素は、例えば図１８に示すように構成される。なお、図１８において図１６における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１８は、画素アレイ部２０に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
この例では、画素アレイ部２０に設けられた画素５１と画素２９１とが示されており、それらの各画素には２つの信号取り出し部が形成されている。
例えば画素５１では、画素５１の図中、上側の端部分に信号取り出し部３７１が形成されており、画素５１の図中、下側の端部分に信号取り出し部３７２が形成されている。
信号取り出し部３７１は画素５１と画素２９１−１とで共有となっている。つまり、信号取り出し部３７１は、画素５１のタップとしても用いられ、画素２９１−１のタップとしても用いられる。また、信号取り出し部３７２は、画素５１と、その画素５１の図中、下側に隣接する図示せぬ画素とで共有となっている。
信号取り出し部３７１内では、その中心の位置に図１４に示したP＋半導体領域２３１に対応するライン形状のP＋半導体領域３８１が形成されている。そして、そのP＋半導体領域３８１の図中、上下の位置に、P＋半導体領域３８１を挟み込むように図１４に示したN＋半導体領域２３２に対応するライン形状のN＋半導体領域３８２−１およびN＋半導体領域３８２−２が形成されている。
特に、この例ではP＋半導体領域３８１は、画素５１と画素２９１−１との境界部分に形成されている。また、N＋半導体領域３８２−１は画素５１内の領域に形成されており、N＋半導体領域３８２−２は画素２９１−１内の領域に形成されている。
ここでは、P＋半導体領域３８１は電圧印加部として機能し、N＋半導体領域３８２−１およびN＋半導体領域３８２−２は電荷検出部として機能する。なお、以下、N＋半導体領域３８２−１およびN＋半導体領域３８２−２を特に区別する必要のない場合、単にN＋半導体領域３８２とも称することとする。
また、P＋半導体領域３８１やN＋半導体領域３８２は、どのような形状とされてもよい。さらにN＋半導体領域３８２−１およびN＋半導体領域３８２−２は同じFD部に接続されるようにしてもよいし、互いに異なるFD部に接続されるようにしてもよい。
信号取り出し部３７２内には、ライン形状のP＋半導体領域３８３、N＋半導体領域３８４−１、およびN＋半導体領域３８４−２が形成されている。
これらのP＋半導体領域３８３、N＋半導体領域３８４−１、およびN＋半導体領域３８４−２は、それぞれP＋半導体領域３８１、N＋半導体領域３８２−１、およびN＋半導体領域３８２−２に対応し、同様の配置と形状、機能とされている。なお、以下、N＋半導体領域３８４−１およびN＋半導体領域３８４−２を特に区別する必要のない場合、単にN＋半導体領域３８４とも称することとする。
以上のように隣接画素間で信号取り出し部（タップ）を共有する場合においても、図３に示した例と同様の動作によって間接ToF方式による測距を行うことができる。
図１８に示したように画素間で信号取り出し部を共有する場合には、例えばP＋半導体領域３８１とP＋半導体領域３８３との間の距離など、電界、つまり電流を発生させるための対となるP＋半導体領域間の距離が長くなる。換言すれば、画素間で信号取り出し部を共有することで、P＋半導体領域間の距離を最大限に長くすることができる。
これにより、P＋半導体領域間で電流が流れにくくなるので画素の消費電力を低減させることができ、また画素の微細化にも有利である。
なお、ここでは１つの信号取り出し部が互いに隣接する２つの画素で共有される例について説明したが、１つの信号取り出し部が互いに隣接する３以上の画素で共有されるようにしてもよい。また、信号取り出し部が互いに隣接する２以上の画素で共有される場合には、信号取り出し部のうちの信号キャリアを検出するための電荷検出部のみが共有されるようにしてもよいし、電界を発生させるための電圧印加部のみが共有されるようにしてもよい。
＜第８の実施の形態＞
＜画素の構成例＞
さらに、画素アレイ部２０の画素５１等の各画素に設けられるオンチップレンズや画素間遮光部は、特に設けられないようにしてもよい。
具体的には、例えば画素５１を図１９に示す構成とすることができる。なお、図１９において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１９に示す画素５１の構成は、オンチップレンズ６２が設けられていない点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
図１９に示す画素５１には、基板６１の光入射面側にオンチップレンズ６２が設けられていないので、外部から基板６１へと入射してくる赤外光の減衰をより少なくすることができる。これにより、基板６１で受光可能な赤外光の光量が増加し、画素５１の感度を向上させることができる。
＜第８の実施の形態の変形例１＞
＜画素の構成例＞
また、画素５１の構成を例えば図２０に示す構成とするようにしてもよい。なお、図２０において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２０に示す画素５１の構成は、画素間遮光膜６３−１および画素間遮光膜６３−２が設けられていない点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
図２０に示す例では、基板６１の光入射面側に画素間遮光膜６３が設けられていないのでクロストークの抑制効果が低下してしまうが、画素間遮光膜６３により遮光されていた赤外光も基板６１内に入射するようになるので、画素５１の感度を向上させることができる。
なお、画素５１にオンチップレンズ６２も画素間遮光膜６３も設けられないようにしても勿論よい。
＜第８の実施の形態の変形例２＞
＜画素の構成例＞
その他、例えば図２１に示すように、オンチップレンズの光軸方向の厚さも最適化するようにしてもよい。なお、図２１において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２１に示す画素５１の構成は、オンチップレンズ６２に代えてオンチップレンズ４１１が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
図２１に示す画素５１では、基板６１の光入射面側、つまり図中、上側にオンチップレンズ４１１が形成されている。このオンチップレンズ４１１は、図２に示したオンチップレンズ６２と比較して光軸方向の厚さ、つまり図中、縦方向の厚さが薄くなっている。
一般的に、基板６１の表面に設けるオンチップレンズは厚い方が、オンチップレンズに入射する光の集光には有利である。しかし、オンチップレンズ４１１を薄くすることで、その分だけ透過率が高くなって画素５１の感度を向上させることができるので、基板６１の厚みや赤外光を集光したい位置などに応じてオンチップレンズ４１１の厚さを適切に定めればよい。
＜第９の実施の形態＞
＜画素の構成例＞
さらに、画素アレイ部２０に形成された画素と画素の間に、隣接画素間の分離特性を向上させ、クロストークを抑制するための分離領域を設けるようにしてもよい。
そのような場合、画素５１は、例えば図２２に示すように構成される。なお、図２２において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２２に示す画素５１の構成は、基板６１内に分離領域４４１−１および分離領域４４１−２が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
図２２に示す画素５１では、基板６１内における画素５１とその画素５１に隣接する他の画素との境界部分、つまり画素５１の図中、左右の端部分に、隣接画素を分離する分離領域４４１−１および分離領域４４１−２が遮光膜等により形成されている。なお、以下、分離領域４４１−１および分離領域４４１−２を特に区別する必要のない場合、単に分離領域４４１とも称することとする。
例えば分離領域４４１の形成時には、基板６１の光入射面側、つまり図中、上側の面から図中、下方向（基板６１の面と垂直な方向）に所定の深さで基板６１に長い溝（トレンチ）が形成され、その溝部分に遮光膜が埋め込みにより形成されて分離領域４４１とされる。この分離領域４４１は、光入射面から基板６１内に入射し、画素５１に隣接する他の画素へと向かう赤外光を遮光する画素分離領域として機能する。
このように埋め込み型の分離領域４４１を形成することで、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
＜第９の実施の形態の変形例１＞
＜画素の構成例＞
さらに、画素５１に埋め込み型の分離領域を形成する場合、例えば図２３に示すように基板６１全体を貫通する分離領域４７１−１および分離領域４７１−２が設けられるようにしてもよい。なお、図２３において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２３に示す画素５１の構成は、基板６１内に分離領域４７１−１および分離領域４７１−２が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。すなわち、図２３に示す画素５１は、図２２に示した画素５１の分離領域４４１に代えて、分離領域４７１−１および分離領域４７１−２を設けた構成となっている。
図２３に示す画素５１では、基板６１内における画素５１とその画素５１に隣接する他の画素との境界部分、つまり画素５１の図中、左右の端部分に、基板６１全体を貫通する分離領域４７１−１および分離領域４７１−２が遮光膜等により形成されている。なお、以下、分離領域４７１−１および分離領域４７１−２を特に区別する必要のない場合、単に分離領域４７１とも称することとする。
例えば分離領域４７１の形成時には、基板６１の光入射面側とは反対側の面、つまり図中、下側の面から図中、上方向に長い溝（トレンチ）が形成される。このとき、それらの溝は、基板６１を貫通するように、基板６１の光入射面に達するまで形成される。そして、そのようにして形成された溝部分に遮光膜が埋め込みにより形成されて分離領域４７１とされる。
このような埋め込み型の分離領域４７１によっても、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
＜第１０の実施の形態＞
＜画素の構成例＞
さらに、信号取り出し部６５が形成される基板の厚さは、画素の各種の特性等に応じて定めるようにすることができる。
したがって、例えば図２４に示すように画素５１を構成する基板５０１を、図２に示した基板６１よりも厚いものとすることができる。なお、図２４において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２４に示す画素５１の構成は、基板６１に代えて基板５０１が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
すなわち、図２４に示す画素５１では、基板５０１における光入射面側にオンチップレンズ６２、固定電荷膜６６、および、画素間遮光膜６３が形成されている。また、基板５０１の光入射面側とは反対側の面の表面近傍には、酸化膜６４、信号取り出し部６５、および分離部７５が形成されている。
基板５０１は、例えば厚さが20μｍ以上のP型半導体基板からなり、基板５０１と基板６１とは基板の厚みのみが異なっており、酸化膜６４、信号取り出し部６５、および分離部７５が形成される位置は基板５０１と基板６１とで同じ位置となっている。
なお、基板５０１や基板６１の光入射面側等に適宜形成される各種の層（膜）の膜厚なども画素５１の特性等に応じて最適化するとよい。
＜第１１の実施の形態＞
＜画素の構成例＞
さらに、以上においては画素５１を構成する基板がP型半導体基板からなる例について説明したが、例えば図２５に示すようにN型半導体基板からなるようにしてもよい。なお、図２５において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２５に示す画素５１の構成は、基板６１に代えて基板５３１が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
図２５に示す画素５１では、例えばシリコン基板等のN型の半導体層からなる基板５３１における光入射面側にオンチップレンズ６２、固定電荷膜６６、および、画素間遮光膜６３が形成されている。
また、基板５３１の光入射面側とは反対側の面の表面近傍には酸化膜６４、信号取り出し部６５、および分離部７５が形成されている。これらの酸化膜６４、信号取り出し部６５、および分離部７５が形成される位置は基板５３１と基板６１とで同じ位置となっており、信号取り出し部６５の構成も基板５３１と基板６１とで同じとなっている。
基板５３１は、例えば図中、縦方向の厚さ、つまり基板５３１の面と垂直な方向の厚さが20μｍ以下となるようになされている。
また、基板５３１は、例えば１Ｅ＋１３オーダー以下の基板濃度とされた高抵抗のN‐Epi基板などとされ、基板５３１の抵抗（抵抗率）は例えば500［Ωcm］以上となるようになされている。これにより、画素５１における消費電力を低減させることができる。
ここで、基板５３１の基板濃度と抵抗との関係は、例えば基板濃度2.15E＋12［cm3］のときに抵抗2000［Ωcm］、基板濃度4.30E＋12［cm3］のときに抵抗1000［Ωcm］、基板濃度8.61E＋12［cm3］のときに抵抗500［Ωcm］、および基板濃度4.32E＋13［cm3］のときに抵抗100［Ωcm］などとされる。
このように画素５１の基板５３１をN型半導体基板としても、図２に示した例と同様の動作によって、同様の効果を得ることができる。
＜第１２の実施の形態＞
＜画素の構成例＞
さらに、図２４を参照して説明した例と同様に、N型半導体基板の厚さも画素の各種の特性等に応じて定めるようにすることができる。
したがって、例えば図２６に示すように画素５１を構成する基板５６１を、図２５に示した基板５３１よりも厚いものとすることができる。なお、図２６において図２５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２６に示す画素５１の構成は、基板５３１に代えて基板５６１が設けられている点で図２５に示した画素５１と異なり、その他の点では図２５の画素５１と同じ構成となっている。
すなわち、図２６に示す画素５１では、基板５６１における光入射面側にオンチップレンズ６２、固定電荷膜６６、および、画素間遮光膜６３が形成されている。また、基板５６１の光入射面側とは反対側の面の表面近傍には、酸化膜６４、信号取り出し部６５、および分離部７５が形成されている。
基板５６１は、例えば厚さが20μｍ以上のN型半導体基板かならなり、基板５６１と基板５３１とは基板の厚みのみが異なっており、酸化膜６４、信号取り出し部６５、および分離部７５が形成される位置は基板５６１と基板５３１とで同じ位置となっている。
＜第１３の実施の形態＞
＜画素の構成例＞
また、例えば基板６１の光入射面側にバイアスをかけることで、基板６１内における、基板６１の面と垂直な方向（以下、Ｚ方向とも称することとする）の電界を強化するようにしてもよい。
そのような場合、画素５１は、例えば、図２７に示す構成とされる。なお、図２７において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２７のAは、図２に示した画素５１が示されており、その画素５１の基板６１内の矢印は、基板６１内におけるＺ方向の電界の強さを表している。
これに対して、図２７のBは、基板６１の光入射面にバイアス（電圧）を印加する場合の画素５１の構成を示している。図２７のBの画素５１の構成は、基本的には図２に示した画素５１の構成と同じとされているが、基板６１の光入射面側界面にP＋半導体領域６０１が新たに追加形成されている。
基板６１の光入射面側界面に形成されたP＋半導体領域６０１には、画素アレイ部２０の内部または外部から0V以下の電圧（負バイアス）を印加することで、Ｚ方向の電界が強化されている。図２７のBの画素５１の基板６１内の矢印は、基板６１内におけるＺ方向の電界の強さを表している。図２７のBの基板６１内に描かれた矢印の太さは、図２７のAの画素５１の矢印よりも太くなっており、Ｚ方向の電界がより強くなっている。このように基板６１の光入射面側に形成したP＋半導体領域６０１に負バイアスを印加することでＺ方向の電界を強化し、信号取り出し部６５における電子の取り出し効率を向上させることができる。
なお、基板６１の光入射面側に電圧を印加するための構成は、P＋半導体領域６０１を設ける構成に限らず、他のどのような構成とされてもよい。例えば基板６１の光入射面とオンチップレンズ６２との間に透明電極膜を積層により形成し、その透明電極膜に電圧を印加することで負バイアスがかかるようにしてもよい。
＜第１４の実施の形態＞
＜画素の構成例＞
さらに、赤外線に対する画素５１の感度を向上させるために基板６１の光入射面とは反対側の面上に大面積の反射部材を設けるようにしてもよい。
そのような場合、画素５１は、例えば図２８に示すように構成される。なお、図２８において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２８に示す画素５１の構成は、基板６１の光入射面とは反対側の面上に反射部材６３１が設けられている点で図２の画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
図２８に示す例では、基板６１の光入射面とは反対側の面全体を覆うように、赤外光を反射する反射部材６３１が設けられている。
この反射部材６３１は、赤外光の反射率が高いものであれば、どのようなものであってもよい。例えば基板６１の光入射面とは反対側の面上に積層された多層配線層内に設けられた、銅やアルミニウムなどのメタル（金属）が反射部材６３１として用いられてもよいし、基板６１の光入射面とは反対側の面上にポリシリコンや酸化膜などの反射構造を形成し、反射部材６３１としてもよい。
このように画素５１に反射部材６３１を設けることで、オンチップレンズ６２を介して光入射面から基板６１内に入射し、基板６１内で光電変換されずに基板６１を透過してしまった赤外光を、反射部材６３１で反射させて基板６１内へと再度入射させることができる。これにより、基板６１内で光電変換される赤外光の量をより多くし、量子効率（QE）、つまり赤外光に対する画素５１の感度を向上させることができる。
＜第１５の実施の形態＞
＜画素の構成例＞
さらに、近傍画素における光の誤検知を抑制するために、基板６１の光入射面とは反対側の面上に大面積の遮光部材を設けるようにしてもよい。
そのような場合、画素５１は、例えば図２８に示した反射部材６３１を、遮光部材に置き換えた構成とすることができる。すなわち、図２８に示した画素５１において、基板６１の光入射面とは反対側の面全体を覆う反射部材６３１が、赤外光を遮光する遮光部材６３１’とされる。遮光部材６３１’は、図２８の画素５１の反射部材６３１で代用する。
この遮光部材６３１’は、赤外光の遮光率が高いものであれば、どのようなものであってもよい。例えば基板６１の光入射面とは反対側の面上に積層された多層配線層内に設けられた、銅やアルミニウムなどのメタル（金属）が遮光部材６３１’として用いられてもよいし、基板６１の光入射面とは反対側の面上にポリシリコンや酸化膜などの遮光構造を形成し、遮光部材６３１’としてもよい。
このように画素５１に遮光部材６３１’を設けることで、オンチップレンズ６２を介して光入射面から基板６１内に入射し、基板６１内で光電変換されずに基板６１を透過してしまった赤外光が、配線層で散乱し、近傍画素へ入射してしまうことを抑制できる。これにより、近傍画素で誤って光を検知してしまうことを防ぐことができる。
なお、遮光部材６３１’は、例えば金属を含む材料で形成することにより、反射部材６３１と兼ねることもできる。
＜第１６の実施の形態＞
＜画素の構成例＞
さらに、画素５１の基板６１における酸化膜６４に代えて、P型半導体領域からなるPウェル領域が設けられるようにしてもよい。
そのような場合、画素５１は、例えば図２９に示すように構成される。なお、図２９において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２９に示す画素５１の構成は、酸化膜６４に代えて、Pウェル領域６７１、分離部６７２−１、および分離部６７２−２が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
図２９に示す例では、基板６１内における光入射面とは反対の面側、すなわち図中、下側の面の内側の中央部分には、P型半導体領域からなるPウェル領域６７１が形成されている。また、Pウェル領域６７１とN＋半導体領域７１−１との間には、それらの領域を分離するための分離部６７２−１が酸化膜等により形成されている。同様にPウェル領域６７１とN＋半導体領域７１−２との間にも、それらの領域を分離するための分離部６７２−２が酸化膜等により形成されている。図２９に示す画素５１では、N−半導体領域７２よりもP−半導体領域７４が図中、上方向により広い領域となっている。
＜第１７の実施の形態＞
＜画素の構成例＞
また、画素５１の基板６１における酸化膜６４に加えて、さらにP型半導体領域からなるPウェル領域が設けられるようにしてもよい。
そのような場合、画素５１は、例えば図３０に示すように構成される。なお、図３０において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図３０に示す画素５１の構成は、Pウェル領域７０１が新たに設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。すなわち、図３０に示す例では、基板６１内における酸化膜６４の上側に、P型半導体領域からなるPウェル領域７０１が形成されている。
以上のように、本技術によればCAPDセンサを裏面照射型の構成とすることで、画素感度等の特性を向上させることができる。
＜画素の等価回路構成例＞
図３１は、画素５１の等価回路を示している。
画素５１は、N＋半導体領域７１−１およびP＋半導体領域７３−１等を含む信号取り出し部６５−１に対して、転送トランジスタ７２１A、FD７２２A、リセットトランジスタ７２３A、増幅トランジスタ７２４A、及び、選択トランジスタ７２５Aを有する。
また、画素５１は、N＋半導体領域７１−２およびP＋半導体領域７３−２等を含む信号取り出し部６５−２に対して、転送トランジスタ７２１B、FD７２２B、リセットトランジスタ７２３B、増幅トランジスタ７２４B、及び、選択トランジスタ７２５Bを有する。
タップ駆動部２１は、P＋半導体領域７３−１に所定の電圧MIX0（第１の電圧）を印加し、P＋半導体領域７３−２に所定の電圧MIX1（第２の電圧）を印加する。上述した例では、電圧MIX0およびMIX1の一方が１．５Vで、他方が０Vである。P＋半導体領域７３−１および７３−２は、第１の電圧または第２の電圧が印加される電圧印加部である。
N＋半導体領域７１−１および７１−２は、基板６１に入射された光が光電変換されて生成された電荷を検出して、蓄積する電荷検出部である。
転送トランジスタ７２１Aは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N＋半導体領域７１−１に蓄積されている電荷をFD７２２Aに転送する。転送トランジスタ７２１Bは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N＋半導体領域７１−２に蓄積されている電荷をFD７２２Bに転送する。
FD７２２Aは、N＋半導体領域７１−１から供給された電荷DET0を一時保持する。FD７２２Bは、N＋半導体領域７１−２から供給された電荷DET1を一時保持する。FD７２２Aは、図２を参照して説明したFD部Aに対応し、FD７２２Bは、FD部Bに対応するものである。
リセットトランジスタ７２３Aは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD７２２Aの電位を所定のレベル（電源電圧VDD）にリセットする。リセットトランジスタ７２３Bは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD７２２Bの電位を所定のレベル（電源電圧VDD）にリセットする。なお、リセットトランジスタ７２３Aおよび７２３Bがアクティブ状態とされるとき、転送トランジスタ７２１Aおよび７２１Bも同時にアクティブ状態とされる。
増幅トランジスタ７２４Aは、ソース電極が選択トランジスタ７２５Aを介して垂直信号線２９Aに接続されることにより、垂直信号線２９Aの一端に接続されている定電流源回路部７２６Aの負荷MOSとソースフォロワ回路を構成する。増幅トランジスタ７２４Bは、ソース電極が選択トランジスタ７２５Bを介して垂直信号線２９Bに接続されることにより、垂直信号線２９Bの一端に接続されている定電流源回路部７２６Bの負荷MOSとソースフォロワ回路を構成する。
選択トランジスタ７２５Aは、増幅トランジスタ７２４Aのソース電極と垂直信号線２９Aとの間に接続されている。選択トランジスタ７２５Aは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ７２４Aから出力される画素信号を垂直信号線２９Aに出力する。
選択トランジスタ７２５Bは、増幅トランジスタ７２４Bのソース電極と垂直信号線２９Bとの間に接続されている。選択トランジスタ７２５Bは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ７２４Bから出力される画素信号を垂直信号線２９Bに出力する。
画素５１の転送トランジスタ７２１Aおよび７２１B、リセットトランジスタ７２３Aおよび７２３B、増幅トランジスタ７２４Aおよび７２４B、並びに、選択トランジスタ７２５Aおよび７２５Bは、例えば、垂直駆動部２２によって制御される。
＜画素のその他の等価回路構成例＞
図３２は、画素５１のその他の等価回路を示している。
図３２において、図３１と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
図３２の等価回路は、図３１の等価回路に対し、付加容量７２７と、その接続を制御する切替トランジスタ７２８が、信号取り出し部６５−１および６５−２の双方に対して追加されている。
具体的には、転送トランジスタ７２１AとFD７２２Aとの間に、切替トランジスタ７２８Aを介して付加容量７２７Aが接続されており、転送トランジスタ７２１BとFD７２２Bとの間に、切替トランジスタ７２８Bを介して付加容量７２７Bが接続されている。
切替トランジスタ７２８Aは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量７２７Aを、FD７２２Aに接続させる。切替トランジスタ７２８Bは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量７２７Bを、FD７２２Bに接続させる。
垂直駆動部２２は、例えば、入射光の光量が多い高照度のとき、切替トランジスタ７２８Aおよび７２８Bをアクティブ状態として、FD７２２Aと付加容量７２７Aを接続するとともに、FD７２２Bと付加容量７２７Bを接続する。これにより、高照度時に、より多くの電荷を蓄積することができる。
一方、入射光の光量が少ない低照度のときには、垂直駆動部２２は、切替トランジスタ７２８Aおよび７２８Bを非アクティブ状態として、付加容量７２７Aおよび７２７Bを、それぞれ、FD７２２Aおよび７２２Bから切り離す。
図３１の等価回路のように、付加容量７２７は省略してもよいが、付加容量７２７を設け、入射光量に応じて使い分けることにより、高ダイナミックレンジを確保することができる。
＜電圧供給線の配置例＞
次に、図３３乃至図３５を参照して、各画素５１の信号取り出し部６５の電圧印加部であるP＋半導体領域７３−１および７３−２に、所定の電圧MIX0またはMIX1を印加するための電圧供給線の配置について説明する。図３３および図３４に示される電圧供給線７４１は、図１に示した電圧供給線３０に対応する。
なお、図３３および図３４においては、各画素５１の信号取り出し部６５の構成として、図９に示した円形状の構成を採用して説明するが、その他の構成でもよいことは言うまでもない。
図３３のAは、電圧供給線の第１の配置例を示す平面図である。
第１の配置例では、行列状に２次元配置された複数の画素５１に対して、水平方向に隣接する２画素の間（境界）に、電圧供給線７４１−１または７４１−２が、垂直方向に沿って配線されている。
電圧供給線７４１−１は、画素５１内に２つある信号取り出し部６５のうちの一方である信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。電圧供給線７４１−２は、画素５１内に２つある信号取り出し部６５のうちの他方である信号取り出し部６５−２のP＋半導体領域７３−２に接続されている。
この第１の配置例では、画素２列に対して、２本の電圧供給線７４１−１および７４１−２が配置されるので、画素アレイ部２０において、配列される電圧供給線７４１の本数は、画素５１の列数とほぼ等しくなる。
図３３のBは、電圧供給線の第２の配置例を示す平面図である。
第２の配置例では、行列状に２次元配置された複数の画素５１の１つの画素列に対して、２本の電圧供給線７４１−１および７４１−２が、垂直方向に沿って配線されている。
電圧供給線７４１−１は、画素５１内に２つある信号取り出し部６５のうちの一方である信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。電圧供給線７４１−２は、画素５１内に２つある信号取り出し部６５のうちの他方である信号取り出し部６５−２のP＋半導体領域７３−２に接続されている。
この第２の配置例では、１つの画素列に対して、２本の電圧供給線７４１−１および７４１−２が配線されるので、画素２列に対しては、４本の電圧供給線７４１が配置される。画素アレイ部２０において、配列される電圧供給線７４１の本数は、画素５１の列数の約２倍となる。
図３３のAおよびBの配置例は、いずれも、電圧供給線７４１−１が信号取り出し部６５−１のP＋半導体領域７３−１に接続し、電圧供給線７４１−２が信号取り出し部６５−２のP＋半導体領域７３−２に接続する構成が、垂直方向に並ぶ画素に対して周期的に繰り返されるPeriodic配置（周期的配置）である。
図３３のAの第１の配置例は、画素アレイ部２０に対して配線する電圧供給線７４１−１および７４１−２の本数を少なくすることができる。
図３３のBの第２の配置例は、第１の配置例と比較すると配線する本数は多くなるが、１本の電圧供給線７４１に対して接続される信号取り出し部６５の数が１／２となるので、配線の負荷を低減することができ、高速駆動や画素アレイ部２０の総画素数が多いときに有効である。
図３４のAは、電圧供給線の第３の配置例を示す平面図である。
第３の配置例は、図３３のAの第１の配置例と同様に、画素２列に対して、２本の電圧供給線７４１−１および７４１−２が配置される例である。
第３の配置例が、図３３のAの第１の配置例と異なる点は、垂直方向に並ぶ２画素で、信号取り出し部６５−１と６５−２の接続先が異なっている点である。
具体的には、例えば、ある画素５１では、電圧供給線７４１−１が信号取り出し部６５−１のP＋半導体領域７３−１に接続され、電圧供給線７４１−２が信号取り出し部６５−２のP＋半導体領域７３−２に接続されているが、その下または上の画素５１では、電圧供給線７４１−１が信号取り出し部６５−２のP＋半導体領域７３−２に接続され、電圧供給線７４１−２が信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。
図３４のBは、電圧供給線の第４の配置例を示す平面図である。
第４の配置例は、図３３のBの第２の配置例と同様に、画素２列に対して、２本の電圧供給線７４１−１および７４１−２が配置される例である。
第４の配置例が、図３３のBの第２の配置例と異なる点は、垂直方向に並ぶ２画素で、信号取り出し部６５−１と６５−２の接続先が異なっている点である。
具体的には、例えば、ある画素５１では、電圧供給線７４１−１が信号取り出し部６５−１のP＋半導体領域７３−１に接続され、電圧供給線７４１−２が信号取り出し部６５−２のP＋半導体領域７３−２に接続されているが、その下または上の画素５１では、電圧供給線７４１−１が信号取り出し部６５−２のP＋半導体領域７３−２に接続され、電圧供給線７４１−２が信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。
図３４のAの第３の配置例は、画素アレイ部２０に対して配線する電圧供給線７４１−１および７４１−２の本数を少なくすることができる。
図３４のBの第４の配置例は、第３の配置例と比較すると配線する本数は多くなるが、１本の電圧供給線７４１に対して接続される信号取り出し部６５の数が１／２となるので、配線の負荷を低減することができ、高速駆動や画素アレイ部２０の総画素数が多いときに有効である。
図３４のAおよびBの配置例は、いずれも、上下（垂直方向）に隣接する２画素に対する接続先がミラー反転されたMirror配置（ミラー配置）である。
Periodic配置は、図３５のAに示されるように、画素境界を挟んで隣接する２つの信号取り出し部６５に印加される電圧が異なる電圧となるので、隣接画素間での電荷のやり取りが発生する。そのため、電荷の転送効率はMirror配置よりも良いが、隣接画素のクロストーク特性はMirror配置よりも劣る。
一方、Mirror配置は、図３５のBに示されるように、画素境界を挟んで隣接する２つの信号取り出し部６５に印加される電圧が同じ電圧となるので、隣接画素間での電荷のやり取りは抑制される。そのため、電荷の転送効率はPeriodic配置よりも劣るが、隣接画素のクロストーク特性はPeriodic配置よりも良い。
＜第１４の実施の形態の複数画素の断面構成＞
図２等で示した画素の断面構成では、基板６１の光入射面とは反対の表面側に形成された多層配線層の図示が省略されていた。
そこで、以下では、上述した実施の形態のいくつかについて、多層配線層を省略しない形で、隣接する複数画素の断面図を示す。
初めに、図３６および図３７に、図２８に示した第１４の実施の形態の複数画素の断面図を示す。
図２８に示した第１４の実施の形態は、基板６１の光入射面とは反対側に、大面積の反射部材６３１を備えた画素の構成である。
図３６は、図１１のB−B’線における断面図に相当し、図３７は、図１１のA−A’線における断面図に相当する。また、図１７のC−C’線における断面図も、図３６のように示すことができる。
図３６に示されるように、各画素５１において、中心部分に酸化膜６４が形成されており、その酸化膜６４の両側に、信号取り出し部６５−１および信号取り出し部６５−２がそれぞれ形成されている。
信号取り出し部６５−１においては、P＋半導体領域７３−１およびP−半導体領域７４−１を中心として、それらP＋半導体領域７３−１およびP−半導体領域７４−１の周囲を囲むように、N＋半導体領域７１−１およびN−半導体領域７２−１が形成されている。P＋半導体領域７３−１およびN＋半導体領域７１−１は、多層配線層８１１と接触している。P−半導体領域７４−１は、P＋半導体領域７３−１を覆うように、P＋半導体領域７３−１の上方（オンチップレンズ６２側）に配置され、N−半導体領域７２−１は、N＋半導体領域７１−１を覆うように、N＋半導体領域７１−１の上方（オンチップレンズ６２側）に配置されている。言い換えれば、P＋半導体領域７３−１およびN＋半導体領域７１−１は、基板６１内の多層配線層８１１側に配置され、N−半導体領域７２−１とP−半導体領域７４−１は、基板６１内のオンチップレンズ６２側に配置されている。また、N＋半導体領域７１−１とP＋半導体領域７３−１との間には、それらの領域を分離するための分離部７５−１が酸化膜等により形成されている。
信号取り出し部６５−２においては、P＋半導体領域７３−２およびP−半導体領域７４−２を中心として、それらP＋半導体領域７３−２およびP−半導体領域７４−２の周囲を囲むように、N＋半導体領域７１−２およびN−半導体領域７２−２が形成されている。P＋半導体領域７３−２およびN＋半導体領域７１−２は、多層配線層８１１と接触している。P−半導体領域７４−２は、P＋半導体領域７３−２を覆うように、P＋半導体領域７３−２の上方（オンチップレンズ６２側）に配置され、N−半導体領域７２−２は、N＋半導体領域７１−２を覆うように、N＋半導体領域７１−２の上方（オンチップレンズ６２側）に配置されている。言い換えれば、P＋半導体領域７３−２およびN＋半導体領域７１−２は、基板６１内の多層配線層８１１側に配置され、N−半導体領域７２−２とP−半導体領域７４−２は、基板６１内のオンチップレンズ６２側に配置されている。また、N＋半導体領域７１−２とP＋半導体領域７３−２との間にも、それらの領域を分離するための分離部７５−２が酸化膜等により形成されている。
隣り合う画素５１どうしの境界領域である、所定の画素５１の信号取り出し部６５−１のN＋半導体領域７１−１と、その隣の画素５１の信号取り出し部６５−２のN＋半導体領域７１−２との間にも、酸化膜６４が形成されている。
基板６１の光入射面側（図３６および図３７における上面）の界面には、固定電荷膜６６が形成されている。
図３６に示されるように、基板６１の光入射面側に画素毎に形成されたオンチップレンズ６２を、高さ方向に、画素内の領域全面で厚みが均一に嵩上げされた嵩上げ部８２１と、画素内の位置によって厚みが異なる曲面部８２２とに分けると、嵩上げ部８２１の厚みは、曲面部８２２の厚みよりも薄く形成されている。嵩上げ部８２１の厚みが厚くなるほど、斜めの入射光が画素間遮光膜６３で反射されやすくなるため、嵩上げ部８２１の厚みを薄く形成することにより、斜めの入射光も基板６１内へ取り込むことができる。また、曲面部８２２の厚みを厚くするほど、入射光を画素中心に集光することができる。
オンチップレンズ６２が画素毎に形成されている基板６１の光入射面側とは反対側に、多層配線層８１１が形成されている。言い換えれば、オンチップレンズ６２と多層配線層８１１との間に、半導体層である基板６１が配置されている。多層配線層８１１は、５層の金属膜M１乃至M５と、その間の層間絶縁膜８１２とで構成される。なお、図３６では、多層配線層８１１の５層の金属膜M１乃至M５のうち、最も外側の金属膜M５が見えない場所にあるため図示されていないが、図３６の断面図と異なる方向からの断面図である図３７においては図示されている。
図３７に示されるように、多層配線層８１１の基板６１との界面部分の画素境界領域には、画素トランジスタTrが形成されている。画素トランジスタTrは、図３１および図３２で示した転送トランジスタ７２１、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５のいずれかである。
多層配線層８１１の５層の金属膜M１乃至M５のうち、最も基板６１に近い金属膜M１には、電源電圧を供給するための電源線８１３、P＋半導体領域７３−１または７３−２に所定の電圧を印加するための電圧印加配線８１４、および、入射光を反射する部材である反射部材８１５が含まれる。図３６の金属膜M１において、電源線８１３および電圧印加配線８１４以外の配線は反射部材８１５となるが、図が煩雑となるのを防止するため一部の符号が省略されている。反射部材８１５は、入射光を反射する目的で設けられるダミー配線であり、図２８に示した反射部材６３１に相当する。反射部材８１５は、平面視において電荷検出部であるN＋半導体領域７１−１および７１−２と重なるように、N＋半導体領域７１−１および７１−２の下方に配置されている。なお、図２８に示した第１４の実施の形態の反射部材６３１の代わりに、第１５の実施の形態の遮光部材６３１’が設けられる場合には、図３６の反射部材８１５の部分が、遮光部材６３１’となる。
また、金属膜M１では、N＋半導体領域７１に蓄積された電荷をFD７２２へ転送するため、N＋半導体領域７１と転送トランジスタ７２１とを接続する電荷取り出し配線（図３６では不図示）も形成されている。
なお、この例では、反射部材８１５（反射部材６３１）と電荷取り出し配線を、金属膜M１の同一層に配置することとするが、必ずしも同一層に配置するものに限定されない。
基板６１側から２層目の金属膜M２では、例えば、金属膜M１の電圧印加配線８１４に接続されている電圧印加配線８１６、駆動信号TRG、駆動信号RST、選択信号SEL、駆動信号FDGなどを伝送する制御線８１７、グランド線などが形成されている。また、金属膜M２では、FD７２２Bや付加容量７２７Aが形成されている。
基板６１側から３層目の金属膜M３では、例えば、垂直信号線２９や、シールド用のVSS配線などが形成される。
基板６１側から４層目および５層目の金属膜M４およびM５では、例えば、信号取り出し部６５の電圧印加部であるP＋半導体領域７３−１および７３−２に、所定の電圧MIX0またはMIX1を印加するための電圧供給線７４１−１および７４１−２（図３３、図３４）が形成されている。
なお、多層配線層８１１の５層の金属膜M１乃至M５の平面配置については、図４２および図４３を参照して後述する。
＜第９の実施の形態の複数画素の断面構成＞
図３８は、図２２で示した第９の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図２２で示した第９の実施の形態は、基板６１内の画素境界部分に、基板６１の裏面（光入射面）側から、所定の深さまで長い溝（トレンチ）を形成して、遮光膜を埋め込んだ分離領域４４１を備えた画素の構成である。
信号取り出し部６５−１および６５−２、並びに、多層配線層８１１の５層の金属膜M１乃至M５などを含むその他の構成については、図３６に示した構成と同様である。
＜第９の実施の形態の変形例１の複数画素の断面構成＞
図３９は、図２３で示した第９の実施の形態の変形例１の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図２３で示した第９の実施の形態の変形例１は、基板６１内の画素境界部分に、基板６１全体を貫通する分離領域４７１を備えた画素の構成である。
信号取り出し部６５−１および６５−２、並びに、多層配線層８１１の５層の金属膜M１乃至M５などを含むその他の構成については、図３６に示した構成と同様である。
＜第１６の実施の形態の複数画素の断面構成＞
図４０は、図２９で示した第１６の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図２９で示した第１６の実施の形態は、基板６１内における光入射面とは反対の面側、すなわち図中、下側の面の内側の中央部分に、Pウェル領域６７１を備えた構成である。また、Pウェル領域６７１とN＋半導体領域７１−１との間には、分離部６７２−１が酸化膜等により形成されている。同様に、Pウェル領域６７１とN＋半導体領域７１−２との間にも、分離部６７２−２が酸化膜等により形成されている。基板６１の下側の面の画素境界部分にも、Pウェル領域６７１が形成されている。
信号取り出し部６５−１および６５−２、並びに、多層配線層８１１の５層の金属膜M１乃至M５などを含むその他の構成については、図３６に示した構成と同様である。
＜第１０の実施の形態の複数画素の断面構成＞
図４１は、図２４で示した第１０の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図２４で示した第１０の実施の形態は、基板６１に代えて、基板厚が厚い基板５０１が設けられている画素の構成である。
信号取り出し部６５−１および６５−２、並びに、多層配線層８１１の５層の金属膜M１乃至M５などを含むその他の構成については、図３６に示した構成と同様である。
＜５層の金属膜M１乃至M５の平面配置例＞
次に、図４２および図４３を参照して、図３６乃至図４１で示した多層配線層８１１の５層の金属膜M１乃至M５の平面配置例について説明する。
図４２のAは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、１層目である金属膜M１の平面配置例を示している。
図４２のBは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、２層目である金属膜M２の平面配置例を示している。
図４２のCは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、３層目である金属膜M３の平面配置例を示している。
図４３のAは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、４層目である金属膜M４の平面配置例を示している。
図４３のBは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、５層目である金属膜M５の平面配置例を示している。
なお、図４２のA乃至Cおよび図４３のAおよびBでは、画素５１の領域と、図１１に示した八角形状を有する信号取り出し部６５−１および６５−２の領域とを、破線で示している。
図４２のA乃至Cおよび図４３のAおよびBにおいて、図面の縦方向が、画素アレイ部２０の垂直方向であり、図面の横方向が、画素アレイ部２０の水平方向である。
多層配線層８１１の１層目である金属膜M１には、図４２のAに示されるように、赤外光を反射する反射部材６３１が形成されている。画素５１の領域において、信号取り出し部６５−１および６５−２それぞれに対して２枚の反射部材６３１が形成され、信号取り出し部６５−１の２枚の反射部材６３１と、信号取り出し部６５−１の２枚の反射部材６３１とが、垂直方向に対して対称に形成されている。
また、水平方向における、隣り合う画素５１の反射部材６３１との間には、画素トランジスタ配線領域８３１が配置されている。画素トランジスタ配線領域８３１には、転送トランジスタ７２１、リセットトランジスタ７２３、増幅トランジスタ７２４、または、選択トランジスタ７２５の画素トランジスタTr間を接続する配線が形成されている。この画素トランジスタTr用の配線も、２つの信号取り出し部６５−１および６５−２の中間線（不図示）を基準に、垂直方向に対称に形成されている。
また、垂直方向における、隣り合う画素５１の反射部材６３１との間には、グランド線８３２、電源線８３３、グランド線８３４等の配線が形成されている。これらの配線も、２つの信号取り出し部６５−１および６５−２の中間線を基準に、垂直方向に対称に形成されている。
このように、１層目の金属膜M１が、画素内の信号取り出し部６５−１側の領域と、信号取り出し部６５−２側の領域とで対称に配置されたことにより、配線負荷が信号取り出し部６５−１と６５−２とで均等に調整されている。これにより、信号取り出し部６５−１と６５−２の駆動バラツキを低減させている。
１層目の金属膜M１では、基板６１に形成された信号取り出し部６５−１と６５−２の下側に大面積の反射部材６３１を形成することにより、オンチップレンズ６２を介して基板６１内に入射し、基板６１内で光電変換されずに基板６１を透過してしまった赤外光を、反射部材６３１で反射させて基板６１内へと再度入射させることができる。これにより、基板６１内で光電変換される赤外光の量をより多くし、量子効率（QE）、つまり赤外光に対する画素５１の感度を向上させることができる。
一方、１層目の金属膜M１において、反射部材６３１に代えて、反射部材６３１と同じ領域に遮光部材６３１’を配置した場合には、オンチップレンズ６２を介して光入射面から基板６１内に入射し、基板６１内で光電変換されずに基板６１を透過してしまった赤外光が、配線層で散乱し、近傍画素へ入射してしまうことを抑制できる。これにより、近傍画素で誤って光を検知してしまうことを防ぐことができる。
多層配線層８１１の２層目である金属膜M２には、図４２のBに示されるように、信号取り出し部６５−１と６５−２の間の位置に、所定の信号を水平方向に伝送する制御線８４１乃至８４４等が形成された制御線領域８５１が配置されている。制御線８４１乃至８４４は、例えば、駆動信号TRG、駆動信号RST、選択信号SEL、または、駆動信号FDGを伝送する線である。
制御線領域８５１を、２つの信号取り出し部６５の間に配置することで、信号取り出し部６５−１および６５−２のそれぞれに対する影響が均等になり、信号取り出し部６５−１と６５−２の駆動バラツキを低減することができる。
また、２層目である金属膜M２の制御線領域８５１と異なる所定の領域には、FD７２２Bや付加容量７２７Aが形成された容量領域８５２が配置されている。容量領域８５２では、金属膜M２を櫛歯形状にパターン形成することにより、FD７２２Bまたは付加容量７２７Aが構成されている。
FD７２２Bまたは付加容量７２７Aを、２層目である金属膜M２に配置することで、設計上の所望の配線容量に応じて、FD７２２Bまたは付加容量７２７Aのパターンを自由に配置することができ、設計自由度を向上させることができる。
多層配線層８１１の３層目である金属膜M３には、図４２のCに示されるように、各画素５１から出力された画素信号をカラム処理部２３に伝送する垂直信号線２９が、少なくとも形成されている。垂直信号線２９は、画素信号の読み出し速度向上のため、１つの画素列に対して３本以上配置することができる。また、垂直信号線２９の他に、シールド配線を配置し、カップリング容量を低減させてもよい。
多層配線層８１１の４層目の金属膜M４および５層目の金属膜M５には、各画素５１の信号取り出し部６５のP＋半導体領域７３−１および７３−２に、所定の電圧MIX0またはMIX1を印加するための電圧供給線７４１−１および７４１−２が形成されている。
図４３のAおよびBに示される金属膜M４および金属膜M５は、図３３のAで示した第１の配置例の電圧供給線７４１を採用した場合の例を示している。
金属膜M４の電圧供給線７４１−１が、金属膜M３およびM２を介して金属膜M１の電圧印加配線８１４（例えば、図３６）に接続され、電圧印加配線８１４が、画素５１の信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。同様に、金属膜M４の電圧供給線７４１−２が、金属膜M３およびM２を介して金属膜M１の電圧印加配線８１４（例えば、図３６）に接続され、電圧印加配線８１４が、画素５１の信号取り出し部６５−２のP＋半導体領域７３−２に接続されている。
金属膜M５の電圧供給線７４１−１および７４１−２は、画素アレイ部２０の周辺のタップ駆動部２１に接続されている。金属膜M４の電圧供給線７４１−１と、金属膜M５の電圧供給線７４１−１とは、平面領域において両方の金属膜が存在する所定の位置で図示せぬビア等によって接続されている。タップ駆動部２１からの所定の電圧MIX0またはMIX1が、金属膜M５の電圧供給線７４１−１および７４１−２を伝送して、金属膜M４の電圧供給線７４１−１および７４１−２に供給され、電圧供給線７４１−１および７４１−２から、金属膜M３およびM２を介して金属膜M１の電圧印加配線８１４に供給される。
受光素子１を裏面照射型のCAPDセンサとすることにより、例えば、図４３のAおよびBに示したように、各画素５１の信号取り出し部６５に所定の電圧MIX0またはMIX1を印加するための電圧供給線７４１−１および７４１−２を垂直方向に配線することができるなど、駆動配線の配線幅およびレイアウトを自由に設計することができる。また、高速駆動に適した配線や、負荷低減を考慮した配線も可能である。
＜画素トランジスタの平面配置例＞
図４４は、図４２のAで示した１層目の金属膜M１と、その上に形成された画素トランジスタTrのゲート電極等を形成するポリシリコン層とを重ね合わせた平面図である。
図４４のAは、図４４のCの金属膜M１と図４４のBのポリシリコン層とを重ね合わせた平面図であり、図４４のBは、ポリシリコン層のみの平面図であり、図４４のCは、金属膜M１のみの平面図である。図４４のCの金属膜M１の平面図は、図４２のAに示した平面図と同じであるが、ハッチングが省略されている。
図４２のAを参照して説明したように、各画素の反射部材６３１の間には、画素トランジスタ配線領域８３１が形成されている。
画素トランジスタ配線領域８３１には、信号取り出し部６５−１および６５−２それぞれに対応する画素トランジスタTrが、例えば、図４４のBに示されるように配置される。
図４４のBでは、２つの信号取り出し部６５−１および６５−２の中間線（不図示）を基準に、中間線に近い側から、リセットトランジスタ７２３Aおよび７２３B、転送トランジスタ７２１Aおよび７２１B、切替トランジスタ７２８Aおよび７２８B、選択トランジスタ７２５Aおよび７２５B、並びに、増幅トランジスタ７２４Aおよび７２４Bのゲート電極が形成されている。
図４４のCに示される金属膜M１の画素トランジスタTr間を接続する配線も、２つの信号取り出し部６５−１および６５−２の中間線（不図示）を基準に、垂直方向に対称に形成されている。
このように、画素トランジスタ配線領域８３１内の複数の画素トランジスタTrを、信号取り出し部６５−１側の領域と、信号取り出し部６５−２側の領域とで対称に配置することで、信号取り出し部６５−１と６５−２の駆動バラツキを低減させることができる。
＜反射部材６３１の変形例＞
次に、図４５および図４６を参照して、金属膜M１に形成される反射部材６３１の変形例について説明する。
上述した例では、図４２のAに示したように、画素５１内の信号取り出し部６５周辺となる領域に、大面積の反射部材６３１が配置されていた。
これに対して、反射部材６３１は、例えば、図４５のAに示されるように、格子形状のパターンで配置することもできる。このように、反射部材６３１を格子形状のパターンで形成することにより、パターン異方性をなくすことができ、反射能力のXY異方性を低減することができる。言い換えると、反射部材６３１を格子形状のパターンで形成することにより、偏った一部領域への入射光の反射を低減し、等方的に反射させやすくできるため測距精度が向上する。
あるいはまた、反射部材６３１は、例えば、図４５のBに示されるように、ストライプ形状のパターンで配置してもよい。このように、反射部材６３１をストライプ形状のパターンで形成することにより、反射部材６３１のパターンを配線容量としても使用することができるので、ダイナミックレンジを最大限まで拡大した構成を実現することができる。
なお、図４５のBは、垂直方向のストライプ形状の例であるが、水平方向のストライプ形状としてもよい。
あるいはまた、反射部材６３１は、例えば、図４５のCに示されるように、画素中心領域のみ、より具体的には２つの信号取り出し部６５の間のみに配置してもよい。このように、反射部材６３１を画素中心領域に形成し、画素端には形成しないことにより、画素中心領域に対しては反射部材６３１による感度向上の効果を得ながら、斜め光が入射された場合の隣接画素へ反射する成分を抑制することができ、クロストークの抑制を重視した構成を実現することができる。
また、反射部材６３１は、例えば、図４６のAに示されるように、一部を櫛歯形状にパターン配置することにより、金属膜M１の一部を、FD７２２または付加容量７２７の配線容量に割り当ててもよい。図４６のAにおいて、実線の丸で囲まれた領域８６１乃至８６４内の櫛歯形状が、FD７２２または付加容量７２７の少なくとも一部を構成する。FD７２２または付加容量７２７は、金属膜M１と金属膜M２に適宜振り分けて配置してもよい。金属膜M１のパターンを、反射部材６３１と、FD７２２または付加容量７２７の容量に、バランス良く配置することができる。
図４６のBは、反射部材６３１を配置しない場合の金属膜M１のパターンを示している。
基板６１内で光電変換される赤外光の量をより多くして、画素５１の感度を向上させるためには、反射部材６３１を配置することが好ましいが、反射部材６３１を配置しない構成を採用することもできる。
図４５および図４６に示した反射部材６３１の配置例は、遮光部材６３１’にも同様に適用できる。
＜受光素子の基板構成例＞
図１の受光素子１は、図４７のA乃至Cのいずれかの基板構成を採用することができる。
図４７のAは、受光素子１を、１枚の半導体基板９１１と、その下の支持基板９１２で構成した例を示している。
この場合、上側の半導体基板９１１には、上述した画素アレイ部２０に対応する画素アレイ領域９５１と、画素アレイ領域９５１の各画素を制御する制御回路９５２と、画素信号の信号処理回路を含むロジック回路９５３とが形成される。
制御回路９５２には、上述したタップ駆動部２１、垂直駆動部２２、水平駆動部２４などが含まれる。ロジック回路９５３には、画素信号のAD変換処理などを行うカラム処理部２３や、画素内の２つ以上の信号取り出し部６５それぞれで取得された画素信号の比率から距離を算出する距離算出処理、キャリブレーション処理などを行う信号処理部３１が含まれる。
あるいはまた、受光素子１は、図４７のBに示されるように、画素アレイ領域９５１と制御回路９５２が形成された第１の半導体基板９２１と、ロジック回路９５３が形成された第２の半導体基板９２２とを積層した構成とすることも可能である。なお、第１の半導体基板９２１と第２の半導体基板９２２は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
あるいはまた、受光素子１は、図４７のCに示されるように、画素アレイ領域９５１のみが形成された第１の半導体基板９３１と、各画素を制御する制御回路と画素信号を処理する信号処理回路を、１画素単位または複数画素のエリア単位に設けたエリア制御回路９５４が形成された第２の半導体基板９３２とを積層した構成とすることも可能である。第１の半導体基板９３１と第２の半導体基板９３２は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
図４７のCの受光素子１のように、１画素単位またはエリア単位で制御回路と信号処理回路を設けた構成によれば、分割制御単位ごとに最適な駆動タイミングやゲインを設定することができ、距離や反射率によらず、最適化された距離情報を取得することができる。また、画素アレイ領域９５１の全面ではなく、一部の領域のみを駆動させて、距離情報を算出することもできるので、動作モードに応じて消費電力を抑制することも可能である。
＜画素トランジスタ周辺のノイズ対策例＞
ところで、画素アレイ部２０において水平方向に並ぶ画素５１の境界部には、図３７の断面図に示したように、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５等の画素トランジスタTrが配置される。
図３７に示した画素境界部の画素トランジスタ配置領域を、より詳しく図示すると、図４８に示されるように、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５等の画素トランジスタTrは、基板６１の表面側に形成されたPウェル領域１０１１に形成されている。
Pウェル領域１０１１は、信号取り出し部６５のN＋半導体領域７１の周囲に形成されたSTI（Shallow Trench Isolation）等の酸化膜６４に対して、平面方向に所定の間隔離れて形成されている。また、基板６１の裏面側界面には、画素トランジスタTrのゲート絶縁膜を兼用する酸化膜１０１２が形成されている。
このとき、基板６１の裏面側界面において、酸化膜６４とPウェル領域１０１１との間の間隙領域１０１３には、酸化膜１０１２中の正電荷が作るポテンシャルによって電子が蓄積しやすくなり、電子の排出機構が無い場合、電子が溢れだして拡散し、N型半導体領域に収集されてノイズとなる。
そこで、図４９のAに示されるように、Pウェル領域１０２１を、隣接する酸化膜６４と接触するまで平面方向に延伸して形成し、基板６１の裏面側界面において間隙領域１０１３が存在しないように形成することができる。これにより、図４８に示した間隙領域１０１３に電子が蓄積することを防止することができるので、ノイズを抑制することができる。Pウェル領域１０２１の不純物濃度は、光電変換領域である基板６１のP型半導体領域１０２２よりも高濃度で形成される。
あるいはまた、図４９のBに示されるように、信号取り出し部６５のN＋半導体領域７１の周囲に形成された酸化膜１０３２を、Pウェル領域１０３１まで平面方向に延伸して形成することにより、基板６１の裏面側界面において間隙領域１０１３が存在しないように形成してもよい。この場合、Pウェル領域１０３１内の、リセットトランジスタ７２３、増幅トランジスタ７２４、選択トランジスタ７２５等の画素トランジスタTr間も、酸化膜１０３３で素子分離される。酸化膜１０３３は、例えばSTIで形成され、酸化膜１０３２と同一工程で形成することができる。
図４９のAまたはBの構成により、基板６１の裏面側界面において、画素の境界部の絶縁膜（酸化膜６４、酸化膜１０３２）とPウェル領域（Pウェル領域１０２１、Pウェル領域１０３１）とが接することで、間隙領域１０１３をなくすことができるので、電子の蓄積を防止し、ノイズを抑制することができる。図４９のAまたはBの構成は、本明細書に記載のどの実施の形態にも適用することができる。
あるいは、間隙領域１０１３をそのまま残した構成とする場合には、図５０または図５１に示すような構成を採用することにより、間隙領域１０１３に発生する電子の蓄積を抑制することができる。
図５０は、１画素に２つの信号取り出し部６５−１および６５−２を有する２タップの画素５１が２次元配置された平面図における、酸化膜６４、Pウェル領域１０１１、および、間隙領域１０１３の配置を示している。
２次元配置された画素間がSTIやDTI（Deep Trench Isolation)で分離されていない場合には、Pウェル領域１０１１は、図５０に示されるように、列方向に配列された複数画素に連なって列状に形成される。
画素アレイ部２０の有効画素領域１０５１の外側に配置された無効画素領域１０５２内の画素５１の間隙領域１０１３に、電荷を排出するドレインとしてN型拡散層１０６１を設け、そのN型拡散層１０６１に電子を排出することができる。N型拡散層１０６１は、基板６１の裏面側界面に形成され、N型拡散層１０６１にはGND(0V)または正の電圧が印加される。各画素５１の間隙領域１０１３で発生した電子は、無効画素領域１０５２内のN型拡散層１０６１へと垂直方向（列方向）に移動し、画素列で共有されるN型拡散層１０６１で収集されるので、ノイズを抑制することができる。
一方、図５１に示されるように、STIやDTI等を用いた画素分離部１０７１により、画素間が分離されている場合には、各画素５１の間隙領域１０１３にN型拡散層１０６１を設けることができる。これにより、各画素５１の間隙領域１０１３で発生した電子は、N型拡散層１０６１から排出されるので、ノイズを抑制することができる。図５０および図５１の構成は、本明細書に記載のどの実施の形態にも適用することができる。
＜有効画素領域周辺のノイズ＞
次に、有効画素領域周辺の電荷排出についてさらに説明する。
有効画素領域に隣接する外周部には、例えば、遮光画素を配置した遮光画素領域がある。
図５２に示されるように、遮光画素領域の遮光画素５１Xでは、信号取り出し部６５などが、有効画素領域の画素５１と同様に形成されている。また、遮光画素領域の遮光画素５１Xには、画素間遮光膜６３が画素領域全面に形成されており、光が入射されない構造となっている。また、遮光画素５１Xでは、駆動信号が印加されない場合も多い。
一方、有効画素領域に隣接する遮光画素領域では、レンズからの斜入射光、画素間遮光膜６３からの回折光、多層配線層８１１からの反射光が入射され、光電子が生成される。生成された光電子は、排出先がないため、遮光画素領域に蓄積され、濃度勾配によって有効画素領域に拡散し、信号電荷と混ざり合ってノイズとなる。この有効画素領域の周辺のノイズが、いわゆる額縁ムラとなる。
そこで、有効画素領域の周辺に発生するノイズの対策として、受光素子１は、図５３のA乃至Dのいずれかの電荷排出領域１１０１を有効画素領域１０５１の外周に設けることができる。
図５３のA乃至Dは、有効画素領域１０５１の外周に設けた電荷排出領域１１０１の構成例を示す平面図である。
図５３のA乃至Dのいずれにおいても、基板６１の中央部に配置された有効画素領域１０５１の外周に、電荷排出領域１１０１が設けられ、さらに電荷排出領域１１０１の外側にOPB領域１１０２が設けられている。電荷排出領域１１０１は、内側の破線の矩形と外側の破線の矩形の間のハッチングを付した領域である。OPB領域１１０２は、画素間遮光膜６３が領域全面に形成され、有効画素領域の画素５１と同様に駆動して、黒レベル信号を検出するOPB画素が配置された領域である。図５３のA乃至Dにおいて、灰色を付した領域は、画素間遮光膜６３が形成されることにより遮光された領域を示している。
図５３のAの電荷排出領域１１０１は、開口画素を配置した開口画素領域１１２１と、遮光画素５１Xを配置した遮光画素領域１１２２とで構成される。開口画素領域１１２１の開口画素は、有効画素領域１０５１の画素５１と同じ画素構造を持ち、所定の駆動を行う画素である。遮光画素領域１１２２の遮光画素５１Xは、画素間遮光膜６３が画素領域全面に形成されている点を除いて、有効画素領域１０５１の画素５１と同じ画素構造を持ち、所定の駆動を行う画素である。
開口画素領域１１２１は、有効画素領域１０５１の外周の四辺の各列または各行において、１画素以上の画素列または画素行を有する。遮光画素領域１１２２もまた、開口画素領域１１２１の外周の四辺の各列または各行において、１画素以上の画素列または画素行を有する。
図５３のBの電荷排出領域１１０１は、遮光画素５１Xを配置した遮光画素領域１１２２と、N型拡散層を配置したN型領域１１２３とで構成される。
図５４は、電荷排出領域１１０１が遮光画素領域１１２２とN型領域１１２３とで構成される場合の断面図である。
N型領域１１２３は、その領域全面が画素間遮光膜６３で遮光されており、基板６１のP型半導体領域１０２２内に、信号取り出し部６５の代わりに、高濃度のN型半導体領域であるN型拡散層１１３１が形成された領域である。N型拡散層１１３１には、多層配線層８１１の金属膜M１から、0Vまたは正の電圧が、常時または間欠的に印加される。N型拡散層１１３１は、例えば、N型領域１１２３のP型半導体領域１０２２全域に形成され、平面視で、連続した略環状に形成されてもよいし、N型領域１１２３のP型半導体領域１０２２に部分的に形成され、平面視で、複数のN型拡散層１１３１が、略環状に点在して配置されてもよい。
図５３のBに戻り、遮光画素領域１１２２は、有効画素領域１０５１の外周の四辺の各列または各行において、１画素以上の画素列または画素行を有する。N型領域１１２３もまた、遮光画素領域１１２２の外周の四辺の各列または各行において、所定の列幅または行幅を有する。
図５３のCの電荷排出領域１１０１は、遮光画素を配置した遮光画素領域１１２２で構成される。遮光画素領域１１２２は、有効画素領域１０５１の外周の四辺の各列または各行において、１画素以上の画素列または画素行を有する。
図５３のDの電荷排出領域１１０１は、開口画素を配置した開口画素領域１１２１と、N型拡散層を配置したN型領域１１２３とで構成される。
開口画素領域１１２１の開口画素および遮光画素領域１１２２の遮光画素５１Xが行う所定の駆動とは、画素のN型半導体領域に、常時、または、間欠的に正の電圧が印加される動作を含むものであればよく、好ましくは、有効画素領域１０５１の画素５１に準じたタイミングで、画素５１の駆動と同様に、画素トランジスタと、P型半導体領域またはN型半導体領域に駆動信号が印加される動作である。
図５３のA乃至Dに示した電荷排出領域１１０１の構成例は一例であって、これらの例に限られない。電荷排出領域１１０１は、所定の駆動を行う開口画素、所定の駆動を行う遮光画素、0Vまたは正の電圧が常時または間欠的に印加されるN型拡散層を有するN型領域、のいずれかを備える構成であればよい。したがって、例えば、開口画素、遮光画素、N型領域が、１つの画素列または画素行に混在してもよいし、有効画素領域の周辺の四辺の画素行または画素列で、開口画素、遮光画素、またはN型領域の異なる種類を配置してもよい。
このように、有効画素領域１０５１の外周に、電荷排出領域１１０１を設けることにより、有効画素領域１０５１以外の電子蓄積を抑制することができるので、有効画素領域１０５１の外側から、有効画素領域１０５１に拡散してくる光電荷が、信号電荷に加算されることによるノイズ発生を抑制することができる。
また、電荷排出領域１１０１をOPB領域１１０２の手前に設けることにより、有効画素領域１０５１の外側の遮光領域で発生した光電子が、OPB領域１１０２に拡散することを防止することができるので、黒レベル信号にノイズが加算されることを防ぐことができる。図５３A乃至Dに示した構成は、本明細書に記載のどの実施の形態にも適用することができる。
＜第１８の実施の形態＞
次に、図５５を参照して、光電変換領域を有する基板６１に画素トランジスタを配置した場合の電流の流れについて説明する。
画素５１では、２つの信号取り出し部６５のP＋半導体領域７３に、例えば、1.5Vの正の電圧と、0Vの電圧を印加することにより２つのP＋半導体領域７３間に電界を発生させ、1.5Vが印加されたP＋半導体領域７３から、0Vが印加されたP＋半導体領域７３に電流が流れる。ところが、画素境界部に形成されているPウェル領域１０１１もGND(0V)であるので、２つの信号取り出し部６５間を流れる電流だけでなく、図５５のAに示されるように、1.5Vが印加されたP＋半導体領域７３から、Pウェル領域１０１１にも電流がながれる。
図５５のBは、図４２のAに示した画素トランジスタ配線領域８３１の配置を示す平面図である。
信号取り出し部６５の面積は、レイアウト変更によって縮小可能であるのに対し、画素トランジスタ配線領域８３１の面積は、画素トランジスタ1個の専有面積と画素トランジスタの数、および、配線面積で決定されるため、レイアウト設計上の工夫だけでは面積縮小は困難である。したがって、画素５１の面積を縮小しようとすると、画素トランジスタ配線領域８３１の面積が主要な制約要因となる。センサの光学サイズを維持しつつ、高解像度化するためには、画素サイズの縮小が必要であるが、画素トランジスタ配線領域８３１の面積が制約となる。また、画素トランジスタ配線領域８３１の面積を維持しつつ、画素５１の面積を縮小すると、図５５のBにおいて、破線の矢印で示される画素トランジスタ配線領域８３１に流れる電流の経路が短縮され、抵抗が下がり、電流が増加する。したがって、画素５１の面積縮小は消費電力の増加につながる。
＜画素の構成例＞
そこで、図５６に示されるように、受光素子１を、２枚の基板を積層した積層構造とし、光電変換領域を有する基板とは別の基板に、全ての画素トランジスタを配置する構成を採用することができる。
図５６は、第１８の実施の形態に係る画素の断面図である。
図５６は、上述した図３６等と同様に、図１１のB−B’線に相当する複数画素の断面図を示している。
図５６において、図３６に示した第１４の実施の形態の複数画素の断面図と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図５６の第１８の実施の形態では、受光素子１は、基板１２０１と基板１２１１の２枚の基板を積層して構成されている。基板１２０１は、図３６に示した第１４の実施の形態における基板６１に対応し、例えば、光電変換領域としてP型半導体領域１２０４を有するシリコン基板等で構成される。基板１２１１もまた、シリコン基板等で構成される。
なお、光電変換領域を有する基板１２０１は、シリコン基板等で構成するほか、例えば、GaAs、InP、GaSb等の化合物半導体、Ge等の狭バンドギャップ半導体、有機光電変換膜を塗布したガラス基板やプラスチック基板で構成してもよい。基板１２０１を化合物半導体で構成した場合には、直接遷移型のバンド構造による量子効率の向上、感度向上、基板薄膜化によるセンサの低背化が期待できる。また、電子の移動度が高くなるため、電子収集効率を向上させることができ、正孔の移動度は低いため、消費電力を低減することができる。基板１２０１を狭バンドギャップ半導体で構成した場合には、狭バンドギャップによる近赤外領域の量子効率向上、感度向上が期待できる。
基板１２０１と基板１２１１は、基板１２０１の配線層１２０２と、基板１２１１の配線層１２１２とが向き合う形で貼り合わされている。そして、基板１２０１側の配線層１２０２の金属配線１２０３と、基板１２１１側の配線層１２１２の金属配線１２１３とが、例えば、Cu-Cu接合により電気的に接続されている。なお、配線層どうしの電気的接続は、Cu-Cu接合に限らず、例えば、Au-Au接合やAl-Al接合等の同種金属接合、Cu-Au接合、Cu-Al接合、若しくは、Au- Al接合等の異種金属接合などでもよい。また、基板１２０１の配線層１２０２、または、基板１２１１の配線層１２１２のいずれか一方には、第１４の実施の形態の反射部材６３１または第１５の実施の形態の遮光部材６３１’をさらに設けることができる。
光電変換領域を有する基板１２０１が、上述した第１乃至第１７の実施の形態の基板６１と異なる点は、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５等の全ての画素トランジスタTrが、基板１２０１には形成されていない点である。
図５６の第１８の実施の形態では、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５等の画素トランジスタTrは、図中、下型の基板１２１１側に形成されている。図５６では、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５が図示されているが、転送トランジスタ７２１も、基板１２１１の不図示の領域に形成されている。
基板１２１１と配線層１２１２との間には、画素トランジスタのゲート絶縁膜を兼用する絶縁膜（酸化膜）１２１４が形成されている。
したがって、図示は省略するが、第１８の実施の形態に係る画素を、図１１のA−A’線に相当する断面図でみた場合には、図３７において画素境界部に形成されている画素トランジスタTrは、基板１２０１に形成されていない。
図３１に示した画素５１の等価回路を用いて、基板１２０１と基板１２１１のそれぞれに配置される素子を示すと、図５７に示されるように、電圧印加部としてのP＋半導体領域７３、および、電荷検出部としてのN＋半導体領域７１は、基板１２０１に形成され、転送トランジスタ７２１、FD７２２、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５は、基板１２１１に形成されている。
図４７に即して第１８の実施の形態に係る受光素子１を示すと、図５８に示されるように、受光素子１は、基板１２０１と基板１２１１とを積層して構成される。
基板１２０１の画素アレイ領域１２３１には、図４７のCに示した画素アレイ領域９５１から、転送トランジスタ７２１、FD７２２、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５を除いた部分が形成されている。
基板１２１１のエリア制御回路１２３２には、図４７のCに示したエリア制御回路９５４に加えて、画素アレイ部２０の各画素の転送トランジスタ７２１、FD７２２、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５が、形成されている。図１で示したタップ駆動部２１、垂直駆動部２２、カラム処理部２３、水平駆動部２４、システム制御部２５、信号処理部３１、および、データ格納部３２も、基板１２１１に形成されている。
図５９は、電圧MIXを授受する基板１２０１および基板１２１１間の電気的接合部であるMIX接合部と、信号電荷DETを授受する基板１２０１および基板１２１１間の電気的接合部であるDET接合部とを示した平面図である。なお、図５９では、図が煩雑となることを防止するため、MIX接合部１２５１とDET接合部１２５２の符号の一部は省略されている。
図５９に示されるように、電圧MIXを供給するためのMIX接合部１２５１と、信号電荷DETを取得するためのDET接合部１２５２のそれぞれは、例えば、画素５１ごとに設けられる。この場合、電圧MIXおよび信号電荷DETは、画素単位で、基板１２０１と基板１２１１との間を受け渡しされる。
あるいはまた、図６０に示されるように、信号電荷DETを取得するためのDET接合部１２５２は、画素領域内に画素単位で設けられるが、電圧MIXを供給するためのMIX接合部１２５１は、画素アレイ部２０の外側の周辺部１２６１に設けてもよい。周辺部１２６１において、基板１２１１から供給された電圧MIXは、基板１２０１において垂直方向に配線された電圧供給線１２５３を介して、各画素５１の電圧印加部であるP＋半導体領域７３に供給される。このように、電圧MIXを供給するMIX接合部１２５１については、複数画素で共通化することで、基板全体におけるMIX接合部１２５１の数を減らすことができ、画素サイズやチップサイズの微細化が容易になる。
なお、図６０の例は、電圧供給線１２５３を垂直方向に配線して、画素列で共通化した例であるが、電圧供給線１２５３を水平方向に配線して、画素行で共通化してもよい。
また、上述した第１８の実施の形態において、基板１２０１と基板１２１１との電気的接合を、Cu-Cu接合により電気的に接続する例について説明したが、その他の電気的接続方法、例えば、TCV（Through Chip Via)や、マイクロバンプを用いたバンプ接合などを用いてもよい。
上述した第１８の実施の形態によれば、受光素子１を基板１２０１と基板１２１１との積層構造により構成し、光電変換領域としてP型半導体領域１２０４を有する基板１２０１とは異なる基板１２１１に、電荷検出部としてのN＋半導体領域７１の信号電荷DETの読み出し動作を行う全ての画素トランジスタ、即ち、転送トランジスタ７２１、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５が配置される。これにより、図５５を参照して説明した問題を解決することができる。
即ち、画素５１の面積は、画素トランジスタ配線領域８３１の面積によらず縮小可能となり、光学サイズを変更することなく、高解像度化が可能となる。また、信号取り出し部６５から画素トランジスタ配線領域８３１への電流増加が回避されるため、消費電流も低減させることができる。
＜第１９の実施の形態＞
次に、第１９の実施の形態について説明する。
CAPDセンサの電荷分離効率Cmodを高めるためには、電圧印加部としての、P＋半導体領域７３またはP−半導体領域７４のポテンシャルを強める必要がある。特に、赤外光のような長波長光を高感度に検出する必要がある場合、図６１に示されるように、半導体層の深い位置までP−半導体領域７４を広げたり、印加する正の電圧を、電圧VA1より高い電圧VA2に上げたりする必要がある。この場合、電圧印加部間の低抵抗化により電流Imixが流れやすくなり、消費電流増大が問題となる。また、解像度を高めるため、画素サイズを微細化した場合、電圧印加部間の距離が短くなることで低抵抗化し、消費電流の増大が問題となる。
＜第１９の実施の形態の第１構成例＞
図６２のAは、第１９の実施の形態の第１構成例に係る画素の平面図であり、図６２のBは、第１９の実施の形態の第１構成例に係る画素の断面図である。
図６２のAは、図６２のBのB−B’線における平面図であり、図６２のBは、図６２のAのA−A’線における断面図である。
なお、図６２では、画素５１の基板６１に形成される部分のみが示されており、例えば、光入射面側に形成されるオンチップレンズ６２や、光入射面の反対側に形成される多層配線層８１１などの図示は省略されている。図示が省略されている部分は、上述した他の実施の形態と同様に構成することができる。例えば、光入射面の反対側の多層配線層８１１には、反射部材６３１または遮光部材６３１’を設けることができる。
第１９の実施の形態の第１構成例では、基板６１の光電変換領域であるP型半導体領域１３０１の所定の位置に、所定の電圧MIX0を印加する電圧印加部として機能する電極部１３１１−１と、所定の電圧MIX1を印加する電圧印加部として機能する電極部１３１１−２とが形成されている。
電極部１３１１−１は、基板６１のP型半導体領域１３０１内に埋め込まれた埋め込み部１３１１A−１と、基板６１の第１の面１３２１の上部に突き出た突き出し部１３１１B−１とで構成される。
電極部１３１１−２も同様に、基板６１のP型半導体領域１３０１内に埋め込まれた埋め込み部１３１１A−２と、基板６１の第１の面１３２１の上部に突き出た突き出し部１３１１B−２とで構成される。電極部１３１１−１および１３１１−２は、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの金属材料、シリコン、または、ポリシリコンなどの導電性材料で形成される。
図６２のAに示されるように、平面形状が円形に形成された電極部１３１１−１（の埋め込み部１３１１A−１）と電極部１３１１−２（の埋め込み部１３１１A−２）とが画素の中心点を対称点として、点対称に配置されている。
電極部１３１１−１の外周（周囲）には、電荷検出部として機能するN＋半導体領域１３１２−１が形成されており、電極部１３１１−１とN＋半導体領域１３１２−１との間に、絶縁膜１３１３−１とホール濃度強化層１３１４−１が挿入されている。
同様に、電極部１３１１−２の外周（周囲）には、電荷検出部として機能するN＋半導体領域１３１２−２が形成されており、電極部１３１１−２とN＋半導体領域１３１２−２との間に、絶縁膜１３１３−２とホール濃度強化層１３１４−２が挿入されている。
電極部１３１１−１およびN＋半導体領域１３１２−１は、上述した信号取り出し部６５−１を構成し、電極部１３１１−２およびN＋半導体領域１３１２−２は、上述した信号取り出し部６５−２を構成する。
電極部１３１１−１は、基板６１内において、図６２のBに示されるように、絶縁膜１３１３−１で覆われており、その絶縁膜１３１３−１は、ホール濃度強化層１３１４−１で覆われている。電極部１３１１−２、絶縁膜１３１３−２、および、ホール濃度強化層１３１４−２の関係も同様である。
絶縁膜１３１３−１および１３１３−２は、例えば酸化膜（SiO2）等で構成され、基板６１の第１の面１３２１上に形成されている絶縁膜１３２２と同一工程で形成される。なお、基板６１の第１の面１３２１と反対側の第２の面１３３１上にも、絶縁膜１３３２が形成されている。
ホール濃度強化層１３１４−１および１３１４−２は、P型半導体領域で構成され、例えば、イオン注入法、固相拡散法、プラズマドーピング法などで形成することができる。
以下、電極部１３１１−１および電極部１３１１−２を特に区別する必要のない場合、単に電極部１３１１とも称し、N＋半導体領域１３１２−１およびN＋半導体領域１３１２−２を特に区別する必要のない場合、単にN＋半導体領域１３１２とも称することとする。
また、ホール濃度強化層１３１４−１およびホール濃度強化層１３１４−２を特に区別する必要のない場合、単にホール濃度強化層１３１４とも称し、絶縁膜１３１３−１および絶縁膜１３１３−２を特に区別する必要のない場合、単に絶縁膜１３１３とも称することとする。
電極部１３１１、絶縁膜１３１３、および、ホール濃度強化層１３１４は、次の手順で形成することができる。まず、基板６１のP型半導体領域１３０１に対して、第１の面１３２１側からエッチングすることにより、所定の深さまでトレンチが形成される。次に、形成されたトレンチの内周に、イオン注入法、固相拡散法、プラズマドーピング法などにより、ホール濃度強化層１３１４が形成された後、絶縁膜１３１３が形成される。次に、絶縁膜１３１３の内部に、導電性材料が埋め込まれることにより、埋め込み部１３１１Aが形成される。その後、基板６１の第１の面１３２１上の全面に、金属材料等の導電性材料が形成された後、エッチングによって電極部１３１１の上部のみ残されることにより、突き出し部１３１１B−１が形成される。
電極部１３１１の深さは、少なくとも電荷検出部であるN＋半導体領域１３１２よりも深い位置となるように構成されるが、好ましくは、基板６１の半分よりも深い位置となるように構成される。
以上のように構成される第１９の実施の形態の第１構成例に係る画素５１によれば、基板６１の深さ方向にトレンチが形成され、導電性材料によって埋め込まれた電極部１３１１により、基板６１の深さ方向に対する広い領域で光電変換された電荷に対して、電荷の振り分け効果が得られるため、長波長光に対する電荷分離効率Cmodを高めることが可能となる。
また、電極部１３１１の外周部を絶縁膜１３１３で覆う構造としたことにより、電圧印加部間を流れる電流が抑制されるため、消費電流を低減することができる。あるいはまた、同じ消費電流で比較した場合には、電圧印加部に高電圧を印加することが可能となる。さらに、電圧印加部間の距離を短くしても消費電流が抑えられるため、画素サイズを微細化し、画素数を増やすことで高解像度化が可能となる。
なお、第１９の実施の形態の第１構成例において、電極部１３１１の突き出し部１３１１Bは、省略してもよいが、突き出し部１３１１Bを設けることで、基板６１に垂直な方向の電界が強まり、電荷を集めやすくなる。
また、印加電圧による変調度を高め、電荷分離効率Cmodをより高めたい場合には、ホール濃度強化層１３１４を省略してもよい。ホール濃度強化層１３１４を設けた場合には、トレンチを形成するエッチングの際のダメージや汚染物質に起因した生成電子を抑制することができる。
第１９の実施の形態の第１構成例は、基板６１の第１の面１３２１および第２の面１３３１のどちらが光入射面であっても良く、裏面照射型および表面照射型のどちらも可能であるが、裏面照射型がより好ましい。
＜第１９の実施の形態の第２構成例＞
図６３のAは、第１９の実施の形態の第２構成例に係る画素の平面図であり、図６３のBは、第１９の実施の形態の第２構成例に係る画素の断面図である。
図６３のAは、図６３のBのB−B’線における平面図であり、図６３のBは、図６３のAのA−A’線における断面図である。
なお、図６３の第２構成例では、図６２と対応する部分については同一の符号を付してあり、図６２の第１構成例と異なる部分に着目して説明し、共通する部分の説明は適宜省略する。
図６３の第２構成例では、電極部１３１１の埋め込み部１３１１Aが、半導体層である基板６１を貫通している点が異なり、その他の点で共通する。電極部１３１１の埋め込み部１３１１Aは、基板６１の第１の面１３２１から第２の面１３３１まで形成されており、電極部１３１１の外周部には、やはり、絶縁膜１３１３とホール濃度強化層１３１４が形成されている。電荷検出部としてのN＋半導体領域１３１２が形成されていない側の第２の面１３３１については、全面が絶縁膜１３３２で覆われている。
この第２構成例のように、電圧印加部としての電極部１３１１の埋め込み部１３１１Aは、基板６１を貫通した構成としてもよい。この場合においても、基板６１の深さ方向に対する広い領域で光電変換された電荷に対して、電荷の振り分け効果が得られるため、長波長光に対する電荷分離効率Cmodを高めることが可能となる。
また、電極部１３１１の外周部を絶縁膜１３１３で覆う構造としたことにより、電圧印加部間を流れる電流が抑制されるため、消費電流を低減することができる。あるいはまた、同じ消費電流で比較した場合には、電圧印加部に高電圧を印加することが可能となる。さらに、電圧印加部間の距離を短くしても消費電流が抑えられるため、画素サイズを微細化し、画素数を増やすことで高解像度化が可能となる。
第１９の実施の形態の第２構成例は、基板６１の第１の面１３２１および第２の面１３３１のどちらが光入射面であっても良く、裏面照射型および表面照射型のどちらも可能であるが、裏面照射型がより好ましい。
＜平面形状のその他の例＞
上述した第１９の実施の形態の第１構成例および第２構成例では、電圧印加部である電極部１３１１と、電荷検出部であるN＋半導体領域１３１２との平面形状が、円形に形成されていた。
しかしながら、電極部１３１１とN＋半導体領域１３１２の平面形状は、円形に限られるものではなく、図１１に示した八角形や、図１２に示した長方形、または、正方形などの形状でもよい。また、１画素に配置する信号取り出し部６５（タップ）の個数も、２個に限らず、図１７に示したような４個などでもよい。
図６４のA乃至Cは、図６２のBのB−B’線に相当する平面図であり、信号取り出し部６５の個数が２個で、信号取り出し部６５を構成する電極部１３１１とN＋半導体領域１３１２の平面形状が円形以外の形状である場合の例を示している。
図６４のAは、電極部１３１１とN＋半導体領域１３１２の平面形状が垂直方向に長い縦長の長方形の例である。
図６４のAでは、電極部１３１１−１と電極部１３１１−２とが画素の中心点を対称点として、点対称に配置されている。また、電極部１３１１−１と電極部１３１１−２とが対向して配置されている。電極部１３１１の外周に形成されている絶縁膜１３１３、ホール濃度強化層１３１４、および、N＋半導体領域１３１２の形状および位置関係も、電極部１３１１と同様である。
図６４のBは、電極部１３１１とN＋半導体領域１３１２の平面形状がL字形の例である。
図６４のCは、電極部１３１１とN＋半導体領域１３１２の平面形状が櫛形の例である。
図６４のBおよびCにおいても、電極部１３１１−１と電極部１３１１−２とが画素の中心点を対称点として、点対称に配置されている。また、電極部１３１１−１と電極部１３１１−２とが対向して配置されている。電極部１３１１の外周に形成されている絶縁膜１３１３、ホール濃度強化層１３１４、および、N＋半導体領域１３１２の形状および位置関係も同様である。
図６５のA乃至Cは、図６２のBのB−B’線に相当する平面図であり、信号取り出し部６５の個数が４個で、信号取り出し部６５を構成する電極部１３１１とN＋半導体領域１３１２の平面形状が円形以外の形状である場合の例を示している。
図６５のAは、電極部１３１１とN＋半導体領域１３１２の平面形状が垂直方向に長い縦長の長方形の例である。
図６５のAでは、縦長の電極部１３１１−１乃至１３１１−４が、水平方向に所定の間隔で配置され、画素の中心点を対称点として、点対称に配置されている。また、電極部１３１１−１および１３１１−２と電極部１３１１−３および１３１１−４とが対向して配置されている。
電極部１３１１−１と電極部１３１１−３は、配線１３５１により電気的に接続され、例えば、電圧MIX0が印加される信号取り出し部６５−１（第１のタップTA）の電圧印加部を構成する。N＋半導体領域１３１２−１とN＋半導体領域１３１２−３は、配線１３５２により電気的に接続され、信号電荷DET1を検出する信号取り出し部６５−１（第１のタップTA）の電荷検出部を構成する。
電極部１３１１−２と電極部１３１１−４は、配線１３５３により電気的に接続され、例えば、電圧MIX1が印加される信号取り出し部６５−２（第２のタップTB）の電圧印加部を構成する。N＋半導体領域１３１２−２とN＋半導体領域１３１２−４は、配線１３５４により電気的に接続され、信号電荷DET2を検出する信号取り出し部６５−２（第２のタップTB）の電荷検出部を構成する。
従って、換言すれば、図６５のAの配置では、平面形状が矩形の信号取り出し部６５−１の電圧印加部および電荷検出部の組と、平面形状が矩形の信号取り出し部６５−２の電圧印加部および電荷検出部の組とが、水平方向に交互に配置されている。
電極部１３１１の外周に形成されている絶縁膜１３１３およびホール濃度強化層１３１４の形状および位置関係も同様である。
図６５のBは、電極部１３１１とN＋半導体領域１３１２の平面形状が正方形の例である。
図６５のBの配置では、平面形状が矩形の信号取り出し部６５−１の電圧印加部および電荷検出部の組が画素５１の対角方向に対向して配置され、平面形状が矩形の信号取り出し部６５−２の電圧印加部および電荷検出部の組が、信号取り出し部６５−１と異なる対角方向に対向して配置されている。
図６５のCは、電極部１３１１とN＋半導体領域１３１２の平面形状が三角形の例である。
図６５のCの配置では、平面形状が三角形の信号取り出し部６５−１の電圧印加部および電荷検出部の組が画素５１の第１の方向（水平方向）に対向して配置され、平面形状が三角形の信号取り出し部６５−２の電圧印加部および電荷検出部の組が、第１の方向に直交し、信号取り出し部６５−１と異なる第２の方向（垂直方向）に対向して配置されている。
図６５のBおよびCにおいても、４個の電極部１３１１−１乃至１３１１−４が画素の中心点を対称点として点対称に配置されている点、電極部１３１１−１と電極部１３１１−３が配線１３５１により電気的に接続されている点、N＋半導体領域１３１２−１とN＋半導体領域１３１２−３が配線１３５２により電気的に接続されている点、電極部１３１１−２と電極部１３１１−４が配線１３５３により電気的に接続されている点、N＋半導体領域１３１２−２とN＋半導体領域１３１２−４が配線１３５４により電気的に接続されている点は同様である。電極部１３１１の外周に形成されている絶縁膜１３１３およびホール濃度強化層１３１４の形状および位置関係も、電極部１３１１と同様である。
＜第１９の実施の形態の第３構成例＞
図６６のAは、第１９の実施の形態の第３構成例に係る画素の平面図であり、図６６のBは、第１９の実施の形態の第３構成例に係る画素の断面図である。
図６６のAは、図６６のBのB−B’線における平面図であり、図６６のBは、図６６のAのA−A’線における断面図である。
なお、図６６の第３構成例では、図６２の第１構成例と対応する部分については同一の符号を付してあり、図６２の第１構成例と異なる部分に着目して説明し、共通する部分の説明は適宜省略する。
図６２の第１構成例および図６３の第２構成例では、電圧印加部である電極部１３１１と、電荷検出部であるN＋半導体領域１３１２とが、基板６１の同じ平面側、即ち、第１の面１３２１側の周囲（近傍）に配置されていた。
これに対して、図６６の第３構成例では、電圧印加部である電極部１３１１は、電荷検出部であるN＋半導体領域１３１２が形成されている基板６１の第１の面１３２１と反対側の平面側、即ち、第２の面１３３１側に配置されている。電極部１３１１の突き出し部１３１１Bは、基板６１の第２の面１３３１の上部に形成されている。
また、電極部１３１１は、N＋半導体領域１３１２と、平面視で、中心位置が重なる位置に配置されている。図６６の例は、電極部１３１１と、N＋半導体領域１３１２の円形の平面領域が完全に一致する例であるが、必ずしも完全に一致する必要はなく、中心位置が重なれば、どちらかの平面領域が大きくてもよい。また、中心位置も完全に一致しなくても略一致とみなせる範囲であればよい。
第３構成例は、電極部１３１１とN＋半導体領域１３１２の位置関係以外は、上述した第１構成例と同様である。この第３構成例のように、電圧印加部としての電極部１３１１の埋め込み部１３１１Aは、電極部１３１１が形成された第２の面１３３１と反対側の第１の面１３２１に形成された電荷検出部であるN＋半導体領域１３１２近傍の深い位置まで形成されている。この場合においても、基板６１の深さ方向に対する広い領域で光電変換された電荷に対して、電荷の振り分け効果が得られるため、長波長光に対する電荷分離効率Cmodを高めることが可能となる。
また、電極部１３１１の外周部を絶縁膜１３１３で覆う構造としたことにより、電圧印加部間を流れる電流が抑制されるため、消費電流を低減することができる。あるいはまた、同じ消費電流で比較した場合には、電圧印加部に高電圧を印加することが可能となる。さらに、電圧印加部間の距離を短くしても消費電流が抑えられるため、画素サイズを微細化し、画素数を増やすことで高解像度化が可能となる。
第１９の実施の形態の第３構成例は、基板６１の第１の面１３２１および第２の面１３３１のどちらが光入射面であっても良く、裏面照射型および表面照射型のどちらも可能であるが、裏面照射型がより好ましい。第３構成例を裏面照射型で構成する場合、第２の面１３３１が、オンチップレンズ６２が形成される側の面となり、例えば、図６０に示したように、電極部１３１１に印加電圧を供給する電圧供給線１２５３を画素アレイ部２０の垂直方向に配線するようにして、画素アレイ部２０の外側の周辺部１２６１において、基板６１を貫通する貫通電極により、表面側の配線に接続することができる。
＜平面形状のその他の例＞
上述した第１９の実施の形態の第３構成例では、電圧印加部である電極部１３１１と、電荷検出部であるN＋半導体領域１３１２との平面形状が、円形に形成されていた。
しかしながら、電極部１３１１とN＋半導体領域１３１２の平面形状は、円形に限られるものではなく、図１１に示した八角形や、図１２に示した長方形、または、正方形などの形状でもよい。また、１画素に配置する信号取り出し部６５（タップ）の個数も、２個に限らず、図１７に示したような４個などでもよい。
図６７のA乃至Cは、図６６のBのB−B’線に相当する平面図であり、信号取り出し部６５の個数が２個で、信号取り出し部６５を構成する電極部１３１１とN＋半導体領域１３１２の平面形状が円形以外の形状である場合の例を示している。
図６７のAは、電極部１３１１とN＋半導体領域１３１２の平面形状が垂直方向に長い縦長の長方形の例である。
図６７のAでは、電荷検出部であるN＋半導体領域１３１２−１とN＋半導体領域１３１２−２とが画素の中心点を対称点として、点対称に配置されている。また、N＋半導体領域１３１２−１とN＋半導体領域１３１２−２とが対向して配置されている。N＋半導体領域１３１２の形成面と反対側の第２の面１３３１側に配置されている電極部１３１１や、電極部１３１１の外周に形成されている絶縁膜１３１３およびホール濃度強化層１３１４の形状および位置関係も、N＋半導体領域１３１２と同様である。
図６７のBは、電極部１３１１とN＋半導体領域１３１２の平面形状がL字形の例である。
図６７のCは、電極部１３１１とN＋半導体領域１３１２の平面形状が櫛形の例である。
図６７のBおよびCにおいても、N＋半導体領域１３１２−１とN＋半導体領域１３１２−２とが画素の中心点を対称点として、点対称に配置されている。また、N＋半導体領域１３１２−１とN＋半導体領域１３１２−２とが対向して配置されている。N＋半導体領域１３１２の形成面と反対側の第２の面１３３１側に配置されている電極部１３１１や、電極部１３１１の外周に形成されている絶縁膜１３１３およびホール濃度強化層１３１４の形状および位置関係も、N＋半導体領域１３１２と同様である。
図６８のA乃至Cは、図６６のBのB−B’線に相当する平面図であり、信号取り出し部６５の個数が４個で、信号取り出し部６５を構成する電極部１３１１とN＋半導体領域１３１２の平面形状が円形以外の形状である場合の例を示している。
図６８のAは、電極部１３１１とN＋半導体領域１３１２の平面形状が垂直方向に長い縦長の長方形の例である。
図６８のAでは、縦長のN＋半導体領域１３１２−１乃至１３１２−４が、水平方向に所定の間隔で配置され、画素の中心点を対称点として、点対称に配置されている。また、N＋半導体領域１３１２−１および１３１２−２とN＋半導体領域１３１２−３および１３１２−４とが対向して配置されている。
第２の面１３３１側に形成されている不図示の電極部１３１１−１と電極部１３１１−３は、配線１３５１により電気的に接続され、例えば、電圧MIX0が印加される信号取り出し部６５−１（第１のタップTA）の電圧印加部を構成する。N＋半導体領域１３１２−１とN＋半導体領域１３１２−３は、配線１３５２により電気的に接続され、信号電荷DET1を検出する信号取り出し部６５−１（第１のタップTA）の電荷検出部を構成する。
第２の面１３３１側に形成されている不図示の電極部１３１１−２と電極部１３１１−４は、配線１３５３により電気的に接続され、例えば、電圧MIX1が印加される信号取り出し部６５−２（第２のタップTB）の電圧印加部を構成する。N＋半導体領域１３１２−２とN＋半導体領域１３１２−４は、配線１３５４により電気的に接続され、信号電荷DET2を検出する信号取り出し部６５−２（第２のタップTB）の電荷検出部を構成する。
従って、換言すれば、図６８のAの配置では、平面形状が矩形の信号取り出し部６５−１の電圧印加部および電荷検出部の組と、平面形状が矩形の信号取り出し部６５−２の電圧印加部および電荷検出部の組とが、水平方向に交互に配置されている。
電極部１３１１の外周に形成されている絶縁膜１３１３およびホール濃度強化層１３１４の形状および位置関係も同様である。
図６８のBは、電極部１３１１とN＋半導体領域１３１２の平面形状が正方形の例である。
図６８のBの配置では、平面形状が矩形の信号取り出し部６５−１の電圧印加部および電荷検出部の組が画素５１の対角方向に対向して配置され、平面形状が矩形の信号取り出し部６５−２の電圧印加部および電荷検出部の組が、信号取り出し部６５−１と異なる対角方向に対向して配置されている。
図６８のCは、電極部１３１１とN＋半導体領域１３１２の平面形状が三角形の例である。
図６８のCの配置では、平面形状が三角形の信号取り出し部６５−１の電圧印加部および電荷検出部の組が第１の方向（水平方向）に対向して配置され、平面形状が三角形の信号取り出し部６５−２の電圧印加部および電荷検出部の組が、第１の方向に直交し、信号取り出し部６５−１と異なる第２の方向（垂直方向）に対向して配置されている。
図６８のBおよびCにおいても、４個の電極部１３１１−１乃至１３１１−４が画素の中心点を対称点として点対称に配置されている点、電極部１３１１−１と電極部１３１１−３が配線１３５１により電気的に接続されている点、N＋半導体領域１３１２−１とN＋半導体領域１３１２−３が配線１３５２により電気的に接続されている点、電極部１３１１−２と電極部１３１１−４が配線１３５３により電気的に接続されている点、N＋半導体領域１３１２−２とN＋半導体領域１３１２−４が配線１３５４により電気的に接続されている点は同様である。電極部１３１１の外周に形成されている絶縁膜１３１３およびホール濃度強化層１３１４の形状および位置関係も、電極部１３１１と同様である。
＜配線レイアウトのその他の例＞
上述した図３１および図３２の画素回路や、図４２の金属膜M３の例では、２つの信号取り出し部６５（２つのタップTAおよびTB）に対応して、１つの画素列に２本の垂直信号線２９を配置する構成について説明した。
しかしながら、例えば、１つの画素列に４本の垂直信号線２９を配置し、垂直方向に隣接する２画素の計４タップの画素信号を同時に出力する構成とすることもできる。
図６９は、垂直方向に隣接する２画素の計４タップの画素信号を同時に出力する場合の画素アレイ部２０の回路構成例を示している。
図６９は、画素アレイ部２０において行列状に２次元配置された複数の画素５１のうち、２ｘ２の４画素の回路構成を示している。なお、図６９において２ｘ２の４つの画素５１を区別する場合、画素５１１乃至５１４のように表す。
各画素５１の回路構成は、図３２を参照して説明した、付加容量７２７と、その接続を制御する切替トランジスタ７２８を備える回路構成である。回路構成の説明は繰り返しとなるため省略する。
画素アレイ部２０の１つ画素列には、電圧供給線３０Aおよび３０Bが垂直方向に配線されている。そして、垂直方向に配列された複数の画素５１の第１のタップTAには、電圧供給線３０Aを介して所定の電圧MIX0が供給され、第２のタップTBには、電圧供給線３０Bを介して所定の電圧MIX1が供給される。
また、画素アレイ部２０の１つの画素列には、４本の垂直信号線２９A乃至２９Dが垂直方向に配線されている。
画素５１１および画素５１２の画素列において、垂直信号線２９Aは、例えば、画素５１１の第１のタップTAの画素信号をカラム処理部２３（図１）に伝送し、垂直信号線２９Bは、画素５１１の第２のタップTBの画素信号をカラム処理部２３に伝送し、垂直信号線２９Cは、画素５１１と同列で隣接する画素５１２の第１のタップTAの画素信号をカラム処理部２３に伝送し、垂直信号線２９Dは、画素５１２の第２のタップTBの画素信号をカラム処理部２３に伝送する。
画素５１３および画素５１４の画素列において、垂直信号線２９Aは、例えば、画素５１３の第１のタップTAの画素信号をカラム処理部２３（図１）に伝送し、垂直信号線２９Bは、画素５１３の第２のタップTBの画素信号をカラム処理部２３に伝送し、垂直信号線２９Cは、画素５１３と同列で隣接する画素５１４の第１のタップTAの画素信号をカラム処理部２３に伝送し、垂直信号線２９Dは、画素５１４の第２のタップTBの画素信号をカラム処理部２３に伝送する。
一方、画素アレイ部２０の水平方向には、画素行単位に、リセットトランジスタ７２３へ駆動信号RSTを伝送する制御線８４１、転送トランジスタ７２１へ駆動信号TRGを伝送する制御線８４２、切替トランジスタ７２８へ駆動信号FDGを伝送する制御線８４３、および、選択トランジスタ７２５へ選択信号SELを伝送する制御線８４４が配置されている。
駆動信号RST、駆動信号FDG、駆動信号TRG、および、選択信号SELは、垂直方向に隣接する２行の各画素５１に対して同じ信号が、垂直駆動部２２から供給される。
このように、画素アレイ部２０には、１つの画素列に、４本の垂直信号線２９A乃至２９Dを配置することにより、２行単位で、画素信号を同時に読み出すことができる。
図７０は、１つの画素列に４本の垂直信号線２９A乃至２９Dを配置する場合の多層配線層８１１の３層目である金属膜M３のレイアウトを示している。
換言すれば、図７０は、図４２のCで示した金属膜M３のレイアウトの変形例である。
図７０の金属膜M３のレイアウトでは、１つの画素列に４本の垂直信号線２９A乃至２９Dが配置されている。また、１つの画素列に、電源電圧VDDを供給する４本の電源線１４０１A乃至１４０１Dが配置されている。
なお、図７０では、参考のため、画素５１の領域と、図１１に示した八角形状を有する信号取り出し部６５−１および６５−２の領域とを、破線で示している。後述する図７１乃至図７６においても同様である。
図７０の金属膜M３のレイアウトでは、垂直信号線２９A乃至２９Dと電源線１４０１A乃至１４０１Dの隣りには、GND電位のVSS配線（グランド配線）１４１１が配置されている。VSS配線１４１１には、垂直信号線２９A乃至２９Dの隣りに配置された線幅の細いVSS配線１４１１Bと、垂直信号線２９Bと画素境界部の電源線１４０１Cとの間、および、垂直信号線２９Cと画素境界部の電源線１４０１Dとの間に配置された線幅の太いVSS配線１４１１Aとがある。
信号の安定性を上げるためには、電源線１４０１に供給する電源電圧VDDを上げたり、電圧供給線３０Aおよび３０Bを介して供給する電圧MIX0およびMIX1を上げることが有効であるが、一方で、電流が増加し、配線の信頼性を悪化させてしまう。そこで、図７０に示されるように、１画素列に対して、少なくとも１本のVSS配線１４１１については、電源線１４０１より太い線幅のVSS配線１４１１Aを設けることで、電流密度を下げ、配線の信頼性を向上させることができる。図７０は、１画素列に対して、画素領域内に対称に２本のVSS配線１４１１Aを設けた例を示している。
また、図７０のレイアウトでは、垂直信号線２９A乃至２９Dそれぞれの隣りには、VSS配線１４１１（１４１１Aまたは１４１１B）が配置されている。これにより、垂直信号線２９が、外部からの電位変動を受けにくくすることができる。
なお、図７０に示した多層配線層８１１の３層目の金属膜M３に限らず、他の層の金属膜についても同様に、信号線、電源線、制御線の隣り合う配線をVSS配線とすることができる。例えば、図４２のBに示した２層目である金属膜M２の制御線８４１乃至８４４についても、制御線８４１乃至８４４それぞれの両側にVSS配線を配置することができる。これにより、制御線８４１乃至８４４が外部からの電位変動の影響を低減することができる。
図７１は、１つの画素列に４本の垂直信号線２９A乃至２９Dを配置する場合の多層配線層８１１の３層目である金属膜M３のレイアウトの第１変形例を示している。
図７１の金属膜M３のレイアウトが、図７０に示した金属膜M３のレイアウトと異なる点は、４本の垂直信号線２９A乃至２９Dそれぞれの隣りのVSS配線１４１１が同じ線幅となっている点である。
より具体的には、図７０の金属膜M３のレイアウトでは、垂直信号線２９Cの両側は、線幅の太いVSS配線１４１１Aと線幅の細いVSS配線１４１１Bが配置されており、垂直信号線２９Bの両側も、線幅の太いVSS配線１４１１Aと線幅の細いVSS配線１４１１Bが配置されていた。
これに対して、図７１の金属膜M３のレイアウトでは、垂直信号線２９Cの両側は、いずれも線幅の細いVSS配線１４１１Bが配置されており、垂直信号線２９Bの両側も、いずれも線幅の細いVSS配線１４１１Bが配置されている。その他の垂直信号線２９Aおよび２９Dそれぞれの両側も、線幅の細いVSS配線１４１１Bとなっている。４本の垂直信号線２９A乃至２９Dの両側のVSS配線１４１１Bの線幅は同一である。
垂直信号線２９の両側のVSS配線１４１１の線幅を同一とすることで、クロストークの影響度を均一にすることができ、特性ばらつきを低減することができる。
図７２は、１つの画素列に４本の垂直信号線２９A乃至２９Dを配置する場合の多層配線層８１１の３層目である金属膜M３のレイアウトの第２変形例を示している。
図７２の金属膜M３のレイアウトが、図７０に示した金属膜M３のレイアウトと異なる点は、太い線幅のVSS配線１４１１Aが、内側に複数個の間隙１４２１を規則的に設けたVSS配線１４１１Cに置き換えられている点である。
即ち、VSS配線１４１１Cは、電源線１４０１より太い線幅を有し、その内側に、複数個の間隙１４２１が垂直方向に所定の周期で繰り返し配列されている。図７２の例は、間隙１４２１の形状は、矩形の例であるが、矩形に限定されず、円形や多角形でもよい。
配線領域の内側に複数個の間隙１４２１を設けることにより、幅広のVSS配線１４１１Cを形成（加工）する際の安定性を向上させることができる。
なお、図７２は、図７０に示した金属膜M３のVSS配線１４１１Aを、VSS配線１４１１Cに置き換えたレイアウトであるが、図７１に示した金属膜M３のVSS配線１４１１Aを、VSS配線１４１１Cに置き換えたレイアウトも勿論可能である。
＜画素トランジスタのその他のレイアウト例＞
次に、図７３を参照して、図４４のBに示した画素トランジスタの配置例の変形例について説明する。
図７３のAは、図４４のBに示した画素トランジスタの配置を再び示した図である。
一方、図７３のBは、画素トランジスタの配置の変形例を示している。
図７３のAでは、図４４のBで説明したように、２つの信号取り出し部６５−１および６５−２の中間線（不図示）を基準に、中間線に近い側から外側に向かって、順に、リセットトランジスタ７２３Aおよび７２３B、転送トランジスタ７２１Aおよび７２１B、切替トランジスタ７２８Aおよび７２８B、選択トランジスタ７２５Aおよび７２５B、増幅トランジスタ７２４Aおよび７２４Bのゲート電極が形成されている。
この画素トランジスタの配置の場合、リセットトランジスタ７２３Aおよび７２３Bの間に、第１の電源電圧VDD(VDD_1)のコンタクト１４５１が配置され、増幅トランジスタ７２４Aおよび７２４Bのゲート電極の外側に、それぞれ、第２の電源電圧VDD（VDD_2）のコンタクト１４５２および１４５３が配置される。
また、選択トランジスタ７２５Aと切替トランジスタ７２８Aのゲート電極の間に、第１のVSS配線（VSS_A）とのコンタクト１４６１が配置され、選択トランジスタ７２５Bと切替トランジスタ７２８Bのゲート電極の間に、第２のVSS配線（VSS_B）とのコンタクト１４６２が配置される。
このような画素トランジスタの配置の場合、図７０乃至図７２に示したように、１つの画素列に、４本の電源線１４０１A乃至１４０１Dが必要となる。
一方、図７３のBでは、２つの信号取り出し部６５−１および６５−２の中間線（不図示）を基準に、中間線に近い側からから外側に向かって、順に、切替トランジスタ７２８Aおよび７２８B、転送トランジスタ７２１Aおよび７２１B、リセットトランジスタ７２３Aおよび７２３B、増幅トランジスタ７２４Aおよび７２４B、選択トランジスタ７２５Aおよび７２５Bのゲート電極が形成されている。
この画素トランジスタの配置の場合、切替トランジスタ７２８Aおよび７２８Bの間に、第１のVSS配線（VSS_1）とのコンタクト１４７１が配置され、選択トランジスタ７２５Aおよび７２５Bのゲート電極の外側に、それぞれ、第２のVSS配線（VSS_2）とのコンタクト１４７２および１４７３が配置される。
また、増幅トランジスタ７２４Aとリセットトランジスタ７２３Aのゲート電極の間に、第１の電源電圧VDD（VDD_A）のコンタクト１４８１が配置され、増幅トランジスタ７２４Bとリセットトランジスタ７２３Bのゲート電極の間に、第２の電源電圧VDD(VDD_B)のコンタクト１４８２が配置される。
このような画素トランジスタの配置の場合、図７３のAの画素トランジスタレイアウトと比べて、電源電圧のコンタクト数を減らすことができるので、回路を簡略化することができる。また、画素アレイ部２０を配線する電源線１４０１の配線も減らすことができ、１つの画素列に、２本の電源線１４０１で構成することができる。
さらに、図７３のBの画素トランジスタレイアウトにおいて、切替トランジスタ７２８Aおよび７２８Bの間の、第１のVSS配線（VSS_1）とのコンタクト１４７１を省略することができる。これにより、縦方向の画素トランジスタの密集度を低減することができる。また、VSS配線とのコンタクトを減らすことで、電圧MIX0またはMIX1を印加するための電圧供給線７４１（図３３、図３４）と、VSS配線との間を流れる電流を低減することができる。
第１のVSS配線（VSS_1）とのコンタクト１４７１を省略した場合には、増幅トランジスタ７２４Aおよび７２４Bを垂直方向に大きく形成することができる。これにより、画素トランジスタのノイズを低減することができ、信号のばらつきが低減される。
あるいはまた、図７３のBの画素トランジスタレイアウトにおいて、第２のVSS配線（VSS_2）とのコンタクト１４７２および１４７３を省略してもよい。これにより、縦方向の画素トランジスタの密集度を低減することができる。また、VSS配線とのコンタクトを減らすことで、電圧MIX0またはMIX1を印加するための電圧供給線７４１（図３３、図３４）と、VSS配線との間を流れる電流を低減することができる。
第２のVSS配線（VSS_2）とのコンタクト１４７２および１４７３を省略した場合には、増幅トランジスタ７２４Aおよび７２４Bを垂直方向に大きく形成することができる。これにより、画素トランジスタのノイズを低減することができ、信号のばらつきが低減される。
図７４は、図７３のBの画素トランジスタレイアウトにおける、金属膜M１の画素トランジスタTr間を接続する配線レイアウトを示している。図７４は、図４４のCに示した金属膜M１の画素トランジスタTr間を接続する配線に対応する。画素トランジスタTr間を接続する配線は、金属膜M２、M３など、他の配線層を跨いで接続されてもよい。
図７５は、図７３のBの画素トランジスタレイアウトとし、１つの画素列に２本の電源線１４０１とする場合の、多層配線層８１１の３層目である金属膜M３のレイアウトを示している。
図７５において、図７０と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図７５の金属膜M３のレイアウトを、図７０の金属膜M３のレイアウトと比較すると、図７０の４本の電源線１４０１A乃至１４０１Dのうち、２本の電源線１４０１Cおよび１４０１Dが省略され、線幅の太いVSS配線１４１１Aが、さらに線幅の太いVSS配線１４１１Dに置き換えられている。
このように、VSS配線１４１１の面積（線幅）を増やすことにより、電流密度をさらに下げ、配線の信頼性を向上させることができる。
図７６は、図７３のBの画素トランジスタレイアウトとし、１つの画素列に２本の電源線１４０１とする場合の、多層配線層８１１の３層目である金属膜M３の他のレイアウトを示している。
図７６において、図７０と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図７６の金属膜M３のレイアウトを、図７０の金属膜M３のレイアウトと比較すると、図７０の４本の電源線１４０１A乃至１４０１Dのうち、２本の電源線１４０１Aおよび１４０１Bが省略され、線幅の太いVSS配線１４１１Eに置き換えられている。
このように、VSS配線１４１１の面積（線幅）を増やすことにより、電流密度をさらに下げ、配線の信頼性を向上させることができる。
なお、図７５および図７６に示した金属膜M３のレイアウトは、図７０に示した金属膜M３のレイアウトを、２本の電源線１４０１に変更した例であるが、図７１および図７２に示した金属膜M３のレイアウトを、２本の電源線１４０１に変更した例も、同様に可能である。
即ち、４本の垂直信号線２９A乃至２９Dそれぞれの隣りのVSS配線１４１１を同じ線幅とする図７１の金属膜M３のレイアウト、複数個の間隙１４２１を設けたVSS配線１４１１Cを有する図７２の金属膜M３のレイアウトに対しても、２本の電源線１４０１に変更した構成が可能である。
これにより、図７１と同様に、クロストークの影響度を均一にすることができ、特性ばらつきを低減することができる、あるいはまた、図７２と同様に、幅広のVSS配線１４１１Cを形成する際の安定性を向上させることができる、という効果をさらに奏することができる。
＜電源線およびVSS配線の配線例＞
図７７は、多層配線層８１１におけるVSS配線の配線例を示す平面図である。
VSS配線は、図７７に示されるように、多層配線層８１１において、第１の配線層１５２１、第２の配線層１５２２、および、第３の配線層１５２３のように、複数の配線層に形成することができる。
第１の配線層１５２１には、例えば、画素アレイ部２０を垂直方向に延びる垂直配線１５１１が、水平方向に対して所定の間隔で複数本配置され、第２の配線層１５２２には、例えば、画素アレイ部２０を水平方向に延びる水平配線１５１２が、垂直方向に対して所定の間隔で複数本配置され、第３の配線層１５２３には、例えば、垂直配線１５１１および水平配線１５１２よりも太い線幅で、少なくとも画素アレイ部２０の外側を囲むように垂直方向または水平方向に延びる配線１５１３が配置され、GND電位に接続されている。配線１５１３は、外周部の対向する配線１５１３どうしを接続するように画素アレイ部２０内にも配線されている。
第１の配線層１５２１の垂直配線１５１１と、第２の配線層１５２２の水平配線１５１２は、平面視において両者が重なる重畳部１５３１のそれぞれにおいて、ビア等により接続されている。
また、第１の配線層１５２１の垂直配線１５１１と、第３の配線層１５２３の配線１５１３は、平面視において両者が重なる重畳部１５３２のそれぞれにおいて、ビア等により接続されている。
また、第２の配線層１５２２の水平配線１５１２と、第３の配線層１５２３の配線１５１３は、平面視において両者が重なる重畳部１５３３のそれぞれにおいて、ビア等により接続されている。
なお、図７７では、図が煩雑になることを防止するため、重畳部１５３１乃至１５３３については、１か所だけに符号が付されている。
このように、VSS配線は、多層配線層８１１の複数の配線層に形成され、画素アレイ部２０内において平面視で垂直配線１５１１と水平配線１５１とで格子状となるように配線することができる。これにより、画素アレイ部２０内での伝搬遅延を低減し、特性バラツキを抑制することができる。
図７８は、多層配線層８１１におけるVSS配線のその他の配線例を示す平面図である。
図７８において、図７７と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
図７７では、第１の配線層１５２１の垂直配線１５１１と、第２の配線層１５２２の水平配線１５１２は、画素アレイ部２０の外周に形成された配線１５１３の外側には形成されていなかったが、図７８では、画素アレイ部２０の外周の配線１５１３の外側まで伸びて形成されている。そして、垂直配線１５１１のそれぞれは、画素アレイ部２０の外側の基板１５４１の外周部１５４２において、GND電位に接続され、水平配線１５１２のそれぞれは、画素アレイ部２０の外側の基板１５４１の外周部１５４３において、GND電位に接続されている。
換言すれば、図７７では、第１の配線層１５２１の垂直配線１５１１と、第２の配線層１５２２の水平配線１５１２は、外周の配線１５１３を介してGND電位に接続されていたが、図７８では、それだけでなく、垂直配線１５１１と水平配線１５１２自身も、直接、GND電位に接続されている。なお、垂直配線１５１１と水平配線１５１２自身が、GND電位に接続される領域は、図７８の外周部１５４２および１５４３のように、基板１５４１の四辺であってもよいし、所定の一辺、二辺、または三辺であってもよい。
このように、VSS配線は、多層配線層８１１の複数の配線層に形成され、画素アレイ部２０内において平面視で格子状となるように配線することができる。これにより、画素アレイ部２０内での伝搬遅延を低減し、特性バラツキを抑制することができる。
なお、図７７および図７８は、VSS配線の配線例として説明したが、電源線についても同様に配線することができる。
図７０乃至図７６で説明したVSS配線１４１１および電源線１４０１は、多層配線層８１１の複数の配線層で、図７７および図７８で示したVSS配線または電源線のように配置することができる。図７０乃至図７６で説明したVSS配線１４１１および電源線１４０１は、本明細書に記載のどの実施の形態にも適用することができる。
＜瞳補正の第１の方法＞
次に、受光素子１における瞳補正の第１の方法について説明する。
CAPDセンサである受光素子１は、イメージセンサと同様に、画素アレイ部２０の面内位置に応じた主光線の入射角の違いに応じて、オンチップレンズ６２や画素間遮光膜６３を、画素アレイ部２０の平面中心に向けてずらす瞳補正を行うことができる。
具体的には、図７９に示されるように、画素アレイ部２０の各位置１７０１−１乃至１７０１−９のうち、画素アレイ部２０の中心部の位置１７０１−５の画素５１では、オンチップレンズ６２の中心は、基板６１に形成された信号取り出し部６５−１および６５−２間の中心と一致するが、画素アレイ部２０の周辺部の位置１７０１−１乃至１７０１−４および１７０１−６および１７０１−９の画素５１では、オンチップレンズ６２の中心は、画素アレイ部２０の平面中心側にずれて配置される。画素間遮光膜６３−１および６３−２も、オンチップレンズ６２と同様に、画素アレイ部２０の平面中心側にずれて配置される。
また、図８０に示されるように、画素５１において、入射光の隣接画素への入射を防止するために、画素境界部に、基板６１のオンチップレンズ６２側である裏面側から、基板深さ方向に所定の深さまでトレンチ（溝）を形成したDTI１７１１−１および１７１１−２が形成されている場合には、画素アレイ部２０の周辺部の位置１７０１−１乃至１７０１−４および１７０１−６および１７０１−９の画素５１では、オンチップレンズ６２と画素間遮光膜６３−１および６３−２に加えて、DTI１７１１−１および１７１１−２も、画素アレイ部２０の平面中心側にずれて配置される。
あるいはまた、図８１に示されるように、画素５１において、入射光の隣接画素への入射を防止するために、画素境界部に、基板６１の多層配線層８１１側である表面側から、基板深さ方向に所定の深さまでトレンチ（溝）を形成したDTI１７１２−１および１７１２−２が形成されている場合には、画素アレイ部２０の周辺部の位置１７０１−１乃至１７０１−４および１７０１−６および１７０１−９の画素５１では、オンチップレンズ６２と画素間遮光膜６３−１および６３−２に加えて、DTI１７１２−１および１７１２−２も、画素アレイ部２０の平面中心側にずれて配置される。
なお、隣接画素どうしの基板６１を分離して、入射光の隣接画素への入射を防止する画素分離部として、DTI１７１１−１、１７１１−２、１７１２−１、および１７１２−２の代わりに、基板６１を貫通して隣接画素を分離する貫通分離部を設ける構成も可能であり、この場合も同様に、画素アレイ部２０の周辺部の位置１７０１−１乃至１７０１−４および１７０１−６および１７０１−９の画素５１では、貫通分離部が、画素アレイ部２０の平面中心側にずれて配置される。
図７９乃至図８１に示したように、オンチップレンズ６２を、画素間遮光膜６３などとともに、画素アレイ部２０の平面中心側へずらすことにより、主光線が各画素内の中心に合わせることが可能となるが、CAPDセンサである受光素子１では、２つの信号取り出し部６５（タップ）間に電圧を与えて電流を流すことにより変調するため、各画素内での最適な入射位置は異なる。したがって、受光素子１では、イメージセンサで行う光学的な瞳補正とは異なり、測距に対して最適な瞳補正技術が求められる。
図８２を参照して、CAPDセンサである受光素子１で行う瞳補正と、イメージセンサで行う瞳補正との違いを説明する。
なお、図８２のA乃至Cにおいて、３×３の９個の画素５１は、図７９乃至図８１の画素アレイ部２０の位置１７０１−１乃至１７０１−９に対応する画素５１を示している。
図８２のAは、瞳補正が行われない場合のオンチップレンズ６２の位置と、基板表面側の主光線の位置１７２１を示している。
瞳補正が行われない場合には、画素アレイ部２０内のどの位置１７０１−１乃至１７０１−９の画素５１においても、オンチップレンズ６２の中心が、画素内の２つのタップの中心、即ち、第１のタップTA（信号取り出し部６５−１）および第２のタップTB（信号取り出し部６５−２）の中心と一致するように配置される。この場合、基板表面側の主光線の位置１７２１は、図８２のAに示されるように、画素アレイ部２０内の位置１７０１−１乃至１７０１−９によって異なる位置となる。
イメージセンサで行う瞳補正では、図８２のBに示されるように、主光線の位置１７２１が、画素アレイ部２０内のどの位置１７０１−１乃至１７０１−９の画素５１においても、第１のタップTAと第２のタップTBの中心と一致するように、オンチップレンズ６２が配置される。より具体的には、オンチップレンズ６２は、図７９乃至図８１に示したように、画素アレイ部２０の平面中心側へずらすように配置される。
これに対して、受光素子１で行う瞳補正では、図８２のCに示されるように、図８２のBに示した、主光線の位置１７２１が第１のタップTAと第２のタップTBの中心位置となるオンチップレンズ６２の位置から、さらに第１のタップTA側にオンチップレンズ６２が配置される。図８２のBと図８２のCとの主光線の位置１７２１のずれ量は、画素アレイ部２０の中心位置から外周部に行くほど、大きくなる。
図８３は、主光線の位置１７２１を第１のタップTA側へずらす際のオンチップレンズ６２のずれ量を説明する図である。
例えば、画素アレイ部２０の中心部の位置１７０１−５における主光線の位置１７２１ｃと、画素アレイ部２０の周辺部の位置１７０１−４における主光線の位置１７２１Xとのずれ量LDは、画素アレイ部２０の周辺部の位置１７０１−４における瞳補正に対する光路差LDと等しい。
換言すれば、主光線の光路長が画素アレイ部２０の各画素で一致するように、第１のタップTA（信号取り出し部６５−１）と第２のタップTB（信号取り出し部６５−２）の中心位置から第１のタップTA側へシフトされる。
ここで、第１のタップTA側へシフトするのは、受光タイミングを４Phaseとし、第１のタップTAの出力値のみを使用して、物体までの距離に応じた遅延時間ΔTに対応する位相ずれ（Phase）を算出する方式を採用することを前提としているためである。
図８４は、間接ToF方式を利用したToFセンサにおいて、２Phaseによる検出方式（２Phase方式）と、４Phaseによる検出方式（４Phase方式）を説明するタイミングチャートである。
所定の光源から、照射時間Ｔで照射のオン／オフを繰り返すように変調（１周期＝２Ｔ）された照射光が出力され、受光素子１では、物体までの距離に応じた遅延時間ΔTだけ遅れて、反射光が受光される。
２Phase方式では、受光素子１は、第１のタップTAと第２のタップTBで、位相を１８０度ずらしたタイミングで受光する。第１のタップTAで受光したシグナル値ｑAと、第２のタップTBで受光したシグナル値ｑBとの配分比で遅延時間ΔTに対応する位相ずれ量θを検出することができる。
これに対して、４Phase方式では、照射光と同一の位相（即ちPhase0）と、９０度ずらした位相（Phase90）、１８０度ずらした位相（Phase180）、２７０度ずらした位相（Phase270）の４つのタイミングで受光する。このようにすると、１８０度ずらした位相で検出したシグナル値TAphase180は、２Phase方式における第２のタップTBで受光したシグナル値ｑBと同じになる。したがって、４Phaseで検出すれば、第１のタップTAと第２のタップTBのいずれか一方のシグナル値のみで、遅延時間ΔTに対応する位相ずれ量θを検出することができる。４Phase方式において、位相ずれ量θを検出するタップを、位相ずれ検出タップと称する。
ここで、第１のタップTAと第２のタップTBのうち、第１のタップTAを、位相ずれ量θを検出する位相ずれ検出タップとした場合に、瞳補正では、画素アレイ部２０の各画素で、主光線の光路長が略一致するように第１のタップTA側へシフトされることになる。
４Phase方式において第１のタップTAのPhase0、Phase90、Phase180、Phase270で検出されたシグナル値を、それぞれ、ｑ0A、ｑ1A、ｑ2A、ｑ3Aとすると、第１のタップTAで検出される位相ずれ量θAは、以下の式（２）で算出される。
Figure 2021176154
また、第１のタップTAで検出する場合の４Phase方式のCmod Aは、以下の式（３）で算出される。
Figure 2021176154
 式（３）に示されるように、４Phase方式におけるCmod Aは、（ｑ0A−ｑ2A）／（ｑ0A＋ｑ2A）と（ｑ1A−ｑ3A）／（ｑ1A＋ｑ3A）のうちの大きい方の値となる。
以上のように、受光素子１は、オンチップレンズ６２および画素間遮光膜６３の位置を変更し、主光線の光路長が画素アレイ部２０の面内の各画素で略同一になるように瞳補正を行う。換言すれば、受光素子１は、画素アレイ部２０の面内の各画素の位相ずれ検出タップである第１のタップTAにおける位相ずれ量θAが略同一になるように瞳補正を行う。これにより、チップの面内依存性を無くすことができ、測距精度を向上させることができる。ここで、上述した略一致または略同一とは、完全一致または完全同一の他、同一とみなせる所定の範囲内で等しいことを表す。瞳補正の第１の方法は、本明細書に記載のどの実施の形態にも適用することができる。
＜瞳補正の第２の方法＞
次に、受光素子１における瞳補正の第２の方法について説明する。
上述した瞳補正の第１の方法では、第１のタップTAと第２のタップTBのうち、第１のタップTAの信号を使用して位相ずれ（Phase）を算出すると決定している場合には好適であるが、どちらのタップを使用するか決定できない場合もある。そのような場合には、次の第２の方法により瞳補正を行うことができる。
瞳補正の第２の方法では、第１のタップTAのDCコントラストDCAおよび第２のタップTBのDCコントラストDCBが画素アレイ部２０の面内の各画素で略同一となるように、オンチップレンズ６２および画素間遮光膜６３の位置が平面中心側にずらして配置される。基板６１のオンチップレンズ６２側から形成したDTI１７１１や、表面側から形成したDTI１７１２も形成されている場合には、第１の方法と同様に、それらの位置もずらして配置される。
第１のタップTAのDCコントラストDCAと、第２のタップTBのDCコントラストDCBは、以下の式（４）および式（５）で算出される。
Figure 2021176154
式（４）において、AHは、間欠なく連続照射される連続光を、直接、受光素子１に照射し、正の電圧を印加した第１のタップTAで検出されたシグナル値を表し、BLは、0または負の電圧を印加した第２のタップTBで検出されたシグナル値を表す。式（５）において、BHは、間欠なく連続照射される連続光を、直接、受光素子１に照射し、正の電圧を印加した第２のタップTBで検出されたシグナル値を表し、ALは、0または負の電圧を印加した第１のタップTAで検出されたシグナル値を表す。
第１のタップTAのDCコントラストDCAと第２のタップTBのDCコントラストDCBとが等しく、かつ、第１のタップTAのDCコントラストDCAおよび第２のタップTBのDCコントラストDCBが画素アレイ部２０の面内のどの位置でも略一致することが望ましいが、画素アレイ部２０の面内の位置によって、第１のタップTAのDCコントラストDCAおよび第２のタップTBのDCコントラストDCBが異なる場合には、画素アレイ部２０の中心部と外周部の第１のタップTAのDCコントラストDCAのずれ量と、画素アレイ部２０の中心部と外周部の第２のタップTBのDCコントラストDCBのずれ量が略一致するように、オンチップレンズ６２、画素間遮光膜６３等の位置が、平面中心側にずらして配置される。
以上のように、受光素子１は、オンチップレンズ６２および画素間遮光膜６３の位置を変更し、第１のタップTAのDCコントラストDCAおよび第２のタップTBのDCコントラストDCBが画素アレイ部２０の面内の各画素で略一致するように瞳補正を行う。これにより、チップの面内依存性を無くすことができ、測距精度を向上させることができる。ここで、上述した略一致または略同一とは、完全一致または完全同一の他、同一とみなせる所定の範囲内で等しいことを表す。瞳補正の第２の方法は、本明細書に記載のどの実施の形態にも適用することができる。
なお、図８４に示した第１のタップTAおよび第２のタップTBの受光タイミングは、タップ駆動部２１から電圧供給線３０を介して供給される電圧MIX0および電圧MIX1によって制御される。電圧供給線３０は、１つの画素列に共通に、画素アレイ部２０の垂直方向に配線されているので、タップ駆動部２１からの距離が遠くなるほど、RC成分による遅延が発生する。
そこで、図８５に示されるように、タップ駆動部２１からの距離に応じて、電圧供給線３０の抵抗、容量を変更し、各画素５１の駆動能力を略均一にすることで、位相ずれ（Phase）またはDCコントラストDCが画素アレイ部２０の面内で略均一になるように補正することができる。具体的には、タップ駆動部２１からの距離に応じて、線幅が太くなるように、電圧供給線３０が配置される。
＜第２０の実施の形態＞
以下の第２０乃至第２２の実施の形態では、第１のタップTAと第２のタップTBの信号の配分比から求める測距情報以外の補助情報を取得可能な受光素子１の構成例について説明する。
初めに、第１のタップTAと第２のタップTBの信号の配分比から求める測距情報以外の補助情報として、位相差情報を取得できる受光素子１の構成例について説明する。
＜第２０の実施の形態の第１構成例＞
図８６のAは、第２０の実施の形態の第１構成例に係る画素の断面図であり、図８６のBおよびCは、第２０の実施の形態の第１構成例に係る画素の平面図である。
図８６のAの断面図においては、上述した他の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図８６では、基板６１のオンチップレンズ６２側の面である上面の一部の画素５１には、位相差検出用の位相差遮光膜１８０１が新たに設けられている。位相差遮光膜１８０１は、例えば、図８６のBおよびCに示されるように、第１のタップTA側か、または、第２のタップTB側のいずれか一方の画素領域の片側半分を遮光する。図８６のBは、第１のタップTAおよび第２のタップTBが上下方向（垂直方向）に配列された画素５１の例であり、図８６のCは、第１のタップTAおよび第２のタップTBが左右方向（水平方向）に配列された画素５１の例である。
第２０の実施の形態の第１構成例に係る画素５１は、画素アレイ部２０内において、図８７のA乃至Fのいずれかに示されるような配列とすることができる。
図８７のAは、第１のタップTAおよび第２のタップTBが上下方向に並んだ画素５１が行例状に配列された画素５１の配列例を示している。
図８７のBは、第１のタップTAおよび第２のタップTBが左右方向に並んだ画素５１が行例状に配列された画素５１の配列例を示している。
図８７のCは、第１のタップTAおよび第２のタップTBが上下方向に並んだ画素５１が行例状に配列され、かつ、隣接する列で画素位置が上下方向に半画素ずれた画素５１の配列例を示している。
図８７のDは、第１のタップTAおよび第２のタップTBが左右方向に並んだ画素５１が行例状に配列され、かつ、隣接する列で画素位置が上下方向に半画素ずれた画素５１の配列例を示している。
図８７のEは、第１のタップTAおよび第２のタップTBが上下方向に並んだ画素５１と、第１のタップTAおよび第２のタップTBが左右方向に並んだ画素５１が、行方向および列方向に交互に配列された画素５１の配列例を示している。
図８７のFは、第１のタップTAおよび第２のタップTBが上下方向に並んだ画素５１と、第１のタップTAおよび第２のタップTBが左右方向に並んだ画素５１が、行方向および列方向に交互に配列され、かつ、隣接する列で画素位置が上下方向に半画素ずれた画素５１の配列例を示している。
図８６の画素５１は、図８７のA乃至Fのいずれかの配列で配置され、その画素アレイ部２０内において、図８６のBまたはCのように、第１のタップTA側の片側半分を遮光する画素５１と、第２のタップTB側の片側半分を遮光する画素５１とが、近傍の位置に配置されている。また、第１のタップTA側の片側半分を遮光する画素５１と、第２のタップTB側の片側半分を遮光する画素５１の組が、画素アレイ部２０内に、複数個点在して配置されている。
第２０の実施の形態の第１構成例において、一部の画素５１に位相差遮光膜１８０１が設けられている点以外は、例えば、図２に示した第１の実施の形態や、図３６で説明した第１４または第１５の実施の形態と同様に構成されているが、図８６では、その他の構成については簡略化して示している。
図８６の位相差遮光膜１８０１以外の構成について簡単に説明すると、画素５１は、P型の半導体層からなる基板６１と、その基板６１上に形成されたオンチップレンズ６２とを有している。オンチップレンズ６２と基板６１との間に、画素間遮光膜６３と位相差遮光膜１８０１とが形成されている。位相差遮光膜１８０１が形成されている画素５１では、位相差遮光膜１８０１に隣接する画素間遮光膜６３は、位相差遮光膜１８０１と連続して（一体に）形成されている。画素間遮光膜６３と位相差遮光膜１８０１の下面には、図示は省略されているが、図２に示したように固定電荷膜６６も形成されている。
オンチップレンズ６２が形成された基板６１の光入射面側と反対側の面には、第１のタップTAと第２のタップTBが形成されている。第１のタップTAは、上述した信号取り出し部６５−１に相当し、第２のタップTBは、信号取り出し部６５−２に相当する。第１のタップTAには、タップ駆動部２１（図１）から、多層配線層８１１に形成された電圧供給線３０Aを介して、所定の電圧MIX0が供給され、第２のタップTBには、電圧供給線３０Bを介して、所定の電圧MIX1が供給される。
図８８は、第２０の実施の形態の第１構成例において、タップ駆動部２１が第１のタップTAおよび第２のタップTBを駆動する際の駆動モードをまとめたテーブルである。
位相差遮光膜１８０１を有する画素５１では、図８８に示されるモード１乃至モード５の５種類の駆動方法により、位相差を検出することができる。
モード１は、位相差遮光膜１８０１を備えない他の画素５１と同様の駆動である。モード１では、タップ駆動部２１は、所定の受光期間では、アクティブタップとする第１のタップTAに正の電圧（例えば、1.5V）を印加するとともに、イナクティブタップとする第２のタップTBには0Vの電圧を印加する。次の受光期間では、アクティブタップとする第２のタップTBに正の電圧（例えば、1.5V）を印加するとともに、イナクティブタップとする第１のタップTAには0Vの電圧を印加する。多層配線層８１１の基板６１の画素境界領域に形成されている、転送トランジスタ７２１、リセットトランジスタ７２３等の画素トランジスタTr（図３７）には、0V（VSS電位）が印加される。
モード１では、第１のタップTA側の片側半分が遮光された画素５１において第２のタップTBをアクティブタップとした信号と、第２のタップTB側の片側半分が遮光された画素５１において第１のタップTAをアクティブタップとした信号とから、位相差を検出することができる。
モード２では、タップ駆動部２１は、第１のタップTAと第２のタップTBの両方に正の電圧（例えば、1.5V）を印加する。多層配線層８１１の基板６１の画素境界領域に形成されている画素トランジスタTrには、0V（VSS電位）が印加される。
モード２では、第１のタップTAと第２のタップTBの両方で均等に信号を検出することができるので、第１のタップTA側の片側半分が遮光された画素５１の信号と、第２のタップTB側の片側半分が遮光された画素５１の信号とから、位相差を検出することができる。
モード３は、モード２の駆動において、第１のタップTAおよび第２のタップTBの印加電圧を、画素アレイ部２０内の像高に応じた重みを付けた駆動である。より具体的には、画素アレイ部２０内の像高（光学中心からの距離）が大きくなるほど、第１のタップTAと第２のタップTBに印加する電位差が設けられる。さらに言えば、画素アレイ部２０内の像高が大きくなるほど、画素アレイ部２０の内側（中心部側）にあるタップ側の印加電圧が大きくなるように駆動される。これにより、タップに印加する電圧の電位差によって、瞳補正を行うことができる。
モード４は、モード２の駆動において、基板６１の画素境界領域に形成されている画素トランジスタTrに、0V（VSS電位）ではなく、負バイアス（例えば、-1.5V）を印加するようにしたモードである。画素境界領域に形成されている画素トランジスタTrに負バイアスを印加することで、画素トランジスタTrから第１のタップTAおよび第２のタップTBへの電界を強化することができ、信号電荷である電子をタップに引き込み易くすることができる。
モード５は、モード３の駆動において、基板６１の画素境界領域に形成されている画素トランジスタTrに、0V（VSS電位）ではなく、負バイアス（例えば、-1.5V）を印加するようにしたモードである。これにより、画素トランジスタTrから第１のタップTAおよび第２のタップTBへの電界を強化することができ、信号電荷である電子をタップに引き込み易くすることができる。
上述したモード１乃至モード５の５種類の駆動方法のいずれにおいても、第１のタップTA側の片側半分が遮光された画素５１と、第２のタップTB側の片側半分が遮光された画素５１とには、遮光領域の違いにより、読み出される信号に位相差（像のずれ）が発生するので、位相差を検出することができる。
以上のように構成される第２０の実施の形態の第１構成例によれば、受光素子１は、第１のタップTAおよび第２のタップTBを備える画素５１が複数配列された画素アレイ部２０の一部の画素５１には、位相差遮光膜１８０１により第１のタップTA側の片側半分が遮光された画素５１と、位相差遮光膜１８０１により第２のタップTB側の片側半分が遮光された画素５１とを有する。これにより、第１のタップTAと第２のタップTBの信号の配分比から求める測距情報以外の補助情報として、位相差情報を取得することができる。検出された位相差情報により、焦点位置を割り出し、深度方向の精度を向上させることができる。
＜第２０の実施の形態の第２構成例＞
図８９は、第２０の実施の形態の第２構成例に係る画素の断面図を示している。
図８９の断面図においては、上述した第２０の実施の形態の第１構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図８６に示した第１構成例では、１画素単位でオンチップレンズ６２が形成されていたが、図８９の第２構成例では、複数の画素５１に対して１個のオンチップレンズ１８２１が形成されている。基板６１のオンチップレンズ１８２１側の面である上面の一部の画素５１には、位相差検出用の位相差遮光膜１８１１が新たに設けられている。位相差遮光膜１８１１は、同一のオンチップレンズ１８２１を共有する複数の画素５１のなかの所定の画素５１に形成されている。位相差遮光膜１８１１に隣接する画素間遮光膜６３は、位相差遮光膜１８１１と連続して（一体に）形成されている点は、第１構成例と同様である。
図９０のA乃至Fは、第２０の実施の形態の第２構成例が取り得る位相差遮光膜１８１１とオンチップレンズ１８２１の配置を示す平面図である。
図９０のAは、位相差遮光膜１８１１とオンチップレンズ１８２１の第１の配置例を示している。
図９０のAに示される画素セット１８３１は、上下方向（垂直方向）に配列された２つの画素５１からなり、上下方向に配列された２つの画素５１に対して１個のオンチップレンズ１８２１が配置されている。また、１個のオンチップレンズ１８２１を共有する２つの画素５１の第１のタップTAと第２のタップTBの配置は同一である。そして、位相差遮光膜１８１１の形成位置が対称な２組の画素セット１８３１の、位相差遮光膜１８１１が形成されていない２個の画素５１を用いて、位相差が検出される。
図９０のBは、位相差遮光膜１８１１とオンチップレンズ１８２１の第２の配置例を示している。
図９０のAに示される画素セット１８３１は、上下方向（垂直方向）に配列された２つの画素５１からなり、上下方向に配列された２つの画素５１に対して１個のオンチップレンズ１８２１が配置されている。また、１個のオンチップレンズ１８２１を共有する２つの画素５１の第１のタップTAと第２のタップTBの配置は反対である。そして、位相差遮光膜１８１１の形成位置が対称な２組の画素セット１８３１の、位相差遮光膜１８１１が形成されていない２個の画素５１を用いて、位相差が検出される。
図９０のCは、位相差遮光膜１８１１とオンチップレンズ１８２１の第３の配置例を示している。
図９０のCに示される画素セット１８３１は、左右方向（水平方向）に配列された２つの画素５１からなり、左右方向に配列された２つの画素５１に対して１個のオンチップレンズ１８２１が配置されている。また、１個のオンチップレンズ１８２１を共有する２つの画素５１の第１のタップTAと第２のタップTBの配置は同一である。そして、位相差遮光膜１８１１の形成位置が対称な２組の画素セット１８３１の、位相差遮光膜１８１１が形成されていない２個の画素５１を用いて、位相差が検出される。
図９０のDは、位相差遮光膜１８１１とオンチップレンズ１８２１の第4の配置例を示している。
図９０のDに示される画素セット１８３１は、左右方向（水平方向）に配列された２つの画素５１からなり、左右方向に配列された２つの画素５１に対して１個のオンチップレンズ１８２１が配置されている。また、１個のオンチップレンズ１８２１を共有する２つの画素５１の第１のタップTAと第２のタップTBの配置は反対である。そして、位相差遮光膜１８１１の形成位置が対称な２組の画素セット１８３１の、位相差遮光膜１８１１が形成されていない２個の画素５１を用いて、位相差が検出される。
図９０のEは、位相差遮光膜１８１１とオンチップレンズ１８２１の第５の配置例を示している。
図９０のEに示される画素セット１８３１は、２×２に配列された４つの画素５１からなり、４つの画素５１に対して１個のオンチップレンズ１８２１が配置されている。また、１個のオンチップレンズ１８２１を共有する４つの画素５１の第１のタップTAと第２のタップTBの配置は同一である。そして、位相差遮光膜１８１１の形成位置が対称な２組の画素セット１８３１の、位相差遮光膜１８１１が形成されていない４個の画素５１を用いて、位相差が検出される。
図９０のFは、位相差遮光膜１８１１とオンチップレンズ１８２１の第６の配置例を示している。
図９０のFに示される画素セット１８３１は、２×２に配列された４つの画素５１からなり、４つの画素５１に対して１個のオンチップレンズ１８２１が配置されている。また、１個のオンチップレンズ１８２１を共有する４つの画素５１の第１のタップTAと第２のタップTBの配置は左右画素で反対ある。そして、位相差遮光膜１８１１の形成位置が対称な２組の画素セット１８３１の、位相差遮光膜１８１１が形成されていない４個の画素５１を用いて、位相差が検出される。
以上のように、複数の画素５１に対して１個のオンチップレンズ１８２１を形成する場合の配置としては、２画素に対して１個のオンチップレンズ１８２１を形成する配置や、４画素に対して１個のオンチップレンズ１８２１を形成する配置があり、どちらも採用することができる。位相差遮光膜１８１１は、１個のオンチップレンズ１８２１下の片側半分となる複数画素を遮光する。
第２の構成例における駆動モードは、図８８を参照して説明したモード１乃至モード５の５種類の駆動方法が可能である。
したがって、第２０の実施の形態の第２構成例によれば、受光素子１は、第１のタップTAおよび第２のタップTBを備える画素５１が複数配列された画素アレイ部２０の一部の画素５１には、位相差遮光膜１８１１の形成位置が対称な２組の画素セット１８３１を有する。これにより、第１のタップTAと第２のタップTBの信号の配分比から求める測距情報以外の補助情報として、位相差情報を取得することができる。検出された位相差情報により、焦点位置を割り出し、深度方向の精度を向上させることができる。
なお、画素アレイ部２０を構成する複数の画素５１として、第２０の実施の形態の第１構成例の画素５１と、第２０の実施の形態の第２構成例の画素５１とが混在してもよい。
＜位相差遮光膜を持たない変形例＞
上述した第２０の実施の形態の第１構成例および第２構成例では、オンチップレンズ６２と基板６１との間に、位相差遮光膜１８０１または１８１１が形成された構成について説明した。
しかしながら、位相差遮光膜１８０１または１８１１を有さない画素５１であっても、モード１乃至モード５の５種類の駆動方法のうち、第１のタップTAと第２のタップTBの両方を同時に正の電圧を印加するモード２乃至モード５の駆動を用いれば、位相差情報を取得可能である。例えば、１個のオンチップレンズ１８２１下の複数画素のうち、片側半分の画素５１をモード２乃至モード５で駆動することで、位相差情報を取得することができる。１画素につき１個のオンチップレンズ６２が配置された構成でも、モード２乃至モード５で駆動することで、位相差情報を取得することができる。
従って、位相差遮光膜１８０１または１８１１を有さない画素５１で、モード２乃至モード５の駆動を行うことで、位相差情報を取得してもよい。この場合でも、検出された位相差情報により、焦点位置を割り出し、深度方向の精度を向上させることができる。
なお、位相差遮光膜１８０１または１８１１を有さない画素５１において、モード１の駆動を使って位相差情報を取得したい場合には、光源から照射する照射光を、間欠なく連続照射される連続光とすれば、位相差情報を取得することができる。
＜第２１の実施の形態＞
次に、第１のタップTAと第２のタップTBの信号の配分比から求める測距情報以外の補助情報として、偏光度情報を取得できる受光素子１の構成例について説明する。
図９１は、第２１の実施の形態に係る画素の断面図を示している。
図９１においては、上述した第２０の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図９１の第２１の実施の形態では、オンチップレンズ６２と基板６１との間に、偏光子フィルタ１８４１が形成されている。第２１の実施の形態に係る画素５１は、偏光子フィルタ１８４１が設けられている点以外は、例えば、図２に示した第１の実施の形態や、図３６で説明した第１４または第１５の実施の形態と同様に構成されている。
偏光子フィルタ１８４１、オンチップレンズ６２、並びに、第１のタップTAおよび第２のタップTBは、図９２のAまたはBのいずれかの配置とされている。
図９２のAは、第２１の実施の形態における、偏光子フィルタ１８４１、オンチップレンズ６２、並びに、第１のタップTAおよび第２のタップTBの第１の配置例を示す平面図である。
偏光子フィルタ１８４１は、図９２のAに示されるように、０度、４５度、１３５度、または、１３５度のいずれかの偏光方向を有し、偏光方向が４５度ずつ異なる４種類の偏光子フィルタ１８４１が、２×２の４画素単位で、画素アレイ部２０内の所定の画素５１に形成されている。
オンチップレンズ６２は、画素単位に設けられ、第１のタップTAおよび第２のタップTBの位置関係は、全画素で同一である。
図９２のBは、第２１の実施の形態における、偏光子フィルタ１８４１、オンチップレンズ６２、並びに、第１のタップTAおよび第２のタップTBの第２の配置例を示す平面図である。
偏光子フィルタ１８４１は、図９２のBに示されるように、０度、４５度、１３５度、または、１３５度のいずれかの偏光方向を有し、偏光方向が４５度ずつ異なる４種類の偏光子フィルタ１８４１が、２×２の４画素単位で、画素アレイ部２０内の所定の画素５１に形成されている。
オンチップレンズ６２は、画素単位に設けられ、第１のタップTAおよび第２のタップTBの位置関係は、横方向に隣り合う画素で反対である。換言すれば、第１のタップTAおよび第２のタップTBの配置が反対となる画素列が横方向に交互に配置されている。
偏光子フィルタ１８４１を備える画素５１の駆動方法は、第２０の実施の形態において図８８を参照して説明したモード１乃至モード５の５種類の駆動方法が可能である。
第２１の実施の形態では、画素アレイ部２０に配列された複数の画素５１のうち、一部の複数の画素５１が、図９１および図９２に示したような、偏光子フィルタ１８４１を備えている。
偏光子フィルタ１８４１を備える画素５１をモード１乃至モード５のいずれかで駆動することにより、偏光度情報を取得することができる。取得した偏光度情報により、被写体である物体面の表面状態（凹凸）及び相対距離差についての情報を取得したり、反射方向を算出したり、ガラス等の透明物体自体および透明物体の先の物体までの測距情報を取得することができる。
また、光源から照射する照射光の周波数を複数種類設定し、周波数ごとに偏光方向を異ならせることにより、多重周波数の並列測距が可能となる。例えば、２０MHｚ、４０MHｚ、６０MHｚ、１００MHｚの４種類の照射光を同時に照射し、それぞれの偏光方向を、偏光子フィルタ１８４１の偏光方向に合わせて、０度、４５度、１３５度、１３５度とすることにより、４種類の照射光の反射光を同時に受光して、測距情報を取得することができる。
なお、受光素子１の画素アレイ部２０の全ての画素５１が、偏光子フィルタ１８４１を備えた画素５１としてもよい。
＜第２２の実施の形態＞
次に、第１のタップTAと第２のタップTBの信号の配分比から求める測距情報以外の補助情報として、RGBの波長ごとの感度情報を取得できる受光素子１の構成例について説明する。
図９３は、第２２の実施の形態に係る画素の断面図を示している。
第２２の実施の形態では、受光素子１は、画素アレイ部２０の一部の画素５１として、図９３のAまたはBの少なくとも一方の画素５１を有している。
図９３のAおよびBにおいては、上述した第２０の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図９３のAに示される画素５１は、オンチップレンズ６２と基板６１との間に、R(Red)、G(Green)、またはB(Blue)のいずれかの波長を透過させるカラーフィルタ１８６１が形成されている。図９３のAに示される画素５１は、カラーフィルタ１８６１が設けられている点以外は、例えば、図２に示した第１の実施の形態や、図３６で説明した第１４または第１５の実施の形態と同様に構成されている。
一方、図９３のBでは、オンチップレンズ６２と基板６１との間に、赤外光をカットするIRカットフィルタ１８７１とカラーフィルタ１８７２とが積層されて形成されている画素５１と、IRカットフィルタ１８７１とカラーフィルタ１８７２が形成されていない画素５１とが隣接して配置されている。そして、IRカットフィルタ１８７１とカラーフィルタ１８７２が形成されている画素５１の基板６１には、第１のタップTAおよび第２のタップTBではなく、フォトダイオード１８８１が形成されている。さらに、フォトダイオード１８８１が形成されている画素５１の画素境界部には、隣接画素と基板６１を分離する画素分離部１８８２が形成されている。画素分離部１８８２は、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの金属材料、ポリシリコンなどの導電性材料の外周を、絶縁膜で覆う形で形成されている。画素分離部１８８２により、隣接画素との電子の移動が制限される。フォトダイオード１８８１を有する画素５１は、第１のタップTAおよび第２のタップTBを有する画素５１とは異なる制御配線を介して別駆動される。その他の構成は、例えば、図２に示した第１の実施の形態や、図３６で示した第１４の実施の形態と同様である。
図９４のAは、図９３のAに示した画素５１が２×２で配列された４画素領域におけるカラーフィルタ１８６１の配置を示す平面図である。
２×２の４画素領域に対して、カラーフィルタ１８６１は、Gを透過させるフィルタ、Rを透過させるフィルタ、Bを透過させるフィルタ、および、IRを透過させるフィルタからなる４種類を２×２で配列した構成とされている。
図９４のBは、図９３のAに示した画素５１が２×２で配列された４画素領域についての図９３のAのA-A’線における平面図である。
図９３のAに示される画素５１では、第１のタップTAおよび第２のタップTBが画素単位に配置されている。
図９４のCは、図９３のBに示した画素５１が２×２で配列された４画素領域におけるカラーフィルタ１８７２の配置を示す平面図である。
２×２の４画素領域に対して、カラーフィルタ１８７２は、Gを透過させるフィルタ、Rを透過させるフィルタ、Bを透過させるフィルタ、および、エア（フィルタなし）からなる４種類を２×２で配列した構成とされている。なお、エアの代わりに、全波長（R,G,B,IR）を透過させるクリアフィルタを配置してもよい。
カラーフィルタ１８７において、Gを透過させるフィルタ、Rを透過させるフィルタ、Bを透過させるフィルタの上層には、図９３のBに示したように、IRカットフィルタ１８７１が配置されている。
図９４のDは、図９３のBに示した画素５１が２×２で配列された４画素領域についての図９３のBのB-B’線における平面図である。
２×２の４画素領域の基板６１部分には、G、R、または、Bを透過させるフィルタを有する画素５１には、フォトダイオード１８８１が形成され、エア（フィルタなし）を有する画素５１には、第１のタップTAおよび第２のタップTBが形成されている。また、フォトダイオード１８８１が形成されている画素５１の画素境界部には、隣接画素と基板６１を分離する画素分離部１８８２が形成されている。
以上のように、図９３のAに示した画素５１は、図９４のAに示したカラーフィルタ１８６１と、図９４のBに示した光電変換領域との組み合わせを有し、図９３のBに示した画素５１は、図９４のCに示したカラーフィルタ１８７２と、図９４のDに示した光電変換領域との組み合わせを有する。
しかしながら、図９４のAおよびCのカラーフィルタと、図９４のBおよびDの光電変換領域との組み合わせは入れ替えてもよい。すなわち、第２２の実施の形態における画素５１の構成として、図９４のAに示したカラーフィルタ１８６１と、図９４のDに示した光電変換領域とを組み合わせた構成、または、図９４のCに示したカラーフィルタ１８７２と、図９４のBに示した光電変換領域を組み合わせた構成とすることもできる。
第１のタップTAおよび第２のタップTBを備える画素５１の駆動は、図８８を参照して説明したモード１乃至モード５の５種類の駆動方法が可能である。
フォトダイオード１８８１を有する画素５１の駆動は、第１のタップTAおよび第２のタップTBを有する画素５１の駆動とは別に、通常のイメージセンサの画素と同様の駆動が行われる。
第２２の実施の形態によれば、受光素子１は、第１のタップTAおよび第２のタップTBを備える画素５１が複数配列された画素アレイ部２０の一部として、図９３のAに示したような、第１のタップTAおよび第２のタップTBが形成された基板６１の光入射面側にカラーフィルタ１８６１を備えた画素５１を備えることができる。これにより、G、R、B、および、IRの波長ごとに、信号を取得することができ、物体識別力を向上させることができる。
また、第２２の実施の形態によれば、受光素子１は、第１のタップTAおよび第２のタップTBを備える画素５１が複数配列された画素アレイ部２０の一部として、図９３のBに示したような、第１のタップTAおよび第２のタップTBに代えてフォトダイオード１８８１を基板６１内に有し、光入射面側にカラーフィルタ１８７２を備えた画素５１を備えることができる。これにより、イメージセンサと同様のG信号、R信号、および、B信号を取得することができ、物体識別力を向上させることができる。
さらに、図９３のAに示した第１のタップTAおよび第２のタップTBとカラーフィルタ１８６１とを備えた画素５１と、図９３のBに示したフォトダイオード１８８１とカラーフィルタ１８７２とを備えた画素５１の両方が、画素アレイ部２０内に形成されてもよい。
また、受光素子１の画素アレイ部２０の全ての画素５１が、図９４のAとBの組み合わせによる画素、図９４のCとDの組み合わせによる画素、図９４のAとDの組み合わせによる画素、図９４のCとBの組み合わせによる画素、の少なくとも１種類で構成されてもよい。
＜測距モジュールの構成例＞
図９５は、図１の受光素子１を用いて測距情報を出力する測距モジュールの構成例を示すブロック図である。
測距モジュール５０００は、発光部５０１１、発光制御部５０１２、および、受光部５０１３を備える。
発光部５０１１は、所定波長の光を発する光源を有し、周期的に明るさが変動する照射光を発して物体に照射する。例えば、発光部５０１１は、光源として、波長が７８０nm乃至１０００nmの範囲の赤外光を発する発光ダイオードを有し、発光制御部５０１２から供給される矩形波の発光制御信号ＣＬＫｐに同期して、照射光を発生する。
なお、発光制御信号ＣＬＫｐは、周期信号であれば、矩形波に限定されない。例えば、発光制御信号ＣＬＫｐは、サイン波であってもよい。
発光制御部５０１２は、発光制御信号ＣＬＫｐを発光部５０１１および受光部５０１３に供給し、照射光の照射タイミングを制御する。この発光制御信号ＣＬＫｐの周波数は、例えば、２０メガヘルツ（ＭＨｚ）である。なお、発光制御信号ＣＬＫｐの周波数は、２０メガヘルツ（ＭＨｚ）に限定されず、５メガヘルツ（ＭＨｚ）などであってもよい。
受光部５０１３は、物体から反射した反射光を受光し、受光結果に応じて距離情報を画素ごとに算出し、物体までの距離を画素ごとに階調値で表したデプス画像を生成して、出力する。
受光部５０１３には、上述した受光素子１が用いられ、受光部５０１３としての受光素子１は、例えば、発光制御信号ＣＬＫｐに基づいて、画素アレイ部２０の各画素５１の信号取り出し部６５−１および６５−２それぞれの電荷検出部（N＋半導体領域７１）で検出された信号強度から、距離情報を画素ごとに算出する。
以上のように、間接ToF方式により被写体までの距離情報を求めて出力する測距モジュール５０００の受光部５０１３として、図１の受光素子１を組み込むことができる。測距モジュール５０００の受光部５０１３として、上述した各実施の形態の受光素子１、具体的には、裏面照射型として画素感度を向上させた受光素子を採用することにより、測距モジュール５０００としての測距特性を向上させることができる。
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図９６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図９６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図９６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図９７は、撮像部１２０３１の設置位置の例を示す図である。
図９７では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図９７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。
マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば図１に示した受光素子１を撮像部１２０３１に適用することで、感度等の特性を向上させることができる。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、以上において説明した２以上の実施の形態を適宜組み合わせることも勿論可能である。すなわち、例えば画素の感度等のどの特性を優先するかに応じて、画素内に設ける信号取り出し部の個数や配置位置、信号取り出し部の形状や共有構造とするか否か、オンチップレンズの有無、画素間遮光部の有無、分離領域の有無、オンチップレンズや基板の厚み、基板の種類や膜設計、光入射面へのバイアスの有無、反射部材の有無などを適切に選択することが可能である。
また、上述した実施の形態においては、信号キャリアとして電子を用いる例について説明したが、光電変換で発生した正孔を信号キャリアとして用いるようにしてもよい。そのような場合、信号キャリアを検出するための電荷検出部がP＋半導体領域により構成され、基板内に電界を発生させるための電圧印加部がN＋半導体領域により構成されるようにし、信号取り出し部に設けられた電荷検出部において、信号キャリアとしての正孔が検出されるようにすればよい。
本技術によればCAPDセンサを、裏面照射型の受光素子の構成とすることで、測距特性を向上させることができる。
なお、上述した実施の形態は、基板６１に形成されたP＋半導体領域７３に直接電圧を印加し、発生させた電界によって光電変換された電荷を移動させる駆動方式で記載したが、本技術は、その駆動方式に限定されず、他の駆動方式にも適用することができる。例えば、基板６１に形成した第１および第２の転送トランジスタと第１および第２の浮遊拡散領域を用いて、第１および第２の転送トランジスタのゲートにそれぞれ所定の電圧を印加することによって光電変換された電荷をそれぞれ第１の転送トランジスタを介して第１の浮遊拡散領域に、または、第２の転送トランジスタを介して第２の浮遊拡散領域に振り分けて蓄積させる駆動方式であってもよい。その場合、基板６１に形成された第１および第２の転送トランジスタは、それぞれ、ゲートに所定の電圧が印加される第１および第２の電圧印加部として機能し、基板６１に形成された第１および第２の浮遊拡散領域は、それぞれ、光電変換により発生した電荷を検出する第１および第２の電荷検出部として機能する。
また、言い換えれば、基板６１に形成されたP＋半導体領域７３に直接電圧を印加し、発生させた電界によって光電変換された電荷を移動させる駆動方式において、第１および第２の電圧印加部とした２つのP＋半導体領域７３は、所定の電圧が印加される制御ノードであり、第１および第２の電荷検出部とした２つのN＋半導体領域７１は、電荷を検出する検出ノードである。基板６１に形成された第１および第２の転送トランジスタのゲートに所定の電圧を印加し、光電変換された電荷を第１の浮遊拡散領域または第２の浮遊拡散領域に振り分けて蓄積させる駆動方式では、第１および第２の転送トランジスタのゲートが、所定の電圧が印加される制御ノードであり、基板６１に形成された第１および第２の浮遊拡散領域が、電荷を検出する検出ノードである。
また、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第１の電圧が印加される第１の電圧印加部と、
前記第１の電圧とは異なる第２の電圧が印加される第２の電圧印加部と、
前記第１の電圧印加部の周囲に配置される第１の電荷検出部と、
前記第２の電圧印加部の周囲に配置される第２の電荷検出部と
を備え、
前記配線層は、電源線より太い線幅のグランド線を少なくとも１本有する
受光素子。
（２）
前記配線層は、反射部材を備える１層を少なくとも有し、
前記反射部材は、平面視において前記第１の電荷検出部または前記第２の電荷検出部と重なるように設けられている
前記（１）に記載の受光素子。
（３）
前記配線層は、遮光部材を備える１層を少なくとも有し、
前記遮光部材は、平面視において前記第１の電荷検出部または前記第２の電荷検出部と重なるように設けられている
前記（１）または（２）に記載の受光素子。
（４）
前記配線層は、所定の１つの層において、１画素列に２本の前記グランド線を有し、
２本の前記グランド線は、対称に配置されている
請求項１に記載の受光素子。
前記（１）乃至（３）のいずれかに記載の受光素子。
（５）
前記第１の電荷検出部または前記第２の電荷検出部で検出された信号を伝送する垂直信号線の両側は、同一線幅のグランド線である
前記（１）乃至（４）のいずれかに記載の受光素子。
（６）
１つの画素列に対して、４本の前記垂直信号線を有し、２行の前記信号を同時に伝送する
前記（５）に記載の受光素子。
（７）
前記グランド線は、内側に複数の間隙を有する
前記（１）乃至（６）のいずれかに記載の受光素子。
（８）
前記複数の間隙は、垂直方向に規則的に配列されている
前記（１）乃至（７）のいずれかに記載の受光素子。
（９）
前記第１の電圧印加部および前記第２の電圧印加部の中間線を基準に、前記中間線に近い側から順に、切替トランジスタ、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタが、垂直方向に並んで配置されている
前記（１）乃至（８）のいずれかに記載の受光素子。
（１０）
前記電源線または前記グランド線の少なくとも一方は、第１の配線層において水平方向に延びる水平配線と、第２の配線層において垂直方向に伸びる垂直配線とを有し、
画素アレイ部内において平面視で前記水平配線と前記垂直配線とで格子状となるように配線されている
前記（１）乃至（９）のいずれかに記載の受光素子。
（１１）
前記第１および第２の電圧印加部は、それぞれ前記半導体層に形成された第１および第２のP型半導体領域で構成される
前記（１）乃至（１０）のいずれかに記載の受光素子。
（１２）
前記第１および第２の電圧印加部は、それぞれ前記半導体層に形成された第１および第２の転送トランジスタで構成される
前記（１）乃至（１０）のいずれかに記載の受光素子。
（１３）
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第１の電圧が印加される第１の電圧印加部と、
前記第１の電圧とは異なる第２の電圧が印加される第２の電圧印加部と、
前記第１の電圧印加部の周囲に配置される第１の電荷検出部と、
前記第２の電圧印加部の周囲に配置される第２の電荷検出部と
を備え、
前記配線層は、電源線より太い線幅のグランド線を少なくとも１本有する
受光素子と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備える測距モジュール。
１ 受光素子， ２０ 画素アレイ部， ２１ タップ駆動部， ２２ 垂直駆動部， ２９ 垂直信号線， ３０ 電圧供給線， ５１ 画素， ５１X 遮光画素， ６１ 基板， ６２ オンチップレンズ， ６３ 画素間遮光膜， ６４ 酸化膜， ６５，６５−１，６５−２ 信号取り出し部， ６６ 固定電荷膜， ７１−１，７１−２，７１ N＋半導体領域， ７３−１，７３−２，７３ P＋半導体領域， ４４１−１，４４１−２，４４１ 分離領域， ４７１−１，４７１−２，４７１ 分離領域， ６３１ 反射部材， ７２１ 転送トランジスタ， ７２２ FD， ７２３ リセットトランジスタ， ７２４ 増幅トランジスタ， ７２５ 選択トランジスタ， ７２７ 付加容量， ７２８ 切替トランジスタ， ７４１ 電圧供給線， ８１１ 多層配線層， ８１２ 層間絶縁膜， ８１３ 電源線， ８１４ 電圧印加配線， ８１５ 反射部材， ８１６ 電圧印加配線， ８１７ 制御線， M１乃至M５ 金属膜， １０２１ Pウェル領域， １０２２ P型半導体領域， １０３１ Pウェル領域， １０３２，１０３３ 酸化膜， １０５１ 有効画素領域， １０５２ 無効画素領域， １０６１ N型拡散層， １０７１ 画素分離部， １１０１ 電荷排出領域， １１０２ OPB領域， １１２１ 開口画素領域， １１２２ 遮光画素領域， １１２３ N型領域， １１３１ N型拡散層， １２０１，１２１１ 基板， １２３１ 画素アレイ領域， １２３２ エリア制御回路， １２５１ MIX接合部， １２５２ DET接合部， １２５３ 電圧供給線， １２６１ 周辺部， １３１１ 電極部， １３１１A 埋め込み部， １３１１B 突き出し部， １３１２ P＋半導体領域， １３１３ 絶縁膜， １３１４ ホール濃度強化層， １４０１，１４０１A乃至１４０１D 電源線， １４１１，１４１１A乃至E VSS配線， １４２１ 間隙， １５１１ 垂直配線， １５１２ 水平配線， １５１３ 配線， １５２１ 第１の配線層， １５２２ 第２の配線層， １５２３ 第３の配線層， １５４２，１５４３ 外周部， １８０１， １８１１ 位相差遮光膜， １８２１ オンチップレンズ， １８４１ 偏光子フィルタ， １８６１ カラーフィルタ， １８７１ IRカットフィルタ， １８７２ カラーフィルタ， １８８１ フォトダイオード， １８８２ 画素分離部， ５０００ 測距モジュール， ５０１１ 発光部， ５０１２ 発光制御部， ５０１３ 受光部

Claims (13)

  1. オンチップレンズと、
    配線層と、
    前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
    前記半導体層は、
    第１の電圧が印加される第１の電圧印加部と、
    前記第１の電圧とは異なる第２の電圧が印加される第２の電圧印加部と、
    前記第１の電圧印加部の周囲に配置される第１の電荷検出部と、
    前記第２の電圧印加部の周囲に配置される第２の電荷検出部と
    を備え、
    前記配線層は、電源線より太い線幅のグランド線を少なくとも１本有する
    受光素子。
  2. 前記配線層は、反射部材を備える１層を少なくとも有し、
    前記反射部材は、平面視において前記第１の電荷検出部または前記第２の電荷検出部と重なるように設けられている
    請求項１に記載の受光素子。
  3. 前記配線層は、遮光部材を備える１層を少なくとも有し、
    前記遮光部材は、平面視において前記第１の電荷検出部または前記第２の電荷検出部と重なるように設けられている
    請求項１に記載の受光素子。
  4. 前記配線層は、所定の１つの層において、１画素列に２本の前記グランド線を有し、
    ２本の前記グランド線は、対称に配置されている
    請求項１に記載の受光素子。
  5. 前記第１の電荷検出部または前記第２の電荷検出部で検出された信号を伝送する垂直信号線の両側は、同一線幅のグランド線である
    請求項１に記載の受光素子。
  6. １つの画素列に対して、４本の前記垂直信号線を有し、２行の前記信号を同時に伝送する
    請求項５に記載の受光素子。
  7. 前記グランド線は、内側に複数の間隙を有する
    請求項１に記載の受光素子。
  8. 前記複数の間隙は、垂直方向に規則的に配列されている
    請求項７に記載の受光素子。
  9. 前記第１の電圧印加部および前記第２の電圧印加部の中間線を基準に、前記中間線に近い側から順に、切替トランジスタ、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタが、垂直方向に並んで配置されている
    請求項１に記載の受光素子。
  10. 前記電源線または前記グランド線の少なくとも一方は、第１の配線層において水平方向に延びる水平配線と、第２の配線層において垂直方向に伸びる垂直配線とを有し、
    画素アレイ部内において平面視で前記水平配線と前記垂直配線とで格子状となるように配線されている
    請求項１に記載の受光素子。
  11. 前記第１および第２の電圧印加部は、それぞれ前記半導体層に形成された第１および第２のP型半導体領域で構成される
    請求項１に記載の受光素子。
  12. 前記第１および第２の電圧印加部は、それぞれ前記半導体層に形成された第１および第２の転送トランジスタで構成される
    請求項１に記載の受光素子。
  13. オンチップレンズと、
    配線層と、
    前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
    前記半導体層は、
    第１の電圧が印加される第１の電圧印加部と、
    前記第１の電圧とは異なる第２の電圧が印加される第２の電圧印加部と、
    前記第１の電圧印加部の周囲に配置される第１の電荷検出部と、
    前記第２の電圧印加部の周囲に配置される第２の電荷検出部と
    を備え、
    前記配線層は、電源線より太い線幅のグランド線を少なくとも１本有する
    受光素子と、
    周期的に明るさが変動する照射光を照射する光源と、
    前記照射光の照射タイミングを制御する発光制御部と
    を備える測距モジュール。
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