以下、図面を参照して、本技術を適用した実施の形態について説明する。
<第1の実施の形態>
<受光素子の構成例>
本技術は、CAPDセンサを裏面照射型の構成とすることで、画素感度等の特性を向上させることができるようにするものである。
本技術は、例えば間接ToF方式により測距を行う測距システムを構成する受光素子や、そのような受光素子を有する撮像装置などに適用することが可能である。
例えば測距システムは、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。この場合、ジェスチャ認識の結果は、例えばカーナビゲーションシステムの操作等に用いることができる。
図1は、本技術を適用した受光素子の一実施の形態の構成例を示すブロック図である。
図1に示す受光素子1は、裏面照射型のCAPDセンサであり、例えば、測距機能を有する撮像装置に設けられている。
受光素子1は、図示せぬ半導体基板上に形成された画素アレイ部20と、画素アレイ部20と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、タップ駆動部21、垂直駆動部22、カラム処理部23、水平駆動部24、およびシステム制御部25から構成されている。
受光素子1には、さらに信号処理部31およびデータ格納部32も設けられている。なお、信号処理部31およびデータ格納部32は、受光素子1と同じ基板上に搭載してもよいし、撮像装置における受光素子1とは別の基板上に配置するようにしてもよい。
画素アレイ部20は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する画素51が行方向および列方向の行列状に2次元配置された構成となっている。すなわち、画素アレイ部20は、入射した光を光電変換し、その結果得られた電荷に応じた信号を出力する画素51を複数有している。ここで、行方向とは、水平方向の画素51の配列方向を言い、列方向とは、垂直方向の画素51の配列方向を言う。行方向は、図中、横方向であり、列方向は、図中、縦方向である。
画素51は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた画素信号を出力する。画素51は、所定の電圧MIX0(第1の電圧)を印加して、光電変換された電荷を検出する第1のタップTAと、所定の電圧MIX1(第2の電圧)を印加して、光電変換された電荷を検出する第2のタップTBとを有する。
タップ駆動部21は、画素アレイ部20の各画素51の第1のタップTAに、所定の電圧供給線30を介して所定の電圧MIX0を供給し、第2のタップTBに、所定の電圧供給線30を介して所定の電圧MIX1を供給する。したがって、画素アレイ部20の1つの画素列には、電圧MIX0を伝送する電圧供給線30と、電圧MIX1を伝送する電圧供給線30の2本の電圧供給線30が配線されている。
画素アレイ部20において、行列状の画素配列に対して、画素行ごとに画素駆動線28が行方向に沿って配線され、各画素列に2つの垂直信号線29が列方向に沿って配線されている。例えば画素駆動線28は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図1では、画素駆動線28について1本の配線として示しているが、1本に限られるものではない。画素駆動線28の一端は、垂直駆動部22の各行に対応した出力端に接続されている。
垂直駆動部22は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部20の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部22は、垂直駆動部22を制御するシステム制御部25とともに、画素アレイ部20の各画素の動作を制御する駆動部を構成している。
垂直駆動部22による駆動制御に応じて画素行の各画素51から出力される信号は、垂直信号線29を通してカラム処理部23に入力される。カラム処理部23は、各画素51から垂直信号線29を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部23は、信号処理としてノイズ除去処理やAD(Analog to Digital)変換処理などを行う。
水平駆動部24は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部23の画素列に対応する単位回路を順番に選択する。この水平駆動部24による選択走査により、カラム処理部23において単位回路ごとに信号処理された画素信号が順番に出力される。
システム制御部25は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、タップ駆動部21、垂直駆動部22、カラム処理部23、および水平駆動部24などの駆動制御を行う。
信号処理部31は、少なくとも演算処理機能を有し、カラム処理部23から出力される画素信号に基づいて演算処理等の種々の信号処理を行う。データ格納部32は、信号処理部31での信号処理にあたって、その処理に必要なデータを一時的に格納する。
<画素の構成例>
次に、画素アレイ部20に設けられた画素の構成例について説明する。画素アレイ部20に設けられた画素は、例えば図2に示すように構成される。
図2は、画素アレイ部20に設けられた1つの画素51の断面を示しており、この画素51は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。
画素51は、例えばシリコン基板等のP型の半導体層からなる基板61と、その基板61上に形成されたオンチップレンズ62とを有している。
例えば基板61は、図中、縦方向の厚さ、つまり基板61の面と垂直な方向の厚さが20μm以下となるようになされている。なお、基板61の厚さは20μm以上であっても勿論よく、その厚さは受光素子1の目標とする特性等に応じて定められればよい。
また、基板61は、例えば1E+13オーダー以下の基板濃度とされた高抵抗のP‐Epi基板などとされ、基板61の抵抗(抵抗率)は例えば500[Ωcm]以上となるようになされている。
ここで、基板61の基板濃度と抵抗との関係は、例えば基板濃度6.48E+12[cm3]のときに抵抗2000[Ωcm]、基板濃度1.30E+13[cm3]のときに抵抗1000[Ωcm]、基板濃度2.59E+13[cm3]のときに抵抗500[Ωcm]、および基板濃度1.30E+14[cm3]のときに抵抗100[Ωcm]などとされる。
図2において、基板61の上側の面が基板61の裏面であり、外部からの光が基板61に入射される光入射面である。一方、基板61の下側の面が、基板61の表面であり、不図示の多層配線層が形成されている。基板61の光入射面上には、正の固定電荷を持つ単層膜または積層膜からなる固定電荷膜66が形成され、固定電荷膜66の上面に、外部から入射した光を集光して基板61内に入射させるオンチップレンズ62が形成されている。固定電荷膜66は、基板61の光入射面側をホールアキュミレーション状態にし、暗電流の発生を抑制する。
さらに画素51では、固定電荷膜66上における画素51の端部分には、隣接する画素間でのクロストークを防止するための画素間遮光膜63-1および画素間遮光膜63-2が形成されている。以下、画素間遮光膜63-1および画素間遮光膜63-2を特に区別する必要のない場合、単に画素間遮光膜63とも称する。
この例では、外部からの光はオンチップレンズ62を介して基板61内に入射するが、画素間遮光膜63は、外部から入射した光を、基板61における画素51に隣接して設けられた他の画素の領域に入射させないために形成されている。すなわち、外部からオンチップレンズ62に入射し、画素51と隣接する他の画素内へと向かう光が、画素間遮光膜63-1や画素間遮光膜63-2で遮光されて、隣接する他の画素内へ入射されることが防止される。
受光素子1は裏面照射型のCAPDセンサであるため、基板61の光入射面が、いわゆる裏面となり、この裏面上には配線等からなる配線層は形成されていない。また、基板61における光入射面とは反対側の面の部分には、画素51内に形成されたトランジスタ等を駆動するための配線や、画素51から信号を読み出すための配線などが形成された配線層が積層により形成されている。
基板61内における光入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜64と、信号取り出し部65-1および信号取り出し部65-2とが形成されている。信号取り出し部65-1は、図1で説明した第1のタップTAに相当し、信号取り出し部65-2は、図1で説明した第2のタップTBに相当する。
この例では、基板61の光入射面とは反対側の面近傍における画素51の中心部分に酸化膜64が形成されており、その酸化膜64の両端にそれぞれ信号取り出し部65-1および信号取り出し部65-2が形成されている。
ここで、信号取り出し部65-1は、N型半導体領域であるN+半導体領域71-1およびN+半導体領域71-1よりもドナー不純物の濃度が低いN-半導体領域72-1と、P型半導体領域であるP+半導体領域73-1およびP+半導体領域73-1よりもアクセプター不純物濃度が低いP-半導体領域74-1とを有している。ここで、ドナー不純物とは、例えばSiに対してのリン(P)やヒ素(As)等の元素の周期表で5族に属する元素が挙げられ、アクセプター不純物とは、例えばSiに対してのホウ素(B)等の元素の周期表で3族に属する元素が挙げられる。ドナー不純物となる元素をドナー元素、アクセプター不純物となる元素をアクセプター元素と称する。
図2において、基板61の光入射面とは反対側の面の表面内側部分における、酸化膜64の右側に隣接する位置に、N+半導体領域71-1が形成されている。また、N+半導体領域71-1の図中、上側に、そのN+半導体領域71-1を覆うように(囲むように)N-半導体領域72-1が形成されている。
さらに、N+半導体領域71-1の右側に、P+半導体領域73-1が形成されている。また、P+半導体領域73-1の図中、上側に、そのP+半導体領域73-1を覆うように(囲むように)P-半導体領域74-1が形成されている。
さらに、P+半導体領域73-1の右側に、N+半導体領域71-1が形成されている。また、N+半導体領域71-1の図中、上側に、そのN+半導体領域71-1を覆うように(囲むように)N-半導体領域72-1が形成されている。
同様に、信号取り出し部65-2は、N型半導体領域であるN+半導体領域71-2およびN+半導体領域71-2よりもドナー不純物の濃度が低いN-半導体領域72-2と、P型半導体領域であるP+半導体領域73-2およびP+半導体領域73-2よりもアクセプター不純物濃度が低いP-半導体領域74-2とを有している。
図2において、基板61の光入射面とは反対側の面の表面内側部分における、酸化膜64の左側に隣接する位置に、N+半導体領域71-2が形成されている。また、N+半導体領域71-2の図中、上側に、そのN+半導体領域71-2を覆うように(囲むように)N-半導体領域72-2が形成されている。
さらに、N+半導体領域71-2の左側に、P+半導体領域73-2が形成されている。また、P+半導体領域73-2の図中、上側に、そのP+半導体領域73-2を覆うように(囲むように)P-半導体領域74-2が形成されている。
さらに、P+半導体領域73-2の左側に、N+半導体領域71-2が形成されている。また、N+半導体領域71-2の図中、上側に、そのN+半導体領域71-2を覆うように(囲むように)N-半導体領域72-2が形成されている。
基板61の光入射面とは反対側の面の表面内側部分における、画素51の端部分には、画素51の中心部分と同様の酸化膜64が形成されている。
以下、信号取り出し部65-1および信号取り出し部65-2を特に区別する必要のない場合、単に信号取り出し部65とも称することとする。
また、以下、N+半導体領域71-1およびN+半導体領域71-2を特に区別する必要のない場合、単にN+半導体領域71とも称し、N-半導体領域72-1およびN-半導体領域72-2を特に区別する必要のない場合、単にN-半導体領域72とも称することとする。
さらに、以下、P+半導体領域73-1およびP+半導体領域73-2を特に区別する必要のない場合、単にP+半導体領域73とも称し、P-半導体領域74-1およびP-半導体領域74-2を特に区別する必要のない場合、単にP-半導体領域74とも称することとする。
また、基板61では、N+半導体領域71-1とP+半導体領域73-1との間には、それらの領域を分離するための分離部75-1が酸化膜等により形成されている。同様にN+半導体領域71-2とP+半導体領域73-2との間にも、それらの領域を分離するための分離部75-2が酸化膜等により形成されている。以下、分離部75-1および分離部75-2を特に区別する必要のない場合、単に分離部75とも称することとする。
基板61に設けられたN+半導体領域71は、外部から画素51に入射してきた光の光量、すなわち基板61による光電変換により発生した信号キャリアの量を検出するための電荷検出部として機能する。なお、N+半導体領域71の他に、ドナー不純物濃度が低いN-半導体領域72も含めて電荷検出部と捉えることもできる。また、P+半導体領域73は、多数キャリア電流を基板61に注入するための、すなわち基板61に直接電圧を印加して基板61内に電界を発生させるための電圧印加部として機能する。なお、P+半導体領域73の他に、アクセプター不純物濃度が低いP-半導体領域74も含めて電圧印加部と捉えることもできる。
画素51では、N+半導体領域71-1には、直接、図示せぬ浮遊拡散領域であるFD(Floating Diffusion)部(以下、特にFD部Aとも称する)が接続されており、さらにそのFD部Aは、図示せぬ増幅トランジスタ等を介して垂直信号線29に接続されている。
同様に、N+半導体領域71-2には、直接、FD部Aとは異なる他のFD部(以下、特にFD部Bとも称する)が接続されており、さらにそのFD部Bは、図示せぬ増幅トランジスタ等を介して垂直信号線29に接続されている。ここで、FD部AとFD部Bとは互いに異なる垂直信号線29に接続されている。
例えば間接ToF方式により対象物までの距離を測定しようとする場合、受光素子1が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、受光素子1の基板61は入射してきた反射光(赤外光)を受光して光電変換する。タップ駆動部21は、画素51の第1のタップTAと第2のタップTBを駆動し、光電変換により得られた電荷DETに応じた信号をFD部AとFD部Bとに振り分ける。
例えばあるタイミングでは、タップ駆動部21は、コンタクト等を介して2つのP+半導体領域73に電圧を印加する。具体的には、例えばタップ駆動部21は、第1のタップTAであるP+半導体領域73-1にMIX0=1.5Vの電圧を印加し、第2のタップTBであるP+半導体領域73-2にはMIX1=0Vの電圧を印加する。
すると、基板61における2つのP+半導体領域73の間に電界が発生し、P+半導体領域73-1からP+半導体領域73-2へと電流が流れる。この場合、基板61内の正孔(ホール)はP+半導体領域73-2の方向へと移動することになり、電子はP+半導体領域73-1の方向へと移動することになる。
したがって、このような状態でオンチップレンズ62を介して外部からの赤外光(反射光)が基板61内に入射し、その赤外光が基板61内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP+半導体領域73間の電界によりP+半導体領域73-1の方向へと導かれ、N+半導体領域71-1内へと移動する。
この場合、光電変換で発生した電子が、画素51に入射した赤外光の量、すなわち赤外光の受光量に応じた信号を検出するための信号キャリアとして用いられることになる。
これにより、N+半導体領域71-1には、N+半導体領域71-1内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Aや増幅トランジスタ、垂直信号線29等を介してカラム処理部23で検出される。
すなわち、N+半導体領域71-1の蓄積電荷DET0が、そのN+半導体領域71-1に直接接続されたFD部Aに転送され、FD部Aに転送された電荷DET0に応じた信号が増幅トランジスタや垂直信号線29を介してカラム処理部23により読み出される。そして、読み出された信号に対して、カラム処理部23においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部31へと供給される。
この画素信号は、N+半導体領域71-1により検出された電子に応じた電荷量、すなわちFD部Aに蓄積された電荷DET0の量を示す信号となる。換言すれば、画素信号は画素51で受光された赤外光の光量を示す信号であるともいうことができる。
なお、このときN+半導体領域71-1における場合と同様にしてN+半導体領域71-2で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
また、次のタイミングでは、これまで基板61内で生じていた電界と反対方向の電界が発生するように、タップ駆動部21によりコンタクト等を介して2つのP+半導体領域73に電圧が印加される。具体的には、例えば第1のタップTAであるP+半導体領域73-1にはMIX0=0Vの電圧が印加され、第2のタップTBであるP+半導体領域73-2にMIX1=1.5Vの電圧が印加される。
これにより、基板61における2つのP+半導体領域73の間で電界が発生し、P+半導体領域73-2からP+半導体領域73-1へと電流が流れる。
このような状態でオンチップレンズ62を介して外部からの赤外光(反射光)が基板61内に入射し、その赤外光が基板61内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP+半導体領域73間の電界によりP+半導体領域73-2の方向へと導かれ、N+半導体領域71-2内へと移動する。
これにより、N+半導体領域71-2には、N+半導体領域71-2内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Bや増幅トランジスタ、垂直信号線29等を介してカラム処理部23で検出される。
すなわち、N+半導体領域71-2の蓄積電荷DET1が、そのN+半導体領域71-2に直接接続されたFD部Bに転送され、FD部Bに転送された電荷DET1に応じた信号が増幅トランジスタや垂直信号線29を介してカラム処理部23により読み出される。そして、読み出された信号に対して、カラム処理部23においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部31へと供給される。
なお、このときN+半導体領域71-2における場合と同様にしてN+半導体領域71-1で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
このようにして、同じ画素51において互いに異なる期間の光電変換で得られた画素信号が得られると、信号処理部31は、それらの画素信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。
このように互いに異なるN+半導体領域71へと信号キャリアを振り分けて、それらの信号キャリアに応じた信号に基づいて距離情報を算出する方法は、間接ToF方式と呼ばれている。
画素51における信号取り出し部65の部分を図2中、上から下方向、つまり基板61の面と垂直な方向に見ると、例えば図3に示すようにP+半導体領域73の周囲がN+半導体領域71により囲まれるような構造となっている。なお、図3において、図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図3に示す例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや端側の部分に信号取り出し部65が形成されている。特に、ここでは画素51内には2つの信号取り出し部65が形成されている。
そして、各信号取り出し部65では、その中心位置に矩形状にP+半導体領域73が形成されており、そのP+半導体領域73を中心として、P+半導体領域73の周囲が矩形状、より詳細には矩形枠形状のN+半導体領域71により囲まれている。すなわち、N+半導体領域71は、P+半導体領域73の周囲を囲むように形成されている。
また、画素51では、画素51の中心部分、すなわち矢印A11に示す部分に外部から入射してくる赤外光が集光されるようにオンチップレンズ62が形成されている。換言すれば、外部からオンチップレンズ62に入射した赤外光は、オンチップレンズ62により矢印A11に示す位置、つまり図2における酸化膜64の図2中、上側の位置に集光される。
したがって、赤外光は信号取り出し部65-1と信号取り出し部65-2との間の位置に集光されることになる。これにより、赤外光が画素51に隣接する画素へと入射してクロストークが発生してしまうことを抑制するとともに、信号取り出し部65に直接、赤外光が入射してしまうことも抑制することができる。
例えば赤外光が直接、信号取り出し部65に入射すると電荷分離効率、すなわちCmod(Contrast between active and inactive tap)やModulation contrastが低下してしまう。
ここで、光電変換で得られた電荷DETに応じた信号の読み出しが行われる方の信号取り出し部65、つまり光電変換で得られた電荷DETが検出されるべき信号取り出し部65をアクティブタップ(active tap)とも称することとする。
逆に、基本的には光電変換で得られた電荷DETに応じた信号の読み出しが行われない方の信号取り出し部65、つまりアクティブタップではない方の信号取り出し部65をイナクティブタップ(inactive tap)とも称することとする。
上述の例では、P+半導体領域73に1.5Vの電圧が印加される方の信号取り出し部65がアクティブタップであり、P+半導体領域73に0Vの電圧が印加される方の信号取り出し部65がイナクティブタップである。
Cmodは、以下の式(1)で計算され、入射した赤外光の光電変換で発生した電荷のうちの何%分の電荷がアクティブタップである信号取り出し部65のN+半導体領域71で検出できるか、つまり電荷に応じた信号を取り出せるかを表す指標であり、電荷分離効率を示している。式(1)において、I0は、2つの電荷検出部(P+半導体領域73)の一方で検出される信号であり、I1は、他方で検出される信号である。
Cmod={|I0-I1|/(I0+I1)}×100・・・(1)
したがって、例えば外部から入射した赤外光がイナクティブタップの領域に入射し、そのイナクティブタップ内で光電変換が行われると、光電変換により発生した信号キャリアである電子が、イナクティブタップ内のN+半導体領域71に移動してしまう可能性が高い。そうすると、光電変換により得られた一部の電子の電荷がアクティブタップ内のN+半導体領域71で検出されなくなり、Cmod、つまり電荷分離効率が低下してしまう。
そこで、画素51では、2つの信号取り出し部65から略等距離の位置にある画素51の中心部分付近に赤外光が集光されるようにすることで、外部から入射した赤外光がイナクティブタップの領域で光電変換されてしまう確率を低減させ、電荷分離効率を向上させることができる。また、画素51ではModulation contrastも向上させることができる。換言すれば、光電変換により得られた電子がアクティブタップ内のN+半導体領域71へと誘導され易くすることができる。
以上のような受光素子1によれば、以下のような効果を奏することができる。
すなわち、まず受光素子1は裏面照射型であることから、量子効率(QE)×開口率(FF(Fill Factor))を最大化することができ、受光素子1による測距特性を向上させることができる。
例えば図4の矢印W11に示すように、通常の表面照射型のイメージセンサは、光電変換部であるPD101における外部からの光が入射する光入射面側に配線102や配線103が形成された構造となっている。
そのため、例えば外部から矢印A21や矢印A22に示すように、ある程度の角度を持ってPD101に対して斜めに入射してくる光の一部は、配線102や配線103に遮られてPD101に入射されないようなことが生じる。
これに対して、裏面照射型のイメージセンサは、例えば矢印W12に示すように、光電変換部であるPD104における外部からの光が入射する光入射面とは反対側の面上に配線105や配線106が形成された構造となっている。
そのため、表面照射型における場合と比較して十分な開口率を確保することができる。すなわち、例えば外部から矢印A23や矢印A24に示すように、ある程度の角度を持ってPD104に対して斜めに入射してくる光は配線に遮られることなくPD104に入射する。これにより、より多くの光を受光して画素の感度を向上させることができる。
このような裏面照射型とすることにより得られる画素感度の向上効果は、裏面照射型のCAPDセンサである受光素子1においても得ることができる。
また、例えば表面照射型のCAPDセンサでは、矢印W13に示すように光電変換部であるPD111の内部における外部からの光が入射する光入射面側にタップと呼ばれる信号取り出し部112、より詳細にはタップのP+半導体領域やN+半導体領域が形成されている。また、表面照射型のCAPDセンサは、光入射面側に配線113や、信号取り出し部112に接続されたコンタクトやメタルなどの配線114が形成された構造となっている。
そのため、例えば外部から矢印A25や矢印A26に示すように、ある程度の角度を持ってPD111に対して斜めに入射してくる光の一部が配線113等に遮られてPD111に入射されないだけでなく、矢印A27に示すようにPD111に対して垂直に入射してくる光も配線114に遮られてPD111に入射されないようなことが生じる。
これに対して、裏面照射型のCAPDセンサは、例えば矢印W14に示すように、光電変換部であるPD115における外部からの光が入射する光入射面とは反対側の面の部分に信号取り出し部116が形成された構造となっている。また、PD115における光入射面とは反対側の面上には配線117や、信号取り出し部116に接続されたコンタクトやメタルなどの配線118が形成されている。
ここで、PD115は図2に示した基板61に対応し、信号取り出し部116は図2に示した信号取り出し部65に対応する。
このような構造の裏面照射型のCAPDセンサでは、表面照射型における場合と比較して十分な開口率を確保することができる。したがって、量子効率(QE)×開口率(FF)を最大化することができ、測距特性を向上させることができる。
すなわち、例えば外部から矢印A28や矢印A29に示すように、ある程度の角度を持ってPD115に対して斜めに入射してくる光は配線に遮られることなくPD115に入射する。同様に、矢印A30に示すようにPD115に対して垂直に入射してくる光も配線等に遮られることなくPD115に入射する。
このように、裏面照射型のCAPDセンサでは、ある程度の角度を持って入射してくる光だけでなく、PD115に対して垂直に入射してくる、表面照射型では信号取り出し部(タップ)に接続された配線等で反射されていた光も受光することができる。これにより、より多くの光を受光して画素の感度を向上させることができる。換言すれば、量子効率(QE)×開口率(FF)を最大化することができ、その結果、測距特性を向上させることができる。
特に、画素外縁ではなく、画素の中央近傍にタップが配置されている場合、表面照射型のCAPDセンサでは、十分な開口率を確保することができず画素の感度が低下してしまうが、裏面照射型のCAPDセンサである受光素子1ではタップの配置位置によらず十分な開口率を確保することができ、画素の感度を向上させることができる。
また、裏面照射型の受光素子1では、基板61における、外部からの赤外光が入射する光入射面とは反対側の面近傍に信号取り出し部65が形成されるため、イナクティブタップの領域での赤外光の光電変換の発生を低減させることができる。これにより、Cmod、つまり電荷分離効率を向上させることができる。
図5は、表面照射型と裏面照射型のCAPDセンサの画素断面図を示している。
図5左側の表面照射型のCAPDセンサでは、図中、基板141の上側が、光入射面であり、基板141の光入射面側に、複数層の配線を含む配線層152、画素間遮光部153、および、オンチップレンズ154が積層されている。
図5右側の裏面照射型のCAPDセンサでは、図中、光入射面とは反対側となる基板142の下側に、複数層の配線を含む配線層152が形成されており、光入射面側である基板142の上側に、画素間遮光部153、および、オンチップレンズ154が積層されている。
なお、図5においてグレーの台形形状は、赤外光がオンチップレンズ154で集光されることにより、光強度が強い領域を示している。
例えば、表面照射型のCAPDセンサでは、基板141の光入射面側にイナクティブタップおよびアクティブタップが存在する領域R11がある。このため、イナクティブタップに直接入射する成分が多く、イナクティブタップの領域で光電変換が行われると、その光電変換で得られた信号キャリアはアクティブタップのN+半導体領域で検出されなくなる。
表面照射型のCAPDセンサでは、基板141の光入射面近傍の領域R11では赤外光の強度は強いため、領域R11内で赤外光の光電変換が行われる確率が高くなる。つまり、イナクティブタップ近傍に入射する赤外光の光量は多いため、アクティブタップで検出できなくなってしまう信号キャリアが多くなり、電荷分離効率が低下してしまう。
これに対して、裏面照射型のCAPDセンサでは、基板142の光入射面から遠い位置、つまり光入射面側とは反対側の面近傍の位置に、イナクティブタップおよびアクティブタップが存在する領域R12がある。ここでは、基板142は図2に示した基板61に対応している。
この例では、基板142の光入射面側とは反対側の面の部分に領域R12があり、領域R12は光入射面から遠い位置にあるため、その領域R12近傍では、入射した赤外光の強度は比較的弱くなっている。
基板142の中心付近や光入射面近傍などの赤外光の強度が強い領域において光電変換により得られた信号キャリアは、基板142内で発生した電界によってアクティブタップへと導かれ、アクティブタップのN+半導体領域で検出される。
一方、イナクティブタップを含む領域R12近傍では、入射した赤外光の強度は比較的弱いので、領域R12内で赤外光の光電変換が行われる確率は低くなる。つまり、イナクティブタップ近傍に入射する赤外光の光量は少ないため、イナクティブタップ近傍での光電変換により発生し、イナクティブタップのN+半導体領域へと移動してしまう信号キャリア(電子)の数は少なくなり、電荷分離効率を向上させることができる。結果として測距特性を改善することができる。
さらに、裏面照射型の受光素子1では、基板61の薄層化を実現することができるので、信号キャリアである電子(電荷)の取り出し効率を向上させることができる。
例えば、表面照射型のCAPDセンサでは開口率を十分に確保できないため、図6の矢印W31に示すように、より高い量子効率を確保し、量子効率×開口率の低下を抑制するために基板171をある程度厚くする必要がある。
そうすると、基板171内における光入射面とは反対側の面近傍の領域、例えば領域R21の部分においてポテンシャルの傾斜が緩やかになり、実質的に基板171と垂直な方向の電界が弱くなってしまう。この場合、信号キャリアの移動速度が遅くなるので、光電変換が行われてからアクティブタップのN+半導体領域で信号キャリアが検出されるまでに必要となる時間が長くなってしまう。なお、図6では、基板171内の矢印は、基板171における基板171と垂直な方向の電界を表している。
また、基板171が厚いと、基板171内のアクティブタップから遠い位置から、アクティブタップ内のN+半導体領域までの信号キャリアの移動距離が長くなる。したがって、アクティブタップから遠い位置では、光電変換が行われてからアクティブタップのN+半導体領域で信号キャリアが検出されるまでに必要となる時間がさらに長くなってしまう。
図7は、基板171の厚み方向の位置と、信号キャリアの移動速度との関係を示している。領域R21は拡散電流領域に対応する。
このように基板171が厚くなると、例えば駆動周波数が高いとき、つまりタップ(信号取り出し部)のアクティブとイナクティブの切り替えを高速で行うときに、領域R21などのアクティブタップから遠い位置で発生した電子を完全にアクティブタップのN+半導体領域に引き込みきれなくなってしまう。すなわち、タップがアクティブとなっている時間が短いと、領域R21内等で発生した電子(電荷)をアクティブタップのN+半導体領域で検出できなくなってしまうことが生じ、電子の取り出し効率が低下する。
これに対して裏面照射型のCAPDセンサでは、十分な開口率を確保できることから、例えば図6の矢印W32に示すように基板172を薄くしても十分な量子効率×開口率を確保することができる。ここで、基板172は図2の基板61に対応し、基板172内の矢印は、基板172と垂直な方向の電界を表している。
図8は、基板172の厚み方向の位置と、信号キャリアの移動速度との関係を示している。
このように基板172における基板172と垂直な方向の厚さを薄くすると、実質的に基板172と垂直な方向の電界が強くなり、信号キャリアの移動速度が速いドリフト電流領域のみの電子(電荷)のみを使用して、信号キャリアの移動速度が遅い拡散電流領域の電子を使用しない。ドリフト電流領域のみの電子(電荷)のみを使用することで、光電変換が行われてからアクティブタップのN+半導体領域で信号キャリアが検出されるまでに必要となる時間が短くなる。また、基板172の厚さが薄くなると、信号キャリアのアクティブタップ内のN+半導体領域までの移動距離も短くなる。
これらのことから、裏面照射型のCAPDセンサでは、駆動周波数が高いときでも基板172内の各領域で発生した信号キャリア(電子)をアクティブタップのN+半導体領域に十分に引き込むことができ、電子の取り出し効率を向上させることができる。
また、基板172の薄層化により高い駆動周波数でも十分な電子の取り出し効率を確保することができ、高速駆動耐性を向上させることができる。
特に、裏面照射型のCAPDセンサでは、基板172、すなわち基板61に対して直接、電圧を印加することができるので、タップのアクティブおよびイナクティブの切り替えの応答速度が速く、高い駆動周波数で駆動させることができる。また、基板61に対して直接、電圧を印加することができるので、基板61内の変調可能な領域が広くなる。
さらに、裏面照射型の受光素子1(CAPDセンサ)では、十分な開口率を得ることができるので、その分だけ画素を微細化することができ、画素の微細化耐性を向上させることができる。
その他、受光素子1では裏面照射型とすることでBEOL(Back End Of Line)容量設計の自由化が可能となり、これにより飽和信号量(Qs)の設計自由度を向上させることができる。
<第1の実施の形態の変形例1>
<画素の構成例>
なお、以上においては基板61内の信号取り出し部65の部分は、図3に示したようにN+半導体領域71とP+半導体領域73が矩形状の領域とされる場合を例として説明した。しかし、基板61と垂直な方向から見たときのN+半導体領域71とP+半導体領域73の形状は、どのような形状とされてもよい。
具体的には、例えば図9に示すようにN+半導体領域71とP+半導体領域73が円形状とされるようにしてもよい。なお、図9において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図9は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域71およびP+半導体領域73を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや端側の部分に信号取り出し部65が形成されている。特に、ここでは画素51内には2つの信号取り出し部65が形成されている。
そして、各信号取り出し部65では、その中心位置に円形状のP+半導体領域73が形成されており、そのP+半導体領域73を中心として、P+半導体領域73の周囲が円形状、より詳細には円環状のN+半導体領域71により囲まれている。
図10は、図9に示した信号取り出し部65を有する画素51が行列状に2次元配置された画素アレイ部20の一部に、オンチップレンズ62を重ねた平面図である。
オンチップレンズ62は、図10に示されるように、画素単位に形成されている。換言すれば、1個のオンチップレンズ62が形成された単位領域が1画素に対応する。
なお、図2では、N+半導体領域71とP+半導体領域73との間に、酸化膜等で形成された分離部75が配置されているが、分離部75はあってもなくてもどちらでもよい。
<第1の実施の形態の変形例2>
<画素の構成例>
図11は、画素51における信号取り出し部65の平面形状の変形例を示す平面図である。
信号取り出し部65は、平面形状を、図3に示した矩形状、図9に示した円形状の他、例えば、図11に示されるように八角形状に形成してもよい。
また、図11は、N+半導体領域71とP+半導体領域73との間に、酸化膜等で形成された分離部75が形成された場合の平面図を示している。
図11に示されているA-A’線は、後述する図37の断面線を示し、B-B’線は、後述する図36の断面線を示している。
<第2の実施の形態>
<画素の構成例>
さらに、以上においては、信号取り出し部65内において、P+半導体領域73の周囲がN+半導体領域71により囲まれる構成を例として説明したが、N+半導体領域の周囲がP+半導体領域により囲まれるようにしてもよい。
そのような場合、画素51は、例えば図12に示すように構成される。なお、図12において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図12は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや図中、上側の部分に信号取り出し部65-1が形成されており、画素51の中央からやや図中、下側の部分に信号取り出し部65-2が形成されている。特にこの例では、画素51内における信号取り出し部65の形成位置は、図3における場合と同じ位置となっている。
信号取り出し部65-1内では、図3に示したN+半導体領域71-1に対応する矩形状のN+半導体領域201-1が信号取り出し部65-1の中心に形成されている。そして、そのN+半導体領域201-1の周囲が、図3に示したP+半導体領域73-1に対応する矩形状、より詳細には矩形枠形状のP+半導体領域202-1により囲まれている。すなわち、P+半導体領域202-1は、N+半導体領域201-1の周囲を囲むように形成されている。
同様に、信号取り出し部65-2内では、図3に示したN+半導体領域71-2に対応する矩形状のN+半導体領域201-2が信号取り出し部65-2の中心に形成されている。そして、そのN+半導体領域201-2の周囲が、図3に示したP+半導体領域73-2に対応する矩形状、より詳細には矩形枠形状のP+半導体領域202-2により囲まれている。
なお、以下、N+半導体領域201-1およびN+半導体領域201-2を特に区別する必要のない場合、単にN+半導体領域201とも称することとする。また、以下、P+半導体領域202-1およびP+半導体領域202-2を特に区別する必要のない場合、単にP+半導体領域202とも称することとする。
信号取り出し部65が図12に示す構成とされる場合においても、図3に示した構成とされる場合と同様に、N+半導体領域201は信号キャリアの量を検出するための電荷検出部として機能し、P+半導体領域202は基板61に直接電圧を印加して電界を発生させるための電圧印加部として機能する。
<第2の実施の形態の変形例1>
<画素の構成例>
また、図9に示した例と同様に、N+半導体領域201の周囲がP+半導体領域202に囲まれるような配置とされる場合においても、それらのN+半導体領域201およびP+半導体領域202の形状は、どのような形状とされてもよい。
すなわち、例えば図13に示すようにN+半導体領域201とP+半導体領域202が円形状とされるようにしてもよい。なお、図13において図12における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図13は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域201およびP+半導体領域202を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや端側の部分に信号取り出し部65が形成されている。特に、ここでは画素51内には2つの信号取り出し部65が形成されている。
そして、各信号取り出し部65では、その中心位置に円形状のN+半導体領域201が形成されており、そのN+半導体領域201を中心として、N+半導体領域201の周囲が円形状、より詳細には円環状のP+半導体領域202により囲まれている。
<第3の実施の形態>
<画素の構成例>
さらに、信号取り出し部65内に形成されるN+半導体領域とP+半導体領域は、ライン形状(長方形状)とされてもよい。
そのような場合、例えば画素51は図14に示すように構成される。なお、図14において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図14は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや図中、上側の部分に信号取り出し部65-1が形成されており、画素51の中央からやや図中、下側の部分に信号取り出し部65-2が形成されている。特にこの例では、画素51内における信号取り出し部65の形成位置は、図3における場合と同じ位置となっている。
信号取り出し部65-1内では、図3に示したP+半導体領域73-1に対応するライン形状のP+半導体領域231が信号取り出し部65-1の中心に形成されている。そして、そのP+半導体領域231の周囲に、P+半導体領域231を挟み込むように図3に示したN+半導体領域71-1に対応するライン形状のN+半導体領域232-1およびN+半導体領域232-2が形成されている。すなわち、P+半導体領域231は、N+半導体領域232-1とN+半導体領域232-2とに挟まれた位置に形成されている。
なお、以下、N+半導体領域232-1およびN+半導体領域232-2を特に区別する必要のない場合、単にN+半導体領域232とも称することとする。
図3に示した例では、P+半導体領域73がN+半導体領域71により囲まれるような構造とされていたが、図14に示す例ではP+半導体領域231が隣接して設けられた2つのN+半導体領域232により挟まれる構造となっている。
同様に、信号取り出し部65-2内では、図3に示したP+半導体領域73-2に対応するライン形状のP+半導体領域233が信号取り出し部65-2の中心に形成されている。そして、そのP+半導体領域233の周囲に、P+半導体領域233を挟み込むように図3に示したN+半導体領域71-2に対応するライン形状のN+半導体領域234-1およびN+半導体領域234-2が形成されている。
なお、以下、N+半導体領域234-1およびN+半導体領域234-2を特に区別する必要のない場合、単にN+半導体領域234とも称することとする。
図14の信号取り出し部65では、P+半導体領域231およびP+半導体領域233が、図3に示したP+半導体領域73に対応する電圧印加部として機能し、N+半導体領域232およびN+半導体領域234が図3に示したN+半導体領域71に対応する電荷検出部として機能する。この場合、例えばN+半導体領域232-1およびN+半導体領域232-2の両方の領域がFD部Aに接続されることになる。
また、ライン形状とされるP+半導体領域231、N+半導体領域232、P+半導体領域233、およびN+半導体領域234の各領域の図中、横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
<第4の実施の形態>
<画素の構成例>
さらに、図14に示した例ではP+半導体領域231やP+半導体領域233が、N+半導体領域232やN+半導体領域234に挟み込まれる構造を例として説明したが、逆にN+半導体領域がP+半導体領域に挟み込まれる形状とされてもよい。
そのような場合、例えば画素51は図15に示すように構成される。なお、図15において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図15は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや端側の部分に信号取り出し部65が形成されている。特にこの例では、画素51内における2つの各信号取り出し部65の形成位置は、図3における場合と同じ位置となっている。
信号取り出し部65-1内では、図3に示したN+半導体領域71-1に対応するライン形状のN+半導体領域261が信号取り出し部65-1の中心に形成されている。そして、そのN+半導体領域261の周囲に、N+半導体領域261を挟み込むように図3に示したP+半導体領域73-1に対応するライン形状のP+半導体領域262-1およびP+半導体領域262-2が形成されている。すなわち、N+半導体領域261は、P+半導体領域262-1とP+半導体領域262-2とに挟まれた位置に形成されている。
なお、以下、P+半導体領域262-1およびP+半導体領域262-2を特に区別する必要のない場合、単にP+半導体領域262とも称することとする。
同様に、信号取り出し部65-2内では、図3に示したN+半導体領域71-2に対応するライン形状のN+半導体領域263が信号取り出し部65-2の中心に形成されている。そして、そのN+半導体領域263の周囲に、N+半導体領域263を挟み込むように図3に示したP+半導体領域73-2に対応するライン形状のP+半導体領域264-1およびP+半導体領域264-2が形成されている。
なお、以下、P+半導体領域264-1およびP+半導体領域264-2を特に区別する必要のない場合、単にP+半導体領域264とも称することとする。
図15の信号取り出し部65では、P+半導体領域262およびP+半導体領域264が、図3に示したP+半導体領域73に対応する電圧印加部として機能し、N+半導体領域261およびN+半導体領域263が図3に示したN+半導体領域71に対応する電荷検出部として機能する。なお、ライン形状とされるN+半導体領域261、P+半導体領域262、N+半導体領域263、およびP+半導体領域264の各領域の図中、横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
<第5の実施の形態>
<画素の構成例>
さらに、以上においては画素アレイ部20を構成する各画素内には、それぞれ2つの信号取り出し部65が設けられる例について説明したが、画素内に設けられる信号取り出し部の数は1つであってもよいし、3以上であってもよい。
例えば画素51内に1つの信号取り出し部が形成される場合、画素の構成は、例えば図16に示すように構成される。なお、図16において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図16は、画素アレイ部20に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素アレイ部20に設けられた画素51と、その画素51に隣接する画素51として符号を区別して表した画素291-1乃至画素291-3とが示されており、それらの各画素には1つの信号取り出し部が形成されている。
すなわち、画素51では、画素51の中央部分に1つの信号取り出し部65が形成されている。そして、信号取り出し部65では、その中心位置に円形状のP+半導体領域301が形成されており、そのP+半導体領域301を中心として、P+半導体領域301の周囲が円形状、より詳細には円環状のN+半導体領域302により囲まれている。
ここで、P+半導体領域301は図3に示したP+半導体領域73に対応し、電圧印加部として機能する。また、N+半導体領域302は図3に示したN+半導体領域71に対応し、電荷検出部として機能する。なお、P+半導体領域301やN+半導体領域302は、どのような形状とされてもよい。
また、画素51の周囲にある画素291-1乃至画素291-3も、画素51と同様の構造となっている。
すなわち、例えば画素291-1の中央部分には1つの信号取り出し部303が形成されている。そして、信号取り出し部303では、その中心位置に円形状のP+半導体領域304が形成されており、そのP+半導体領域304を中心として、P+半導体領域304の周囲が円形状、より詳細には円環状のN+半導体領域305により囲まれている。
これらのP+半導体領域304およびN+半導体領域305は、それぞれP+半導体領域301およびN+半導体領域302に対応する。
なお、以下、画素291-1乃至画素291-3を特に区別する必要のない場合、単に画素291とも称することとする。
このように各画素に1つの信号取り出し部(タップ)が形成される場合、間接ToF方式により対象物までの距離を測定しようとするときには、互いに隣接するいくつかの画素が用いられて、それらの画素について得られた画素信号に基づいて距離情報が算出される。
例えば画素51に注目すると、画素51の信号取り出し部65がアクティブタップとされている状態では、例えば画素291-1を含む、画素51に隣接するいくつかの画素291の信号取り出し部303がイナクティブタップとなるように各画素が駆動される。
一例として、例えば画素291-1や画素291-3など、画素51に対して図中、上下左右に隣接する画素の信号取り出し部がイナクティブタップとなるように駆動される。
その後、画素51の信号取り出し部65がイナクティブタップとなるように印加される電圧が切り替えられると、今度は画素291-1を含む、画素51に隣接するいくつかの画素291の信号取り出し部303がアクティブタップとなるようにされる。
そして、信号取り出し部65がアクティブタップとされた状態で信号取り出し部65から読み出された画素信号と、信号取り出し部303がアクティブタップとされた状態で信号取り出し部303から読み出された画素信号とに基づいて距離情報が算出される。
このように画素内に設けられる信号取り出し部(タップ)の数が1個とされる場合においても、互いに隣接する画素を用いて間接ToF方式により測距を行うことが可能である。
<第6の実施の形態>
<画素の構成例>
また、上述したように各画素内に3以上の信号取り出し部(タップ)が設けられるようにしてもよい。
例えば画素内に4つの信号取り出し部(タップ)が設けられる場合、画素アレイ部20の各画素は図17に示すように構成される。なお、図17において図16における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図17は、画素アレイ部20に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
図17に示されているC-C’線の断面図は、後述する図36のようになる。
この例では、画素アレイ部20に設けられた画素51と画素291とが示されており、それらの各画素には4つの信号取り出し部が形成されている。
すなわち、画素51では、画素51の中央と画素51の端部分との間の位置、すなわち画素51中央の図中、左下側の位置、左上側の位置、右上側の位置、および右下側の位置に信号取り出し部331-1、信号取り出し部331-2、信号取り出し部331-3、および信号取り出し部331-4が形成されている。
これらの信号取り出し部331-1乃至信号取り出し部331-4は、図16に示した信号取り出し部65に対応する。
例えば信号取り出し部331-1では、その中心位置に円形状のP+半導体領域341が形成されており、そのP+半導体領域341を中心として、P+半導体領域341の周囲が円形状、より詳細には円環状のN+半導体領域342により囲まれている。
ここで、P+半導体領域341は図16に示したP+半導体領域301に対応し、電圧印加部として機能する。また、N+半導体領域342は図16に示したN+半導体領域302に対応し、電荷検出部として機能する。なお、P+半導体領域341やN+半導体領域342は、どのような形状とされてもよい。
また、信号取り出し部331-2乃至信号取り出し部331-4も信号取り出し部331-1と同様の構成とされており、それぞれ電圧印加部として機能するP+半導体領域と、電荷検出部として機能するN+半導体領域とを有している。さらに、画素51の周囲に形成された画素291は画素51と同様の構造となっている。
なお、以下、信号取り出し部331-1乃至信号取り出し部331-4を特に区別する必要のない場合、単に信号取り出し部331とも称することとする。
このように各画素に4つの信号取り出し部が設けられる場合、例えば間接ToF方式による測距時には、画素内の4つの信号取り出し部が用いられて距離情報が算出される。
一例として画素51に注目すると、例えば信号取り出し部331-1および信号取り出し部331-3がアクティブタップとされている状態では、信号取り出し部331-2および信号取り出し部331-4がイナクティブタップとなるように画素51が駆動される。
その後、各信号取り出し部331に印加される電圧が切り替えられる。すなわち、信号取り出し部331-1および信号取り出し部331-3がイナクティブタップとなり、かつ信号取り出し部331-2および信号取り出し部331-4がアクティブタップとなるように画素51が駆動される。
そして、信号取り出し部331-1および信号取り出し部331-3がアクティブタップとされている状態でそれらの信号取り出し部331-1および信号取り出し部331-3から読み出された画素信号と、信号取り出し部331-2および信号取り出し部331-4がアクティブタップとされている状態でそれらの信号取り出し部331-2および信号取り出し部331-4から読み出された画素信号とに基づいて距離情報が算出される。
<第7の実施の形態>
<画素の構成例>
さらに、画素アレイ部20の互いに隣接する画素間で信号取り出し部(タップ)が共有されるようにしてもよい。
そのような場合、画素アレイ部20の各画素は、例えば図18に示すように構成される。なお、図18において図16における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図18は、画素アレイ部20に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素アレイ部20に設けられた画素51と画素291とが示されており、それらの各画素には2つの信号取り出し部が形成されている。
例えば画素51では、画素51の図中、上側の端部分に信号取り出し部371が形成されており、画素51の図中、下側の端部分に信号取り出し部372が形成されている。
信号取り出し部371は画素51と画素291-1とで共有となっている。つまり、信号取り出し部371は、画素51のタップとしても用いられ、画素291-1のタップとしても用いられる。また、信号取り出し部372は、画素51と、その画素51の図中、下側に隣接する図示せぬ画素とで共有となっている。
信号取り出し部371内では、その中心の位置に図14に示したP+半導体領域231に対応するライン形状のP+半導体領域381が形成されている。そして、そのP+半導体領域381の図中、上下の位置に、P+半導体領域381を挟み込むように図14に示したN+半導体領域232に対応するライン形状のN+半導体領域382-1およびN+半導体領域382-2が形成されている。
特に、この例ではP+半導体領域381は、画素51と画素291-1との境界部分に形成されている。また、N+半導体領域382-1は画素51内の領域に形成されており、N+半導体領域382-2は画素291-1内の領域に形成されている。
ここでは、P+半導体領域381は電圧印加部として機能し、N+半導体領域382-1およびN+半導体領域382-2は電荷検出部として機能する。なお、以下、N+半導体領域382-1およびN+半導体領域382-2を特に区別する必要のない場合、単にN+半導体領域382とも称することとする。
また、P+半導体領域381やN+半導体領域382は、どのような形状とされてもよい。さらにN+半導体領域382-1およびN+半導体領域382-2は同じFD部に接続されるようにしてもよいし、互いに異なるFD部に接続されるようにしてもよい。
信号取り出し部372内には、ライン形状のP+半導体領域383、N+半導体領域384-1、およびN+半導体領域384-2が形成されている。
これらのP+半導体領域383、N+半導体領域384-1、およびN+半導体領域384-2は、それぞれP+半導体領域381、N+半導体領域382-1、およびN+半導体領域382-2に対応し、同様の配置と形状、機能とされている。なお、以下、N+半導体領域384-1およびN+半導体領域384-2を特に区別する必要のない場合、単にN+半導体領域384とも称することとする。
以上のように隣接画素間で信号取り出し部(タップ)を共有する場合においても、図3に示した例と同様の動作によって間接ToF方式による測距を行うことができる。
図18に示したように画素間で信号取り出し部を共有する場合には、例えばP+半導体領域381とP+半導体領域383との間の距離など、電界、つまり電流を発生させるための対となるP+半導体領域間の距離が長くなる。換言すれば、画素間で信号取り出し部を共有することで、P+半導体領域間の距離を最大限に長くすることができる。
これにより、P+半導体領域間で電流が流れにくくなるので画素の消費電力を低減させることができ、また画素の微細化にも有利である。
なお、ここでは1つの信号取り出し部が互いに隣接する2つの画素で共有される例について説明したが、1つの信号取り出し部が互いに隣接する3以上の画素で共有されるようにしてもよい。また、信号取り出し部が互いに隣接する2以上の画素で共有される場合には、信号取り出し部のうちの信号キャリアを検出するための電荷検出部のみが共有されるようにしてもよいし、電界を発生させるための電圧印加部のみが共有されるようにしてもよい。
<第8の実施の形態>
<画素の構成例>
さらに、画素アレイ部20の画素51等の各画素に設けられるオンチップレンズや画素間遮光部は、特に設けられないようにしてもよい。
具体的には、例えば画素51を図19に示す構成とすることができる。なお、図19において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図19に示す画素51の構成は、オンチップレンズ62が設けられていない点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図19に示す画素51には、基板61の光入射面側にオンチップレンズ62が設けられていないので、外部から基板61へと入射してくる赤外光の減衰をより少なくすることができる。これにより、基板61で受光可能な赤外光の光量が増加し、画素51の感度を向上させることができる。
<第8の実施の形態の変形例1>
<画素の構成例>
また、画素51の構成を例えば図20に示す構成とするようにしてもよい。なお、図20において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図20に示す画素51の構成は、画素間遮光膜63-1および画素間遮光膜63-2が設けられていない点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図20に示す例では、基板61の光入射面側に画素間遮光膜63が設けられていないのでクロストークの抑制効果が低下してしまうが、画素間遮光膜63により遮光されていた赤外光も基板61内に入射するようになるので、画素51の感度を向上させることができる。
なお、画素51にオンチップレンズ62も画素間遮光膜63も設けられないようにしても勿論よい。
<第8の実施の形態の変形例2>
<画素の構成例>
その他、例えば図21に示すように、オンチップレンズの光軸方向の厚さも最適化するようにしてもよい。なお、図21において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図21に示す画素51の構成は、オンチップレンズ62に代えてオンチップレンズ411が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図21に示す画素51では、基板61の光入射面側、つまり図中、上側にオンチップレンズ411が形成されている。このオンチップレンズ411は、図2に示したオンチップレンズ62と比較して光軸方向の厚さ、つまり図中、縦方向の厚さが薄くなっている。
一般的に、基板61の表面に設けるオンチップレンズは厚い方が、オンチップレンズに入射する光の集光には有利である。しかし、オンチップレンズ411を薄くすることで、その分だけ透過率が高くなって画素51の感度を向上させることができるので、基板61の厚みや赤外光を集光したい位置などに応じてオンチップレンズ411の厚さを適切に定めればよい。
<第9の実施の形態>
<画素の構成例>
さらに、画素アレイ部20に形成された画素と画素の間に、隣接画素間の分離特性を向上させ、クロストークを抑制するための分離領域を設けるようにしてもよい。
そのような場合、画素51は、例えば図22に示すように構成される。なお、図22において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図22に示す画素51の構成は、基板61内に分離領域441-1および分離領域441-2が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図22に示す画素51では、基板61内における画素51とその画素51に隣接する他の画素との境界部分、つまり画素51の図中、左右の端部分に、隣接画素を分離する分離領域441-1および分離領域441-2が遮光膜等により形成されている。なお、以下、分離領域441-1および分離領域441-2を特に区別する必要のない場合、単に分離領域441とも称することとする。
例えば分離領域441の形成時には、基板61の光入射面側、つまり図中、上側の面から図中、下方向(基板61の面と垂直な方向)に所定の深さで基板61に長い溝(トレンチ)が形成され、その溝部分に遮光膜が埋め込みにより形成されて分離領域441とされる。この分離領域441は、光入射面から基板61内に入射し、画素51に隣接する他の画素へと向かう赤外光を遮光する画素分離領域として機能する。
このように埋め込み型の分離領域441を形成することで、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
<第9の実施の形態の変形例1>
<画素の構成例>
さらに、画素51に埋め込み型の分離領域を形成する場合、例えば図23に示すように基板61全体を貫通する分離領域471-1および分離領域471-2が設けられるようにしてもよい。なお、図23において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図23に示す画素51の構成は、基板61内に分離領域471-1および分離領域471-2が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。すなわち、図23に示す画素51は、図22に示した画素51の分離領域441に代えて、分離領域471-1および分離領域471-2を設けた構成となっている。
図23に示す画素51では、基板61内における画素51とその画素51に隣接する他の画素との境界部分、つまり画素51の図中、左右の端部分に、基板61全体を貫通する分離領域471-1および分離領域471-2が遮光膜等により形成されている。なお、以下、分離領域471-1および分離領域471-2を特に区別する必要のない場合、単に分離領域471とも称することとする。
例えば分離領域471の形成時には、基板61の光入射面側とは反対側の面、つまり図中、下側の面から図中、上方向に長い溝(トレンチ)が形成される。このとき、それらの溝は、基板61を貫通するように、基板61の光入射面に達するまで形成される。そして、そのようにして形成された溝部分に遮光膜が埋め込みにより形成されて分離領域471とされる。
このような埋め込み型の分離領域471によっても、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
<第10の実施の形態>
<画素の構成例>
さらに、信号取り出し部65が形成される基板の厚さは、画素の各種の特性等に応じて定めるようにすることができる。
したがって、例えば図24に示すように画素51を構成する基板501を、図2に示した基板61よりも厚いものとすることができる。なお、図24において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図24に示す画素51の構成は、基板61に代えて基板501が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
すなわち、図24に示す画素51では、基板501における光入射面側にオンチップレンズ62、固定電荷膜66、および、画素間遮光膜63が形成されている。また、基板501の光入射面側とは反対側の面の表面近傍には、酸化膜64、信号取り出し部65、および分離部75が形成されている。
基板501は、例えば厚さが20μm以上のP型半導体基板からなり、基板501と基板61とは基板の厚みのみが異なっており、酸化膜64、信号取り出し部65、および分離部75が形成される位置は基板501と基板61とで同じ位置となっている。
なお、基板501や基板61の光入射面側等に適宜形成される各種の層(膜)の膜厚なども画素51の特性等に応じて最適化するとよい。
<第11の実施の形態>
<画素の構成例>
さらに、以上においては画素51を構成する基板がP型半導体基板からなる例について説明したが、例えば図25に示すようにN型半導体基板からなるようにしてもよい。なお、図25において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図25に示す画素51の構成は、基板61に代えて基板531が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図25に示す画素51では、例えばシリコン基板等のN型の半導体層からなる基板531における光入射面側にオンチップレンズ62、固定電荷膜66、および、画素間遮光膜63が形成されている。
また、基板531の光入射面側とは反対側の面の表面近傍には酸化膜64、信号取り出し部65、および分離部75が形成されている。これらの酸化膜64、信号取り出し部65、および分離部75が形成される位置は基板531と基板61とで同じ位置となっており、信号取り出し部65の構成も基板531と基板61とで同じとなっている。
基板531は、例えば図中、縦方向の厚さ、つまり基板531の面と垂直な方向の厚さが20μm以下となるようになされている。
また、基板531は、例えば1E+13オーダー以下の基板濃度とされた高抵抗のN‐Epi基板などとされ、基板531の抵抗(抵抗率)は例えば500[Ωcm]以上となるようになされている。これにより、画素51における消費電力を低減させることができる。
ここで、基板531の基板濃度と抵抗との関係は、例えば基板濃度2.15E+12[cm3]のときに抵抗2000[Ωcm]、基板濃度4.30E+12[cm3]のときに抵抗1000[Ωcm]、基板濃度8.61E+12[cm3]のときに抵抗500[Ωcm]、および基板濃度4.32E+13[cm3]のときに抵抗100[Ωcm]などとされる。
このように画素51の基板531をN型半導体基板としても、図2に示した例と同様の動作によって、同様の効果を得ることができる。
<第12の実施の形態>
<画素の構成例>
さらに、図24を参照して説明した例と同様に、N型半導体基板の厚さも画素の各種の特性等に応じて定めるようにすることができる。
したがって、例えば図26に示すように画素51を構成する基板561を、図25に示した基板531よりも厚いものとすることができる。なお、図26において図25における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図26に示す画素51の構成は、基板531に代えて基板561が設けられている点で図25に示した画素51と異なり、その他の点では図25の画素51と同じ構成となっている。
すなわち、図26に示す画素51では、基板561における光入射面側にオンチップレンズ62、固定電荷膜66、および、画素間遮光膜63が形成されている。また、基板561の光入射面側とは反対側の面の表面近傍には、酸化膜64、信号取り出し部65、および分離部75が形成されている。
基板561は、例えば厚さが20μm以上のN型半導体基板かならなり、基板561と基板531とは基板の厚みのみが異なっており、酸化膜64、信号取り出し部65、および分離部75が形成される位置は基板561と基板531とで同じ位置となっている。
<第13の実施の形態>
<画素の構成例>
また、例えば基板61の光入射面側にバイアスをかけることで、基板61内における、基板61の面と垂直な方向(以下、Z方向とも称することとする)の電界を強化するようにしてもよい。
そのような場合、画素51は、例えば、図27に示す構成とされる。なお、図27において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図27のAは、図2に示した画素51が示されており、その画素51の基板61内の矢印は、基板61内におけるZ方向の電界の強さを表している。
これに対して、図27のBは、基板61の光入射面にバイアス(電圧)を印加する場合の画素51の構成を示している。図27のBの画素51の構成は、基本的には図2に示した画素51の構成と同じとされているが、基板61の光入射面側界面にP+半導体領域601が新たに追加形成されている。
基板61の光入射面側界面に形成されたP+半導体領域601には、画素アレイ部20の内部または外部から0V以下の電圧(負バイアス)を印加することで、Z方向の電界が強化されている。図27のBの画素51の基板61内の矢印は、基板61内におけるZ方向の電界の強さを表している。図27のBの基板61内に描かれた矢印の太さは、図27のAの画素51の矢印よりも太くなっており、Z方向の電界がより強くなっている。このように基板61の光入射面側に形成したP+半導体領域601に負バイアスを印加することでZ方向の電界を強化し、信号取り出し部65における電子の取り出し効率を向上させることができる。
なお、基板61の光入射面側に電圧を印加するための構成は、P+半導体領域601を設ける構成に限らず、他のどのような構成とされてもよい。例えば基板61の光入射面とオンチップレンズ62との間に透明電極膜を積層により形成し、その透明電極膜に電圧を印加することで負バイアスがかかるようにしてもよい。
<第14の実施の形態>
<画素の構成例>
さらに、赤外線に対する画素51の感度を向上させるために基板61の光入射面とは反対側の面上に大面積の反射部材を設けるようにしてもよい。
そのような場合、画素51は、例えば図28に示すように構成される。なお、図28において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図28に示す画素51の構成は、基板61の光入射面とは反対側の面上に反射部材631が設けられている点で図2の画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図28に示す例では、基板61の光入射面とは反対側の面全体を覆うように、赤外光を反射する反射部材631が設けられている。
この反射部材631は、赤外光の反射率が高いものであれば、どのようなものであってもよい。例えば基板61の光入射面とは反対側の面上に積層された多層配線層内に設けられた、銅やアルミニウムなどのメタル(金属)が反射部材631として用いられてもよいし、基板61の光入射面とは反対側の面上にポリシリコンや酸化膜などの反射構造を形成し、反射部材631としてもよい。
このように画素51に反射部材631を設けることで、オンチップレンズ62を介して光入射面から基板61内に入射し、基板61内で光電変換されずに基板61を透過してしまった赤外光を、反射部材631で反射させて基板61内へと再度入射させることができる。これにより、基板61内で光電変換される赤外光の量をより多くし、量子効率(QE)、つまり赤外光に対する画素51の感度を向上させることができる。
<第15の実施の形態>
<画素の構成例>
さらに、近傍画素における光の誤検知を抑制するために、基板61の光入射面とは反対側の面上に大面積の遮光部材を設けるようにしてもよい。
そのような場合、画素51は、例えば図28に示した反射部材631を、遮光部材に置き換えた構成とすることができる。すなわち、図28に示した画素51において、基板61の光入射面とは反対側の面全体を覆う反射部材631が、赤外光を遮光する遮光部材631’とされる。遮光部材631’は、図28の画素51の反射部材631で代用する。
この遮光部材631’は、赤外光の遮光率が高いものであれば、どのようなものであってもよい。例えば基板61の光入射面とは反対側の面上に積層された多層配線層内に設けられた、銅やアルミニウムなどのメタル(金属)が遮光部材631’として用いられてもよいし、基板61の光入射面とは反対側の面上にポリシリコンや酸化膜などの遮光構造を形成し、遮光部材631’としてもよい。
このように画素51に遮光部材631’を設けることで、オンチップレンズ62を介して光入射面から基板61内に入射し、基板61内で光電変換されずに基板61を透過してしまった赤外光が、配線層で散乱し、近傍画素へ入射してしまうことを抑制できる。これにより、近傍画素で誤って光を検知してしまうことを防ぐことができる。
なお、遮光部材631’は、例えば金属を含む材料で形成することにより、反射部材631と兼ねることもできる。
<第16の実施の形態>
<画素の構成例>
さらに、画素51の基板61における酸化膜64に代えて、P型半導体領域からなるPウェル領域が設けられるようにしてもよい。
そのような場合、画素51は、例えば図29に示すように構成される。なお、図29において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図29に示す画素51の構成は、酸化膜64に代えて、Pウェル領域671、分離部672-1、および分離部672-2が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図29に示す例では、基板61内における光入射面とは反対の面側、すなわち図中、下側の面の内側の中央部分には、P型半導体領域からなるPウェル領域671が形成されている。また、Pウェル領域671とN+半導体領域71-1との間には、それらの領域を分離するための分離部672-1が酸化膜等により形成されている。同様にPウェル領域671とN+半導体領域71-2との間にも、それらの領域を分離するための分離部672-2が酸化膜等により形成されている。図29に示す画素51では、N-半導体領域72よりもP-半導体領域74が図中、上方向により広い領域となっている。
<第17の実施の形態>
<画素の構成例>
また、画素51の基板61における酸化膜64に加えて、さらにP型半導体領域からなるPウェル領域が設けられるようにしてもよい。
そのような場合、画素51は、例えば図30に示すように構成される。なお、図30において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図30に示す画素51の構成は、Pウェル領域701が新たに設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。すなわち、図30に示す例では、基板61内における酸化膜64の上側に、P型半導体領域からなるPウェル領域701が形成されている。
以上のように、本技術によればCAPDセンサを裏面照射型の構成とすることで、画素感度等の特性を向上させることができる。
<画素の等価回路構成例>
図31は、画素51の等価回路を示している。
画素51は、N+半導体領域71-1およびP+半導体領域73-1等を含む信号取り出し部65-1に対して、転送トランジスタ721A、FD722A、リセットトランジスタ723A、増幅トランジスタ724A、及び、選択トランジスタ725Aを有する。
また、画素51は、N+半導体領域71-2およびP+半導体領域73-2等を含む信号取り出し部65-2に対して、転送トランジスタ721B、FD722B、リセットトランジスタ723B、増幅トランジスタ724B、及び、選択トランジスタ725Bを有する。
タップ駆動部21は、P+半導体領域73-1に所定の電圧MIX0(第1の電圧)を印加し、P+半導体領域73-2に所定の電圧MIX1(第2の電圧)を印加する。上述した例では、電圧MIX0およびMIX1の一方が1.5Vで、他方が0Vである。P+半導体領域73-1および73-2は、第1の電圧または第2の電圧が印加される電圧印加部である。
N+半導体領域71-1および71-2は、基板61に入射された光が光電変換されて生成された電荷を検出して、蓄積する電荷検出部である。
転送トランジスタ721Aは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N+半導体領域71-1に蓄積されている電荷をFD722Aに転送する。転送トランジスタ721Bは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N+半導体領域71-2に蓄積されている電荷をFD722Bに転送する。
FD722Aは、N+半導体領域71-1から供給された電荷DET0を一時保持する。FD722Bは、N+半導体領域71-2から供給された電荷DET1を一時保持する。FD722Aは、図2を参照して説明したFD部Aに対応し、FD722Bは、FD部Bに対応するものである。
リセットトランジスタ723Aは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD722Aの電位を所定のレベル(電源電圧VDD)にリセットする。リセットトランジスタ723Bは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD722Bの電位を所定のレベル(電源電圧VDD)にリセットする。なお、リセットトランジスタ723Aおよび723Bがアクティブ状態とされるとき、転送トランジスタ721Aおよび721Bも同時にアクティブ状態とされる。
増幅トランジスタ724Aは、ソース電極が選択トランジスタ725Aを介して垂直信号線29Aに接続されることにより、垂直信号線29Aの一端に接続されている定電流源回路部726Aの負荷MOSとソースフォロワ回路を構成する。増幅トランジスタ724Bは、ソース電極が選択トランジスタ725Bを介して垂直信号線29Bに接続されることにより、垂直信号線29Bの一端に接続されている定電流源回路部726Bの負荷MOSとソースフォロワ回路を構成する。
選択トランジスタ725Aは、増幅トランジスタ724Aのソース電極と垂直信号線29Aとの間に接続されている。選択トランジスタ725Aは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ724Aから出力される画素信号を垂直信号線29Aに出力する。
選択トランジスタ725Bは、増幅トランジスタ724Bのソース電極と垂直信号線29Bとの間に接続されている。選択トランジスタ725Bは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ724Bから出力される画素信号を垂直信号線29Bに出力する。
画素51の転送トランジスタ721Aおよび721B、リセットトランジスタ723Aおよび723B、増幅トランジスタ724Aおよび724B、並びに、選択トランジスタ725Aおよび725Bは、例えば、垂直駆動部22によって制御される。
<画素のその他の等価回路構成例>
図32は、画素51のその他の等価回路を示している。
図32において、図31と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
図32の等価回路は、図31の等価回路に対し、付加容量727と、その接続を制御する切替トランジスタ728が、信号取り出し部65-1および65-2の双方に対して追加されている。
具体的には、転送トランジスタ721AとFD722Aとの間に、切替トランジスタ728Aを介して付加容量727Aが接続されており、転送トランジスタ721BとFD722Bとの間に、切替トランジスタ728Bを介して付加容量727Bが接続されている。
切替トランジスタ728Aは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量727Aを、FD722Aに接続させる。切替トランジスタ728Bは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量727Bを、FD722Bに接続させる。
垂直駆動部22は、例えば、入射光の光量が多い高照度のとき、切替トランジスタ728Aおよび728Bをアクティブ状態として、FD722Aと付加容量727Aを接続するとともに、FD722Bと付加容量727Bを接続する。これにより、高照度時に、より多くの電荷を蓄積することができる。
一方、入射光の光量が少ない低照度のときには、垂直駆動部22は、切替トランジスタ728Aおよび728Bを非アクティブ状態として、付加容量727Aおよび727Bを、それぞれ、FD722Aおよび722Bから切り離す。
図31の等価回路のように、付加容量727は省略してもよいが、付加容量727を設け、入射光量に応じて使い分けることにより、高ダイナミックレンジを確保することができる。
<電圧供給線の配置例>
次に、図33乃至図35を参照して、各画素51の信号取り出し部65の電圧印加部であるP+半導体領域73-1および73-2に、所定の電圧MIX0またはMIX1を印加するための電圧供給線の配置について説明する。図33および図34に示される電圧供給線741は、図1に示した電圧供給線30に対応する。
なお、図33および図34においては、各画素51の信号取り出し部65の構成として、図9に示した円形状の構成を採用して説明するが、その他の構成でもよいことは言うまでもない。
図33のAは、電圧供給線の第1の配置例を示す平面図である。
第1の配置例では、行列状に2次元配置された複数の画素51に対して、水平方向に隣接する2画素の間(境界)に、電圧供給線741-1または741-2が、垂直方向に沿って配線されている。
電圧供給線741-1は、画素51内に2つある信号取り出し部65のうちの一方である信号取り出し部65-1のP+半導体領域73-1に接続されている。電圧供給線741-2は、画素51内に2つある信号取り出し部65のうちの他方である信号取り出し部65-2のP+半導体領域73-2に接続されている。
この第1の配置例では、画素2列に対して、2本の電圧供給線741-1および741-2が配置されるので、画素アレイ部20において、配列される電圧供給線741の本数は、画素51の列数とほぼ等しくなる。
図33のBは、電圧供給線の第2の配置例を示す平面図である。
第2の配置例では、行列状に2次元配置された複数の画素51の1つの画素列に対して、2本の電圧供給線741-1および741-2が、垂直方向に沿って配線されている。
電圧供給線741-1は、画素51内に2つある信号取り出し部65のうちの一方である信号取り出し部65-1のP+半導体領域73-1に接続されている。電圧供給線741-2は、画素51内に2つある信号取り出し部65のうちの他方である信号取り出し部65-2のP+半導体領域73-2に接続されている。
この第2の配置例では、1つの画素列に対して、2本の電圧供給線741-1および741-2が配線されるので、画素2列に対しては、4本の電圧供給線741が配置される。画素アレイ部20において、配列される電圧供給線741の本数は、画素51の列数の約2倍となる。
図33のAおよびBの配置例は、いずれも、電圧供給線741-1が信号取り出し部65-1のP+半導体領域73-1に接続し、電圧供給線741-2が信号取り出し部65-2のP+半導体領域73-2に接続する構成が、垂直方向に並ぶ画素に対して周期的に繰り返されるPeriodic配置(周期的配置)である。
図33のAの第1の配置例は、画素アレイ部20に対して配線する電圧供給線741-1および741-2の本数を少なくすることができる。
図33のBの第2の配置例は、第1の配置例と比較すると配線する本数は多くなるが、1本の電圧供給線741に対して接続される信号取り出し部65の数が1/2となるので、配線の負荷を低減することができ、高速駆動や画素アレイ部20の総画素数が多いときに有効である。
図34のAは、電圧供給線の第3の配置例を示す平面図である。
第3の配置例は、図33のAの第1の配置例と同様に、画素2列に対して、2本の電圧供給線741-1および741-2が配置される例である。
第3の配置例が、図33のAの第1の配置例と異なる点は、垂直方向に並ぶ2画素で、信号取り出し部65-1と65-2の接続先が異なっている点である。
具体的には、例えば、ある画素51では、電圧供給線741-1が信号取り出し部65-1のP+半導体領域73-1に接続され、電圧供給線741-2が信号取り出し部65-2のP+半導体領域73-2に接続されているが、その下または上の画素51では、電圧供給線741-1が信号取り出し部65-2のP+半導体領域73-2に接続され、電圧供給線741-2が信号取り出し部65-1のP+半導体領域73-1に接続されている。
図34のBは、電圧供給線の第4の配置例を示す平面図である。
第4の配置例は、図33のBの第2の配置例と同様に、画素2列に対して、2本の電圧供給線741-1および741-2が配置される例である。
第4の配置例が、図33のBの第2の配置例と異なる点は、垂直方向に並ぶ2画素で、信号取り出し部65-1と65-2の接続先が異なっている点である。
具体的には、例えば、ある画素51では、電圧供給線741-1が信号取り出し部65-1のP+半導体領域73-1に接続され、電圧供給線741-2が信号取り出し部65-2のP+半導体領域73-2に接続されているが、その下または上の画素51では、電圧供給線741-1が信号取り出し部65-2のP+半導体領域73-2に接続され、電圧供給線741-2が信号取り出し部65-1のP+半導体領域73-1に接続されている。
図34のAの第3の配置例は、画素アレイ部20に対して配線する電圧供給線741-1および741-2の本数を少なくすることができる。
図34のBの第4の配置例は、第3の配置例と比較すると配線する本数は多くなるが、1本の電圧供給線741に対して接続される信号取り出し部65の数が1/2となるので、配線の負荷を低減することができ、高速駆動や画素アレイ部20の総画素数が多いときに有効である。
図34のAおよびBの配置例は、いずれも、上下(垂直方向)に隣接する2画素に対する接続先がミラー反転されたMirror配置(ミラー配置)である。
Periodic配置は、図35のAに示されるように、画素境界を挟んで隣接する2つの信号取り出し部65に印加される電圧が異なる電圧となるので、隣接画素間での電荷のやり取りが発生する。そのため、電荷の転送効率はMirror配置よりも良いが、隣接画素のクロストーク特性はMirror配置よりも劣る。
一方、Mirror配置は、図35のBに示されるように、画素境界を挟んで隣接する2つの信号取り出し部65に印加される電圧が同じ電圧となるので、隣接画素間での電荷のやり取りは抑制される。そのため、電荷の転送効率はPeriodic配置よりも劣るが、隣接画素のクロストーク特性はPeriodic配置よりも良い。
<第14の実施の形態の複数画素の断面構成>
図2等で示した画素の断面構成では、基板61の光入射面とは反対の表面側に形成された多層配線層の図示が省略されていた。
そこで、以下では、上述した実施の形態のいくつかについて、多層配線層を省略しない形で、隣接する複数画素の断面図を示す。
初めに、図36および図37に、図28に示した第14の実施の形態の複数画素の断面図を示す。
図28に示した第14の実施の形態は、基板61の光入射面とは反対側に、大面積の反射部材631を備えた画素の構成である。
図36は、図11のB-B’線における断面図に相当し、図37は、図11のA-A’線における断面図に相当する。また、図17のC-C’線における断面図も、図36のように示すことができる。
図36に示されるように、各画素51において、中心部分に酸化膜64が形成されており、その酸化膜64の両側に、信号取り出し部65-1および信号取り出し部65-2がそれぞれ形成されている。
信号取り出し部65-1においては、P+半導体領域73-1およびP-半導体領域74-1を中心として、それらP+半導体領域73-1およびP-半導体領域74-1の周囲を囲むように、N+半導体領域71-1およびN-半導体領域72-1が形成されている。P+半導体領域73-1およびN+半導体領域71-1は、多層配線層811と接触している。P-半導体領域74-1は、P+半導体領域73-1を覆うように、P+半導体領域73-1の上方(オンチップレンズ62側)に配置され、N-半導体領域72-1は、N+半導体領域71-1を覆うように、N+半導体領域71-1の上方(オンチップレンズ62側)に配置されている。言い換えれば、P+半導体領域73-1およびN+半導体領域71-1は、基板61内の多層配線層811側に配置され、N-半導体領域72-1とP-半導体領域74-1は、基板61内のオンチップレンズ62側に配置されている。また、N+半導体領域71-1とP+半導体領域73-1との間には、それらの領域を分離するための分離部75-1が酸化膜等により形成されている。
信号取り出し部65-2においては、P+半導体領域73-2およびP-半導体領域74-2を中心として、それらP+半導体領域73-2およびP-半導体領域74-2の周囲を囲むように、N+半導体領域71-2およびN-半導体領域72-2が形成されている。P+半導体領域73-2およびN+半導体領域71-2は、多層配線層811と接触している。P-半導体領域74-2は、P+半導体領域73-2を覆うように、P+半導体領域73-2の上方(オンチップレンズ62側)に配置され、N-半導体領域72-2は、N+半導体領域71-2を覆うように、N+半導体領域71-2の上方(オンチップレンズ62側)に配置されている。言い換えれば、P+半導体領域73-2およびN+半導体領域71-2は、基板61内の多層配線層811側に配置され、N-半導体領域72-2とP-半導体領域74-2は、基板61内のオンチップレンズ62側に配置されている。また、N+半導体領域71-2とP+半導体領域73-2との間にも、それらの領域を分離するための分離部75-2が酸化膜等により形成されている。
隣り合う画素51どうしの境界領域である、所定の画素51の信号取り出し部65-1のN+半導体領域71-1と、その隣の画素51の信号取り出し部65-2のN+半導体領域71-2との間にも、酸化膜64が形成されている。
基板61の光入射面側(図36および図37における上面)の界面には、固定電荷膜66が形成されている。
図36に示されるように、基板61の光入射面側に画素毎に形成されたオンチップレンズ62を、高さ方向に、画素内の領域全面で厚みが均一に嵩上げされた嵩上げ部821と、画素内の位置によって厚みが異なる曲面部822とに分けると、嵩上げ部821の厚みは、曲面部822の厚みよりも薄く形成されている。嵩上げ部821の厚みが厚くなるほど、斜めの入射光が画素間遮光膜63で反射されやすくなるため、嵩上げ部821の厚みを薄く形成することにより、斜めの入射光も基板61内へ取り込むことができる。また、曲面部822の厚みを厚くするほど、入射光を画素中心に集光することができる。
オンチップレンズ62が画素毎に形成されている基板61の光入射面側とは反対側に、多層配線層811が形成されている。言い換えれば、オンチップレンズ62と多層配線層811との間に、半導体層である基板61が配置されている。多層配線層811は、5層の金属膜M1乃至M5と、その間の層間絶縁膜812とで構成される。なお、図36では、多層配線層811の5層の金属膜M1乃至M5のうち、最も外側の金属膜M5が見えない場所にあるため図示されていないが、図36の断面図と異なる方向からの断面図である図37においては図示されている。
図37に示されるように、多層配線層811の基板61との界面部分の画素境界領域には、画素トランジスタTrが形成されている。画素トランジスタTrは、図31および図32で示した転送トランジスタ721、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725のいずれかである。
多層配線層811の5層の金属膜M1乃至M5のうち、最も基板61に近い金属膜M1には、電源電圧を供給するための電源線813、P+半導体領域73-1または73-2に所定の電圧を印加するための電圧印加配線814、および、入射光を反射する部材である反射部材815が含まれる。図36の金属膜M1において、電源線813および電圧印加配線814以外の配線は反射部材815となるが、図が煩雑となるのを防止するため一部の符号が省略されている。反射部材815は、入射光を反射する目的で設けられるダミー配線であり、図28に示した反射部材631に相当する。反射部材815は、平面視において電荷検出部であるN+半導体領域71-1および71-2と重なるように、N+半導体領域71-1および71-2の下方に配置されている。なお、図28に示した第14の実施の形態の反射部材631の代わりに、第15の実施の形態の遮光部材631’が設けられる場合には、図36の反射部材815の部分が、遮光部材631’となる。
また、金属膜M1では、N+半導体領域71に蓄積された電荷をFD722へ転送するため、N+半導体領域71と転送トランジスタ721とを接続する電荷取り出し配線(図36では不図示)も形成されている。
なお、この例では、反射部材815(反射部材631)と電荷取り出し配線を、金属膜M1の同一層に配置することとするが、必ずしも同一層に配置するものに限定されない。
基板61側から2層目の金属膜M2では、例えば、金属膜M1の電圧印加配線814に接続されている電圧印加配線816、駆動信号TRG、駆動信号RST、選択信号SEL、駆動信号FDGなどを伝送する制御線817、グランド線などが形成されている。また、金属膜M2では、FD722Bや付加容量727Aが形成されている。
基板61側から3層目の金属膜M3では、例えば、垂直信号線29や、シールド用のVSS配線などが形成される。
基板61側から4層目および5層目の金属膜M4およびM5では、例えば、信号取り出し部65の電圧印加部であるP+半導体領域73-1および73-2に、所定の電圧MIX0またはMIX1を印加するための電圧供給線741-1および741-2(図33、図34)が形成されている。
なお、多層配線層811の5層の金属膜M1乃至M5の平面配置については、図42および図43を参照して後述する。
<第9の実施の形態の複数画素の断面構成>
図38は、図22で示した第9の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図22で示した第9の実施の形態は、基板61内の画素境界部分に、基板61の裏面(光入射面)側から、所定の深さまで長い溝(トレンチ)を形成して、遮光膜を埋め込んだ分離領域441を備えた画素の構成である。
信号取り出し部65-1および65-2、並びに、多層配線層811の5層の金属膜M1乃至M5などを含むその他の構成については、図36に示した構成と同様である。
<第9の実施の形態の変形例1の複数画素の断面構成>
図39は、図23で示した第9の実施の形態の変形例1の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図23で示した第9の実施の形態の変形例1は、基板61内の画素境界部分に、基板61全体を貫通する分離領域471を備えた画素の構成である。
信号取り出し部65-1および65-2、並びに、多層配線層811の5層の金属膜M1乃至M5などを含むその他の構成については、図36に示した構成と同様である。
<第16の実施の形態の複数画素の断面構成>
図40は、図29で示した第16の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図29で示した第16の実施の形態は、基板61内における光入射面とは反対の面側、すなわち図中、下側の面の内側の中央部分に、Pウェル領域671を備えた構成である。また、Pウェル領域671とN+半導体領域71-1との間には、分離部672-1が酸化膜等により形成されている。同様に、Pウェル領域671とN+半導体領域71-2との間にも、分離部672-2が酸化膜等により形成されている。基板61の下側の面の画素境界部分にも、Pウェル領域671が形成されている。
信号取り出し部65-1および65-2、並びに、多層配線層811の5層の金属膜M1乃至M5などを含むその他の構成については、図36に示した構成と同様である。
<第10の実施の形態の複数画素の断面構成>
図41は、図24で示した第10の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図24で示した第10の実施の形態は、基板61に代えて、基板厚が厚い基板501が設けられている画素の構成である。
信号取り出し部65-1および65-2、並びに、多層配線層811の5層の金属膜M1乃至M5などを含むその他の構成については、図36に示した構成と同様である。
<5層の金属膜M1乃至M5の平面配置例>
次に、図42および図43を参照して、図36乃至図41で示した多層配線層811の5層の金属膜M1乃至M5の平面配置例について説明する。
図42のAは、多層配線層811の5層の金属膜M1乃至M5のうちの、1層目である金属膜M1の平面配置例を示している。
図42のBは、多層配線層811の5層の金属膜M1乃至M5のうちの、2層目である金属膜M2の平面配置例を示している。
図42のCは、多層配線層811の5層の金属膜M1乃至M5のうちの、3層目である金属膜M3の平面配置例を示している。
図43のAは、多層配線層811の5層の金属膜M1乃至M5のうちの、4層目である金属膜M4の平面配置例を示している。
図43のBは、多層配線層811の5層の金属膜M1乃至M5のうちの、5層目である金属膜M5の平面配置例を示している。
なお、図42のA乃至Cおよび図43のAおよびBでは、画素51の領域と、図11に示した八角形状を有する信号取り出し部65-1および65-2の領域とを、破線で示している。
図42のA乃至Cおよび図43のAおよびBにおいて、図面の縦方向が、画素アレイ部20の垂直方向であり、図面の横方向が、画素アレイ部20の水平方向である。
多層配線層811の1層目である金属膜M1には、図42のAに示されるように、赤外光を反射する反射部材631が形成されている。画素51の領域において、信号取り出し部65-1および65-2それぞれに対して2枚の反射部材631が形成され、信号取り出し部65-1の2枚の反射部材631と、信号取り出し部65-1の2枚の反射部材631とが、垂直方向に対して対称に形成されている。
また、水平方向における、隣り合う画素51の反射部材631との間には、画素トランジスタ配線領域831が配置されている。画素トランジスタ配線領域831には、転送トランジスタ721、リセットトランジスタ723、増幅トランジスタ724、または、選択トランジスタ725の画素トランジスタTr間を接続する配線が形成されている。この画素トランジスタTr用の配線も、2つの信号取り出し部65-1および65-2の中間線(不図示)を基準に、垂直方向に対称に形成されている。
また、垂直方向における、隣り合う画素51の反射部材631との間には、グランド線832、電源線833、グランド線834等の配線が形成されている。これらの配線も、2つの信号取り出し部65-1および65-2の中間線を基準に、垂直方向に対称に形成されている。
このように、1層目の金属膜M1が、画素内の信号取り出し部65-1側の領域と、信号取り出し部65-2側の領域とで対称に配置されたことにより、配線負荷が信号取り出し部65-1と65-2とで均等に調整されている。これにより、信号取り出し部65-1と65-2の駆動バラツキを低減させている。
1層目の金属膜M1では、基板61に形成された信号取り出し部65-1と65-2の下側に大面積の反射部材631を形成することにより、オンチップレンズ62を介して基板61内に入射し、基板61内で光電変換されずに基板61を透過してしまった赤外光を、反射部材631で反射させて基板61内へと再度入射させることができる。これにより、基板61内で光電変換される赤外光の量をより多くし、量子効率(QE)、つまり赤外光に対する画素51の感度を向上させることができる。
一方、1層目の金属膜M1において、反射部材631に代えて、反射部材631と同じ領域に遮光部材631’を配置した場合には、オンチップレンズ62を介して光入射面から基板61内に入射し、基板61内で光電変換されずに基板61を透過してしまった赤外光が、配線層で散乱し、近傍画素へ入射してしまうことを抑制できる。これにより、近傍画素で誤って光を検知してしまうことを防ぐことができる。
多層配線層811の2層目である金属膜M2には、図42のBに示されるように、信号取り出し部65-1と65-2の間の位置に、所定の信号を水平方向に伝送する制御線841乃至844等が形成された制御線領域851が配置されている。制御線841乃至844は、例えば、駆動信号TRG、駆動信号RST、選択信号SEL、または、駆動信号FDGを伝送する線である。
制御線領域851を、2つの信号取り出し部65の間に配置することで、信号取り出し部65-1および65-2のそれぞれに対する影響が均等になり、信号取り出し部65-1と65-2の駆動バラツキを低減することができる。
また、2層目である金属膜M2の制御線領域851と異なる所定の領域には、FD722Bや付加容量727Aが形成された容量領域852が配置されている。容量領域852では、金属膜M2を櫛歯形状にパターン形成することにより、FD722Bまたは付加容量727Aが構成されている。
FD722Bまたは付加容量727Aを、2層目である金属膜M2に配置することで、設計上の所望の配線容量に応じて、FD722Bまたは付加容量727Aのパターンを自由に配置することができ、設計自由度を向上させることができる。
多層配線層811の3層目である金属膜M3には、図42のCに示されるように、各画素51から出力された画素信号をカラム処理部23に伝送する垂直信号線29が、少なくとも形成されている。垂直信号線29は、画素信号の読み出し速度向上のため、1つの画素列に対して3本以上配置することができる。また、垂直信号線29の他に、シールド配線を配置し、カップリング容量を低減させてもよい。
多層配線層811の4層目の金属膜M4および5層目の金属膜M5には、各画素51の信号取り出し部65のP+半導体領域73-1および73-2に、所定の電圧MIX0またはMIX1を印加するための電圧供給線741-1および741-2が形成されている。
図43のAおよびBに示される金属膜M4および金属膜M5は、図33のAで示した第1の配置例の電圧供給線741を採用した場合の例を示している。
金属膜M4の電圧供給線741-1が、金属膜M3およびM2を介して金属膜M1の電圧印加配線814(例えば、図36)に接続され、電圧印加配線814が、画素51の信号取り出し部65-1のP+半導体領域73-1に接続されている。同様に、金属膜M4の電圧供給線741-2が、金属膜M3およびM2を介して金属膜M1の電圧印加配線814(例えば、図36)に接続され、電圧印加配線814が、画素51の信号取り出し部65-2のP+半導体領域73-2に接続されている。
金属膜M5の電圧供給線741-1および741-2は、画素アレイ部20の周辺のタップ駆動部21に接続されている。金属膜M4の電圧供給線741-1と、金属膜M5の電圧供給線741-1とは、平面領域において両方の金属膜が存在する所定の位置で図示せぬビア等によって接続されている。タップ駆動部21からの所定の電圧MIX0またはMIX1が、金属膜M5の電圧供給線741-1および741-2を伝送して、金属膜M4の電圧供給線741-1および741-2に供給され、電圧供給線741-1および741-2から、金属膜M3およびM2を介して金属膜M1の電圧印加配線814に供給される。
受光素子1を裏面照射型のCAPDセンサとすることにより、例えば、図43のAおよびBに示したように、各画素51の信号取り出し部65に所定の電圧MIX0またはMIX1を印加するための電圧供給線741-1および741-2を垂直方向に配線することができるなど、駆動配線の配線幅およびレイアウトを自由に設計することができる。また、高速駆動に適した配線や、負荷低減を考慮した配線も可能である。
<画素トランジスタの平面配置例>
図44は、図42のAで示した1層目の金属膜M1と、その上に形成された画素トランジスタTrのゲート電極等を形成するポリシリコン層とを重ね合わせた平面図である。
図44のAは、図44のCの金属膜M1と図44のBのポリシリコン層とを重ね合わせた平面図であり、図44のBは、ポリシリコン層のみの平面図であり、図44のCは、金属膜M1のみの平面図である。図44のCの金属膜M1の平面図は、図42のAに示した平面図と同じであるが、ハッチングが省略されている。
図42のAを参照して説明したように、各画素の反射部材631の間には、画素トランジスタ配線領域831が形成されている。
画素トランジスタ配線領域831には、信号取り出し部65-1および65-2それぞれに対応する画素トランジスタTrが、例えば、図44のBに示されるように配置される。
図44のBでは、2つの信号取り出し部65-1および65-2の中間線(不図示)を基準に、中間線に近い側から、リセットトランジスタ723Aおよび723B、転送トランジスタ721Aおよび721B、切替トランジスタ728Aおよび728B、選択トランジスタ725Aおよび725B、並びに、増幅トランジスタ724Aおよび724Bのゲート電極が形成されている。
図44のCに示される金属膜M1の画素トランジスタTr間を接続する配線も、2つの信号取り出し部65-1および65-2の中間線(不図示)を基準に、垂直方向に対称に形成されている。
このように、画素トランジスタ配線領域831内の複数の画素トランジスタTrを、信号取り出し部65-1側の領域と、信号取り出し部65-2側の領域とで対称に配置することで、信号取り出し部65-1と65-2の駆動バラツキを低減させることができる。
<反射部材631の変形例>
次に、図45および図46を参照して、金属膜M1に形成される反射部材631の変形例について説明する。
上述した例では、図42のAに示したように、画素51内の信号取り出し部65周辺となる領域に、大面積の反射部材631が配置されていた。
これに対して、反射部材631は、例えば、図45のAに示されるように、格子形状のパターンで配置することもできる。このように、反射部材631を格子形状のパターンで形成することにより、パターン異方性をなくすことができ、反射能力のXY異方性を低減することができる。言い換えると、反射部材631を格子形状のパターンで形成することにより、偏った一部領域への入射光の反射を低減し、等方的に反射させやすくできるため測距精度が向上する。
あるいはまた、反射部材631は、例えば、図45のBに示されるように、ストライプ形状のパターンで配置してもよい。このように、反射部材631をストライプ形状のパターンで形成することにより、反射部材631のパターンを配線容量としても使用することができるので、ダイナミックレンジを最大限まで拡大した構成を実現することができる。
なお、図45のBは、垂直方向のストライプ形状の例であるが、水平方向のストライプ形状としてもよい。
あるいはまた、反射部材631は、例えば、図45のCに示されるように、画素中心領域のみ、より具体的には2つの信号取り出し部65の間のみに配置してもよい。このように、反射部材631を画素中心領域に形成し、画素端には形成しないことにより、画素中心領域に対しては反射部材631による感度向上の効果を得ながら、斜め光が入射された場合の隣接画素へ反射する成分を抑制することができ、クロストークの抑制を重視した構成を実現することができる。
また、反射部材631は、例えば、図46のAに示されるように、一部を櫛歯形状にパターン配置することにより、金属膜M1の一部を、FD722または付加容量727の配線容量に割り当ててもよい。図46のAにおいて、実線の丸で囲まれた領域861乃至864内の櫛歯形状が、FD722または付加容量727の少なくとも一部を構成する。FD722または付加容量727は、金属膜M1と金属膜M2に適宜振り分けて配置してもよい。金属膜M1のパターンを、反射部材631と、FD722または付加容量727の容量に、バランス良く配置することができる。
図46のBは、反射部材631を配置しない場合の金属膜M1のパターンを示している。基板61内で光電変換される赤外光の量をより多くして、画素51の感度を向上させるためには、反射部材631を配置することが好ましいが、反射部材631を配置しない構成を採用することもできる。
図45および図46に示した反射部材631の配置例は、遮光部材631’にも同様に適用できる。
<受光素子の基板構成例>
図1の受光素子1は、図47のA乃至Cのいずれかの基板構成を採用することができる。
図47のAは、受光素子1を、1枚の半導体基板911と、その下の支持基板912で構成した例を示している。
この場合、上側の半導体基板911には、上述した画素アレイ部20に対応する画素アレイ領域951と、画素アレイ領域951の各画素を制御する制御回路952と、画素信号の信号処理回路を含むロジック回路953とが形成される。
制御回路952には、上述したタップ駆動部21、垂直駆動部22、水平駆動部24などが含まれる。ロジック回路953には、画素信号のAD変換処理などを行うカラム処理部23や、画素内の2つ以上の信号取り出し部65それぞれで取得された画素信号の比率から距離を算出する距離算出処理、キャリブレーション処理などを行う信号処理部31が含まれる。
あるいはまた、受光素子1は、図47のBに示されるように、画素アレイ領域951と制御回路952が形成された第1の半導体基板921と、ロジック回路953が形成された第2の半導体基板922とを積層した構成とすることも可能である。なお、第1の半導体基板921と第2の半導体基板922は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
あるいはまた、受光素子1は、図47のCに示されるように、画素アレイ領域951のみが形成された第1の半導体基板931と、各画素を制御する制御回路と画素信号を処理する信号処理回路を、1画素単位または複数画素のエリア単位に設けたエリア制御回路954が形成された第2の半導体基板932とを積層した構成とすることも可能である。第1の半導体基板931と第2の半導体基板932は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
図47のCの受光素子1のように、1画素単位またはエリア単位で制御回路と信号処理回路を設けた構成によれば、分割制御単位ごとに最適な駆動タイミングやゲインを設定することができ、距離や反射率によらず、最適化された距離情報を取得することができる。また、画素アレイ領域951の全面ではなく、一部の領域のみを駆動させて、距離情報を算出することもできるので、動作モードに応じて消費電力を抑制することも可能である。
<第18の実施の形態>
<画素の構成例>
次に、上述した第1乃至第17の実施の形態に加えて、さらにその他の実施の形態について説明する。
第13の実施の形態では、図27を参照して画素51内に設けられた2つの信号取り出し部65のうちの一方をアクティブタップとし、他方をイナクティブタップとするとともに基板61の光入射面に負バイアスを印加する例について説明した。
この場合、負バイアスの印加により電界が強化されて電子の取り出し効率を向上させることができるが、画素51内のアクティブタップとしない方の信号取り出し部65のP+半導体領域73に電圧を印加するのではなくフローティング状態とすれば、消費電力を削減することができる。
そのような場合、画素51の断面の構成は、例えば図48に示すようになる。
図48は、上述した図36等と同様に、図11のB-B’線に相当する複数画素の断面図を示している。
なお、図48において図36における場合と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図48に示す画素51の構成を、図36に示した画素51の構成と比較すると、図48に示す画素51においては、隣接する画素51の境界(画素境界)に、P型の半導体層である基板61を貫通し、隣接する画素51を分離する貫通電極1001と、貫通電極1001の外周(側壁)を覆う絶縁膜1002とが新たに形成されている。
貫通電極1001は、例えばタングステン(W)、アルミニウム(Al)、銅(Cu)などの金属材料、またはポリシリコンなどで形成される。絶縁膜1002は、例えば酸化膜(SiO2)で形成される。
貫通電極1001は、画素51の境界部分に形成され、互いに隣接する画素51の半導体層(基板61)を分離する画素分離部として機能する。なお、外周部の絶縁膜1002を含めた貫通電極1001と絶縁膜1002とで画素分離部が構成されていると捉えることもできる。
貫通電極1001は、多層配線層811の最も基板61に近い金属膜である金属膜M1の電圧印加配線1011と電気的に接続されており、貫通電極1001には、電圧印加配線1011を介して所定のバイアス(電圧)が印加されている。
ここで、貫通電極1001に印加されるバイアスは、アクティブタップとされた信号取り出し部65のP+半導体領域73に印加される電圧とは異なる電圧とされる。より具体的には、貫通電極1001に印加されるバイアスは、例えば0V以下の電圧、すなわち負バイアスとされる。このように負バイアスが印加される貫通電極1001は、電圧印加部として機能するということができる。
貫通電極1001および絶縁膜1002は、基板61の表面側または裏面側からドライエッチング等によって反対側基板面に到達するまでトレンチを形成し、絶縁膜1002を形成した後に、貫通電極1001となるポリシリコンまたは金属材料を埋め込むことで形成することができる。
このように基板61を貫通する貫通電極1001設けることで、基板61の面と平行な方向における電界を強化することができる。
また、図48に示す画素51では、基板61での光電変換により生成される電荷の蓄積期間においては、2つの信号取り出し部65が交互にアクティブタップとされる。そして、画素51内の一方の信号取り出し部65がアクティブタップとされている間は、他方の信号取り出し部65のP+半導体領域73はフローティング状態とされる。
このようにすることで基板61内においては貫通電極1001を利用した負バイアス分の電流は流れるが、アクティブタップとされた一方の信号取り出し部65と、他方の信号取り出し部65との間の電位差に起因する電流は流れなくなる。
これにより、一方の信号取り出し部65がアクティブタップとされているときに、他方の信号取り出し部65のP+半導体領域73に0V等の電圧を印加する場合と比較して、基板61で発生する電流の量(ホール電流の総量)を低減させることができる。その結果、基板61における消費電力を削減することができる。
しかも、アクティブタップでない信号取り出し部65をフローティング状態とする場合、アクティブタップでない信号取り出し部65に0V等の電圧を印加する場合と比較して、電荷(電子)の転送効率を向上させることができ、高精度に距離検出を行うことができる。換言すれば、CAPDセンサの特性を向上させることができる。これは、アクティブタップでない信号取り出し部65をフローティング状態とすると、2つの信号取り出し部65間には電界が生じないので、アクティブタップとされた信号取り出し部65のN+半導体領域71へと向かう電荷(電子)の経路がより短くなるためである。
<画素の等価回路構成例>
以上のようにアクティブタップでない信号取り出し部65をフローティング状態とする場合、画素51の等価回路は例えば図49に示すようになる。なお、図49において図1または図31における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図49に示す画素51の等価回路の構成は、図31に示した画素51の等価回路の構成に対して、新たにトランジスタ1041Aおよびトランジスタ1041Bが設けられた構成となっている。
図49に示す例では、P+半導体領域73-1と電圧供給線30との間にトランジスタ1041Aが設けられており、P+半導体領域73-2と電圧供給線30との間にトランジスタ1041Bが設けられている。
より詳細には、例えばP+半導体領域73-1とトランジスタ1041Aとの間には、図48に示した電圧印加配線814や電圧印加配線816が設けられている。同様に、例えばP+半導体領域73-2とトランジスタ1041Bとの間にも電圧印加配線814や電圧印加配線816が設けられている。
なお、以下、トランジスタ1041Aおよびトランジスタ1041Bを特に区別する必要のない場合、単にトランジスタ1041とも称することとする。
トランジスタ1041Aおよびトランジスタ1041Bはタップ駆動部21により制御され、スイッチとして機能する。
すなわち、タップ駆動部21はトランジスタ1041のゲート電極に供給する駆動信号(電圧)をアクティブ状態として、トランジスタ1041をオン状態(導通状態)とすることで、P+半導体領域73に1.5Vや0V等の所望の電圧を印加することができる。
これに対して、タップ駆動部21はトランジスタ1041のゲート電極に供給する駆動信号(電圧)を非アクティブ状態として、トランジスタ1041をオフ状態(非導通状態)とすることで、P+半導体領域73を電圧供給線30から電気的に切り離す。これによりP+半導体領域73はフローティング状態となる。
なお、トランジスタ1041のオン、オフの駆動はタップ駆動部21ではなく垂直駆動部22により行われるようにしてもよい。
<画素の駆動例>
次に、図48に示した画素51の駆動例について説明する。
タップ駆動部21は、基板61での光電変換により生成される電荷の蓄積期間において、例えば図50に示すように信号取り出し部65の駆動を制御する。
図50では、矢印Q11に示す部分には信号取り出し部65-1のP+半導体領域73-1に印加される電圧MIX0が示されており、矢印Q12に示す部分には信号取り出し部65-2のP+半導体領域73-2に印加される電圧MIX1が示されている。特に、矢印Q11および矢印Q12に示される電圧MIX0および電圧MIX1における斜線部分は、フローティング状態であることを示している。
また、矢印Q13に示す部分には電圧印加部である貫通電極1001に印加される電圧、つまり光入射面(裏面)に印加されるバイアスを示している。
この例では、矢印Q13に示すように電圧印加部である貫通電極1001には、継続して0V以下の一定の固定電圧、すなわち一定の負バイアスが印加された状態となっている。
これに対してP+半導体領域73-1では、例えばP+半導体領域73-1に電圧MIX0として1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
具体的には、タップ駆動部21は信号取り出し部65-1をアクティブタップとするタイミングでは、トランジスタ1041Aをオン状態としてP+半導体領域73-1に1.5V等の正の電圧を印加する。また、タップ駆動部21は、信号取り出し部65-1をアクティブタップとしないタイミングでは、トランジスタ1041Aをオフ状態としてP+半導体領域73-1をフローティング状態とさせる。
同様に、P+半導体領域73-2では、例えばP+半導体領域73-2に電圧MIX1として1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
特に、タップ駆動部21はP+半導体領域73-1に正の電圧が印加されているときにはP+半導体領域73-2をフローティング状態とし、P+半導体領域73-2に正の電圧が印加されているときにはP+半導体領域73-1をフローティング状態とする。このようなタップ駆動部21はP+半導体領域73への電圧の印加を制御する電圧制御部として機能するということができる。
その他、タップ駆動部21によりフローティングモードと、通常モードとを適宜、切り替えることができるようにしてもよい。
ここでフローティングモードとは、図50を参照して説明したようにアクティブタップではない信号取り出し部65のP+半導体領域73をフローティング状態とするモードである。
すなわち、フローティングモードでは、アクティブタップとする信号取り出し部65のP+半導体領域73には1.5V等の電圧が印加され、アクティブタップとしない信号取り出し部65のP+半導体領域73はフローティング状態とされ、貫通電極1001には負バイアスが印加される。
また、通常モードとは、アクティブタップではない信号取り出し部65のP+半導体領域73をフローティング状態としないモードである。
すなわち、通常モードでは、アクティブタップとされる信号取り出し部65のP+半導体領域73には1.5V等の電圧が印加され、アクティブタップとされない信号取り出し部65、つまりイナクティブタップの信号取り出し部65のP+半導体領域73には0V等の電圧が印加される。つまり、各タイミングにおいて電圧MIX1と電圧MIX0とは互いに異なる電圧とされる。
さらに通常モードでは、貫通電極1001には負バイアスが印加されるようにしてもよいし、負バイアスが印加されず、フローティング状態とされるようにしてもよい。例えば貫通電極1001に印加される負バイアスは、イナクティブタップのP+半導体領域73に印加される電圧と同じであるようにすることができる。
タップ駆動部21は、以上のフローティングモードと通常モードとの何れかのモードでの駆動が行われるように、適宜、モードの切り替えを行う。
<第18の実施の形態の変形例1>
<画素の構成例>
さらに、基板61に負バイアスを印加し、アクティブタップとしない信号取り出し部65のP+半導体領域73をフローティング状態とする場合、基板61の面と垂直な深さ方向(Z方向)の電界を強化することもできる。
そのような場合、画素51の断面の構成は、例えば図51に示すようになる。
図51は、上述した図36等と同様に、図11のB-B’線に相当する複数画素の断面図を示している。なお、図51において図48における場合と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図51に示す画素51の構成を、図48に示した画素51の構成と比較すると、図51に示す画素51では、基板61の光入射面に形成された固定電荷膜66の上面に透明電極である透明導電膜1071が新たに形成されている。すなわち、透明導電膜1071は基板61におけるオンチップレンズ62側の面に形成されている。
透明導電膜1071は、画素51の境界で貫通電極1001と接続されている。透明導電膜1071としては、ITO(Indium-tin-oxide)や、ZnO、SnO、Cd2SnO4、または、TiO2:Nbなどの材料を採用することができる。
貫通電極1001は電圧印加配線1011に接続されているので、電圧印加配線1011に負バイアスを印加すると、その負バイアスは、貫通電極1001および透明導電膜1071を介して、固定電荷膜66に印加される。したがって、この例では貫通電極1001および透明導電膜1071が電圧印加部として機能する。
図51に示す例においても図48に示した例と同様に、タップ駆動部21は、図50を参照して説明したように信号取り出し部65の駆動を行う。また、図51に示す例においてもタップ駆動部21は、通常モードとフローティングモードとを切り替えることが可能である。
図51に示す画素51では、固定電荷膜66の上面に透明導電膜1071が形成されているので、基板61の光入射面から信号取り出し部65(タップ)に向かう深さ方向の電界を強化することができる。これにより、図48に示した例と比べて、電子の取り出し効率をさらに向上させることができる。
なお、仮に画素51において、基板61の光入射面上に固定電荷膜66が形成されない場合には、基板61の光入射面上に酸化膜等からなる絶縁膜を形成し、貫通電極1001および透明導電膜1071を介して、絶縁膜に負バイアスを印加する構成を採用することができる。絶縁膜は、単層膜に限らず、積層膜であってもよい。
さらに図51では、透明導電膜1071と貫通電極1001とが電気的に接続されている例について説明したが、これらの透明導電膜1071と貫通電極1001が電気的に接続されないようにしてもよい。また、そのような場合、透明導電膜1071のみに負バイアスが印加されるようにしてもよい。さらに、透明導電膜1071のみが設けられ、貫通電極1001は設けられていないようにしてもよい。
<第19の実施の形態>
<画素の構成例>
また、フローティングモードでの駆動を行う場合、画素51の側壁からの電界強化、つまり基板61の面と平行な方向における電界強化で、より高い効果が得られるように画素51の側面ごとに別々にバイアス印加のための画素間遮光部を設けてもよい。
そのような場合、例えば図52に示すように画素51間に画素間遮光部が形成された構成とされる。なお、図52において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図52は、画素51を基板61の面と垂直な方向から見た図である。
この例では、画素51と、他の画素51との境界位置に画素間遮光部1101-1乃至画素間遮光部1101-4が設けられている。
具体的には、画素51の図中、上側の境界には画素間遮光部1101-1が設けられており、画素51の図中、下側の境界には画素間遮光部1101-2が設けられている。
すなわち、画素間遮光部1101-1は、画素51内の2つの信号取り出し部65が並ぶ方向における信号取り出し部65-1側の画素境界に形成されている。これに対して、画素間遮光部1101-2は、画素51内の2つの信号取り出し部65が並ぶ方向における信号取り出し部65-2側の画素境界に形成されている。
また、画素51の図中、左側の境界には画素間遮光部1101-3が設けられており、画素51の図中、右側の境界には画素間遮光部1101-4が設けられている。すなわち、これらの画素間遮光部1101-3と画素間遮光部1101-4は、画素51内の2つの信号取り出し部65が並ぶ方向と垂直な方向における画素境界に形成されている。
なお、以下、画素間遮光部1101-1乃至画素間遮光部1101-4を特に区別する必要のない場合、単に画素間遮光部1101とも称することとする。
これらの4つの画素間遮光部1101は、隣接する画素51を分離するトレンチ構造のDTI(Deep Trench Isolation)であり、例えば画素間遮光部1101はタングステン(W)、アルミニウム(Al)、銅(Cu)などの金属材料、またはポリシリコンなどで形成される。
また、ここでは4つの画素間遮光部1101-1乃至画素間遮光部1101-4は、電気的に分離されている。なお、例えば画素51の画素間遮光部1101-3や画素間遮光部1101-4と、その画素51の図中、上下方向に隣接する他の画素51の画素間遮光部1101-3や画素間遮光部1101-4とが電気的に接続されているようにしてもよい。
例えば図52に示す例では、画素間遮光部1101-1乃至画素間遮光部1101-4は、互いに隣接する画素51を分離する画素分離部として機能するとともに、負バイアス等の電圧が印加される電圧印加部としても機能する。
具体的には、例えば画素間遮光部1101-3および画素間遮光部1101-4には、常に0V以下の一定の電圧、すなわち一定の(固定の)負バイアスが印加されるようになっている。
また、信号取り出し部65-1がアクティブタップとされる場合には、その信号取り出し部65-1側に設けられている画素間遮光部1101-1には、その画素間遮光部1101-1の周囲よりも高い電圧、例えば1.5Vなどの電圧が印加される。なお、画素間遮光部1101-1に印加される電圧は、電圧MIX0と同じとすることができる。
このようにすれば、アクティブタップとされた信号取り出し部65-1近傍の電界をより強化することができ、これにより電子の取り出し効率を向上させることができる。
これに対して、信号取り出し部65-1がアクティブタップとされない状態、つまり信号取り出し部65-1のP+半導体領域73-1がフローティング状態とされている場合には、画素間遮光部1101-1もフローティング状態とされる。
このように画素間遮光部1101-1への電圧の印加状態が、P+半導体領域73-1への電圧の印加状態と同じとなるようにするには、例えばP+半導体領域73-1だけでなく、画素間遮光部1101-1も図49に示したトランジスタ1041Aに接続されるようにすればよい。
一方、信号取り出し部65-2側に設けられている画素間遮光部1101-2については、電圧印加状態が、信号取り出し部65-2のP+半導体領域73-2への電圧の印加状態と同じとなるようにすればよい。つまり、画素間遮光部1101-2への電圧印加状態は、画素間遮光部1101-1への電圧印加状態と逆となるようにすればよい。
具体的には、画素間遮光部1101-1に1.5Vなどの電圧が印加されているときには、画素間遮光部1101-2がフローティング状態となるようにされ、逆に画素間遮光部1101-1がフローティング状態であるときには、画素間遮光部1101-2には1.5Vなどの電圧が印加されるようにされる。
このような画素間遮光部1101-2への電圧の印加状態の制御を行うには、例えばP+半導体領域73-2だけでなく、画素間遮光部1101-2も図49に示したトランジスタ1041Bに接続されるようにすればよい。
また、図52に示した画素51におけるD-D’線に相当する複数画素の断面図は、例えば図53に示すようになる。なお、図53において図1、図51、または図52における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図53に示す画素51の構成は、主に図51に示した画素51の構成における貫通電極1001と絶縁膜1002に代えて、画素間遮光部1101と、絶縁膜1131-1および絶縁膜1131-2とが設けられている点で図51に示した画素51の構成と異なっている。なお、以下、絶縁膜1131-1および絶縁膜1131-2を特に区別する必要のない場合、単に絶縁膜1131とも称する。
図53の例では、受光素子1を構成する半導体基板上における画素アレイ部20の外側の領域が周辺回路部1132となっている。また、画素アレイ部20は、画素51が複数配置された有効画素領域1133と、その周囲のOPB画素領域1134とで構成されている。
このような図53に示す画素アレイ部20では貫通電極1001が形成されていないため、貫通電極1001を介して固定電荷膜66に負バイアスを印加することはできない。そこで、図53に示す例では、画素アレイ部20より外側の周辺回路部1132に形成された電圧印加配線1135から、貫通電極1136を介して透明導電膜1071に負バイアスが供給され、透明導電膜1071から、固定電荷膜66に負バイアスが印加される。
すなわち、図53に示す例では、画素アレイ部20より外側の周辺回路部1132の多層配線層811に電圧印加配線1135が形成され、電圧印加配線1135に負バイアスが供給される。また、基板61の周辺回路部1132には、外周が絶縁膜1137で覆われた貫通電極1136が形成されており、貫通電極1136は、基板61の光入射面において透明導電膜1071と接続されている。
このような画素51によれば、多層配線層811の電圧印加配線1135から供給される負バイアスが、貫通電極1136および透明導電膜1071を介して、固定電荷膜66に印加される。これにより、基板61の光入射面から信号取り出し部65(タップ)に向かう深さ方向の電界を強化することができる。
なお、ここでは透明導電膜1071に負バイアスが印加される例について説明するが、特に透明導電膜1071に負バイアスが印加されないようにしてもよい。
また、基板61では、隣接する画素51の境界に、P型の半導体層である基板61の多層配線層811側の面から所定の深さまで、隣接する画素51を分離および遮光する画素間遮光部1101と、画素間遮光部1101の外周(側壁)を覆う絶縁膜1131とが形成されている。
特に、ここでは画素間遮光部1101-1が絶縁膜1131-1により覆われており、画素間遮光部1101-2が絶縁膜1131-2により覆われている。
絶縁膜1131は、例えば、酸化膜(SiO2)で形成される。画素間遮光部1101は、隣り合う画素51の半導体層(基板61)を分離する画素分離部としても機能する。なお、外周部の絶縁膜1131を含めた画素間遮光部1101と絶縁膜1131とで画素分離部が構成されていると捉えることもできる。
画素間遮光部1101-1および画素間遮光部1101-2は、多層配線層811の最も基板61に近い金属膜である金属膜M1の電圧印加配線1138-1および電圧印加配線1138-2と接続されている。
より詳細には、画素間遮光部1101-1は、電圧印加配線1138-1等を介してトランジスタ1041Aに接続されており、画素間遮光部1101-2は、電圧印加配線1138-2等を介してトランジスタ1041Bに接続されている。なお、以下、電圧印加配線1138-1および電圧印加配線1138-2を特に区別する必要のない場合、単に電圧印加配線1138とも称することとする。
画素間遮光部1101および絶縁膜1131は、基板61の表面側(多層配線層811側)からドライエッチング等によって所定の深さまでトレンチを形成し、絶縁膜1131を形成した後に、画素間遮光部1101となるポリシリコンまたは金属材料を埋め込むことで形成することができる。
なお、ここでは画素間遮光部1101-1と画素間遮光部1101-2のみが図示されているが、画素間遮光部1101-3と画素間遮光部1101-4も、これらの画素間遮光部1101-1や画素間遮光部1101-2と同様の構造となっている。すなわち、画素間遮光部1101-3や画素間遮光部1101-4の表面も絶縁膜1131により覆われている。
また、ここでは画素間遮光部1101および絶縁膜1131が表面側から所定の深さまで形成されているが、これらの画素間遮光部1101および絶縁膜1131が表面側から裏面側(光入射面側)側まで基板61を貫通するように設けられてもよい。そのような場合には、例えば画素間遮光部1101-3や画素間遮光部1101-4は、透明導電膜1071と電気的に接続されるようにしてもよい。
さらに、画素間遮光部1101および絶縁膜1131は、基板61の裏面側(光入射面側)側から所定の深さまで形成されるようにしてもよい。
<画素の駆動例>
次に、図52に示した画素51の駆動例について説明する。
タップ駆動部21は、基板61での光電変換により生成される電荷の蓄積期間において、例えば図54に示すように信号取り出し部65の駆動を制御する。
図54では、矢印Q21に示す部分には信号取り出し部65-1のP+半導体領域73-1に印加される電圧MIX0と画素間遮光部1101-1に印加される電圧が示されている。特に、文字「DTIU」は画素間遮光部1101-1を示している。
また、矢印Q22に示す部分には信号取り出し部65-2のP+半導体領域73-2に印加される電圧MIX1と画素間遮光部1101-2に印加される電圧が示されている。特に、文字「DTID」は画素間遮光部1101-2を示している。
また、矢印Q21および矢印Q22に示される部分における斜線の部分は、フローティング状態であることを示している。
矢印Q23に示す部分には透明導電膜1071と、画素間遮光部1101-3および画素間遮光部1101-4とに印加される電圧(バイアス)を示している。特に、文字「DTILR」は画素間遮光部1101-3および画素間遮光部1101-4を示している。
この例では、矢印Q23に示すように透明導電膜1071と、画素間遮光部1101-3および画素間遮光部1101-4とには、継続して0V以下の一定の固定電圧、すなわち一定の負バイアスが印加された状態となっている。
なお、透明導電膜1071と、画素間遮光部1101-3および画素間遮光部1101-4とに異なる電圧が印加されるようにしてもよい。
これに対してP+半導体領域73-1と画素間遮光部1101-1では、1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
具体的には、タップ駆動部21は信号取り出し部65-1をアクティブタップとするタイミングでは、トランジスタ1041Aをオン状態としてP+半導体領域73-1と画素間遮光部1101-1に1.5V等の正の電圧を印加する。
また、タップ駆動部21は、信号取り出し部65-1をアクティブタップとしないタイミングでは、トランジスタ1041Aをオフ状態としてP+半導体領域73-1と画素間遮光部1101-1をフローティング状態とさせる。
同様に、P+半導体領域73-2と画素間遮光部1101-2では、1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
特に、タップ駆動部21はP+半導体領域73-1と画素間遮光部1101-1に正の電圧が印加されているときにはP+半導体領域73-2と画素間遮光部1101-2をフローティング状態とする。逆に、タップ駆動部21はP+半導体領域73-2と画素間遮光部1101-2に正の電圧が印加されているときにはP+半導体領域73-1と画素間遮光部1101-1をフローティング状態とする。
なお、このような駆動を行う場合、図52に示した画素51の図52中、上側に隣接する画素51では、信号取り出し部65-2には画素間遮光部1101-1が隣接して設けられている。したがって、そのような画素51においては、正の電圧が印加されるタイミングおよびフローティング状態とされるタイミングが、互いに隣接して設けられた信号取り出し部65-2と画素間遮光部1101-1で同じとなるようにすればよい。この場合、互いに隣接して設けられた信号取り出し部65-1と画素間遮光部1101-2で、正の電圧が印加されるタイミングおよびフローティング状態とされるタイミングが同じとなるようにされる。その他、2つの画素51の境界に互いに隣接して画素間遮光部1101-1と画素間遮光部1101-2が設けられるようにしてもよい。
その他、図52に示した画素51においてもタップ駆動部21によりフローティングモードと、通常モードとを適宜、切り替えることができるようにしてもよい。
以上のように図54を参照して説明した駆動を行うことで、第18の実施の形態における場合と同様に、電流の消費量を削減するとともに電荷(電子)の転送効率を向上させることができ、高精度に距離検出を行うことができる。換言すれば、CAPDセンサの特性を向上させることができる。
<第20の実施の形態>
<画素の構成例>
さらに第18の実施の形態や第19の実施の形態では、フローティングモードで駆動を行うときに貫通電極1001や透明導電膜1071が電圧印加部として機能する例について説明した。しかし、特にこれらの貫通電極1001や透明導電膜1071が設けられないようにしてもよい。
そのような場合、例えば図55に示すように多層配線層811に設けられ、グランド線に接続されたコンタクトを電圧印加部として用いればよい。なお、図55において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図55は、画素51を基板61の面と垂直な方向から見た図である。
この例では、画素51の図中、左右方向の境界部分にはトランジスタが描かれている。また、画素51の図中、左右方向の境界部分には、グランド線832やグランド線834等に接続されているコンタクト1161-1乃至コンタクト1161-4が設けられている。
これらのコンタクト1161-1乃至コンタクト1161-4は、例えば銅(Cu)などの金属材料から形成されている。なお、以下、コンタクト1161-1乃至コンタクト1161-4を特に区別する必要のない場合、単にコンタクト1161とも称する。
コンタクト1161は、グランド線832等の一定の電圧の配線に接続されているため、基板61に電圧を印加するための電圧印加部として用いることができる。ここでは、例えばコンタクト1161には、常に0V等の一定の電圧が印加されている。
したがって、例えばアクティブタップとされている信号取り出し部65と、コンタクト1161との間で電流が流れるので電荷(電子)の転送効率を向上させることができる。
なお、ここでは電圧印加部として機能するコンタクト1161が、画素51における図中、左右の境界位置に設けられている例について説明した。しかし、電圧印加部として機能するコンタクト1161は、画素51の図中、上下の境界位置に設けられてもよいし、上下左右の境界位置に設けられていてもよい。
また、図55に示した画素51におけるE-E’線に相当する複数画素の断面図は、例えば図56に示すようになる。なお、図56において図37における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図56に示す画素51の構成は、図37に示した画素51の構成に対してトランジスタに代えてコンタクト1161が設けられている構成となっている。これは、E-E’線に相当する多層配線層811の断面位置には、トランジスタではなくコンタクト1161が配置されているためである。
この例では、多層配線層811における互いに隣接する画素51の境界部分にコンタクト1161が形成されており、コンタクト1161は金属膜M1のグランド線等に接続されている。特に、コンタクト1161は、多層配線層811と基板61との境界部分に配置されており、基板61内のコンタクト1161と隣接する部分には、コンタクト1161の部分を覆うようにP+半導体領域1191が形成されている。
このような構成により基板61にはコンタクト1161により常に一定の電圧が印加された状態となっている。
<画素の駆動例>
次に、図55に示した画素51の駆動例について説明する。
タップ駆動部21は、基板61での光電変換により生成される電荷の蓄積期間において、例えば図57に示すように信号取り出し部65の駆動を制御する。
図57では、矢印Q31に示す部分には信号取り出し部65-1のP+半導体領域73-1に印加される電圧MIX0が示されており、矢印Q32に示す部分には信号取り出し部65-2のP+半導体領域73-2に印加される電圧MIX1が示されている。特に、矢印Q31および矢印Q32に示される電圧MIX0および電圧MIX1における斜線部分は、フローティング状態であることを示している。
また、矢印Q33に示す部分には電圧印加部であるコンタクト1161に印加される電圧が示されている。
この例では、矢印Q33に示すようにコンタクト1161には、継続して0V等の一定の固定電圧が印加された状態となっている。
これに対してP+半導体領域73-1では、電圧MIX0として1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
具体的には、タップ駆動部21は信号取り出し部65-1をアクティブタップとするタイミングでは、トランジスタ1041Aをオン状態としてP+半導体領域73-1に1.5V等の正の電圧を印加する。また、タップ駆動部21は、信号取り出し部65-1をアクティブタップとしないタイミングでは、トランジスタ1041Aをオフ状態としてP+半導体領域73-1をフローティング状態とさせる。
同様に、P+半導体領域73-2では、例えばP+半導体領域73-2に電圧MIX1として1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
特に、タップ駆動部21はP+半導体領域73-1に正の電圧が印加されているときにはP+半導体領域73-2をフローティング状態とし、P+半導体領域73-2に正の電圧が印加されているときにはP+半導体領域73-1をフローティング状態とする。
以上のように図57を参照して説明した駆動を行うことで、第18の実施の形態における場合と同様に、電流の消費量を削減するとともに電荷(電子)の転送効率を向上させることができ、高精度に距離検出を行うことができる。換言すれば、CAPDセンサの特性を向上させることができる。
その他、第20の実施の形態においてもタップ駆動部21によりフローティングモードと、通常モードとを適宜、切り替えることができるようにしてもよい。
なお、以上において説明した第18の実施の形態乃至第20の実施の形態では、例えば図48や図51、図53、図56において多層配線層811に反射部材815が設けられている例について説明した。特に、ここでは平面視において、つまり基板61の面と垂直な方向から見たときに、反射部材815がN+半導体領域71と重なるように設けられている。しかし、反射部材815に代えて遮光部材631’が設けられるようにしてもよい。そのような場合においても平面視において遮光部材631’がN+半導体領域71と重なるように設けられる。
<第21の実施の形態>
<画素の構成例>
ところで、画素51を構成する基板61や多層配線層811には、酸化膜や金属材料、ゲート電極などの構造物が設けられている。
そのため、オンチップレンズ62により集光されて基板61内に入射した赤外光がそれらの構造物で反射すると、その反射光が隣接する他の画素51の領域へと入射して画素感度が低下したりクロストークが発生したりすることになる。また、クロストークが発生すると測距時において受光素子1により生成されるデプス画像の解像度、すなわち測距精度が低下してしまう。
そこで、本技術では各画素51の境界部分に画素51の受光領域を分離する画素分離部を設けることで、画素感度を向上させるとともにクロストークの発生を抑制できるようにした。すなわち、感度特性や測距精度といったCAPDセンサの特性を向上させることができるようにした。なお、ここでいう受光領域とは基板61内の光電変換が行われる領域である。
以下では、画素感度の低下やクロストークを抑制するための画素51の構成例について、図58乃至図93を参照して説明する。
なお、図58乃至図93において、図3、図36、図37、または図42における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。また、図58乃至図93において互いに対応する部分には同一の符号を付してあり、その説明は適宜省略する。
まず、図58乃至図60を参照して第21の実施の形態に係る画素51の構成について説明する。
図58は、画素51を基板61の面と垂直な方向から見た図である。
この例では、平面視において各画素51の領域、すなわち画素51の受光領域が囲まれるように、互いに隣接する画素51の境界部分に画素51の領域(受光領域)を分離する画素分離領域として機能する画素分離部1221が形成されている。
画素51の多層配線層811における画素境界近傍の部分には、画素トランジスタ配線領域831が設けられている。
また、基板61および多層配線層811における、それらの基板61と多層配線層811の境界部分には、画素51を駆動するトランジスタ等が形成されている。
具体的には、例えば基板61と多層配線層811の境界部分には、例えばN+半導体領域71-1に接続されたリセットトランジスタ723Aや転送トランジスタ721A、N+半導体領域71-2に接続されたリセットトランジスタ723Bや転送トランジスタ721Bなどが形成されている。
基板61の面と垂直な方向から見た場合、つまり平面視においては画素トランジスタ配線領域831内には画素51を駆動するトランジスタが配置されている。そのため、平面視においては画素トランジスタ配線領域831は、トランジスタが形成されたトランジスタ領域であるということができる。
図58に示す例では基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1221との配置位置が異なる位置となるように、画素分離部1221がトランジスタ等からずらされた位置に配置されている。
換言すれば、平面視において画素分離部1221は画素トランジスタ配線領域831、つまりトランジスタ領域とは異なる領域に設けられている。
ここで、図59および図60に図58のF1-F1’線に相当する断面およびG1-G1’線に相当する断面を示す。
図59および図60に示す画素51の構成は、図36および図37に示した画素51の構成におけるオンチップレンズ62および固定電荷膜66が設けられておらず、新たにオンチップレンズ1251、酸化膜1252、および固定電荷膜1253が設けられた構成とされている。
図59に示すように、各画素51には基板61における光入射面側、すなわち多層配線層811側とは反対側に隣接してオンチップレンズ1251が配置されている。オンチップレンズ1251は、外部から入射した赤外光を集光して基板61内部へと導く。
また、各画素51では基板61内における1つの画素51を構成する部分が受光領域1254となっている。そして、酸化膜1252および固定電荷膜1253の一部により構成される画素分離部1221によって、隣接する画素51の受光領域1254が分離されている。
ここでは、基板61の面と垂直な方向から見た場合、つまり平面視した場合に、受光領域1254が画素分離部1221によって囲まれている。換言すれば、互いに隣接する受光領域1254の境界部分に画素分離部1221が形成されている。
図59に示す例では、酸化膜1252は基板61におけるオンチップレンズ1251側の面を覆うように形成されている。さらに互いに隣接する画素51の境界部分では、酸化膜1252は基板61を貫通するようになっており、これにより隣接する画素51の受光領域1254が分離された状態となっている。
また、基板61内部では、基板61を構成するP型の半導体領域と酸化膜1252との間の領域、すなわち酸化膜1252の表面部分が固定電荷膜1253により覆われている。
特に、この例では酸化膜1252および固定電荷膜1253における基板61の面と垂直な方向に長いトレンチ構造の部分、すなわち基板61を貫通し、隣接する画素51間で受光領域1254を分離するFTI(Full Trench Isolation)として機能する部分が画素分離部1221となっている。
なお、ここでは酸化膜1252と固定電荷膜1253により画素分離部1221が構成されていると説明したが、酸化膜1252のみから画素分離部1221が構成されていると捉えることもできる。
その他、画素分離部1221は、酸化膜1252ではなく、金属材料と、その金属材料を覆う固定電荷膜1253により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。すなわち、画素分離部1221は少なくとも酸化膜、固定電荷膜、および金属材料の何れかにより形成されるようにすることができる。
画素51の境界部分には、画素分離部1221が形成されている。そのため、オンチップレンズ1251から基板61内へと入射した赤外光が酸化膜64やトランジスタのゲート電極、金属材料等の構造物で反射しても、画素分離部1221を設けたことにより、反射光が隣接する画素51へと入射してしまうことを防止することができる。
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度(解像度)といったCAPDセンサの特性を向上させることができる。
また、図59に示す例では図中、横方向において、画素分離部1221はトランジスタが形成された位置に対してずれた位置に形成されている。すなわち、画素分離部1221はトランジスタの直上には配置されていない。
例えば、仮に画素分離部1221がトランジスタの直上に形成されたとすると、トランジスタ、より詳細には基板61内のトランジスタを覆うPウェル部分には、画素分離部1221の固定電荷膜1253からのリーク電流が発生することがある。
そこで、この実施の形態では画素分離部1221がトランジスタの直上からずれた位置に形成されるようにすることで、そのようなリーク電流の発生が抑制されている。
なお、より詳細には画素分離部1221は、トランジスタを覆うPウェル部分から離れた位置に形成されているが、画素分離部1221がPウェルの一部を貫通するように形成されていてもよい。
さらに、図59に示す例ではトランジスタの位置に合わせて画素分離部1221がずれた位置に形成されているため、それに合わせて画素間遮光膜63およびオンチップレンズ1251もずらされて配置されている。
すなわち、画素間遮光膜63は、図59中、画素分離部1221の上側(直上)に位置するように配置されている。また、図59に示すように基板61の面と平行な方向から見たときに、オンチップレンズ1251の中心、つまりオンチップレンズ1251の光軸の位置が、画素51の両端(画素51の側壁)に設けられた2つの画素分離部1221の略中間の位置となるように配置されている。
換言すれば、オンチップレンズ1251の光軸の位置が、図58に示したように画素51の境界にある画素分離部1221に囲まれた矩形の領域の略中心の位置となるように、オンチップレンズ1251が配置されている。このようにすることで、オンチップレンズ1251により受光領域1254内へと導かれる光の量(受光量)をより多くすることができ、感度特性を向上させることができる。
また、図58に示した画素51のG1-G1’線に相当する断面図は図60に示すようになる。図60においても図59の場合と同様に、酸化膜1252および固定電荷膜1253における基板61の面と垂直な方向に長いトレンチ構造の部分が画素分離部1221となっており、画素分離部1221によって隣接する画素51との間で受光領域1254が分離されている。特に、ここでは画素分離部1221は酸化膜64の部分を貫通し、多層配線層811へと達している。
以上のような図58乃至図60に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
なお、図59では画素分離部1221の形成位置に合わせてオンチップレンズ1251の配置位置をずらす例について説明した。
しかし基板61の面と垂直な方向から見たときに、オンチップレンズ1251の光軸の位置が、画素51内の2つの信号取り出し部65、より詳細には2つのN+半導体領域71の略中間の位置となるようにオンチップレンズ1251が配置されるようにしてもよい。
このようにすることで、信号取り出し部65-1と信号取り出し部65-2との間の位置に赤外光を集光させることができ、それらの信号取り出し部65での電子の取り出し効率を略均等にすることができる。
さらに、例えば図58に示した例において、信号取り出し部65-1と信号取り出し部65-2との間の位置が、オンチップレンズ1251の光軸の位置となるように、それらの信号取り出し部65をずらして配置するようにしてもよい。
<第22の実施の形態>
<画素の構成例>
次に、図61乃至図63を参照して第22の実施の形態に係る画素51の構成について説明する。
図61は、画素51を基板61の面と垂直な方向から見た図である。
この例では、各画素51の領域が囲まれるように、互いに隣接する画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1281が形成されている。
さらに、この例では、画素51内における多層配線層811の画素トランジスタ配線領域831、より詳細にトランジスタが形成されたトランジスタ領域も画素分離部1281により囲まれている。換言すれば、画素トランジスタ配線領域831(トランジスタ領域)の図中、左右方向の両端の部分に画素分離部1281が設けられている。
図61においても図58における場合と同様に、基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1281との配置位置が異なる位置となるようになっている。すなわち、画素分離部1281がトランジスタ等からずらされた位置に配置されている。
トランジスタ領域を囲むように(挟み込むように)画素分離部1281を形成することで、受光領域とトランジスタ領域とを分離し、トランジスタのゲート電極部分に赤外光が入射することを防止することができる。
ここで、図62および図63に図61のF2-F2’線に相当する断面およびG2-G2’線に相当する断面を示す。
図62および図63に示す画素51の構成は、図36および図37に示した画素51の構成における固定電荷膜66が設けられておらず、新たに酸化膜1311、および固定電荷膜1312が設けられた構成とされている。
図62に示すように各画素51では基板61内における1つの画素51を構成する部分のうち、画素分離部1281により囲まれた、信号取り出し部65が配置されている部分の領域が受光領域1254となっている。
ここでは、画素分離部1281は、酸化膜1311および固定電荷膜1312の一部により構成されている。
すなわち、図62に示す例では、酸化膜1311は基板61におけるオンチップレンズ62側の面を覆うように形成されている。さらに互いに隣接する画素51の境界部分では、酸化膜1311は基板61を貫通するようになっており、またトランジスタに赤外光が入射しないように、基板61におけるトランジスタの領域が、基板61を貫通するように形成された酸化膜1311により囲まれている。
基板61内部では、基板61を構成するP型の半導体領域と酸化膜1311との間の領域、すなわち酸化膜1311の表面部分が固定電荷膜1312により覆われている。
特に、この例では酸化膜1311および固定電荷膜1312における基板61の面と垂直な方向に長いトレンチ構造の部分、すなわち基板61を貫通するFTI構造の部分が画素分離部1281となっている。
なお、ここでは酸化膜1311と固定電荷膜1312により画素分離部1281が構成されていると説明したが、酸化膜1311のみから画素分離部1281が構成されていると捉えることもできる。
その他、画素分離部1281は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
図62に示す例では、画素51の境界部分に画素分離部1281が形成されているので、図59に示した例と同様に、オンチップレンズ62から基板61内へと入射した赤外光の反射光が隣接する画素51へと入射してしまうことを防止することができる。
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度(解像度)といったCAPDセンサの特性を向上させることができる。
また、基板61におけるトランジスタの領域が画素分離部1281により囲まれており、その画素分離部1281により囲まれた領域の直上に画素間遮光膜63が配置されている。したがって、オンチップレンズ62により集光された赤外光がトランジスタ、特にトランジスタのゲート電極の部分に入射することを防止することができる。
これにより、赤外光のトランジスタのゲート電極部分での反射を防止して、クロストークの発生や画素感度の低下をさらに抑制することができる。
さらに、図62に示す例では、図59に示した例と同様に、画素分離部1281がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
また、図61に示した画素51のG2-G2’線に相当する断面図は図63に示すようになる。図63においても図62の場合と同様に、酸化膜1311および固定電荷膜1312における基板61の面と垂直な方向に長いトレンチ構造の部分が画素分離部1281となっており、画素分離部1281によって隣接する画素51との間で受光領域1254が分離されている。特に、ここでは画素分離部1281は酸化膜64の部分を貫通し、多層配線層811へと達している。
以上のような図61乃至図63に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
<第23の実施の形態>
<画素の構成例>
図64乃至図66を参照して第23の実施の形態に係る画素51の構成について説明する。
図64は、画素51を基板61の面と垂直な方向から見た図である。
この例では、各画素51の領域が囲まれるように、互いに隣接する画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1341が形成されている。
図64においても図58における場合と同様に、基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1341との配置位置が異なる位置となるようになっている。すなわち、画素分離部1341がトランジスタ等からずらされた位置に配置されている。
なお、画素分離部1341が図58に示した画素分離部1221と異なる点は、画素分離部1221は基板61を貫通しているのに対して、画素分離部1341は基板61を貫通していない点である。
ここで、図65および図66に図64のF3-F3’線に相当する断面およびG3-G3’線に相当する断面を示す。
図65および図66に示す画素51の構成は、図59および図60に示した画素51の構成における酸化膜1252および固定電荷膜1253に代えて、酸化膜1371および固定電荷膜1372が設けられた構成とされている。
図65に示すように、各画素51には基板61における光入射面側にはオンチップレンズ1251が配置されている。また、各画素51では基板61内における1つの画素51を構成する部分が受光領域1254となっている。
そして、酸化膜1371および固定電荷膜1372の一部により構成される画素分離部1341によって、隣接する画素51の受光領域1254が分離されている。
すなわち、図65に示す例では、酸化膜1371は基板61におけるオンチップレンズ1251側の面を覆うように形成されている。
さらに互いに隣接する画素51の境界部分では、基板61の光入射面側(オンチップレンズ1251側)の面から所定の深さまで酸化膜1371が形成されており、これにより隣接する画素51の受光領域1254が分離された状態となっている。
また、基板61内部では、基板61を構成するP型の半導体領域と酸化膜1371との間の領域、すなわち酸化膜1371の表面部分が固定電荷膜1372により覆われている。
特に、この例では酸化膜1371および固定電荷膜1372における基板61の面と垂直な方向に長く所定の深さまで形成された、隣接する画素51間で受光領域1254を分離するトレンチ構造のDTIとして機能する部分が画素分離部1341となっている。
なお、ここでは酸化膜1371と固定電荷膜1372により画素分離部1341が構成されていると説明したが、酸化膜1371のみから画素分離部1341が構成されていると捉えることもできる。
その他、画素分離部1341は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
図65に示す例では、画素51の境界部分に画素分離部1341が形成されているので、図59に示した例と同様に、オンチップレンズ1251から基板61内へと入射した赤外光の反射光が隣接する画素51へと入射してしまうことを抑制することができる。
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度(解像度)といったCAPDセンサの特性を向上させることができる。
また、図65に示す例では、図59に示した例と同様に、画素分離部1341がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流を抑制することができる。
特に図59に示した例では、画素分離部1221は基板61を貫通している。そのため、トランジスタでは基板61底部、つまり基板61の多層配線層811側に形成された、トランジスタを覆うPウェル部分を介して固定電荷膜1253からのリーク電流が発生する可能性がある。
これに対して、図65に示す例では、画素分離部1341がトランジスタを覆うPウェル部分から十分離れた位置に形成されるように、画素分離部1341の深さを調整することができる。これにより、リーク電流の発生を確実に防止することが可能となる。
さらに、図65に示す例では、図59における例と同様に、ずらされて配置された画素分離部1341に合わせて画素間遮光膜63およびオンチップレンズ1251が配置されている。
したがって、図65に示す場合においても、図59における場合と同様に、オンチップレンズ1251により受光領域1254内へと導かれる光の量(受光量)をより多くすることができ、感度特性を向上させることができる。
また、図64に示した画素51のG3-G3’線に相当する断面図は図66に示すようになる。図66においても図65の場合と同様に、酸化膜1371および固定電荷膜1372における基板61の面と垂直な方向に長いトレンチ構造の部分が画素分離部1341となっている。特に、画素分離部1341は所定の深さまで形成されており、この例では画素分離部1341は酸化膜64の部分までは到達していない状態となっている。
以上のような図64乃至図66に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
なお、図64乃至図66に示した例においても、オンチップレンズ1251の光軸の位置が、画素51内の2つの信号取り出し部65の略中間の位置となるようにオンチップレンズ1251が配置されてもよい。また、2つの信号取り出し部65の間の位置が、オンチップレンズ1251の光軸の位置となるように、それらの信号取り出し部65をずらして配置するようにしてもよい。
<第24の実施の形態>
<画素の構成例>
図67乃至図69を参照して第24の実施の形態に係る画素51の構成について説明する。
図67は、画素51を基板61の面と垂直な方向から見た図である。
この例では、各画素51の領域が囲まれるように、互いに隣接する画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1341が形成されている。
図67において図64に示した例と異なる点は、画素分離部1341が画素トランジスタ配線領域831の直上、すなわちトランジスタの直上に設けられていることである。
ここで、図68および図69に図67のF4-F4’線に相当する断面およびG4-G4’線に相当する断面を示す。
図68および図69に示す画素51の構成は、図65および図66に示した画素51の構成と比較すると、オンチップレンズ1251に代えてオンチップレンズ62が設けられており、さらに画素分離部1341の位置が異なる点で図65および図66における画素51の構成と異なり、その他の点では同じ構成となっている。
図68に示すように、各画素51には基板61における光入射面側にはオンチップレンズ62が配置されている。このオンチップレンズ62は、オンチップレンズ62の光軸の位置が、画素51内の2つの信号取り出し部65の間の位置となるように配置されている。
また、酸化膜1371および固定電荷膜1372の一部により構成される画素分離部1341がトランジスタの直上に配置されており、このようなトレンチ構造の画素分離部1341によって、隣接する画素51の受光領域1254が分離されている。
特に、ここでは画素分離部1341が基板61を貫通する構成となっていないため、画素分離部1341をトランジスタの直上に配置しても画素分離部1341がPウェル部分から十分離れており、リーク電流の発生を抑制することができる。
したがって、図68に示す例ではオンチップレンズ62をずらして配置する必要はなく、その光軸の位置が2つの信号取り出し部65の間の位置となるようにオンチップレンズ62を配置することが可能である。これにより、画素51内の2つの信号取り出し部65での電子の取り出し効率を略均等にすることができる。
また、図67に示した画素51のG4-G4’線に相当する断面図は図69に示すようになる。図69に示す画素51の断面は、図66におけるオンチップレンズ1251に代えてオンチップレンズ62が設けられている点のみ図66に示した断面と異なり、その他の点では図66に示した断面と同じ構成となっている。
以上のような図67乃至図69に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
<第25の実施の形態>
<画素の構成例>
図70乃至図72を参照して第25の実施の形態に係る画素51の構成について説明する。
図70は、画素51を基板61の面と垂直な方向から見た図である。
この例では、図中、上下方向に隣接する2つの画素51の領域が囲まれるように、画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1401が形成されている。
なお、画素分離部1401により囲まれた、4つの信号取り出し部65が設けられた領域を1つの画素として捉えることもできる。この場合、基板61における1つの画素の受光領域に4つの信号取り出し部65が形成されており、その受光領域が画素分離部1401により囲まれて、他の画素の受光領域と分離されていることになる。
この例では基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1401との配置位置が異なる位置となるように、画素分離部1401がトランジスタ等からずらされた位置に配置されている。
例えば間接ToF方式により対象物までの距離を測定する場合、2より多いフェーズを使用して測定を行うと、信号取り出し部65に蓄積された電荷の読み出し動作の回数を削減し、測距時のフレームレートを向上させることができる。
このとき、読み出し動作の回数を削減するには、画素51(信号取り出し部65)ごとに使用するフェーズを分けておく必要があり、同じ対象物の距離測定に用いる複数の画素51を単位として、それらの複数の画素51が画素分離部1401で囲まれるようにすれば、感度特性を向上させることができる。
ここで、フェーズとは1つの信号取り出し部65をアクティブタップとして、その信号取り出し部65に光電変換で得られた電荷を蓄積するタイミング、つまり信号取り出し部65をアクティブタップとする位相である。
いま、例えば1つの画素51を利用し、赤外光の1パルス発光に対して対象物からの反射光を受光することで、対象物までの距離を測定するとする。特に、ここでは1つの画素51の2つ信号取り出し部65(タップ)により4フェーズでの測定が行われるとする。
この場合、例えば最初のフェーズである第1フェーズでは、1つの画素51の一方の信号取り出し部65である第1タップがアクティブタップとされ、続く第2フェーズでは他方の信号取り出し部65である第2タップがアクティブタップとされる。これらの第1タップおよび第2タップに蓄積された電荷は、例えば第2フェーズの終了後に読み出される。
さらに第2フェーズに続く第3フェーズでは再び第1タップがアクティブタップとされ、最後の第4フェーズでは第2タップがアクティブタップとされる。そして、例えば第4フェーズが終了すると、第1タップおよび第2タップに蓄積された電荷の読み出しが行われる。
このようにして4フェーズ分の電荷(画素信号)が読み出されると、それらの読み出された電荷に対応する信号に基づいて対象物までの距離が求められる。
以上のような2つのタップを用いて4つのフェーズで電荷の蓄積を行って対象物までの距離を求める方法を2タップ4フェーズの処理と称することとする。一般化すると、n個の異なるタップを用いてmフェーズで電荷の蓄積を行って対象物までの距離を求める方法はnタップmフェーズの処理となる。
例えば上述の2タップ4フェーズの処理を行うと、電荷の読み出し回数は2回となる。
これに対して、2つの画素51、つまり4つの信号取り出し部65(タップ)を用いて、4タップ4フェーズの処理を行うことを考える。この場合、4つの異なる各タップを第1タップ乃至第4タップとすると、第1フェーズ乃至第4フェーズのそれぞれでは、第1タップ乃至第4タップのそれぞれがアクティブタップとされるように駆動すればよい。
この場合、4フェーズの間に各タップは1度だけアクティブタップとされるので、電荷の読み出し回数は1回だけで済むことになる。
したがって、例えば4タップ4フェーズの処理を行えば、2タップ4フェーズの処理を行う場合よりも読み出し回数を減らすことができる。この例では測距時の読み出し速度、すなわちフレームレートを2倍にすることができる。
ここで、図70中、上下方向に並ぶ4つの信号取り出し部65を用いて、例えば4タップ4フェーズの処理により対象物までの距離を求める場合、図70に示すように、同じ対象物の距離測定に用いる2つの画素51が画素分離部1401で囲まれるようにすることができる。なお、この場合、画素分離部1401で囲まれた領域を1つの画素と捉えることもできる。
このようにすれば、同じ対象物からの反射光が、その画素分離部1401で囲まれた領域に入射するので、画素51ごとに領域を分離するよりも感度のばらつきや感度の低下を抑制することができる。すなわち、感度特性を向上させることができる。なお、図70に示した構成の受光素子1の用途は対象物までの距離測定に限らず、他のどのようなものであってもよい。
ここで、図71および図72に図70のF5-F5’線に相当する断面およびG5-G5’線に相当する断面を示す。
図71および図72に示す画素51の構成は、図36および図37に示した画素51の構成におけるオンチップレンズ62および固定電荷膜66が設けられておらず、新たにオンチップレンズ1431、酸化膜1432、および固定電荷膜1433が設けられた構成とされている。
図71に示すように、各画素51には基板61における光入射面側、すなわち多層配線層811側とは反対側に隣接してオンチップレンズ1431が配置されている。オンチップレンズ1431は、外部から入射した赤外光を集光して基板61内部へと導く。
特に、図71に示す断面においては、図中、横方向に並ぶ1つの画素51に対して1つのオンチップレンズ1431が設けられている。
また、酸化膜1432および固定電荷膜1433の一部により構成される画素分離部1401によって、隣接する画素51の受光領域が分離されている。特に図71に示す断面においては、図中、横方向に並ぶ画素51同士の境界の位置に画素分離部1401が形成され、それらの画素51の受光領域が分離されている。
図71に示す例では、酸化膜1432は基板61におけるオンチップレンズ1431側の面を覆うように形成されている。さらに互いに隣接する画素51の境界部分では、酸化膜1432は基板61を貫通するようになっており、これにより隣接する画素51の受光領域が分離された状態となっている。また、基板61内部では、酸化膜1432の表面部分が固定電荷膜1433により覆われている。
このような酸化膜1432および固定電荷膜1433における基板61の面と垂直な方向に長いトレンチ構造の部分、すなわち基板61を貫通し、隣接する画素51間で受光領域を分離するFTIとして機能する部分が画素分離部1401となっている。
なお、ここでは酸化膜1432と固定電荷膜1433により画素分離部1401が構成されていると説明したが、酸化膜1432のみから画素分離部1401が構成されていると捉えることもできる。
その他、画素分離部1401は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
画素51の境界部分には画素分離部1401が形成されているので、図59に示した例と同様に、オンチップレンズ1431から基板61内へと入射した赤外光の反射光が、異なる対象物の距離測定に用いる画素51へと入射してしまうことを防止することができる。
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度(解像度)といったCAPDセンサの特性を向上させることができる。
また、図71に示す例では、図59に示した例と同様に、画素分離部1401がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
さらに、この例では、図59における例と同様に、ずらされて配置された画素分離部1401に合わせて画素間遮光膜63およびオンチップレンズ1431が配置されている。
したがって、図71に示す場合においても、図59における場合と同様に、オンチップレンズ1431により受光領域内へと導かれる光の量(受光量)をより多くすることができ、感度特性を向上させることができる。
また、図70に示した画素51のG5-G5’線に相当する断面図は図72に示すようになる。図72では、図中、横方向に並ぶ2つの画素51が同じ対象物の距離測定に用いられるので、それらの2つ画素51と、他の画素51との境界の部分に画素分離部1401が形成されている。
換言すれば、基板61における図中、横方向に並ぶ2つの画素51の領域が画素分離部1401により囲まれており、横方向に並ぶ2つの画素51の領域と、それらの2つの画素51に隣接する他の画素51の領域とが画素分離部1401により分離されている。
また、図72に示す断面では、図中、横方向に並ぶ2つの画素51、つまり同じ対象物の距離測定に用いる2つの画素51に対して1つのオンチップレンズ1431が設けられている。したがって、例えば図70に示した例において、図70中、上下方向に並ぶ2つの画素51、すなわち画素分離部1401により囲まれた、同じ対象物の距離測定に用いる2つの画素51に対して、1つのオンチップレンズ1431が設けられている。
以上のような図70乃至図72に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
なお、図71では画素分離部1401の形成位置に合わせてオンチップレンズ1431の配置位置をずらす例について説明した。しかし、基板61の面と垂直な方向から見たときに、オンチップレンズ1431の光軸の位置が、2つの画素51間の略中間の位置となるようにオンチップレンズ1431が配置されるようにしてもよい。
さらに、例えば図70に示した例において、画素分離部1401で囲まれた2つの画素51について、図中、下側にある画素51の信号取り出し部65-1と、図中、上側にある画素51の信号取り出し部65-2との間の位置が、オンチップレンズ1431の光軸の位置となるように、各信号取り出し部65をずらして配置してもよい。
<第26の実施の形態>
<画素の構成例>
図73乃至図75を参照して第26の実施の形態に係る画素51の構成について説明する。
図73は、画素51を基板61の面と垂直な方向から見た図である。
この例では、図中、左右方向に隣接する2つの画素51の領域が囲まれるように、画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1461が形成されている。なお、画素分離部1461により囲まれた、4つの信号取り出し部65が設けられた領域を1つの画素として捉えることもできる。
この例では、基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1461との配置位置が異なる位置となるように、画素分離部1461がトランジスタ等からずらされた位置に配置されている。
図70では、間接ToF方式により同じ対象物までの距離を測定するのに上下方向に隣接する2つの画素51を用いる例について説明した。
これに対して、図73に示す例では、例えば図中、左右方向に隣接する2つの画素51、つまり画素分離部1461により囲まれる2つの画素51が、間接ToF方式による同じ対象物までの距離の測定に用いられるようにすることができる。なお、この場合、画素分離部1461で囲まれた領域を1つの画素と捉えることもできる。また、なお、図73に示した構成の受光素子1の用途は対象物までの距離測定に限らず、他のどのようなものであってもよい。
このように同じ対象物までの距離を測定するのに用いる2つの画素51を画素分離部1461により囲むようにすることで、図70に示した例と同様に、感度のばらつきや感度の低下を抑制することができる。すなわち、感度特性を向上させることができる。
ここで、図74および図75に、図73のF6-F6’線に相当する断面およびG6-G6’線に相当する断面を示す。
図74および図75に示す画素51の構成は、図36および図37に示した画素51の構成におけるオンチップレンズ62および固定電荷膜66が設けられておらず、新たにオンチップレンズ1481、酸化膜1482、および固定電荷膜1483が設けられた構成とされている。
図74に示すように、各画素51には基板61における光入射面側、すなわち多層配線層811側とは反対側に隣接してオンチップレンズ1481が配置されている。オンチップレンズ1481は、外部から入射した赤外光を集光して基板61内部へと導く。
特に、図74に示す断面においては、図中、横方向に並ぶ2つの画素51に対して1つのオンチップレンズ1481が設けられている。
また、酸化膜1482および固定電荷膜1483の一部により構成される画素分離部1461によって画素51の受光領域が分離されている。
この例では図中、横方向に並ぶ2つの画素51が同じ対象物の距離測定に用いられるので、それらの2つ画素51と、他の画素51との境界の部分に画素分離部1461が形成されている。
換言すれば、基板61における図中、横方向に並ぶ2つの画素51の領域が画素分離部1461により囲まれており、横方向に並ぶ2つの画素51の領域と、それらの2つの画素51に隣接する他の画素51の領域とが画素分離部1461により分離されている。
図74に示す例では、酸化膜1482は基板61におけるオンチップレンズ1481側の面を覆うように形成されている。また、互いに隣接し、異なる対象物の距離測定に用いられる画素51の境界部分では、酸化膜1482は基板61を貫通するようになっており、これにより隣接する画素51の受光領域が分離された状態となっている。また、基板61内部では、酸化膜1482の表面部分が固定電荷膜1483により覆われている。
このような酸化膜1482および固定電荷膜1483における基板61の面と垂直な方向に長いトレンチ構造の部分、すなわち基板61を貫通し、隣接する画素51間で受光領域を分離するFTIとして機能する部分が画素分離部1461となっている。
なお、ここでは酸化膜1482と固定電荷膜1483により画素分離部1461が構成されていると説明したが、酸化膜1482のみから画素分離部1461が構成されていると捉えることもできる。
その他、画素分離部1461は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
異なる対象物の距離測定に用いる画素51の境界部分には、画素分離部1461が形成されているので、図59に示した例と同様に、オンチップレンズ1481から基板61内へと入射した赤外光の反射光が、異なる対象物の距離測定に用いる画素51へと入射してしまうことを防止することができる。
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度(解像度)といったCAPDセンサの特性を向上させることができる。
また、図74に示す例では、図59に示した例と同様に、画素分離部1461がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
さらに、この例では、図59における例と同様に、ずらされて配置された画素分離部1461に合わせて画素間遮光膜63およびオンチップレンズ1481が配置されている。
したがって、図74に示す場合においても、図59における場合と同様に、オンチップレンズ1481により受光領域内へと導かれる光の量(受光量)をより多くすることができ、感度特性を向上させることができる。
また、図73に示した画素51のG6-G6’線に相当する断面図は図75に示すようになる。図75では、互いに隣接する画素51の境界の部分に画素分離部1461が形成されている。さらに、図75に示す断面では、1つの画素51に対して1つのオンチップレンズ1481が設けられている。
したがって、例えば図73に示した例において、図73中、左右方向に並ぶ2つの画素51、すなわち画素分離部1461により囲まれた、同じ対象物の距離測定に用いる2つの画素51に対して、1つのオンチップレンズ1481が設けられている。
以上のような図73乃至図75に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
なお、図74では画素分離部1461の形成位置に合わせてオンチップレンズ1481の配置位置をずらす例について説明した。しかし、基板61の面と垂直な方向から見たときに、オンチップレンズ1481の光軸の位置が、画素分離部1461により囲まれた領域内の4つの信号取り出し部65の略中間の位置、つまり各信号取り出し部65からの距離が略等しい位置となるようにオンチップレンズ1481が配置されてもよい。
さらに、例えば図73に示した例において、画素分離部1461で囲まれた4つの信号取り出し部65の略中間の位置がオンチップレンズ1481の光軸の位置となるように、それらの4つの信号取り出し部65をずらして配置してもよい。
<第27の実施の形態>
<画素の構成例>
図76乃至図78を参照して第27の実施の形態に係る画素51の構成について説明する。
図76は、画素51を基板61の面と垂直な方向から見た図である。
この例では、図中、互いに隣接する4つの画素51の領域が囲まれるように、画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1511が形成されている。なお、画素分離部1511により囲まれた、8個の信号取り出し部65が設けられた領域を1つの画素として捉えることもできる。
この例では、基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1511との配置位置が異なる位置となるように、画素分離部1511がトランジスタ等からずらされた位置に配置されている。
図70では、間接ToF方式により同じ対象物までの距離を測定するのに互いに隣接する2つの画素51を用いる例について説明した。
これに対して、図76に示す例では、例えば互いに隣接する4つの画素51、つまり画素分離部1511により囲まれる4つの画素51が、間接ToF方式による同じ対象物までの距離の測定に用いられる。なお、この場合、画素分離部1511で囲まれた領域を1つの画素と捉えることもできる。また、図76に示した構成の受光素子1の用途は対象物までの距離測定に限らず、他のどのようなものであってもよい。
このように同じ対象物までの距離を測定するのに用いる4つの画素51を画素分離部1511により囲むようにすることで、図70に示した例と同様に、感度のばらつきや感度の低下を抑制することができる。すなわち、感度特性を向上させることができる。
なお、図76に示す例では、例えば4つの画素51を用いて8タップ8フェーズの処理を行うようにすることができる。この場合、2タップ8フェーズのときと比較して測距時の読み出し速度を4倍にすることができる。
ここで、図77および図78に、図76のF7-F7’線に相当する断面およびG7-G7’線に相当する断面を示す。
図77および図78に示す画素51の構成は、図36および図37に示した画素51の構成におけるオンチップレンズ62および固定電荷膜66が設けられておらず、新たにオンチップレンズ1541、酸化膜1542、および固定電荷膜1543が設けられた構成とされている。
図77に示すように、各画素51には基板61における光入射面側、すなわち多層配線層811側とは反対側に隣接してオンチップレンズ1541が配置されている。オンチップレンズ1541は、外部から入射した赤外光を集光して基板61内部へと導く。
特に、図77に示す断面においては、図中、横方向に並ぶ2つの画素51に対して1つのオンチップレンズ1541が設けられている。
また、酸化膜1542および固定電荷膜1543の一部により構成される画素分離部1511によって画素51の受光領域が分離されている。
この例では図中、横方向に並ぶ2つの画素51が同じ対象物の距離測定に用いられるので、それらの2つ画素51と、他の画素51との境界の部分に画素分離部1511が形成されている。
換言すれば、基板61における図中、横方向に並ぶ2つの画素51の領域が画素分離部1511により囲まれており、横方向に並ぶ2つの画素51の領域と、それらの2つの画素51に隣接する他の画素51の領域とが画素分離部1511により分離されている。
図77に示す例では、酸化膜1542は基板61におけるオンチップレンズ1541側の面を覆うように形成されている。また、互いに隣接し、異なる対象物の距離測定に用いられる画素51の境界部分では、酸化膜1542は基板61を貫通するようになっており、これにより隣接する画素51の受光領域が分離された状態となっている。また、基板61内部では、酸化膜1542の表面部分が固定電荷膜1543により覆われている。
このような酸化膜1542および固定電荷膜1543における基板61の面と垂直な方向に長いトレンチ構造の部分、すなわち基板61を貫通し、隣接する画素51間で受光領域を分離するFTIとして機能する部分が画素分離部1511となっている。
なお、ここでは酸化膜1542と固定電荷膜1543により画素分離部1511が構成されていると説明したが、酸化膜1542のみから画素分離部1511が構成されていると捉えることもできる。
その他、画素分離部1511は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
異なる対象物の距離測定に用いる画素51の境界部分には、画素分離部1511が形成されているので、図59に示した例と同様に、オンチップレンズ1541から基板61内へと入射した赤外光の反射光が、異なる対象物の距離測定に用いる画素51へと入射してしまうことを防止することができる。
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度(解像度)といったCAPDセンサの特性を向上させることができる。
また、図77に示す例では、図59に示した例と同様に、画素分離部1511がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
さらに、この例では、図59における例と同様に、ずらされて配置された画素分離部1511に合わせて画素間遮光膜63およびオンチップレンズ1541が配置されている。
したがって、図77に示す場合においても、図59における場合と同様に、オンチップレンズ1541により受光領域内へと導かれる光の量(受光量)をより多くすることができ、感度特性を向上させることができる。
また、図76に示した画素51のG7-G7’線に相当する断面図は図78に示すようになる。図78では、図中、横方向に並ぶ2つの画素51が同じ対象物の距離測定に用いられるので、それらの2つ画素51と、他の画素51との境界の部分に画素分離部1511が形成されている。
換言すれば、基板61における図中、横方向に並ぶ2つの画素51の領域が画素分離部1511により囲まれており、横方向に並ぶ2つの画素51の領域と、それらの2つの画素51に隣接する他の画素51の領域とが画素分離部1511により分離されている。
また、図78に示す断面では、図中、横方向に並ぶ2つの画素51、つまり同じ対象物の距離測定に用いる2つの画素51に対して1つのオンチップレンズ1541が設けられている。したがって、例えば図76に示した例において、互いに隣接する4つの画素51、すなわち画素分離部1511により囲まれた、同じ対象物の距離測定に用いる4つの画素51に対して、1つのオンチップレンズ1541が設けられている。
以上のような図76乃至図78に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
なお、図77では画素分離部1511の形成位置に合わせてオンチップレンズ1541の配置位置をずらす例について説明した。しかし、基板61の面と垂直な方向から見たときに、オンチップレンズ1541の光軸の位置が、4つの画素51間の略中間の位置となるようにオンチップレンズ1541が配置されるようにしてもよい。逆に、図77に示した断面において、オンチップレンズ1541の光軸の位置が、2つの画素51間の略中間の位置となるように、4つの画素51の各信号取り出し部65をずらして配置してもよい。
<第28の実施の形態>
<画素の構成例>
図79乃至図81を参照して第28の実施の形態に係る画素51の構成について説明する。
図79は、画素51を基板61の面と垂直な方向から見た図である。
この例では、各画素51の領域が囲まれるように、互いに隣接する画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1571が形成されている。
図79においても図58における場合と同様に、基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1571との配置位置が異なる位置となるようになっている。すなわち、画素分離部1571がトランジスタ等からずらされた位置に配置されている。
ここで、図80および図81に図79のF8-F8’線に相当する断面およびG8-G8’線に相当する断面を示す。
図80および図81に示す画素51の構成は、図59および図60に示した画素51の構成における固定電荷膜1253に代えて、固定電荷膜1253Aが形成された構成とされている。すなわち、図80および図81に示す画素51の構成は、固定電荷膜1253Aの部分以外は、図59および図60に示した例と同じ構成となっている。
具体的には、図59では画素51の境界部分において基板61を貫通する酸化膜1252の表面に固定電荷膜1253が形成されていた。これに対して、図80では画素51の境界部分において基板61を貫通する酸化膜1252の表面部分には固定電荷膜1253は形成されていない。
図80では、酸化膜1252が基板61におけるオンチップレンズ1251側の面を覆うように形成されており、画素境界部分を除く酸化膜1252の基板61内側の面を覆うように固定電荷膜1253Aが形成されている。
したがって、図59に示した固定電荷膜1253のうちの画素分離部1221を構成する部分、つまりFTI部分が図80では形成されておらず、図80においては、図59に示した固定電荷膜1253のうちのFTI部分とは異なる部分が固定電荷膜1253Aとなっている。
図80に示す例では、酸化膜1252における基板61の面と垂直な方向に長いトレンチ構造の部分、すなわち基板61を貫通し、隣接する画素51間で受光領域1254を分離するFTIとして機能する部分が画素分離部1571となっている。
例えば図59に示した構成では、画素分離部1221と、トランジスタを覆うPウェル部分とが十分に離れていないと、固定電荷膜1253からPウェル部分を介してトランジスタへのリーク電流が発生するおそれがある。
これに対して、図80に示す例では、トランジスタを覆うPウェル近傍の部分には固定電荷膜は形成されない構成となっているのでリーク電流の発生を防止することができる。
また、図79に示した画素51のG8-G8’線に相当する断面図は図81に示すようになる。図81においても図80の場合と同様に、酸化膜1252における基板61の面と垂直な方向に長いトレンチ構造の部分が画素分離部1571となっており、画素分離部1571によって隣接する画素51との間で受光領域1254が分離されている。特に、ここでは画素分離部1571は酸化膜64の部分を貫通し、多層配線層811へと達している。
以上のような図79乃至図81に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生を防止することができる。
<第29の実施の形態>
<画素の構成例>
図82乃至図84を参照して第29の実施の形態に係る画素51の構成について説明する。
図82は、画素51を基板61の面と垂直な方向から見た図である。
この例では、各画素51の領域が囲まれるように、互いに隣接する画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1601が形成されている。
図82においても図58における場合と同様に、基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1601との配置位置が異なる位置となるようになっている。すなわち、画素分離部1601がトランジスタ等からずらされた位置に配置されている。
ここで、図83および図84に図82のF9-F9’線に相当する断面およびG9-G9’線に相当する断面を示す。
図83および図84に示す画素51の構成は、図59および図60に示した画素51の構成に対してさらにN型半導体領域1641が設けられた構成とされている。すなわち、図83および図84に示す画素51の構成は、N型半導体領域1641の部分以外は、図59および図60に示した例と同じ構成となっている。
図83では、酸化膜1252および固定電荷膜1253における基板61の面と垂直な方向に長い部分、すなわち基板61を貫通するFTI構造の部分において、固定電荷膜1253の表面が覆われるようにN型半導体領域1641が形成されている。このN型半導体領域1641は、例えばインプランテーションにより形成される。
この例では、酸化膜1252および固定電荷膜1253のそれぞれの一部と、N型半導体領域1641とからなる、基板61を貫通し、隣接する画素51間で受光領域1254を分離するFTIとして機能する部分が画素分離部1601となっている。なお、この場合においても酸化膜1252のみから画素分離部1601が構成されていると捉えることもできるし、酸化膜1252および固定電荷膜1253のみから画素分離部1601が構成されていると捉えることもできる。
このような画素分離部1601を設けることで、PN分離によりリーク電流の発生を防止するとともに画素51間の受光領域1254の分離を実現することができる。
例えば図59に示した例では、画素分離部1221と、トランジスタを覆うPウェル部分とが十分に離れていないと、固定電荷膜1253からPウェル部分を介してトランジスタへのリーク電流が発生するおそれがある。
そこで、図83に示す例では、FTIの表面(周辺)部分をN型半導体領域1641で分離させ、またN型半導体領域1641に例えば0V乃至2.8V等の固定電圧を印加することで、PN接合の逆バイアスを利用してリーク電流の発生が防止されている。
なお、N型半導体領域1641に印加する固定電圧は、基板61に印加される電圧以上の電圧であればよい。また、ここでは基板61がP型の半導体層からなる例について説明したが、基板61がN型の半導体層からなる場合には、N型半導体領域1641に代えてP型半導体領域を形成すればよい。
また、図82に示した画素51のG9-G9’線に相当する断面図は図84に示すようになる。図84においても図83の場合と同様に、酸化膜1252および固定電荷膜1253のそれぞれの一部と、N型半導体領域1641とからなる、基板61を貫通するFTIとして機能する部分が画素分離部1601となっている。そして、画素分離部1601によって隣接する画素51との間で受光領域1254が分離されている。特に、ここでは画素分離部1601を構成する酸化膜1252、固定電荷膜1253、およびN型半導体領域1641の部分は酸化膜64を貫通し、多層配線層811へと達している。
以上のような図82乃至図84に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生を防止することができる。なお、図83および図84に示した例において、固定電荷膜1253が設けられていない構成とされてもよい。
<第30の実施の形態>
<画素の構成例>
図85乃至図87を参照して第30の実施の形態に係る画素51の構成について説明する。
図85は、画素51を基板61の面と垂直な方向から見た図である。
この例では、各画素51の領域が囲まれるように、互いに隣接する画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1221が形成されている。
図85においても図58における場合と同様に、基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1221との配置位置が異なる位置となるようになっている。すなわち、画素分離部1221がトランジスタ等からずらされた位置に配置されている。
ここで、図86および図87に図85のF10-F10’線に相当する断面およびG10-G10’線に相当する断面を示す。
図85および図86に示す画素51の構成は、図59および図60に示した画素51の構成における酸化膜64が設けられていない構成となっており、その他の点では図59および図60における画素51の構成と同じ構成となっている。
このように画素51内、すなわち画素51の受光領域1254内に酸化膜64が設けられていない構成とすれば、オンチップレンズ1251から基板61内部へと入射した赤外光が酸化膜64部分で反射して、隣接する画素51へと入射してしまうようなことがない。したがって、クロストークの発生や画素感度の低下をさらに抑制し、感度特性や測距精度(解像度)といったCAPDセンサの特性を向上させることができる。
<第31の実施の形態>
<画素の構成例>
図88乃至図90を参照して第31の実施の形態に係る画素51の構成について説明する。
図88は、画素51を基板61の面と垂直な方向から見た図である。
この例では、各画素51の領域が囲まれるように、互いに隣接する画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1701が形成されている。
図88においても図58における場合と同様に、基板61の面と垂直な方向から見たときに画素51を駆動するためのトランジスタ等の配置位置と、画素分離部1701との配置位置が異なる位置となるようになっている。すなわち、画素分離部1701がトランジスタ等からずらされた位置に配置されている。
ここで、図89および図90に図88のF11-F11’線に相当する断面およびG11-G11’線に相当する断面を示す。
図89および図90に示す画素51の構成は、図59および図60に示した画素51の構成における酸化膜1252および固定電荷膜1253に代えて、酸化膜1731、固定電荷膜1732、および酸化膜1733が設けられた構成となっている。
図89に示す例では、酸化膜1731は基板61におけるオンチップレンズ1251側の面を覆うように形成されている。さらに互いに隣接する画素51の境界部分では、酸化膜1731は基板61のオンチップレンズ1251側から多層配線層811側方向の所定の深さまで形成されており、これにより隣接する画素51の受光領域1254が分離された状態となっている。
また、基板61内部では、基板61を構成するP型の半導体領域と酸化膜1731との間の領域、すなわち酸化膜1731の表面部分が固定電荷膜1732により覆われている。
特に、この例では酸化膜1731および固定電荷膜1732における基板61の面と垂直な方向に長く、隣接する画素51間で受光領域1254を分離するFTIとして機能する部分が画素分離部1701となっている。
なお、ここでは酸化膜1731と固定電荷膜1732により画素分離部1701が構成されていると説明したが、酸化膜1731のみから画素分離部1701が構成されていると捉えることもできる。
その他、画素分離部1701は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
また、図89に示す例では、基板61における画素分離部1701と多層配線層811との間には酸化膜1733が設けられている。すなわち、基板61における多層配線層811側の面と、画素分離部1701との間には酸化膜1733が形成されている。この酸化膜1733は、酸化膜64と同時に形成される。
また、図88に示した画素51のG11-G11’線に相当する断面図は図90に示すようになる。図90においては、酸化膜64の一部分が酸化膜1733となっており、その酸化膜1733と、画素分離部1701を構成する酸化膜1731および固定電荷膜1732とが接続されている。
図90に示す断面においても画素分離部1701によって隣接する画素51との間で受光領域1254が分離されている。
このように図89および図90に示す構成では、FTIとして機能する画素分離部1701を構成する酸化膜1731および固定電荷膜1732が、基板61の光入射面側(オンチップレンズ1251側)から形成される。そして、基板61においては酸化膜1733と、FTIとして機能する画素分離部1701とが接続されて固定電荷層が貫通されている。
このように画素分離部1701と、多層配線層811との間に酸化膜1733を設けることで、固定電荷膜1732からトランジスタを覆うPウェル部分を介してトランジスタへと流れるリーク電流の発生を抑制することができる。
以上のような図88乃至図90に示した構成の画素51によれば、感度特性や測距精度(解像度)といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
なお、図89では画素分離部1701の形成位置に合わせてオンチップレンズ1251の配置位置をずらす例について説明した。しかし、基板61の面と垂直な方向から見たときに、オンチップレンズ1251の光軸の位置が、画素51内の2つの信号取り出し部65の略中間の位置となるようにオンチップレンズ1251が配置されるようにしてもよい。
このようにすることで、信号取り出し部65-1と信号取り出し部65-2との間の位置に赤外光を集光させることができ、それらの信号取り出し部65での電子の取り出し効率を略均等にすることができる。
さらに、例えば図88に示した例において、信号取り出し部65-1と信号取り出し部65-2との間の位置が、オンチップレンズ1251の光軸の位置となるように、それらの信号取り出し部65をずらして配置するようにしてもよい。
<第32の実施の形態>
<画素の構成例>
図91乃至図93を参照して第32の実施の形態に係る画素51の構成について説明する。
図91は、画素51を基板61の面と垂直な方向から見た図である。
この例では、各画素51の領域が囲まれるように、互いに隣接する画素51の境界部分に画素51の領域を分離する画素分離領域として機能する画素分離部1761が形成されている。
ここで、図92および図93に図91のF12-F12’線に相当する断面およびG12-G12’線に相当する断面を示す。
図92および図93に示す画素51の構成は、図59および図60における画素51の構成における酸化膜1252および固定電荷膜1253に代えて、酸化膜1801、固定電荷膜1802、酸化膜1803、および固定電荷膜1804が設けられた構成とされている。
図92に示すように、基板61におけるオンチップレンズ1251側の面を覆うように酸化膜1801が形成されており、さらにその酸化膜1801の直下、すなわち多層配線層811側に酸化膜1801の表面を覆うように固定電荷膜1802が形成されている。
また、基板61の画素境界の部分には、基板61における多層配線層811側の面から所定の深さまで、隣接する画素51を分離する酸化膜1803と、その酸化膜1803の表面を覆う固定電荷膜1804が形成されている。
図92では、これらの酸化膜1803および固定電荷膜1804からなるトレンチ構造のDTIとして機能する部分が画素分離部1761となっており、この画素分離部1761によって、隣接する画素51の受光領域1254が分離されている。
なお、ここでは酸化膜1803と固定電荷膜1804により画素分離部1761が構成されていると説明したが、酸化膜1803のみから画素分離部1761が構成されていると捉えることもできる。
その他、画素分離部1761は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
図92に示す例では、画素51の境界部分に画素分離部1761が形成されているので、図59に示した例と同様に、オンチップレンズ1251から基板61内へと入射した赤外光の反射光が隣接する画素51へと入射してしまうことを抑制することができる。
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度(解像度)といったCAPDセンサの特性を向上させることができる。
また、図92に示す例では、図59に示した例と同様に、画素分離部1761がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
さらに、図92に示す例では、図59における例と同様に、ずらされて配置された画素分離部1761に合わせて画素間遮光膜63およびオンチップレンズ1251が配置されている。
したがって、図92に示す場合においても、図59における場合と同様に、オンチップレンズ1251により受光領域1254内へと導かれる光の量(受光量)をより多くすることができ、感度特性を向上させることができる。
また、図91に示した画素51のG12-G12’線に相当する断面図は図93に示すようになる。図93においては画素分離部1761を構成する酸化膜1803と固定電荷膜1804は、基板61における多層配線層811側の面から酸化膜64を貫通し、所定の深さの位置まで形成されている。
図92および図93に示した構成の画素51の製造時は、まず基板61において酸化膜64が形成された後、ドライエッチングにより基板61の画素境界部分に、表面側(多層配線層811側)からトレンチ(溝)が形成される。
そして、基板61に形成されたトレンチ部分に画素分離部1761が形成された後、アニール処理、すなわち欠陥修復が行われてから、トランジスタを覆うPウェルや信号取り出し部65が形成される。
したがって、基板61の製造時にはアニール処理によって画素欠陥を修復し、より欠陥の少ない基板61を得ることができる。
なお、仮に基板61の光入射面側(オンチップレンズ1251側)からDTIを形成する場合には、基板61に対してDTIを形成するためのドライエッチングを行った時点では、既にトランジスタを覆うPウェルや信号取り出し部65が形成されているのでアニール処理を行うことはできない。
これに対して図92や図93に示した構成では、画素分離部1761の形成後、Pウェルや信号取り出し部65を形成する前にアニール処理を行うことができるので、より画素欠陥の少ない受光素子1を得ることができる。
また、図91乃至図93に示した例においても、オンチップレンズ1251の光軸の位置が画素51内の2つの信号取り出し部65の略中間の位置となるように、オンチップレンズ1251が配置されるようにしてもよい。また、2つの信号取り出し部65の中間の位置が、オンチップレンズ1251の光軸の位置となるように、それらの信号取り出し部65をずらして配置するようにしてもよい。
なお、以上において説明した第21の実施の形態乃至第32の実施の形態では、例えば図59や図62、図65、図68などにおいて多層配線層811に反射部材815が設けられている例について説明した。特に、ここでは平面視において、つまり基板61の面と垂直な方向から見たときに、反射部材815がN+半導体領域71と重なるように設けられている。しかし、反射部材815に代えて遮光部材631’が設けられるようにしてもよい。そのような場合においても平面視において遮光部材631’がN+半導体領域71と重なるように設けられる。
<測距モジュールの構成例>
図94は、図1の受光素子1を用いて測距情報を出力する測距モジュールの構成例を示すブロック図である。
測距モジュール5000は、発光部5011、発光制御部5012、および、受光部5013を備える。
発光部5011は、所定波長の光を発する光源を有し、周期的に明るさが変動する照射光を発して物体に照射する。例えば、発光部5011は、光源として、波長が780nm乃至1000nmの範囲の赤外光を発する発光ダイオードを有し、発光制御部5012から供給される矩形波の発光制御信号CLKpに同期して、照射光を発生する。
なお、発光制御信号CLKpは、周期信号であれば、矩形波に限定されない。例えば、発光制御信号CLKpは、サイン波であってもよい。
発光制御部5012は、発光制御信号CLKpを発光部5011および受光部5013に供給し、照射光の照射タイミングを制御する。この発光制御信号CLKpの周波数は、例えば、20メガヘルツ(MHz)である。なお、発光制御信号CLKpの周波数は、20メガヘルツ(MHz)に限定されず、5メガヘルツ(MHz)などであってもよい。
受光部5013は、物体から反射した反射光を受光し、受光結果に応じて距離情報を画素ごとに算出し、物体までの距離を画素ごとに階調値で表したデプス画像を生成して、出力する。
受光部5013には、上述した受光素子1が用いられ、受光部5013としての受光素子1は、例えば、発光制御信号CLKpに基づいて、画素アレイ部20の各画素51の信号取り出し部65-1および65-2それぞれの電荷検出部(N+半導体領域71)で検出された信号強度から、距離情報を画素ごとに算出する。
以上のように、間接ToF方式により被写体までの距離情報を求めて出力する測距モジュール5000の受光部5013として、図1の受光素子1を組み込むことができる。測距モジュール5000の受光部5013として、上述した各実施の形態の受光素子1、具体的には、裏面照射型として画素感度を向上させた受光素子を採用することにより、測距モジュール5000としての測距特性を向上させることができる。
<移動体への応用例>
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図95は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図95に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(interface)12053が図示されている。
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図95の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図96は、撮像部12031の設置位置の例を示す図である。
図96では、車両12100は、撮像部12031として、撮像部12101,12102,12103,12104,12105を有する。
撮像部12101,12102,12103,12104,12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102,12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。撮像部12101及び12105で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図96には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031に適用され得る。具体的には、例えば図1に示した受光素子1を撮像部12031に適用することで、感度等の特性を向上させることができる。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、以上において説明した2以上の実施の形態を適宜組み合わせることも勿論可能である。すなわち、例えば画素の感度等のどの特性を優先するかに応じて、画素内に設ける信号取り出し部の個数や配置位置、信号取り出し部の形状や共有構造とするか否か、オンチップレンズの有無、画素間遮光部の有無、分離領域の有無、オンチップレンズや基板の厚み、基板の種類や膜設計、光入射面へのバイアスの有無、反射部材の有無などを適切に選択することが可能である。
また、上述した実施の形態においては、信号キャリアとして電子を用いる例について説明したが、光電変換で発生した正孔を信号キャリアとして用いるようにしてもよい。そのような場合、信号キャリアを検出するための電荷検出部がP+半導体領域により構成され、基板内に電界を発生させるための電圧印加部がN+半導体領域により構成されるようにし、信号取り出し部に設けられた電荷検出部において、信号キャリアとしての正孔が検出されるようにすればよい。
本技術によればCAPDセンサを、裏面照射型の受光素子の構成とすることで、測距特性を向上させることができる。
なお、上述した実施の形態は、基板61に形成されたP+半導体領域73に直接電圧を印加し、発生させた電界によって光電変換された電荷を移動させる駆動方式で記載したが、本技術は、その駆動方式に限定されず、他の駆動方式にも適用することができる。例えば、基板61に形成した第1および第2の転送トランジスタと第1および第2の浮遊拡散領域を用いて、第1および第2の転送トランジスタのゲートにそれぞれ所定の電圧を印加することによって光電変換された電荷をそれぞれ第1の転送トランジスタを介して第1の浮遊拡散領域に、または、第2の転送トランジスタを介して第2の浮遊拡散領域に振り分けて蓄積させる駆動方式であってもよい。その場合、基板61に形成された第1および第2の転送トランジスタは、それぞれ、ゲートに所定の電圧が印加される第1および第2の電圧印加部として機能し、基板61に形成された第1および第2の浮遊拡散領域は、それぞれ、光電変換により発生した電荷を検出する第1および第2の電荷検出部として機能する。
また、言い換えれば、基板61に形成されたP+半導体領域73に直接電圧を印加し、発生させた電界によって光電変換された電荷を移動させる駆動方式において、第1および第2の電圧印加部とした2つのP+半導体領域73は、所定の電圧が印加される制御ノードであり、第1および第2の電荷検出部とした2つのN+半導体領域71は、電荷を検出する検出ノードである。基板61に形成された第1および第2の転送トランジスタのゲートに所定の電圧を印加し、光電変換された電荷を第1の浮遊拡散領域または第2の浮遊拡散領域に振り分けて蓄積させる駆動方式では、第1および第2の転送トランジスタのゲートが、所定の電圧が印加される制御ノードであり、基板61に形成された第1および第2の浮遊拡散領域が、電荷を検出する検出ノードである。
また、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
(1)
第1の電圧が印加される第1の電圧印加部と、
前記第1の電圧印加部の周囲に設けられた第1の電荷検出部と、
前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
前記第2の電圧印加部の周囲に設けられた第2の電荷検出部と
を有する受光領域と、
互いに隣接する前記受光領域の境界に配置され、前記受光領域を分離する分離部と
を備える受光素子。
(2)
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配置される半導体層と
をさらに備え、
前記受光領域および前記分離部は前記半導体層に形成されている
(1)に記載の受光素子。
(3)
前記配線層は、反射部材を備える1層を少なくとも有し、
前記反射部材は、平面視において前記第1の電荷検出部または前記第2の電荷検出部と重なるように設けられている
(2)に記載の受光素子。
(4)
前記配線層は、遮光部材を備える1層を少なくとも有し、
前記遮光部材は、平面視において前記第1の電荷検出部または前記第2の電荷検出部と重なるように設けられている
(2)に記載の受光素子。
(5)
前記第1の電荷検出部に接続されたトランジスタ、および前記第2の電荷検出部に接続されたトランジスタが設けられたトランジスタ領域をさらに有する
(2)乃至(4)の何れか一項に記載の受光素子。
(6)
平面視において前記分離部が前記トランジスタ領域とは異なる領域に設けられている
(5)に記載の受光素子。
(7)
前記分離部は、前記トランジスタ領域の両端の位置に設けられている
(5)または(6)に記載の受光素子。
(8)
平面視において前記受光領域が前記分離部により囲まれている
(1)乃至(7)の何れか一項に記載の受光素子。
(9)
前記オンチップレンズは、前記オンチップレンズの光軸位置が前記分離部により囲まれる領域の略中心位置となるように配置されている
(2)乃至(7)の何れか一項に記載の受光素子。
(10)
前記オンチップレンズは、前記オンチップレンズの光軸位置が前記第1の電荷検出部と前記第2の電荷検出部との略中間の位置となるように配置されている
(2)乃至(7)の何れか一項に記載の受光素子。
(11)
前記受光領域には、前記第1の電圧印加部および前記第1の電荷検出部と、前記第2の電圧印加部および前記第2の電荷検出部とが複数形成されている
(1)乃至(10)の何れか一項に記載の受光素子。
(12)
前記分離部は、前記半導体層を貫通するように形成されている
(2)乃至(7)の何れか一項に記載の受光素子。
(13)
前記分離部は、前記半導体層における前記配線層側の面から所定の深さまで形成されている
(2)乃至(7)の何れか一項に記載の受光素子。
(14)
前記分離部は、前記半導体層における前記オンチップレンズ側の面から所定の深さまで形成されている
(2)乃至(7)の何れか一項に記載の受光素子。
(15)
前記半導体層における前記配線層側の面と前記分離部との間には酸化膜が形成されている
(14)に記載の受光素子。
(16)
前記分離部は、少なくとも酸化膜により形成されている
(1)乃至(15)の何れか一項に記載の受光素子。
(17)
前記分離部は、少なくとも固定電荷膜により形成されている
(1)乃至(15)の何れか一項に記載の受光素子。
(18)
前記分離部は、少なくとも金属材料により形成されている
(1)乃至(15)の何れか一項に記載の受光素子。
(19)
前記分離部は、少なくともN型半導体領域またはP型半導体領域により形成されている
(1)乃至(15)の何れか一項に記載の受光素子。
(20)
前記半導体層はP型半導体層であり、
前記分離部は少なくともN型半導体領域により形成され、前記N型半導体領域には前記半導体層に印加される電圧以上の電圧が印加される
(2)乃至(7)の何れか一項に記載の受光素子。
(21)
前記受光領域には酸化膜が形成されていない
(1)乃至(20)の何れか一項に記載の受光素子。
(22)
前記第1の電圧印加部および前記第2の電圧印加部は、それぞれ前記半導体層に形成された第1のP型半導体領域および第2のP型半導体領域で構成される
(2)乃至(7)の何れか一項に記載の受光素子。
(23)
前記第1の電圧印加部および前記第2の電圧印加部は、それぞれ前記半導体層に形成された第1の転送トランジスタおよび第2の転送トランジスタで構成される
(2)乃至(7)の何れか一項に記載の受光素子。
(24)
受光素子と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備え、
前記受光素子は、
第1の電圧が印加される第1の電圧印加部と、
前記第1の電圧印加部の周囲に設けられた第1の電荷検出部と、
前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
前記第2の電圧印加部の周囲に設けられた第2の電荷検出部と
を有する受光領域と、
互いに隣接する前記受光領域の境界に配置され、前記受光領域を分離する分離部と
を備える
測距モジュール。