TW202013761A - 受光元件及測距模組 - Google Patents

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Abstract

本技術係關於一種可提高特性之受光元件及測距模組。 受光元件具備受光區域及分離部，該受光區域具有：第1電壓施加部，其被施加第1電壓；第1電荷檢測部，其設置於第1電壓施加部之周圍；第2電壓施加部，其被施加與第1電壓不同之第2電壓；及第2電荷檢測部，其設置於第2電壓施加部之周圍；該分離部配置於相互鄰接之受光區域之交界，且將受光區域分離。本技術可應用於受光元件。

Description

受光元件及測距模組
本技術係關於一種受光元件及測距模組，尤其是關於一種可提高特性之受光元件及測距模組。
先前，已知有利用間接ToF(Time of Flight，飛行時間)方式之測距系統。於此種測距系統中，不可或缺的是如下感測器，即，可將藉由以某相位接收使用LED(Light Emitting Diode，發光二極體)或雷射所照射之有效光碰撞至對象物後反射之光而獲得之信號電荷高速地分配至不同區域。
因此，例如提出有如下技術：對感測器之基板直接施加電壓而於基板內產生電流，藉此可對基板內之大範圍區域高速地進行調變(例如參照專利文獻1)。此種感測器亦被稱作CAPD(Current Assisted Photonic Demodulator，電流輔助光子解調器)感測器。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-86904號公報
[發明所欲解決之問題]
然而，於上述技術中難以獲得充分之特性之CAPD感測器。
例如上述CAPD感測器成為於基板之接收來自外部之光之側之面配置有配線等之正面照射型感測器。
為了確保光電轉換區域，較理想為於PD(Photodiode，光電二極體)、即光電轉換部之受光面側無配線等阻擋入射來之光之光路者。但是，於正面照射型之CAPD感測器中，根據構造不同而存在必須於PD之受光面側配置電荷提取用之配線或各種控制線、信號線者，光電轉換區域受到限制。即，有無法確保充分之光電轉換區域，像素感度等特性降低之情況。
又，於考慮在存在外界光之位置使用CAPD感測器之情形時，外界光成分對於使用有效光進行測距之間接ToF方式而言成為雜訊成分，故而為了確保充分之SN比(Signal to Noise ratio，信號雜訊比)並獲得距離資訊，必須確保充分之飽和信號量(Qs)。但是，於正面照射型之CAPD感測器中，由於配線佈局存在限制，故而為了確保電容，必須設法使用設置追加電晶體等除配線電容以外之方法。
進而，於正面照射型之CAPD感測器中，在基板內之光所入射之側配置有被稱作抽頭(Tap)之信號提取部。另一方面，於考慮到Si基板內之光電轉換之情形時，雖然因光之波長而導致衰減率存在差量，但於光入射面側發生光電轉換之比率較高。因此，於正面型之CAPD感測器中，於設置有信號提取部之抽頭區域中之未分配信號電荷之抽頭區域即無效抽頭區域(Inactive Tap)進行光電轉換之機率有可能提高。於間接ToF感測器中使用根據有效光之相位而分配至各電荷蓄積區域之信號來獲得測距資訊，故而於無效抽頭區域中直接進行光電轉換所得之成分成為雜訊，其結果，測距精度有可能變差。即，CAPD感測器之特性有可能降低。
本技術係鑒於此種狀況而完成者，其係可提高特性者。 [解決問題之技術手段]
本技術之第1態樣之受光元件具備受光區域及分離部， 該受光區域具有： 第1電壓施加部，其被施加第1電壓； 第1電荷檢測部，其設置於上述第1電壓施加部之周圍； 第2電壓施加部，其被施加與上述第1電壓不同之第2電壓；及 第2電荷檢測部，其設置於上述第2電壓施加部之周圍； 該分離部配置於相互鄰接之上述受光區域之交界，且將上述受光區域分離。
於本技術之第1態樣中，於受光元件設置有受光區域及分離部， 該受光區域具有： 第1電壓施加部，其被施加第1電壓； 第1電荷檢測部，其設置於上述第1電壓施加部之周圍； 第2電壓施加部，其被施加與上述第1電壓不同之第2電壓；及 第2電荷檢測部，其設置於上述第2電壓施加部之周圍； 該分離部配置於相互鄰接之上述受光區域之交界，且將上述受光區域分離。
本技術之第2態樣之測距模組具備： 受光元件； 光源，其照射亮度週期性地發生變動之照射光；及 發光控制部，其控制上述照射光之照射時序；且 上述受光元件具備受光區域及分離部， 該受光區域具有：第1電壓施加部，其被施加第1電壓； 第1電荷檢測部，其設置於上述第1電壓施加部之周圍； 第2電壓施加部，其被施加與上述第1電壓不同之第2電壓；及 第2電荷檢測部，其設置於上述第2電壓施加部之周圍； 該分離部配置於相互鄰接之上述受光區域之交界，且將上述受光區域分離。
於本技術之第2態樣中，於測距模組設置有： 受光元件； 光源，其照射亮度週期性地發生變動之照射光；及 發光控制部，其控制上述照射光之照射時序；且 上述受光元件具備受光區域及分離部， 該受光區域具有：第1電壓施加部，其被施加第1電壓； 第1電荷檢測部，其設置於上述第1電壓施加部之周圍； 第2電壓施加部，其被施加與上述第1電壓不同之第2電壓；及 第2電荷檢測部，其設置於上述第2電壓施加部之周圍； 該分離部配置於相互鄰接之上述受光區域之交界，且將上述受光區域分離。 [發明之效果]
根據本技術之第1及第2態樣，可提高特性。
再者，本文中所記載之效果未必為被限定者，可為本發明中所記載之任一效果。
以下，參照圖式對應用有本技術之實施形態進行說明。
＜第1實施形態＞ ＜受光元件之構成例＞ 本技術係藉由將CAPD感測器設為背面照射型之構成，而可提高像素感度等特性者。
本技術能夠應用於例如構成利用間接ToF方式進行測距之測距系統的受光元件、或具有此種受光元件之攝像裝置等。
例如測距系統可應用於如下系統等：車載用系統，其搭載於車輛且測定距處於車外之對象物之距離；或示意動作識別用系統，其測定距使用者之手等對象物之距離，基於該測定結果識別使用者之示意動作。於此情形時，示意動作識別之結果可用於例如汽車導航系統之操作等。
圖1係表示應用有本技術之受光元件之一實施形態之構成例的方塊圖。
圖1所示之受光元件1係背面照射型之CAPD感測器，例如設置於具有測距功能之攝像裝置。
受光元件1成為如下構成，即具有：像素陣列部20，其形成於未圖示之半導體基板上；及周邊電路部，其集成於與像素陣列部20相同之半導體基板上。周邊電路部例如包含抽頭驅動部21、垂直驅動部22、行處理部23、水平驅動部24及系統控制部25。
於受光元件1，亦進而設置有信號處理部31及資料儲存部32。再者，信號處理部31及資料儲存部32可搭載於與受光元件1相同之基板上，亦可配置於攝像裝置中之與受光元件1不同之基板上。
像素陣列部20成為將像素51呈列方向及行方向之矩陣狀二維配置所得之構成，該像素51產生與所接收到之光量相應之電荷，並輸出與該電荷相應之信號。即，像素陣列部20具有複數個對入射之光進行光電轉換並輸出與光電轉換之結果所獲得之電荷相應之信號的像素51。此處，所謂列方向係指水平方向之像素51之排列方向，所謂行方向係指垂直方向之像素51之排列方向。列方向於圖中為橫向，行方向於圖中為縱向。
像素51接收自外部入射之光、尤其是紅外光並進行光電轉換，且輸出與光電轉換之結果所獲得之電荷相應之像素信號。像素51具有：第1抽頭TA，其施加特定之電壓MIX0(第1電壓)，檢測經光電轉換所得之電荷；及第2抽頭TB，其施加特定之電壓MIX1(第2電壓)，檢測經光電轉換所得之電荷。
抽頭驅動部21經由特定之電壓供給線30對像素陣列部20之各像素51之第1抽頭TA供給特定之電壓MIX0，且經由特定之電壓供給線30對第2抽頭TB供給特定之電壓MIX1。因此，於像素陣列部20之1個像素行，配線有傳輸電壓MIX0之電壓供給線30及傳輸電壓MIX1之電壓供給線30該等2條電壓供給線30。
於像素陣列部20中，針對矩陣狀之像素排列，於每一像素列沿著列方向配線有像素驅動線28，於各像素行沿著行方向配線有2條垂直信號線29。例如，像素驅動線28傳輸用以進行自像素讀出信號時之驅動之驅動信號。再者，於圖1中，關於像素驅動線28係以1條配線之形式示出，但並不限定於1條。像素驅動線28之一端連接於與垂直驅動部22之各列對應之輸出端。
垂直驅動部22包含移位暫存器或位址解碼器等，將像素陣列部20之各像素所有像素同時進行驅動或者以列為單位等進行驅動。即，垂直驅動部22與控制垂直驅動部22之系統控制部25一併構成控制像素陣列部20之各像素之動作的驅動部。
根據由垂直驅動部22進行之驅動控制而自像素列之各像素51輸出之信號通過垂直信號線29被輸入至行處理部23。行處理部23對自各像素51通過垂直信號線29輸出之像素信號進行特定之信號處理，並且暫時保持信號處理後之像素信號。
具體而言，行處理部23進行雜訊去除處理或AD(Analog to Digital，類比至數位)轉換處理等作為信號處理。
水平驅動部24包含移位暫存器或位址解碼器等，依序選擇與行處理部23之像素行對應之單位電路。藉由利用該水平驅動部24進行之選擇掃描，於行處理部23中依序輸出針對每個單位電路進行信號處理所得之像素信號。
系統控制部25包含產生各種時序信號之時序發生器等，基於由該時序發生器產生之各種時序信號，進行抽頭驅動部21、垂直驅動部22、行處理部23及水平驅動部24等之驅動控制。
信號處理部31至少具有運算處理功能，基於自行處理部23輸出之像素信號進行運算處理等各種信號處理。資料儲存部32於利用信號處理部31之信號處理時，暫時儲存該處理所需之資料。
＜像素之構成例＞ 其次，對設置於像素陣列部20之像素之構成例進行說明。設置於像素陣列部20之像素例如以圖2所示之方式構成。
圖2示出設置於像素陣列部20之1個像素51之剖面，該像素51接收自外部入射之光、尤其是紅外光並進行光電轉換，且輸出與光電轉換之結果所獲得之電荷相應之信號。
像素51例如具有矽基板等包含P型半導體層之基板61、及形成於該基板61上之晶載透鏡62。
例如，基板61係以圖中縱向之厚度、即與基板61之面垂直之方向之厚度成為20 μm以下之方式形成。再者，基板61之厚度當然亦可為20 μm以上，其厚度只要根據受光元件1之目標特性等決定便可。
又，基板61例如被形成為設為1E＋13等級以下之基板濃度之高電阻之P-Epi(P-Epitaxial，P型磊晶)基板等，基板61之電阻(電阻率)例如以成為500[Ωcm]以上之方式形成。
此處，基板61之基板濃度與電阻之關係例如設為於基板濃度為6.48E＋12[cm3 ]時電阻為2000[Ωcm]、於基板濃度為1.30E＋13[cm3 ]時電阻為1000[Ωcm]、於基板濃度為2.59E＋13[cm3 ]時電阻為500[Ωcm]、及於基板濃度為1.30E＋14[cm3 ]時電阻為100[Ωcm]等。
於圖2中，基板61之上側之面係基板61之背面，且係來自外部之光入射至基板61之光入射面。另一方面，基板61之下側之面係基板61之正面，且形成有未圖示之多層配線層。於基板61之光入射面上，形成有包含具有正固定電荷之單層膜或積層膜之固定電荷膜66，於固定電荷膜66之上表面形成有使自外部入射之光聚光後入射至基板61內之晶載透鏡62。固定電荷膜66使基板61之光入射面側為空穴累積狀態，從而抑制暗電流之產生。
進而，於像素51中，在固定電荷膜66上之像素51之端部分，形成有用以防止鄰接之像素間之串擾之像素間遮光膜63-1及像素間遮光膜63-2。以下，於無需特別區分像素間遮光膜63-1及像素間遮光膜63-2之情形時，亦簡稱為像素間遮光膜63。
於該例中，來自外部之光經由晶載透鏡62入射至基板61內，像素間遮光膜63形成之目的在於，使自外部入射之光不會入射至與基板61處之像素51鄰接地設置之其他像素之區域。即，自外部入射至晶載透鏡62且射向與像素51鄰接之其他像素內之光被像素間遮光膜63-1或像素間遮光膜63-2遮光，從而得以防止入射至鄰接之其他像素內。
受光元件1係背面照射型之CAPD感測器，故而基板61之光入射面成為所謂之背面，於該背面上未形成有包含配線等之配線層。又，於基板61之與光入射面為相反側之面之部分，藉由積層而形成有配線層，該配線層形成有用以驅動像素51內所形成之電晶體等之配線、或用以自像素51讀出信號之配線等。
於基板61內之與光入射面相反之面側、即圖中、下側之面之內側部分，形成有氧化膜64、信號提取部65-1及信號提取部65-2。信號提取部65-1相當於圖1中所說明之第1抽頭TA，信號提取部65-2相當於圖1中所說明之第2抽頭TB。
於該例中，於基板61之與光入射面為相反側之面附近的像素51之中心部分形成有氧化膜64，於該氧化膜64之兩端分別形成有信號提取部65-1及信號提取部65-2。
此處，信號提取部65-1具有作為N型半導體區域之N+半導體區域71-1及供體雜質之濃度較N+半導體區域71-1低之N-半導體區域72-1、以及作為P型半導體區域之P+半導體區域73-1及受體雜質濃度較P+半導體區域73-1低之P-半導體區域74-1。此處，所謂供體雜質，例如可列舉針對Si之磷(P)或砷(As)等於元素週期表中屬於5族之元素，所謂受體雜質，例如可列舉針對Si之硼(B)等於元素週期表中屬於3族之元素。將成為供體雜質之元素稱作供體元素，將成為受體雜質之元素稱作受體元素。
於圖2中，在基板61之與光入射面為相反側之面之正面內側部分的鄰接於氧化膜64之右側之位置，形成有N+半導體區域71-1。又，於N+半導體區域71-1之圖中、上側，以覆蓋該N+半導體區域71-1之方式(以包圍之方式)形成有N-半導體區域72-1。
進而，於N+半導體區域71-1之右側形成有P+半導體區域73-1。又，於P+半導體區域73-1之圖中、上側，以覆蓋該P+半導體區域73-1之方式(以包圍之方式)形成有P-半導體區域74-1。
進而，於P+半導體區域73-1之右側形成有N+半導體區域71-1。又，於N+半導體區域71-1之圖中、上側，以覆蓋該N+半導體區域71-1之方式(以包圍之方式)形成有N-半導體區域72-1。
同樣地，信號提取部65-2具有作為N型半導體區域之N+半導體區域71-2及供體雜質之濃度較N+半導體區域71-2低之N-半導體區域72-2、以及作為P型半導體區域之P+半導體區域73-2及受體雜質濃度較P+半導體區域73-2低之P-半導體區域74-2。
於圖2中，在基板61之與光入射面為相反側之面之正面內側部分的鄰接於氧化膜64之左側之位置，形成有N+半導體區域71-2。又，於N+半導體區域71-2之圖中、上側，以覆蓋該N+半導體區域71-2之方式(以包圍之方式)形成有N-半導體區域72-2。
進而，於N+半導體區域71-2之左側形成有P+半導體區域73-2。又，於P+半導體區域73-2之圖中、上側，以覆蓋該P+半導體區域73-2之方式(以包圍之方式)形成有P-半導體區域74-2。
進而，於P+半導體區域73-2之左側形成有N+半導體區域71-2。又，於N+半導體區域71-2之圖中、上側，以覆蓋該N+半導體區域71-2之方式(以包圍之方式)形成有N-半導體區域72-2。
於基板61之與光入射面為相反側之面之正面內側部分的像素51之端部分，形成有與像素51之中心部分相同之氧化膜64。
以下，於無需特別區分信號提取部65-1及信號提取部65-2之情形時，亦簡稱為信號提取部65。
又，以下，於無需特別區分N+半導體區域71-1及N+半導體區域71-2之情形時，亦簡稱為N+半導體區域71，於無需特別區分N-半導體區域72-1及N-半導體區域72-2之情形時，亦簡稱為N-半導體區域72。
進而，以下，於無需特別區分P+半導體區域73-1及P+半導體區域73-2之情形時，亦簡稱為P+半導體區域73，於無需特別區分P-半導體區域74-1及P-半導體區域74-2之情形時，亦簡稱為P-半導體區域74。
又，於基板61中，於N+半導體區域71-1與P+半導體區域73-1之間，藉由氧化膜等形成有用以將該等區域分離之分離部75-1。同樣地，於N+半導體區域71-2與P+半導體區域73-2之間，亦藉由氧化膜等形成有用以將該等區域分離之分離部75-2。以下，於無需特別區分分離部75-1及分離部75-2之情形時，亦簡稱為分離部75。
設置於基板61之N+半導體區域71作為電荷檢測部發揮功能，其用以檢測自外部入射至像素51之光之光量、即藉由利用基板61進行之光電轉換所產生之信號載子之量。再者，除N+半導體區域71以外，亦可將供體雜質濃度較低之N-半導體區域72亦包含在內理解為電荷檢測部。又，P+半導體區域73作為電壓施加部發揮功能，其用以將多個載子電流注入至基板61、即用以對基板61施加直接電壓而於基板61內產生電場。再者，除P+半導體區域73以外，亦可將受體雜質濃度較低之P-半導體區域74亦包含在內理解為電壓施加部。
於像素51中，在N+半導體區域71-1，直接連接有未圖示之浮動擴散區域即FD(Floating Diffusion，浮動擴散)部(以下亦特別地簡稱為FD部A)，進而，該FD部A經由未圖示之放大電晶體等連接於垂直信號線29。
同樣地，於N+半導體區域71-2，直接連接有與FD部A不同之另一FD部(以下亦特別地簡稱為FD部B)，進而，該FD部B經由未圖示之放大電晶體等連接於垂直信號線29。此處，FD部A與FD部B連接於互不相同之垂直信號線29。
例如於欲藉由間接ToF方式測定距對象物之距離之情形時，自設置有受光元件1之攝像裝置朝向對象物射出紅外光。繼而，當該紅外光被對象物反射後以反射光之形式返回至攝像裝置時，受光元件1之基板61接收所入射之反射光(紅外光)並進行光電轉換。抽頭驅動部21驅動像素51之第1抽頭TA及第2抽頭TB，將與藉由光電轉換而獲得之電荷DET相應之信號分配至FD部A與FD部B。
例如於某時序，抽頭驅動部21經由接點等對2個P+半導體區域73施加電壓。具體而言，例如抽頭驅動部21對作為第1抽頭TA之P+半導體區域73-1施加MIX0＝1.5 V之電壓，對作為第2抽頭TB之P+半導體區域73-2施加MIX1＝0 V之電壓。
於是，於基板61之2個P+半導體區域73之間產生電場，電流自P+半導體區域73-1向P+半導體區域73-2流動。於此情形時，基板61內之電洞(空穴)將朝P+半導體區域73-2之方向移動，電子將朝P+半導體區域73-1之方向移動。
因此，當於此種狀態下來自外部之紅外光(反射光)經由晶載透鏡62入射至基板61內，且該紅外光於基板61內經光電轉換而轉換為電子與電洞之對時，所獲得之電子由P+半導體區域73間之電場朝P+半導體區域73-1之方向引導，而朝N+半導體區域71-1內移動。
於此情形時，藉由光電轉換而產生之電子將被用作用以檢測與入射至像素51之紅外光之量、即紅外光之受光量相應之信號的信號載子。
藉此，於N+半導體區域71-1，蓄積有與朝N+半導體區域71-1內移動之電子相應之電荷，該電荷經由FD部A或放大電晶體、垂直信號線29等由行處理部23檢測出。
即，N+半導體區域71-1之蓄積電荷DET0被傳輸至與該N+半導體區域71-1直接連接之FD部A，與傳輸至FD部A之電荷DET0相應之信號經由放大電晶體或垂直信號線29由行處理部23讀出。繼而，於行處理部23中對所讀出之信號施加AD轉換處理等處理，將處理之結果所獲得之像素信號供給至信號處理部31。
該像素信號成為表示與由N+半導體區域71-1檢測出之電子相應之電荷量、即蓄積於FD部A之電荷DET0之量的信號。換言之，像素信號亦可謂表示由像素51接收到之紅外光之光量之信號。
再者，此時，亦可為與N+半導體區域71-1之情形同樣地，將與由N+半導體區域71-2檢測出之電子相應之像素信號亦適當用於測距。
又，於下一時序，利用抽頭驅動部21經由接點等對2個P+半導體區域73施加電壓，以產生與目前為止於基板61內產生之電場相反方向之電場。具體而言，例如對作為第1抽頭TA之P+半導體區域73-1施加MIX0＝0 V之電壓，對作為第2抽頭TB之P+半導體區域73-2施加MIX1＝1.5 V之電壓。
藉此，於基板61之2個P+半導體區域73之間產生電場，電流自P+半導體區域73-2向P+半導體區域73-1流動。
當於此種狀態下來自外部之紅外光(反射光)經由晶載透鏡62入射至基板61內，且該紅外光於基板61內經光電轉換而轉換為電子與電洞之對時，所獲得之電子由P+半導體區域73間之電場朝P+半導體區域73-2之方向引導，而朝N+半導體區域71-2內移動。
藉此，於N+半導體區域71-2，蓄積有與朝N+半導體區域71-2內移動之電子相應之電荷，該電荷經由FD部B或放大電晶體、垂直信號線29等由行處理部23檢測出。
即，N+半導體區域71-2之蓄積電荷DET1被傳輸至與該N+半導體區域71-2直接連接之FD部B，與傳輸至FD部B之電荷DET1相應之信號經由放大電晶體或垂直信號線29由行處理部23讀出。繼而，於行處理部23中對所讀出之信號施加AD轉換處理等處理，將處理之結果所獲得之像素信號供給至信號處理部31。
再者，此時，亦可為與N+半導體區域71-2之情形同樣地，將與由N+半導體區域71-1檢測出之電子相應之像素信號亦適當用於測距。
如此，當於相同像素51中獲得經互不相同之期間之光電轉換所得之像素信號時，信號處理部31基於該等像素信號算出表示距對象物之距離之距離資訊，並向後段輸出。
如此向互不相同之N+半導體區域71分配信號載子，並基於與該等信號載子相應之信號算出距離資訊之方法被稱作間接ToF方式。
當於圖2中由上至下之方向、即與基板61之面垂直之方向上觀察像素51之信號提取部65之部分時，例如如圖3所示成為P+半導體區域73之周圍由N+半導體區域71包圍般之構造。再者，於圖3中，對於與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
於圖3所示之例中，在像素51之中央部分形成有未圖示之氧化膜64，於像素51之自中央稍靠端側之部分形成有信號提取部65。尤其是，此處，於像素51內形成有2個信號提取部65。
而且，於各信號提取部65中，在其中心位置呈矩形狀形成有P+半導體區域73，以該P+半導體區域73為中心，P+半導體區域73之周圍由矩形狀、更詳細而言為矩形框形狀之N+半導體區域71包圍。即，N+半導體區域71係以包圍P+半導體區域73之周圍之方式形成。
又，於像素51中，以將自外部入射之紅外光聚光於像素51之中心部分、即箭頭A11所示之部分之方式形成有晶載透鏡62。換言之，自外部入射至晶載透鏡62之紅外光藉由晶載透鏡62而聚光於箭頭A11所示之位置、即圖2中之氧化膜64之圖2中、上側之位置。
因此，紅外光會聚光於信號提取部65-1與信號提取部65-2之間之位置。藉此，可抑制紅外光入射至與像素51鄰接之像素而產生串擾之情況，並且亦可抑制紅外光直接入射至信號提取部65。
例如當紅外光直接入射至信號提取部65時，電荷分離效率、即Cmod(Contrast between active and inactive tap，有效與無效抽頭之對比度)或調變對比度(Modulation contrast)會降低。
此處，將被進行與經光電轉換所獲得之電荷DET相應之信號讀出之信號提取部65、即應被檢測經光電轉換所獲得之電荷DET之信號提取部65亦稱作有效抽頭(active tap)。
反之，基本上將未被進行與經光電轉換所獲得之電荷DET相應之信號讀出之信號提取部65、即並非有效抽頭之信號提取部65亦稱作無效抽頭(inactive tap)。
於上述例中，對P+半導體區域73施加1.5 V之電壓之信號提取部65為有效抽頭，對P+半導體區域73施加0 V之電壓之信號提取部65為無效抽頭。
Cmod係利用以下之式(1)計算出，且係表示入射之紅外光之藉由光電轉換而產生之電荷中的百分之幾之電荷可於作為有效抽頭之信號提取部65之N+半導體區域71中檢測出、即、是否可提取出與電荷相應之信號之指標，且表示電荷分離效率。於式(1)中，I0係利用2個電荷檢測部(P+半導體區域73)之一者檢測出之信號，I1係利用另一者檢測出之信號。 Cmod＝{｜I0－I1｜/(I0＋I1)}×100・・・(1)
因此，例如當自外部入射之紅外光入射至無效抽頭之區域，且於該無效抽頭內進行光電轉換時，藉由光電轉換而產生之信號載子即電子移動至無效抽頭內之N+半導體區域71之可能性較高。如此一來，藉由光電轉換而獲得之一部分電子之電荷不會於有效抽頭內之N+半導體區域71中被檢測出，Cmod、即電荷分離效率降低。
因此，於像素51中，藉由使紅外光聚光於處於距2個信號提取部65大致等距離之位置之像素51之中心部分附近，可降低自外部入射之紅外光於無效抽頭之區域被光電轉換之機率，從而可提高電荷分離效率。又，於像素51中亦可提高調變對比度。換言之，可容易地將藉由光電轉換而獲得之電子引導至有效抽頭內之N+半導體區域71。
根據如上所述之受光元件1，可發揮以下所述之效果。
即，首先，受光元件1由於為背面照射型，故而可使量子效率(QE)×開口率(FF(Fill Factor，填充因數))最大化，從而可提高利用受光元件1之測距特性。
例如，如圖4之箭頭W11所示，通常之正面照射型之影像感測器成為如下構造：於作為光電轉換部之PD101之供來自外部之光入射之光入射面側形成有配線102或配線103。
因此，例如產生如下情況：如箭頭A21或箭頭A22所示，自外部以某種程度之角度相對於PD101傾斜地入射之光之一部分被配線102或配線103遮擋而未入射至PD101。
與此相對，背面照射型之影像感測器例如成為如下構造：如箭頭W12所示，於作為光電轉換部之PD104之與供來自外部之光入射之光入射面為相反側之面上形成有配線105及配線106。
因此，與正面照射型之情形相比，可確保充分之開口率。即，例如，如箭頭A23或箭頭A24所示，自外部以某種程度之角度相對於PD104傾斜地入射之光未被配線遮擋而入射至PD104。藉此，可接收更多光而提高像素之感度。
此種藉由設為背面照射型而獲得之像素感度之提高效果於作為背面照射型之CAPD感測器之受光元件1中亦可獲得。
又，例如於正面照射型之CAPD感測器中，如箭頭W13所示，於作為光電轉換部之PD111之內部之供來自外部之光入射之光入射面側形成有被稱作抽頭之信號提取部112、更詳細而言為抽頭之P+半導體區域或N+半導體區域。又，正面照射型之CAPD感測器成為如下構造：於光入射面側形成有配線113、或者與信號提取部112連接之接點或金屬等之配線114。
因此，例如產生如下情況：如箭頭A25或箭頭A26所示，自外部以某種程度之角度相對於PD111傾斜地入射之光之一部分被配線113等遮擋而未入射至PD111，不僅如此，如箭頭A27所示，相對於PD111垂直地入射之光亦被配線114遮擋而未入射至PD111。
與此相對，背面照射型之CAPD感測器例如成為如下構造：如箭頭W14所示，於作為光電轉換部之PD115之與供來自外部之光入射的光入射面為相反側之面之部分形成有信號提取部116。又，於PD115之與光入射面為相反側之面上形成有配線117、或與信號提取部116連接之接點或金屬等配線118。
此處，PD115對應於圖2所示之基板61，信號提取部116對應於圖2所示之信號提取部65。
於此種構造之背面照射型之CAPD感測器中，與正面照射型之情形相比可確保充分之開口率。因此，可使量子效率(QE)×開口率(FF)最大化，可提高測距特性。
即，例如，如箭頭A28或箭頭A29所示，自外部以某種程度之角度相對於PD115傾斜地入射之光未被配線遮擋而入射至PD115。同樣地，如箭頭A30所示，相對於PD115垂直地入射之光亦未被配線等遮擋而入射至PD115。
如此，於背面照射型之CAPD感測器中，不僅可接收以某種程度之角度入射之光，亦可接收相對於PD115垂直地入射之於正面照射型中未被與信號提取部(抽頭)連接之配線等反射之光。藉此，可接收更多之光而提高像素之感度。換言之，可使量子效率(QE)×開口率(FF)最大化，其結果，可提高測距特性。
尤其是，於在像素之中央附近而非像素外緣配置有抽頭之情形時，就正面照射型之CAPD感測器而言，無法確保充分之開口率而導致像素之感度降低，但就作為背面照射型之CAPD感測器之受光元件1而言，可無關於抽頭之配置位置而確保充分之開口率，從而可提高像素之感度。
又，於背面照射型之受光元件1中，在基板61中之與供來自外部之紅外光入射之光入射面為相反側之面附近形成有信號提取部65，故而可減少於無效抽頭之區域中產生紅外光之光電轉換。藉此，可提高Cmod、即電荷分離效率。
圖5表示正面照射型與背面照射型之CAPD感測器之像素剖視圖。
於圖5左側之正面照射型之CAPD感測器中，圖中基板141之上側為光入射面，於基板141之光入射面側，積層有包含複數層配線之配線層152、像素間遮光部153及晶載透鏡154。
於圖5右側之背面照射型之CAPD感測器中，於圖中與光入射面為相反側之基板142之下側，形成有包含複數層配線之配線層152，於作為光入射面側之基板142之上側，積層有像素間遮光部153及晶載透鏡154。
再者，於圖5中，灰色之梯形形狀表示藉由利用晶載透鏡154將紅外光聚光，而光強度較強之區域。
例如，於正面照射型之CAPD感測器中，在基板141之光入射面側具有存在無效抽頭及有效抽頭之區域R11。因此，當直接入射至無效抽頭之成分較多，且於無效抽頭之區域進行光電轉換時，經該光電轉換所獲得之信號載子將不會於有效抽頭之N+半導體區域被檢測出。
於正面照射型之CAPD感測器中，在基板141之光入射面附近之區域R11中，紅外光之強度較強，故而於區域R11內進行紅外光之光電轉換之機率變高。即，入射至無效抽頭附近之紅外光之光量較多，故而無法利用有效抽頭檢測之信號載子變多，而導致電荷分離效率降低。
與此相對，於背面照射型之CAPD感測器中，在遠離基板142之光入射面之位置、即與光入射面側為相反側之面附近之位置，具有存在無效抽頭及有效抽頭之區域R12。此處，基板142對應於圖2所示之基板61。
於該例中，於基板142之與光入射面側為相反側之面之部分具有區域R12，區域R12處於遠離光入射面之位置，故而於該區域R12附近，入射之紅外光之強度相對變弱。
於基板142之中心附近或光入射面附近等紅外光之強度較強之區域中藉由光電轉換而獲得之信號載子由在基板142內產生之電場引導至有效抽頭，於有效抽頭之N+半導體區域被檢測出。
另一方面，於包含無效抽頭之區域R12附近，所入射之紅外光之強度相對較弱，在區域R12內進行紅外光之光電轉換之機率變低。即，入射至無效抽頭附近之紅外光之光量較少，故而藉由無效抽頭附近之光電轉換而產生且向無效抽頭之N+半導體區域移動之信號載子(電子)之數量變少，可提高電荷分離效率。結果，可改善測距特性。
進而，於背面照射型之受光元件1中，可實現基板61之薄層化，故而可提高作為信號載子之電子(電荷)之提取效率。
例如，於正面照射型之CAPD感測器中無法充分地確保開口率，故而如圖6之箭頭W31所示，為了確保更高之量子效率並抑制量子效率×開口率之降低，必須使基板171某種程度上增厚。
如此一來，於基板171內之與光入射面為相反側之面附近之區域、例如區域R21之部分，電位之傾斜變得平緩，實質上與基板171垂直之方向之電場會變弱。於此情形時，信號載子之移動速度變慢，故而自進行光電轉換至在有效抽頭之N+半導體區域中檢測出信號載子為止所需之時間變長。再者，於圖6中，基板171內之箭頭表示基板171處之與基板171垂直之方向之電場。
又，若基板171較厚，則自基板171內之遠離有效抽頭之位置至有效抽頭內之N+半導體區域為止的信號載子之移動距離變長。因此，於遠離有效抽頭之位置處，自進行光電轉換至在有效抽頭之N+半導體區域中檢測出信號載子為止所需之時間進一步變長。
圖7表示基板171之厚度方向之位置與信號載子之移動速度之關係。區域R21對應於擴散電流區域。
如此，若基板171變厚，則例如於驅動頻率較高時、即高速地進行抽頭(信號提取部)之有效與無效之切換時，無法將於區域R21等遠離有效抽頭之位置處產生之電子完全引入至有效抽頭之N+半導體區域。即，當抽頭有效之時間較短時，將產生無法於有效抽頭之N+半導體區域檢測出於區域R21內等產生之電子(電荷)之情況，電子之提取效率降低。
與此相對，於背面照射型之CAPD感測器中，可確保充分之開口率，例如即便如圖6之箭頭W32所示使基板172變薄，亦可確保充分之量子效率×開口率。此處，基板172對應於圖2之基板61，基板172內之箭頭表示與基板172垂直之方向之電場。
圖8表示基板172之厚度方向之位置與信號載子之移動速度之關係。
如此，當使基板172之與基板172垂直之方向之厚度變薄時，實質上與基板172垂直之方向之電場變強，使用僅信號載子之移動速度較快之漂移電流區域之僅電子(電荷)，而不使用信號載子之移動速度較慢之擴散電流區域之電子。藉由使用僅漂移電流區域之僅電子(電荷)，進行光電轉換後至在有效抽頭之N+半導體區域檢測出信號載子為止所需之時間變短。又，當基板172之厚度變薄時，信號載子之至有效抽頭內之N+半導體區域為止之移動距離亦變短。
根據該等情況，於背面照射型之CAPD感測器中，即便於驅動頻率較高時亦可將基板172內之各區域中產生之信號載子(電子)充分地引入至有效抽頭之N+半導體區域，從而可提高電子之提取效率。
又，藉由基板172之薄層化，即便於較高之驅動頻率下亦可確保充分之電子提取效率，從而可使高速驅動耐性提高。
尤其是，於背面照射型之CAPD感測器中，可對基板172、即基板61直接施加電壓，故而抽頭之有效及無效之切換之應答速度較快，能以較高之驅動頻率使抽頭驅動。又，由於可對基板61直接施加電壓，故而基板61內之能夠調變之區域變寬。
進而，於背面照射型之受光元件1(CAPD感測器)中，可獲得充分之開口率，故而可相應地使像素微細化，且可提高像素之耐微細化性。
除此以外，就受光元件1而言，藉由設為背面照射型，可實現BEOL(Back End Of Line，後段製程)電容設計之自由化，藉此，可提高飽和信號量(Qs)之設計自由度。
＜第1實施形態之變化例1＞ ＜像素之構成例＞ 再者，以上，基板61內之信號提取部65之部分係以如圖3所示般將N+半導體區域71與P+半導體區域73設為矩形狀區域之情形為例進行了說明。但是，自與基板61垂直之方向觀察時之N+半導體區域71與P+半導體區域73之形狀亦可設為任意形狀。
具體而言，例如亦可如圖9所示般將N+半導體區域71與P+半導體區域73設為圓形狀。再者，於圖9中對與圖3之情形對應之部分附上相同之符號，其說明將適當省略。
圖9表示自與基板61垂直之方向觀察像素51中之信號提取部65之部分時的N+半導體區域71及P+半導體區域73。
於該例中，在像素51之中央部分形成有未圖示之氧化膜64，在像素51之自中央稍靠端側之部分形成有信號提取部65。尤其是，此處，於像素51內形成有2個信號提取部65。
而且，於各信號提取部65中，在其中心位置形成有圓形狀之P+半導體區域73，以該P+半導體區域73為中心，P+半導體區域73之周圍由圓形狀、更詳細而言為圓環狀之N+半導體區域71包圍。
圖10係使晶載透鏡62與將圖9所示之具有信號提取部65之像素51呈矩陣狀二維配置所得的像素陣列部20之一部分重疊而成之俯視圖。
如圖10所示，晶載透鏡62以像素為單位形成。換言之，形成有1個晶載透鏡62之單位區域對應於1像素。
再者，於圖2中，在N+半導體區域71與P+半導體區域73之間配置有由氧化膜等形成之分離部75，但分離部75可存在亦可不存在。
＜第1實施形態之變化例2＞ ＜像素之構成例＞ 圖11係表示像素51之信號提取部65之平面形狀之變化例的俯視圖。
關於信號提取部65，除使平面形狀形成為圖3所示之矩形狀、及圖9所示之圓形狀以外，例如亦可如圖11所示形成為八邊形狀。
又，圖11表示於N+半導體區域71與P+半導體區域73之間形成有由氧化膜等形成之分離部75之情形時的俯視圖。
圖11所示之A-A'線表示下述圖37之剖面線，B-B'線表示下述圖36之剖面線。
＜第2實施形態＞ ＜像素之構成例＞ 進而，以上，以於信號提取部65內，P+半導體區域73之周圍由N+半導體區域71包圍之構成為例進行了說明，但亦可為N+半導體區域之周圍由P+半導體區域包圍。
於此種情形時，像素51例如以圖12所示之方式構成。再者，對圖12中與圖3之情形對應之部分附上相同之符號，其說明將適當省略。
圖12表示自與基板61垂直之方向觀察像素51之信號提取部65之部分時的N+半導體區域及P+半導體區域之配置。
於該例中，於像素51之中央部分形成有未圖示之氧化膜64，於像素51之自中央稍靠圖中、上側之部分形成有信號提取部65-1，於自像素51之中央稍靠圖中、下側之部分形成有信號提取部65-2。尤其是，於該例中，像素51內之信號提取部65之形成位置成為與圖3之情形相同之位置。
於信號提取部65-1內，在信號提取部65-1之中心形成有與圖3所示之N+半導體區域71-1對應之矩形狀之N+半導體區域201-1。而且，該N+半導體區域201-1之周圍由與圖3所示之P+半導體區域73-1對應之矩形狀、更詳細而言為矩形框形狀之P+半導體區域202-1包圍。即，P+半導體區域202-1係以包圍N+半導體區域201-1之周圍之方式形成。
同樣地，於信號提取部65-2內，在信號提取部65-2之中心形成有與圖3所示之N+半導體區域71-2對應之矩形狀之N+半導體區域201-2。而且，該N+半導體區域201-2之周圍由與圖3所示之P+半導體區域73-2對應之矩形狀、更詳細而言為矩形框形狀之P+半導體區域202-2包圍。
再者，以下，於無需特別區分N+半導體區域201-1及N+半導體區域201-2之情形時，亦簡稱為N+半導體區域201。又，以下，於無需特別區分P+半導體區域202-1及P+半導體區域202-2之情形時，亦簡稱為P+半導體區域202。
於將信號提取部65設為圖12所示之構成之情形時，亦與設為圖3所示之構成之情形同樣地，N+半導體區域201作為用以檢測信號載子之量之電荷檢測部發揮功能，P+半導體區域202作為用以對基板61施加直接電壓而產生電場之電壓施加部發揮功能。
＜第2實施形態之變化例1＞ ＜像素之構成例＞ 又，於與圖9所示之例同樣地，設為如N+半導體區域201之周圍被P+半導體區域202包圍之配置之情形時，該等N+半導體區域201及P+半導體區域202之形狀亦可設為任意形狀。
即，例如亦可為如圖13所示將N+半導體區域201與P+半導體區域202設為圓形狀。再者，於圖13中對與圖12之情形對應之部分附上相同之符號，其說明將適當省略。
圖13表示自與基板61垂直之方向觀察像素51之信號提取部65之部分時的N+半導體區域201及P+半導體區域202。
於該例中，於像素51之中央部分形成有未圖示之氧化膜64，於像素51之自中央稍靠端側之部分形成有信號提取部65。尤其是，此處，於像素51內形成有2個信號提取部65。
而且，於各信號提取部65中，在其中心位置形成有圓形狀之N+半導體區域201，以該N+半導體區域201為中心，N+半導體區域201之周圍由圓形狀、更詳細而言為圓環狀之P+半導體區域202包圍。
＜第3實施形態＞ ＜像素之構成例＞ 進而，信號提取部65內所形成之N+半導體區域與P+半導體區域亦可設為直線形狀(長方形狀)。
於此種情形時，例如像素51係以圖14所示之方式構成。再者，對圖14中與圖3之情形對應之部分附上相同之符號，其說明將適當省略。
圖14表示自與基板61垂直之方向觀察像素51之信號提取部65之部分時的N+半導體區域及P+半導體區域之配置。
於該例中，在像素51之中央部分形成有未圖示之氧化膜64，在像素51之自中央稍靠圖中、上側之部分形成有信號提取部65-1，在像素51之自中央稍靠圖中、下側之部分形成有信號提取部65-2。尤其是，於該例中，像素51內之信號提取部65之形成位置成為與圖3之情形相同之位置。
於信號提取部65-1內，在信號提取部65-1之中心形成有與圖3所示之P+半導體區域73-1對應之直線形狀之P+半導體區域231。而且，於該P+半導體區域231之周圍，以夾入P+半導體區域231之方式形成有與圖3所示之N+半導體區域71-1對應之直線形狀之N+半導體區域232-1及N+半導體區域232-2。即，P+半導體區域231形成於被N+半導體區域232-1與N+半導體區域232-2夾著之位置。
再者，以下，於無需特別區分N+半導體區域232-1及N+半導體區域232-2之情形時，亦簡稱為N+半導體區域232。
於圖3所示之例中，將P+半導體區域73設為如由N+半導體區域71包圍之構造，但於圖14所示之例中，P+半導體區域231成為由鄰接地設置之2個N+半導體區域232夾著之構造。
同樣地，於信號提取部65-2內，在信號提取部65-2之中心形成有與圖3所示之P+半導體區域73-2對應之直線形狀之P+半導體區域233。而且，於該P+半導體區域233之周圍，以夾入P+半導體區域233之方式形成有與圖3所示之N+半導體區域71-2對應之直線形狀之N+半導體區域234-1及N+半導體區域234-2。
再者，以下，於無需特別區分N+半導體區域234-1及N+半導體區域234-2之情形時，亦簡稱為N+半導體區域234。
於圖14之信號提取部65中，P+半導體區域231及P+半導體區域233作為與圖3所示之P+半導體區域73對應之電壓施加部發揮功能，N+半導體區域232及N+半導體區域234作為與圖3所示之N+半導體區域71對應之電荷檢測部發揮功能。於此情形時，例如將N+半導體區域232-1及N+半導體區域232-2該兩區域連接於FD部A。
又，設為直線形狀之P+半導體區域231、N+半導體區域232、P+半導體區域233及N+半導體區域234之各區域之圖中橫向之長度可為任意長度，亦可不將該等各區域設為相同長度。
＜第4實施形態＞ ＜像素之構成例＞ 進而，於圖14所示之例中，以將P+半導體區域231或P+半導體區域233夾入於N+半導體區域232或N+半導體區域234之構造為例進行了說明，反之，亦可將N+半導體區域設為被夾入於P+半導體區域之形狀。
於此種情形時，例如像素51係以圖15所示之方式構成。再者，對圖15中與圖3之情形對應之部分附上相同之符號，其說明將適當省略。
圖15表示自與基板61垂直之方向觀察像素51之信號提取部65之部分時的N+半導體區域及P+半導體區域之配置。
於該例中，於像素51之中央部分形成有未圖示之氧化膜64，於像素51之自中央稍靠端側之部分形成有信號提取部65。尤其是於該例中，像素51內之2個各信號提取部65之形成位置成為與圖3之情形相同之位置。
於信號提取部65-1內，在信號提取部65-1之中心形成有與圖3所示之N+半導體區域71-1對應之直線形狀之N+半導體區域261。而且，於該N+半導體區域261之周圍，以夾入N+半導體區域261之方式形成有與圖3所示之P+半導體區域73-1對應之直線形狀之P+半導體區域262-1及P+半導體區域262-2。即，N+半導體區域261形成於被P+半導體區域262-1與P+半導體區域262-2夾著之位置。
再者，以下，於無需特別區分P+半導體區域262-1及P+半導體區域262-2之情形時，亦簡稱為P+半導體區域262。
同樣地，於信號提取部65-2內，在信號提取部65-2之中心形成有與圖3所示之N+半導體區域71-2對應之直線形狀之N+半導體區域263。而且，於該N+半導體區域263之周圍，以夾入N+半導體區域263之方式形成有與圖3所示之P+半導體區域73-2對應之直線形狀之P+半導體區域264-1及P+半導體區域264-2。
再者，以下，於無需特別區分P+半導體區域264-1及P+半導體區域264-2之情形時，亦簡稱為P+半導體區域264。
於圖15之信號提取部65中，P+半導體區域262及P+半導體區域264作為與圖3所示之P+半導體區域73對應之電壓施加部發揮功能，N+半導體區域261及N+半導體區域263作為與圖3所示之N+半導體區域71對應之電荷檢測部發揮功能。再者，設為直線形狀之N+半導體區域261、P+半導體區域262、N+半導體區域263及P+半導體區域264之各區域之圖中橫向之長度可為任意長度，亦可不將該等各區域設為相同長度。
＜第5實施形態＞ ＜像素之構成例＞ 進而，以上，對在構成像素陣列部20之各像素內，分別設置有2個信號提取部65之例進行了說明，但像素內所設置之信號提取部之數量可為1個，亦可為3個以上。
例如於在像素51內形成有1個信號提取部之情形時，像素之構成係例如圖16所示之方式構成。再者，對圖16中與圖3之情形對應之部分附上相同之符號，其說明將適當省略。
圖16表示自與基板垂直之方向觀察設置於像素陣列部20之一部分像素中之信號提取部之部分時的N+半導體區域及P+半導體區域之配置。
於該例中，示出設置於像素陣列部20之像素51、及作為與該像素51鄰接之像素51而將符號加以區分地表示之像素291-1至像素291-3，於該等各像素形成有1個信號提取部。
即，於像素51中，在像素51之中央部分形成有1個信號提取部65。而且，於信號提取部65中，在其中心位置形成有圓形狀之P+半導體區域301，以該P+半導體區域301為中心，P+半導體區域301之周圍由圓形狀、更詳細而言為圓環狀之N+半導體區域302包圍。
此處，P+半導體區域301對應於圖3所示之P+半導體區域73，且作為電壓施加部發揮功能。又，N+半導體區域302對應於圖3所示之N+半導體區域71，且作為電荷檢測部發揮功能。再者，P+半導體區域301或N+半導體區域302亦可設為任意形狀。
又，處於像素51之周圍之像素291-1至像素291-3亦成為與像素51相同之構造。
即，例如於像素291-1之中央部分形成有1個信號提取部303。而且，於信號提取部303中，在其中心位置形成有圓形狀之P+半導體區域304，以該P+半導體區域304為中心，P+半導體區域304之周圍由圓形狀、更詳細而言為圓環狀之N+半導體區域305包圍。
該等P+半導體區域304及N+半導體區域305分別對應於P+半導體區域301及N+半導體區域302。
再者，以下，於無需特別區分像素291-1至像素291-3之情形時，亦簡稱為像素291。
於如此在各像素形成1個信號提取部(抽頭)之情形時，於欲利用間接ToF方式測定距對象物之距離時，使用相互鄰接之若干個像素，基於針對該等像素所獲得之像素信號算出距離資訊。
例如當著眼於像素51時，於將像素51之信號提取部65設為有效抽頭之狀態下，例如以包含像素291-1之與像素51鄰接之若干個像素291之信號提取部303成為無效抽頭之方式驅動各像素。
作為一例，例如以像素291-1或像素291-3等於圖中上下左右鄰接於像素51之像素之信號提取部成為無效抽頭的方式驅動各像素。
其後，當將以像素51之信號提取部65成為無效抽頭之方式施加之電壓切換時，本次使包含像素291-1之與像素51鄰接之若干個像素291之信號提取部303成為有效抽頭。
繼而，基於在將信號提取部65設為有效抽頭之狀態下自信號提取部65讀出之像素信號、及在將信號提取部303設為有效抽頭之狀態下自信號提取部303讀出之像素信號，算出距離資訊。
即便於如此將像素內所設置之信號提取部(抽頭)之數量設為1個之情形時，亦可使用相互鄰接之像素利用間接ToF方式進行測距。
＜第6實施形態＞ ＜像素之構成例＞ 又，亦可如上所述於各像素內設置3個以上之信號提取部(抽頭)。
例如於在像素內設置有4個信號提取部(抽頭)之情形時，像素陣列部20之各像素係以圖17所示之方式構成。再者，對圖17中與圖16之情形對應之部分附上相同之符號，其說明將適當省略。
圖17表示自與基板垂直之方向觀察設置於像素陣列部20之一部分像素中之信號提取部之部分時的N+半導體區域及P+半導體區域之配置。
圖17所示之C-C'線之剖視圖係如下述圖36所示。
於該例中，示出設置於像素陣列部20之像素51及像素291，於該等各像素形成有4個信號提取部。
即，於像素51中，在像素51之中央與像素51之端部分之間之位置、即像素51中央之圖中左下側之位置、左上側之位置、右上側之位置及右下側之位置形成有信號提取部331-1、信號提取部331-2、信號提取部331-3及信號提取部331-4。
該等信號提取部331-1至信號提取部331-4對應於圖16所示之信號提取部65。
例如於信號提取部331-1中，在其中心位置形成有圓形狀之P+半導體區域341，以該P+半導體區域341為中心，P+半導體區域341之周圍由圓形狀、更詳細而言為圓環狀之N+半導體區域342包圍。
此處，P+半導體區域341對應於圖16所示之P+半導體區域301，且作為電壓施加部發揮功能。又，N+半導體區域342對應於圖16所示之N+半導體區域302，且作為電荷檢測部發揮功能。再者，P+半導體區域341或N+半導體區域342亦可設為任意形狀。
又，信號提取部331-2至信號提取部331-4亦被設為與信號提取部331-1相同之構成，具有分別作為電壓施加部發揮功能之P+半導體區域、及作為電荷檢測部發揮功能之N+半導體區域。進而，形成於像素51之周圍之像素291成為與像素51相同之構造。
再者，以下，於無需特別區分信號提取部331-1至信號提取部331-4之情形時，亦簡稱為信號提取部331。
於如此在各像素設置有4個信號提取部之情形時，例如於利用間接ToF方式之測距時，使用像素內之4個信號提取部算出距離資訊。
作為一例，當著眼於像素51時，例如以於將信號提取部331-1及信號提取部331-3設為有效抽頭之狀態下，信號提取部331-2及信號提取部331-4成為無效抽頭之方式驅動像素51。
其後，將施加至各信號提取部331之電壓切換。即，以信號提取部331-1及信號提取部331-3成為無效抽頭，且信號提取部331-2及信號提取部331-4成為有效抽頭之方式驅動像素51。
繼而，基於在將信號提取部331-1及信號提取部331-3設為有效抽頭之狀態下自該等信號提取部331-1及信號提取部331-3讀出之像素信號、及在將信號提取部331-2及信號提取部331-4設為有效抽頭之狀態自該等信號提取部331-2及信號提取部331-4讀出之像素信號算出距離資訊。
＜第7實施形態＞ ＜像素之構成例＞ 進而，亦可為於像素陣列部20之相互鄰接之像素間共有信號提取部(抽頭)。
於此種情形時，像素陣列部20之各像素例如以圖18所示之方式構成。再者，於圖18中對與圖16之情形對應之部分附上相同之符號，其說明將適當省略。
圖18表示自與基板垂直之方向觀察設置於像素陣列部20之一部分像素中之信號提取部之部分時的N+半導體區域及P+半導體區域之配置。
於該例中，示出設置於像素陣列部20之像素51與像素291，於該等各像素形成有2個信號提取部。
例如於像素51中，在像素51之圖中、上側之端部分形成有信號提取部371，在像素51之圖中、下側之端部分形成有信號提取部372。
信號提取部371為像素51與像素291-1所共有。即，信號提取部371亦被使用作為像素51之抽頭，且亦被用作像素291-1之抽頭。又，信號提取部372為像素51與鄰接於該像素51之圖中、下側之未圖示之像素所共有。
於信號提取部371內，在其中心之位置形成有與圖14所示之P+半導體區域231對應之直線形狀之P+半導體區域381。而且，於該P+半導體區域381之圖中上下之位置，以夾入P+半導體區域381之方式形成有與圖14所示之N+半導體區域232對應之直線形狀之N+半導體區域382-1及N+半導體區域382-2。
尤其是，於該例中，P+半導體區域381形成於像素51與像素291-1之交界部分。又，N+半導體區域382-1形成於像素51內之區域，N+半導體區域382-2形成於像素291-1內之區域。
此處，P+半導體區域381作為電壓施加部發揮功能，N+半導體區域382-1及N+半導體區域382-2作為電荷檢測部發揮功能。再者，以下，於無需特別區分N+半導體區域382-1及N+半導體區域382-2之情形時，亦簡稱為N+半導體區域382。
又，P+半導體區域381或N+半導體區域382亦可設為任意形狀。進而，N+半導體區域382-1及N+半導體區域382-2可連接於相同之FD部，亦可連接於互不相同之FD部。
於信號提取部372內，形成有直線形狀之P+半導體區域383、N+半導體區域384-1及N+半導體區域384-2。
該等P+半導體區域383、N+半導體區域384-1及N+半導體區域384-2分別對應於P+半導體區域381、N+半導體區域382-1及N+半導體區域382-2，且設為相同之配置、形狀及功能。再者，以下，於無需特別區分N+半導體區域384-1及N+半導體區域384-2之情形時，亦簡稱為N+半導體區域384。
於如上所述在鄰接像素間共有信號提取部(抽頭)之情形時，亦可藉由與圖3所示之例相同之動作進行利用間接ToF方式之測距。
於如圖18所示在像素間共有信號提取部之情形時，例如P+半導體區域381與P+半導體區域383之間之距離等用以產生電場即電流之成對之P+半導體區域間之距離變長。換言之，藉由於像素間共有信號提取部，可使P+半導體區域間之距離最大限度地變長。
藉此，電流不易於P+半導體區域間流動，故而可減少像素之耗電，又，亦有利於像素之微細化。
再者，此處，對1個信號提取部由相互鄰接之2個像素所共有之例進行了說明，但亦可為1個信號提取部由相互鄰接之3個以上之像素所共有。又，於信號提取部由相互鄰接之2個以上之像素所共有之情形時，可為僅共有用以檢測信號提取部中之信號載子之電荷檢測部，亦可為僅共有用以產生電場之電壓施加部。
＜第8實施形態＞ ＜像素之構成例＞ 進而，設置於像素陣列部20之像素51等各像素之晶載透鏡或像素間遮光部亦可不特別地予以設置。
具體而言，例如可將像素51設為圖19所示之構成。再者，於圖19中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖19所示之像素51之構成與圖2所示之像素51之不同點在於，未設置有晶載透鏡62，於其他方面成為與圖2之像素51相同之構成。
於圖19所示之像素51，在基板61之光入射面側未設置有晶載透鏡62，故而可使自外部入射至基板61之紅外光之衰減變得更少。藉此，可使能利用基板61接收之紅外光之光量增加，從而提高像素51之感度。
＜第8實施形態之變化例1＞ ＜像素之構成例＞ 又，亦可將像素51之構成設為例如圖20所示之構成。再者，於圖20中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖20所示之像素51之構成與圖2所示之像素51之不同點在於，未設置有像素間遮光膜63-1及像素間遮光膜63-2，於其他方面成為與圖2之像素51相同之構成。
於圖20所示之例中，由於在基板61之光入射面側未設置有像素間遮光膜63，故而串擾之抑制效果降低，但由於經像素間遮光膜63遮光之紅外光亦入射至基板61內，故而可提高像素51之感度。
再者，當然亦可為於像素51既未設置有晶載透鏡62，亦未設置有像素間遮光膜63。
＜第8實施形態之變化例2＞ ＜像素之構成例＞ 除此以外，例如亦可為如圖21所示，使晶載透鏡之光軸方向之厚度亦最佳化。再者，於圖21中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖21所示之像素51之構成與圖2所示之像素51之不同點在於，代替晶載透鏡62而設置有晶載透鏡411，於其他方面成為與圖2之像素51相同之構成。
於圖21所示之像素51中，在基板61之光入射面側、即圖中、上側形成有晶載透鏡411。該晶載透鏡411與圖2所示之晶載透鏡62相比，光軸方向之厚度、即圖中縱向之厚度變薄。
一般而言，設置於基板61之正面之晶載透鏡較厚者有利於入射至晶載透鏡之光之聚光。但是，藉由使晶載透鏡411變薄，可相應地使透過率變高而提高像素51之感度，故而只要根據基板61之厚度或欲使紅外光聚光之位置等適當地決定晶載透鏡411之厚度便可。
＜第9實施形態＞ ＜像素之構成例＞ 進而，亦可為於形成在像素陣列部20之像素與像素之間，設置用以提高鄰接像素間之分離特性，從而抑制串擾之分離區域。
於此種情形時，像素51例如以圖22所示之方式構成。再者，於圖22中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖22所示之像素51之構成與圖2所示之像素51之不同點在於，在基板61內設置有分離區域441-1及分離區域441-2，於其他方面成為與圖2之像素51相同之構成。
於圖22所示之像素51中，在基板61內之像素51與鄰接於該像素51之其他像素之交界部分、即像素51之圖中左右之端部分，由遮光膜等形成有將鄰接像素分離之分離區域441-1及分離區域441-2。再者，以下，於無需特別區分分離區域441-1及分離區域441-2之情形時，亦簡稱為分離區域441。
例如於形成分離區域441時，自基板61之光入射面側、即圖中、上側之面朝圖中、下方向(與基板61之面垂直之方向)以特定深度於基板61形成較長之槽(溝槽)，於該槽部分藉由嵌埋形成遮光膜並設為分離區域441。該分離區域441作為像素分離區域發揮功能，其將自光入射面入射至基板61內且射向鄰接於像素51之其他像素之紅外光遮光。
藉由如此般形成嵌埋型之分離區域441，可提高像素間之紅外光之分離特性，可抑制串擾之產生。
＜第9實施形態之變化例1＞ ＜像素之構成例＞ 進而，於在像素51形成嵌埋型之分離區域之情形時，例如亦可如圖23所示般設置有貫通基板61整體之分離區域471-1及分離區域471-2。再者，於圖23中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖23所示之像素51之構成與圖2所示之像素51之不同點在於，在基板61內設置有分離區域471-1及分離區域471-2，於其他方面成為與圖2之像素51相同之構成。即，圖23所示之像素51成為代替圖22所示之像素51之分離區域441而設置有分離區域471-1及分離區域471-2之構成。
於圖23所示之像素51中，在基板61內之像素51與鄰接於該像素51之其他像素之交界部分、即像素51之圖中左右之端部分，藉由遮光膜等形成有貫通基板61整體之分離區域471-1及分離區域471-2。再者，以下，於無需特別區分分離區域471-1及分離區域471-2之情形時，亦簡稱為分離區域471。
例如於形成分離區域471時，自基板61之與光入射面側為相反側之面、即圖中、下側之面朝圖中、上方向形成較長之槽(溝槽)。此時，該等槽以貫通基板61之方式，形成至到達基板61之光入射面為止。繼而，於以如上方式形成之槽部分藉由嵌埋形成遮光膜並設為分離區域471。
藉由此種嵌埋型之分離區域471，亦可提高像素間之紅外光之分離特性，從而可抑制串擾之產生。
＜第10實施形態＞ ＜像素之構成例＞ 進而，形成信號提取部65之基板之厚度可根據像素之各種特性等決定。
因此，例如，如圖24所示，可將構成像素51之基板501設為較圖2所示之基板61厚。再者，於圖24中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖24所示之像素51之構成與圖2所示之像素51之不同點在於，代替基板61而設置有基板501，於其他方面成為與圖2之像素51相同之構成。
即，於圖24所示之像素51中，在基板501之光入射面側形成有晶載透鏡62、固定電荷膜66及像素間遮光膜63。又，於基板501之與光入射面側為相反側之面之正面附近，形成有氧化膜64、信號提取部65及分離部75。
基板501例如包含厚度為20 μm以上之P型半導體基板，基板501與基板61僅基板之厚度不同，形成氧化膜64、信號提取部65及分離部75之位置於基板501與基板61中成為相同之位置。
再者，適當形成於基板501或基板61之光入射面側等之各種層(膜)之膜厚等亦宜根據像素51之特性等而最佳化。
＜第11實施形態＞ ＜像素之構成例＞ 進而，以上，對構成像素51之基板包含P型半導體基板之例進行了說明，但例如亦可如圖25所示般包含N型半導體基板。再者，於圖25中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖25所示之像素51之構成與圖2所示之像素51之不同點在於，代替基板61而設置有基板531，於其他方面成為與圖2之像素51相同之構成。
於圖25所示之像素51中，例如於矽基板等包含N型半導體層之基板531之光入射面側形成有晶載透鏡62、固定電荷膜66及像素間遮光膜63。
又，於基板531之與光入射面側為相反側之面之正面附近形成有氧化膜64、信號提取部65及分離部75。形成該等氧化膜64、信號提取部65及分離部75之位置於基板531與基板61中成為相同之位置，信號提取部65之構成於基板531與基板61中亦相同。
基板531例如以圖中縱向之厚度、即與基板531之面垂直之方向之厚度成為20 μm以下之方式形成。
又，基板531例如被形成為設為1E＋13等級以下之基板濃度之高電阻之N-Epi基板等，基板531之電阻(電阻率)例如以成為500[Ωcm]以上之方式形成。藉此，可減少像素51之耗電。
此處，基板531之基板濃度與電阻之關係例如設為於基板濃度為2.15E＋12[cm3 ]時電阻為2000[Ωcm]、於基板濃度為4.30E＋12[cm3 ]時電阻為1000[Ωcm]、於基板濃度為8.61E＋12[cm3 ]時電阻為500[Ωcm]、及於基板濃度為4.32E＋13[cm3 ]時電阻為100[Ωcm]等。
即便如此將像素51之基板531設為N型半導體基板，亦可藉由與圖2所示之例相同之動作，獲得相同之效果。
＜第12實施形態＞ ＜像素之構成例＞ 進而，與參照圖24所說明之例同樣地，亦可根據像素之各種特性等來決定N型半導體基板之厚度。
因此，例如，如圖26所示，可將構成像素51之基板561設為較圖25所示之基板531厚之基板。再者，於圖26中對與圖25之情形對應之部分附上相同之符號，其說明將適當省略。
圖26所示之像素51之構成與圖25所示之像素51之不同點在於，代替基板531而設置有基板561，於其他方面成為與圖25之像素51相同之構成。
即，於圖26所示之像素51中，在基板561之光入射面側形成有晶載透鏡62、固定電荷膜66及像素間遮光膜63。又，於基板561之與光入射面側為相反側之面之正面附近，形成有氧化膜64、信號提取部65及分離部75。
基板561例如包含厚度為20 μm以上之N型半導體基板，基板561與基板531僅基板之厚度不同，形成氧化膜64、信號提取部65及分離部75之位置於基板561與基板531中成為相同之位置。
＜第13實施形態＞ ＜像素之構成例＞ 又，例如亦可藉由對基板61之光入射面側施加偏壓，而強化基板61內之與基板61之面垂直之方向(以下亦稱為Z方向)之電場。
於此種情形時，像素51例如被設為圖27所示之構成。再者，於圖27中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖27A示出圖2所示之像素51，該像素51之基板61內之箭頭表示基板61內之Z方向之電場之強度。
與此相對，圖27B表示對基板61之光入射面施加偏壓(電壓)之情形時之像素51之構成。圖27B之像素51之構成基本上設為與圖2所示之像素51之構成相同，但於基板61之光入射面側界面新追加形成有P+半導體區域601。
對形成於基板61之光入射面側界面之P+半導體區域601，自像素陣列部20之內部或外部施加0 V以下之電壓(負偏壓)，藉此強化Z方向之電場。圖27B之像素51之基板61內之箭頭表示基板61內之Z方向之電場之強度。圖27B之描畫於基板61內之箭頭之粗細較圖27A之像素51之箭頭粗，Z方向之電場變得更強。藉由如此般對形成於基板61之光入射面側之P+半導體區域601施加負偏壓，可強化Z方向之電場，提高信號提取部65之電子之提取效率。
再者，用以對基板61之光入射面側施加電壓之構成並不限於設置P+半導體區域601之構成，亦可設為其他任意構成。例如亦可為藉由積層而於基板61之光入射面與晶載透鏡62之間形成透明電極膜，且藉由對該透明電極膜施加電壓而施加負偏壓。
＜第14實施形態＞ ＜像素之構成例＞ 進而，亦可為於基板61之與光入射面為相反側之面上設置大面積之反射構件，以便提高像素51對紅外線之感度。
於此種情形時，像素51例如以圖28所示之方式構成。再者，於圖28中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖28所示之像素51之構成與圖2之像素51之不同點在於，於基板61之與光入射面為相反側之面上設置有反射構件631，於其他方面成為與圖2之像素51相同之構成。
於圖28所示之例中，以覆蓋基板61之與光入射面為相反側之整個面之方式，設置有將紅外光反射之反射構件631。
該反射構件631只要為紅外光之反射率較高者，則亦可為任意構成。例如可使用設置於基板61之與光入射面為相反側之面上所積層之多層配線層內之銅或鋁等金屬(金屬)作為反射構件631，亦可於基板61之與光入射面為相反側之面上形成多晶矽或氧化膜等反射構造，並設為反射構件631。
藉由如此般於像素51設置反射構件631，可使經由晶載透鏡62自光入射面入射至基板61內且未於基板61內經光電轉換而透過基板61之紅外光利用反射構件631反射後再次入射至基板61內。藉此，可使於基板61內經光電轉換之紅外光之量更多，可提高量子效率(QE)、即像素51對紅外光之感度。
＜第15實施形態＞ ＜像素之構成例＞ 進而，為了抑制附近像素之光之誤偵測，亦可於基板61之與光入射面為相反側之面上設置大面積之遮光構件。
於此種情形時，像素51例如可設為將圖28所示之反射構件631置換為遮光構件所得之構成。即，於圖28所示之像素51中，將覆蓋基板61之與光入射面為相反側之整個面之反射構件631設為將紅外光遮光之遮光構件631'。遮光構件631'係利用圖28之像素51之反射構件631代替。
該遮光構件631'只要為紅外光之遮光率較高者，則可為任意構成。例如可使用設置於基板61之與光入射面為相反側之面上所積層之多層配線層內之銅或鋁等金屬(金屬)作為遮光構件631'，亦可於基板61之與光入射面為相反側之面上形成多晶矽或氧化膜等遮光構造，而設為遮光構件631'。
藉由如此般於像素51設置遮光構件631'，可抑制經由晶載透鏡62自光入射面入射至基板61內且未於基板61內經光電轉換而透過基板61之紅外光於配線層發生散射，入射至附近像素。藉此，可防止於附近像素誤偵測到光。
再者，遮光構件631'藉由例如由包含金屬之材料形成，亦可兼作為反射構件631。
＜第16實施形態＞ ＜像素之構成例＞ 進而，亦可為代替像素51之基板61之氧化膜64而設置包含P型半導體區域之P井區域。
於此種情形時，像素51例如以圖29所示之方式構成。再者，於圖29中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖29所示之像素51之構成與圖2所示之像素51之不同點在於，代替氧化膜64而設置有P井區域671、分離部672-1及分離部672-2，於其他方面成為與圖2之像素51相同之構成。
於圖29所示之例中，在基板61內之與光入射面相反之面側、即圖中、下側之面之內側之中央部分，形成有包含P型半導體區域之P井區域671。又，於P井區域671與N+半導體區域71-1之間，藉由氧化膜等形成有用以將該等區域分離之分離部672-1。同樣地，於P井區域671與N+半導體區域71-2之間，亦藉由氧化膜等形成有用以將該等區域分離之分離部672-2。於圖29所示之像素51中，相較N-半導體區域72而言，P-半導體區域74成為於圖中、上方向更寬之區域。
＜第17實施形態＞ ＜像素之構成例＞ 又，亦可為除像素51之基板61之氧化膜64以外，進而設置有包含P型半導體區域之P井區域。
於此種情形時，像素51例如以圖30所示之方式構成。再者，於圖30中對與圖2之情形對應之部分附上相同之符號，其說明將適當省略。
圖30所示之像素51之構成與圖2所示之像素51之不同點在於，新設置有P井區域701，於其他方面成為與圖2之像素51相同之構成。即，於圖30所示之例中，在基板61內之氧化膜64之上側，形成有包含P型半導體區域之P井區域701。
如上所述，根據本技術，可藉由將CAPD感測器設為背面照射型之構成而提高像素感度等特性。
＜像素之等效電路構成例＞ 圖31表示像素51之等效電路。
像素51針對包含N+半導體區域71-1及P+半導體區域73-1等之信號提取部65-1，具有傳輸電晶體721A、FD722A、重設電晶體723A、放大電晶體724A及選擇電晶體725A。
又，像素51針對包含N+半導體區域71-2及P+半導體區域73-2等之信號提取部65-2，具有傳輸電晶體721B、FD722B、重設電晶體723B、放大電晶體724B及選擇電晶體725B。
抽頭驅動部21對P+半導體區域73-1施加特定之電壓MIX0(第1電壓)，對P+半導體區域73-2施加特定之電壓MIX1(第2電壓)。於上述例中，電壓MIX0及MIX1之一者為1.5 V，另一者為0 V。P+半導體區域73-1及73-2係被施加第1電壓或第2電壓之電壓施加部。
N+半導體區域71-1及71-2係電荷檢測部，其檢測並蓄積將入射至基板61之光進行光電轉換後產生之電荷。
傳輸電晶體721A係當供給至閘極電極之驅動信號TRG成為有效狀態時，響應於此而成為導通狀態，藉此將N+半導體區域71-1中所蓄積之電荷傳輸至FD722A。傳輸電晶體721B係當供給至閘極電極之驅動信號TRG成為有效狀態時，響應於此而成為導通狀態，藉此將N+半導體區域71-2中所蓄積之電荷傳輸至FD722B。
FD722A暫時保持自N+半導體區域71-1供給之電荷DET0。FD722B暫時保持自N+半導體區域71-2供給之電荷DET1。FD722A係對應於參照圖2所說明之FD部A者，FD722B係對應於FD部B者。
重設電晶體723A係當供給至閘極電極之驅動信號RST成為有效狀態時，響應於此而成為導通狀態，藉此將FD722A之電位重設為特定之位準(電源電壓VDD)。重設電晶體723B係當供給至閘極電極之驅動信號RST成為有效狀態時，響應於此而成為導通狀態，藉此將FD722B之電位重設為特定之位準(電源電壓VDD)。再者，於將重設電晶體723A及723B設為有效狀態時，傳輸電晶體721A及721B亦同時被設為有效狀態。
放大電晶體724A之源極電極經由選擇電晶體725A連接於垂直信號線29A，藉此，構成連接於垂直信號線29A之一端之定電流源電路部726A之負荷MOS與源極隨耦器電路。放大電晶體724B之源極電極經由選擇電晶體725B連接於垂直信號線29B，藉此，構成連接於垂直信號線29B之一端之定電流源電路部726B之負荷MOS與源極隨耦器電路。
選擇電晶體725A連接於放大電晶體724A之源極電極與垂直信號線29A之間。選擇電晶體725A係當供給至閘極電極之選擇信號SEL成為有效狀態時，響應於此而成為導通狀態，將自放大電晶體724A輸出之像素信號輸出至垂直信號線29A。
選擇電晶體725B連接於放大電晶體724B之源極電極與垂直信號線29B之間。選擇電晶體725B係當供給至閘極電極之選擇信號SEL成為有效狀態時，響應於此而成為導通狀態，將自放大電晶體724B輸出之像素信號輸出至垂直信號線29B。
像素51之傳輸電晶體721A及721B、重設電晶體723A及723B、放大電晶體724A及724B、以及選擇電晶體725A及725B例如由垂直驅動部22控制。
＜像素之其他等效電路構成例＞ 圖32表示像素51之其他等效電路。
於圖32中，對與圖31對應之部分附上相同之符號，其說明將適當省略。
圖32之等效電路係對圖31之等效電路，對信號提取部65-1及65-2之兩者追加附加電容727、及控制其連接之切換電晶體728。
具體而言，於傳輸電晶體721A與FD722A之間，經由切換電晶體728A連接有附加電容727A，於傳輸電晶體721B與FD722B之間，經由切換電晶體728B連接有附加電容727B。
切換電晶體728A係當供給至閘極電極之驅動信號FDG成為有效狀態時，響應於此而成為導通狀態，藉此使附加電容727A連接於FD722A。切換電晶體728B係當供給至閘極電極之驅動信號FDG成為有效狀態時，響應於此而成為導通狀態，藉此使附加電容727B連接於FD722B。
垂直驅動部22例如於入射光之光量較多之高照度時，將切換電晶體728A及728B設為有效狀態，連接FD722A與附加電容727A，並且連接FD722B與附加電容727B。藉此，可於高照度時蓄積更多之電荷。
另一方面，於入射光之光量較少之低照度時，垂直驅動部22將切換電晶體728A及728B設為無效狀態，且將附加電容727A及727B分別自FD722A及722B分離。
如圖31之等效電路，附加電容727亦可省略，但藉由設置附加電容727，並根據入射光量而區分使用，可確保高動態範圍。
＜電壓供給線之配置例＞ 其次，參照圖33至圖35，說明用以對各像素51之信號提取部65之電壓施加部即P+半導體區域73-1及73-2施加特定之電壓MIX0或MIX1之電壓供給線的配置。圖33及圖34所示之電壓供給線741對應於圖1所示之電壓供給線30。
再者，於圖33及圖34中，作為各像素51之信號提取部65之構成，採用圖9所示之圓形狀之構成進行說明，但毋庸置疑，亦可為其他構成。
圖33A係表示電壓供給線之第1配置例之俯視圖。
於第1配置例中，針對呈矩陣狀二維配置之複數個像素51，於在水平方向上鄰接之2像素之間(交界)，沿著垂直方向配線有電壓供給線741-1或741-2。
電壓供給線741-1與作為像素51內所存在之2個信號提取部65中之一者之信號提取部65-1的P+半導體區域73-1連接。電壓供給線741-2與作為像素51內所存在之2個信號提取部65中之另一者之信號提取部65-2的P+半導體區域73-2連接。
於該第1配置例中，針對2行像素配置有2條電壓供給線741-1及741-2，故而於像素陣列部20中，所排列之電壓供給線741之條數與像素51之行數大致相等。
圖33B係表示電壓供給線之第2配置例之俯視圖。
於第2配置例中，針對呈矩陣狀二維配置之複數個像素51之1個像素行，沿著垂直方向配線有2條電壓供給線741-1及741-2。
電壓供給線741-1與作為像素51內所存在之2個信號提取部65中之一者之信號提取部65-1的P+半導體區域73-1連接。電壓供給線741-2與作為像素51內所存在之2個信號提取部65中之另一者之信號提取部65-2的P+半導體區域73-2。
於該第2配置例中，針對1個像素行配線有2條電壓供給線741-1及741-2，故而針對2行像素，配置有4條電壓供給線741。於像素陣列部20中，所排列之電壓供給線741之條數成為像素51之行數之約2倍。
圖33A及B之配置例均為週期性配置(Periodic配置)，即，針對排列於垂直方向之像素週期性地重複配置電壓供給線741-1連接於信號提取部65-1之P+半導體區域73-1且電壓供給線741-2連接於信號提取部65-2之P+半導體區域73-2之構成。
圖33A之第1配置例可使針對像素陣列部20配線之電壓供給線741-1及741-2之條數變少。
圖33B之第2配置例若與第1配置例相比則配線之條數變多，但連接於1條電壓供給線741之信號提取部65之數量成為1/2，故而可減少配線之負荷，於高速驅動或像素陣列部20之總像素數較多時有效。
圖34A係表示電壓供給線之第3配置例之俯視圖。
第3配置例係與圖33A之第1配置例同樣地，針對2行像素配置2條電壓供給線741-1及741-2之例。
第3配置例與圖33A之第1配置例之不同點在於，於排列於垂直方向之2像素中，信號提取部65-1與65-2之連接處不同。
具體而言，例如，於某像素51中，電壓供給線741-1連接於信號提取部65-1之P+半導體區域73-1，電壓供給線741-2連接於信號提取部65-2之P+半導體區域73-2，於其下或其上之像素51中，電壓供給線741-1連接於信號提取部65-2之P+半導體區域73-2，電壓供給線741-2連接於信號提取部65-1之P+半導體區域73-1。
圖34B係表示電壓供給線之第4配置例之俯視圖。
第4配置例係與圖33B之第2配置例同樣地，針對2行像素配置有2條電壓供給線741-1及741-2之例。
第4配置例與圖33B之第2配置例之不同點在於，於排列於垂直方向之2像素中，信號提取部65-1與65-2之連接處不同。
具體而言，例如，於某像素51中，電壓供給線741-1連接於信號提取部65-1之P+半導體區域73-1，電壓供給線741-2連接於信號提取部65-2之P+半導體區域73-2，於其下或其上之像素51中，電壓供給線741-1連接於信號提取部65-2之P+半導體區域73-2，電壓供給線741-2連接於信號提取部65-1之P+半導體區域73-1。
圖34A之第3配置例可使針對像素陣列部20配線之電壓供給線741-1及741-2之條數變少。
圖34B之第4配置例若與第3配置例相比則配線之條數變多，連接於1條電壓供給線741之信號提取部65之數量成為1/2，故而可減少配線之負荷，於高速驅動或像素陣列部20之總像素數較多時有效。
圖34A及B之配置例均為使針對上下(垂直方向)鄰接之2像素之連接處鏡面反轉所得之鏡像配置(Mirror配置)。
如圖35A所示，週期性配置由於對隔著像素交界鄰接之2個信號提取部65施加之電壓成為不同之電壓，故而產生鄰接像素間之電荷之交換。因此，電荷之傳輸效率較鏡像配置佳，但鄰接像素之串擾特性較鏡像配置差。
另一方面，如圖35B所示，鏡像配置由於對隔著像素交界鄰接之2個信號提取部65施加之電壓成為相同之電壓，故而鄰接像素間之電荷之交換得到抑制。因此，電荷之傳輸效率較週期性配置差，但鄰接像素之串擾特性較週期性配置佳。
＜第14實施形態之複數個像素之剖面構成＞ 於圖2等所示之像素之剖面構成中，省略了形成於基板61之與光入射面相反之正面側之多層配線層的圖示。
因此，以下，對上述若干個實施形態，以不省略多層配線層之形式，示出鄰接之複數個像素之剖視圖。
首先，圖36及圖37中示出圖28所示之第14實施形態之複數個像素之剖視圖。
圖28所示之第14實施形態係於基板61之光入射面之相反側具備大面積之反射構件631的像素之構成。
圖36相當於圖11之B-B'線處之剖視圖，圖37相當於圖11之A-A'線處之剖視圖。又，圖17之C-C'線處之剖視圖亦可如圖36所示。
如圖36所示，於各像素51中，在中心部分形成有氧化膜64，在該氧化膜64之兩側分別形成有信號提取部65-1及信號提取部65-2。
於信號提取部65-1中，以如下方式形成有N+半導體區域71-1及N-半導體區域72-1，即，以P+半導體區域73-1及P-半導體區域74-1為中心，包圍該等P+半導體區域73-1及P-半導體區域74-1之周圍。P+半導體區域73-1及N+半導體區域71-1與多層配線層811接觸。P-半導體區域74-1以覆蓋P+半導體區域73-1之方式，配置於P+半導體區域73-1之上方(晶載透鏡62側)，N-半導體區域72-1以覆蓋N+半導體區域71-1之方式，配置於N+半導體區域71-1之上方(晶載透鏡62側)。換言之，P+半導體區域73-1及N+半導體區域71-1配置於基板61內之多層配線層811側，N-半導體區域72-1與P-半導體區域74-1配置於基板61內之晶載透鏡62側。又，於N+半導體區域71-1與P+半導體區域73-1之間，藉由氧化膜等形成有用以將該等區域分離之分離部75-1。
於信號提取部65-2中，以如下方式形成有N+半導體區域71-2及N-半導體區域72-2，即，以P+半導體區域73-2及P-半導體區域74-2為中心，包圍該等P+半導體區域73-2及P-半導體區域74-2之周圍。P+半導體區域73-2及N+半導體區域71-2與多層配線層811接觸。P-半導體區域74-2以覆蓋P+半導體區域73-2之方式，配置於P+半導體區域73-2之上方(晶載透鏡62側)，N-半導體區域72-2以覆蓋N+半導體區域71-2之方式，配置於N+半導體區域71-2之上方(晶載透鏡62側)。換言之，P+半導體區域73-2及N+半導體區域71-2配置於基板61內之多層配線層811側，N-半導體區域72-2與P-半導體區域74-2配置於基板61內之晶載透鏡62側。又，於N+半導體區域71-2與P+半導體區域73-2之間，亦藉由氧化膜等形成有用以將該等區域分離之分離部75-2。
於相鄰之像素51彼此之交界區域、即特定之像素51之信號提取部65-1之N+半導體區域71-1與其鄰側之像素51之信號提取部65-2之N+半導體區域71-2之間，亦形成有氧化膜64。
於基板61之光入射面側(圖36及圖37中之上表面)之界面，形成有固定電荷膜66。
如圖36所示，當將針對每個像素形成於基板61之光入射面側之晶載透鏡62於高度方向上分為於像素內之區域整個面厚度均勻地增厚之增厚部821、及根據像素內之位置而厚度不同之曲面部822時，增厚部821之厚度形成為較曲面部822之厚度薄。增厚部821之厚度越厚，則傾斜之入射光越容易被像素間遮光膜63反射，故而藉由使增厚部821之厚度形成得較薄，亦能將傾斜之入射光擷取至基板61內。又，越是使曲面部822之厚度變厚，則越可將入射光聚光於像素中心。
於針對每個像素形成有晶載透鏡62之基板61之與光入射面側相反之側，形成有多層配線層811。換言之，於晶載透鏡62與多層配線層811之間配置有作為半導體層之基板61。多層配線層811包含5層金屬膜M1至M5、及金屬膜M1至M5之間之層間絕緣膜812。再者，於圖36中，多層配線層811之5層金屬膜M1至M5中之最外側之金屬膜M5處於看不見之位置，故而未圖示，但於作為自與圖36之剖視圖不同之方向觀察時之剖視圖之圖37中圖示出。
如圖37所示，於多層配線層811之與基板61之界面部分之像素交界區域，形成有像素電晶體Tr。像素電晶體Tr係圖31及圖32所示之傳輸電晶體721、重設電晶體723、放大電晶體724及選擇電晶體725中之任一者。
多層配線層811之5層金屬膜M1至M5中之最為靠近基板61之金屬膜M1包含用以供給電源電壓之電源線813、用以對P+半導體區域73-1或73-2施加特定之電壓之電壓施加配線814及作為將入射光反射之構件之反射構件815。於圖36之金屬膜M1中，除電源線813及電壓施加配線814以外之配線成為反射構件815，但為了防止圖變得複雜而省略一部分符號。反射構件815係被設置用來將入射光反射之虛設配線，相當於圖28所示之反射構件631。反射構件815以俯視下與作為電荷檢測部之N+半導體區域71-1及71-2重疊之方式，配置於N+半導體區域71-1及71-2之下方。再者，於代替圖28所示之第14實施形態之反射構件631，設置有第15實施形態之遮光構件631'之情形時，圖36之反射構件815之部分成為遮光構件631'。
又，於金屬膜M1中，亦形成有連接N+半導體區域71與傳輸電晶體721之電荷提取配線(於圖36中未圖示)，以便將N+半導體區域71中所蓄積之電荷傳輸至FD722。
再者，於該例中，設為將反射構件815(反射構件631)與電荷提取配線配置於金屬膜M1之同一層，但未必限定於配置在同一層。
於自基板61側起第2層之金屬膜M2中，例如形成有與金屬膜M1之電壓施加配線814連接之電壓施加配線816；傳輸驅動信號TRG、驅動信號RST、選擇信號SEL及驅動信號FDG等之控制線817；以及接地線等。又，於金屬膜M2中，形成有FD722B及附加電容727A。
於自基板61側起第3層之金屬膜M3中，例如形成有垂直信號線29或屏蔽用之VSS(Voltage Source Source，電壓源)配線等。
於自基板61側起第4層及第5層之金屬膜M4及M5中，例如形成有用以對信號提取部65之作為電壓施加部之P+半導體區域73-1及73-2施加特定之電壓MIX0或MIX1之電壓供給線741-1及741-2(圖33、圖34)。
再者，關於多層配線層811之5層金屬膜M1至M5之平面配置將參照圖42及圖43於下文進行敍述。
＜第9實施形態之複數個像素之剖面構成＞ 圖38係關於複數個像素以不省略多層配線層之形式示出圖22所示之第9實施形態之像素構造所得之剖視圖。
圖22所示之第9實施形態係具備分離區域441之像素之構成，該分離區域441係於基板61內之像素交界部分，自基板61之背面(光入射面)側至特定深度為止形成較長之槽(溝槽)，並嵌埋有遮光膜。
關於包含信號提取部65-1及65-2、以及多層配線層811之5層金屬膜M1至M5等之其他構成，與圖36所示之構成相同。
＜第9實施形態之變化例1之複數個像素之剖面構成＞ 圖39係關於複數個像素以不省略多層配線層之形式示出圖23所示之第9實施形態之變化例1之像素構造所得之剖視圖。
圖23所示之第9實施形態之變化例1係於基板61內之像素交界部分具備貫通基板61整體之分離區域471之像素之構成。
關於包含信號提取部65-1及65-2、以及多層配線層811之5層金屬膜M1至M5等之其他構成，與圖36所示之構成相同。
＜第16實施形態之複數個像素之剖面構成＞ 圖40係關於複數個像素以不省略多層配線層之形式示出圖29所示之第16實施形態之像素構造所得之剖視圖。
圖29所示之第16實施形態係於基板61內之與光入射面相反之面側、即圖中、下側之面之內側之中央部分具備P井區域671之構成。又，於P井區域671與N+半導體區域71-1之間，藉由氧化膜等形成有分離部672-1。同樣地，於P井區域671與N+半導體區域71-2之間亦藉由氧化膜等形成有分離部672-2。於基板61之下側之面之像素交界部分，形成有P井區域671。
關於包含信號提取部65-1及65-2、以及多層配線層811之5層金屬膜M1至M5等之其他構成，與圖36所示之構成相同。
＜第10實施形態之複數個像素之剖面構成＞ 圖41係關於複數個像素以不省略多層配線層之形式示出圖24所示之第10實施形態之像素構造所得之剖視圖。
圖24所示之第10實施形態係代替基板61而設置有基板厚度較厚之基板501之像素之構成。
關於包含信號提取部65-1及65-2、以及多層配線層811之5層金屬膜M1至M5等之其他構成，與圖36所示之構成相同。
＜5層金屬膜M1至M5之平面配置例＞ 其次，參照圖42及圖43，對圖36至圖41所示之多層配線層811之5層金屬膜M1至M5之平面配置例進行說明。
圖42A示出多層配線層811之5層金屬膜M1至M5中之第1層即金屬膜M1之平面配置例。
圖42B示出多層配線層811之5層金屬膜M1至M5中之第2層即金屬膜M2之平面配置例。
圖42C示出多層配線層811之5層金屬膜M1至M5中之第3層即金屬膜M3之平面配置例。
圖43A示出多層配線層811之5層金屬膜M1至M5中之第4層即金屬膜M4之平面配置例。
圖43B示出多層配線層811之5層金屬膜M1至M5中之第5層即金屬膜M5之平面配置例。
再者，於圖42A至C及圖43A及B中，以虛線表示像素51之區域、及圖11所示之具有八邊形狀之信號提取部65-1及65-2之區域。
於圖42A至C及圖43A及B中，圖式之縱向為像素陣列部20之垂直方向，圖式之橫向為像素陣列部20之水平方向。
於多層配線層811之第1層即金屬膜M1，如圖42A所示，形成有將紅外光反射之反射構件631。於像素51之區域中，針對信號提取部65-1及65-2分別形成有2片反射構件631，信號提取部65-1之2片反射構件631與信號提取部65-1之2片反射構件631相對於垂直方向形成為對稱。
又，於水平方向上之相鄰之像素51之反射構件631之間，配置有像素電晶體配線區域831。於像素電晶體配線區域831，形成有將傳輸電晶體721、重設電晶體723、放大電晶體724、或選擇電晶體725之像素電晶體Tr間連接之配線。該像素電晶體Tr用之配線亦以2個信號提取部65-1及65-2之中間線(未圖示)為基準，於垂直方向上形成為對稱。
又，於垂直方向上之相鄰之像素51之反射構件631之間，形成有接地線832、電源線833及接地線834等配線。該等配線亦以2個信號提取部65-1及65-2之中間線為基準，於垂直方向上形成為對稱。
藉由如此般將第1層金屬膜M1對稱地配置於像素內之信號提取部65-1側之區域與信號提取部65-2側之區域，配線負荷由信號提取部65-1及65-2調整為均等。藉此，減少了信號提取部65-1與65-2之驅動偏差。
於第1層金屬膜M1中，在形成於基板61之信號提取部65-1與65-2之下側形成大面積之反射構件631，藉此，可利用反射構件631使經由晶載透鏡62入射至基板61內且未於基板61內經光電轉換而透過基板61之紅外光反射後再次入射至基板61內。藉此，可使於基板61內經光電轉換之紅外光之量更多，可提高量子效率(QE)、即像素51對紅外光之感度。
另一方面，於在第1層金屬膜M1中，代替反射構件631，在與反射構件631相同之區域配置有遮光構件631'之情形時，可抑制經由晶載透鏡62自光入射面入射至基板61內且未於基板61內經光電轉換而透過基板61之紅外光於配線層散射，並入射至附近像素。藉此，可防止由附近像素錯誤地偵測到光。
於作為多層配線層811之第2層之金屬膜M2，如圖42B所示，在信號提取部65-1與65-2之間之位置配置有控制線區域851，該控制線區域851形成有於水平方向上傳輸特定之信號之控制線841至844等。控制線841至844係例如傳輸驅動信號TRG、驅動信號RST、選擇信號SEL或驅動信號FDG之線。
藉由將控制線區域851配置於2個信號提取部65之間，可使針對信號提取部65-1及65-2之各者之影響變得均等，從而減少信號提取部65-1與65-2之驅動偏差。
又，於作為第2層之金屬膜M2之與控制線區域851不同之特定區域，配置有形成了FD722B或附加電容727A之電容區域852。於電容區域852中，藉由使金屬膜M2呈梳齒形狀形成圖案，而構成FD722B或附加電容727A。
藉由將FD722B或附加電容727A配置於作為第2層之1金屬膜M2，可根據設計上之所期望之配線電容，自由地配置FD722B或附加電容727A之圖案，從而提高設計自由度。
如圖42C所示，於作為多層配線層811之第3層之金屬膜M3，至少形成有將自各像素51輸出之像素信號傳輸至行處理部23之垂直信號線29。垂直信號線29可針對1個像素行配置3條以上，以便提高像素信號之讀出速度。又，除垂直信號線29以外，亦可配置屏蔽配線，減少耦合電容。
於多層配線層811之第4層金屬膜M4及第5層金屬膜M5，形成有用以對各像素51之信號提取部65之P+半導體區域73-1及73-2施加特定之電壓MIX0或MIX1之電壓供給線741-1及741-2。
圖43A及B所示之金屬膜M4及金屬膜M5表示採用圖33A所示之第1配置例之電壓供給線741之情形時之例。
金屬膜M4之電壓供給線741-1經由金屬膜M3及M2連接於金屬膜M1之電壓施加配線814(例如圖36)，電壓施加配線814連接於像素51之信號提取部65-1之P+半導體區域73-1。同樣地，金屬膜M4之電壓供給線741-2經由金屬膜M3及M2連接於金屬膜M1之電壓施加配線814(例如圖36)，電壓施加配線814連接於像素51之信號提取部65-2之P+半導體區域73-2。
金屬膜M5之電壓供給線741-1及741-2連接於像素陣列部20之周邊之抽頭驅動部21。金屬膜M4之電壓供給線741-1與金屬膜M5之電壓供給線741-1係於平面區域中兩金屬膜所處之特定之位置由未圖示之通孔等連接。來自抽頭驅動部21之特定之電壓MIX0或MIX1於金屬膜M5之電壓供給線741-1及741-2中傳輸，並供給至金屬膜M4之電壓供給線741-1及741-2，且自電壓供給線741-1及741-2經由金屬膜M3及M2供給至金屬膜M1之電壓施加配線814。
藉由將受光元件1設為背面照射型之CAPD感測器，能夠自由地設計驅動配線之配線寬及佈局，例如如圖43A及B所示，可將用以對各像素51之信號提取部65施加特定之電壓MIX0或MIX1之電壓供給線741-1及741-2於垂直方向上配線等。又，亦可為適於高速驅動之配線、或考慮了負荷減少之配線。
＜像素電晶體之平面配置例＞ 圖44係使圖42A所示之第1層金屬膜M1與形成該第1層金屬膜M1上所形成之像素電晶體Tr之閘極電極等之多晶矽層重疊所得之俯視圖。
圖44A係使圖44C之金屬膜M1與圖44B之多晶矽層重疊所得之俯視圖，圖44B係僅多晶矽層之俯視圖，圖44C係僅金屬膜M1之俯視圖。圖44C之金屬膜M1之俯視圖與圖42A所示之俯視圖相同，但省略了影線。
如參照圖42A所說明般，於各像素之反射構件631之間，形成有像素電晶體配線區域831。
於像素電晶體配線區域831，分別與信號提取部65-1及65-2對應之像素電晶體Tr例如以圖44B所示之方式配置。
於圖44B中，以2個信號提取部65-1及65-2之中間線(未圖示)為基準，自靠近中間線之一側，形成有重設電晶體723A及723B、傳輸電晶體721A及721B、切換電晶體728A及728B、選擇電晶體725A及725B、以及放大電晶體724A及724B之閘極電極。
將圖44C所示之金屬膜M1之像素電晶體Tr間連接之配線亦以2個信號提取部65-1及65-2之中間線(未圖示)為基準，於垂直方向上形成為對稱。
藉由如此般將像素電晶體配線區域831內之複數個像素電晶體Tr對稱地配置於信號提取部65-1側之區域與信號提取部65-2側之區域，可減少信號提取部65-1與65-2之驅動偏差。
＜反射構件631之變化例＞ 其次，參照圖45及圖46，對形成於金屬膜M1之反射構件631之變化例進行說明。
於上述例中，如圖42A所示，在像素51內之成為信號提取部65周邊之區域配置有大面積之反射構件631。
與此相對，例如，如圖45A所示，反射構件631亦能以格子形狀之圖案配置。藉由如此般以格子形狀之圖案形成反射構件631，可消除圖案各向異性，可減少反射能力之XY各向異性。換言之，藉由以格子形狀之圖案形成反射構件631，可減少朝偏向一方之局部區域之入射光之反射減少，容易各向同性地進行反射，故而測距精度提高。
又或者，例如，如圖45B所示，反射構件631亦可以條紋形狀之圖案配置。藉由如此般以條紋形狀之圖案形成反射構件631，即便設為配線電容，亦可使用反射構件631之圖案，故而可實現將動態範圍擴大至最大限度為止之構成。
再者，圖45B係垂直方向之條紋形狀之例，但亦可設為水平方向之條紋形狀。
又或者，例如，如圖45C所示，反射構件631亦可僅配置於像素中心區域，更具體而言僅配置於2個信號提取部65之間。如此，藉由於像素中心區域形成反射構件631，於像素端不形成反射構件631，針對像素中心區域可獲得利用反射構件631之感度提高效果，並且可抑制入射有斜向光之情形時之朝鄰接像素反射之成分，可實現重視串擾之抑制之構成。
又，例如，如圖46A所示，反射構件631亦可藉由將一部分呈梳齒形狀進行圖案配置，而將金屬膜M1之一部分分配至FD722或附加電容727之配線電容。於圖46A中，由實線之圓包圍之區域861至864內之梳齒形狀構成FD722或附加電容727之至少一部分。FD722或附加電容727亦可適當分配並配置於金屬膜M1與金屬膜M2。可將金屬膜M1之圖案均衡地配置於反射構件631、FD722或附加電容727之電容。
圖46B示出未配置反射構件631之情形時之金屬膜M1之圖案。為了使於基板61內經光電轉換之紅外光之量變得更多，從而提高像素51之感度，較佳為配置反射構件631，但亦可採用未配置反射構件631之構成。
圖45及圖46所示之反射構件631之配置例亦可同樣地應用於遮光構件631'。
＜受光元件之基板構成例＞ 圖1之受光元件1採用圖47A至C中之任一種基板構成。
圖47A示出利用1片半導體基板911與其下之支持基板912構成受光元件1之例。
於此情形時，在上側之半導體基板911形成：像素陣列區域951，其對應於上述像素陣列部20；控制電路952，其控制像素陣列區域951之各像素；及邏輯電路953，其包含像素信號之信號處理電路。
控制電路952包含上述抽頭驅動部21、垂直驅動部22及水平驅動部24等。邏輯電路953包含：行處理部23，其進行像素信號之AD轉換處理等；或信號處理部31，其進行根據由像素內之2個以上之信號提取部65各自所獲取之像素信號之比率算出距離之距離算出處理、及校準處理等。
又或者，如圖47B所示，受光元件1亦可設為將如下構件積層所得之構成，上述構件係指：第1半導體基板921，其形成有像素陣列區域951及控制電路952；及第2半導體基板922，其形成有邏輯電路953。再者，第1半導體基板921與第2半導體基板922例如藉由貫通通孔或Cu-Cu之金屬耦合而電性連接。
又或者，如圖47C所示，受光元件1亦可設為將如下構件積層所得之構成，上述構件係指：第1半導體基板931，其僅形成有像素陣列區域951；及第2半導體基板932，其形成有區域控制電路954，該區域控制電路954以1像素為單位或以複數個像素之區域為單位設置有對控制各像素之控制電路與像素信號進行處理之信號處理電路。第1半導體基板931與第2半導體基板932例如藉由貫通通孔或Cu-Cu之金屬耦合而電性連接。
根據如圖47C之受光元件1般，以1像素為單位或以區域為單位設置有控制電路及信號處理電路之構成，可針對每個分割控制單位設定最佳之驅動時序或增益，可無關於距離或反射率，獲取最佳化之距離資訊。又，亦可僅使像素陣列區域951之一部分區域而非整個面驅動，而算出距離資訊，故而亦可根據動作模式來抑制耗電。
＜第18實施形態＞ ＜像素之構成例＞ 其次，除上述第1至第17實施形態以外，進而對其他實施形態進行說明。
於第13實施形態中，參照圖27，對如下之例進行了說明：將設置於像素51內之2個信號提取部65中之一者設為有效抽頭，將另一者設為無效抽頭，並且對基板61之光入射面施加負偏壓。
於此情形時，可藉由施加負偏壓而強化電場，從而提高電子之提取效率，但若對像素51內之未設為有效抽頭之信號提取部65之P+半導體區域73不施加電壓而設為浮動狀態，則可削減消耗電力。
於此種情形時，像素51之剖面之構成例如如圖48所示。
圖48與上述圖36等同樣地，表示相當於圖11之B-B'線之複數個像素之剖視圖。
再者，於圖48中對與圖36之情形對應之部分附上相同之符號，該部分之說明將適當省略。
若將圖48所示之像素51之構成與圖36所示之像素51之構成加以比較，則於圖48所示之像素51中，在鄰接之像素51之交界(像素交界)處新形成有貫通電極1001及絕緣膜1002，該貫通電極1001貫通作為P型半導體層之基板61，且將鄰接之像素51分離，該絕緣膜1002覆蓋貫通電極1001之外周(側壁)。
貫通電極1001例如由鎢(W)、鋁(Al)、銅(Cu)等金屬材料、或多晶矽等形成。絕緣膜1002例如由氧化膜(SiO2 )形成。
貫通電極1001形成於像素51之交界部分，且作為將相互鄰接之像素51之半導體層(基板61)分離之像素分離部發揮功能。再者，亦可理解為像素分離部包括包含外周部之絕緣膜1002在內之貫通電極1001及絕緣膜1002。
貫通電極1001與多層配線層811之最接近基板61之金屬膜即金屬膜M1之電壓施加配線1011電性連接，對貫通電極1001，經由電壓施加配線1011施加特定之偏壓(電壓)。
此處，施加至貫通電極1001之偏壓係設為與施加至被設為有效抽頭之信號提取部65之P+半導體區域73之電壓不同的電壓。更具體而言，施加至貫通電極1001之偏壓設為例如0 V以下之電壓、即負偏壓。如此被施加負偏壓之貫通電極1001可以說作為電壓施加部發揮功能。
貫通電極1001及絕緣膜1002可藉由如下方法形成：自基板61之正面側或背面側利用乾式蝕刻等形成溝槽至到達相反側基板面為止，於形成絕緣膜1002之後，嵌埋成為貫通電極1001之多晶矽或金屬材料。
藉由如此般設置貫通基板61之貫通電極1001，可強化與基板61之面平行之方向上之電場。
又，於圖48所示之像素51中，在基板61中之藉由光電轉換而產生之電荷之蓄積期間，將2個信號提取部65交替地設為有效抽頭。而且，在將像素51內之一信號提取部65設為有效抽頭之期間，另一信號提取部65之P+半導體區域73被設為浮動狀態。
藉由如此，於基板61內利用貫通電極1001所得之負偏壓量之電流流通，但因設為有效抽頭之一信號提取部65與另一信號提取部65之間之電位差產生之電流不再流通。
藉此，與將一信號提取部65設為有效抽頭時，對另一信號提取部65之P+半導體區域73施加0 V等之電壓之情形相比，可減少於基板61產生之電流量(空穴電流之總量)。其結果，可削減基板61之消耗電力。
並且，於將並非有效抽頭之信號提取部65設為浮動狀態之情形時，與對並非有效抽頭之信號提取部65施加0 V等之電壓之情形相比，可提高電荷(電子)之傳輸效率，可高精度地進行距離檢測。換言之，可提高CAPD感測器之特性。其原因在於：若將並非有效抽頭之信號提取部65設為浮動狀態，則於2個信號提取部65間未產生電場，故而朝向設為有效抽頭之信號提取部65之N+半導體區域71的電荷(電子)之路徑更短。
＜像素之等效電路構成例＞ 於如上所述將並非有效抽頭之信號提取部65設為浮動狀態之情形時，像素51之等效電路例如如圖49所示。再者，於圖49中對與圖1或圖31之情形對應之部分附上相同之符號，其說明將適當省略。
圖49所示之像素51之等效電路之構成成為如下構成：相對於圖31所示之像素51之等效電路之構成，新設置有電晶體1041A及電晶體1041B。
於圖49所示之例中，在P+半導體區域73-1與電壓供給線30之間設置有電晶體1041A，在P+半導體區域73-2與電壓供給線30之間設置有電晶體1041B。
更詳細而言，例如於P+半導體區域73-1與電晶體1041A之間，設置有圖48所示之電壓施加配線814或電壓施加配線816。同樣地，例如於P+半導體區域73-2與電晶體1041B之間亦設置有電壓施加配線814或電壓施加配線816。
再者，以下，於無需特別區分電晶體1041A及電晶體1041B之情形時，亦簡稱為電晶體1041。
電晶體1041A及電晶體1041B由抽頭驅動部21控制，作為開關發揮功能。
即，抽頭驅動部21可藉由將對電晶體1041之閘極電極供給之驅動信號(電壓)設為有效狀態，將電晶體1041設為接通狀態(導通狀態)，而對P+半導體區域73施加1.5 V或0 V等所期望之電壓。
與此相對，抽頭驅動部21藉由將對電晶體1041之閘極電極供給之驅動信號(電壓)設為無效狀態，將電晶體1041設為斷開狀態(非導通狀態)，而將P+半導體區域73自電壓供給線30電性分離。藉此，P+半導體區域73成為浮動狀態。
再者，電晶體1041之接通、斷開之驅動亦可由垂直驅動部22而非抽頭驅動部21進行。
＜像素之驅動例＞ 其次，對圖48所示之像素51之驅動例進行說明。
抽頭驅動部21係於基板61中之藉由光電轉換而產生之電荷之蓄積期間，例如如圖50所示控制信號提取部65之驅動。
於圖50中，箭頭Q11所示之部分表示施加至信號提取部65-1之P+半導體區域73-1之電壓MIX0，箭頭Q12所示之部分表示施加至信號提取部65-2之P+半導體區域73-2之電壓MIX1。尤其是，箭頭Q11及箭頭Q12所示之電壓MIX0及電壓MIX1之斜線部分表示為浮動狀態。
又，箭頭Q13所示之部分表示施加至作為電壓施加部之貫通電極1001之電壓、即施加至光入射面(背面)之偏壓。
於該例中，如箭頭Q13所示，成為對作為電壓施加部之貫通電極1001持續地施加0 V以下之一定之固定電壓、即一定之負偏壓之狀態。
與此相對，於P+半導體區域73-1中，例如交替地重複對P+半導體區域73-1施加有1.5 V等之正電壓作為電壓MIX0之狀態與浮動狀態。
具體而言，抽頭驅動部21於將信號提取部65-1設為有效抽頭之時序，將電晶體1041A設為接通狀態並對P+半導體區域73-1施加1.5 V等之正電壓。又，抽頭驅動部21於未將信號提取部65-1設為有效抽頭之時序，將電晶體1041A設為斷開狀態並使P+半導體區域73-1為浮動狀態。
同樣地，於P+半導體區域73-2中，例如交替地重複對P+半導體區域73-2施加有1.5 V等之正電壓作為電壓MIX1之狀態與浮動狀態。
尤其是，抽頭驅動部21於對P+半導體區域73-1施加有正電壓時將P+半導體區域73-2設為浮動狀態，於對P+半導體區域73-2施加有正電壓時將P+半導體區域73-1設為浮動狀態。此種抽頭驅動部21可作為控制向P+半導體區域73之電壓施加之電壓控制部發揮功能。
除此以外，亦可為能夠利用抽頭驅動部21適當切換浮動模式與正常模式。
此處，所謂浮動模式係如參照圖50所說明般，將並非有效抽頭之信號提取部65之P+半導體區域73設為浮動狀態之模式。
即，於浮動模式下，對設為有效抽頭之信號提取部65之P+半導體區域73施加1.5 V等之電壓，未設為有效抽頭之信號提取部65之P+半導體區域73被設為浮動狀態，對貫通電極1001施加負偏壓。
又，所謂正常模式係指未將並非有效抽頭之信號提取部65之P+半導體區域73設為浮動狀態之模式。
即，於正常模式下，對設為有效抽頭之信號提取部65之P+半導體區域73施加1.5 V等之電壓，對未設為有效抽頭之信號提取部65、即無效抽頭之信號提取部65之P+半導體區域73施加0 V等之電壓。即，於各時序，電壓MIX1與電壓MIX0被設為互不相同之電壓。
進而，於正常模式下，可對貫通電極1001施加負偏壓，亦可不施加負偏壓而設為浮動狀態。例如可使施加至貫通電極1001之負偏壓與施加至無效抽頭之P+半導體區域73之電壓相同。
抽頭驅動部21以進行以上之浮動模式與正常模式之任一模式下之驅動之方式，適當進行模式之切換。
＜第18實施形態之變化例1＞ ＜像素之構成例＞ 進而，於對基板61施加負偏壓，將未設為有效抽頭之信號提取部65之P+半導體區域73設為浮動狀態之情形時，亦能夠強化與基板61之面垂直之深度方向(Z方向)之電場。
於此種情形時，像素51之剖面之構成例如如圖51所示。
圖51與上述圖36等同樣地，表示相當於圖11之B-B'線之複數個像素之剖視圖。再者，於圖51中對與圖48之情形對應之部分附上相同之符號，該部分之說明將適當省略。
若將圖51所示之像素51之構成與圖48所示之像素51之構成加以比較，則於圖51所示之像素51中，在形成於基板61之光入射面之固定電荷膜66之上表面新形成有作為透明電極之透明導電膜1071。即，透明導電膜1071形成於基板61之晶載透鏡62側之面。
透明導電膜1071於像素51之交界與貫通電極1001連接。作為透明導電膜1071，可採用ITO(Indium-tin-oxide，氧化銦錫)或ZnO、SnO、Cd2 SnO4 、或TiO2 ：Nb等材料。
貫通電極1001連接於電壓施加配線1011，故而當對電壓施加配線1011施加負偏壓時，該負偏壓經由貫通電極1001及透明導電膜1071施加至固定電荷膜66。因此，於該例中，貫通電極1001及透明導電膜1071作為電壓施加部發揮功能。
於圖51所示之例中，亦與圖48所示之例同樣地，抽頭驅動部21如參照圖50所說明般進行信號提取部65之驅動。又，於圖51所示之例中，抽頭驅動部21亦能夠切換正常模式與浮動模式。
於圖51所示之像素51中，在固定電荷膜66之上表面形成有透明導電膜1071，故而可強化自基板61之光入射面朝向信號提取部65(抽頭)之深度方向之電場。藉此，與圖48所示之例相比，可進一步提高電子之提取效率。
再者，於假設在像素51中，在基板61之光入射面上未形成有固定電荷膜66之情形時，可採用如下構成：於基板61之光入射面上形成包含氧化膜等之絕緣膜，經由貫通電極1001及透明導電膜1071對絕緣膜施加負偏壓。絕緣膜並不限於單層膜，亦可為積層膜。
進而，於圖51中，說明了透明導電膜1071與貫通電極1001電性連接之例，但亦可為不使該等透明導電膜1071與貫通電極1001電性連接。又，於此種情形時，亦可為僅對透明導電膜1071施加負偏壓。進而，亦可為僅設置透明導電膜1071，貫通電極1001不予設置。
＜第19實施形態＞ ＜像素之構成例＞ 又，於進行浮動模式下之驅動之情形時，亦可於像素51之每個側面分別設置用於施加偏壓之像素間遮光部，以藉由來自像素51之側壁之電場強化、即與基板61之面平行之方向上之電場強化，獲得更高之效果。
於此種情形時，例如如圖52所示，設為於像素51間形成有像素間遮光部之構成。再者，於圖52中對與圖3之情形對應之部分附上相同之符號，其說明將適當省略。
圖52係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，在像素51與另一像素51之交界位置設置有像素間遮光部1101-1至像素間遮光部1101-4。
具體而言，於像素51之圖中上側之交界設置有像素間遮光部1101-1，於像素51之圖中下側之交界設置有像素間遮光部1101-2。
即，像素間遮光部1101-1形成於像素51內之2個信號提取部65排列之方向上之信號提取部65-1側的像素交界。與此相對，像素間遮光部1101-2形成於像素51內之2個信號提取部65排列之方向上之信號提取部65-2側的像素交界。
又，於像素51之圖中左側之交界設置有像素間遮光部1101-3，於像素51之圖中右側之交界設置有像素間遮光部1101-4。即，該等像素間遮光部1101-3與像素間遮光部1101-4形成於與像素51內之2個信號提取部65排列之方向垂直之方向上之像素交界。
再者，以下，於無需特別區分像素間遮光部1101-1至像素間遮光部1101-4之情形時，亦簡稱為像素間遮光部1101。
該等4個像素間遮光部1101係將鄰接之像素51分離之溝槽構造之DTI(Deep Trench Isolation，深溝槽隔離)，例如像素間遮光部1101係由鎢(W)、鋁(Al)、銅(Cu)等金屬材料、或多晶矽等形成。
又，此處，4個像素間遮光部1101-1至像素間遮光部1101-4電性分離。再者，例如亦可使像素51之像素間遮光部1101-3或像素間遮光部1101-4與該像素51之圖中上下方向上鄰接之另一像素51之像素間遮光部1101-3或像素間遮光部1101-4電性連接。
例如於圖52所示之例中，像素間遮光部1101-1至像素間遮光部1101-4作為將相互鄰接之像素51分離之像素分離部發揮功能，並且亦作為施加負偏壓等電壓之電壓施加部發揮功能。
具體而言，例如對像素間遮光部1101-3及像素間遮光部1101-4始終施加0 V以下之一定之電壓、即一定之(固定)負偏壓。
又，於將信號提取部65-1設為有效抽頭之情形時，對設置於該信號提取部65-1側之像素間遮光部1101-1，施加較該像素間遮光部1101-1之周圍高之電壓、例如1.5 V等之電壓。再者，施加至像素間遮光部1101-1之電壓可設為與電壓MIX0相同。
如此一來，可進一步強化設為有效抽頭之信號提取部65-1附近之電場，藉此，可提高電子之提取效率。
與此相對，於未將信號提取部65-1設為有效抽頭之狀態，即，將信號提取部65-1之P+半導體區域73-1設為浮動狀態之情形時，像素間遮光部1101-1亦設為浮動狀態。
為了如此使向像素間遮光部1101-1之電壓之施加狀態與向P+半導體區域73-1之電壓之施加狀態相同，例如只要不僅使P+半導體區域73-1連接於圖49所示之電晶體1041A，亦使像素間遮光部1101-1連接於圖49所示之電晶體1041A即可。
另一方面，關於設置在信號提取部65-2側之像素間遮光部1101-2，只要使電壓施加狀態與向信號提取部65-2之P+半導體區域73-2之電壓施加狀態相同即可。即，只要使向像素間遮光部1101-2之電壓施加狀態與向像素間遮光部1101-1之電壓施加狀態相反即可。
具體而言，於對像素間遮光部1101-1施加有1.5 V等之電壓時，使像素間遮光部1101-2成為浮動狀態，反之，於像素間遮光部1101-1為浮動狀態時，對像素間遮光部1101-2施加1.5 V等之電壓。
為了進行此種對像素間遮光部1101-2施加電壓之狀態之控制，例如只要不僅使P+半導體區域73-2連接於圖49所示之電晶體1041B，亦使像素間遮光部1101-2連接於圖49所示之電晶體1041B即可。
又，相當於圖52所示之像素51之D-D'線之複數個像素之剖視圖例如如圖53所示。再者，於圖53中對與圖1、圖51或圖52之情形對應之部分附上相同之符號，其說明將適當省略。
圖53所示之像素51之構成與圖51所示之像素51之構成之主要不同點在於：代替圖51所示之像素51之構成中之貫通電極1001及絕緣膜1002，而設置有像素間遮光部1101、絕緣膜1131-1及絕緣膜1131-2。再者，以下，於無需特別區分絕緣膜1131-1及絕緣膜1131-2之情形時，亦簡稱為絕緣膜1131。
於圖53之例中，構成受光元件1之半導體基板上之像素陣列部20之外側的區域成為周邊電路部1132。又，像素陣列部20包含配置有複數個像素51之有效像素區域1133、及其周圍之OPB(Optical Black，光學黑色)像素區域1134。
於此種圖53所示之像素陣列部20中未形成有貫通電極1001，故而無法經由貫通電極1001對固定電荷膜66施加負偏壓。因此，於圖53所示之例中，自形成於較像素陣列部20靠外側之周邊電路部1132之電壓施加配線1135經由貫通電極1136對透明導電膜1071供給負偏壓，自透明導電膜1071對固定電荷膜66施加負偏壓。
即，於圖53所示之例中，於較像素陣列部20靠外側之周邊電路部1132之多層配線層811形成有電壓施加配線1135，對電壓施加配線1135供給負偏壓。又，於基板61之周邊電路部1132，形成有外周由絕緣膜1137覆蓋之貫通電極1136，貫通電極1136於基板61之光入射面與透明導電膜1071連接。
根據此種像素51，自多層配線層811之電壓施加配線1135供給之負偏壓經由貫通電極1136及透明導電膜1071施加至固定電荷膜66。藉此，可強化自基板61之光入射面朝向信號提取部65(抽頭)之深度方向之電場。
再者，此處，說明了對透明導電膜1071施加負偏壓之例，但亦可不特別地對透明導電膜1071施加負偏壓。
又，於基板61中，在鄰接之像素51之交界，形成有像素間遮光部1101及絕緣膜1131，該像素間遮光部1101自作為P型半導體層之基板61之多層配線層811側之面起至特定深度為止，將鄰接之像素51分離及遮光，該絕緣膜1131覆蓋像素間遮光部1101之外周(側壁)。
尤其是，此處，像素間遮光部1101-1由絕緣膜1131-1覆蓋，像素間遮光部1101-2由絕緣膜1131-2覆蓋。
絕緣膜1131例如由氧化膜(SiO2 )形成。像素間遮光部1101亦作為將相鄰之像素51之半導體層(基板61)分離之像素分離部發揮功能。再者，亦可理解為像素分離部包括包含外周部之絕緣膜1131之像素間遮光部1101及絕緣膜1131。
像素間遮光部1101-1及像素間遮光部1101-2與多層配線層811之最接近基板61之金屬膜即金屬膜M1之電壓施加配線1138-1及電壓施加配線1138-2連接。
更詳細而言，像素間遮光部1101-1經由電壓施加配線1138-1等連接於電晶體1041A，像素間遮光部1101-2經由電壓施加配線1138-2等連接於電晶體1041B。再者，以下，於無需特別區分電壓施加配線1138-1及電壓施加配線1138-2之情形時，亦簡稱為電壓施加配線1138。
像素間遮光部1101及絕緣膜1131可藉由如下方法形成：自基板61之正面側(多層配線層811側)利用乾式蝕刻等形成溝槽至特定深度為止，於形成絕緣膜1131之後，嵌埋成為像素間遮光部1101之多晶矽或金屬材料。
再者，此處，僅圖示出像素間遮光部1101-1及像素間遮光部1101-2，但像素間遮光部1101-3與像素間遮光部1101-4亦成為與該等像素間遮光部1101-1或像素間遮光部1101-2相同之構造。即，像素間遮光部1101-3或像素間遮光部1101-4之表面亦由絕緣膜1131覆蓋。
又，此處，像素間遮光部1101及絕緣膜1131自正面側形成至特定深度為止，但亦可將該等像素間遮光部1101及絕緣膜1131以貫通基板61之方式自正面側設置至背面側(光入射面側)為止。於此種情形時，例如像素間遮光部1101-3或像素間遮光部1101-4亦可與透明導電膜1071電性連接。
進而，像素間遮光部1101及絕緣膜1131亦可自基板61之背面側(光入射面側)形成至特定深度為止。
＜像素之驅動例＞ 其次，對圖52所示之像素51之驅動例進行說明。
抽頭驅動部21係於基板61中之藉由光電轉換而產生之電荷之蓄積期間，例如如圖54所示，控制信號提取部65之驅動。
於圖54中，箭頭Q21所示之部分表示施加至信號提取部65-1之P+半導體區域73-1之電壓MIX0及施加至像素間遮光部1101-1之電壓。尤其是，文字「DTIU」表示像素間遮光部1101-1。
又，箭頭Q22所示之部分表示施加至信號提取部65-2之P+半導體區域73-2之電壓MIX1及施加至像素間遮光部1101-2之電壓。尤其是，文字「DTID」表示像素間遮光部1101-2。
又，箭頭Q21及箭頭Q22所示之部分之斜線部分表示為浮動狀態。
箭頭Q23所示之部分表示施加至透明導電膜1071、與像素間遮光部1101-3及像素間遮光部1101-4之電壓(偏壓)。尤其是，文字「DTILR」表示像素間遮光部1101-3及像素間遮光部1101-4。
於該例中，如箭頭Q23所示，成為對透明導電膜1071、與像素間遮光部1101-3及像素間遮光部1101-4持續地施加有0 V以下之一定之固定電壓、即一定之負偏壓之狀態。
再者，亦可對透明導電膜1071、與像素間遮光部1101-3及像素間遮光部1101-4施加不同之電壓。
與此相對，於P+半導體區域73-1與像素間遮光部1101-1中，交替地重複施加有1.5 V等之正電壓之狀態與浮動狀態。
具體而言，抽頭驅動部21於將信號提取部65-1設為有效抽頭之時序，將電晶體1041A設為接通狀態並對P+半導體區域73-1與像素間遮光部1101-1施加1.5 V等之正電壓。
又，抽頭驅動部21於未將信號提取部65-1設為有效抽頭之時序，將電晶體1041A設為斷開狀態而使P+半導體區域73-1與像素間遮光部1101-1為浮動狀態。
同樣地，於P+半導體區域73-2與像素間遮光部1101-2中，交替地重複施加有1.5 V等之正電壓之狀態與浮動狀態。
尤其是，抽頭驅動部21係於對P+半導體區域73-1與像素間遮光部1101-1施加有正電壓時，將P+半導體區域73-2與像素間遮光部1101-2設為浮動狀態。反之，抽頭驅動部21係於對P+半導體區域73-2與像素間遮光部1101-2施加有正電壓時，將P+半導體區域73-1與像素間遮光部1101-1設為浮動狀態。
再者，於進行此種驅動之情形時，在與圖52所示之像素51之圖52中上側鄰接的像素51中，於信號提取部65-2鄰接地設置有像素間遮光部1101-1。因此，於此種像素51中，只要使施加正電壓之時序及設為浮動狀態之時序於相互鄰接地設置之信號提取部65-2與像素間遮光部1101-1間相同即可。於此情形時，使於相互鄰接地設置之信號提取部65-1與像素間遮光部1101-2間，施加正電壓之時序及設為浮動狀態之時序相同。除此以外，亦可於2個像素51之交界相互鄰接地設置像素間遮光部1101-1與像素間遮光部1101-2。
除此以外，亦可為於圖52所示之像素51中亦能夠利用抽頭驅動部21適當切換浮動模式與正常模式。
藉由以如上方式進行參照圖54所說明之驅動，與第18實施形態之情形同樣地，可削減電流之消耗量並且提高電荷(電子)之傳輸效率，可高精度地進行距離檢測。換言之，可提高CAPD感測器之特性。
＜第20實施形態＞ ＜像素之構成例＞ 進而，於第18實施形態或第19實施形態中，說明了於以浮動模式進行驅動時貫通電極1001或透明導電膜1071作為電壓施加部發揮功能之例。但，亦可不特別地設置該等貫通電極1001或透明導電膜1071。
於此種情形時，例如如圖55所示，只要使用設置於多層配線層811且連接於接地線之接點作為電壓施加部即可。再者，於圖55中對與圖3之情形對應之部分附上相同之符號，其說明將適當省略。
圖55係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，於像素51之圖中左右方向之交界部分描畫有電晶體。又，於像素51之圖中左右方向之交界部分，設置有與接地線832或接地線834等連接之接點1161-1至接點1161-4。
該等接點1161-1至接點1161-4例如由銅(Cu)等金屬材料形成。再者，以下，於無需特別區分接點1161-1至接點1161-4之情形時，亦簡稱為接點1161。
接點1161由於與接地線832等一定電壓之配線連接，故而可用作用以對基板61施加電壓之電壓施加部。此處，例如對接點1161始終施加0 V等一定之電壓。
因此，例如由於在設為有效抽頭之信號提取部65與接點1161之間流通電流，故而可提高電荷(電子)之傳輸效率。
再者，此處，說明了將作為電壓施加部發揮功能之接點1161設置於像素51之圖中左右之交界位置之例。但，作為電壓施加部發揮功能之接點1161可設置於像素51之圖中上下之交界位置，亦可設置於上下左右之交界位置。
又，相當於圖55所示之像素51之E-E'線之複數個像素之剖視圖例如如圖56所示。再者，於圖56中對與圖37之情形對應之部分附上相同之符號，其說明將適當省略。
圖56所示之像素51之構成相對於圖37所示之像素51之構成，成為代替電晶體而設置有接點1161之構成。其原因在於，於相當於E-E'線之多層配線層811之剖面位置，配置有接點1161而非電晶體。
於該例中，在多層配線層811中之相互鄰接之像素51之交界部分形成有接點1161，接點1161連接於金屬膜M1之接地線等。尤其是，接點1161配置於多層配線層811與基板61之交界部分，於基板61內之與接點1161鄰接之部分，以覆蓋接點1161之部分之方式形成有P+半導體區域1191。
藉由此種構成，成為對基板61始終藉由接點1161施加有一定之電壓之狀態。
＜像素之驅動例＞ 其次，對圖55所示之像素51之驅動例進行說明。
抽頭驅動部21於基板61中之藉由光電轉換而產生之電荷之蓄積期間，例如如圖57所示，控制信號提取部65之驅動。
於圖57中，箭頭Q31所示之部分表示施加至信號提取部65-1之P+半導體區域73-1之電壓MIX0，箭頭Q32所示之部分表示施加至信號提取部65-2之P+半導體區域73-2之電壓MIX1。尤其是，箭頭Q31及箭頭Q32所示之電壓MIX0及電壓MIX1之斜線部分表示為浮動狀態。
又，箭頭Q33所示之部分表示施加至作為電壓施加部之接點1161之電壓。
於該例中，如箭頭Q33所示，成為對接點1161持續地施加有0 V等一定之固定電壓之狀態。
與此相對，於P+半導體區域73-1中，交替地重複施加有1.5 V等之正電壓作為電壓MIX0之狀態與浮動狀態。
具體而言，抽頭驅動部21於將信號提取部65-1設為有效抽頭之時序，將電晶體1041A設為接通狀態並對P+半導體區域73-1施加1.5 V等之正電壓。又，抽頭驅動部21於未將信號提取部65-1設為有效抽頭之時序，將電晶體1041A設為斷開狀態並使P+半導體區域73-1為浮動狀態。
同樣地，於P+半導體區域73-2中，例如交替地重複對P+半導體區域73-2施加1.5 V等之正電壓作為電壓MIX1之狀態與浮動狀態。
尤其是，抽頭驅動部21係於對P+半導體區域73-1施加有正電壓時將P+半導體區域73-2設為浮動狀態，於對P+半導體區域73-2施加有正電壓時將P+半導體區域73-1設為浮動狀態。
藉由以如上方式進行參照圖57所說明之驅動，與第18實施形態之情形同樣地，可削減電流之消耗量並且提高電荷(電子)之傳輸效率，可高精度地進行距離檢測。換言之，可提高CAPD感測器之特性。
除此以外，亦可為於第20實施形態中亦能夠利用抽頭驅動部21適當切換浮動模式與正常模式。
再者，於以上所說明之第18實施形態至第20實施形態中，說明了例如於圖48或圖51、圖53、圖56中在多層配線層811設置有反射構件815之例。尤其是，此處，於俯視下，即，於自與基板61之面垂直之方向觀察時，以與N+半導體區域71重疊之方式設置反射構件815。但，亦可代替反射構件815而設置遮光構件631'。於此種情形時亦以俯視下與N+半導體區域71重疊之方式設置遮光構件631'。
＜第21實施形態＞ ＜像素之構成例＞ 然，於構成像素51之基板61或多層配線層811，設置有氧化膜或金屬材料、閘極電極等構造物。
因此，當藉由晶載透鏡62聚光後入射至基板61內之紅外光於該等構造物反射時，其反射光入射至鄰接之另一像素51之區域而導致像素感度降低或產生串擾。又，若產生串擾，則於測距時利用受光元件1產生之深度圖像之解像度、即測距精度降低。
因此，於本技術中，藉由在各像素51之交界部分設置將像素51之受光區域分離之像素分離部，可提高像素感度並且抑制串擾之產生。即，可提高感度特性或測距精度等CAPD感測器之特性。再者，此處所言之受光區域係指基板61內之進行光電轉換之區域。
以下，參照圖58至圖93說明用以抑制像素感度之降低或串擾之像素51之構成例。
再者，於圖58至圖93中，對與圖3、圖36、圖37或圖42之情形對應之部分附上相同之符號，其說明將適當省略。又，於圖58至圖93中對相互對應之部分附上相同之符號，其說明將適當省略。
首先，參照圖58至圖60對第21實施形態之像素51之構成進行說明。
圖58係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以俯視下包圍各像素51之區域、即像素51之受光區域之方式，於相互鄰接之像素51之交界部分形成有作為將像素51之區域(受光區域)分離之像素分離區域發揮功能之像素分離部1221。
於像素51之多層配線層811之像素交界附近之部分，設置有像素電晶體配線區域831。
又，於基板61及多層配線層811中之該等基板61與多層配線層811之交界部分，形成有驅動像素51之電晶體等。
具體而言，例如於基板61與多層配線層811之交界部分，形成有例如連接於N+半導體區域71-1之重設電晶體723A或傳輸電晶體721A、及連接於N+半導體區域71-2之重設電晶體723B或傳輸電晶體721B等。
於自與基板61之面垂直之方向觀察之情形時、即俯視下，於像素電晶體配線區域831內配置有驅動像素51之電晶體。因此，可以說於俯視下像素電晶體配線區域831為形成有電晶體之電晶體區域。
於圖58所示之例中，以自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1221之配置位置成為不同位置之方式，將像素分離部1221配置於與電晶體等錯開之位置。
換言之，於俯視下，像素分離部1221設置於像素電晶體配線區域831、即與電晶體區域不同之區域。
此處，於圖59及圖60中示出相當於圖58之F1-F1'線之剖面及相當於G1-G1'線之剖面。
圖59及圖60所示之像素51之構成係設為如下構成：未設置有圖36及圖37所示之像素51之構成中之晶載透鏡62及固定電荷膜66，而重新設置有晶載透鏡1251、氧化膜1252及固定電荷膜1253。
如圖59所示，於各像素51，鄰接於基板61之光入射面側、即與多層配線層811側相反之側，配置有晶載透鏡1251。晶載透鏡1251將自外部入射之紅外光聚光後引導至基板61內部。
又，於各像素51中，基板61內之構成1個像素51之部分成為受光區域1254。而且，藉由包含氧化膜1252及固定電荷膜1253之一部分之像素分離部1221將鄰接之像素51之受光區域1254分離。
此處，自與基板61之面垂直之方向觀察之情形時、即俯視之情形時，受光區域1254由像素分離部1221包圍。換言之，於相互鄰接之受光區域1254之交界部分形成有像素分離部1221。
於圖59所示之例中，氧化膜1252以覆蓋基板61之晶載透鏡1251側之面之方式形成。進而，於相互鄰接之像素51之交界部分，氧化膜1252貫通基板61，藉此，鄰接之像素51之受光區域1254成為被分離之狀態。
又，於基板61內部，構成基板61之P型半導體區域與氧化膜1252之間之區域、即氧化膜1252之表面部分由固定電荷膜1253覆蓋。
尤其是，於該例中，氧化膜1252及固定電荷膜1253中之於與基板61之面垂直之方向上較長之溝槽構造之部分、即作為貫通基板61且於鄰接之像素51間將受光區域1254分離之FTI(Full Trench Isolation，全溝槽隔離)發揮功能之部分成為像素分離部1221。
再者，此處，說明了像素分離部1221包含氧化膜1252及固定電荷膜1253，但亦可理解為像素分離部1221僅由氧化膜1252所構成。
除此以外，像素分離部1221亦可並非由氧化膜1252形成，而由金屬材料及覆蓋該金屬材料之固定電荷膜1253形成，且亦可由金屬材料及氧化膜形成。即，像素分離部1221至少可由氧化膜、固定電荷膜及金屬材料之任一者形成。
於像素51之交界部分，形成有像素分離部1221。因此，即便自晶載透鏡1251入射至基板61內之紅外光於氧化膜64或電晶體之閘極電極、金屬材料等構造物反射，亦因設置有像素分離部1221，而可防止反射光入射至鄰接之像素51。
藉此，可抑制串擾之產生或像素感度之降低，可提高感度特性或測距精度(解像度)等CAPD感測器之特性。
又，於圖59所示之例中，在圖中橫向上，像素分離部1221形成於相對於形成有電晶體之位置偏移之位置。即，像素分離部1221未配置於電晶體之正上方。
例如若假設像素分離部1221形成於電晶體之正上方，則有於電晶體、更詳細而言為覆蓋基板61內之電晶體之P井部分，產生來自像素分離部1221之固定電荷膜1253之漏電流之情況。
因此，於該實施形態中，藉由使像素分離部1221形成於自電晶體之正上方偏移之位置，得以抑制此種漏電流之產生。
再者，更詳細而言，像素分離部1221形成於遠離覆蓋電晶體之P井部分之位置，但像素分離部1221亦可以貫通P井之一部分之方式形成。
進而，於圖59所示之例中，像素分離部1221形成於相應於電晶體之位置偏移之位置，故而與此相應亦將像素間遮光膜63及晶載透鏡1251錯開地配置。
即，像素間遮光膜63以位於圖59中像素分離部1221之上側(正上方)之方式配置。又，以如下方式配置：如圖59所示，於自與基板61之面平行之方向觀察時，晶載透鏡1251之中心、即晶載透鏡1251之光軸之位置成為設置於像素51之兩端(像素51之側壁)之2個像素分離部1221之大致中間之位置。
換言之，以晶載透鏡1251之光軸之位置如圖58所示成為被位於像素51之交界之像素分離部1221包圍之矩形區域的大致中心之位置之方式，配置有晶載透鏡1251。藉由如此，可使藉由晶載透鏡1251引導至受光區域1254內之光之量(受光量)更多，可提高感度特性。
又，相當於圖58所示之像素51之G1-G1'線之剖視圖係如圖60所示。於圖60中亦與圖59之情形同樣地，氧化膜1252及固定電荷膜1253中之於與基板61之面垂直之方向上較長之溝槽構造之部分成為像素分離部1221，藉由像素分離部1221而與鄰接之像素51之間將受光區域1254分離。尤其是，此處，像素分離部1221貫通氧化膜64之部分，且到達多層配線層811。
根據如上所述之圖58至圖60所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，且亦可抑制漏電流之產生。
再者，於圖59中對相應於像素分離部1221之形成位置使晶載透鏡1251之配置位置錯開之例進行了說明。
但，亦可以如下方式配置晶載透鏡1251：自與基板61之面垂直之方向觀察時，晶載透鏡1251之光軸之位置成為像素51內之2個信號提取部65、更詳細而言2個N+半導體區域71之大致中間之位置。
藉由如此，可使紅外光聚光於信號提取部65-1與信號提取部65-2之間之位置，可使利用該等信號提取部65之電子之提取效率大致均等。
進而，例如於圖58所示之例中，亦可以信號提取部65-1與信號提取部65-2之間之位置成為晶載透鏡1251之光軸之位置之方式，錯開地配置該等信號提取部65
＜第22實施形態＞ ＜像素之構成例＞ 其次，參照圖61至圖63對第22實施形態之像素51之構成進行說明。
圖61係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍各像素51之區域之方式，於相互鄰接之像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1281。
進而，於該例中，像素51內之多層配線層811之像素電晶體配線區域831、更詳細而言為形成有電晶體之電晶體區域亦由像素分離部1281包圍。換言之，於像素電晶體配線區域831(電晶體區域)之圖中左右方向之兩端之部分設置有像素分離部1281。
於圖61中亦與圖58之情形同樣地，自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1281之配置位置成為不同之位置。即，像素分離部1281配置於與電晶體等錯開之位置。
藉由以包圍電晶體區域之方式(以夾入之方式)形成像素分離部1281，可將受光區域與電晶體區域分離，防止紅外光入射至電晶體之閘極電極部分。
此處，圖62及圖63中表示相當於圖61之F2-F2'線之剖面及相當於G2-G2'線之剖面。
圖62及圖63所示之像素51之構成係設為如下構成：未設置有圖36及圖37所示之像素51之構成中之固定電荷膜66，而重新設置有氧化膜1311及固定電荷膜1312。
如圖62所示，於各像素51中，基板61內之構成1個像素51之部分中之由像素分離部1281包圍的配置有信號提取部65之部分之區域成為受光區域1254。
此處，像素分離部1281包含氧化膜1311及固定電荷膜1312之一部分。
即，於圖62所示之例中，氧化膜1311以覆蓋基板61之晶載透鏡62側之面之方式形成。進而，於相互鄰接之像素51之交界部分，氧化膜1311貫通基板61，又，以紅外光不入射至電晶體之方式，利用以貫通基板61之方式形成之氧化膜1311包圍基板61之電晶體之區域。
於基板61內部，構成基板61之P型半導體區域與氧化膜1311之間之區域、即氧化膜1311之表面部分由固定電荷膜1312覆蓋。
尤其是，於該例中，氧化膜1311及固定電荷膜1312中之於與基板61之面垂直之方向上較長之溝槽構造之部分、即貫通基板61之FTI構造之部分成為像素分離部1281。
再者，此處，說明了像素分離部1281包含氧化膜1311及固定電荷膜1312，但亦可理解為像素分離部1281僅由氧化膜1311所構成。
除此以外，像素分離部1281可由金屬材料及固定電荷膜形成，亦可由金屬材料及氧化膜形成。
於圖62所示之例中，在像素51之交界部分形成有像素分離部1281，故而與圖59所示之例同樣地，可防止自晶載透鏡62入射至基板61內之紅外光之反射光入射至鄰接之像素51。
藉此，可抑制串擾之產生或像素感度之降低，可提高感度特性或測距精度(解像度)等CAPD感測器之特性。
又，基板61中之電晶體之區域由像素分離部1281包圍，於由該像素分離部1281包圍之區域之正上方配置有像素間遮光膜63。因此，可防止藉由晶載透鏡62聚光之紅外光入射至電晶體、尤其是電晶體之閘極電極之部分。
藉此，可防止紅外光之於電晶體之閘極電極部分之反射，從而進一步抑制串擾之產生或像素感度之降低。
進而，於圖62所示之例中，與圖59所示之例同樣地，像素分離部1281形成於與電晶體錯開之位置，故而可抑制於覆蓋電晶體之P井部分產生漏電流。
又，相當於圖61所示之像素51之G2-G2'線之剖視圖係如圖63所示。於圖63中亦與圖62之情形同樣地，氧化膜1311及固定電荷膜1312中之於與基板61之面垂直之方向上較長之溝槽構造之部分成為像素分離部1281，藉由像素分離部1281而與鄰接之像素51之間將受光區域1254分離。尤其是，此處，像素分離部1281貫通氧化膜64之部分，且到達多層配線層811。
根據如上所述之圖61至圖63所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，且亦可抑制漏電流之產生。
＜第23實施形態＞ ＜像素之構成例＞ 參照圖64至圖66，對第23實施形態之像素51之構成進行說明。
圖64係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍各像素51之區域之方式，於相互鄰接之像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1341。
於圖64中，亦與圖58之情形同樣地，自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1341之配置位置成為不同位置。即，像素分離部1341配置於與電晶體等錯開之位置。
再者，像素分離部1341與圖58所示之像素分離部1221之不同點在於：像素分離部1221貫通基板61，與此相對，像素分離部1341未貫通基板61。
此處，圖65及圖66中表示相當於圖64之F3-F3'線之剖面及相當於G3-G3'線之剖面。
圖65及圖66所示之像素51之構成係設為如下構成：代替圖59及圖60所示之像素51之構成中之氧化膜1252及固定電荷膜1253，而設置有氧化膜1371及固定電荷膜1372。
如圖65所示，於各像素51，在基板61之光入射面側配置有晶載透鏡1251。又，於各像素51中，基板61內之構成1個像素51之部分成為受光區域1254。
而且，藉由包含氧化膜1371及固定電荷膜1372之一部分之像素分離部1341，將鄰接之像素51之受光區域1254分離。
即，於圖65所示之例中，氧化膜1371以覆蓋基板61之晶載透鏡1251側之面之方式形成。
進而，於相互鄰接之像素51之交界部分，自基板61之光入射面側(晶載透鏡1251側)之面至特定深度為止形成有氧化膜1371，藉此，鄰接之像素51之受光區域1254成為被分離之狀態。
又，於基板61內部，構成基板61之P型半導體區域與氧化膜1371之間之區域、即氧化膜1371之表面部分由固定電荷膜1372覆蓋。
尤其是，於該例中，氧化膜1371及固定電荷膜1372中之於與基板61之面垂直之方向較長地形成至特定深度為止，且作為於鄰接之像素51間將受光區域1254分離之溝槽構造之DTI發揮功能之部分成為像素分離部1341。
再者，此處，說明了像素分離部1341包含氧化膜1371及固定電荷膜1372，但亦可理解為像素分離部1341僅由氧化膜1371所構成。
除此以外，像素分離部1341可由金屬材料及固定電荷膜形成，亦可由金屬材料及氧化膜形成。
於圖65所示之例中，在像素51之交界部分形成有像素分離部1341，故而與圖59所示之例同樣地，可抑制自晶載透鏡1251入射至基板61內之紅外光之反射光入射至鄰接之像素51。
藉此，可抑制串擾之產生或像素感度之降低，可提高感度特性或測距精度(解像度)等CAPD感測器之特性。
又，於圖65所示之例中，與圖59所示之例同樣地，像素分離部1341形成於與電晶體錯開之位置，故而可抑制覆蓋電晶體之P井部分之漏電流。
尤其是，於圖59所示之例中，像素分離部1221貫通基板61。因此，於電晶體中，有可能經由形成於基板61底部即基板61之多層配線層811側之覆蓋電晶體之P井部分產生來自固定電荷膜1253之漏電流。
與此相對，於圖65所示之例中，能以像素分離部1341形成於充分遠離覆蓋電晶體之P井部分之位置之方式，調整像素分離部1341之深度。藉此，可確實地防止漏電流之產生。
進而，於圖65所示之例中，與圖59之例同樣地，相應於錯開地配置之像素分離部1341而配置有像素間遮光膜63及晶載透鏡1251。
因此，於圖65所示之情形時，亦與圖59之情形同樣地，可使藉由晶載透鏡1251引導至受光區域1254內之光之量(受光量)更多，可提高感度特性。
又，相當於圖64所示之像素51之G3-G3'線之剖視圖係如圖66所示。於圖66中，亦與圖65之情形同樣地，氧化膜1371及固定電荷膜1372中之於與基板61之面垂直之方向上較長之溝槽構造之部分成為像素分離部1341。尤其是，像素分離部1341形成至特定深度為止，於該例中，像素分離部1341成為未到達氧化膜64之部分之狀態。
根據如上所述之圖64至圖66所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，且亦可抑制漏電流之產生。
再者，於圖64至圖66所示之例中，亦可以晶載透鏡1251之光軸之位置成為像素51內之2個信號提取部65之大致中間之位置之方式配置晶載透鏡1251。又，亦可以2個信號提取部65之間之位置成為晶載透鏡1251之光軸之位置之方式，將該等信號提取部65錯開地配置。
＜第24實施形態＞ ＜像素之構成例＞ 參照圖67至圖69對第24實施形態之像素51之構成進行說明。
圖67係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍各像素51之區域之方式，於相互鄰接之像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1341。
於圖67中，與圖64所示之例之不同點在於：像素分離部1341設置於像素電晶體配線區域831之正上方、即電晶體之正上方。
此處，圖68及圖69中表示相當於圖67之F4-F4'線之剖面及相當於G4-G4'線之剖面。
圖68及圖69所示之像素51之構成若與圖65及圖66所示之像素51之構成相比，則代替晶載透鏡1251而設置有晶載透鏡62，進而，與圖65及圖66中之像素51之構成之不同點在於像素分離部1341之位置不同，就其他方面而言成為相同之構成。
如圖68所示，於各像素51在基板61之光入射面側配置有晶載透鏡62。該晶載透鏡62以晶載透鏡62之光軸之位置成為像素51內之2個信號提取部65之間之位置之方式配置。
又，包含氧化膜1371及固定電荷膜1372之一部分之像素分離部1341配置於電晶體之正上方，藉由此種溝槽構造之像素分離部1341將鄰接之像素51之受光區域1254分離。
尤其是，此處，像素分離部1341未成為貫通基板61之構成，故而即便將像素分離部1341配置於電晶體之正上方，亦能夠使像素分離部1341充分遠離P井部分，從而抑制漏電流之產生。
因此，於圖68所示之例中無需將晶載透鏡62錯開地配置，能以其光軸之位置成為2個信號提取部65之間之位置的方式配置晶載透鏡62。藉此，能夠使利用像素51內之2個信號提取部65之電子之提取效率大致均等。
又，相當於圖67所示之像素51之G4-G4'線之剖視圖係如圖69所示。圖69所示之像素51之剖面與圖66所示之剖面之不同點僅在於：代替圖66中之晶載透鏡1251而設置有晶載透鏡62，就其他方面而言，成為與圖66所示之剖面相同之構成。
根據如上所述之圖67至圖69所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，且亦可抑制漏電流之產生。
＜第25實施形態＞ ＜像素之構成例＞ 參照圖70至圖72對第25實施形態之像素51之構成進行說明。
圖70係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍圖中於上下方向上鄰接之2個像素51之區域之方式，於像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1401。
再者，亦可將由像素分離部1401包圍之設置有4個信號提取部65之區域理解為1個像素。於此情形時，在基板61之1個像素之受光區域形成有4個信號提取部65，該受光區域由像素分離部1401包圍，與另一像素之受光區域分離。
於該例中，以自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1401之配置位置成為不同位置之方式，將像素分離部1401配置於與電晶體等錯開之位置。
例如於利用間接ToF方式測定距對象物之距離之情形時，若使用多於2個之相進行測定，則可削減信號提取部65中所蓄積之電荷之讀出動作之次數，並提高測距時之訊框率。
此時，為了削減讀出動作之次數，必須區分針對每個像素51(信號提取部65)所使用之相，只要以用於相同對象物之距離測定之複數個像素51為單位，利用像素分離部1401包圍該等複數個像素51，便可提高感度特性。
此處，所謂相係指將1個信號提取部65設為有效抽頭，將藉由光電轉換而獲得之電荷蓄積於該信號提取部65之時序，即，將信號提取部65設為有效抽頭之相位。
當前，例如設為藉由利用1個像素51，針對紅外光之1脈衝發光接收來自對象物之反射光，而測定距對象物之距離。尤其是，此處，設為藉由1個像素51之2個信號提取部65(抽頭)進行利用4相之測定。
於此情形時，例如於作為起始相之第1相中，將作為1個像素51之一信號提取部65之第1抽頭設為有效抽頭，於後續之第2相中，將作為另一信號提取部65之第2抽頭設為有效抽頭。該等第1抽頭及第2抽頭中所蓄積之電荷例如於第2相結束後被讀出。
進而，於相繼於第2相之第3相中再次將第1抽頭設為有效抽頭，於最終之第4相中將第2抽頭設為有效抽頭。繼而，例如當第4相結束時，進行第1抽頭及第2抽頭中所蓄積之電荷之讀出。
當以此方式讀出相當於4相之電荷(像素信號)時，基於與該等所讀出之電荷對應之信號求出距對象物之距離。
將如上所述之使用2個抽頭利用4個相進行電荷蓄積而求出距對象物之距離之方法稱為2抽頭4相之處理。若一般化，則使用n個不同之抽頭以m相進行電荷之蓄積而求出距對象物之距離之方法成為n抽頭m相之處理。
例如當進行上述2抽頭4相之處理時，電荷之讀出次數成為2次。
與此相對，考慮使用2個像素51即4個信號提取部65(抽頭)進行4抽頭4相之處理。於此情形時，當將4個不同之各抽頭設為第1抽頭至第4抽頭時，於第1相至第4相之各相，只要以將第1抽頭至第4抽頭之各者設為有效抽頭之方式驅動即可。
於此情形時，於4相之間，各抽頭僅1次被設為有效抽頭，故而電荷之讀出次數僅為1次即可。
因此，例如若進行4抽頭4相之處理，則與進行2抽頭4相之處理之情形相比可減少讀出次數。於該例中，可使測距時之讀出速度即訊框率成為2倍。
此處，於使用圖70中排列於上下方向之4個信號提取部65，藉由例如4抽頭4相之處理求出距對象物之距離之情形時，如圖70所示，可利用像素分離部1401包圍用於相同對象物之距離測定之2個像素51。再者，於此情形時，亦可將由像素分離部1401包圍之區域理解為1個像素。
如此一來，由於來自相同對象物之反射光入射至由該像素分離部1401包圍之區域，故而相較針對每個像素51將區域分離而言可抑制感度之不均或感度之降低。即，可提高感度特性。再者，圖70所示之構成之受光元件1之用途並不限於距對象物之距離測定，亦可為其他任意用途。
此處，圖71及圖72中表示相當於圖70之F5-F5'線之剖面及相當於G5-G5'線之剖面。
圖71及圖72所示之像素51之構成係設為如下構成：未設置有圖36及圖37所示之像素51之構成中之晶載透鏡62及固定電荷膜66，而重新設置有晶載透鏡1431、氧化膜1432及固定電荷膜1433。
如圖71所示，於各像素51，鄰接於基板61之光入射面側、即與多層配線層811側相反之側，配置有晶載透鏡1431。晶載透鏡1431將自外部入射之紅外光聚光後引導至基板61內部。
尤其是，於圖71所示之剖面中，針對圖中排列於橫向之1個像素51設置有1個晶載透鏡1431。
又，藉由包含氧化膜1432及固定電荷膜1433之一部分之像素分離部1401，將鄰接之像素51之受光區域分離。尤其是，於圖71所示之剖面中，於圖中排列於橫向之像素51彼此之交界之位置形成有像素分離部1401，該等像素51之受光區域被分離。
於圖71所示之例中，氧化膜1432以覆蓋基板61之晶載透鏡1431側之面之方式形成。進而，於相互鄰接之像素51之交界部分，氧化膜1432貫通基板61，藉此，鄰接之像素51之受光區域成為被分離之狀態。又，於基板61內部，氧化膜1432之表面部分由固定電荷膜1433覆蓋。
此種氧化膜1432及固定電荷膜1433中之於與基板61之面垂直之方向上較長之溝槽構造之部分、即作為貫通基板61且於鄰接之像素51間將受光區域分離之FTI發揮功能之部分成為像素分離部1401。
再者，此處，說明了像素分離部1401包含氧化膜1432及固定電荷膜1433，但亦可理解為像素分離部1401僅由氧化膜1432所構成。
除此以外，像素分離部1401可由金屬材料及固定電荷膜形成，亦可由金屬材料及氧化膜形成。
於像素51之交界部分形成有像素分離部1401，故而與圖59所示之例同樣地，可抑制自晶載透鏡1431入射至基板61內之紅外光之反射光入射至用於不同對象物之距離測定之像素51。
藉此，可抑制串擾之產生或像素感度之降低，可提高感度特性或測距精度(解像度)等CAPD感測器之特性。
又，於圖71所示之例中，與圖59所示之例同樣地，像素分離部1401形成於自電晶體偏移之位置，故而可抑制覆蓋電晶體之P井部分之漏電流之產生。
進而，於該例中，與圖59所示之例同樣地，相應於錯開地配置之像素分離部1401而配置有像素間遮光膜63及晶載透鏡1431。
因此，於圖71所示之情形時，亦與圖59之情形同樣地，可使藉由晶載透鏡1431引導至受光區域內之光之量(受光量)更多，可提高感度特性。
又，相當於圖70所示之像素51之G5-G5'線之剖視圖係如圖72所示。於圖72中，圖中排列於橫向之2個像素51被用於相同對象物之距離測定，故而於該等2個像素51與另一像素51之交界之部分形成有像素分離部1401。
換言之，基板61中之圖中排列於橫向之2個像素51之區域由像素分離部1401包圍，排列於橫向之2個像素51之區域和鄰接於該等2個像素51之另一像素51之區域由像素分離部1401分離。
又，於圖72所示之剖面中，針對圖中排列於橫向之2個像素51、即用於相同對象物之距離測定之2個像素51設置有1個晶載透鏡1431。因此，例如於圖70所示之例中，針對圖70中排列於上下方向之2個像素51、即由像素分離部1401包圍之用於相同對象物之距離測定之2個像素51，設置有1個晶載透鏡1431。
根據如上所述之圖70至圖72所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，且亦可抑制漏電流之產生。
再者，於圖71中對相應於像素分離部1401之形成位置使晶載透鏡1431之配置位置錯開之例進行了說明。但，亦可以如下方式配置晶載透鏡1431：自與基板61之面垂直之方向觀察時，晶載透鏡1431之光軸之位置成為2個像素51間之大致中間之位置。
進而，例如於圖70所示之例中，關於由像素分離部1401包圍之2個像素51，亦可以圖中位於下側之像素51之信號提取部65-1與圖中位於上側之像素51之信號提取部65-2之間之位置成為晶載透鏡1431之光軸之位置的方式，錯開地配置各信號提取部65。
＜第26實施形態＞ ＜像素之構成例＞ 參照圖73至圖75對第26實施形態之像素51之構成進行說明。
圖73係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍圖中於左右方向上鄰接之2個像素51之區域之方式，於像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1461。再者，亦可將由像素分離部1461包圍之設置有4個信號提取部65之區域理解為1個像素。
於該例中，以自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1461之配置位置成為不同位置之方式，將像素分離部1461配置於與電晶體等錯開之位置。
於圖70中，對將於上下方向上鄰接之2個像素51用於藉由間接ToF方式測定距相同對象物之距離之例進行了說明。
與此相對，於圖73所示之例中，例如可將圖中於左右方向上鄰接之2個像素51、即由像素分離部1461包圍之2個像素51用於利用間接ToF方式之距相同對象物之距離之測定。再者，於此情形時，亦可將由像素分離部1461包圍之區域理解為1個像素。又，再者，圖73所示之構成之受光元件1之用途並不限定於距對象物之距離測定，亦可為其他任意用途。
藉由如此般利用像素分離部1461包圍用於測定距相同對象物之距離之2個像素51，可與圖70所示之例同樣地，抑制感度之不均或感度之降低。即，可提高感度特性。
此處，於圖74及圖75中表示相當於圖73之F6-F6'線之剖面及相當於G6-G6'線之剖面。
圖74及圖75所示之像素51之構成係設為如下構成：未設置有圖36及圖37所示之像素51之構成中之晶載透鏡62及固定電荷膜66，而重新設置有晶載透鏡1481、氧化膜1482及固定電荷膜1483。
如圖74所示，於各像素51，鄰接於基板61之光入射面側、即與多層配線層811側相反之側，配置有晶載透鏡1481。晶載透鏡1481將自外部入射之紅外光聚光後引導至基板61內部。
尤其是，於圖74所示之剖面中，針對圖中排列於橫向之2個像素51設置有1個晶載透鏡1481。
又，藉由包含氧化膜1482及固定電荷膜1483之一部分之像素分離部1461將像素51之受光區域分離。
於該例中，圖中排列於橫向之2個像素51被用於相同對象物之距離測定，故而於該等2個像素51與另一像素51之交界之部分形成有像素分離部1461。
換言之，基板61之圖中排列於橫向之2個像素51之區域由像素分離部1461包圍，排列於橫向之2個像素51之區域和鄰接於該等2個像素51之另一像素51之區域由像素分離部1461分離。
於圖74所示之例中，氧化膜1482以覆蓋基板61之晶載透鏡1481側之面之方式形成。又，於相互鄰接且用於不同對象物之距離測定之像素51之交界部分，氧化膜1482貫通基板61，藉此，鄰接之像素51之受光區域成為被分離之狀態。又，於基板61內部，氧化膜1482之表面部分由固定電荷膜1483覆蓋。
此種氧化膜1482及固定電荷膜1483中之於與基板61之面垂直之方向上較長之溝槽構造之部分、即作為貫通基板61且於鄰接之像素51間將受光區域分離之FTI發揮功能之部分成為像素分離部1461。
再者，此處，說明了像素分離部1461包含氧化膜1482及固定電荷膜1483，但亦可理解為像素分離部1461僅由氧化膜1482所構成。
除此以外，像素分離部1461可由金屬材料及固定電荷膜形成，亦可由金屬材料及氧化膜形成。
於用於不同對象物之距離測定之像素51之交界部分，形成有像素分離部1461，故而與圖59所示之例同樣地，可防止自晶載透鏡1481入射至基板61內之紅外光之反射光入射至用於不同對象物之距離測定之像素51。
藉此，可抑制串擾之產生或像素感度之降低，可提高感度特性或測距精度(解像度)等CAPD感測器之特性。
又，於圖74所示之例中，與圖59所示之例同樣地，像素分離部1461形成於自電晶體偏移之位置，故而可抑制於覆蓋電晶體之P井部分產生漏電流。
進而，於該例中，與圖59所示之例同樣地，相應於錯開地配置之像素分離部1461而配置有像素間遮光膜63及晶載透鏡1481。
因此，於圖74所示之情形時，亦與圖59之情形同樣地，可使藉由晶載透鏡1481引導至受光區域內之光之量(受光量)更多，可提高感度特性。
又，圖73所示之像素51之相當於G6-G6'線之剖視圖係如圖75所示。於圖75中，在相互鄰接之像素51之交界部分形成有像素分離部1461。進而，於圖75所示之剖面中，針對1個像素51設置有1個晶載透鏡1481。
因此，例如於圖73所示之例中，針對圖73中排列於左右方向之2個像素51、即由像素分離部1461包圍之用於相同對象物之距離測定之2個像素51，設置有1個晶載透鏡1481。
根據如上所述之圖73至圖75所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，且亦可抑制漏電流之產生。
再者，於圖74中對相應於像素分離部1461之形成位置使晶載透鏡1481之配置位置錯開之例進行了說明。但，亦可以如下方式配置晶載透鏡1481：自與基板61之面垂直之方向觀察時，晶載透鏡1481之光軸之位置成為由像素分離部1461包圍之區域內之4個信號提取部65之大致中間之位置、即距各信號提取部65之距離大致相等之位置。
進而，例如於圖73所示之例中，亦可以由像素分離部1461包圍之4個信號提取部65之大致中間之位置成為晶載透鏡1481之光軸之位置之方式，將該等4個信號提取部65錯開地配置。
＜第27實施形態＞ ＜像素之構成例＞ 參照圖76至圖78對第27實施形態之像素51之構成進行說明。
圖76係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍圖中相互鄰接之4個像素51之區域之方式，於像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1511。再者，亦可將由像素分離部1511包圍之設置有8個信號提取部65之區域理解為1個像素。
於該例中，以自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1511之配置位置成為不同位置之方式，將像素分離部1511配置於與電晶體等錯開之位置。
於圖70中，對將相互鄰接之2個像素51用於藉由間接ToF方式測定距相同對象物之距離之例進行了說明。
與此相對，於圖76所示之例中，例如將相互鄰接之4個像素51、即由像素分離部1511包圍之4個像素51用於利用間接ToF方式之距相同對象物之距離之測定。再者，於此情形時，亦可將由像素分離部1511包圍之區域理解為1個像素。又，圖76所示之構成之受光元件1之用途並不限定於距對象物之距離測定，亦可為其他任意用途。
藉由如此般利用像素分離部1511包圍用於測定距相同對象物之距離之4個像素51，可與圖70所示之例同樣地，抑制感度之不均或感度之降低。即，可提高感度特性。
再者，於圖76所示之例中，可使用例如4個像素51進行8抽頭8相之處理。於此情形時，與2抽頭8相時相比可使測距時之讀出速度為4倍。
此處，於圖77及圖78中表示相當於圖76之F7-F7'線之剖面及相當於G7-G7'線之剖面。
圖77及圖78所示之像素51之構成係設為如下構成：未設置有圖36及圖37所示之像素51之構成中之晶載透鏡62及固定電荷膜66，而重新設置有晶載透鏡1541、氧化膜1542及固定電荷膜1543。
如圖77所示，於各像素51，鄰接於基板61之光入射面側、即與多層配線層811側相反之側而配置有晶載透鏡1541。晶載透鏡1541將自外部入射之紅外光聚光後引導至基板61內部。
尤其是，於圖77所示之剖面中，對圖中排列於橫向之2個像素51設置有1個晶載透鏡1541。
又，藉由包含氧化膜1542及固定電荷膜1543之一部分之像素分離部1511將像素51之受光區域分離。
於該例中，圖中排列於橫向之2個像素51被用於相同對象物之距離測定，故而於該等2個像素51與另一像素51之交界部分形成有像素分離部1511。
換言之，基板61中之圖中排列於橫向之2個像素51之區域由像素分離部1511包圍，排列於橫向之2個像素51之區域和鄰接於該等2個像素51之另一像素51之區域由像素分離部1511分離。
於圖77所示之例中，氧化膜1542以覆蓋基板61之晶載透鏡1541側之面之方式形成。又，於相互鄰接且用於不同對象物之距離測定之像素51之交界部分，氧化膜1542貫通基板61，藉此，鄰接之像素51之受光區域成為被分離之狀態。又，於基板61內部，氧化膜1542之表面部分由固定電荷膜1543覆蓋。
此種氧化膜1542及固定電荷膜1543中之於與基板61之面垂直之方向上較長之溝槽構造之部分、即作為貫通基板61且於鄰接之像素51間將受光區域分離之FTI發揮功能之部分成為像素分離部1511。
再者，此處，說明了像素分離部1511包含氧化膜1542及固定電荷膜1543，但亦可理解為像素分離部1511僅由氧化膜1542所構成。
除此以外，像素分離部1511可由金屬材料及固定電荷膜形成，亦可由金屬材料及氧化膜形成。
於用於不同對象物之距離測定之像素51之交界部分，形成有像素分離部1511，故而與圖59所示之例同樣地，可防止自晶載透鏡1541入射至基板61內之紅外光之反射光入射至用於不同對象物之距離測定之像素51。
藉此，可抑制串擾之產生或像素感度之降低，可提高感度特性或測距精度(解像度)等CAPD感測器之特性。
又，於圖77所示之例中，與圖59所示之例同樣地，像素分離部1511形成於自電晶體偏移之位置，故而可抑制於覆蓋電晶體之P井部分產生漏電流。
進而，於該例中，與圖59所示之例同樣地，相應於錯開地配置之像素分離部1511而配置有像素間遮光膜63及晶載透鏡1541。
因此，於圖77所示之情形時，亦與圖59之情形同樣地，可使藉由晶載透鏡1541引導至受光區域內之光之量(受光量)更多，可提高感度特性。
又，相當於圖76所示之像素51之G7-G7'線之剖視圖係如圖78所示。於圖78中，圖中排列於橫向之2個像素51被用於相同對象物之距離測定，故而於該等2個像素51與另一像素51之交界部分形成有像素分離部1511。
換言之，基板61之圖中排列於橫向之2個像素51之區域由像素分離部1511包圍，排列於橫向之2個像素51之區域和鄰接於該等2個像素51之另一像素51之區域由像素分離部1511分離。
又，於圖78所示之剖面中，針對圖中排列於橫向之2個像素51、即用於相同對象物之距離測定之2個像素51設置有1個晶載透鏡1541。因此，例如於圖76所示之例中，針對由相互鄰接之4個像素51、即像素分離部1511包圍之用於相同對象物之距離測定之4個像素51，設置有1個晶載透鏡1541。
根據如上所述之圖76至圖78所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，且亦可抑制漏電流之產生。
再者，於圖77中對相應於像素分離部1511之形成位置使晶載透鏡1541之配置位置錯開之例進行了說明。但，亦可以如下方式配置晶載透鏡1541：自與基板61之面垂直之方向觀察時，晶載透鏡1541之光軸之位置成為4個像素51間之大致中間之位置。反之，亦可以於圖77所示之剖面中，晶載透鏡1541之光軸之位置成為2個像素51間之大致中間之位置之方式，將4個像素51之各信號提取部65錯開地配置。
＜第28實施形態＞ ＜像素之構成例＞ 參照圖79至圖81對第28實施形態之像素51之構成進行說明。
圖79係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍各像素51之區域之方式，於相互鄰接之像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1571。
於圖79中亦與圖58之情形同樣地，自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1571之配置位置成為不同位置。即，像素分離部1571配置於與電晶體等錯開之位置。
此處，於圖80及圖81中表示相當於圖79之F8-F8'線之剖面及相當於G8-G8'線之剖面。
圖80及圖81所示之像素51之構成係設為如下構成：代替圖59及圖60所示之像素51之構成中之固定電荷膜1253而形成有固定電荷膜1253A。即，關於圖80及圖81所示之像素51之構成，除固定電荷膜1253A之部分以外，成為與圖59及圖60所示之例相同之構成。
具體而言，於圖59中，於像素51之交界部分在貫通基板61之氧化膜1252之表面形成有固定電荷膜1253。與此相對，於圖80中，於像素51之交界部分在貫通基板61之氧化膜1252之表面部分未形成固定電荷膜1253。
於圖80中，以覆蓋基板61之晶載透鏡1251側之面之方式形成有氧化膜1252，以覆蓋除像素交界部分以外之氧化膜1252之基板61內側之面之方式形成有固定電荷膜1253A。
因此，圖59所示之固定電荷膜1253中之構成像素分離部1221之部分、即FTI部分於圖80中並未形成，於圖80中，圖59所示之固定電荷膜1253中之與FTI部分不同之部分成為固定電荷膜1253A。
於圖80所示之例中，氧化膜1252中之於與基板61之面垂直之方向上較長之溝槽構造之部分、即作為貫通基板61且於鄰接之像素51間將受光區域1254分離之FTI發揮功能之部分成為像素分離部1571。
例如於圖59所示之構成中，若像素分離部1221與覆蓋電晶體之P井部分未充分地分離，則有產生自固定電荷膜1253經由P井部分流向電晶體之漏電流之虞。
與此相對，於圖80所示之例中，成為於覆蓋電晶體之P井附近之部分未形成固定電荷膜之構成，故而可防止漏電流之產生。
又，相當於圖79所示之像素51之G8-G8'線之剖視圖係如圖81所示。於圖81中，亦與圖80之情形同樣地，氧化膜1252中之於與基板61之面垂直之方向上較長之溝槽構造之部分成為像素分離部1571，藉由像素分離部1571而與鄰接之像素51之間將受光區域1254分離。尤其是，此處，像素分離部1571貫通氧化膜64之部分，且到達多層配線層811。
根據如上所述之圖79至圖81所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，又，可防止漏電流之產生。
＜第29實施形態＞ ＜像素之構成例＞ 參照圖82至圖84對第29實施形態之像素51之構成進行說明。
圖82係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍各像素51之區域之方式，於相互鄰接之像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1601。
於圖82中，亦與圖58之情形同樣地，自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1601之配置位置成為不同位置。即，像素分離部1601配置於與電晶體等錯開之位置。
此處，圖83及圖84中表示相當於圖82之F9-F9'線之剖面及相當於G9-G9'線之剖面。
圖83及圖84所示之像素51之構成係設為針對圖59及圖60所示之像素51之構成進而設置有N型半導體區域1641之構成。即，關於圖83及圖84所示之像素51之構成，除N型半導體區域1641之部分以外成為與圖59及圖60所示之例相同之構成。
於圖83中，於氧化膜1252及固定電荷膜1253中之在與基板61之面垂直之方向上較長之部分、即貫通基板61之FTI構造之部分，以覆蓋固定電荷膜1253之表面之方式形成有N型半導體區域1641。該N型半導體區域1641係例如藉由離子植入法形成。
於該例中，包含氧化膜1252及固定電荷膜1253各自之一部分、以及N型半導體區域1641之、作為貫通基板61且於鄰接之像素51間將受光區域1254分離之FTI發揮功能之部分成為像素分離部1601。再者，於此情形時，亦可理解為像素分離部1601僅由氧化膜1252所構成，且亦可理解為像素分離部1601僅由氧化膜1252及固定電荷膜1253所構成。
藉由設置此種像素分離部1601，可藉由PN分離防止漏電流之產生並且實現像素51間之受光區域1254之分離。
例如於圖59所示之例中，若像素分離部1221與覆蓋電晶體之P井部分未充分遠離，則有產生自固定電荷膜1253經由P井部分流向電晶體之漏電流之虞。
因此，於圖83所示之例中，利用N型半導體區域1641使FTI之表面(周邊)部分分離，又，對N型半導體區域1641施加例如0 V至2.8 V等之固定電壓，藉此利用PN接面之逆偏壓防止漏電流之產生。
再者，對N型半導體區域1641施加之固定電壓只要為施加至基板61之電壓以上之電壓即可。又，此處，對基板61包含P型半導體層之例進行了說明，但於基板61包含N型半導體層之情形時，只要代替N型半導體區域1641而形成P型半導體區域即可。
又，相當於圖82所示之像素51之G9-G9'線之剖視圖係如圖84所示。於圖84中亦與圖83之情形同樣地，包含氧化膜1252及固定電荷膜1253各自之一部分、以及N型半導體區域1641之作為貫通基板61之FTI發揮功能之部分成為像素分離部1601。繼而，藉由像素分離部1601而與鄰接之像素51之間將受光區域1254分離。尤其是，此處，構成像素分離部1601之氧化膜1252、固定電荷膜1253及N型半導體區域1641之部分貫通氧化膜64並到達多層配線層811。
根據如上所述之圖82至圖84所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，又，可防止漏電流之產生。再者，於圖83及圖84所示之例中，亦可設為未設置有固定電荷膜1253之構成。
＜第30實施形態＞ ＜像素之構成例＞ 參照圖85至圖87對第30實施形態之像素51之構成進行說明。
圖85係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍各像素51之區域之方式，於相互鄰接之像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1221。
於圖85中，亦與圖58之情形同樣地，自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1221之配置位置成為不同位置。即，像素分離部1221配置於與電晶體等錯開之位置。
此處，於圖86及圖87中表示相當於圖85之F10-F10'線之剖面及相當於G10-G10'線之剖面。
圖85及圖86所示之像素51之構成成為未設置有圖59及圖60所示之像素51之構成中之氧化膜64的構成，就其他方面而言，成為與圖59及圖60中之像素51之構成相同之構成。
若如此設為於像素51內、即像素51之受光區域1254內未設置有氧化膜64之構成，則無如自晶載透鏡1251入射至基板61內部之紅外光於氧化膜64部分反射後，入射至鄰接之像素51之情況。因此，可進一步抑制串擾之產生或像素感度之降低，從而提高感度特性或測距精度(解像度)等CAPD感測器之特性。
＜第31實施形態＞ ＜像素之構成例＞ 參照圖88至圖90對第31實施形態之像素51之構成進行說明。
圖88係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍各像素51之區域之方式，於相互鄰接之像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1701。
於圖88中亦與圖58之情形同樣地，自與基板61之面垂直之方向觀察時，用以驅動像素51之電晶體等之配置位置與像素分離部1701之配置位置成為不同位置。即，像素分離部1701配置於與電晶體等錯開之位置。
此處，於圖89及圖90中表示相當於圖88之F11-F11'線之剖面及相當於G11-G11'線之剖面。
圖89及圖90所示之像素51之構成成為如下構成：代替圖59及圖60所示之像素51之構成中之氧化膜1252及固定電荷膜1253，而設置有氧化膜1731、固定電荷膜1732及氧化膜1733。
於圖89所示之例中，氧化膜1731以覆蓋基板61之晶載透鏡1251側之面之方式形成。進而，於相互鄰接之像素51之交界部分，氧化膜1731自基板61之晶載透鏡1251側形成至多層配線層811側方向之特定深度為止，藉此，鄰接之像素51之受光區域1254成為被分離之狀態。
又，於基板61內部，構成基板61之P型半導體區域與氧化膜1731之間之區域、即氧化膜1731之表面部分由固定電荷膜1732覆蓋。
尤其是，於該例中，氧化膜1731及固定電荷膜1732中之於與基板61之面垂直之方向較長且作為於鄰接之像素51間將受光區域1254分離之FTI發揮功能之部分成為像素分離部1701。
再者，此處，說明了像素分離部1701包含氧化膜1731及固定電荷膜1732之構成，但亦可理解為像素分離部1701僅由氧化膜1731所構成。
除此以外，像素分離部1701可由金屬材料及固定電荷膜形成，亦可由金屬材料及氧化膜形成。
又，於圖89所示之例中，在基板61之像素分離部1701與多層配線層811之間設置有氧化膜1733。即，於基板61之多層配線層811側之面與像素分離部1701之間形成有氧化膜1733。該氧化膜1733係與氧化膜64同時形成。
又，相當於圖88所示之像素51之G11-G11'線之剖視圖係如圖90所示。於圖90中，氧化膜64之一部分成為氧化膜1733，該氧化膜1733與構成像素分離部1701之氧化膜1731及固定電荷膜1732連接。
於圖90所示之剖面中，亦藉由像素分離部1701而與鄰接之像素51之間將受光區域1254分離。
如此，於圖89及圖90所示之構成中，構成作為FTI發揮功能之像素分離部1701之氧化膜1731及固定電荷膜1732自基板61之光入射面側(晶載透鏡1251側)形成。而且，於基板61中，將氧化膜1733與作為FTI發揮功能之像素分離部1701連接並貫通固定電荷層。
藉由如此般於像素分離部1701與多層配線層811之間設置氧化膜1733，可抑制自固定電荷膜1732經由覆蓋電晶體之P井部分向電晶體流動之漏電流之產生。
根據如上所述之圖88至圖90所示之構成之像素51，可提高感度特性或測距精度(解像度)等特性，且亦可抑制漏電流之產生。
再者，於圖89中，對相應於像素分離部1701之形成位置使晶載透鏡1251之配置位置錯開之例進行了說明。但，亦可以如下方式配置晶載透鏡1251：自與基板61之面垂直之方向觀察時，晶載透鏡1251之光軸之位置成為像素51內之2個信號提取部65之大致中間之位置。
藉由如此，可使紅外光聚光於信號提取部65-1與信號提取部65-2之間之位置，可使利用該等信號提取部65之電子之提取效率大致均等。
進而，例如於圖88所示之例中，亦可以信號提取部65-1與信號提取部65-2之間之位置成為晶載透鏡1251之光軸之位置之方式，將該等信號提取部65錯開地配置。
＜第32實施形態＞ ＜像素之構成例＞ 參照圖91至圖93對第32實施形態之像素51之構成進行說明。
圖91係自與基板61之面垂直之方向觀察像素51所得之圖。
於該例中，以包圍各像素51之區域之方式，於相互鄰接之像素51之交界部分形成有作為將像素51之區域分離之像素分離區域發揮功能之像素分離部1761。
此處，於圖92及圖93中表示相當於圖91之F12-F12'線之剖面及相當於G12-G12'線之剖面。
圖92及圖93所示之像素51之構成係設為如下構成：代替圖59及圖60之像素51之構成中之氧化膜1252及固定電荷膜1253，設置有氧化膜1801、固定電荷膜1802、氧化膜1803及固定電荷膜1804。
如圖92所示，以覆蓋基板61之晶載透鏡1251側之面之方式形成有氧化膜1801，進而，以於該氧化膜1801之正下方即多層配線層811側覆蓋氧化膜1801之表面之方式形成有固定電荷膜1802。
又，於基板61之像素交界部分，自基板61之多層配線層811側之面至特定深度為止，形成有將鄰接之像素51分離之氧化膜1803、及覆蓋該氧化膜1803之表面之固定電荷膜1804。
於圖92中，作為包含該等氧化膜1803及固定電荷膜1804之溝槽構造之DTI發揮功能之部分成為像素分離部1761，藉由該像素分離部1761，將鄰接之像素51之受光區域1254分離。
再者，此處，說明了像素分離部1761包含氧化膜1803及固定電荷膜1804，但亦可理解為像素分離部1761僅由氧化膜1803所構成。
除此以外，像素分離部1761可由金屬材料及固定電荷膜形成，亦可由金屬材料及氧化膜形成。
於圖92所示之例中，在像素51之交界部分形成有像素分離部1761，故而與圖59所示之例同樣地，可抑制自晶載透鏡1251入射至基板61內之紅外光之反射光入射至鄰接之像素51。
藉此，可抑制串擾之產生或像素感度之降低，可提高感度特性或測距精度(解像度)等CAPD感測器之特性。
又，於圖92所示之例中，與圖59所示之例同樣地，像素分離部1761形成於自電晶體偏移之位置，故而可抑制於覆蓋電晶體之P井部分產生漏電流。
進而，於圖92所示之例中，與圖59所示之例同樣地，相應於錯開地配置之像素分離部1761而配置有像素間遮光膜63及晶載透鏡1251。
因此，於圖92所示之情形時，亦與圖59之情形同樣地，可使藉由晶載透鏡1251導入至受光區域1254內之光之量(受光量)更多，可提高感度特性。
又，相當於圖91所示之像素51之G12-G12'線之剖視圖係如圖93所示。於圖93中，構成像素分離部1761之氧化膜1803與固定電荷膜1804自基板61之多層配線層811側之面貫通氧化膜64，形成至特定深度之位置為止。
於圖92及圖93所示之構成之像素51之製造時，首先，於在基板61形成氧化膜64之後，藉由乾式蝕刻於基板61之像素交界部分自正面側(多層配線層811側)形成溝槽(槽)。
繼而，於在形成於基板61之溝槽部分形成像素分離部1761之後，進行退火處理即缺陷修復後，形成覆蓋電晶體之P井或信號提取部65。
因此，於基板61之製造時，可藉由退火處理將像素缺陷修復，獲得缺陷更少之基板61。
再者，於假設自基板61之光入射面側(晶載透鏡1251側)形成DTI之情形時，於對基板61進行用以形成DTI之乾式蝕刻之時間點，由於已形成有覆蓋電晶體之P井或信號提取部65，故而無法進行退火處理。
與此相對，於圖92或圖93所示之構成中，可於形成像素分離部1761後且於形成P井或信號提取部65之前進行退火處理，故而可獲得像素缺陷更少之受光元件1。
又，於圖91至圖93所示之例中，亦可以晶載透鏡1251之光軸之位置成為像素51內之2個信號提取部65之大致中間之位置的方式配置晶載透鏡1251。又，亦可以2個信號提取部65之中間之位置成為晶載透鏡1251之光軸之位置之方式，將該等信號提取部65錯開地配置。
再者，於以上所說明之第21實施形態至第32實施形態中，例如對在圖59或圖62、圖65、圖68等中於多層配線層811設置有反射構件815之例進行了說明。尤其是，此處，以於俯視下即自與基板61之面垂直之方向觀察時，反射構件815與N+半導體區域71重疊之方式設置。但，亦可代替反射構件815而設置遮光構件631'。於此種情形時，亦以於俯視下遮光構件631'與N+半導體區域71重疊之方式設置。
＜測距模組之構成例＞ 圖94係表示使用圖1之受光元件1輸出測距資訊之測距模組之構成例之方塊圖。
測距模組5000具備發光部5011、發光控制部5012及受光部5013。
發光部5011具有發出特定波長之光之光源，且發出亮度週期性地發生變動之照射光並照射至物體。例如，發光部5011具有發出波長為780 nm至1000 nm之範圍之紅外光之發光二極體作為光源，且與自發光控制部5012供給之矩形波之發光控制信號CLKp同步地產生照射光。
再者，發光控制信號CLKp只要為週期信號，則並不限定於矩形波。例如，發光控制信號CLKp亦可為正弦波。
發光控制部5012將發光控制信號CLKp供給至發光部5011及受光部5013，控制照射光之照射時序。該發光控制信號CLKp之頻率例如為20兆赫(MHz)。再者，發光控制信號CLKp之頻率並不限定於20兆赫(MHz)，亦可為5兆赫(MHz)等。
受光部5013接收自物體反射之反射光，根據受光結果針對每個像素算出距離資訊，產生並輸出針對每個像素以灰階值表示距物體之距離之深度圖像。
受光部5013使用上述受光元件1，作為受光部5013之受光元件1例如基於發光控制信號CLKp，根據由像素陣列部20之各像素51之信號提取部65-1及65-2各自之電荷檢測部(N+半導體區域71)檢測出的信號強度，針對每個像素算出距離資訊。
如上所述，作為藉由間接ToF方式求出並輸出距被攝體之距離資訊之測距模組5000之受光部5013，可組裝圖1之受光元件1。採用上述各實施形態之受光元件1作為測距模組5000之受光部5013，具體而言，採用提高了像素感度之受光元件作為背面照射型，藉此可提高作為測距模組5000之測距特性。
＜對移動體之運用例＞ 本發明之技術(本技術)可運用於各種製品。例如，本發明之技術亦可設為搭載於汽車、電動汽車、油電混合車、機車、自行車、個人移動工具(Personal Mobility)、飛機、無人飛機、船舶及機器人等任一種移動體之裝置而實現。
圖95係表示作為可應用本發明之技術之移動體控制系統之一例的車輛控制系統之概略性構成例之方塊圖。
車輛控制系統12000具備經由通信網路12001連接之複數個電子控制單元。於圖95所示之例中，車輛控制系統12000具備驅動系統控制單元12010、車身系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040及統括控制單元12050。又，作為統括控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052及車載網路I/F(interface，介面)12053。
驅動系統控制單元12010按照各種程式控制與車輛之驅動系統相關之裝置之動作。例如，驅動系統制單元12010係作為內燃機或驅動用馬達等用以產生車輛之驅動力之驅動力產生裝置、用以將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛之轉向角之轉向機構、及產生車輛之制動力之制動裝置等的控制裝置而發揮功能。
車身系統控制單元12020按照各種程式控制裝配於車體之各種裝置之動作。例如，車身系統控制單元12020作為無鑰匙進入系統(keyless entry system)、智慧鑰匙系統、電動車窗裝置、或者頭燈、倒行燈(back lamp)、刹車燈、轉向燈或霧燈等各種燈之控制裝置發揮功能。於此情形時，對車身系統控制單元12020，可輸入自取代鑰匙之手持機發送之電波或各種開關之信號。車身系統控制單元12020受理該等電波或信號之輸入，控制車輛之門鎖裝置、電動車窗裝置及燈等。
車外資訊檢測單元12030檢測搭載有車輛控制系統12000之車輛之外部之資訊。例如，於車外資訊檢測單元12030連接有攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，並且接收所拍攝之圖像。車外資訊檢測單元12030亦可基於所接收到之圖像而進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031係接收光並輸出與該光之受光量相應之電氣信號之光感測器。攝像部12031既可以圖像之形式輸出電氣信號，亦可以測距之資訊之形式輸出電氣信號。又，攝像部12031所接收之光可為可見光，亦可為紅外線等非可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040，例如連接有檢測駕駛者之狀態之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041例如包含拍攝駕駛者之相機，車內資訊檢測單元12040可基於自駕駛者狀態檢測部12041輸入之檢測資訊，算出駕駛者之疲勞程度或專注程度，亦可辨別駕駛者是否瞌睡。
微電腦12051可基於利用車外資訊檢測單元12030或車內資訊檢測單元12040所獲取之車內外之資訊，而運算出驅動力產生裝置、轉向機構或制動裝置之控制目標值，並對驅動系統控制單元12010輸出控制指令。例如，微電腦12051能進行協調控制，目的在於實現包含車輛之碰撞避讓或者衝擊緩和、基於車間距離之追隨行駛、車速維持行駛、車輛之碰撞警告或車輛之車道偏離警告等之ADAS(Advanced Driver Assistance System，先進駕駛輔助系統)之功能。
又，微電腦12051可藉由基於由車外資訊檢測單元12030或車內資訊檢測單元12040所獲取之車輛之周圍之資訊控制驅動力產生裝置、轉向機構或制動裝置等，而進行目的在於不藉由駕駛者之操作而自主地行駛之自動駕駛等之協調控制。
又，微電腦12051可基於利用車外資訊檢測單元12030所獲取之車外之資訊，對車身系統控制單元12020輸出控制指令。例如，微電腦12051可根據利用車外資訊檢測單元12030所偵測到之先行車或對向車之位置控制頭燈，進行將遠光切換為近光等目的在於謀求防眩之協調控制。
聲音圖像輸出部12052對車輛之搭乘者或車外，向可視覺地或聽覺地通知資訊之輸出裝置傳送聲音及圖像中之至少一者之輸出信號。於圖95之例中，作為輸出裝置，例示有音響揚聲器12061、顯示部12062及儀錶板12063。顯示部12062例如亦可包含內置顯示器及抬頭顯示器之至少一者。
圖96係表示攝像部12031之設置位置之例之圖。
於圖96中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105例如設置於車輛12100之前鼻(front nose)、側鏡、後保險杠(rear bumper)、後門(back door)及車廂內之前窗玻璃之上部等位置。配備於前鼻之攝像部12101及配備於車廂內之前窗玻璃之上部之攝像部12105主要獲取車輛12100之前方之圖像。配備於側鏡之攝像部12102、12103主要獲取車輛12100之側方之圖像。配備於後保險杠或後門之攝像部12104主要獲取車輛12100之後方之圖像。由攝像部12101及12105獲取之前方之圖像主要被用於檢測先行車輛、或行人、障礙物、信號燈、交通標識或車道等。
再者，圖96中示出攝像部12101至12104之攝影範圍之一例。攝像範圍12111表示設置於前鼻之攝像部12101之攝像範圍，攝像範圍12112、12113表示分別設置於側鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險杠或後門之攝像部12104之攝像範圍。例如，藉由使由攝像部12101至12104拍攝之圖像資料重疊，可獲得自上方觀察車輛12100而得之俯瞰圖像。
攝像部12101至12104中之至少一者亦可具有獲取距離資訊之功能。例如，攝像部12101至12104中之至少一者既可為包含複數個攝像元件之立體相機，亦可為具有相位差檢測用像素之攝像元件。
例如，微電腦12051係基於自攝像部12101至12104獲得之距離資訊，求出與攝像範圍12111至12114內之各立體物相距之距離、及該距離之時間變化(相對於車輛12100之相對速度)，藉此，尤其是可利用處於車輛12100之前進路徑上之最近之立體物，抽選於與車輛12100大致相同之方向上以特定速度(例如0 km/h以上)行駛之立體物作為先行車。進而，微電腦12051可設定在先行車之近前應預先確保之車間距離，進行自動刹車控制(亦包含追隨停止控制)或自動加速控制(亦包含追隨發動控制)等。如此，可進行目的在於不藉由駕駛者之操作而自主地行駛之自動駕駛等之協調控制。
例如，微電腦12051基於自攝像部12101至12104獲得之距離資訊，將與立體物相關之立體物資料分類為二輪車、普通車輛、大型車輛、行人、電線桿等其他立體物並進行抽選，而用於障礙物之自動避讓。例如，微電腦12051係將車輛12100之周邊之障礙物識別為車輛12100之駕駛者可視認之障礙物及難以視認之障礙物。而且，微電腦12051係對表示與各障礙物之碰撞之危險度之碰撞風險進行判斷，於碰撞風險為設定值以上且有可能碰撞之狀況時，經由音響揚聲器12061或顯示部12062對駕駛者輸出警報，或經由驅動系統制單元12010進行強制減速或避讓轉向，藉此可進行用於碰撞避讓之駕駛支援。
攝像部12101至12104中之至少一者亦可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判定攝像部12101至12104之攝像圖像中是否存在行人而辨識行人。該行人之辨識例如藉由如下程序進行：抽選作為紅外線相機之攝像部12101至12104之攝像圖像之特徵點；及對表示物體之輪廓之一系列之特徵點進行圖案匹配處理而判斷是否為行人。當微電腦12051判定攝像部12101至12104之攝像圖像中存在行人，且辨識出行人時，聲音圖像輸出部12052以對該被辨識出之行人疊合顯示用於強調之方形輪廓線之方式控制顯示部12062。又，聲音圖像輸出部12052亦可以將表示行人之圖符等顯示於所期望之位置之方式控制顯示部12062。
以上，對可應用本發明之技術之車輛控制系統之一例進行了說明。本發明之技術可應用於以上所說明之構成中之攝像部12031。具體而言，例如藉由將圖1所示之受光元件1應用於攝像部12031，可提高感度等特性。
本技術之實施形態並不限定於上述實施形態，可於不脫離本技術之主旨之範圍內進行各種變更。
例如，當然亦可將以上所說明之2個以上之實施形態適當組合。即，例如可根據優先考慮像素之感度等哪一特性，適當地選擇設置於像素內之信號提取部之個數或配置位置、信號提取部之形狀或是否設為共有構造，晶載透鏡之有無、像素間遮光部之有無、分離區域之有無、晶載透鏡或基板之厚度、基板之種類或膜設計、針對光入射面之偏壓之有無、反射構件之有無等。
又，於上述實施形態中，對使用電子作為信號載子之例進行了說明，但亦可使用藉由光電轉換產生之電洞作為信號載子。於此種情形時，只要用以檢測信號載子之電荷檢測部包含P+半導體區域，用以使基板內產生電場之電壓施加部包含N+半導體區域，且於設置於信號提取部之電荷檢測部中檢測出作為信號載子之電洞便可。
根據本技術，藉由將CAPD感測器設為背面照射型之受光元件之構成，可提高測距特性。
再者，上述實施形態記載了對形成於基板61之P+半導體區域73施加直接電壓，藉由所產生之電場使經光電轉換之電荷移動之驅動方式，但本技術並不限定於該驅動方式，亦可應用於其他驅動方式。例如，亦可為如下驅動方式：使用形成於基板61之第1及第2傳輸電晶體及第1及第2浮動擴散區域，將藉由對第1及第2傳輸電晶體之閘極分別施加特定之電壓而經光電轉換之電荷分別經由第1傳輸電晶體分配並蓄積於第1浮動擴散區域，或經由第2傳輸電晶體分配並蓄積於第2浮動擴散區域。於此情形時，形成於基板61之第1及第2傳輸電晶體分別作為對閘極施加特定之電壓之第1及第2電壓施加部發揮功能，形成於基板61之第1及第2浮動擴散區域分別作為檢測藉由光電轉換產生之電荷之第1及第2電荷檢測部發揮功能。
又，換言之，於對形成於基板61之P+半導體區域73施加直接電壓，使利用所產生之電場進行了光電轉換之電荷移動之驅動方式中，設為第1及第2電壓施加部之2個P+半導體區域73係被施加特定之電壓之控制節點，設為第1及第2電荷檢測部之2個N+半導體區域71係檢測電荷之檢測節點。於對形成於基板61之第1及第2傳輸電晶體之閘極施加特定之電壓，使經光電轉換之電荷分配並蓄積於第1浮動擴散區域或第2浮動擴散區域之驅動方式中，第1及第2傳輸電晶體之閘極為被施加特定之電壓之控制節點，形成於基板61之第1及第2浮動擴散區域為檢測電荷之檢測節點。
又，本說明書中所記載之效果僅為說明或例示者而非限定性者，亦可具有其他效果。
再者，本技術亦可採用如下所述之構成。 (1) 一種受光元件，其具備受光區域及分離部， 該受光區域具有： 第1電壓施加部，其被施加第1電壓； 第1電荷檢測部，其設置於上述第1電壓施加部之周圍； 第2電壓施加部，其被施加與上述第1電壓不同之第2電壓；及 第2電荷檢測部，其設置於上述第2電壓施加部之周圍； 該分離部配置於相互鄰接之上述受光區域之交界，且將上述受光區域分離。 (2) 如(1)所記載之受光元件，其進而具備： 晶載透鏡； 配線層；及 半導體層，其配置於上述晶載透鏡與上述配線層之間；且 上述受光區域及上述分離部形成於上述半導體層。 (3) 如(2)所記載之受光元件，其中 上述配線層至少具有具備反射構件之一層， 上述反射構件係以於俯視下與上述第1電荷檢測部或上述第2電荷檢測部重疊之方式設置。 (4) 如(2)所記載之受光元件，其中 上述配線層至少具有具備遮光構件之一層， 上述遮光構件係以於俯視下與上述第1電荷檢測部或上述第2電荷檢測部重疊之方式設置。 (5) 如(2)至(4)中任一項所記載之受光元件，其進而具有電晶體區域， 該電晶體區域設置有連接於上述第1電荷檢測部之電晶體、及連接於上述第2電荷檢測部之電晶體。 (6) 如(5)所記載之受光元件，其中 於俯視下，上述分離部設置於與上述電晶體區域不同之區域。 (7) 如(5)或(6)所記載之受光元件，其中 上述分離部設置於上述電晶體區域之兩端之位置。 (8) 如(1)至(7)中任一項所記載之受光元件，其中 於俯視下，上述受光區域由上述分離部包圍。 (9) 如(2)至(7)中任一項所記載之受光元件，其中 上述晶載透鏡係以上述晶載透鏡之光軸位置成為由上述分離部包圍之區域之大致中心位置之方式配置。 (10) 如(2)至(7)中任一項所記載之受光元件，其中 上述晶載透鏡係以上述晶載透鏡之光軸位置成為上述第1電荷檢測部與上述第2電荷檢測部之大致中間之位置之方式配置。 (11) 如(1)至(10)中任一項所記載之受光元件，其中 於上述受光區域，形成有複數個上述第1電壓施加部及上述第1電荷檢測部、以及上述第2電壓施加部及上述第2電荷檢測部。 (12) 如(2)至(7)中任一項所記載之受光元件，其中 上述分離部係以貫通上述半導體層之方式形成。 (13) 如(2)至(7)中任一項所記載之受光元件，其中 上述分離部自上述半導體層之上述配線層側之面形成至特定深度為止。 (14) 如(2)至(7)中任一項所記載之受光元件，其中 上述分離部自上述半導體層之上述晶載透鏡側之面形成至特定深度為止。 (15) 如(14)所記載之受光元件，其中 於上述半導體層之上述配線層側之面與上述分離部之間形成有氧化膜。 (16) 如(1)至(15)中任一項所記載之受光元件，其中 上述分離部至少由氧化膜形成。 (17) 如(1)至(15)中任一項所記載之受光元件，其中 上述分離部至少由固定電荷膜形成。 (18) 如(1)至(15)中任一項所記載之受光元件，其中 上述分離部至少由金屬材料形成。 (19) 如(1)至(15)中任一項所記載之受光元件，其中 上述分離部至少由N型半導體區域或P型半導體區域形成。 (20) 如(2)至(7)中任一項所記載之受光元件，其中 上述半導體層係P型半導體層， 上述分離部至少由N型半導體區域形成，對上述N型半導體區域施加電壓，該電壓為施加至上述半導體層之電壓以上。 (21) 如(1)至(20)中任一項所記載之受光元件，其中 於上述受光區域未形成氧化膜。 (22) 如(2)至(7)中任一項所記載之受光元件，其中 上述第1電壓施加部及上述第2電壓施加部分別包含形成於上述半導體層之第1 P型半導體區域及第2 P型半導體區域。 (23) 如(2)至(7)中任一項所記載之受光元件 上述第1電壓施加部及上述第2電壓施加部分別包含形成於上述半導體層之第1傳輸電晶體及第2傳輸電晶體。 (24) 一種測距模組，其具備： 受光元件； 光源，其照射亮度週期性地發生變動之照射光；及 發光控制部，其控制上述照射光之照射時序；且 上述受光元件具備受光區域及分離部， 該受光區域具有：第1電壓施加部，其被施加第1電壓； 第1電荷檢測部，其設置於上述第1電壓施加部之周圍； 第2電壓施加部，其被施加與上述第1電壓不同之第2電壓；及 第2電荷檢測部，其設置於上述第2電壓施加部之周圍； 該分離部配置於相互鄰接之上述受光區域之交界，且將上述受光區域分離。
1:受光元件 20:像素陣列部 21:抽頭驅動部 22:垂直驅動部 23:行處理部 24:水平驅動部 25:系統控制部 28:像素驅動線 29:垂直信號線 29A:垂直信號線 29B:垂直信號線 30:電壓供給線 31:信號處理部 32:資料儲存部 51:像素 61:基板 62:晶載透鏡 63:像素間遮光膜 63-1:像素間遮光膜 63-2:像素間遮光膜 64:氧化膜 65-1:信號提取部 65-2:信號提取部 66:固定電荷膜 71:N+半導體區域 71-1:N+半導體區域 71-2:N+半導體區域 72-1:N-半導體區域 72-2:N-半導體區域 73:P+半導體區域 73-1:P+半導體區域 73-2:P+半導體區域 74-1:P-半導體區域 74-2:P-半導體區域 75-1:分離部 75-2:分離部 101:PD 102:配線 103:配線 104:PD 105:配線 106:配線 111:PD 112:信號提取部 113:配線 114:配線 115:PD 116:信號提取部 117:配線 118:配線 141:基板 142:基板 152:配線層 153:像素間遮光部 154:晶載透鏡 171:基板 172:基板 201-1:N+半導體區域 201-2:N+半導體區域 202-1:P+半導體區域 202-2:P+半導體區域 231:P+半導體區域 232-1:N+半導體區域 232-2:N+半導體區域 233:P+半導體區域 234-1:N+半導體區域 234-2:N+半導體區域 261:N+半導體區域 262-1:P+半導體區域 262-2:P+半導體區域 263:N+半導體區域 264-1:P+半導體區域 264-2:P+半導體區域 291-1:像素 291-2:像素 291-3:像素 301:P+半導體區域 302:N+半導體區域 303:信號提取部 304:P+半導體區域 305:N+半導體區域 331-1:信號提取部 331-2:信號提取部 331-3:信號提取部 331-4:信號提取部 341:P+半導體區域 342:N+半導體區域 371:信號提取部 372:信號提取部 381:P+半導體區域 382-1:N+半導體區域 382-2:N+半導體區域 383:P+半導體區域 384-1:N+半導體區域 384-2:N+半導體區域 411:晶載透鏡 441:分離區域 441-1:分離區域 441-2:分離區域 471:分離區域 471-1:分離區域 471-2:分離區域 501:基板 531:基板 561:基板 601:P+半導體區域 631:反射構件 671:P井區域 672-1:分離部 672-2:分離部 701:P井區域 721:傳輸電晶體 721A:傳輸電晶體 721B:傳輸電晶體 722:FD 722A:FD 722B:FD 723:重設電晶體 723A:重設電晶體 723B:重設電晶體 724:放大電晶體 724A:放大電晶體 724B:放大電晶體 725:選擇電晶體 725A:選擇電晶體 725B:選擇電晶體 726A:定電流源電路部 726B:定電流源電路部 727:附加電容 727A:附加電容 727B:附加電容 728:切換電晶體 728A:切換電晶體 728B:切換電晶體 741:電壓供給線 741-1:電壓供給線 741-2:電壓供給線 811:多層配線層 812:層間絕緣膜 813:電源線 814:電壓施加配線 815:反射構件 816:電壓施加配線 817:控制線 821:增大部 822:曲面部 831:像素電晶體配線區域 832:接地線 833:電源線 834:接地線 841:控制線 842:控制線 843:控制線 844:控制線 851:控制線區域 852:電容區域 861～864:區域 911:半導體基板 912:支持基板 921:第1半導體基板 922:第2半導體基板 931:第1半導體基板 932:第2半導體基板 951:像素陣列區域 952:控制電路 953:邏輯電路 954:區域控制電路 1001:貫通電極 1002:絕緣膜 1011:電壓施加配線 1041:電晶體 1041A:電晶體 1041B:電晶體 1051:有效像素區域 1071:透明導電膜 1101:像素間遮光部 1101-1:像素間遮光部 1101-2:像素間遮光部 1101-3:像素間遮光部 1101-4:像素間遮光部 1131-1:絕緣膜 1131-2:絕緣膜 1132:周邊電路部 1133:有效像素區域 1134:OPB像素區域 1135:電壓施加配線 1136:貫通電極 1137:絕緣膜 1138-1:電壓施加配線 1138-2:電壓施加配線 1161:接點 1161-1:接點 1161-2:接點 1161-3:接點 1161-4:接點 1191:P+半導體區域 1221:像素分離部 1251:晶載透鏡 1252:氧化膜 1253:固定電荷膜 1253A:固定電荷膜 1254:受光區域 1281:像素分離部 1311:氧化膜 1312:固定電荷膜 1341:像素分離部 1371:氧化膜 1372:固定電荷膜 1401:像素分離部 1431:晶載透鏡 1432:氧化膜 1433:固定電荷膜 1461:像素分離部 1481:晶載透鏡 1482:氧化膜 1483:固定電荷膜 1511:像素分離部 1541:晶載透鏡 1542:氧化膜 1543:固定電荷膜 1571:像素分離部 1601:像素分離部 1641:N型半導體區域 1701:像素分離部 1731:氧化膜 1732:固定電荷膜 1733:氧化膜 1761:像素分離部 1801:氧化膜 1802:固定電荷膜 1803:氧化膜 1804:固定電荷膜 5000:測距模組 5011:發光部 5012:發光控制部 5013:受光部 12000:車輛控制系統 12001:通信網路 12010:驅動系統控制單元 12020:車身系統控制單元 12030:車外資訊檢測單元 12031:攝像部 12040:車內資訊檢測單元 12041:駕駛者狀態檢測部 12050:統括控制單元 12051:微電腦 12052:聲音圖像輸出部 12053:車載網路I/F 12061:音響揚聲器 12062:顯示部 12063:儀錶板 12101:攝像部 12102、12103:攝像部 12104:攝像部 12105:攝像部 12111:攝像範圍 12112、12113:攝像範圍 12114:攝像範圍 DET0:蓄積電荷 DET1:蓄積電荷 FDG:驅動信號 M1:金屬膜 M2:金屬膜 M3:金屬膜 M4:金屬膜 M5:金屬膜 MIX0:電壓(第1電壓) MIX1:電壓(第2電壓) R11:區域 R12:區域 R21:區域 RST:驅動信號 SEL:選擇信號 TA:第1抽頭 TB:第2抽頭 Tr:像素電晶體 TRG:傳輸驅動信號
圖1係表示受光元件之構成例之方塊圖。 圖2係表示像素之構成例之圖。 圖3係表示像素之信號提取部之部分之構成例的圖。 圖4係對感度提高進行說明之圖。 圖5係對電荷分離效率之提高進行說明之圖。 圖6係對電子之提取效率之提高進行說明之圖。 圖7係說明正面照射型之信號載子之移動速度之圖。 圖8係說明背面照射型之信號載子之移動速度之圖。 圖9係表示像素之信號提取部之部分之另一構成例的圖。 圖10係說明像素與晶載透鏡之關係之圖。 圖11係表示像素之信號提取部之部分之另一構成例的圖。 圖12係表示像素之信號提取部之部分之另一構成例的圖。 圖13係表示像素之信號提取部之部分之另一構成例的圖。 圖14係表示像素之信號提取部之部分之另一構成例的圖。 圖15係表示像素之信號提取部之部分之另一構成例的圖。 圖16係表示像素之另一構成例之圖。 圖17係表示像素之另一構成例之圖。 圖18係表示像素之另一構成例之圖。 圖19係表示像素之另一構成例之圖。 圖20係表示像素之另一構成例之圖。 圖21係表示像素之另一構成例之圖。 圖22係表示像素之另一構成例之圖。 圖23係表示像素之另一構成例之圖。 圖24係表示像素之另一構成例之圖。 圖25係表示像素之另一構成例之圖。 圖26係表示像素之另一構成例之圖。 圖27A、B係表示像素之另一構成例之圖。 圖28係表示像素之另一構成例之圖。 圖29係表示像素之另一構成例之圖。 圖30係表示像素之另一構成例之圖。 圖31係表示像素之等效電路之圖。 圖32係表示像素之其他等效電路之圖。 圖33A、B係表示採用週期性(Periodic)配置之電壓供給線之配置例之圖。 圖34A、B係表示採用鏡像(Mirror)配置之電壓供給線之配置例之圖。 圖35A、B係說明週期性配置與鏡像配置之特性之圖。 圖36係第14實施形態中之複數個像素之剖視圖。 圖37係第14實施形態中之複數個像素之剖視圖。 圖38係第9實施形態中之複數個像素之剖視圖。 圖39係第9實施形態之變化例1之複數個像素之剖視圖。 圖40係第15實施形態中之複數個像素之剖視圖。 圖41係第10實施形態中之複數個像素之剖視圖。 圖42A～C係說明多層配線層之5層金屬膜之圖。 圖43A、B係說明多層配線層之5層金屬膜之圖。 圖44A～C係說明多晶矽層之圖。 圖45A～C係表示形成於金屬膜之反射構件之變化例之圖。 圖46A、B係表示形成於金屬膜之反射構件之變化例之圖。 圖47A～C係說明受光元件之基板構成之圖。 圖48係複數個像素之剖視圖。 圖49係表示像素之等效電路之圖。 圖50係對信號提取部之驅動進行說明之圖。 圖51係複數個像素之剖視圖。 圖52係自與基板之面垂直之方向觀察像素所得之圖。 圖53係複數個像素之剖視圖。 圖54係對信號提取部之驅動進行說明之圖。 圖55係自與基板之面垂直之方向觀察像素所得之圖。 圖56係複數個像素之剖視圖。 圖57係對信號提取部之驅動進行說明之圖。 圖58係自與基板之面垂直之方向觀察像素所得之圖。 圖59係複數個像素之剖視圖。 圖60係複數個像素之剖視圖。 圖61係自與基板之面垂直之方向觀察像素所得之圖。 圖62係複數個像素之剖視圖。 圖63係複數個像素之剖視圖。 圖64係自與基板之面垂直之方向觀察像素所得之圖。 圖65係複數個像素之剖視圖。 圖66係複數個像素之剖視圖。 圖67係自與基板之面垂直之方向觀察像素所得之圖。 圖68係複數個像素之剖視圖。 圖69係複數個像素之剖視圖。 圖70係自與基板之面垂直之方向觀察像素所得之圖。 圖71係複數個像素之剖視圖。 圖72係複數個像素之剖視圖。 圖73係自與基板之面垂直之方向觀察像素所得之圖。 圖74係複數個像素之剖視圖。 圖75係複數個像素之剖視圖。 圖76係自與基板之面垂直之方向觀察像素所得之圖。 圖77係複數個像素之剖視圖。 圖78係複數個像素之剖視圖。 圖79係自與基板之面垂直之方向觀察像素所得之圖。 圖80係複數個像素之剖視圖。 圖81係複數個像素之剖視圖。 圖82係自與基板之面垂直之方向觀察像素所得之圖。 圖83係複數個像素之剖視圖。 圖84係複數個像素之剖視圖。 圖85係自與基板之面垂直之方向觀察像素所得之圖。 圖86係複數個像素之剖視圖。 圖87係複數個像素之剖視圖。 圖88係自與基板之面垂直之方向觀察像素所得之圖。 圖89係複數個像素之剖視圖。 圖90係複數個像素之剖視圖。 圖91係自與基板之面垂直之方向觀察像素所得之圖。 圖92係複數個像素之剖視圖。 圖93係複數個像素之剖視圖。 圖94係表示測距模組之構成例之方塊圖。 圖95係表示車輛控制系統之概略性構成之一例之方塊圖。 圖96係表示車外資訊檢測部及攝像部之設置位置之一例之說明圖。
51:像素
65-1:信號提取部
65-2:信號提取部
71-1:N+半導體區域
71-2:N+半導體區域
73-1:P+半導體區域
73-2:P+半導體區域
831:像素電晶體配線區域
1221:像素分離部

Claims (24)

  1. 一種受光元件，其具備受光區域及分離部， 該受光區域具有： 第1電壓施加部，其被施加第1電壓； 第1電荷檢測部，其設置於上述第1電壓施加部之周圍； 第2電壓施加部，其被施加與上述第1電壓不同之第2電壓；及 第2電荷檢測部，其設置於上述第2電壓施加部之周圍； 該分離部配置於相互鄰接之上述受光區域之交界，且將上述受光區域分離。
  2. 如請求項1之受光元件，其進而具備： 晶載透鏡； 配線層；及 半導體層，其配置於上述晶載透鏡與上述配線層之間；且 上述受光區域及上述分離部形成於上述半導體層。
  3. 如請求項2之受光元件，其中 上述配線層至少具有具備反射構件之一層， 上述反射構件係以於俯視下與上述第1電荷檢測部或上述第2電荷檢測部重疊之方式設置。
  4. 如請求項2之受光元件，其中 上述配線層至少具有具備遮光構件之一層， 上述遮光構件係以於俯視下與上述第1電荷檢測部或上述第2電荷檢測部重疊之方式設置。
  5. 如請求項2之受光元件，其 進而具有電晶體區域，該電晶體區域設置有連接於上述第1電荷檢測部之電晶體、及連接於上述第2電荷檢測部之電晶體。
  6. 如請求項5之受光元件，其中 於俯視下，上述分離部設置於與上述電晶體區域不同之區域。
  7. 如請求項5之受光元件，其中 上述分離部設置於上述電晶體區域之兩端之位置。
  8. 如請求項1之受光元件，其中 於俯視下，上述受光區域由上述分離部包圍。
  9. 如請求項2之受光元件，其中 上述晶載透鏡係以上述晶載透鏡之光軸位置成為由上述分離部包圍之區域之大致中心位置之方式配置。
  10. 如請求項2之受光元件，其中 上述晶載透鏡係以上述晶載透鏡之光軸位置成為上述第1電荷檢測部與上述第2電荷檢測部之大致中間之位置之方式配置。
  11. 如請求項1之受光元件，其中 於上述受光區域，形成有複數個上述第1電壓施加部及上述第1電荷檢測部、以及上述第2電壓施加部及上述第2電荷檢測部。
  12. 如請求項2之受光元件，其中 上述分離部係以貫通上述半導體層之方式形成。
  13. 如請求項2之受光元件，其中 上述分離部自上述半導體層之上述配線層側之面形成至特定深度為止。
  14. 如請求項2之受光元件，其中 上述分離部自上述半導體層之上述晶載透鏡側之面形成至特定深度為止。
  15. 如請求項14之受光元件，其中 於上述半導體層之上述配線層側之面與上述分離部之間形成有氧化膜。
  16. 如請求項1之受光元件，其中 上述分離部至少由氧化膜形成。
  17. 如請求項1之受光元件，其中 上述分離部至少由固定電荷膜形成。
  18. 如請求項1之受光元件，其中 上述分離部至少由金屬材料形成。
  19. 如請求項1之受光元件，其中 上述分離部至少由N型半導體區域或P型半導體區域形成。
  20. 如請求項2之受光元件，其中 上述半導體層係P型半導體層， 上述分離部至少由N型半導體區域形成，對上述N型半導體區域施加電壓，該電壓為施加至上述半導體層之電壓以上。
  21. 如請求項1之受光元件，其中 於上述受光區域未形成氧化膜。
  22. 如請求項2之受光元件，其中 上述第1電壓施加部及上述第2電壓施加部分別包含形成於上述半導體層之第1 P型半導體區域及第2 P型半導體區域。
  23. 如請求項2之受光元件，其中 上述第1電壓施加部及上述第2電壓施加部分別包含形成於上述半導體層之第1傳輸電晶體及第2傳輸電晶體。
  24. 一種測距模組，其具備： 受光元件； 光源，其照射亮度週期性地發生變動之照射光；及 發光控制部，其控制上述照射光之照射時序；且 上述受光元件具備受光區域及分離部， 該受光區域具有： 第1電壓施加部，其被施加第1電壓； 第1電荷檢測部，其設置於上述第1電壓施加部之周圍； 第2電壓施加部，其被施加與上述第1電壓不同之第2電壓；及 第2電荷檢測部，其設置於上述第2電壓施加部之周圍； 該分離部配置於相互鄰接之上述受光區域之交界，且將上述受光區域分離。
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