WO2019087764A1 - 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器 - Google Patents

裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器 Download PDF

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高地　泰三
雄一 山本
齋藤　卓
悟 脇山
大塚　洋一
駒井　尚紀
香織 瀧本
匡 飯島
雅希 羽根田
昌也 長田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a backside illuminated solid-state imaging device, a method of manufacturing the backside illuminated solid-state imaging device, an imaging device, and an electronic device, and in particular, a backside illuminated solid-state imaging device capable of reducing manufacturing costs,
  • the present invention relates to a method of manufacturing a back-illuminated solid-state imaging device, an imaging device, and an electronic device.
  • the solid-state imaging device has high image quality in the form of high vision, 4k ⁇ 2k high vision, and a spur slow motion function, and accordingly, the number of pixels increases, and a high frame rate and high gradation are achieved.
  • connection terminals If high-speed transmission is performed with a small number of connection terminals, the signal rate per connection terminal increases, the difficulty level for impedance matching of high-speed transmission paths increases, the clock frequency increases, and loss also increases. Power consumption increases.
  • connection terminals In order to avoid this, it is better to divide the transmission to reduce the signal rate by increasing the number of connection terminals. However, increasing the number of connection terminals increases the size of the package of each circuit because the terminals necessary for connection between the solid-state imaging device and the signal processing circuit in the subsequent stage and the memory circuit are arranged.
  • the signal processing circuit in the latter stage and the substrate of the electric wiring necessary for the memory circuit also need to be a laminated wiring with a finer wiring density, and the wiring path length becomes longer, and the power consumption increases accordingly.
  • the mounting substrate itself As the package of each circuit becomes larger, the mounting substrate itself also becomes larger, and finally, the configuration of the imaging device mounting the solid-state imaging device becomes larger.
  • the yield of each wafer to be stacked is also treated as a defect, the yield of wafers of the entire lamination becomes the product (multiplication) of the yield of each wafer Therefore, the yield is deteriorated and the cost is increased.
  • connection terminals can not be larger than that of WoW.
  • connection since connection is performed in the mounting process, when the number of connection terminals increases, the yield due to the connection decreases and the cost increases.
  • the connection of the mounting process is also joined individually, the time taken for the connection becomes long, and the process cost increases.
  • the present disclosure has been made in view of such a situation, and in particular, can reduce the manufacturing cost of a solid-state imaging device.
  • the solid-state imaging device includes a first semiconductor device having an imaging device that generates a pixel signal in units of pixels, and a signal processing circuit necessary for signal processing of the pixel signal embedded by an embedding member.
  • the second semiconductor element, the first semiconductor element, and a wire electrically connecting the second semiconductor element, and the first semiconductor element and the second semiconductor element And a backside illuminated solid-state imaging device stacked by oxide film bonding.
  • the first semiconductor device may be larger than the second semiconductor device.
  • the first semiconductor device may be smaller than the second semiconductor device.
  • the signal processing circuit includes a first signal processing circuit and a second signal processing circuit
  • the second semiconductor element includes the first signal processing circuit and the second signal processing.
  • the circuits may be arranged horizontally and embedded by the embedding member.
  • the signal processing circuit may include a first signal processing circuit and a second signal processing circuit, and the wiring includes a first wiring and a second wiring.
  • a semiconductor element may be included, and the first wiring is electrically connected to the first semiconductor element and the second semiconductor element, and the second wiring is connected to the first wiring.
  • the second semiconductor element is electrically connected to the third semiconductor element, and the second semiconductor element and the third semiconductor element are stacked by oxide film bonding be able to.
  • the wiring can be a CuCu junction.
  • the wires can be electrically connected through through vias.
  • the wiring can be electrically connected through a through via formed from the imaging surface side of the imaging device.
  • the wiring can be electrically connected through a through via formed from the surface opposite to the imaging surface of the imaging device.
  • the embedded member may be an oxide film.
  • the embedded member may be an organic material.
  • the signal processing circuit may be laid out so as to minimize a gap between the signal processing circuits, and may be embedded by the embedded member made of an organic material.
  • a dummy circuit including a dummy wiring which is a semiconductor element, can be embedded by the embedding member.
  • a heat dissipation member which emits heat and is formed of a member higher than a predetermined thermal conductivity is stacked. be able to.
  • the heat dissipating member may include SiC, AIN, SIN, Cu, Al, and C.
  • the heat dissipation member may include a water channel for circulating the cooling water.
  • the signal processing circuit may include a logic circuit, a memory circuit, a power supply circuit, an image signal compression circuit, a clock circuit, and an optical communication conversion circuit.
  • the signal processing circuit may be embedded in the first semiconductor element by the embedding member.
  • the signal processing circuit may be partially embedded in the first semiconductor element after being positioned and brought into contact with the first semiconductor element, and gradually joined from the peripheral part of the abutted part.
  • the part of the signal processing circuit may include an end and an end of the signal processing circuit.
  • the signal processing circuit can be smaller than the first semiconductor element.
  • a portion of the signal processing circuit is positioned and brought into contact with the second semiconductor element, and the signal processing circuit is gradually bonded from a portion around the portion brought into contact with the second semiconductor element and then embedded by the embedding member.
  • the part of the signal processing circuit may include an end and an end of the signal processing circuit.
  • a first semiconductor element having an imaging element that generates a pixel signal in pixel units, and a signal processing circuit necessary for signal processing of the pixel signal are embedded by an embedding member.
  • a second semiconductor element, the first semiconductor element, and a wire electrically connecting the second semiconductor element, and the first semiconductor element and the second semiconductor A device is a method of manufacturing a backside illuminated solid-state imaging device stacked by oxide film bonding, which comprises a first wafer having the imaging device formed by a semiconductor process, and the signal formed by the semiconductor process Among the processing circuits, the signal processing circuit determined to be non-defective by electrical inspection is rearranged, and a second wafer embedded by the embedding member is the first semiconductor element; After wiring between the serial second semiconductor elements are stacked with the oxide film bonded so as to be electrically connected, a method of manufacturing a back-illuminated solid-state imaging device to be singulated.
  • An imaging device includes a first semiconductor element including an imaging element that generates a pixel signal in units of pixels, and a second semiconductor element in which a signal processing circuit necessary for signal processing of the pixel signal is embedded. And a wire electrically connecting the first semiconductor device and the second semiconductor device, the first semiconductor device and the second semiconductor device comprising: It is an imaging device provided with a backside illumination type solid-state imaging device stacked by oxide film bonding.
  • An electronic device includes a first semiconductor element including an imaging element that generates a pixel signal in units of pixels, and a second semiconductor element in which a signal processing circuit necessary for signal processing of the pixel signal is embedded. And a wire electrically connecting the first semiconductor device and the second semiconductor device, the first semiconductor device and the second semiconductor device comprising: It is an electronic device provided with a backside illumination type solid-state imaging device stacked by oxide film bonding.
  • a first semiconductor element having an imaging device that generates a pixel signal in units of pixels, and a second semiconductor in which a signal processing circuit necessary for signal processing of the pixel signal is embedded by an embedding member.
  • the elements are electrically connected by a wire, and the first semiconductor element and the second semiconductor element are stacked by oxide film bonding.
  • WoW for example, as shown in FIG. 1, is a technology in which circuits including an IC such as a solid-state imaging device, a signal processing circuit, and a memory circuit are bonded and stacked in a wafer state.
  • IC such as a solid-state imaging device
  • signal processing circuit for example, as shown in FIG. 1
  • memory circuit for example, as shown in FIG. 1, is a technology in which circuits including an IC such as a solid-state imaging device, a signal processing circuit, and a memory circuit are bonded and stacked in a wafer state.
  • a wafer W1 in which a plurality of solid-state imaging devices 11 are formed, a wafer W2 in which a plurality of memory circuits 12 are formed, and a wafer W3 in which a plurality of logic circuits 13 are formed are precisely aligned.
  • the WoW which is bonded and stacked is schematically represented.
  • a solid-state imaging device as shown in FIG. 2 is formed.
  • the on-chip lens and the on-chip color filter 10 are stacked in this order from the top.
  • a wiring 21-1 electrically connecting the solid-state imaging device 11 and the memory circuit 12, and a wiring 21-electrically connecting the memory circuit 12 and the logic circuit 13. 2 enables connection at a fine pitch.
  • the area required for each of the stacked solid-state imaging device 11, the memory circuit 12, and the logic circuit 13 is different, and therefore, the memory circuit 12 in the drawing has a smaller area than the largest solid-state imaging device 11.
  • a space Z1 in which no circuit or wiring is formed is generated on the left and right.
  • a space Z2 in which neither the circuit nor the wiring is formed is generated on the left and right in the drawing of the logic circuit which has a smaller area than the memory circuit 12.
  • the spaces Z1 and Z2 are generated due to the different areas required for the solid-state imaging device 11, the memory circuit 12 and the logic circuit 13, and the largest area in FIG. Is a result of being stacked on the basis of the solid-state imaging device 11 that is required.
  • the yield of manufacturing the solid-state imaging device 1 is reduced, and as a result, the cost of manufacturing is increased.
  • FIG. 1 among the solid-state imaging device 11, the memory circuit 12, and the logic circuit 13 formed on each of the wafers W1 to W3, the configuration that becomes defective is represented by solid squares. That is, in FIG. 1, it is shown that two defects each are generated in each of the wafers W1 to W3.
  • the defects occurring in the solid-state imaging device 11, the memory circuit 12, and the logic circuit 13 formed on each of the wafers W1 to W3 do not necessarily occur at the same position. Therefore, as shown in FIG. 1, in the solid-state imaging device 1 formed by being stacked, six defects with crosses are generated on the wafer W1 of the solid-state imaging device 11. .
  • the memory circuit 12, and the logic circuit 13 are not defective.
  • Each of the parts is treated as six defects, and for each part, although only two pieces of yield are naturally required, the number of wafers is integrated, so that six pieces of yield are obtained.
  • the on-chip lens, the on-chip color filter 10, and the solid-state imaging device 11 are stacked from the top, and the memory circuit 12 and the logic circuit 13 are stacked in the same layer below it.
  • the support substrate 14 is provided and laminated. Further, the solid-state imaging device 11, the memory circuit 12 and the logic circuit 13 arranged in the same layer are electrically connected via the small bumps 31.
  • connection pitch d2 since it is difficult to form small bumps 31 and there is a limit to reducing the connection pitch d2 as shown in FIG. 3, it may be smaller than the connection pitch d1 of FIG. 2 when WoW is used. Can not.
  • the solid-state imaging device 1 of FIG. 3 stacked using the bumps can not have a large number of connection terminals as compared with the solid-state imaging device 1 of FIG. 2 stacked by WoW.
  • connection using bumps as in the solid-state imaging device 1 of FIG. 3 if the number of connection terminals is increased, bonding is performed in the mounting process, so that yield related to bonding occurs and cost is increased. It will Furthermore, since the connection of bumps in the mounting process is also an operation individually, the time for each process is long, and the process cost also increases.
  • the imaging device of the present disclosure reduces manufacturing costs from the viewpoints of logic collection, mounting cost, and process cost.
  • FIG. 4 is a view for explaining a structure in which a plurality of wafers are stacked by the WoW technology applied when manufacturing the solid-state imaging device of the present disclosure.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCDs Charge Coupled Device
  • a plurality of solid-state imaging devices 120 are formed by a semiconductor process.
  • a plurality of memory circuits 121 which are formed on the wafer 103 by the semiconductor process and separated into pieces and which are electrically inspected respectively and which are confirmed to be non-defective chips are rearranged on the wafer 102 .
  • a plurality of logic circuits 122 which are formed on the wafer 104 by the semiconductor process and separated into pieces and then subjected to electrical inspection and confirmed to be non-defective chips are rearranged on the wafer 102 .
  • FIG. 5 is a side sectional view of the upper stage and a diagram showing the horizontal arrangement relationship as viewed from the upper side of the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 in the lower stage.
  • the on-chip lens, the on-chip color filter 131, and the solid-state imaging device 120 are stacked from the top in the figure, and the memory circuit 121 and the logic circuit 122 are in the same layer below it. Are arranged and stacked on the left and right, and a support substrate 132 is formed therebelow. That is, as shown in the upper part of FIG. 5, the solid-state imaging device 111 of FIG. 5 includes a semiconductor element layer E1 formed of a solid-state imaging element 120 formed of a wafer 101, a memory circuit 121 formed on a wafer 102, and It comprises the semiconductor element layer E2 composed of the logic circuit 122.
  • the terminal 120 a on the memory circuit 121 is electrically connected to the terminal 121 a of the memory circuit 121 by the wiring 134 connected by CuCu connection.
  • the terminal 120 a on the logic circuit 122 is electrically connected to the terminal 122 a of the logic circuit 122 by the wiring 134 connected by the CuCu connection.
  • An oxide film 133 is filled in a space around the memory circuit 121 and the logic circuit 122 in the semiconductor element layer E2 in which the memory circuit 121 and the logic circuit 122 are formed.
  • the memory circuit 121 and the logic circuit 122 are embedded in the oxide film 133.
  • an oxide film bonding layer 135 is formed by oxide film bonding. It is joined. Furthermore, the oxide film bonding layer 135 is formed and bonded to the semiconductor circuit layer E2 of the memory circuit 121 and the logic circuit 122 and the support substrate 132 by oxide film bonding.
  • the memory circuit 121 and the logic circuit 122 are disposed so as to be included in the range in which the solid-state imaging device 120 of the uppermost layer is present. With such an arrangement, in the layers of the memory circuit 121 and the logic circuit 122, free space other than the memory circuit 121 and the logic circuit 122 can be reduced, which can improve the yield.
  • the memory circuit 121 and the logic circuit 122 are arranged within the range of the solid-state imaging device 120 as viewed from their respective top surfaces. Fine-tuned and rearranged.
  • FIG. 5 ⁇ Method of Manufacturing Solid-State Imaging Device of FIG. 5>
  • a method of manufacturing the solid-state imaging device 111 of FIG. 5 will be described with reference to FIGS. 6A to 6L show side sectional views of the solid-state imaging device 111.
  • the memory circuit 121 and the logic circuit are confirmed to be non-defective after electrical inspection is performed on the relocation substrate 151.
  • 122 are rearranged so as to have a layout as shown in the lower part of FIG.
  • the adhesive 152 is applied on the relocation substrate 151, and the memory circuit 121 and the logic circuit 122 are relocated and fixed on the relocation substrate 151 by the adhesive 152.
  • the upper surfaces of the memory circuit 121 and the logic circuit 122 shown in the side cross sectional view 6A are inverted so that the oxide film is formed.
  • the oxide bonding layer 135 is formed on the planarized support substrate 161, and the oxide bonding is performed.
  • the relocation substrate 151 is debonded together with the adhesive 152, peeled off, and removed.
  • the silicon layer of the memory circuit 121 and the upper surface portion in the figure of the logic circuit 122 is heightened to a height A which does not affect the device characteristics. make it thin.
  • an oxide film 133 functioning as an insulating film is formed, and a chip formed of the rearranged memory circuit 121 and logic circuit 122 is embedded.
  • the surface of the oxide film 133 is planarized at a height corresponding to the memory circuit 121 and the logic circuit 122.
  • the support substrate 171 is bonded with the oxide film bonding layer 135 formed on the planarized oxide film 133 by oxide film bonding.
  • the support substrate 171 is removed by being debonded or etched.
  • the memory circuit 121 and the logic circuit 122 are rearranged in the layout shown in the lower part of FIG. 5, buried with the insulating film of the oxide film 133, and planarized.
  • the wafer 102 with the oxide film bonding layer 135 formed on the uppermost surface is completed.
  • the wiring 134 from the terminal 121a of the memory circuit 121 and the terminal 122a of the logic circuit 122 in the wafer 102 and the terminal of the solid-state imaging device 120 in the wafer 101 Alignment is performed so that the wiring 134 from 120 a is properly opposed.
  • the wiring 134 from the terminal 121a of the memory circuit 121 and the terminal 122a of the logic circuit 122 in the wafer 102 and the terminal of the solid-state imaging device 120 in the wafer 101 are bonded to each other by WoW so that the wiring 134 from 120 a is connected by CuCu bonding.
  • the memory circuit 121 and the logic circuit 122 of the wafer 102 are electrically connected to the solid-state imaging device 120 of the wafer 101.
  • the silicon layer which is the upper layer in the drawing of the solid-state imaging device 120 is thinned.
  • the on-chip lens and the on-chip color filter 131 are provided on the solid-state imaging device 120 and separated into pieces. Is completed.
  • a solid-state imaging device 111 is manufactured which includes the first layer in which the solid-state imaging device 120 is formed, and the second layer in which the memory circuit 121 and the logic circuit 122 are formed.
  • connections between circuits of the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 are the same as WoW in which terminals are formed with fine wiring density by the semiconductor lithography technology. Since the number of connection terminals can be increased and the signal processing speed in each wiring can be reduced, the power consumption can be reduced.
  • the memory circuit 121 and the logic circuit to be connected are made as small as possible regardless of the chip size of the solid-state imaging device 120, and each has an island shape as shown in the lower part of FIG. Since placement can be performed, it is possible to improve the logic of the memory circuit 121 and the logic circuit 122 to be connected.
  • the solid-state imaging device 120 needs the minimum necessary pixel size for reacting to the optical light, and the manufacturing process of the solid-state imaging device 120 does not necessarily require the process of fine wiring. Process cost can be reduced.
  • the manufacturing process of the logic circuit 122 can reduce power consumption by using a state-of-the-art fine wiring process. Further, the logic of the memory circuit 121 and the logic circuit 122 can be improved. As a result, the cost of manufacturing the solid-state imaging device 111 can be reduced.
  • the chips can be rearranged on the wafer and bonded together, it is difficult to manufacture analog circuits such as power supply ICs and clocks, and circuits configured entirely different from the logic circuit 122 in the same wafer, or different processes. Even if there is a difference in wafer size, it is possible to stack on one chip.
  • the memory circuit 121 and the logic circuit 122 are used as circuits connected to the solid-state imaging device 120 , but a circuit related to control of the solid-state imaging device 120 and processing of imaged pixel signals Any circuit other than the memory circuit 121 and the logic circuit 122 may be used as long as it is a signal processing circuit required for the operation of the solid-state imaging device 120 such as a circuit related to the above.
  • the signal processing circuit required for the operation of the solid-state imaging device 120 may be, for example, a power supply circuit, an image signal compression circuit, a clock circuit, and an optical communication conversion circuit.
  • the solid-state imaging device 111 having a two-layer configuration in which the layer in which the solid-state imaging device 120 is formed and the layer in which the memory circuit 121 and the logic circuit 122 are rearranged has been described. It may be a solid-state imaging device 111 having a layer configuration.
  • FIG. 10 is a view for explaining a laminated structure of a wafer configured by the WoW technology applied when manufacturing the three-layer solid-state imaging device according to the present disclosure.
  • the wafer 101 on which the solid-state imaging device 120 is formed, the wafer 201 on which the memory circuit 121 is rearranged, and the wafer 202 on which the logic circuit 122 is rearranged are stacked from the top in the figure.
  • the wafer 101 is the same as the wafer 101 of FIG. 4, and a plurality of solid-state imaging devices 120 are formed by a semiconductor process.
  • the wafer 201 is formed on the wafer 103 by a semiconductor process, divided into pieces, and then subjected to electrical inspection, and a plurality of memory circuits 121 which are confirmed to be non-defective chips are selected and rearranged. It is done.
  • the wafer 202 is formed on the wafer 104 by a semiconductor process, separated into pieces, and then subjected to electrical inspection, and a plurality of logic circuits 122 confirmed to be non-defective chips are selected and rearranged. It is done.
  • the solid-state imaging device of the present disclosure is formed by singulating the stacked wafers by the WoW technology as shown in FIG.
  • the solid-state imaging device of the present disclosure is configured, for example, as shown in FIG. In FIG. 11, the upper part is a side cross-sectional view, and the lower part is a layout view of the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 as viewed from the top.
  • the on-chip lens, the on-chip color filter 131, the solid-state imaging device 120, the memory circuit 121, the logic circuit 122, and the support substrate 132 are formed sequentially from the top in the figure. ing. That is, as shown in the upper part of FIG. 11, the solid-state imaging device 111 of FIG. 11 includes the semiconductor element layer E11 formed of the solid-state imaging element 120 formed of the wafer 101 and the memory circuit 121 formed on the wafer 201. And a semiconductor element layer E13 including a logic circuit 122 formed on the wafer 202.
  • the terminal 120 a of the solid-state imaging device 120 is electrically connected to the terminal 121 a-1 of the memory circuit 121 by a wiring 134-1 connected by CuCu connection.
  • terminal 121a-2 of the memory circuit 121 is electrically connected to the terminal 122a of the logic circuit 122 by the wiring 134-2 connected by CuCu connection.
  • An oxide film 133 is formed in the space around the solid-state imaging device 120, the memory circuit 121, the logic circuit 122, and the support substrate 132.
  • an oxide film bonding layer 135 is formed at the boundary between the semiconductor element layer E11 in which the solid-state imaging element 120 is formed and the semiconductor element layer E12 embedded in the oxide film 133 and in which the memory circuit 121 is formed. The layers are connected by oxide film.
  • an oxide film is formed at the boundary between the semiconductor element layer E12 embedded in the oxide film 133 to form the memory circuit 121 and the semiconductor element layer E13 embedded in the oxide film 133 and the logic circuit 122 formed.
  • a bonding layer 135 is formed, and an oxide film is bonded between the layers.
  • An oxide film bonding layer 135 is formed at the boundary between the semiconductor element layer E12 in which the logic circuit 122 is formed and the support substrate 132, and oxide film bonding is performed between layers.
  • the memory circuit 121 is formed substantially at the center of the layer under the solid-state imaging device 120 as viewed from the top, and further substantially in the center of the layer under the memory circuit 121.
  • the logic circuit 122 is disposed at the position.
  • the memory circuit 121 is rearranged so as to coincide with the central position of the solid-state imaging device 120.
  • the logic circuit 122 coincides with the central position of the solid-state imaging device 120.
  • the solid-state imaging device 120 and the memory circuit 121 are stacked on the support substrate 132-1 from the top, and the solid-state imaging device 120 and the memory circuit In the space between 121, the periphery of the memory circuit 121 is filled with the oxide film 133, and the memory circuit 121 is embedded with the oxide film 133.
  • the process until the side surface sectional view 12A of FIG. 12 is formed is the same as the case of forming only the memory circuit 121 by the process of the side surface sectional view 6J of the side sectional view 6A of FIG. The explanation is omitted.
  • the support substrate 132-1 is removed, and the wiring 134-2 is formed on the terminal 121a-2 of the memory circuit 121.
  • the third step as shown by a range surrounded by an alternate long and short dash line in side surface sectional view 12C of FIG. 12, it is provided on support substrate 132-2 where wiring 134-2 is formed for terminal 122a.
  • the logic circuit 122 is aligned so that the memory circuit 121 and each wiring 134-2 face each other.
  • the lower surface portion of the memory circuit 121 and the upper surface portion of the logic circuit 122 are coupled by oxide film bonding to form the terminal 121 a of the memory circuit 121.
  • the line -2 and the terminal 122a of the logic circuit 122 are connected by the wiring 134-2.
  • the memory circuit 121, the logic circuit 122, and the solid-state imaging device 120 are electrically connected.
  • the silicon layer of the solid-state imaging device 120 is thinned.
  • the on-chip lens and the on-chip color filter 131 are provided on the solid-state imaging device 120 and separated into pieces. Is completed.
  • the solid-state imaging device 111 having a total three-layer structure including the first layer in which the solid-state imaging device 120 is formed, the second layer in which the memory circuit 121 is formed, and the third layer in which the logic circuit 122 is formed is Manufactured.
  • connection between each circuit with the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 forms terminals at the wiring density of fine wiring by the technique of semiconductor lithography like WoW. Therefore, the number of connection terminals can be increased and power consumption can be reduced.
  • the yield of each wafer which is a defect of WoW, can be reduced, and the occurrence of yield loss can be reduced. it can.
  • the wiring (back surface wiring) on the lower surface in the drawing can be formed to have three or more layers.
  • FIG. 14 shows a configuration example of a solid-state imaging device 111 having a two-layer configuration where the solid-state imaging device 120 is smaller than the memory circuit 121 and larger than the logic circuit 122.
  • a solid layer is provided on the structure in which the layer in which the memory circuit 121 and the logic circuit 122 are formed is provided on the support substrate 132 and the wiring 134 is formed on the terminals 121 a and 122 a.
  • An imaging element 120 is formed. Further, as shown in the lower part of FIG. 14, the solid-state imaging device 120 is provided at a position straddling the memory circuit 121 and the logic circuit 122 when viewed from the top. That is, as shown in the upper part of FIG. 14, the solid-state imaging device 111 of FIG. 14 includes a semiconductor element layer E1 formed of a solid-state imaging element 120 formed of a wafer 101, a memory circuit 121 formed on a wafer 102, and It comprises the semiconductor element layer E2 composed of the logic circuit 122.
  • An insulating film formed of an oxide film 133 is formed around the solid-state imaging device 120.
  • FIG. 14 ⁇ Method of Manufacturing Solid-State Imaging Device of FIG. 14> Next, a method of manufacturing the solid-state imaging device 111 of FIG. 14 will be described with reference to FIGS.
  • the side cross-sectional views 15A to 15F of FIGS. 15 and 16 show side cross-sectional views of the solid-state imaging device 111.
  • the memory circuit 121 and the logic circuit 122 are formed on the support substrate 132, embedded with the insulating film of the oxide film 133, and The oxide film bonding layer 135 is formed, and the wiring 134 is formed on the terminals 121a and 122a.
  • the memory circuit 121 and the logic circuit 122 are formed on the support substrate 132 by the process of the side sectional view 6H of FIG. The description is omitted because it is the same as the case of forming.
  • the solid-state imaging device 120 singulated on the rearranged substrate 211 coated with the adhesive 212 has the imaging surface side rearranged. It is rearranged on the rearrangement substrate 211 so as to face the substrate 211. Further, as shown in the lower part of FIG. 14, the solid-state imaging device 120 is rearranged on the rearrangement substrate 211 at a position straddling the memory circuit 121 and the logic circuit 122 in the planar direction.
  • the solid state imaging device 120 in the state of the side cross sectional view 15B is reversed to mutually communicate with the memory circuit 121 and the logic circuit 122 of the side cross sectional view 15A.
  • Wiring 134 is connected by CuCu bonding, and the opposing layers are bonded by oxide film bonding.
  • the relocation substrate 211 is removed.
  • the silicon layer of the solid-state imaging device 120 is thinned.
  • the on-chip lens and the on-chip color filter 131 are provided on the solid-state imaging device 120, and the solid-state imaging device 111 is completed.
  • the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 are all singulated at the stage before being assembled.
  • the size of the solid-state imaging device 120 is smaller than the memory circuit 121 and larger than the logic circuit 122, the first layer in which the solid-state imaging device 120 is formed, the memory circuit 121, and the logic A second total two-layer solid-state imaging device 111 in which the circuit 122 is formed is manufactured.
  • connection between each circuit with the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 forms terminals at the wiring density of fine wiring by the technique of semiconductor lithography like WoW. Therefore, the number of connection terminals can be increased and power consumption can be reduced.
  • the yield of each wafer which is a defect of WoW, can be reduced, and the occurrence of yield loss can be reduced. it can.
  • the solid-state imaging device 111 can be manufactured by the same process. Similarly, even when the solid-state imaging device 120 is smaller than any of the memory circuit 121 and the logic circuit 122, the solid-state imaging device 111 can be manufactured by the same process.
  • FIG. 17 illustrates a configuration example of a solid-state imaging device 111 having a three-layer configuration when the solid-state imaging device 120 is smaller than the memory circuit 121 and larger than the logic circuit 122.
  • the oxide film is bonded by the oxide bonding layer 135 on the support substrate 132 to form the logic circuit 122, and the oxide film is bonded by the oxide bonding layer 135 thereon.
  • a memory circuit 121 is formed.
  • oxide film bonding is performed by an oxide film bonding layer 135 thereon, and a solid-state imaging device 120 is formed, and an on-chip lens and an on-chip color filter 131 are formed thereon.
  • the solid-state imaging device 111 of FIG. 17 includes the semiconductor element layer E11 including the solid-state imaging element 120 formed by the wafer 101 and the memory circuit 121 formed on the wafer 201. And a semiconductor element layer E13 including a logic circuit 122 formed on the wafer 202.
  • terminal 120 a of the solid-state imaging device 120 and the terminal 121 a-1 of the memory circuit 121 are electrically connected by the CuCu junction by the wiring 134-1, and the terminal 121 a-2 of the memory circuit 121 and the logic circuit 122 Are electrically connected to each other by a CuCu bond via a wiring 134-2.
  • the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 are formed such that their respective center positions are aligned.
  • An insulating film formed of an oxide film 133 is formed around the solid-state imaging device 120.
  • the logic circuit 122 is formed by the process of the side sectional view of FIG. 6A to FIG. 6H, and then the side sectional view of FIG.
  • the memory circuit 121 is mounted on the re-arrangement substrate 211 as shown in FIG. 15 and connected onto the logic circuit 122 as shown in the side cross-sectional view 15C of FIG. The description using the drawings is omitted.
  • connection between each circuit with the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 forms terminals at the wiring density of fine wiring by the technique of semiconductor lithography like WoW. Therefore, the number of connection terminals can be increased and power consumption can be reduced.
  • the yield of each wafer which is a defect of WoW, can be reduced, and the occurrence of yield loss can be reduced. it can.
  • the solid-state imaging device 111 can be manufactured by the same process. Similarly, even when the solid-state imaging device 120 is smaller than any of the memory circuit 121 and the logic circuit 122, the solid-state imaging device 111 can be manufactured by the same process.
  • FIG. 18 shows a method of manufacturing a solid-state imaging device in which the memory circuit 121 and the logic circuit 122 which are singulated and confirmed to be good chips are formed directly on the solid-state imaging device 120 on the wafer 101. It is a figure explaining.
  • a plurality of solid-state imaging devices 120 are formed on the wafer 101 by a semiconductor process. Furthermore, on the solid-state imaging device 120 formed on the wafer 101, after being formed on the wafer 103 by the semiconductor process and separated into pieces, electrical inspection is performed respectively, and it is confirmed that the chip is a non-defective chip A plurality of memory circuits 121 and a plurality of logic circuits 122 which are formed on a wafer 104 by a semiconductor process and separated into individual pieces and then subjected to electrical inspection and confirmed to be non-defective chips are selected. It has been rearranged.
  • both the memory circuit 121 and the logic circuit 122 are here.
  • the configuration is smaller than the solid-state imaging device 120.
  • the memory circuit 121 and the logic circuit 122 which are singulated and confirmed to be non-defective chips are formed directly on the solid-state imaging device 120 on the wafer 101, and have a two-layer configuration.
  • the description is abbreviate
  • the memory circuit 121 is confirmed to be a non-defective product after the solid state imaging device 120 on the wafer 101 is electrically inspected.
  • the logic circuit 122 is formed to have a layout as shown in the lower part of FIG. 5, and the wiring 134 is formed on the terminals 120a and 121a. Further, alignment is performed so that the wiring 134 from the terminal 121a of the memory circuit 121 and the terminal 122a of the logic circuit 122 and the wiring 134 from the terminal 120a of the solid-state imaging device 120 in the wafer 101 are appropriately opposed.
  • An oxide film bonding layer 135 is formed and bonded by an oxide film bonding layer which is connected by CuCu bonding and opposed to each other.
  • the silicon layer of the memory circuit 121 and the upper surface portion in the drawing of the logic circuit 122 is thinned to a height that does not affect the device characteristics. Then, an oxide film 133 which functions as an insulating film is formed, and a chip including the rearranged memory circuit 121 and the logic circuit 122 is embedded.
  • a support substrate 132 is bonded to the top of the memory circuit 121 and the logic circuit 122, as shown in side cross-sectional view 19C of FIG.
  • the oxide film bonding layer 135 is formed and bonded to the layer where the support substrate 132 faces the memory circuit 121 and the logic circuit 122 by the oxide film bonding.
  • the top and bottom of the solid-state imaging device 120 is inverted so that the solid-state imaging device 120 is on top, and It is thinned.
  • the on-chip lens and the on-chip color filter 131 are provided on the solid-state imaging device 120 and separated into pieces. Is completed.
  • the memory circuit 121 and the logic circuit 122 are rearranged and joined to the solid-state imaging device 120 in the first step, they are shown in the upper part of FIG.
  • a part of an end side or an end point or the like of the singulated memory circuit 121 or the logic circuit 122 is abutted in a state in which the solid-state imaging device 120 is positively aligned.
  • positioning is performed from the other portion close to the portion that is in contact with the solid-state imaging device 120, It is abutted and bonded by oxide film bonding.
  • the entire memory circuit 121 and the logic circuit are gradually joined.
  • the memory circuit 121 and part of the logic circuit 122 and the solid-state imaging device 120 are aligned. After being abutted in the above state, the entire memory circuit 121 and logic circuit may be gradually joined.
  • FIG. 22 As shown in the lower part of the figure, the silicon layer of the memory circuit 121 and the upper surface portion in the figure of the logic circuit 122 is thinned to such a height that the characteristics of the device are not affected. Then, the memory circuit 121 and the logic circuit 122 are embedded with the insulating film made of the oxide film 133, and the oxide film bonding layer 135 is formed on the planarized top surface, as shown in the side sectional view of FIG. Is configured as follows.
  • a solid-state imaging device 111 including the first layer in which the solid-state imaging device 120 is formed, and the second layer in which the memory circuit 121 and the logic circuit 122 are formed is manufactured.
  • the process of arranging the memory circuit 121 and the logic circuit 122 on the support substrate is eliminated, and the number of steps can be reduced.
  • a part of the support substrate is not necessary for manufacturing, it is possible to reduce the manufacturing cost.
  • the alignment accuracy of the memory circuit 121 and the logic circuit 122 with respect to the solid-state imaging device 120 can be improved by rearranging the memory circuit 121 and the logic circuit 122 directly on the solid-state imaging device 120 in a directly aligned state. It is possible to improve.
  • Modification of the fifth embodiment >> ⁇ Modification of Solid-State Imaging Device in the Case of Directly Forming Memory Circuit and Logic Circuit on Wafer of Solid-State Imaging Device>
  • the memory circuit 121 and the logic circuit 122 are embedded with the insulating film made of the oxide film 133, and the oxide film bonding layer 135 is formed on the planarized top surface, as shown in FIG.
  • a high heat-resistant resin may be applied or laminated.
  • the memory circuit 121 and the logic circuit 122 are made of an organic film or the like.
  • the heat resistant resin 251 may be applied or laminated.
  • the silicon substrate of the memory circuit 121 and the upper surface portion of the logic circuit 122 can be formed by bonding the support substrate 132 while the high heat resistant resin 251 is applied or laminated. It is possible to bond the support substrate 132 without thinning and to reduce the number of steps.
  • the oxide film 133 serving as a buried member to be an insulating film for the memory circuit 121 and the logic circuit 122 is preferably a Si-based oxide film such as SiO 2, SiO 2 or SRO, for example.
  • the high heat resistant resin 241 is preferably a polyimide film such as PI or PBO or a polyamide film as a high heat resistant material made of an organic film.
  • FIG. 24 is a solid manufactured by forming two layers of the memory circuit 121 and the logic circuit 122 which are singulated and confirmed to be good chips to the solid-state imaging device 120 formed on the wafer 101 of the present disclosure It is a figure explaining the lamination structure of the wafer constituted by WoW technology applied to an imaging device.
  • a wafer 102 in which the memory circuit 121 and the logic circuit 122 are rearranged and a wafer 101 in which the memory circuit 121 and the logic circuit 122 are rearranged are stacked from the top of the figure. ing.
  • the wafer 102 and the wafer 101 are configured to face each other on which the memory circuit 121 and the logic circuit 122 are rearranged. That is, in FIG. 24, the memory circuit 121 and the logic circuit 122 on the wafer 102 are described by dotted lines because the surface on which the memory circuit 121 and the logic circuit 122 are reconfigured faces the wafer 101.
  • the solid-state imaging device 111 of FIG. 25 the on-chip lens and the on-chip color filter 131, the solid-state imaging device 120, the memory circuit 121-11 of the first layer from the top, and the logic circuit 122-. 11, the memory circuit 121-11 of the second layer from the top, the logic circuit 122-12, and the support substrate 132.
  • the solid-state imaging device 111 in FIG. 24 is formed by being directly rearranged on the semiconductor element layer E31 including the solid-state imaging element 120 formed of the wafer 101 and the solid-state imaging element 120.
  • a semiconductor element layer E32 comprising the first memory circuit 121-11 and the logic circuit 122-11, and a semiconductor element layer comprising the second memory circuit 121-12 and the logic circuit 122-12 formed on the wafer 102 And E33.
  • the terminal 120a of the solid-state imaging device 120 is electrically connected to the terminal 121a-11 of the memory circuit 121-11 of the semiconductor element layer E32 and the wiring 134-11 connected to the terminal 122a-11 of the logic circuit 122-11 by CuCu connection. It is connected.
  • the terminal 121a-11 of the memory circuit 121-11 in the semiconductor element layer E32 and the terminal 122a-11 of the logic circuit 122-11 are the terminals 121a-12 of the memory circuit 121-12 in the semiconductor element layer E33 and the logic circuit 122-. They are electrically connected to the twelve terminals 122a-12 by a wire 134-12 connected by CuCu connection.
  • An oxide film 133 is formed in the space around the solid-state imaging device 120, the memory circuits 121-11 and 121-12 of each of the semiconductor element layers E32 and E33, the logic circuits 122-11 and 122-12, and the support substrate 132. It is done.
  • the boundary between the semiconductor element layer E31 in which the solid-state imaging element 120 is formed and the semiconductor element layer E32 in which the memory circuit 121-11 and the logic circuit 122-11 are formed by being embedded in the oxide film 133 is The oxide film bonding layer 135 is formed, and the interlayer is bonded to the oxide film.
  • a semiconductor element layer E32 embedded in the oxide film 133 to form the memory circuit 121-11 and the logic circuit 122-11, and a memory circuit 121-12 and the logic circuit 122-12 embedded in the oxide film 133 are formed.
  • the oxide film bonding layer 135 is formed at the boundary with the formed semiconductor element layer E33, and the interlayer is bonded to the oxide film.
  • An oxide film bonding layer 135 is formed at the boundary between the support substrate 132 and the semiconductor element layer E33 embedded in the oxide film 133 to form the memory circuit 121-12 and the logic circuit 122-12, and the layers are formed. It is oxide film bonded.
  • FIG. 25 ⁇ Method of Manufacturing Solid-State Imaging Device of FIG. 25>
  • a method of manufacturing the solid-state imaging device 111 of FIG. 25 will be described with reference to FIGS. 26A to 26G in FIG. 26 to FIG. 28 show side sectional views of the solid-state imaging device 111.
  • the memory circuit 121 is confirmed to be a non-defective product after the solid state imaging device 120 on the wafer 101 is electrically inspected.
  • the logic circuit 122 is formed to have a layout as shown in the lower part of FIG. 5, and the wiring 134-11 is formed on the terminals 120a and 121a. Further, the wiring 134-11 from the terminal 121a-11 of the memory circuit 121-11 and the terminal 122a-11 of the logic circuit 122-11 and the wiring 134-11 from the terminal 120a of the solid-state imaging device 120 in the wafer 101 are appropriate.
  • the layers are aligned so as to be opposed to each other, and are connected by CuCu bonding, and the layers facing each other are bonded by forming an oxide film bonding layer 135 by oxide film bonding.
  • a PAD for connection and an oxide film bonding layer 135 for connection are formed for the wiring 134-12.
  • the memory similar to the method described with reference to the side cross sectional views 19A and 19B of FIG. 19 and FIGS.
  • the terminal 121 a-12 of the circuit 121-12 and the terminal 122 a-12 of the logic circuit 122-12 are electrically connected to each other through the wiring 134-12.
  • the support substrate 132 is bonded to the top of the memory circuit 121-12 and the logic circuit 122-12.
  • the oxide film bonding layer 135 is formed and bonded to the layer where the support substrate 132 faces the memory circuit 121-12 and the logic circuit 122-12 by oxide film bonding.
  • the upper and lower sides of the solid-state imaging device 120 are inverted so that the solid-state imaging device 120 is on top. It is thinned.
  • the on-chip lens and the on-chip color filter 131 are provided on the solid-state imaging device 120 and separated into pieces. Is completed.
  • the memory circuit 121 and the logic circuit 122 can be stacked in a plurality of layers.
  • the memory circuit 121 and the logic circuit 122 may be stacked in three or more layers by using the same method.
  • Example of connection with solid-state image sensor >> ⁇ First connection example>
  • parts other than the terminals were oxide film bonds and the terminals were electrically connected by forming the wiring 134 as a CuCu joint, but other connection methods may be used. .
  • FIG. 29 shows connection examples 29A to 29D in the case where the terminals 120a and 122a of the solid-state imaging device 120 and the logic circuit 122 are connected in the range shown in the frame Z11 of the solid-state imaging device 111 in the upper left stage. There is.
  • connection example 29A the terminal 122a of the logic circuit 122 and the terminal 120a of the solid-state imaging device 120 are arranged at the same position with respect to the horizontal direction in the figure, and the terminal 122a of the logic circuit 122 is vertical. It is disposed close to the boundary side with the solid-state imaging device 120 with respect to the direction. Also, in this example, a through via is formed so as to penetrate the terminals 122a and 120a from the back side (the lower side in the drawing) of the solid-state imaging device 111 in a stabbing manner, and the wiring 134A is formed in the through via.
  • connection example 29B the terminal 122a of the logic circuit 122 and the terminal 120a of the solid-state imaging device 120 are arranged offset with respect to the horizontal direction in the figure, and the terminal 122a of the logic circuit 122 is in the vertical direction in the figure.
  • through vias are formed so as to be independently approached to the terminals 122a and 120a from the back surface side (the lower side in the figure) of the solid-state imaging device 111.
  • the wiring 134B is formed in the through via, and the wiring is connected on the surface on the back surface side.
  • the terminal 122a of the logic circuit 122 and the terminal 120a of the solid-state imaging device 120 are arranged at the same position with respect to the horizontal direction in the figure, and the terminal 122a of the logic circuit 122 is vertical. It is disposed close to the back side (lower side in the drawing) of the solid-state imaging device 120 with respect to the direction. Also, in this example, a through via is formed so as to penetrate the terminals 122a and 120a from the back surface side (the lower side in the drawing) of the solid-state imaging device 111 in a skewed state, and the wiring 134C is formed in the through via.
  • the terminal 122a of the logic circuit 122 and the terminal 120a of the solid-state imaging device 120 are arranged offset with respect to the horizontal direction in the figure, and the terminal 122a of the logic circuit 122 is in the vertical direction in the figure. On the other hand, it is disposed close to the back side (lower side in the drawing) of the solid-state imaging device 120.
  • vias are formed so as to independently penetrate the terminals 122a and 120a from the back surface side (lower side in the drawing) of the solid-state imaging device 111, and the wiring 134D is formed in the vias. Is an example where the wiring is connected.
  • connection example 29A ⁇ Method of Manufacturing Solid-State Imaging Device Using Example of Connection with Solid-State Imaging Device of FIG. 29>
  • the memory is confirmed to be non-defective Circuit 121 and logic circuit 122 are rearranged.
  • the adhesive 152 is applied on the relocation substrate 151, and the memory circuit 121 and the logic circuit 122 are relocated and fixed on the relocation substrate 151 by the adhesive 152.
  • the memory circuit 121 and the logic circuit 122 as described with reference to FIG. 22, after a part of the end face or the end point abuts on the solid-state imaging device 120, the other part is abutted. The whole is gradually abutted and joined from the near site of the site where it was made to be rearranged.
  • the upper surfaces of the memory circuit 121 and the logic circuit 122 shown in the side cross sectional view 30A are inverted to be the lower surface.
  • the oxide film bonding layer 135 is formed on the substrate and the oxide film is bonded.
  • the relocation substrate 151 is debonded together with the adhesive 152, peeled off, and removed.
  • the silicon layer of the memory circuit 121 and the upper surface portion in the figure of the logic circuit 122 is thinned to such a width that the characteristics of the device are not affected. .
  • an oxide film 133 functioning as an insulating film is formed, and a chip formed of the rearranged memory circuit 121 and logic circuit 122 is embedded. Flattened. Furthermore, here, the terminal 121a of the memory circuit 121 and the terminal 120a of the solid-state imaging device 120 are arranged at the same position in the horizontal direction, and after the through vias are formed to penetrate the terminals 120a and 121a, the through vias are formed. Wiring 134A is formed by embedding the metal.
  • the configuration shown in the side cross sectional view 30E is reversed to form the oxide film bonding layer 135 on the support substrate 132, and the oxide film bonding is performed. Be done.
  • the silicon layer of the solid-state imaging device 120 is thinned.
  • the on-chip lens and the on-chip color filter 131 are provided on the solid-state imaging device 120 and separated into pieces. Is completed.
  • the wiring 134A is formed by the through via so as to penetrate from the rear surface side, and the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 are electrically connected. , Solid-state imaging device 111 is manufactured.
  • connection examples 29B to 29C can also be manufactured by the same process although the position, depth and number of through vias to be provided are different.
  • connection between the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 is the same as WoW in forming terminals with fine wiring density by the semiconductor lithography technique. Therefore, the number of connection terminals can be increased and power consumption can be reduced.
  • the through via is formed from the back surface side (opposite side to the imaging surface) of the solid-state imaging device 111 and the wiring for electrically connecting the terminals has been described above, the front surface side (imaging surface side) ) May be formed and a metal may be poured in to form a wiring.
  • FIG. 33 shows connection examples 33A to 33D in the case where the terminals 120a and 122a of the solid-state imaging device 120 and the logic circuit 122 are connected in the range shown in the frame Z21 of the solid-state imaging device 111 in the upper left stage. There is.
  • connection example 33A the terminal 122a of the logic circuit 122 and the terminal 120a of the solid-state imaging device 120 are arranged at the same position with respect to the horizontal direction in the drawing, and the terminal 122a of the logic circuit 122 is vertical
  • a through via is formed so as to be shifted toward the boundary with the solid-state imaging device 120 with respect to the direction and pierce the terminals 122a and 120a from the surface side (upper side in the drawing) of the solid-state imaging device 111
  • the wiring 134E is formed in the through via.
  • the terminal 122a of the logic circuit 122 and the terminal 120a of the solid-state imaging device 120 are arranged offset with respect to the horizontal direction in the figure, and the terminal 122a of the logic circuit 122 is in the vertical direction in the figure. On the other hand, they are arranged closer to the boundary with the solid-state imaging device 120.
  • through vias are formed independently from the surface side (upper side in the figure) of solid-state imaging device 111 to terminals 122a and 120a respectively, and wiring 134F is formed in the through vias, and This is an example in which wiring is connected.
  • the terminal 122a of the logic circuit 122 and the terminal 120a of the solid-state imaging device 120 are disposed at the same position with respect to the horizontal direction in the drawing, and the terminal 122a of the logic circuit 122 is vertical It is disposed close to the back side (lower side in the drawing) of the solid-state imaging device 120 with respect to the direction.
  • a through via is formed so as to penetrate the terminals 122a and 120a from the surface side (upper side in the drawing) of the solid-state imaging device 111 in a skewed state, and the wiring 134G is formed in the through via.
  • the terminal 122a of the logic circuit 122 and the terminal 120a of the solid-state imaging device 120 are arranged offset with respect to the horizontal direction in the figure, and the terminal 122a of the logic circuit 122 is in the vertical direction in the figure. On the other hand, it is disposed close to the back side (lower side in the drawing) of the solid-state imaging device 120. Also, through vias are formed independently from the surface side (upper side in the drawing) of the solid-state imaging device 111 to the terminals 122a and 120a respectively, and the wiring 134H is formed in the through vias. This is an example in which wiring is connected.
  • connection example 33A ⁇ Method of Manufacturing Solid-State Imaging Device Using Example of Connection with Solid-State Imaging Device of FIG. 33>
  • a method of manufacturing the solid-state imaging device 111 using the connection example of FIG. 33 will be described.
  • 34A to 34H show side sectional views of the solid-state imaging device 111.
  • connection example 33A will be described.
  • the memory confirmed to be a non-defective product after electrical inspection is performed on the relocation substrate 151 corresponding to the wafer 102.
  • Circuit 121 and logic circuit 122 are rearranged.
  • the adhesive 152 is applied on the relocation substrate 151, and the memory circuit 121 and the logic circuit 122 are relocated and fixed on the relocation substrate 151 by the adhesive 152.
  • the memory circuit 121 and the logic circuit 122 as described with reference to FIG. 22, after a part of the end face or the end point abuts on the solid-state imaging device 120, the other part is abutted. The whole is gradually abutted and joined from the near site of the site where it was made to be rearranged.
  • the upper surfaces of the memory circuit 121 and the logic circuit 122 shown in the side cross sectional view 34B are inverted to be the lower surface. Then, an oxide film bonding layer 135 is formed and bonded to the oxide film.
  • the relocation substrate 151 is debonded together with the adhesive 152, peeled off, and removed.
  • the memory circuit 121 and the silicon layer in the upper surface portion of the logic circuit 122 are thinned to such a width that the characteristics of the device are not affected. Ru.
  • an oxide film 133 functioning as an insulating film is formed, and a chip formed of the rearranged memory circuit 121 and logic circuit 122 is embedded. Flattened.
  • the configuration shown in the side cross sectional view 34F is reversed to form the oxide film bonding layer 135 on the support substrate 132, and the oxide film bonding is performed. Be done.
  • the silicon layer of the solid-state imaging device 120 is thinned. Furthermore, here, the terminal 121a of the memory circuit 121 and the terminal 120a of the solid-state imaging device 120 are disposed at the same position in the horizontal direction, and the terminals 120a and 121a are penetrated from the front side After the through vias are formed, the metal is buried in the through vias to form the wiring 134E.
  • the on-chip lens and the on-chip color filter 131 are provided on the solid-state imaging device 120 and separated into pieces. Is completed.
  • the wiring 134A is formed by the through via formed from the surface side (the imaging surface side), and the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 are electrically connected.
  • the solid-state imaging device 111 is manufactured.
  • connection examples 33B to 33C can also be manufactured by the same process although the position, depth and number of through vias are different.
  • connection between the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 is the same as WoW in forming terminals with fine wiring density by the semiconductor lithography technique. Therefore, the number of connection terminals can be increased and power consumption can be reduced.
  • Modified Example of Connection Example with Solid-State Imaging Device >> ⁇ Modification Example of Connection Example with First Solid-state Imaging Device>
  • the electrical connection method between the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122 may be other than the connection examples shown in FIGS.
  • FIG. 37 shows a modification of the electrical connection example between the solid-state imaging device 120 of the solid-state imaging device 111, the memory circuit 121, and the logic circuit 122.
  • the first semiconductor substrate 321, the second semiconductor substrate 322, and the third semiconductor substrate 323 are stacked from the top, the solid-state imaging device 120 is formed on the first semiconductor substrate 321, and the second The memory circuit 121 is formed on the semiconductor substrate 322, and the logic circuit 122 is formed on the third semiconductor substrate 323. Note that the substrate on which the memory circuit 121 and the logic circuit 122 are formed may be interchanged.
  • the first semiconductor substrate 321, the second semiconductor substrate 322, and the third semiconductor substrate 323 are formed by the multilayer wiring layers 331, 332, and 333 of the solid-state imaging device 120, the memory circuit 121, and the logic circuit 122, respectively. Be done. Further, in FIG. 37, the multilayer wiring layer 332 is directed to the third semiconductor substrate 323, and the multilayer wiring layers 332 and 333 are at the boundary between the second semiconductor substrate 322 and the third semiconductor substrate 323. It has a bonded structure.
  • pads 341 and 342 made of metal such as aluminum for external connection are provided, and a pad is connected to the pad 342 with a signal with an external device connected via the pad hole 350. Input / output via 341 is performed.
  • pad holes 350 are formed so as to reach the pads 341 from the back surface side (light receiving surface side) of the first semiconductor substrate 321.
  • the pad 342 is formed on the multilayer wiring layer 331 of the first semiconductor substrate 321.
  • the contacts 352 used for the purpose connection are provided.
  • the contacts 351 and the contacts 352 are configured as twin contacts.
  • twin contacts 351 and 352 may be used to electrically connect the solid-state imaging device 120 to the memory circuit 121 and the logic circuit 122.
  • the multilayer wiring layer 331 of the first semiconductor substrate 321 is directed to the second semiconductor substrate 322 side (the upper side in the drawing) to form the first semiconductor substrate 321 and the second semiconductor substrate.
  • the multilayer wiring layers 331 and 332 may be bonded to each other at the boundary with 322.
  • the pad 342 is provided in the multilayer wiring layer 332 of the second semiconductor substrate 322.
  • a pad hole 350 is formed in the first semiconductor substrate 321 so as to reach the pad 341 from the back surface side (light receiving surface side) of the first semiconductor substrate 321.
  • the contacts 362 used for the purpose connection are provided.
  • the contacts 361, 362 are configured as twin contacts.
  • the contact 362 penetrates the first semiconductor substrate 321 and the second semiconductor substrate 322 and reaches the multilayer wiring layer 333 of the third semiconductor substrate 323. .
  • twin contacts 361 and 362 may be used to electrically connect the solid-state imaging device 120 to the memory circuit 121 and the logic circuit 122.
  • the insulating film layer 371 of the second semiconductor substrate 322 is directed to the third semiconductor substrate 323 side (lower side in the drawing), and the first semiconductor substrate 321 and the second semiconductor substrate 322 are attached. It is fitted.
  • a contact 352 used for electrical connection with the semiconductor substrate 323 is provided.
  • the contacts 351, 352 are configured as twin contacts.
  • the insulating film layer 371 is formed between the first semiconductor substrate 321 and the second semiconductor substrate 322. Then, the pad 341 is disposed in the insulating film layer 371, and the pad 341 is connected to the contact 372 connected to the multilayer wiring layer 332 of the second semiconductor substrate 322.
  • pad holes 350 are formed in the first semiconductor substrate 321 so as to reach the pads 341 in the insulating film layer 371 from the back surface side (light receiving surface side) of the first semiconductor substrate 321. It is done.
  • twin contacts 351 and 352 may be used to electrically connect the solid-state imaging device 120 to the memory circuit 121 and the logic circuit 122.
  • the pad 341 may be connected to the contact 372 connected to the multilayer wiring layer 332 of the semiconductor substrate 322.
  • pad holes 350 are formed in the first semiconductor substrate 321 so as to reach the pads 341 from the back surface side (light receiving surface side) of the first semiconductor substrate 321. ing.
  • the pad 342 is formed on the multilayer wiring layer 331 of the first semiconductor substrate 321.
  • the multilayer wiring layer 332 of the second semiconductor substrate 322 is directed to the third semiconductor substrate 323 side (lower side in the drawing) to form the first semiconductor substrate. 321 and the second semiconductor substrate 322 are bonded.
  • the contacts 351 used for the electrical connection between the first semiconductor substrate 321 and the second semiconductor substrate 322 are provided.
  • the contacts 351 are configured as twin contacts.
  • the contact 352 used for the electrical connection between the second semiconductor substrate 322 and the third semiconductor substrate 323 is not provided.
  • contacts 381 and 382 used for electrical connection between the second semiconductor substrate 322 and the third semiconductor substrate 323 are provided.
  • Each of the contacts 381 and 382 is formed by providing a through hole which penetrates the second semiconductor substrate 322 and reaches the multilayer wiring layer 333 of the third semiconductor substrate 323 to embed a conductor. That is, each of the contacts 381 and 382 is configured to connect the multilayer wiring layer 332 of the second semiconductor substrate 322 and the multilayer wiring layer 333 of the third semiconductor substrate 323 by providing only one through hole. .
  • each of the contacts 381, 382 is configured as a shared contact.
  • the electrical connection between the first semiconductor substrate 321 and the second semiconductor substrate 322, or the second semiconductor substrate A shared contact may be used to electrically connect 322 and the third semiconductor substrate 323.
  • twin contacts 351 and shared contacts 381 and 382 may be used to electrically connect the solid-state imaging device 120 to the memory circuit 121 and the logic circuit 122. .
  • pad holes 350 are formed in the first semiconductor substrate 321 so as to reach the pads 341 from the back surface side (light receiving surface side) of the first semiconductor substrate 321. ing.
  • the pad 342 is formed on the multilayer wiring layer 331 of the first semiconductor substrate 321.
  • the multilayer wiring layer 332 of the second semiconductor substrate 322 is directed to the third semiconductor substrate 323 side (lower side in the drawing) to be the first semiconductor substrate. 321 and the second semiconductor substrate 322 are bonded.
  • a contact 391 used for electrical connection between the second semiconductor substrate 322 and the third semiconductor substrate 323 is provided.
  • the contacts 391 are configured as twin contacts.
  • the metal wiring 332a in the multilayer wiring layer 332 of the second semiconductor substrate 322 and the metal wiring 333a in the multilayer wiring layer 333 of the third semiconductor substrate 323 are directly bonded. Furthermore, the metal wiring 332 b in the multilayer wiring layer 332 and the metal wiring 333 b in the multilayer wiring layer 333 are directly bonded. Thus, the second semiconductor substrate 322 and the third semiconductor substrate 323 are electrically connected.
  • the twin contacts 391 and the metal wires 332a, 333a and 332b, 333b are used for electrical connection between the solid-state imaging device 120 and the memory circuit 121 and the logic circuit 122. It may be used.
  • contacts 401 and 402 used for electrical connection between the first semiconductor substrate 321 and the second semiconductor substrate 322 are provided. That is, in the case of the configuration of FIG. 42, the lower end of the contact 401 on the left side in the drawing is connected to the upper end of the contact 402 in the drawing, so that the first semiconductor substrate 321 and the second semiconductor substrate 322 can be obtained. Electrically connected.
  • the contact 401 is configured as a twin contact.
  • FIG. 42 The configuration of other parts in FIG. 42 is the same as that of FIG. 42.
  • the twin contacts 401 and 402 and the metal wires 332a and 333a and 332b, and 333b may be used.
  • Heat dissipation structure Since the solid-state imaging device 120 with high image quality and high frame rate is easily heated, measures for heat dissipation are required. Since the solid-state imaging device 120 is an optical sensing device, a lens 431 is disposed in front of the solid-state imaging device 120 as shown in the side cross-sectional view 43A of FIG. Space 432 exists.
  • the heat generated in the solid-state imaging device 120 moves in accordance with the thermal conductivity of the material. Since the thermal conductivity of air is about 7,000 times the thermal conductivity of silicon, most of the generated heat is dissipated through the material in contact with the solid-state imaging device 120 rather than through the air space 432. Therefore, for example, in the case of the configuration as shown in the side cross-sectional view 43A of FIG. 43, the heat generated by the solid-state imaging device 120 is the oxide film 133, the logic circuit 122, and the support substrate 132 as shown by the arrows. It moves against the heat and is dissipated.
  • the periphery of the logic circuit 122 (or memory circuit 121) is covered with an oxide film 133 in order to fill the height and planarize.
  • the thermal resistance is small, but the height of the logic circuit 122 (or the memory circuit 121) is thicker than the thickness of the oxide film bonding layer 135, and the oxide Since the thermal conductivity of the film 133 is smaller than that of silicon which is a material of the logic circuit 122 (or the memory circuit 121), the area to which the logic circuit 122 (or the memory circuit 121) is connected is covered with the oxide film 133 The mobility of heat changes with the area.
  • the size of the arrow represents the size of the heat mobility, and the larger the arrow, the higher the heat mobility and the higher the heat radiation efficiency.
  • the thermal conductivity in the logic circuit 122 (or memory circuit 121) is higher than that of the oxide film 133, so the heat radiation efficiency in the logic circuit 122 (or memory circuit 121) is It is expressed that one is higher.
  • logic circuit 122 (or memory circuit 121) is formed in the area where logic circuit 122 (or memory circuit 121) is not formed in oxide film 133, as shown in side cross-sectional view 43B of FIG.
  • a dummy circuit 441 made of silicon similar to the member may be provided. Since the thermal conductivity of silicon constituting the dummy circuit 441 is higher than the thermal conductivity of the oxide film 133, it can dissipate heat more efficiently than the heat dissipation through the oxide film 133, as shown by the arrows.
  • dummy circuit 441 When dummy circuit 441 is provided as shown in side cross-sectional view 43B of FIG. 43, when manufacturing using WoW technology, as shown in FIG. As a result of the electrical inspection of the logic circuits 122, those regarded as non-defective are rearranged on the wafer 451.
  • the dummy circuit 441 is previously rearranged around the logic circuit 122 (or the memory circuit 121) so as to be arranged as shown in the side cross sectional view 43A of FIG. . Then, after the wafer 101 on which the solid-state imaging device 120 is formed by the semiconductor process is positioned on the wafer 451 and stacked, it is singulated to complete the solid-state imaging device 111.
  • the dummy circuit 441 is disposed instead of the oxide film 133 around the logic circuit 122 and the memory circuit 121 .
  • the dummy circuit 441 is made of metal having higher thermal conductivity.
  • a dummy wiring may be included.
  • the dummy wiring 441 may further include a dummy wiring 441a.
  • FIG. 46 shows a configuration example of a solid-state imaging device 111 in which a high thermal conductivity material is attached to the back side of the support substrate 132.
  • a high thermal conductivity material member 471 made of a high thermal conductivity material is attached to the back side (lower side in the figure) of the support substrate 132.
  • the high thermal conductivity material member 471 is, for example, SiC, AlN, SIN, Cu, Al, C or the like.
  • the logic circuit 122 formed by the semiconductor process on the wafer 104 when manufactured using WoW technology As a result of the electrical inspection of the above, the wafer 481 composed of the high thermal conductivity material member 471 is stacked under the wafer 201 on which those regarded as non-defective items are rearranged.
  • a stack of wafers is stacked.
  • the high thermal conductivity material member 471 may be formed in the space around the logic circuit 122 and embedded with the oxide film 133.
  • FIG. 47 shows a configuration example of a solid-state imaging device 111 in which a water cooling type heat dissipation mechanism is formed and the heat dissipation efficiency is further improved.
  • the basic configuration of the solid-state imaging device 111 of FIG. 47 is the same as that of the solid-state imaging device 111 described with reference to FIG. 46, as shown in the side cross-sectional view 47A of FIG.
  • a cooling water channel 491 is provided in the high thermal conductivity material member 471.
  • a water-cooled heat dissipation mechanism By circulating the cooling water in the water channel 491, a water-cooled heat dissipation mechanism is formed, and the heat generated by the solid-state imaging device 120 can be dissipated by the cooling water, and the radiation can be dissipated more efficiently. .
  • a water cooling type heat radiation mechanism When a water cooling type heat radiation mechanism is provided, as shown in a perspective view 47B of FIG. 47, it is aligned with each of the solid-state imaging device 120 of the wafers 101 and 201 stacked on the wafer 481 and the logic circuit 122. To be stacked in a state in which the water channel 491 is formed.
  • the gaps between the memory circuit 121 and the logic circuit 122 are formed by being buried with an organic material member 495 made of an organic material instead of the oxide film 133. May be
  • the peripheral portions of the memory circuit 121 and the logic circuit 122 are embedded with the organic material member 495, when the oxide film bonding layer 135 is formed on the uppermost surface, the flatness is impaired due to the influence of heat, or the embedded material Warpage or waviness may occur due to the difference in linear expansion coefficient, and the support substrate 132 may not be attached.
  • the layout is made such that the gap is reduced, and the amount of use of the organic material member 495 is minimized, so that the influence of heat when the oxide film bonding layer 135 is formed on the uppermost surface, It is possible to minimize the effects of warpage or waviness due to the difference in linear expansion coefficient of the embedded material, and to achieve attachment to the support substrate 132.
  • the above-described imaging device can be applied to various electronic devices such as an imaging device such as a digital still camera or a digital video camera, a mobile phone having an imaging function, or another device having an imaging function.
  • FIG. 49 is a block diagram illustrating a configuration example of an imaging device as an electronic device to which the present technology is applied.
  • the imaging device 501 shown in FIG. 49 includes an optical system 502, a shutter device 503, a solid-state imaging device 504, a drive circuit 505, a signal processing circuit 506, a monitor 507, and a memory 508, and can handle still images and moving images. It can be imaged.
  • the optical system 502 includes one or a plurality of lenses, guides light from a subject (incident light) to the solid-state imaging device 504, and forms an image on the light receiving surface of the solid-state imaging device 504.
  • the shutter device 503 is disposed between the optical system 502 and the solid-state imaging device 504, and controls the light irradiation period and the light shielding period to the solid-state imaging device 504 according to the control of the drive circuit 505.
  • the solid-state imaging device 504 is configured by a package including the solid-state imaging device described above.
  • the solid-state imaging device 504 accumulates a signal charge for a certain period in accordance with the light focused on the light receiving surface via the optical system 502 and the shutter device 503.
  • the signal charge stored in the solid-state imaging device 504 is transferred according to a drive signal (timing signal) supplied from the drive circuit 505.
  • the drive circuit 505 outputs a drive signal for controlling the transfer operation of the solid-state imaging device 504 and the shutter operation of the shutter device 503 to drive the solid-state imaging device 504 and the shutter device 503.
  • the signal processing circuit 506 performs various signal processing on the signal charges output from the solid-state imaging device 504.
  • An image (image data) obtained by the signal processing circuit 506 performing signal processing is supplied to a monitor 507 for display, or supplied to a memory 508 for storage (recording).
  • the imaging device 501 configured in this way, by applying the solid-state imaging device 111 described above to the optical system 502 and the solid-state imaging device 204, the yield can be improved and the cost for manufacturing can be reduced. It becomes possible. ⁇ 13. Example of use of image sensor >>
  • FIG. 50 is a view showing a use example using the solid-state imaging device 111 described above.
  • the imaging device described above can be used, for example, in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as described below.
  • a device that captures images for viewing such as a digital camera or a portable device with a camera function-For safe driving such as automatic stop, recognition of driver's condition, etc.
  • a device provided for traffic such as an on-vehicle sensor for capturing images of the rear, surroundings, inside of a car, a monitoring camera for monitoring a traveling vehicle or a road, a distance measuring sensor for measuring distance between vehicles, etc.
  • Devices used for home appliances such as TVs, refrigerators, air conditioners, etc. to perform imaging and device operation according to the gesture ⁇ Endoscopes, devices for performing blood vessel imaging by receiving infrared light, etc.
  • Equipment provided for medical and healthcare use-Equipment provided for security such as surveillance cameras for crime prevention, cameras for personal identification, etc.
  • -Skin measuring equipment for photographing skin, photographing for scalp Beauty such as a microscope Equipment provided for use-Equipment provided for sports use, such as action cameras and wearable cameras for sports applications, etc.-Used for agriculture, such as cameras for monitoring the condition of fields and crops apparatus
  • FIG. 51 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology (the present technology) according to the present disclosure can be applied.
  • FIG. 51 a state in which an operator (doctor) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000 is illustrated.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as an insufflation tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100.
  • a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 includes a lens barrel 11101 whose region of a predetermined length from the tip is inserted into a body cavity of a patient 11132, and a camera head 11102 connected to a proximal end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid endoscope having a rigid barrel 11101 is illustrated, but even if the endoscope 11100 is configured as a so-called flexible mirror having a flexible barrel Good.
  • the endoscope 11100 may be a straight endoscope, or may be a oblique endoscope or a side endoscope.
  • An optical system and an imaging device are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is condensed on the imaging device by the optical system.
  • the observation light is photoelectrically converted by the imaging element to generate an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted as RAW data to a camera control unit (CCU: Camera Control Unit) 11201.
  • CCU Camera Control Unit
  • the CCU 11201 is configured by a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and centrally controls the operations of the endoscope 11100 and the display device 11202. Furthermore, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing for displaying an image based on the image signal, such as development processing (demosaicing processing), on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under control of the CCU 11201.
  • the light source device 11203 includes, for example, a light source such as a light emitting diode (LED), and supplies the endoscope 11100 with irradiation light at the time of imaging a surgical site or the like.
  • a light source such as a light emitting diode (LED)
  • LED light emitting diode
  • the input device 11204 is an input interface to the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging condition (type of irradiated light, magnification, focal length, and the like) by the endoscope 11100, and the like.
  • the treatment tool control device 11205 controls the drive of the energy treatment tool 11112 for ablation of tissue, incision, sealing of a blood vessel, and the like.
  • the insufflation apparatus 11206 is a gas within the body cavity via the insufflation tube 11111 in order to expand the body cavity of the patient 11132 for the purpose of securing a visual field by the endoscope 11100 and securing a working space of the operator.
  • Send The recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is an apparatus capable of printing various types of information regarding surgery in various types such as text, images, and graphs.
  • the light source device 11203 that supplies the irradiation light when imaging the surgical site to the endoscope 11100 can be configured of, for example, an LED, a laser light source, or a white light source configured by a combination of these.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision. It can be carried out.
  • the laser light from each of the RGB laser light sources is irradiated to the observation target in time division, and the drive of the image pickup element of the camera head 11102 is controlled in synchronization with the irradiation timing to cope with each of RGB. It is also possible to capture a shot image in time division. According to the method, a color image can be obtained without providing a color filter in the imaging device.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the light to be output every predetermined time.
  • the drive of the imaging device of the camera head 11102 is controlled in synchronization with the timing of the change of the light intensity to acquire images in time division, and by combining the images, high dynamic without so-called blackout and whiteout is obtained. An image of the range can be generated.
  • the light source device 11203 may be configured to be able to supply light of a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, the mucous membrane surface layer is irradiated by irradiating narrow band light as compared with irradiation light (that is, white light) at the time of normal observation using the wavelength dependency of light absorption in body tissue.
  • the so-called narrow band imaging is performed to image a predetermined tissue such as a blood vessel with high contrast.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiation with excitation light.
  • body tissue is irradiated with excitation light and fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into body tissue and the body tissue is Excitation light corresponding to the fluorescence wavelength of the reagent can be irradiated to obtain a fluorescence image or the like.
  • the light source device 11203 can be configured to be able to supply narrow band light and / or excitation light corresponding to such special light observation.
  • FIG. 52 is a block diagram showing an example of functional configurations of the camera head 11102 and the CCU 11201 shown in FIG.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 includes a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are communicably connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and is incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 includes an imaging element.
  • the imaging device constituting the imaging unit 11402 may be one (a so-called single-plate type) or a plurality (a so-called multi-plate type).
  • an image signal corresponding to each of RGB may be generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for acquiring image signals for right eye and left eye corresponding to 3D (dimensional) display. By performing 3D display, the operator 11131 can more accurately grasp the depth of the living tissue in the operation site.
  • a plurality of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 may not necessarily be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the driving unit 11403 is configured by an actuator, and moves the zoom lens and the focusing lens of the lens unit 11401 by a predetermined distance along the optical axis under the control of the camera head control unit 11405. Thereby, the magnification and the focus of the captured image by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is configured of a communication device for transmitting and receiving various types of information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 to the CCU 11201 as RAW data via the transmission cable 11400.
  • the communication unit 11404 also receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information indicating that the frame rate of the captured image is designated, information indicating that the exposure value at the time of imaging is designated, and / or information indicating that the magnification and focus of the captured image are designated, etc. Contains information about the condition.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus described above may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. Good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are incorporated in the endoscope 11100.
  • AE Auto Exposure
  • AF Auto Focus
  • AWB Automatic White Balance
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various types of information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102.
  • the image signal and the control signal can be transmitted by telecommunication or optical communication.
  • An image processing unit 11412 performs various types of image processing on an image signal that is RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various types of control regarding imaging of a surgical site and the like by the endoscope 11100 and display of a captured image obtained by imaging of the surgical site and the like. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image in which a surgical site or the like is captured, based on the image signal subjected to the image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects a shape, a color, and the like of an edge of an object included in a captured image, thereby enabling a surgical tool such as forceps, a specific biological site, bleeding, mist when using the energy treatment tool 11112, and the like. It can be recognized.
  • control unit 11413 may superimpose various surgical support information on the image of the surgery section using the recognition result.
  • the operation support information is superimposed and presented to the operator 11131, whereby the burden on the operator 11131 can be reduced and the operator 11131 can reliably proceed with the operation.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electric signal cable corresponding to communication of an electric signal, an optical fiber corresponding to optical communication, or a composite cable of these.
  • communication is performed by wire communication using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technique according to the present disclosure may be applied to the endoscope 11100, the camera head 11102 (the imaging unit 11402 thereof), and the like among the configurations described above.
  • the solid-state imaging device 111 of the present disclosure can be applied to the imaging unit 10402.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of mobile object such as a car, an electric car, a hybrid electric car, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot May be
  • FIG. 53 is a block diagram showing a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an external information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated.
  • the driveline control unit 12010 controls the operation of devices related to the driveline of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, and a steering angle of the vehicle. It functions as a control mechanism such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • Body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device of various lamps such as a headlamp, a back lamp, a brake lamp, a blinker or a fog lamp.
  • the body system control unit 12020 may receive radio waves or signals of various switches transmitted from a portable device substituting a key.
  • Body system control unit 12020 receives the input of these radio waves or signals, and controls a door lock device, a power window device, a lamp and the like of the vehicle.
  • Outside vehicle information detection unit 12030 detects information outside the vehicle equipped with vehicle control system 12000.
  • an imaging unit 12031 is connected to the external information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing or distance detection processing of a person, a vehicle, an obstacle, a sign, characters on a road surface, or the like based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared light.
  • In-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects a state of a driver is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera for imaging the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver does not go to sleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information inside and outside the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040, and a drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040 so that the driver can Coordinated control can be performed for the purpose of automatic driving that travels autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the external information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or oncoming vehicle detected by the external information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or aurally notifying information to a passenger or the outside of a vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as the output device.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 54 is a diagram illustrating an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 includes imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose of the vehicle 12100, a side mirror, a rear bumper, a back door, and an upper portion of a windshield of a vehicle interior.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle cabin mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100. Images in the front acquired by the imaging units 12101 and 12105 are mainly used to detect a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 54 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by overlaying the image data captured by the imaging units 12101 to 12104, a bird's eye view of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging devices, or an imaging device having pixels for phase difference detection.
  • the microcomputer 12051 measures the distance to each three-dimensional object in the imaging ranges 12111 to 12114, and the temporal change of this distance (relative velocity with respect to the vehicle 12100). In particular, it is possible to extract a three-dimensional object traveling at a predetermined speed (for example, 0 km / h or more) in substantially the same direction as the vehicle 12100 as a leading vehicle, in particular by finding the it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. As described above, it is possible to perform coordinated control for the purpose of automatic driving or the like that travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data relating to a three-dimensional object into a two-wheeled vehicle, an ordinary vehicle, a large vehicle, a pedestrian, a telephone pole, or other three-dimensional object It can be classified, extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see.
  • the microcomputer 12051 determines the collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk is a setting value or more and there is a possibility of a collision, through the audio speaker 12061 or the display unit 12062 By outputting a warning to the driver or performing forcible deceleration or avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as an infrared camera, and pattern matching processing on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not
  • the procedure is to determine
  • the audio image output unit 12052 generates a square outline for highlighting the recognized pedestrian.
  • the display unit 12062 is controlled so as to display a superimposed image. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the example of the vehicle control system to which the technology according to the present disclosure can be applied has been described above.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 and the like among the configurations described above.
  • the solid-state imaging device 111 of the present disclosure can be applied to the imaging unit 12031.
  • the technology according to the present disclosure can be applied to the solid-state imaging device as described above.
  • the present disclosure can also have the following configurations.
  • a first semiconductor element having an imaging element that generates a pixel signal in pixel units, A second semiconductor element in which a signal processing circuit necessary for signal processing of the pixel signal is embedded by an embedding member; A wiring electrically connecting the first semiconductor element and the second semiconductor element; A back-illuminated solid-state imaging device, wherein the first semiconductor element and the second semiconductor element are stacked by oxide film bonding.
  • ⁇ 2> The backside illuminated solid-state imaging device according to ⁇ 1>, wherein the first semiconductor element is larger than the second semiconductor element.
  • ⁇ 3> The backside illuminated solid-state imaging device according to ⁇ 1>, wherein the first semiconductor element is smaller than the second semiconductor element.
  • the signal processing circuit includes a first signal processing circuit and a second signal processing circuit, In the second semiconductor element, the first signal processing circuit and the second signal processing circuit are arranged horizontally in the horizontal direction and embedded by the embedding member in any one of ⁇ 1> to ⁇ 3>.
  • the signal processing circuit includes a first signal processing circuit and a second signal processing circuit, The wiring includes a first wiring and a second wiring, In the second semiconductor element, the first signal processing circuit is embedded by the embedding member.
  • the second signal processing circuit includes a third semiconductor element embedded by the embedding member; The first wiring electrically connects the first semiconductor element and the second semiconductor element, The second wiring electrically connects the second semiconductor element and the third semiconductor element.
  • the back surface irradiation type solid-state imaging device according to any one of ⁇ 1> to ⁇ 4>, wherein the second semiconductor element and the third semiconductor element are stacked by oxide film bonding.
  • the ⁇ 6> above-mentioned wiring is CuCu junction.
  • ⁇ 7> The backside illuminated solid-state imaging device according to any one of ⁇ 1> to ⁇ 5>, wherein the wiring is electrically connected via a through via.
  • ⁇ 8> The backside illuminated solid-state imaging device according to ⁇ 7>, wherein the wiring is electrically connected via a through via formed from the imaging surface side of the imaging device.
  • ⁇ 9> The backside illuminated solid-state imaging device according to ⁇ 7>, wherein the wiring is electrically connected through a through via formed from a surface opposite to the imaging surface of the imaging device.
  • ⁇ 10> The back surface irradiation type solid-state imaging device according to any one of ⁇ 1> to ⁇ 9>, wherein the embedded member is an oxide film.
  • the embedded member is an organic material.
  • the signal processing circuit is laid out so as to minimize a gap between the signal processing circuits, and is embedded by the embedded member made of an organic material.
  • Back-illuminated solid-state imaging device. In the second semiconductor element, in addition to the signal processing circuit, a dummy circuit including a dummy wiring, which is a semiconductor element, is embedded by the embedding member according to any one of ⁇ 1> to ⁇ 12>.
  • a heat dissipation member that emits heat and is formed of a member higher than a predetermined thermal conductivity is stacked.
  • the back-illuminated solid-state imaging device according to any one of ⁇ 1> to ⁇ 13>.
  • ⁇ 15> The backside illuminated solid-state imaging device according to ⁇ 14>, wherein the heat dissipation member includes SiC, AIN, SIN, Cu, Al, and C.
  • ⁇ 16> The back surface irradiation type solid-state imaging device according to ⁇ 14>, wherein the heat dissipation member includes a water channel for circulating cooling water.
  • the signal processing circuit includes a logic circuit, a memory circuit, a power supply circuit, an image signal compression circuit, a clock circuit, and an optical communication conversion circuit.
  • ⁇ 18> The backside illuminated solid-state imaging device according to any one of ⁇ 1> to ⁇ 17>, wherein the signal processing circuit is embedded in the first semiconductor element by the embedding member.
  • the signal processing circuit is partially embedded in the embedded member after a portion thereof is positioned and abutted against the first semiconductor element and gradually joined from a portion around the abutted portion.
  • ⁇ 20> The backside illuminated solid-state imaging device according to ⁇ 19>, wherein the part includes an end side and an end point of the signal processing circuit.
  • ⁇ 21> The backside illuminated solid-state imaging device according to ⁇ 19>, wherein the signal processing circuit is smaller than the first semiconductor element.
  • the signal processing circuit is embedded by the embedded member after a portion thereof is positioned and abutted against the second semiconductor element and gradually joined from a portion around the abutted portion.
  • the back-illuminated solid-state imaging device according to any one of ⁇ 1> to ⁇ 17>.
  • ⁇ 23> The backside illuminated solid-state imaging device according to ⁇ 22>, wherein the part includes an end side and an end point of the signal processing circuit.
  • a first semiconductor element having an imaging element that generates a pixel signal in pixel units, A second semiconductor element in which a signal processing circuit necessary for signal processing of the pixel signal is embedded by an embedding member; A wiring electrically connecting the first semiconductor element and the second semiconductor element; An imaging device comprising a backside illumination type solid-state imaging device in which the first semiconductor element and the second semiconductor element are stacked by oxide film bonding.
  • a first semiconductor element having an imaging element that generates a pixel signal in pixel units, A second semiconductor element in which a signal processing circuit necessary for signal processing of the pixel signal is embedded by an embedding member; A wiring electrically connecting the first semiconductor element and the second semiconductor element; An electronic device comprising a backside illuminated solid-state imaging device, wherein the first semiconductor element and the second semiconductor element are stacked by oxide film bonding.
  • 101 to 104 wafers 111 solid-state imaging devices, 120 solid-state imaging devices, 120a terminals, 121 memory circuits, 121a, 121a-1 and 121a-2 terminals, 122 logic circuits, 122a terminals, 131 on-chip lenses and on-chip color filters, 132 support substrate, 133 oxide film, 134, 134-1, 134-2, 134A to 134H wiring, 135 oxide film bonding layer, 151 relocation substrate, 152 adhesive, 161, 171 support substrate, 321 first semiconductor substrate , 322 Second semiconductor substrate, 323 Third semiconductor substrate, 331 to 333 Multilayer wiring layer, 351, 352, 361, 362, 372, 381, 382, 381, 391, 401, 402 , 441 dummy circuit, 441a dummy wiring, 471 a high thermal conductivity material member, 491 waterways, 495 organic material member

Landscapes

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Abstract

本開示は、製造コストを低減することができるようにする裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器に関する。 個片化されたメモリ回路およびロジック回路を水平方向にレイアウトし、酸化膜により埋め込んで平坦化した上で、固体撮像素子の下で平面方向に内包するように積層する。本開示は、撮像装置に適用することができる。

Description

裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器
　本開示は、裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器に関し、特に、製造コストを低減できるようにした裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器に関する。
　固体撮像装置は、ハイビジョン、4k×2kスパーハイビジョン、さらにスパースローモーション機能という形で高画質されており、それに伴い画素数が多くなり、ハイフレームレートで、かつ、高諧調になっている。
　伝送レートは、画素数×フレームレート×諧調なので、たとえば4k×2k＝8M画素でフレームレートが240f/s、14bit諧調の場合は、8M×240f/s×14bit＝26Gbpsとなる。
　固体撮像素子の後段の信号処理後については、カラーコーディネートのRGBの出力なので、26G×3=78Gbpsと、さらに高速な伝送が必要になる。
　高速な伝送を少ない接続端子数で行うと１接続端子当たりの信号レートが高くなり、高速伝送経路のインピーダンス整合を取るための難易度が高くなるとともに、クロック周波数が高く、ロスも大きくなるため、消費電力が増大する。
　これを回避するためには、接続端子数を多くして伝送を分割して信号レートを遅くすると良い。しかしながら、接続端子数を多くすることは固体撮像素子と後段の信号処理回路や、メモリ回路などの接続に必要な端子を配置することから、各回路のパッケージが大きくなってしまう。
　また、後段の信号処理回路や、メモリ回路に必要な電気配線の基板も積層配線で配線密度のより微細なものが必要となり、さらに配線経路長が長くなり、それに伴い消費電力が大きくなる。
　各回路のパッケージが大きくなると実装する基板自体も大きくなり、最終的に固体撮像素子を搭載する撮像装置構成そのものが大きくなってしまう。
　そこで、撮像装置の構成を小型化するための技術として、固体撮像素子と信号処理回路や、メモリ回路などの回路をウェーハの状態で接合するWoW（Wafer on Wafer）により積層する技術が提案されている（特許文献１参照）。
　WoWを用いた積層技術を用いることにより、半導体を多くの微細配線で接続できるので、１本当たりの伝送速度が低速となり、消費電力を抑えることができる。
特開２０１４－０９９５８２号公報
　しかしながら、WoWの場合、積層するウェーハのチップが同じサイズであれば良いが、ウェーハに構成される各チップサイズが違うと、サイズを一番大きなチップサイズに合わせなければならず、回路毎の理収が悪くなりコストアップとなる。
　また積層する各ウェーハの歩留まりが、各ウェーハのチップの不良が、積層された他のウェーハのチップも不良扱いとなり、積層全体のウェーハの歩留まりは、各ウェーハの歩留まりの積（掛け合わせ）となるため、歩留まり悪化となってコストアップしてしまう。
　また、チップサイズが異なるチップを、小型のバンプを形成して接続する技術も提案されている。この場合、良品選別された異なるサイズのチップを、バンプを介して接続するので、各ウェーハの理収差や、各チップの歩留まりの影響が少ない。
　しかしながら、小型のバンプの形成が難しく、また、接続ピッチが限られてしまうので、接続端子数は、WoWよりも多く取れない。また、実装プロセスで接続するので、接続端子数が多くなると、接続による歩留低下によりコストアップとなる。また、実装プロセスの接続も個々に接合していてため、接続に掛かる時間が長くなるので、プロセスコストが増大する。
　本開示は、このような状況に鑑みてなされたものであり、特に、固体撮像装置の製造コストを低減できるようにするものである。
　本開示の一側面の固体撮像素子は、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される裏面照射型の固体撮像装置である。
　前記第１の半導体素子は、前記第２の半導体素子よりも大きいものとすることができる。
　前記第１の半導体素子は、前記第２の半導体素子よりも小さいものとすることができる。
　前記信号処理回路には、第１の信号処理回路と、第２の信号処理回路とを含ませ、前記第２の半導体素子には、前記第１の信号処理回路と、前記第２の信号処理回路が水平方向に並べて配置されて前記埋め込み部材により埋め込まれるようにすることができる。
　前記信号処理回路には、第１の信号処理回路と、第２の信号処理回路とを含ませるようにすることができ、前記配線には、第１の配線と、第２の配線とを含ませるようにすることができ、前記第２の半導体素子には、前記第１の信号処理回路が前記埋め込み部材により埋め込まれ、前記第２の信号処理回路が前記埋め込み部材により埋め込まれた第３の半導体素子とが含まれるようにすることができ、前記第１の配線には、前記第１の半導体素子と、前記第２の半導体素子とを電気的に接続させ、前記第２の配線には、前記第２の半導体素子と、前記第３の半導体素子とを電気的に接続させ、前記第２の半導体素子と、前記第３の半導体素子とは、酸化膜接合で積層されるようにすることができる。
　前記配線は、CuCu接合とすることができる。
　前記配線は、スルービアを介して電気的に接続することができる。
　前記配線は、前記撮像素子の撮像面側から形成されたスルービアを介して電気的に接続することができる。
　前記配線は、前記撮像素子の撮像面の反対側の面から形成されたスルービアを介して電気的に接続することができる。
　前記埋め込み部材は、酸化膜とすることができる。
　前記埋め込み部材は、有機材料とすることができる。
　前記第２の半導体素子内において、前記信号処理回路は、前記信号処理回路間のすき間を最小とするようにレイアウトされ、有機材料からなる前記埋め込み部材により、埋め込まれるようにすることができる。
　前記第２の半導体素子には、前記信号処理回路に加えて、半導体素子からなる、ダミー配線を含むダミー回路が前記埋め込み部材により埋め込まれるようにすることができる。
　前記第２の半導体素子における、前記第１の半導体素子と積層される面と反対側の面に、所定の熱伝導率より高い部材からなる、熱を放出する放熱部材が積層されるようにすることができる。
　前記放熱部材には、SiC、AIN、SIN、Cu、Al、およびCを含ませるようにすることができる。
　前記放熱部材には、冷却水を循環させる水路を含ませるようにすることができる。
　前記信号処理回路には、ロジック回路、メモリ回路、電源回路、画像信号圧縮回路、クロック回路、および光通信変換回路を含ませるようにすることができる。
　前記信号処理回路は、前記埋め込み部材により前記第１の半導体素子に埋め込まれるようにしてもよい。
　前記信号処理回路は、その一部を、前記第１の半導体素子に対して位置決めして当接させ、当接させた部位の周辺の部位から徐々に接合した後、前記埋め込み部材により埋め込まれるようにすることができる。
　前記その一部には、前記信号処理回路の端辺、および端点を含ませるようにすることができる。
　前記信号処理回路は、前記第１の半導体素子よりも小さくすることができる。
　前記信号処理回路は、その一部を、前記第２の半導体素子に対して位置決めして当接させ、当接させた部位の周辺の部位から徐々に接合した後、前記埋め込み部材により埋め込まれるようにすることができる。
　前記その一部には、前記信号処理回路の端辺、および端点を含ませるようにすることができる。
　本開示の一側面の固体撮像装置の製造方法は、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される裏面照射型の固体撮像装置の製造方法であって、半導体プロセスにより形成された前記撮像素子を有する第１のウェーハと、半導体プロセスにより形成された前記信号処理回路のうち、電気的な検査により良品と判定された前記信号処理回路が再配置されて、前記埋め込み部材により埋め込まれた第２のウェーハとが、前記第１の半導体素子と、前記第２の半導体素子との間の配線が電気的に接続されるように酸化膜接合で積層された後、個片化される裏面照射型の固体撮像素子の製造方法である。
　本開示の一側面の撮像装置は、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される裏面照射型の固体撮像装置を備えた撮像装置である。
　本開示の一側面の電子機器は、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される裏面照射型の固体撮像装置を備えた電子機器である。
　本開示の一側面においては、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子との間が配線により電気的に接続され、前記第１の半導体素子と、前記第２の半導体素子とが、酸化膜接合で積層される。
　本開示の一側面によれば、特に、固体撮像装置の製造コストを低減することが可能となる。
歩留まりを説明する図である。 理収の低下を説明する図である。 バンプを用いた接続を説明する図である。 本開示の第１の実施の形態の固体撮像装置の製造方法の概要を説明する図である。 本開示の第１の実施の形態の固体撮像装置の構成例を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 本開示の第２の実施の形態の固体撮像装置の製造方法の概要を説明する図である。 本開示の第２の実施の形態の固体撮像装置の構成例を説明する図である。 図１０の固体撮像装置の製造方法を説明する図である。 図１０の固体撮像装置の製造方法を説明する図である。 本開示の第３の実施の形態の固体撮像装置の構成例を説明する図である。 図１４の固体撮像装置の製造方法を説明する図である。 図１４の固体撮像装置の製造方法を説明する図である。 本開示の第４の実施の形態の固体撮像装置の構成例を説明する図である。 本開示の第５の実施の形態の固体撮像装置の構成例を説明する図である。 図１８の固体撮像装置の製造方法を説明する図である。 図１８の固体撮像装置の製造方法を説明する図である。 図１８の固体撮像装置の製造方法を説明する図である。 図１８の固体撮像装置の製造方法を説明する図である。 本開示の第５の実施の形態の変形例となる固体撮像装置の構成例を説明する図である。 本開示の第６の実施の形態の固体撮像装置の製造方法の概要を説明する図である。 本開示の第６の実施の形態の固体撮像装置の構成例を説明する図である。 図２５の固体撮像装置の製造方法を説明する図である。 図２５の固体撮像装置の製造方法を説明する図である。 図２５の固体撮像装置の製造方法を説明する図である。 固体撮像素子との第１の接続例を説明する図である。 図２９の固体撮像装置の製造方法を説明する図である。 図２９の固体撮像装置の製造方法を説明する図である。 図２９の固体撮像装置の製造方法を説明する図である。 固体撮像素子との第２の接続例を説明する図である。 図３３の固体撮像装置の製造方法を説明する図である。 図３３の固体撮像装置の製造方法を説明する図である。 図３３の固体撮像装置の製造方法を説明する図である。 固体撮像素子との接続例の第１の変形例を説明する図である。 固体撮像素子との接続例の第２の変形例を説明する図である。 固体撮像素子との接続例の第３の変形例を説明する図である。 固体撮像素子との接続例の第４の変形例を説明する図である。 固体撮像素子との接続例の第５の変形例を説明する図である。 固体撮像素子との接続例の第６の変形例を説明する図である。 固体撮像装置の放熱構造を説明する図である。 固体撮像装置の製造方法を説明する図である。 固体撮像装置の第１の放熱構造の変形例を説明する図である。 固体撮像装置の第２の放熱構造の変形例を説明する図である。 固体撮像装置の第３の放熱構造の変形例を説明する図である。 固体撮像装置の第４の放熱構造の変形例を説明する図である。 本開示の撮像装置の構成を適用した電子機器としての撮像装置の構成例を示すブロック図である。 本開示の技術を適用した撮像装置の使用例を説明する図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　また、以下の順序で説明を行う。
　　１．本開示の概要
　　２．第１の実施の形態
　　３．第２の実施の形態
　　４．第３の実施の形態
　　５．第４の実施の形態
　　６．第５の実施の形態
　　７．第５の実施の形態の変形例
　　８．第６の実施の形態
　　９．固体撮像素子との接続例
　　１０．固体撮像素子との接続例の変形例
　　１１．放熱構造
　　１２．電子機器への適用例
　　１３．撮像素子の使用例
　　１４．内視鏡手術システムへの応用例
　　１５．移動体への応用例
　＜＜１．本開示の概要＞＞
　本開示は、固体撮像装置の製造コストを低減させるものである。
　ここで、本開示の説明をするにあたって、特許文献１に開示されているWoW（Wafer on Wafer）について説明する。
　WoWは、例えば、図１で示されるように、固体撮像装置と信号処理回路や、メモリ回路などのICからなる回路を、ウェーハの状態で接合して積層する技術である。
　図１は、固体撮像素子１１が複数に形成されているウェーハＷ１、メモリ回路１２が複数に形成されているウェーハＷ２、およびロジック回路１３が複数に形成されているウェーハＷ３が、精巧に位置合わせされた状態で接合されて、積層されるWoWを模式的に表している。
　このように積層された構成を個片化することにより、例えば、図２で示されるような固体撮像装置が形成される。
　図２の固体撮像装置１においては、上からオンチップレンズとオンチップカラーフィルタ１０、固体撮像素子１１、メモリ回路１２、ロジック回路１３、およびサポート基板１４の順序で積層されて構成されている。
　ここで、WoWの技術を適用することにより、固体撮像素子１１とメモリ回路１２とを電気的に接続する配線２１－１、およびメモリ回路１２とロジック回路１３とを電気的に接続する配線２１－２は、微細ピッチでの接続が可能となる。
　結果として、配線数を増大させることができるので、各信号線における伝送速度を低減できるので、省電力化を図ることが可能となる。
　しかしながら、積層される固体撮像素子１１、メモリ回路１２、およびロジック回路１３のそれぞれに必要とされる面積は、異なるため、最も大きな固体撮像素子１１よりも小さな面積となるメモリ回路１２の図中の左右には、回路も配線も形成されていない空間Ｚ１が発生する。また、メモリ回路１２より小さな面積となるロジック回路の図中の左右には、回路も配線も形成されていない空間Ｚ２が発生する。
　すなわち、この空間Ｚ１，Ｚ２は、固体撮像素子１１、メモリ回路１２、およびロジック回路１３のそれぞれに必要とされる面積が異なることに起因して生じるものであり、図２においては、最も大きな面積が必要とされる固体撮像素子１１を基準に積層された結果生じている。
　これにより、固体撮像装置１の製造に係る理収は低減され、結果として、製造に係るコストを増大させる。
　また、図１においては、ウェーハＷ１乃至Ｗ３のそれぞれに形成される固体撮像素子１１、メモリ回路１２、およびロジック回路１３のうち、不良となる構成について、マス目が塗りつぶされて表現されている。すなわち、図１において、各ウェーハＷ１乃至Ｗ３には、それぞれ２個ずつ不良が発生されていることが示されている。
　図１で示されるように、ウェーハＷ１乃至Ｗ３のそれぞれに形成される固体撮像素子１１、メモリ回路１２、およびロジック回路１３に生じる不良は、必ずしも同一の位置に発生するわけではない。このため、図１で示されるように、積層されて形成される固体撮像装置１としては、固体撮像素子１１のウェーハＷ１上にバツ印が付されている６個の不良が発生することになる。
　これにより、６個の不良の固体撮像装置１については、それぞれ固体撮像素子１１、メモリ回路１２、およびロジック回路１３の３個の部品のうち、少なくとも２個の部品は不良ではないにもかかわらず、それぞれ６個の不良として扱われることになり、各部品について、本来、２個の歩留まりでよいところ、ウェーハの枚数が積算された、それぞれ６個の歩留まりとなる。
　結果として、固体撮像装置１の歩留まりを低下させ、製造コストを増大させる。
　また、図３で示されるように、チップサイズが異なる固体撮像素子１１、メモリ回路１２、およびロジック回路１３を、個片化した後、良品のみを選択的に配置して、小型バンプを形成して接続することが考えられる。
　図３の固体撮像装置１においては、上からオンチップレンズとオンチップカラーフィルタ１０、固体撮像素子１１が積層され、その下に、メモリ回路１２とロジック回路１３とが同一の層に積層されて、その下にサポート基板１４が設けられて、積層されている。また、固体撮像素子１１と、同一の層に配置されるメモリ回路１２とロジック回路１３とは、小型のバンプ３１を介して電気的に接続されている。
　図３の固体撮像装置１においては、良品選別された異なるサイズのチップがバンプ３１を介して接続される上、各ウェーハの理収差や、各チップの歩留まりの影響が低減される。
　しかしながら、小型のバンプ３１の形成は難しく、図３で示されるように、接続ピッチｄ２を小さくするには限界があるため、WoWを用いた場合の図２の接続ピッチｄ１よりも小さくすることはできない。
　このため、バンプを用いて積層される図３の固体撮像装置１は、WoWにより積層される図２の固体撮像装置１と比べて、接続端子数を多くとることができない。また、図３の固体撮像装置１のようにバンプを用いた接続の場合、接続端子数が多くなると、実装プロセスで接合しているので、接合に係る歩留の低下が発生しコストを増大させてしまう。さらに、実装プロセスにおけるバンプの接続も個々に作業となるため各プロセスの時間が長く、プロセスコストも増大する。
　以上のことから、本開示の撮像素子は、理収、実装コスト、およびプロセスコストの観点から、製造に係るコストを低減させるものである。
　＜＜２．第１の実施の形態＞＞
　図４は、本開示の固体撮像装置を製造する際に適用されるWoW技術により複数のウェーハが積層された構造を説明する図である。
　本開示の固体撮像装置の製造にあたっては、複数の固体撮像素子（CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device））１２０が形成されたウェーハ１０１と、メモリ回路１２１とロジック回路１２２とが再配置されたウェーハ１０２とからなる２枚のウェーハが、精密に配線の位置合わせがされた状態で積層される。
　ウェーハ１０１には、半導体プロセスにより複数の固体撮像素子１２０が形成されている。
　ウェーハ１０２には、半導体プロセスによりウェーハ１０３上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数のメモリ回路１２１が再配置されている。
　ウェーハ１０２には、半導体プロセスによりウェーハ１０４上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数のロジック回路１２２が再配置されている。
　＜図４のWoW技術により積層されたウェーハより形成される固体撮像装置の構成例＞
　図４で示されるようなWoW技術により、複数のウェーハが積層された後、個片化されることにより、本開示の固体撮像装置１１１（図５）が形成される。
　本開示の固体撮像装置は、例えば、図５で示されるような構成とされる。尚、図５は、上段が側面断面図であり、下段が固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２の上面からみた水平方向配置関係を示す図である。
　図５の上段の固体撮像装置１１１は、図中上から、オンチップレンズとオンチップカラーフィルタ１３１、および固体撮像素子１２０が積層され、その下に、メモリ回路１２１およびロジック回路１２２が、同一層に左右に配置されて積層され、その下にサポート基板１３２が形成されている。すなわち、図５の上段で示されるように、図５の固体撮像装置１１１は、ウェーハ１０１により形成される固体撮像素子１２０からなる半導体素子層Ｅ１と、ウェーハ１０２上に形成されるメモリ回路１２１およびロジック回路１２２からなる半導体素子層Ｅ２とから構成される。
　固体撮像素子１２０の端子１２０ａのうち、メモリ回路１２１上の端子１２０ａは、メモリ回路１２１の端子１２１ａとCuCu接続により接続された配線１３４により電気的に接続されている。
　また、固体撮像素子１２０の端子１２０ａのうち、ロジック回路１２２上の端子１２０ａは、ロジック回路１２２の端子１２２ａとCuCu接続により接続された配線１３４により電気的に接続される。
　メモリ回路１２１、およびロジック回路１２２が形成された半導体素子層Ｅ２における、メモリ回路１２１、およびロジック回路１２２の周辺部の空間には、酸化膜１３３が満たされた状態となっている。これにより、半導体素子層Ｅ２においては、メモリ回路１２１、およびロジック回路１２２は、酸化膜１３３に埋め込まれた状態となっている。また、固体撮像素子１２０が形成された半導体素子層Ｅ１と、メモリ回路１２１、およびロジック回路１２２が形成された半導体素子層Ｅ２との境界は、酸化膜接合により、酸化膜接合層１３５が形成されて接合されている。さらに、メモリ回路１２１、およびロジック回路１２２の半導体素子層Ｅ２と、サポート基板１３２とは、酸化膜接合により酸化膜接合層１３５が形成されて接合されている。
　また、図５の下段で示されるように、上面から見て、メモリ回路１２１およびロジック回路１２２が、最上層の固体撮像素子１２０の存在する範囲内に内包するように配置されている。このような配置により、メモリ回路１２１、およびロジック回路１２２の層においては、メモリ回路１２１、およびロジック回路１２２以外の空きスペースが縮小されるので、理収を向上させることが可能となる。
　図４のウェーハ１０２上においては、個々の固体撮像装置１１１が個片化されたとき、メモリ回路１２１およびロジック回路１２２が、それぞれの上面から見て固体撮像素子１２０の範囲内に配置されるように精緻に調整されて再配置される。
　＜図５の固体撮像装置の製造方法＞
　次に、図６乃至図９を参照して、図５の固体撮像装置１１１の製造方法について説明する。尚、図６乃至図９の側面断面図６Ａ乃至６Ｌは、固体撮像装置１１１の側面断面図を示している。
　第１の工程において、図６の側面断面図６Ａで示されるように、再配置基板１５１上に、電気的な検査が行われた後、良品であることが確認されたメモリ回路１２１およびロジック回路１２２が、図５の下段で示されるようなレイアウトとなるように再配置される。再配置基板１５１上には、粘着剤１５２が塗布されており、メモリ回路１２１およびロジック回路１２２は、粘着剤１５２により再配置基板１５１上に再配置されて固定される。
　第２の工程において、図６の側面断面図６Ｂで示されるように、側面断面図６Ａで示されるメモリ回路１２１およびロジック回路１２２の上面が下面となるように反転されて、酸化膜が成膜されて、平坦化されたサポート基板１６１上に酸化膜接合層１３５が形成されて、酸化膜接合される。
　第３の工程において、図６の側面断面図６Ｃで示されるように、再配置基板１５１が粘着剤１５２と共にデボンドされ剥がされて、除去される。
　第４の工程において、図７の側面断面図６Ｄで示されるように、メモリ回路１２１、およびロジック回路１２２の図中の上面部分のシリコン層を、デバイスの特性に影響がでない高さＡにまで薄くする。
　第５の工程において、図７の側面断面図６Ｅで示されるように、絶縁膜として機能する酸化膜１３３が成膜され、再配置したメモリ回路１２１、およびロジック回路１２２からなるチップが埋め込まれる。このとき、メモリ回路１２１、およびロジック回路１２２に対応した高さで酸化膜１３３の面が平坦化される。
　第６の工程において、図７の側面断面図６Ｆで示されるように、平坦化された酸化膜１３３上にサポート基板１７１が酸化膜接合により酸化膜接合層１３５が形成されて接合される。
　第７の工程において、図８の側面断面図６Ｇで示されるように、サポート基板１７１が、デボンドされる、または、エッチングされることにより除去される。第１の工程から第７の工程までの処理により、メモリ回路１２１およびロジック回路１２２が、図５の下段で示されるレイアウトで再配置され、酸化膜１３３からなる絶縁膜で埋め込められ、平坦化された最上面に酸化膜接合層１３５が形成された状態のウェーハ１０２が完成した状態となる。
　第８の工程において、図８の側面断面図６Ｈで示されるように、固体撮像素子１２０と電気的に接続するためのメモリ回路１２１の端子１２１ａ、およびロジック回路１２２の端子１２２ａに対して配線１３４が形成される。
　第９の工程において、図８の側面断面図６Ｉで示されるように、ウェーハ１０２におけるメモリ回路１２１の端子１２１ａおよびロジック回路１２２の端子１２２ａからの配線１３４と、ウェーハ１０１における固体撮像素子１２０の端子１２０ａからの配線１３４とが適切に対向する位置となるように位置合わせがなされる。
　第１０の工程において、図９の側面断面図６Ｊで示されるように、ウェーハ１０２におけるメモリ回路１２１の端子１２１ａおよびロジック回路１２２の端子１２２ａからの配線１３４と、ウェーハ１０１における固体撮像素子１２０の端子１２０ａからの配線１３４とが、CuCu接合により接続されるようにWoWによりウェーハ１０１，１０２が貼り合わされる。この処理により、ウェーハ１０２のそれぞれのメモリ回路１２１およびロジック回路１２２が、ウェーハ１０１のそれぞれの固体撮像素子１２０に対して電気的に接続された状態となる。
　第１１の工程において、図９の側面断面図６Ｋで示されるように、固体撮像素子１２０の図中上部の層であるシリコン層が薄肉化される。
　第１２の工程において、図９の側面断面図６Ｌで示されるように、オンチップレンズとオンチップカラーフィルタ１３１が固体撮像素子１２０上に設けられて、個片化されることにより固体撮像装置１１１が完成する。
　以上のような工程により、固体撮像素子１２０が形成された第１層と、メモリ回路１２１、およびロジック回路１２２が形成された第２層とからなる固体撮像装置１１１が製造される。
　このような構成により、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との回路間の接続は、WoWと同じように半導体のリソグラフィの技術で微細配線の配線密度で端子を形成したもので接続できるので接続端子数を多くでき、各配線における信号処理速度を低減させることができるので、消費電力の低減を図ることが可能となる。
　また、メモリ回路１２１、およびロジック回路１２２は、良品チップだけが接続されることになるため、WoWの欠点である各ウェーハの不良が低減するため、歩留損の発生を低減させることができる。
　さらに、接続するメモリ回路１２１、およびロジック回路は、WoWと違い固体撮像素子１２０のチップサイズに関係なく、できるだけ小さなサイズにして、図５の下段で示されるように、それぞれが独立した島形状に配置させることができるため、接続するメモリ回路１２１、およびロジック回路１２２の理収を向上させることが可能となる。
　これは、固体撮像素子１２０が、光学的な光に反応するための必要最低限の画素サイズが必要なことから、固体撮像素子１２０の製造プロセスには、必ずしも微細配線のプロセスが必要ないので、プロセスコストを低減させることができる。また、ロジック回路１２２の製造プロセスは、最先端の微細配線のプロセスを使用することで、消費電力を低減させることが可能になる。さらに、メモリ回路１２１、およびロジック回路１２２の理収を向上させることが可能となる。結果として、固体撮像装置１１１の製造に係るコストを低減させることが可能となる。
　また、チップをウェーハに並べなおして接合できる構造なので、電源IC、クロックなどのアナログ回路と、ロジック回路１２２と全く異なるプロセスで構成されたものを同じウェーハ内で製作することが難しい異種プロセス、またはウェーハサイズの違いがあっても１チップに積層することが可能となる。
　また、以上においては、固体撮像素子１２０に接続する回路としてメモリ回路１２１およびロジック回路１２２が用いられる例について説明してきたが、固体撮像素子１２０の制御に係る回路、および撮像された画素信号の処理に係る回路など、固体撮像素子１２０の動作に必要とされる信号処理回路であれば、メモリ回路１２１およびロジック回路１２２以外の回路であってもよい。固体撮像素子１２０の動作に必要とされる信号処理回路としては、例えば、電源回路、画像信号圧縮回路、クロック回路、および光通信変換回路などであってもよい。
　＜＜３．第２の実施の形態＞＞
　以上においては、固体撮像素子１２０が形成される層と、メモリ回路１２１、およびロジック回路１２２が再配置された層とが積層される２層構成からなる固体撮像装置１１１について説明してきたが、３層構成の固体撮像装置１１１であってもよい。
　図１０は、本開示の３層構造の固体撮像装置を製造する際に適用するWoWの技術により構成されるウェーハの積層構造を説明する図である。
　図１０においては、図中の上から固体撮像素子１２０が形成されたウェーハ１０１、メモリ回路１２１が再配置されたウェーハ２０１、およびロジック回路１２２が再配置されたウェーハ２０２が積層されている。
　ウェーハ１０１は、図４のウェーハ１０１と同様であり、半導体プロセスにより複数の固体撮像素子１２０が形成されている。
　ウェーハ２０１には、半導体プロセスによりウェーハ１０３上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数のメモリ回路１２１が選択されて再配置されている。
　ウェーハ２０２には、半導体プロセスによりウェーハ１０４上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数のロジック回路１２２が選択されて再配置されている。
　＜図１０のWoW技術により積層されたウェーハより形成される固体撮像装置の構成例＞
　図１０で示されるようなWoW技術により積層されたウェーハが個片化されることにより、本開示の固体撮像装置が形成される。本開示の固体撮像装置は、例えば、図１１で示されるような構成とされる。尚、図１１は、上段が側面断面図であり、下段が固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２の上面からみた配置図である。
　すなわち、図１１の上段の固体撮像装置１１１は、図中上から順番に、オンチップレンズとオンチップカラーフィルタ１３１、固体撮像素子１２０、メモリ回路１２１、ロジック回路１２２、およびサポート基板１３２が形成されている。すなわち、図１１の上段で示されるように、図１１の固体撮像装置１１１は、ウェーハ１０１により形成される固体撮像素子１２０からなる半導体素子層Ｅ１１と、ウェーハ２０１上に形成されるメモリ回路１２１からなる半導体素子層Ｅ１２と、ウェーハ２０２上に形成されるロジック回路１２２からなる半導体素子層Ｅ１３とから構成される。
　固体撮像素子１２０の端子１２０ａは、メモリ回路１２１の端子１２１ａ－１とCuCu接続により接続された配線１３４－１により電気的に接続されている。
　また、メモリ回路１２１の端子１２１ａ－２は、ロジック回路１２２の端子１２２ａとCuCu接続により接続された配線１３４－２により電気的に接続される。
　固体撮像素子１２０、メモリ回路１２１、ロジック回路１２２、およびサポート基板１３２の周辺の空間には、酸化膜１３３が形成されている。また、固体撮像素子１２０が形成されている半導体素子層Ｅ１１と、酸化膜１３３に埋め込まれてメモリ回路１２１が形成されている半導体素子層Ｅ１２との境界には、酸化膜接合層１３５が形成されており、層間が酸化膜接合されている。さらに、酸化膜１３３に埋め込まれてメモリ回路１２１が形成されている半導体素子層Ｅ１２と、酸化膜１３３に埋め込まれてロジック回路１２２が形成されている半導体素子層Ｅ１３との境界には、酸化膜接合層１３５が形成されており、層間が酸化膜接合されている。ロジック回路１２２が形成されている半導体素子層Ｅ１２とサポート基板１３２との境界には、酸化膜接合層１３５が形成されており、層間が酸化膜接合されている。
　また、図１１の下段で示されるように、上面から見て、固体撮像素子１２０の下の層の、ほぼ中央位置にメモリ回路１２１が形成され、さらに、メモリ回路１２１の下の層のほぼ中央位置にロジック回路１２２が配置されている。
　すなわち、図１０のウェーハ２０１上においては、個々の固体撮像装置１１１が個片化されたとき、メモリ回路１２１が、固体撮像素子１２０の中央位置と一致するように再配置され、ウェーハ２０２上においては、ロジック回路１２２が、固体撮像素子１２０の中央位置と一致するように再配置される。
　＜図１１の固体撮像装置の製造方法＞
　次に、図１２，図１３を参照して、図１１の固体撮像装置１１１の製造方法について説明する。尚、図１２，図１３の側面断面図１２Ａ乃至１２Ｆは、固体撮像装置１１１の側面断面図を示している。
　第１の工程において、図１２の側面断面図１２Ａで示されるように、サポート基板１３２－１上に上から固体撮像素子１２０、およびメモリ回路１２１が積層されて、固体撮像素子１２０、およびメモリ回路１２１の間の空間であって、メモリ回路１２１の周辺は、酸化膜１３３に満たされた状態とされ、メモリ回路１２１が酸化膜１３３により埋め込まれている。
　尚、図１２の側面断面図１２Ａが形成されるまでの工程は、図６の側面断面図６Ａ乃至図９の側面断面図６Ｊの工程によりメモリ回路１２１のみを形成する場合と同様であるので、その説明は省略する。
　第２の工程において、図１２の側面断面図１２Ｂで示されるように、サポート基板１３２－１が除去されて、さらに、メモリ回路１２１の端子１２１ａ－２に配線１３４－２が形成される。
　第３の工程において、図１２の側面断面図１２Ｃにおける一点鎖線で囲まれた範囲で示されるように、端子１２２ａに対して配線１３４－２が形成された、サポート基板１３２－２上に設けられているロジック回路１２２が、メモリ回路１２１とそれぞれの配線１３４－２が対向するように位置合わせされる。
　尚、一点鎖線で囲まれたサポート基板１３２－２上にメモリ回路１２１が構成された部位は、図６の側面断面図６Ａ乃至図８の側面断面図６Ｈまでの工程によりロジック回路１２２のみが形成される場合と同様であるので、その説明は省略する。
　第４の工程において、図１３の側面断面図１２Ｄで示されるように、メモリ回路１２１の下面部と、ロジック回路１２２の上面部とが、酸化膜結合により結合されて、メモリ回路１２１の端子１２１ａ－２と、ロジック回路１２２の端子１２２ａとが配線１３４－２により接続される。これにより、メモリ回路１２１、ロジック回路１２２、および固体撮像素子１２０が電気的に接続される。
　第５の工程において、図１３の側面断面図１２Ｅで示されるように、固体撮像素子１２０のシリコン層が薄肉化される。
　第６の工程において、図１３の側面断面図１２Ｆで示されるように、オンチップレンズとオンチップカラーフィルタ１３１が固体撮像素子１２０上に設けられて、個片化されることにより固体撮像装置１１１が完成する。
　以上のように、固体撮像素子１２０が形成された第１層、メモリ回路１２１が形成された第２層、およびロジック回路１２２が形成された第３層の合計３層構造の固体撮像装置１１１が製造される。
　このような構成においても、固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２とのそれぞれの回路間の接続は、WoWと同じように半導体のリソグラフィの技術で微細配線の配線密度で端子を形成したもので接続できるので接続端子数を多くでき、消費電力の低減を図ることが可能となる。
　また、メモリ回路１２１、およびロジック回路１２２は、良品チップだけが接続されることになるため、WoWの欠点である各ウェーハの歩留まりを低減させることができ、歩留損の発生を低減させることができる。
　さらに、上述した図１２の側面断面図１２Ａ乃至１２Ｃで示されるように、図中の下面の配線（裏面配線）を形成することで、３層以上の構成とすることもできる。
　＜＜４．第３の実施の形態＞＞
　＜固体撮像素子がメモリ回路またはロジック回路よりも小さい場合の固体撮像装置の構成例＞
　以上においては、固体撮像素子１２０が、メモリ回路１２１およびロジック回路１２２のいずれよりも大きい場合の例について説明してきたが、メモリ回路１２１およびロジック回路１２２の少なくともいずれかよりも小さい構成であってもよい。
　図１４は、固体撮像素子１２０が、メモリ回路１２１より小さく、ロジック回路１２２よりも大きい場合の、２層の構成からなる固体撮像装置１１１の構成例を示している。
　すなわち、図１４の上部で示されるように、サポート基板１３２上にメモリ回路１２１およびロジック回路１２２が形成された層が設けられ、端子１２１ａ，１２２ａに配線１３４が形成された構成の上に、固体撮像素子１２０が形成されている。また、固体撮像素子１２０は、図１４の下部で示されるように、上面から見て、メモリ回路１２１およびロジック回路１２２に跨る位置に設けられている。すなわち、図１４の上段で示されるように、図１４の固体撮像装置１１１は、ウェーハ１０１により形成される固体撮像素子１２０からなる半導体素子層Ｅ１と、ウェーハ１０２上に形成されるメモリ回路１２１およびロジック回路１２２からなる半導体素子層Ｅ２とから構成される。
　尚、固体撮像素子１２０の周囲は、酸化膜１３３からなる絶縁膜が形成されている。
　＜図１４の固体撮像装置の製造方法＞
　次に、図１５，図１６を参照して、図１４の固体撮像装置１１１の製造方法について説明する。尚、図１５，図１６の側面断面図１５Ａ乃至１５Ｆは、固体撮像装置１１１の側面断面図を示している。
　第１の工程において、図１５の側面断面図１５Ａで示されるように、サポート基板１３２上にメモリ回路１２１およびロジック回路１２２が形成されて、酸化膜１３３からなる絶縁膜により埋め込まれ、最上層に酸化膜接合層１３５が形成され、端子１２１ａ，１２２ａに配線１３４が形成される。
　尚、図１５の側面断面図１５Ａが形成されるまでの工程は、図６の側面断面図６Ａ乃至図９の側面断面図６Ｈの工程により、サポート基板１３２上にメモリ回路１２１およびロジック回路１２２を形成する場合と同様であるので、その説明は省略する。
　第２の工程において、図１５の側面断面図１５Ｂで示されるように、粘着剤２１２が塗布された再配置基板２１１上に、個片化された固体撮像素子１２０が、撮像面側を再配置基板２１１に対向するように、再配置基板２１１上に再配置される。また、固体撮像素子１２０は、図１４の下段で示されるように、平面方向に対して、メモリ回路１２１およびロジック回路１２２を跨ぐ位置に、再配置基板２１１上に再配置される。
　第３の工程において、図１５の側面断面図１５Ｃで示されるように、側面断面図１５Ｂの状態の固体撮像素子１２０が、反転されて、側面断面図１５Ａのメモリ回路１２１およびロジック回路１２２と相互の配線１３４が、CuCu接合により接続され、かつ、対向する層が酸化膜接合により接合される。
　第４の工程において、図１６の側面断面図１５Ｄで示されるように、再配置基板２１１が除去される。
　第５の工程において、図１６の側面断面図１５Ｅで示されるように、固体撮像素子１２０のシリコン層が薄肉化される。
　第６の工程において、図１６の側面断面図１５Ｆで示されるように、オンチップレンズとオンチップカラーフィルタ１３１が固体撮像素子１２０上に設けられて、固体撮像装置１１１が完成する。尚、この例においては、固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２は、組み上げられる前の段階で全て個片化されている。
　以上のように、固体撮像素子１２０の大きさが、メモリ回路１２１よりも小さく、ロジック回路１２２よりも大きい場合であっても、固体撮像素子１２０が形成された第１層、メモリ回路１２１およびロジック回路１２２が形成された第２の合計２層構造の固体撮像装置１１１が製造される。
　このような構成においても、固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２とのそれぞれの回路間の接続は、WoWと同じように半導体のリソグラフィの技術で微細配線の配線密度で端子を形成したもので接続できるので接続端子数を多くでき、消費電力の低減を図ることが可能となる。
　また、メモリ回路１２１、およびロジック回路１２２は、良品チップだけが接続されることになるため、WoWの欠点である各ウェーハの歩留まりを低減させることができ、歩留損の発生を低減させることができる。
　尚、固体撮像素子１２０は、ロジック回路１２２よりも小さく、メモリ回路１２１よりも大きい場合でも同様の工程により固体撮像装置１１１を製造することができる。また、同様に、固体撮像素子１２０が、メモリ回路１２１およびロジック回路１２２のいずれよりも小さい場合でも同様の工程により固体撮像装置１１１を製造することが可能である。
　＜＜５．第４の実施の形態＞＞
　＜固体撮像素子がメモリ回路およびロジック回路よりも小さい場合の３層構造の固体撮像装置の構成例＞
　以上においては、固体撮像素子１２０が、メモリ回路１２１よりも小さく、ロジック回路１２２よりも大きい場合の２層構造の固体撮像装置１１１の構成例について説明してきたが、固体撮像素子１２０が、メモリ回路１２１よりも小さく、ロジック回路１２２よりも大きい場合でも３層構造の固体撮像装置１１１としてもよい。
　図１７は、固体撮像素子１２０が、メモリ回路１２１よりも小さく、ロジック回路１２２よりも大きい場合の、３層の構成からなる固体撮像装置１１１の構成例を示している。
　すなわち、図１７の上部で示されるように、サポート基板１３２上に酸化膜接合層１３５により酸化膜結合されてロジック回路１２２が形成され、その上に、酸化膜接合層１３５により酸化膜結合されてメモリ回路１２１が形成される。さらに、その上に酸化膜接合層１３５により酸化膜結合されて、固体撮像素子１２０が形成され、その上にオンチップレンズとオンチップカラーフィルタ１３１が形成されている。すなわち、図１７の上段で示されるように、図１７の固体撮像装置１１１は、ウェーハ１０１により形成される固体撮像素子１２０からなる半導体素子層Ｅ１１と、ウェーハ２０１上に形成されるメモリ回路１２１からなる半導体素子層Ｅ１２と、ウェーハ２０２上に形成されるロジック回路１２２からなる半導体素子層Ｅ１３とから構成される。
　また、固体撮像素子１２０の端子１２０ａと、メモリ回路１２１の端子１２１ａ－１とが、配線１３４－１によりCuCu接合により電気的に接続されており、メモリ回路１２１の端子１２１ａ－２とロジック回路１２２の端子１２２ａとが配線１３４－２によりCuCu結合により電気的に接続されている。
　この場合、図１７の下部で示されるように、固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２は、それぞれの中心位置が揃えられて形成される。
　尚、固体撮像素子１２０の周囲は、酸化膜１３３からなる絶縁膜が形成されている。
　また、図１７における固体撮像装置１１１の製造方法については、図６の側面断面図６Ａ乃至図８の側面断面図６Ｈの工程によりロジック回路１２２のみを形成し、その後、図１５の側面断面図１５Ｂで示されるように、再配置基板２１１上にメモリ回路１２１を載せて、図１５の側面断面図１５Ｃで示されるように、ロジック回路１２２上に接続し、その後、同様に手法で固体撮像素子１２０を形成すればよいので、図面を用いた説明は省略する。
　このような構成においても、固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２とのそれぞれの回路間の接続は、WoWと同じように半導体のリソグラフィの技術で微細配線の配線密度で端子を形成したもので接続できるので接続端子数を多くでき、消費電力の低減を図ることが可能となる。
　また、メモリ回路１２１、およびロジック回路１２２は、良品チップだけが接続されることになるため、WoWの欠点である各ウェーハの歩留まりを低減させることができ、歩留損の発生を低減させることができる。
　尚、固体撮像素子１２０は、ロジック回路１２２よりも小さく、メモリ回路１２１よりも大きい場合でも同様の工程により固体撮像装置１１１を製造することができる。また、同様に、固体撮像素子１２０が、メモリ回路１２１およびロジック回路１２２のいずれよりも小さい場合でも同様の工程により固体撮像装置１１１を製造することが可能である。
　＜＜６．第５の実施の形態＞＞
　＜メモリ回路およびロジック回路を固体撮像素子のウェーハに直接形成する場合の固体撮像装置の構成例＞
　以上においては、メモリ回路１２１およびロジック回路１２２が、個片化され、良品チップであることが確認された後に、ウェーハ１０２（サポート基板１３２）に形成される例について説明してきた。しかしながら、ウェーハ１０１上の固体撮像素子１２０に、個片化され、良品チップであることが確認されたメモリ回路１２１およびロジック回路１２２が直接形成されるようにしてもよい。
　図１８は、ウェーハ１０１上の固体撮像素子１２０に、個片化され、良品チップであることが確認されたメモリ回路１２１およびロジック回路１２２が直接形成されるようにした固体撮像装置の製造方法を説明する図である。
　すなわち、図１８においては、ウェーハ１０１には、半導体プロセスにより複数の固体撮像素子１２０が形成されている。さらに、ウェーハ１０１に形成された固体撮像素子１２０上には、半導体プロセスによりウェーハ１０３上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数のメモリ回路１２１と、半導体プロセスによりウェーハ１０４上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数のロジック回路１２２とが選択されて再配置されている。すなわち、良品チップであることが確認されたメモリ回路１２１とロジック回路１２２とが、固体撮像素子１２０上に再配置されることになるので、ここでは、メモリ回路１２１とロジック回路１２２とはいずれも固体撮像素子１２０よりも小さい構成とされる。
　尚、ウェーハ１０１上の固体撮像素子１２０に、個片化され、良品チップであることが確認されたメモリ回路１２１およびロジック回路１２２が直接形成されるようにした場合の、２層の構成からなる固体撮像装置１１１の構成例については、図５と同様であるので、その説明は省略する。
　＜図１４の固体撮像装置の製造方法＞
　次に、図１９，図２０を参照して、図１８の固体撮像装置１１１の製造方法について説明する。尚、図１９，図２０の側面断面図１９Ａ乃至１９Ｅは、固体撮像装置１１１の側面断面図を示している。
　第１の工程において、図１９の側面断面図１９Ａで示されるように、ウェーハ１０１上の固体撮像素子１２０に、電気的な検査が行われた後、良品であることが確認されたメモリ回路１２１およびロジック回路１２２が、図５の下段で示されるようなレイアウトとなるように形成されて、端子１２０ａ，１２１ａに配線１３４が形成される。また、メモリ回路１２１の端子１２１ａおよびロジック回路１２２の端子１２２ａからの配線１３４と、ウェーハ１０１における固体撮像素子１２０の端子１２０ａからの配線１３４とが適切に対向する位置となるように位置合わせがなされ、CuCu接合により接続され、かつ、対向する層が酸化膜接合により酸化膜接合層１３５が形成されて接合される。
　第２の工程において、図１９の側面断面図１９Ｂで示されるように、メモリ回路１２１、およびロジック回路１２２の図中の上面部分のシリコン層を、デバイスの特性に影響がでない高さにまで薄くして、絶縁膜として機能する酸化膜１３３が成膜され、再配置したメモリ回路１２１、およびロジック回路１２２からなるチップが埋め込まれる。
　第３の工程において、図１９の側面断面図１９Ｃで示されるように、メモリ回路１２１およびロジック回路１２２の上部に、サポート基板１３２が接合される。このとき、サポート基板１３２と、メモリ回路１２１およびロジック回路１２２とが対向する層は、酸化膜接合により酸化膜接合層１３５が形成されて接合される。
　第４の工程において、図２０の側面断面図１９Ｄで示されるように、固体撮像素子１２０が上部となるように上下が反転されて、固体撮像素子１２０の図中上部の層であるシリコン層が薄肉化される。
　第５の工程において、図２０の側面断面図１９Ｅで示されるように、オンチップレンズとオンチップカラーフィルタ１３１が固体撮像素子１２０上に設けられて、個片化されることにより固体撮像装置１１１が完成する。
　尚、第１の工程において、メモリ回路１２１やロジック回路１２２が、固体撮像素子１２０に再配置されて接合される際には、それぞれ、親水化処理した後、例えば、図２１の上段で示されるように、個片化されたメモリ回路１２１やロジック回路１２２の端辺、または端点等の一部が、固体撮像素子１２０に対して確実な位置合わせをした状態で当接される。そして、図２１の下段で示されるように、メモリ回路１２１やロジック回路１２２の部位のうち、固体撮像素子１２０に当接された部位に近い、他の部分から位置合わせをして徐々に全体が当接されて、酸化膜接合により接合される。
　このように、メモリ回路１２１やロジック回路１２２の端辺または端点等の一部の部位が高い精度で位置合わせされて、固体撮像素子１２０に当接された後、当接された部位に近い部分から徐々に全体が当接して再配置されることで、メモリ回路１２１やロジック回路１２２の、固体撮像素子１２０に対するアライメント精度を向上させることが可能となる。
　また、このようにメモリ回路１２１やロジック回路１２２の一部と、固体撮像素子１２０とが位置合わせされた状態で当接された後に、徐々にメモリ回路１２１やロジック回路の全体が接合されることにより、接合面内に生じるボイド（気泡）を徐々に押し出しながら接合することが可能となる。
　結果として、接合面内におけるボイドの発生を抑制することができるので、固体撮像装置１１１が他の製造工程や、動作時に、高温状態になっても、ボイド（気泡）内の気体が膨張して、暴発してしまうようなことが抑制され、製品精度を向上させることが可能となる。尚、図６の側面断面図６Ａを参照して説明した、第１の実施の形態における第１の工程においても、メモリ回路１２１やロジック回路１２２の一部と、固体撮像素子１２０とが位置合わせされた状態で当接された後に、徐々にメモリ回路１２１やロジック回路の全体が接合されるようにしてもよい。
　また、第２の工程においては、図２２の上段（図２１の下段と同様）で示されるように、メモリ回路１２１およびロジック回路１２２と、固体撮像素子１２０とが、接合された後に、図２２の下段で示されるように、メモリ回路１２１、およびロジック回路１２２の図中の上面部分のシリコン層が、デバイスの特性に影響がでない高さにまで薄くされる。そして、メモリ回路１２１、およびロジック回路１２２が、酸化膜１３３からなる絶縁膜で埋め込まれて、平坦化された最上面に酸化膜接合層１３５が形成されて、図１９の側面断面図１９Ｂで示されるような構成とされる。
　このような製造工程により、固体撮像素子１２０が形成された第１層と、メモリ回路１２１、およびロジック回路１２２が形成された第２層とからなる固体撮像装置１１１が製造される。
　結果として、メモリ回路１２１、およびロジック回路１２２が、直接固体撮像素子１２０に接続されることにより、サポート基板に配置する工程がなくなり、工数を低減することが可能となる。また、製造にサポート基板が一部不要となることにより、製造コストを低減させることが可能となる。さらに、メモリ回路１２１、およびロジック回路１２２が、直接位置合わせされた状態で、固体撮像素子１２０に再配置されることにより、メモリ回路１２１、およびロジック回路１２２の、固体撮像素子１２０に対するアライメント精度を向上させることが可能となる。
　＜＜７．第５の実施の形態の変形例＞＞
　＜メモリ回路およびロジック回路を固体撮像素子のウェーハに直接形成する場合の固体撮像装置の変形例＞
　以上においては、メモリ回路１２１、およびロジック回路１２２が、酸化膜１３３からなる絶縁膜で埋め込まれて、平坦化された最上面に酸化膜接合層１３５が形成されて、図１９の側面断面図１９Ｂで示されるような構成とされていたが、酸化膜１３３に代えて、高耐熱樹脂を塗布、またはラミネートするようにしてもよい。
　すなわち、図２３の上段で示されるように、メモリ回路１２１およびロジック回路１２２がウェーハ１０１上の固体撮像素子１２０に形成された後、メモリ回路１２１およびロジック回路１２２上に、有機膜などからなる高耐熱樹脂２５１が塗布、または、ラミネートされるようにしてもよい。
　図２３の下段で示されるように、高耐熱樹脂２５１が塗布、または、ラミネートされた状態のまま、サポート基板１３２を接合することで、メモリ回路１２１、およびロジック回路１２２の上面部分のシリコン層を薄肉化させることなくサポート基板１３２を貼り合わせることが可能となり、工数を低減させることが可能となる。
　尚、メモリ回路１２１、およびロジック回路１２２に対して、絶縁膜となる埋め込み部材となる酸化膜１３３は、例えば、SiO2，SiO，SRO等のSi系酸化膜が望ましい。また、高耐熱樹脂２４１は、有機膜からなる高耐熱材質として、PI，PBO等のポリイミド系膜、または、ポリアミド系膜が望ましい。
　＜＜８．第６の実施の形態＞＞
　＜メモリ回路およびロジック回路を固体撮像素子が形成されたウェーハに複数層形成する場合の固体撮像装置の構成例＞
　以上においては、ウェーハ１０１上に形成された固体撮像素子１２０に、個片化され、良品チップであることが確認されたメモリ回路１２１およびロジック回路１２２を１層分再配置して形成する例について説明してきたが、良品チップであることが確認されたメモリ回路１２１およびロジック回路１２２を複数層分再配置して形成するようにしてもよい。
　図２４は、本開示のウェーハ１０１上に形成された固体撮像素子１２０に、個片化され、良品チップであることが確認されたメモリ回路１２１およびロジック回路１２２を２層形成して製造する固体撮像装置に適用するWoWの技術により構成されるウェーハの積層構造を説明する図である。
　図２４においては、図中の上から、メモリ回路１２１およびロジック回路１２２が再配置されたウェーハ１０２と、メモリ回路１２１およびロジック回路１２２が固体撮像素子１２０上に再配置されたウェーハ１０１が積層されている。尚、図２４においては、ウェーハ１０２とウェーハ１０１とは、それぞれにメモリ回路１２１およびロジック回路１２２が再配置された面が対向する構成とされている。すなわち、図２４において、ウェーハ１０２上のメモリ回路１２１およびロジック回路１２２が点線で記載されているのは、メモリ回路１２１およびロジック回路１２２が再構成された面が、ウェーハ１０１と対向していることを表している。
　＜図２４のWoW技術により積層されたウェーハより形成される固体撮像装置の構成例＞
　図２４で示されるようなWoW技術により積層されたウェーハが個片化されることにより、本開示の固体撮像装置が形成される。本開示の固体撮像装置は、例えば、図２５の側面断面図で示されるような構成とされる。
　すなわち、図２５の固体撮像装置１１１は、図中上から順番に、オンチップレンズとオンチップカラーフィルタ１３１、固体撮像素子１２０、上から１層目のメモリ回路１２１－１１、およびロジック回路１２２－１１、上から２層目のメモリ回路１２１－１１、およびロジック回路１２２－１２、並びにサポート基板１３２より構成される。
　すなわち、図２５で示されるように、図２４の固体撮像装置１１１は、ウェーハ１０１により形成される固体撮像素子１２０からなる半導体素子層Ｅ３１、固体撮像素子１２０に直接再配置されて形成される、１層目のメモリ回路１２１－１１およびロジック回路１２２－１１からなる半導体素子層Ｅ３２と、ウェーハ１０２上に形成される２層目のメモリ回路１２１－１２およびロジック回路１２２－１２からなる半導体素子層Ｅ３３とから構成される。
　固体撮像素子１２０の端子１２０ａは、半導体素子層Ｅ３２のメモリ回路１２１－１１の端子１２１ａ－１１およびロジック回路１２２－１１の端子１２２ａ－１１とCuCu接続により接続された配線１３４－１１により電気的に接続されている。また、半導体素子層Ｅ３２のメモリ回路１２１－１１の端子１２１ａ－１１およびロジック回路１２２－１１の端子１２２ａ－１１は、半導体素子層Ｅ３３のメモリ回路１２１－１２の端子１２１ａ－１２およびロジック回路１２２－１２の端子１２２ａ－１２とCuCu接続により接続された配線１３４－１２により電気的に接続されている。
　固体撮像素子１２０、半導体素子層Ｅ３２，Ｅ３３のそれぞれのメモリ回路１２１－１１，１２１－１２、ロジック回路１２２－１１，１２２－１２、およびサポート基板１３２の周辺の空間には、酸化膜１３３が形成されている。また、固体撮像素子１２０が形成されている半導体素子層Ｅ３１と、酸化膜１３３に埋め込まれてメモリ回路１２１－１１およびロジック回路１２２－１１が形成されている半導体素子層Ｅ３２との境界には、酸化膜接合層１３５が形成されており、層間が酸化膜接合されている。さらに、酸化膜１３３に埋め込まれてメモリ回路１２１－１１およびロジック回路１２２－１１が形成されている半導体素子層Ｅ３２と、酸化膜１３３に埋め込まれてメモリ回路１２１－１２およびロジック回路１２２－１２が形成されている半導体素子層Ｅ３３との境界には、酸化膜接合層１３５が形成されており、層間が酸化膜接合されている。酸化膜１３３に埋め込まれてメモリ回路１２１－１２およびロジック回路１２２－１２が形成されている半導体素子層Ｅ３３とサポート基板１３２との境界には、酸化膜接合層１３５が形成されており、層間が酸化膜接合されている。
　＜図２５の固体撮像装置の製造方法＞
　次に、図２６乃至図２８を参照して、図２５の固体撮像装置１１１の製造方法について説明する。尚、図２６乃至図２８の側面断面図２６Ａ乃至２６Ｇは、固体撮像装置１１１の側面断面図を示している。
　第１の工程において、図２６の側面断面図２６Ａで示されるように、ウェーハ１０１上の固体撮像素子１２０に、電気的な検査が行われた後、良品であることが確認されたメモリ回路１２１およびロジック回路１２２が、図５の下段で示されるようなレイアウトとなるように形成されて、端子１２０ａ，１２１ａに配線１３４－１１が形成される。また、メモリ回路１２１－１１の端子１２１ａ－１１およびロジック回路１２２－１１の端子１２２ａ－１１からの配線１３４－１１と、ウェーハ１０１における固体撮像素子１２０の端子１２０ａからの配線１３４－１１とが適切に対向する位置となるように位置合わせがなされ、CuCu接合により接続され、かつ、対向する層が酸化膜接合により酸化膜接合層１３５が形成されて接合される。
　第２の工程において、図２６の側面断面図２６Ｂで示されるように、メモリ回路１２１－１１の端子１２１ａ－１１およびロジック回路１２２－１１の端子１２２ａ－１１に対して、例えば、貫通電極（TSV）からなる配線１３４－１２が形成される。
　第３の工程において、図２６の側面断面図２６Ｃで示されるように、配線１３４－１２に対して接続用のPADと接続用の酸化膜接合層１３５が形成される。
　第４の工程において、図２７の側面断面図２６Ｄで示されるように、図１９の側面断面図１９Ａ，図１９Ｂ、および図２１，図２２を参照して説明した手法と同様の手法で、メモリ回路１２１－１２の端子１２１ａ－１２およびロジック回路１２２－１２の端子１２２ａ－１２が配線１３４－１２を介して電気的に接続された状態で形成される。
　第５の工程において、図２７の側面断面図２６Ｅで示されるように、メモリ回路１２１－１２およびロジック回路１２２－１２の上部に、サポート基板１３２が接合される。このとき、サポート基板１３２と、メモリ回路１２１－１２およびロジック回路１２２－１２とが対向する層は、酸化膜接合により酸化膜接合層１３５が形成されて接合される。
　第６の工程において、図２７の側面断面図２６Ｆで示されるように、固体撮像素子１２０が上部となるように上下が反転されて、固体撮像素子１２０の図中上部の層であるシリコン層が薄肉化される。
　第７の工程において、図２８の側面断面図２６Ｇで示されるように、オンチップレンズとオンチップカラーフィルタ１３１が固体撮像素子１２０上に設けられて、個片化されることにより固体撮像装置１１１が完成する。
　このように接合されることにより、メモリ回路１２１およびロジック回路１２２を複数層に積層することが可能となる。
　尚、以上においては、メモリ回路１２１およびロジック回路１２２が２層に積層される例について説明してきたが、同様の手法を用いることで、３層以上に積層されるようにしてもよい。
　＜＜９．固体撮像素子との接続例＞＞
　＜第１の接続例＞
　以上においては、接合について、端子以外の部分は、酸化膜結合とし、端子については、CuCu接合として配線１３４を形成して電気的に接続する例について説明してきたが、それ以外の接続方法でもよい。
　図２９は、左上段における固体撮像装置１１１の枠Ｚ１１内で示される範囲における固体撮像素子１２０とロジック回路１２２とのそれぞれの端子１２０ａ，１２２ａが接続される場合の接続例２９Ａ乃至２９Ｄを示している。
　接続例２９Ａは、ロジック回路１２２の端子１２２ａと、固体撮像素子１２０の端子１２０ａとが図中の水平方向に対して同一の位置に配置されると共に、ロジック回路１２２の端子１２２ａが図中の垂直方向に対して固体撮像素子１２０との境界側に寄せられて配置されている。また、固体撮像装置１１１の裏面側（図中下側）から端子１２２ａ，１２０ａを串刺し状態で貫通するようにスルービアが形成されて、スルービア内に配線１３４Ａが形成される例である。
　接続例２９Ｂは、ロジック回路１２２の端子１２２ａと、固体撮像素子１２０の端子１２０ａとが図中の水平方向に対してずらして配置されると共に、ロジック回路１２２の端子１２２ａが図中の垂直方向に対して固体撮像素子１２０との境界側に寄せられて配置され、固体撮像装置１１１の裏面側（図中下側）から端子１２２ａ，１２０ａに対してそれぞれ独立して貫通するようにスルービアが形成されて、スルービア内に配線１３４Ｂが形成され、裏面側の表面で配線が接続される例である。
　接続例２９Ｃは、ロジック回路１２２の端子１２２ａと、固体撮像素子１２０の端子１２０ａとが図中の水平方向に対して同一の位置に配置されると共に、ロジック回路１２２の端子１２２ａが図中の垂直方向に対して固体撮像素子１２０との裏面側（図中下側）に寄せられて配置されている。また、固体撮像装置１１１の裏面側（図中下側）から端子１２２ａ，１２０ａを串刺し状態で貫通するようにスルービアが形成されて、スルービア内に配線１３４Ｃが形成される例である。
　接続例２９Ｄは、ロジック回路１２２の端子１２２ａと、固体撮像素子１２０の端子１２０ａとが図中の水平方向に対してずらして配置されると共に、ロジック回路１２２の端子１２２ａが図中の垂直方向に対して固体撮像素子１２０との裏面側（図中下側）に寄せられて配置されている。また、固体撮像装置１１１の裏面側（図中下側）から端子１２２ａ，１２０ａに対してそれぞれ独立して貫通するようにビアが形成されて、ビア内に配線１３４Ｄが形成され、裏面側の表面で配線が接続される例である。
　＜図２９の固体撮像素子との接続例を用いた固体撮像装置の製造方法＞
　次に、図３０乃至図３２を参照して、図２９の接続例を用いた固体撮像装置１１１の製造方法について説明する。尚、図３０乃至図３２の側面断面図３０Ａ乃至３０Ｈは、固体撮像装置１１１の側面断面図を示している。また、ここでは、接続例２９Ａについて説明する。
　第１の工程において、図３０の側面断面図３０Ａで示されるように、ウェーハ１０２に対応する再配置基板１５１上に、電気的な検査が行われた後、良品であることが確認されたメモリ回路１２１およびロジック回路１２２が、再配置される。再配置基板１５１上には、粘着剤１５２が塗布されており、メモリ回路１２１およびロジック回路１２２は、粘着剤１５２により再配置基板１５１上に再配置されて固定される。尚、メモリ回路１２１やロジック回路１２２は、図２２を参照して説明したように、端面または端点等の一部の部位を固体撮像素子１２０に当接させた後、その他の部位を、当接させた部位の近い部位から徐々に全体を当接させて接合させ、再配置されるようにする。
　第２の工程において、図３０の側面断面図３０Ｂで示されるように、側面断面図３０Ａで示されるメモリ回路１２１およびロジック回路１２２の上面が下面となるように反転されて、固体撮像素子１２０上に酸化膜接合層１３５が形成されて、酸化膜結合される。
　第３の工程において、図３０の側面断面図３０Ｃで示されるように、再配置基板１５１が粘着剤１５２と共にデボンドされて剥がされて、除去される。
　第４の工程において、図３１の側面断面図３０Ｄで示されるように、メモリ回路１２１、およびロジック回路１２２の図中の上面部分のシリコン層が、デバイスの特性に影響がでない幅まで薄くされる。
　第５の工程において、図３１の側面断面図３０Ｅで示されるように、絶縁膜として機能する酸化膜１３３が成膜され、再配置したメモリ回路１２１、およびロジック回路１２２からなるチップが埋め込まれ、平坦化される。さらに、ここでメモリ回路１２１の端子１２１ａと固体撮像素子１２０の端子１２０ａとが水平方向に同一の位置に配置されており、端子１２０ａ，１２１ａが貫通するようにスルービアが形成された後、スルービアに金属が埋め込まれることにより配線１３４Ａが形成される。
　第６の工程において、図３１の側面断面図３０Ｆで示されるように、側面断面図３０Ｅで示される構成が反転されて、サポート基板１３２上に酸化膜接合層１３５が形成されて、酸化膜接合される。
　第７の工程において、図３２の側面断面図３０Ｇで示されるように、固体撮像素子１２０のシリコン層が薄肉化される。
　第８の工程において、図３２の側面断面図３０Ｈで示されるように、オンチップレンズとオンチップカラーフィルタ１３１が固体撮像素子１２０上に設けられて、個片化されることにより固体撮像装置１１１が完成する。
　以上のような工程により、裏面側から形成される貫通するようにスルービアにより配線１３４Ａが形成されて、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２とが電気的に接続された状態となり、固体撮像装置１１１が製造される。
　尚、接続例２９Ｂ乃至２９Ｃで示される配線１３４Ｂ乃至１３４Ｄについても、貫通ビアを設ける位置、深さ、および数は、異なるが、同様の工程により製造することができる。
　以上のような構成においても、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との回路間の接続は、WoWと同じように半導体のリソグラフィの技術で微細配線の配線密度で端子を形成したもので接続できるので接続端子数を多くでき、消費電力の低減を図ることが可能となる。
　＜第２の接続例＞
　以上においては、固体撮像装置１１１の裏面側（撮像面に対して反対側）からスルービアを形成し、端子を電気的に接続する配線を形成する例について説明してきたが、表面側（撮像面側）からスルービアを形成して金属を流し込んで配線を形成するようにしもよい。
　図３３は、左上段における固体撮像装置１１１の枠Ｚ２１内で示される範囲における固体撮像素子１２０とロジック回路１２２とのそれぞれの端子１２０ａ，１２２ａが接続される場合の接続例３３Ａ乃至３３Ｄを示している。
　接続例３３Ａは、ロジック回路１２２の端子１２２ａと、固体撮像素子１２０の端子１２０ａとが図中の水平方向に対して同一の位置に配置されると共に、ロジック回路１２２の端子１２２ａが図中の垂直方向に対して固体撮像素子１２０との境界側に寄せられて配置され、固体撮像装置１１１の表面側（図中上側）から端子１２２ａ，１２０ａを串刺し状態で貫通するようにスルービアが形成されて、スルービア内に配線１３４Ｅが形成される例である。
　接続例３３Ｂは、ロジック回路１２２の端子１２２ａと、固体撮像素子１２０の端子１２０ａとが図中の水平方向に対してずらして配置されると共に、ロジック回路１２２の端子１２２ａが図中の垂直方向に対して固体撮像素子１２０との境界側に寄せられて配置される。また、固体撮像装置１１１の表面側（図中上側）から端子１２２ａ，１２０ａに対してそれぞれ独立して貫通するようにスルービアが形成されて、スルービア内に配線１３４Ｆが形成され、表面側の表面で配線が接続される例である。
　接続例３３Ｃは、ロジック回路１２２の端子１２２ａと、固体撮像素子１２０の端子１２０ａとが図中の水平方向に対して同一の位置に配置されると共に、ロジック回路１２２の端子１２２ａが図中の垂直方向に対して固体撮像素子１２０との裏面側（図中下側）に寄せられて配置される。また、固体撮像装置１１１の表面側（図中上側）から端子１２２ａ，１２０ａを串刺し状態で貫通するようにスルービアが形成されて、スルービア内に配線１３４Ｇが形成される例である。
　接続例３３Ｄは、ロジック回路１２２の端子１２２ａと、固体撮像素子１２０の端子１２０ａとが図中の水平方向に対してずらして配置されると共に、ロジック回路１２２の端子１２２ａが図中の垂直方向に対して固体撮像素子１２０との裏面側（図中下側）に寄せられて配置される。また、固体撮像装置１１１の表面側（図中上側）から端子１２２ａ，１２０ａに対してそれぞれ独立して貫通するようにスルービアが形成されて、スルービア内に配線１３４Ｈが形成され、裏面側の表面で配線が接続される例である。
　尚、撮像面からスルービアを形成する必要があるため、配線１３４Ｅ乃至１３４Ｈは、いずれも水平方向に対して、固体撮像素子１２０の画素領域の外側に形成される。
　＜図３３の固体撮像素子との接続例を用いた固体撮像装置の製造方法＞
　次に、図３４乃至図３６を参照して、図３３の接続例を用いた固体撮像装置１１１の製造方法について説明する。尚、図３４乃至図３６の側面断面図３４Ａ乃至３４Ｈは、固体撮像装置１１１の側面断面図を示している。また、ここでは、接続例３３Ａについて説明する。
　第１の工程において、図３４の側面断面図３４Ａで示されるように、ウェーハ１０２に対応する再配置基板１５１上に、電気的な検査が行われた後、良品であることが確認されたメモリ回路１２１およびロジック回路１２２が、再配置される。再配置基板１５１上には、粘着剤１５２が塗布されており、メモリ回路１２１およびロジック回路１２２は、粘着剤１５２により再配置基板１５１上に再配置されて固定される。尚、メモリ回路１２１やロジック回路１２２は、図２２を参照して説明したように、端面または端点等の一部の部位を固体撮像素子１２０に当接させた後、その他の部位を、当接させた部位の近い部位から徐々に全体を当接させて接合させ、再配置されるようにする。
　第２の工程において、図３４の側面断面図３４Ｂで示されるように、側面断面図３４Ｂで示されるメモリ回路１２１およびロジック回路１２２の上面が下面となるように反転されて、固体撮像素子１２０上に酸化膜接合層１３５が形成されて酸化膜接合される。
　第３の工程において、図３４の側面断面図３４Ｃで示されるように、再配置基板１５１が粘着剤１５２と共にデボンドされ剥がされて、除去される。
　第４の工程において、図３５の側面断面図３４Ｄで示されるように、メモリ回路１２１、およびロジック回路１２２の図中の上面部分のシリコン層が、デバイスの特性に影響がでない幅まで薄肉化される。
　第５の工程において、図３５の側面断面図３４Ｅで示されるように、絶縁膜として機能する酸化膜１３３が成膜され、再配置したメモリ回路１２１、およびロジック回路１２２からなるチップが埋め込まれ、平坦化される。
　第６の工程において、図３５の側面断面図３４Ｆで示されるように、側面断面図３４Ｆで示される構成が反転されて、サポート基板１３２上に酸化膜接合層１３５が形成されて、酸化膜接合される。
　第７の工程において、図３６の側面断面図３４Ｇで示されるように、固体撮像素子１２０のシリコン層が薄肉化される。さらに、ここでメモリ回路１２１の端子１２１ａと固体撮像素子１２０の端子１２０ａとが水平方向に同一の位置に配置されており、端子１２０ａ，１２１ａが串刺し状態となるように、表面側から貫通するようにスルービアが形成された後、スルービアに金属が埋め込まれることにより配線１３４Ｅが形成される。
　第８の工程において、図３６の側面断面図３４Ｈで示されるように、オンチップレンズとオンチップカラーフィルタ１３１が固体撮像素子１２０上に設けられて、個片化されることにより固体撮像装置１１１が完成する。
　以上のような工程により、表面側（撮像面側）から形成されるスルービアにより配線１３４Ａが形成されて、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２とが電気的に接続された状態となり、固体撮像装置１１１が製造される。
　尚、接続例３３Ｂ乃至３３Ｃで示される配線１３４Ｆ乃至１３４Ｈについても、スルービアを設ける位置、深さ、および数は、異なるが、同様の工程により製造することができる。
　以上のような構成においても、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との回路間の接続は、WoWと同じように半導体のリソグラフィの技術で微細配線の配線密度で端子を形成したもので接続できるので接続端子数を多くでき、消費電力の低減を図ることが可能となる。
　＜＜１０．固体撮像素子との接続例の変形例＞＞
　＜第１の固体撮像素子との接続例の変形例＞
　固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との電気的な接続方法については、図２９，図３３の接続例以外でもよい。
　図３７は、固体撮像装置１１１の固体撮像素子１２０とメモリ回路１２１、およびロジック回路１２２との電気的な接続例における変形例を示している。
　図３７においては、上から第１の半導体基板３２１、第２の半導体基板３２２、および第３の半導体基板３２３が積層され、第１の半導体基板３２１に固体撮像素子１２０が形成され、第２の半導体基板３２２にメモリ回路１２１が形成され、第３の半導体基板３２３にロジック回路１２２が形成されるものとする。尚、メモリ回路１２１およびロジック回路１２２が形成される基板は入れ替わってもよい。
　また、第１の半導体基板３２１、第２の半導体基板３２２、および第３の半導体基板３２３は、それぞれ固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２の多層配線層３３１，３３２，３３３が形成される。また、図３７においては、多層配線層３３２が、第３の半導体基板３２３に向けられており、多層配線層３３２，３３３が、第２の半導体基板３２２と第３の半導体基板３２３との境界で貼り合わせられた構造となっている。
　さらに、外部接続用の、例えば、アルミなどの金属なとからなるパッド３４１，３４２が設けられており、パッド孔３５０を介して接続される外部装置との信号が、パッド３４２と接続されたパッド３４１を介して入出力される。
　図３７で示されるように、第１の半導体基板３２１には、第１の半導体基板３２１の裏面側（受光面側）からパッド３４１に達するようにパッド孔３５０が形成されている。そして、第１の半導体基板３２１の多層配線層３３１にパッド３４２が形成されている。
　また、図３７の構成では、第１の半導体基板３２１と第２の半導体基板３２２との電気的接続に用いられるコンタクト３５１、および、第２の半導体基板３２２と第３の半導体基板３２３との電気的接続に用いられるコンタクト３５２が設けられている。コンタクト３５１およびコンタクト３５２は、ツインコンタクトとして構成されている。
　すなわち、図３７で示されるように、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との電気的な接続については、ツインコンタクト３５１，３５２を用いるようにしてもよい。
　＜第２の固体撮像素子との接続例の変形例＞
　図３８で示されるように、第１の半導体基板３２１の多層配線層３３１が、第２の半導体基板３２２側（図中上側）に向けられて、第１の半導体基板３２１と第２の半導体基板３２２との境界で、多層配線層３３１，３３２が貼り合せられるようにしてもよい。
　図３８の構成では、図３７の場合とは異なり、パッド３４２が第２の半導体基板３２２の多層配線層３３２内に設けられている。そして、第１の半導体基板３２１には、第１の半導体基板３２１の裏面側（受光面側）からパッド３４１に達するようにパッド孔３５０が形成されている。
　また、図３８の構成では、第１の半導体基板３２１と第２の半導体基板３２２との電気的接続に用いられるコンタクト３６１、および、第２の半導体基板３２２と第３の半導体基板３２３との電気的接続に用いられるコンタクト３６２が設けられている。コンタクト３６１，３６２は、ツインコンタクトとして構成されている。
　図３８の構成の場合、図３７の場合とは異なり、コンタクト３６２が第１の半導体基板３２１および第２の半導体基板３２２を貫通し、第３の半導体基板３２３の多層配線層３３３に達している。
　すなわち、図３８で示されるように、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との電気的な接続については、ツインコンタクト３６１，３６２を用いるようにしてもよい。
　＜第３の固体撮像素子との接続例の変形例＞
　図３９の構成では、第２の半導体基板３２２の絶縁膜層３７１が第３の半導体基板３２３側（図中下側）に向けられて第１の半導体基板３２１と第２の半導体基板３２２が貼り合せられている。
　また、図３９の構成では、図３７と同様に、第１の半導体基板３２１と第２の半導体基板３２２との電気的接続に用いられるコンタクト３５１、および、第２の半導体基板３２２と第３の半導体基板３２３との電気的接続に用いられるコンタクト３５２が設けられている。コンタクト３５１，３５２は、ツインコンタクトとして構成されている。
　さらに、図３９の構成では、図３７の場合とは異なり、第１の半導体基板３２１と第２の半導体基板３２２との間に絶縁膜層３７１が形成されている。そして、絶縁膜層３７１内にパッド３４１が配置され、第２の半導体基板３２２の多層配線層３３２に接続されるコンタクト３７２にパッド３４１が接続されている。
　そして、図３９の構成では、第１の半導体基板３２１には、第１の半導体基板３２１の裏面側（受光面側）から、絶縁膜層３７１内のパッド３４１に達するようにパッド孔３５０が形成されている。
　すなわち、図３９で示されるように、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との電気的な接続については、ツインコンタクト３５１，３５２を用いるようにしてもよく、さらに、第２の半導体基板３２２の多層配線層３３２に接続されるコンタクト３７２にパッド３４１が接続される構成としてもよい。
　＜第４の固体撮像素子との接続例の変形例＞
　図４０の構成では、図３７の場合と同様に、第１の半導体基板３２１には、第１の半導体基板３２１の裏面側（受光面側）からパッド３４１に達するようにパッド孔３５０が形成されている。そして、第１の半導体基板３２１の多層配線層３３１にパッド３４２が形成されている。
　また、図４０の構成では、図３７の場合と同様に、第２の半導体基板３２２の多層配線層３３２が第３の半導体基板３２３側（図中下側）に向けられて第１の半導体基板３２１と第２の半導体基板３２２が貼り合せられている。
　さらに、図４０の構成では、図３７の場合と同様に、第１の半導体基板３２１と第２の半導体基板３２２との電気的接続に用いられるコンタクト３５１が設けられている。コンタクト３５１は、ツインコンタクトとして構成されている。
　図４０の構成では、図３７の場合とは異なり、第２の半導体基板３２２と第３の半導体基板３２３との電気的接続に用いられるコンタクト３５２が設けられていない。その一方で、第２の半導体基板３２２と第３の半導体基板３２３との電気的接続に用いられるコンタクト３８１，３８２が設けられている。
　コンタクト３８１，３８２のそれぞれは、第２の半導体基板３２２を貫通し、第３の半導体基板３２３の多層配線層３３３に達する貫通孔を設けて導体を埋め込むことにより形成される。すなわち、コンタクト３８１，３８２のそれぞれは、貫通孔を１つ設けるだけで第２の半導体基板３２２の多層配線層３３２と第３の半導体基板３２３の多層配線層３３３とを接続するようになされている。
　つまり、コンタクト３８１，３８２のそれぞれは、シェアードコンタクトとして構成されている。
　また、図３７乃至図３９を参照して上述した構成の固体撮像装置１１１においても、やはり、第１の半導体基板３２１と第２の半導体基板３２２との電気的接続、または、第２の半導体基板３２２と第３の半導体基板３２３との電気的接続にシェアードコンタクトが用いられるようにしてもよい。
　すなわち、図４０で示されるように、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との電気的な接続については、ツインコンタクト３５１、およびシェアードコンタクト３８１，３８２を用いるようにしてもよい。
　＜第５の固体撮像素子との接続例の変形例＞
　図４１の構成では、図３７の場合と同様に、第１の半導体基板３２１には、第１の半導体基板３２１の裏面側（受光面側）からパッド３４１に達するようにパッド孔３５０が形成されている。そして、第１の半導体基板３２１の多層配線層３３１にパッド３４２が形成されている。
　また、図４１の構成では、図３７の場合と同様に、第２の半導体基板３２２の多層配線層３３２が第３の半導体基板３２３側（図中下側）に向けられて第１の半導体基板３２１と第２の半導体基板３２２が貼り合せられている。
　さらに、図４１の構成では、第２の半導体基板３２２と第３の半導体基板３２３との電気的接続に用いられるコンタクト３９１が設けられている。コンタクト３９１は、ツインコンタクトとして構成されている。
　また、図４１の構成では、第２の半導体基板３２２の多層配線層３３２内のメタル配線３３２ａと第３の半導体基板３２３の多層配線層３３３内のメタル配線３３３ａが直接接合されている。さらに、多層配線層３３２内のメタル配線３３２ｂと多層配線層３３３内のメタル配線３３３ｂが直接接合されている。これにより、第２の半導体基板３２２と第３の半導体基板３２３とが電気的に接続されることになる。
　つまり、図４１の構成の場合、第２の半導体基板３２２と第３の半導体基板３２３の電気的接続のために、コンタクトを用いずに、直接接合を用いている。従って、製造工程を簡素化することができ、基板上での面積を小さくすることができる。
　すなわち、図４１で示されるように、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との電気的な接続については、ツインコンタクト３９１、並びに、メタル配線３３２ａ，３３３ａ、および３３２ｂ，３３３ｂを用いるようにしてもよい。
　＜第６の実施の形態の固体撮像素子との接続例の変形例＞
　図４２の構成では、図４１の場合とは異なり、第１の半導体基板３２１と第２の半導体基板３２２との電気的接続に用いられるコンタクト４０１，４０２が設けられている。すなわち、図４２の構成の場合、コンタクト４０１の図中左側の下側端部がコンタクト４０２の図中上側端部に接続されることにより、第１の半導体基板３２１と第２の半導体基板３２２が電気的に接続される。なお、コンタクト４０１は、ツインコンタクトとして構成されている。
　図４２の構成では、例えば、図４１のコンタクト３９１の形成のように、受光面から多層配線層３３２に達する孔を設ける必要がない。このため、コンタクトの形成をより簡素に行うことが可能となる。
　図４２におけるその他の部分の構成は、図４１の場合と同様なので、詳細な説明は省略する。
　すなわち、図４２で示されるように、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との電気的な接続については、ツインコンタクト４０１，４０２、並びに、メタル配線３３２ａ，３３３ａ、および３３２ｂ，３３３ｂを用いるようにしてもよい。
　＜＜１１．放熱構造＞＞
　高画質で、かつ、高フレームレートの固体撮像素子１２０は、発熱しやすいため放熱の対策が必要である。固体撮像素子１２０は光学的なセンシングなので、センシングされる表面は光を取り込むために、図４３の側面断面図４３Ａで示されるように、固体撮像素子１２０の前段にレンズ４３１が配置されて空気の空間４３２が存在する。
　固体撮像素子１２０内において発した熱は、材料の熱伝導率に応じて移動する。空気の熱伝導率はシリコンの熱伝導率に対し約7000倍であるため、発生した熱のほとんどが、空気の空間４３２を通しではなく、固体撮像素子１２０に接している材料を通して放熱される。したがって、例えば、図４３の側面断面図４３Ａで示されるような構成の場合、固体撮像素子１２０で発生した熱は、矢印で示されるように、酸化膜１３３およびロジック回路１２２、並びに、サポート基板１３２に対して移動して放熱される。
　図４３の側面断面図４３Ａで示されるように、ロジック回路１２２（またはメモリ回路１２１）の周囲は、高さを埋めて平坦化するために酸化膜１３３で覆われている。
　各基板の酸化膜接合層１３５の厚みは非常に薄いため熱抵抗が小さいが、ロジック回路１２２（またはメモリ回路１２１）の高さは、酸化膜接合層１３５の厚みと比較すると厚く、また、酸化膜１３３の熱伝導率は、ロジック回路１２２（またはメモリ回路１２１）の材料であるシリコンよりも小さいため、ロジック回路１２２（またはメモリ回路１２１）が接続されているエリアと酸化膜１３３で覆われたエリアとでは熱の移動度が変ってしまう。
　尚、図４３の側面断面図４３Ａにおいて、矢印の大きさは、熱の移動度の大きさを表現しており、矢印が大きいほど熱の移動度が高く、放熱効率が高いことが表されている。すなわち、図４３の側面断面図４３Ａにおいては、ロジック回路１２２（またはメモリ回路１２１）における熱伝導率の方が、酸化膜１３３よりも高いので、ロジック回路１２２（またはメモリ回路１２１）における放熱効率の方が高いことが表現されている。
　そこで、図４３の側面断面図４３Ｂで示されるように、酸化膜１３３のうち、ロジック回路１２２（またはメモリ回路１２１）が形成されていないエリアに、ロジック回路１２２（またはメモリ回路１２１）を構成する部材と同様のシリコンからなるダミー回路４４１を設けるようにしてもよい。ダミー回路４４１を構成するシリコンの熱伝導率は、酸化膜１３３の熱伝導率よりも高いため、矢印で示されるように、酸化膜１３３を通して放熱するよりも、より効率よく放熱することができる。
　図４３の側面断面図４３Ｂで示されるように、ダミー回路４４１を設けるようにする場合、WoW技術を用いて製造する際には、図４４で示されるように、ウェーハ１０４上に半導体プロセスで形成されたロジック回路１２２のうちの電気的な検査の結果、良品とみなされたものがウェーハ４５１上に再配置される。
　この際、ウェーハ４５１上においては、ロジック回路１２２（または、メモリ回路１２１）の周囲に、図４３の側面断面図４３Ａで示されるような配置となるように、予めダミー回路４４１が再配置される。そして、固体撮像素子１２０が半導体プロセスにより形成されたウェーハ１０１がウェーハ４５１上に位置決めされて積層された後、個片化されて、固体撮像装置１１１が完成する。
　＜第１の放熱構造の変形例＞
　以上においては、ロジック回路１２２やメモリ回路１２１の周囲の酸化膜１３３に代えて、ダミー回路４４１を配置する例について説明してきたが、ダミー回路４４１に対して、より熱伝導率の高い金属からなるダミー配線を含ませるようにしてもよい。
　例えば、図４５で示されるように、ダミー回路４４１に、さらに、ダミー配線４４１ａが含まれるようにしてもよい。
　すなわち、図４５の場合、シリコンよりも熱伝導率の高い金属からなるダミー配線４４１ａが、ダミー回路４４１に含まれることにより、より高い効率で放熱することが可能となる。
　＜第２の放熱構造の変形例＞
　以上においては、ロジック回路１２２やメモリ回路１２１の周辺の酸化膜１３３に代えて、ダミー配線４４１ａを含むダミー回路４４１を設けることで、放熱効率を向上させる例について説明してきたが、サポート基板１３２の裏側に高熱伝導率材料部材を張り付けるようにして、放熱効率を向上させるようにしてもよい。
　図４６は、サポート基板１３２の裏側に高熱伝導率材料を張り付けるようにした固体撮像装置１１１の構成例が示されている。
　すなわち、側面断面図４６Ａで示されるように、サポート基板１３２の裏側（図中の下側）に高熱伝導率材料からなる高熱伝導率材料部材４７１が貼りつけられている。高熱伝導率材料部材４７１は、例えば、SiC、AlN、SIN、Cu、Al、Cなどである。
　高熱伝導率材料部材４７１がサポート基板１３２の裏側に張り付けられる場合、WoW技術を用いて製造する際には、斜視図４６Ｂで示されるように、ウェーハ１０４上に半導体プロセスで形成されたロジック回路１２２のうちの電気的な検査の結果、良品とみなされたものが再配置されたウェーハ２０１の下に、高熱伝導率材料部材４７１からなるウェーハ４８１が積層される。
　すなわち、この場合、図中の上から固体撮像素子１２０が半導体プロセスにより形成されたウェーハ１０１、良品のロジック回路１２２が再配置されたウェーハ２０１、および高熱伝導率材料部材４７１からなるウェーハ４８１の３枚のウェーハが積層される。
　さらに、図４６の側面断面図４６Ｃで示されるように、ロジック回路１２２の周囲のスペースに高熱伝導率材料部材４７１を形成し、酸化膜１３３で埋め込むようにしてもよい。
　＜第３の放熱構造の変形例＞
　以上においては、サポート基板１３２の裏側に高熱伝導率材料部材４７１を張り付けることで、放熱効率を向上させる例について説明してきたが、さらに、高熱伝導率材料部材４７１内に冷却水を循環させるための水路を設けて、水冷方式の放熱機構を設けるようにしてもよい。
　図４７は、水冷方式の放熱機構を形成し、さらに放熱効率を向上させた固体撮像装置１１１の構成例を示している。
　すなわち、図４７の固体撮像装置１１１の基本的な構成は、図４７の側面断面図４７Ａで示されるように、図４６を参照して説明した固体撮像装置１１１と同様の構成であるが、さらに、高熱伝導率材料部材４７１内に冷却水の水路４９１が設けられている。
　水路４９１内に冷却水を循環させることで、水冷式の放熱機構が形成され、固体撮像素子１２０により発生した熱を冷却水により放熱させることが可能となり、より効率よく放熱することが可能となる。
　水冷式の放熱機構が設けられる場合、図４７の斜視図４７Ｂで示されるように、ウェーハ４８１上に、積層されるウェーハ１０１，２０１の固体撮像素子１２０、およびロジック回路１２２のそれぞれに位置合わせされるように、水路４９１が形成された状態で積層される。
　＜第４の放熱構造の変形例＞
　以上においては、図４８の左上部で示されるように、メモリ回路１２１、およびロジック回路１２２の周辺においては、すき間となる領域を酸化膜１３３で埋め込む構成とされる例について説明してきたが、酸化膜１３３を埋め込むにあたっては、時間が掛かるため、プロセスコストが増大する。
　そこで、メモリ回路１２１、およびロジック回路１２２の周辺部のすき間を、図４８の右上部で示されるように、酸化膜１３３に代えて、有機材料からなる有機材料部材４９５で埋め込んで形成するようにしてもよい。
　ただし、メモリ回路１２１、およびロジック回路１２２の周辺部を有機材料部材４９５で埋め込むと、最上面に酸化膜接合層１３５を成膜した時に熱の影響で平坦性が損なわれたり、埋め込んだ材料の線膨張係数差で反りや、うねりが発生してサポート基板１３２の貼り合わせができなくなることがある。
　このため、図４８の下部で示されるように、メモリ回路１２１、およびロジック回路１２２、並びに、ダミー回路４４１の形状により、すき間をできるだけ小さくするように、レイアウトを形成することが好ましい。このように、すき間が小さくなるようにレイアウトされることにより、有機材料部材４９５の使用量が必要最小限となることにより、最上面に酸化膜接合層１３５を成膜した時の熱の影響、埋め込んだ材料の線膨張係数差での反りや、うねりの影響を最小にすることが可能となり、サポート基板１３２への貼り付けを実現させることができる。
　＜＜１２．電子機器への適用例＞＞
　上述した撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図４９は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　図４９に示される撮像装置５０１は、光学系５０２、シャッタ装置５０３、固体撮像素子５０４、駆動回路５０５、信号処理回路５０６、モニタ５０７、およびメモリ５０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系５０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子５０４に導き、固体撮像素子５０４の受光面に結像させる。
　シャッタ装置５０３は、光学系５０２および固体撮像素子５０４の間に配置され、駆動回路５０５の制御に従って、固体撮像素子５０４への光照射期間および遮光期間を制御する。
　固体撮像素子５０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子５０４は、光学系５０２およびシャッタ装置５０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子５０４に蓄積された信号電荷は、駆動回路５０５から供給される駆動信号（タイミング信号）に従って転送される。
　駆動回路５０５は、固体撮像素子５０４の転送動作、および、シャッタ装置５０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子５０４およびシャッタ装置５０３を駆動する。
　信号処理回路５０６は、固体撮像素子５０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路５０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ５０７に供給されて表示されたり、メモリ５０８に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置５０１においても、光学系５０２、および固体撮像素子２０４に、上述した固体撮像装置１１１を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
　＜＜１３．撮像素子の使用例＞＞
　図５０は、上述の固体撮像装置１１１を使用する使用例を示す図である。
　上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜＜１４．内視鏡手術システムへの応用例＞＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図５１は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図５１では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図５２は、図５１に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１０４０２に適用することができる。内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　＜＜１５．移動体への応用例＞＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図５３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図５４は、撮像部１２０３１の設置位置の例を示す図である。
　図５４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図５４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
　本開示に係る技術は、以上のような固体撮像装置に適用することができる。
　尚、本開示は、以下のような構成も取ることができる。
＜１＞　画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
　前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、
　前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、
　前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される
　裏面照射型の固体撮像装置。
＜２＞　前記第１の半導体素子は、前記第２の半導体素子よりも大きい
　＜１＞に記載の裏面照射型の固体撮像装置。
＜３＞　前記第１の半導体素子は、前記第２の半導体素子よりも小さい
　＜１＞に記載の裏面照射型の固体撮像装置。
＜４＞　前記信号処理回路は、第１の信号処理回路と、第２の信号処理回路とを含み、
　前記第２の半導体素子には、前記第１の信号処理回路と、前記第２の信号処理回路が水平方向に並べて配置されて前記埋め込み部材により埋め込まれる
　＜１＞乃至＜３＞のいずれかに記載の裏面照射型の固体撮像装置。
＜５＞　前記信号処理回路は、第１の信号処理回路と、第２の信号処理回路とを含み、
　前記配線は、第１の配線と、第２の配線とを含み、
　前記第２の半導体素子には、前記第１の信号処理回路が前記埋め込み部材により埋め込まれ、
　前記第２の信号処理回路が前記埋め込み部材により埋め込まれた第３の半導体素子とを含み、
　前記第１の配線は、前記第１の半導体素子と、前記第２の半導体素子とを電気的に接続し、
　前記第２の配線は、前記第２の半導体素子と、前記第３の半導体素子とを電気的に接続し、
　前記第２の半導体素子と、前記第３の半導体素子とは、酸化膜接合で積層される
　＜１＞乃至＜４＞のいずれかに記載の裏面照射型の固体撮像装置。
＜６＞　前記配線は、CuCu接合である
　＜１＞乃至＜５＞のいずれかに記載の裏面照射型の固体撮像装置。
＜７＞　前記配線は、スルービアを介して電気的に接続する
　＜１＞乃至＜５＞のいずれかに記載の裏面照射型の固体撮像装置。
＜８＞　前記配線は、前記撮像素子の撮像面側から形成されたスルービアを介して電気的に接続する
　＜７＞に記載の裏面照射型の固体撮像装置。
＜９＞　前記配線は、前記撮像素子の撮像面の反対側の面から形成されたスルービアを介して電気的に接続する
　＜７＞に記載の裏面照射型の固体撮像装置。
＜１０＞　前記埋め込み部材は、酸化膜である
　＜１＞乃至＜９＞のいずれかに記載の裏面照射型の固体撮像装置。
＜１１＞　前記埋め込み部材は、有機材料である
　＜１＞乃至＜９＞のいずれかに記載の裏面照射型の固体撮像装置。
＜１２＞　前記第２の半導体素子内において、前記信号処理回路は、前記信号処理回路間のすき間を最小とするようにレイアウトされ、有機材料からなる前記埋め込み部材により、埋め込まれる
　＜１１＞に記載の裏面照射型の固体撮像装置。
＜１３＞　前記第２の半導体素子には、前記信号処理回路に加えて、半導体素子からなる、ダミー配線を含むダミー回路が前記埋め込み部材により埋め込まれる
　＜１＞乃至＜１２＞のいずれかに記載の裏面照射型の固体撮像装置。
＜１４＞　前記第２の半導体素子における、前記第１の半導体素子と積層される面と反対側の面に、所定の熱伝導率より高い部材からなる、熱を放出する放熱部材が積層される
　＜１＞乃至＜１３＞のいずれかに記載の裏面照射型の固体撮像装置。
＜１５＞　前記放熱部材は、SiC、AIN、SIN、Cu、Al、およびCを含む
　＜１４＞に記載の裏面照射型の固体撮像装置。
＜１６＞　前記放熱部材は、冷却水を循環させる水路を含む
　＜１４＞に記載の裏面照射型の固体撮像装置。
＜１７＞　前記信号処理回路は、ロジック回路、メモリ回路、電源回路、画像信号圧縮回路、クロック回路、および光通信変換回路を含む
　＜１＞乃至＜１６＞のいずれかに記載の裏面照射型の固体撮像装置。
＜１８＞　前記信号処理回路は、前記埋め込み部材により前記第１の半導体素子に埋め込まれる
　＜１＞乃至＜１７＞のいずれかに記載の裏面照射型の固体撮像装置。
＜１９＞　前記信号処理回路は、その一部を、前記第１の半導体素子に対して位置決めして当接し、当接した部位の周辺の部位から徐々に接合した後、前記埋め込み部材により埋め込まれる
　＜１８＞に記載の裏面照射型の固体撮像装置。
＜２０＞　前記その一部は、前記信号処理回路の端辺、および端点を含む
　＜１９＞に記載の裏面照射型の固体撮像装置。
＜２１＞　前記信号処理回路は、前記第１の半導体素子よりも小さい
　＜１９＞に記載の裏面照射型の固体撮像装置。
＜２２＞　前記信号処理回路は、その一部を、前記第２の半導体素子に対して位置決めして当接し、当接した部位の周辺の部位から徐々に接合した後、前記埋め込み部材により埋め込まれる
　＜１＞乃至＜１７＞のいずれかに記載の裏面照射型の固体撮像装置。
＜２３＞　前記その一部は、前記信号処理回路の端辺、および端点を含む
　＜２２＞に記載の裏面照射型の固体撮像装置。
＜２４＞　画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
　前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、
　前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、
　前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される
　裏面照射型の固体撮像装置の製造方法であって、
　半導体プロセスにより形成された前記撮像素子を有する第１のウェーハと、
　半導体プロセスにより形成された前記信号処理回路のうち、電気的な検査により良品と判定された前記信号処理回路が再配置されて、前記埋め込み部材により埋め込まれた第２のウェーハとが、
　前記第１の半導体素子と、前記第２の半導体素子との間の配線が電気的に接続されるように酸化膜接合で積層された後、個片化される
　裏面照射型の固体撮像装置の製造方法。
＜２５＞　画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
　前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、
　前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、
　前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される
　裏面照射型の固体撮像装置を備えた撮像装置。
＜２６＞　画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
　前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、
　前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、
　前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される
　裏面照射型の固体撮像装置を備えた電子機器。
　１０１乃至１０４　ウェーハ，　１１１　固体撮像装置，　１２０　固体撮像素子，　１２０ａ　端子，　１２１　メモリ回路，　１２１ａ，１２１ａ－１，１２１ａ－２　端子，　１２２　ロジック回路，　１２２ａ　端子，　１３１　オンチップレンズとオンチップカラーフィルタ，　１３２　サポート基板，　１３３　酸化膜，　１３４，１３４－１，１３４－２，１３４Ａ乃至１３４Ｈ　配線，　１３５　酸化膜接合層，　１５１　再配置基板，　１５２　粘着剤，　１６１，１７１　サポート基板，　３２１　第１の半導体基板，　３２２　第２の半導体基板，　３２３　第３の半導体基板，　３３１乃至３３３　多層配線層，　３５１，３５２，３６１，３６２，３７２，３８１，３８２，３９１，４０１，４０２　コンタクト，　４４１　ダミー回路，　４４１ａ　ダミー配線，　４７１　高熱伝導率材料部材，　４９１　水路，　４９５　有機材料部材

Claims (26)

  1. 　画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
    　前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、
    　前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、
    　前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される
    　裏面照射型の固体撮像装置。
  2. 　前記第１の半導体素子は、前記第２の半導体素子よりも大きい
    　請求項１に記載の裏面照射型の固体撮像装置。
  3. 　前記第１の半導体素子は、前記第２の半導体素子よりも小さい
    　請求項１に記載の裏面照射型の固体撮像装置。
  4. 　前記信号処理回路は、第１の信号処理回路と、第２の信号処理回路とを含み、
    　前記第２の半導体素子には、前記第１の信号処理回路と、前記第２の信号処理回路が水平方向に並べて配置されて前記埋め込み部材により埋め込まれる
    　請求項１に記載の裏面照射型の固体撮像装置。
  5. 　前記信号処理回路は、第１の信号処理回路と、第２の信号処理回路とを含み、
    　前記配線は、第１の配線と、第２の配線とを含み、
    　前記第２の半導体素子には、前記第１の信号処理回路が前記埋め込み部材により埋め込まれ、
    　前記第２の信号処理回路が前記埋め込み部材により埋め込まれた第３の半導体素子とを含み、
    　前記第１の配線は、前記第１の半導体素子と、前記第２の半導体素子とを電気的に接続し、
    　前記第２の配線は、前記第２の半導体素子と、前記第３の半導体素子とを電気的に接続し、
    　前記第２の半導体素子と、前記第３の半導体素子とは、酸化膜接合で積層される
    　請求項１に記載の裏面照射型の固体撮像装置。
  6. 　前記配線は、CuCu接合である
    　請求項１に記載の裏面照射型の固体撮像装置。
  7. 　前記配線は、スルービアを介して電気的に接続する
    　請求項１に記載の裏面照射型の固体撮像装置。
  8. 　前記配線は、前記撮像素子の撮像面側から形成されたスルービアを介して電気的に接続する
    　請求項７に記載の裏面照射型の固体撮像装置。
  9. 　前記配線は、前記撮像素子の撮像面の反対側の面から形成されたスルービアを介して電気的に接続する
    　請求項７に記載の裏面照射型の固体撮像装置。
  10. 　前記埋め込み部材は、酸化膜である
    　請求項１に記載の裏面照射型の固体撮像装置。
  11. 　前記埋め込み部材は、有機材料である
    　請求項１に記載の裏面照射型の固体撮像装置。
  12. 　前記第２の半導体素子内において、前記信号処理回路は、前記信号処理回路間のすき間を最小とするようにレイアウトされ、有機材料からなる前記埋め込み部材により、埋め込まれる
    　請求項１１に記載の裏面照射型の固体撮像装置。
  13. 　前記第２の半導体素子には、前記信号処理回路に加えて、半導体素子からなる、ダミー配線を含むダミー回路が前記埋め込み部材により埋め込まれる
    　請求項１に記載の裏面照射型の固体撮像装置。
  14. 　前記第２の半導体素子における、前記第１の半導体素子と積層される面と反対側の面に、所定の熱伝導率より高い部材からなる、熱を放出する放熱部材が積層される
    　請求項１に記載の裏面照射型の固体撮像装置。
  15. 　前記放熱部材は、SiC、AIN、SIN、Cu、Al、およびCを含む
    　請求項１４に記載の裏面照射型の固体撮像装置。
  16. 　前記放熱部材は、冷却水を循環させる水路を含む
    　請求項１４に記載の裏面照射型の固体撮像装置。
  17. 　前記信号処理回路は、ロジック回路、メモリ回路、電源回路、画像信号圧縮回路、クロック回路、および光通信変換回路を含む
    　請求項１に記載の裏面照射型の固体撮像装置。
  18. 　前記信号処理回路は、前記埋め込み部材により前記第１の半導体素子に埋め込まれる
    　請求項１に記載の裏面照射型の固体撮像装置。
  19. 　前記信号処理回路は、その一部を、前記第１の半導体素子に対して位置決めして当接し、当接した部位の周辺の部位から徐々に接合した後、前記埋め込み部材により埋め込まれる
    　請求項１８に記載の裏面照射型の固体撮像装置。
  20. 　前記その一部は、前記信号処理回路の端辺、および端点を含む
    　請求項１９に記載の裏面照射型の固体撮像装置。
  21. 　前記信号処理回路は、前記第１の半導体素子よりも小さい
    　請求項１９に記載の裏面照射型の固体撮像装置。
  22. 　前記信号処理回路は、その一部を、前記第２の半導体素子に対して位置決めして当接し、当接した部位の周辺の部位から徐々に接合した後、前記埋め込み部材により埋め込まれる
    　請求項１に記載の裏面照射型の固体撮像装置。
  23. 　前記その一部は、前記信号処理回路の端辺、および端点を含む
    　請求項２２に記載の裏面照射型の固体撮像装置。
  24. 　画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
    　前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、
    　前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、
    　前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される
    　裏面照射型の固体撮像装置の製造方法であって、
    　半導体プロセスにより形成された前記撮像素子を有する第１のウェーハと、
    　半導体プロセスにより形成された前記信号処理回路のうち、電気的な検査により良品と判定された前記信号処理回路が再配置されて、前記埋め込み部材により埋め込まれた第２のウェーハとが、
    　前記第１の半導体素子と、前記第２の半導体素子との間の配線が電気的に接続されるように酸化膜接合で積層された後、個片化される
    　裏面照射型の固体撮像装置の製造方法。
  25. 　画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
    　前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、
    　前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、
    　前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される
    　裏面照射型の固体撮像装置を備えた撮像装置。
  26. 　画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
    　前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた第２の半導体素子と、
    　前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、
    　前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される
    　裏面照射型の固体撮像装置を備えた電子機器。
PCT/JP2018/038423 2017-10-30 2018-10-16 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器 WO2019087764A1 (ja)

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US16/758,535 US20200258924A1 (en) 2017-10-30 2018-10-16 Backside illumination type solid-state imaging device, manufacturing method for backside illumination type solid-state imaging device, imaging apparatus and electronic equipment
DE112018005315.6T DE112018005315T5 (de) 2017-10-30 2018-10-16 Festkörper-bildgebungsvorrichtung vom rückseitigen beleuchtungstyp,herstellungsverfahren für eine festkörper-bildgebungsvorrichtung vom rückseitigen beleuchtungstyp, bildgebungseinrichtung und elektronisches gerät
KR1020237044668A KR20240001292A (ko) 2017-10-30 2018-10-16 이면 조사형 고체 촬상 장치, 이면 조사형 고체 촬상 장치의 제조 방법, 촬상 장치 및 전자기기
JP2019551025A JP7293123B2 (ja) 2017-10-30 2018-10-16 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器
KR1020237015204A KR102619140B1 (ko) 2017-10-30 2018-10-16 이면 조사형 고체 촬상 장치, 이면 조사형 고체 촬상 장치의 제조 방법, 촬상 장치 및 전자기기
KR1020207011647A KR102677875B1 (ko) 2017-10-30 2018-10-16 이면 조사형 고체 촬상 장치, 이면 조사형 고체 촬상 장치의 제조 방법, 촬상 장치 및 전자기기
CN201880068715.7A CN111247638A (zh) 2017-10-30 2018-10-16 背面照射型固态摄像器件、背面照射型固态摄像器件的制造方法、摄像装置和电子设备
EP18872679.8A EP3706169A4 (en) 2017-10-30 2018-10-16 BACKLIGHT SOLID IMAGING DEVICE, METHOD OF MANUFACTURING BACKLIGHT SOLID IMAGING DEVICE, IMAGING DEVICE AND ELECTRONIC DEVICE
US17/841,513 US20220310680A1 (en) 2017-10-30 2022-06-15 Backside illumination type solid-state imaging device, manufacturing method for backside illumination type solid-state imaging device, imaging apparatus and electronic equipment
JP2023094867A JP2023115053A (ja) 2017-10-30 2023-06-08 固体撮像装置

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US16/758,535 A-371-Of-International US20200258924A1 (en) 2017-10-30 2018-10-16 Backside illumination type solid-state imaging device, manufacturing method for backside illumination type solid-state imaging device, imaging apparatus and electronic equipment
US17/841,513 Continuation US20220310680A1 (en) 2017-10-30 2022-06-15 Backside illumination type solid-state imaging device, manufacturing method for backside illumination type solid-state imaging device, imaging apparatus and electronic equipment

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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020129686A1 (ja) * 2018-12-20 2020-06-25 ソニーセミコンダクタソリューションズ株式会社 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器
WO2021014849A1 (ja) * 2019-07-24 2021-01-28 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、電子機器及び固体撮像装置の製造方法
WO2021049302A1 (ja) * 2019-09-10 2021-03-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器、製造方法
JPWO2021066069A1 (ja) * 2019-09-30 2021-04-08
WO2021075321A1 (ja) * 2019-10-18 2021-04-22 ソニー株式会社 撮像装置、電子機器及び撮像方法
WO2021140936A1 (ja) * 2020-01-06 2021-07-15 ソニーセミコンダクタソリューションズ株式会社 受光装置
WO2021199679A1 (ja) * 2020-03-31 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像素子の製造方法
WO2021199695A1 (ja) * 2020-03-31 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像素子の製造方法
WO2022009530A1 (ja) * 2020-07-07 2022-01-13 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2022044553A1 (ja) * 2020-08-31 2022-03-03 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および、半導体装置の製造方法
WO2022091615A1 (ja) * 2020-10-26 2022-05-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の製造方法、並びに電子機器
WO2022118670A1 (ja) * 2020-12-04 2022-06-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器、製造方法
WO2022196188A1 (ja) * 2021-03-15 2022-09-22 ソニーセミコンダクタソリューションズ株式会社 撮像装置、撮像装置の製造方法、および電子機器
WO2022239325A1 (ja) * 2021-05-11 2022-11-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
WO2023008566A1 (ja) * 2021-07-30 2023-02-02 京セラ株式会社 電気素子実装用基板および電気装置
WO2023007797A1 (ja) * 2021-07-27 2023-02-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および電子機器
WO2023100492A1 (ja) * 2021-12-02 2023-06-08 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
WO2023145388A1 (ja) * 2022-01-25 2023-08-03 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
DE112021005467T5 (de) 2020-10-16 2023-08-10 Sony Semiconductor Solutions Corporation Bildgebungsvorrichtung und elektronische einrichtung
JP2023121724A (ja) * 2022-02-21 2023-08-31 台湾積體電路製造股▲ふん▼有限公司 積層型ｃｍｏｓイメージセンサ
WO2024024794A1 (ja) * 2022-07-26 2024-02-01 ソニーセミコンダクタソリューションズ株式会社 電子デバイス
JP7556504B2 (ja) 2020-12-25 2024-09-26 国立大学法人東京工業大学 半導体装置及びその製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01218042A (ja) * 1988-02-26 1989-08-31 Nec Corp 半導体装置
JP2004008406A (ja) * 2002-06-05 2004-01-15 Toshiba Corp 放射線検出器の製造方法、放射線検出器およびｘ線ｃｔ装置
JP2014099582A (ja) 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
JP2014103395A (ja) * 2012-11-16 2014-06-05 Siliconfile Technologies Inc バッティングコンタクト方式を用いたウエハ間の電気的連結方法およびこれを用いて実現した半導体装置
WO2015004867A1 (ja) * 2013-07-12 2015-01-15 シャープ株式会社 放射線検出用半導体装置
JP2017139325A (ja) * 2016-02-03 2017-08-10 株式会社村田製作所 半導体モジュール及び半導体モジュールの製造方法
WO2017149983A1 (ja) * 2016-03-01 2017-09-08 ソニー株式会社 半導体装置、電子モジュール、電子機器、および半導体装置の製造方法
WO2017169480A1 (ja) * 2016-03-31 2017-10-05 株式会社ニコン 撮像素子および撮像装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200824058A (en) * 2005-02-23 2008-06-01 Almt Corp Semiconductor element mounting member, semiconductor device, imaging device, light emitting diode constituting member, and light emitting diode
KR101070921B1 (ko) * 2006-10-19 2011-10-06 삼성테크윈 주식회사 이미지 센서용 칩 패키지 및 그 제조방법
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5442394B2 (ja) * 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5685898B2 (ja) * 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP5943544B2 (ja) * 2010-12-20 2016-07-05 株式会社ディスコ 積層デバイスの製造方法及び積層デバイス
JP5696513B2 (ja) * 2011-02-08 2015-04-08 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP6149277B2 (ja) 2011-03-30 2017-06-21 ボンドテック株式会社 電子部品実装方法、電子部品実装システムおよび基板
JP2013187529A (ja) 2012-03-12 2013-09-19 National Institute Of Advanced Industrial & Technology チップ部品の組立方法
US8766387B2 (en) * 2012-05-18 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically integrated image sensor chips and methods for forming the same
US9685478B2 (en) * 2012-11-16 2017-06-20 Sharp Kabushiki Kaisha Flip-chip bonding method and solid-state image pickup device manufacturing method characterized in including flip-chip bonding method
KR102029077B1 (ko) 2013-02-04 2019-10-07 삼성전자주식회사 패키지의 외부접속단자 형성 방법 및 이를 수행하기 위한 장치
JP5939184B2 (ja) 2013-03-22 2016-06-22 ソニー株式会社 半導体装置の製造方法
JP2015195235A (ja) * 2014-03-31 2015-11-05 ソニー株式会社 固体撮像素子、電子機器、および撮像方法
JP6245474B2 (ja) * 2014-04-21 2017-12-13 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、並びに、電子機器
JP2016018962A (ja) * 2014-07-10 2016-02-01 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
JP2016146376A (ja) * 2015-02-06 2016-08-12 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
JP6693068B2 (ja) * 2015-03-12 2020-05-13 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
US9881956B2 (en) * 2016-05-06 2018-01-30 International Business Machines Corporation Heterogeneous integration using wafer-to-wafer stacking with die size adjustment
KR102460077B1 (ko) * 2016-08-05 2022-10-28 삼성전자주식회사 스택 이미지 센서 패키지 및 이를 포함하는 스택 이미지 센서 모듈
KR102619666B1 (ko) * 2016-11-23 2023-12-29 삼성전자주식회사 이미지 센서 패키지
KR102275684B1 (ko) * 2017-04-18 2021-07-13 삼성전자주식회사 반도체 패키지
KR102380823B1 (ko) * 2017-08-16 2022-04-01 삼성전자주식회사 발열체를 포함하는 칩 구조체

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01218042A (ja) * 1988-02-26 1989-08-31 Nec Corp 半導体装置
JP2004008406A (ja) * 2002-06-05 2004-01-15 Toshiba Corp 放射線検出器の製造方法、放射線検出器およびｘ線ｃｔ装置
JP2014099582A (ja) 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
JP2014103395A (ja) * 2012-11-16 2014-06-05 Siliconfile Technologies Inc バッティングコンタクト方式を用いたウエハ間の電気的連結方法およびこれを用いて実現した半導体装置
WO2015004867A1 (ja) * 2013-07-12 2015-01-15 シャープ株式会社 放射線検出用半導体装置
JP2017139325A (ja) * 2016-02-03 2017-08-10 株式会社村田製作所 半導体モジュール及び半導体モジュールの製造方法
WO2017149983A1 (ja) * 2016-03-01 2017-09-08 ソニー株式会社 半導体装置、電子モジュール、電子機器、および半導体装置の製造方法
WO2017169480A1 (ja) * 2016-03-31 2017-10-05 株式会社ニコン 撮像素子および撮像装置

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020129686A1 (ja) * 2018-12-20 2020-06-25 ソニーセミコンダクタソリューションズ株式会社 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器
WO2021014849A1 (ja) * 2019-07-24 2021-01-28 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、電子機器及び固体撮像装置の製造方法
WO2021049302A1 (ja) * 2019-09-10 2021-03-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器、製造方法
EP4030477A4 (en) * 2019-09-10 2022-12-28 Sony Semiconductor Solutions Corporation IMAGING DEVICE, ELECTRONIC APPARATUS, AND METHOD OF MAKING
JPWO2021066069A1 (ja) * 2019-09-30 2021-04-08
WO2021066069A1 (ja) * 2019-09-30 2021-04-08 株式会社ニコン 撮像素子及び撮像装置
JP7384213B2 (ja) 2019-09-30 2023-11-21 株式会社ニコン 撮像素子及び撮像装置
WO2021075321A1 (ja) * 2019-10-18 2021-04-22 ソニー株式会社 撮像装置、電子機器及び撮像方法
DE112020006458T5 (de) 2020-01-06 2022-10-27 Sony Semiconductor Solutions Corporation Lichtempfangsvorrichtung
WO2021140936A1 (ja) * 2020-01-06 2021-07-15 ソニーセミコンダクタソリューションズ株式会社 受光装置
WO2021199679A1 (ja) * 2020-03-31 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像素子の製造方法
WO2021199695A1 (ja) * 2020-03-31 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像素子の製造方法
WO2022009530A1 (ja) * 2020-07-07 2022-01-13 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2022044553A1 (ja) * 2020-08-31 2022-03-03 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および、半導体装置の製造方法
DE112021005467T5 (de) 2020-10-16 2023-08-10 Sony Semiconductor Solutions Corporation Bildgebungsvorrichtung und elektronische einrichtung
WO2022091615A1 (ja) * 2020-10-26 2022-05-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の製造方法、並びに電子機器
WO2022118670A1 (ja) * 2020-12-04 2022-06-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器、製造方法
JP7556504B2 (ja) 2020-12-25 2024-09-26 国立大学法人東京工業大学 半導体装置及びその製造方法
WO2022196188A1 (ja) * 2021-03-15 2022-09-22 ソニーセミコンダクタソリューションズ株式会社 撮像装置、撮像装置の製造方法、および電子機器
WO2022239325A1 (ja) * 2021-05-11 2022-11-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
WO2023007797A1 (ja) * 2021-07-27 2023-02-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および電子機器
KR20240035449A (ko) 2021-07-27 2024-03-15 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자, 촬상 장치 및 전자 기기
DE112022003725T5 (de) 2021-07-27 2024-05-16 Sony Semiconductor Solutions Corporation Festkörperbildgebungselement, bildgebungseinrichtung und elektronische vorrichtung
WO2023008566A1 (ja) * 2021-07-30 2023-02-02 京セラ株式会社 電気素子実装用基板および電気装置
WO2023100492A1 (ja) * 2021-12-02 2023-06-08 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
WO2023145388A1 (ja) * 2022-01-25 2023-08-03 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
JP2023121724A (ja) * 2022-02-21 2023-08-31 台湾積體電路製造股▲ふん▼有限公司 積層型ｃｍｏｓイメージセンサ
WO2024024794A1 (ja) * 2022-07-26 2024-02-01 ソニーセミコンダクタソリューションズ株式会社 電子デバイス

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