KR102380823B1 - 발열체를 포함하는 칩 구조체 - Google Patents

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Abstract

발열체를 포함하는 칩 구조체를 제공한다. 이 칩 구조체는 제1 하부 칩 구조체; 및 상기 제1 하부 칩 구조체 상에 배치되고 픽셀 어레이 영역을 갖는 상부 칩 구조체를 포함한다. 상기 제1 하부 칩 구조체는 서로 대향하는 제1 면 및 제2 면을 갖는 제1 하부 반도체 기판; 상기 제1 하부 반도체 기판의 상기 제1 면 상에 배치되는 제1 부분; 및 상기 제1 하부 반도체 기판의 상기 제2 면 상에 배치되는 제2 부분을 포함하고, 상기 제1 하부 칩 구조체의 상기 제1 부분은 게이트 배선을 포함하고, 상기 제1 하부 칩 구조체의 상기 제2 부분은 제2 면 배선 및 발열체를 포함하고, 상기 발열체는 상기 제2 면 배선과 동일 평면에 배치되고 상기 제2 면 배선 보다 긴 길이를 갖는다.

Description

발열체를 포함하는 칩 구조체{CHIP STRUCTURE INCLUDING HEATING ELEMENT}
본 발명의 기술적 사상은 칩 구조체에 관한 것으로, 특히 이미지 센서의 픽셀 어레이 영역을 가열할 수 있는 발열체를 포함하는 칩 구조체에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더 등과 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇 등에 장착되는 카메라에도 사용되고 있다. 이러한 이미지 센서는 소형화 및 높은 해상도가 요구되고 있기 때문에, 이러한 이미지 센서의 소형화 및 높은 해상도의 요구를 충족시키기 위한 다양한 연구들이 수행되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 소형화할 수 있도록 복수의 칩들을 포함하는 칩 구조체를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 발열체를 포함하는 칩 구조체를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 칩 구조체를 제공한다. 이 칩 구조체는 제1 하부 칩 구조체; 및 상기 제1 하부 칩 구조체 상에 배치되고 픽셀 어레이 영역을 갖는 상부 칩 구조체를 포함한다. 상기 제1 하부 칩 구조체는 서로 대향하는 제1 면(frist side) 및 제2 면(second side)을 갖는 제1 하부 반도체 기판; 상기 제1 하부 반도체 기판의 상기 제1 면 상에 배치되는 제1 부분; 및 상기 제1 하부 반도체 기판의 상기 제2 면 상에 배치되는 제2 부분을 포함하고, 상기 제1 하부 칩 구조체의 상기 제1 부분은 게이트 배선을 포함하고, 상기 제1 하부 칩 구조체의 상기 제2 부분은 제2 면 배선 및 발열체(heating element)를 포함하고, 상기 발열체는 상기 제2 면 배선과 동일 평면에 배치되고 상기 제2 면 배선 보다 긴 길이를 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 칩 구조체를 제공한다. 이 칩 구조체는 서로 대향하는 제1 면 및 제2 면을 갖는 하부 반도체 기판; 상기 하부 반도체 기판의 상기 제1 면 상에 배치되며, 게이트 배선을 구비하는 제1 부분; 및 상기 하부 반도체 기판의 상기 제2 면 상에 배치되며, 제2 면 배선 및 발열체를 구비하는 제2 부분을 포함한다. 상기 발열체는 상기 제2 면 배선과 동일 평면에 배치되고 상기 제2 면 배선 보다 긴 길이를 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 칩 구조체를 제공한다. 이 칩 구조체는 배선 및 상기 배선과 동일 평면에 배치되고 상기 배선 보다 길이가 긴 발열체를 구비하는 하부 칩 구조체; 및 상기 하부 칩 구조체 상에 배치되고 픽셀 어레이 영역을 구비하는 상부 칩 구조체를 포함한다. 상기 발열체는 상기 픽셀 어레이 영역의 일부와 중첩한다.
본 발명의 기술적 사상의 일 실시 예에 따른 칩 구조체 동작 방법을 제공한다. 이 칩 구조체의 동작 방법은 온도 센서들, 발열체들, 및 픽셀 어레이 영역을 포함하는 칩 구조체를 동작 시키고, 상기 온도 센서들을 이용하여 상기 픽셀 어레이 영역 내의 온도를 감지하여, 상기 픽셀 어레이 영역 내의 고온 영역 및 저온 영역을 설정하고, 상기 발열체들을 이용하여 상기 픽셀 어레이 영역 내의 상기 저온 영역을 가열하는 것을 포함한다.
본 발명의 실시예 들에 따르면, 픽셀 어레이 영역 내의 온도 편차를 최소화할 수 있는 발열체를 포함하는 칩 구조체를 제공할 수 있다. 따라서, 상기 발열체를 포함하는 상기 칩 구조체는 이미지 센서를 포함하는 제품에서 요구되는 높은 해상도를 충족시킬 수 있다.
본 발명의 실시예들에 따르면, 복수의 칩들로 구성되는 칩 구조체를 제공할 수 있다. 따라서, 상기 칩 구조체는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더 등과 같은 전자 제품들의 소형화 요구를 충족시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 칩 구조체를 개념적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 3은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 종단면도이다.
도 4는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위하여 칩 구조체 일부의 단면 영역을 개념적으로 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위하여 일부 영역을 확대하여 개념적으로 나타낸 평면도이다.
도 7은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위하여 일부 영역을 확대하여 개념적으로 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 9는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 10은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 종단면도이다.
도 11은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위하여 칩 구조체 일부의 단면 영역을 개념적으로 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위하여 일부 영역을 확대하여 개념적으로 나타낸 평면도이다.
도 14는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 동작 방법을 설명하기 위한 플로우 챠트이다.
도 15는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 16은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 종단면도이다.
도 17은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 18은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 19는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 20은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 종단면도이다.
도 21은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 22는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 23은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 종단면도이다.
도 24는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 종단면도이다.
도 25는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 종단면도이다.
도 1을 참조하여 본 발명의 일 실시예에 따른 칩 구조체를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 칩 구조체를 개념적으로 나타낸 사시도이다.
도 1을 참조하면, 칩 구조체(1)는 발열체를 포함하는 하부 칩 구조체(50) 및 상기 하부 칩 구조체(50) 상의 상부 칩 구조체(10)를 포함할 수 있다. 상기 상부 칩 구조체(10)는 픽셀 어레이 영역을 포함하는 이미지 센서일 수 있다.
상기 하부 칩 구조체(50)의 예시적인 예에 대하여 도 2를 참조하여 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 상기 하부 칩 구조체(50)는 제2 하부 칩 구조체(30) 및 상기 제2 하부 칩 구조체(30) 상의 제1 하부 칩 구조체(20)를 포함할 수 있다. 상기 제1 하부 칩 구조체(20)는 상기 상부 칩 구조체(10)와 상기 제2 하부 칩 구조체(30) 사이에 개재될 수 있다.
상기 제1 하부 칩 구조체(20)는 제1 부분(20F), 제2 부분(20B), 및 상기 제1 부분(20F)와 상기 제2 부분(20B) 사이의 제1 하부 기판 부(20S)를 포함할 수 있다. 상기 제1 부분(20F)는 상기 제2 부분(20B) 보다 상기 상부 칩 구조체(10)에 가까울 수 있다. 상기 제1 부분(20F)는 제1 면 배선을 포함할 수 있다. 상기 제2 부분(20B)는 제2 면 배선 및 발열체를 포함할 수 있다.
상기 상부 칩 구조체(10) 및 상기 하부 칩 구조체(50)를 포함하는 상기 칩 구조체(1)의 예시적인 예에 대하여 도 3을 참조하여 설명하기로 한다. 도 3은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 종단면도이다.
도 1 및 도 2와 함께, 도 3을 참조하면, 상기 상부 칩 구조체(10)는 제1 부분(10F), 제2 부분(10B), 및 상기 제1 부분(10F)와 상기 제2 부분(10B) 사이의 상부 기판 부(10S)를 포함할 수 있다.
상기 상부 기판 부(10S)는 서로 대향하는 제1 면(105f) 및 제2 면(105b)을 갖는 상부 반도체 기판(105) 및 상기 상부 반도체 기판(105) 내의 광전 소자들(115)을 포함할 수 있다.
본 명세서에서, 반도체 기판의 서로 대향하는 제1 면 및 제2 면에서, 상기"제1 면"은 '전면(front side)'로 표현될 수 있고, 상기'제2 면'은 '후면(back side)'로 표현될 수 있다.
상기 광전 소자들(115)은 실리콘 포토 다이오드 또는 실리콘 광전 변환 소자일 수 있다. 상기 광전 소자들(115)은 행 방향 및 열 방향으로 배열될 수 있다. 본 명세서에서, 상기 광전 소자들(115)이 배열되는 영역을 '픽셀 어레이 영역(PX)' 이라고 정의하기로 한다. 따라서, 상기 픽셀 어레이 영역(PX)은 상기 광전 소자들(115)을 포함하는 영역으로 이해될 수 있다.
상기 제1 부분(10F)는 상기 상부 반도체 기판(105)의 상기 제1 면(105f) 상에 배치될 수 있다. 상기 제1 부분(10F)는 상기 상부 반도체 기판(105)의 상기 제1 면(105f)의 제1 측 절연 층(130) 및 상기 제1 측 절연 층(130) 내의 제1 면 배선(135)을 포함할 수 있다. 상기 제1 면 배선(135)은 다층 구조로 형성될 수 있다. 상기 제1 면 배선(135) 중에서 상기 상부 반도체 기판(105)의 상기 제1 면(105f)에 가까운 배선은 상부 게이트 배선들(135g)일 수 있다. 상기 상부 반도체 기판(105)의 상기 제1 면(105f)에는 얕은 트렌치 소자분리 영역들(110)이 배치될 수 있다.
상기 제2 부분(10B)는 상기 상부 반도체 기판(105)의 상기 제2 면(105b) 상에 배치될 수 있다. 상기 제2 부분(10B)는 상기 상부 반도체 기판(105)의 상기 제2 면(105b) 상의 제2 측 하부 절연 층(152), 상기 제2 측 하부 절연 층(152) 상의 제2 측 상부 절연 층(154), 상기 제2 측 상부 절연 층(154) 내의 컬러 필터들(160), 및 상기 컬러 필터들(160) 상의 마이크로 렌즈들(165)을 포함할 수 있다. 상기 광전 소자들(115), 상기 컬러 필터들(160), 및 상기 마이크로 렌즈들(165)은 서로 중첩할 수 있다.
상기 제1 하부 칩 구조체(20)는 제1 부분(20F), 제2 부분(20B), 및 상기 제1 부분(20F)와 상기 제2 부분(20B) 사이의 제1 하부 기판 부(20S)를 포함할 수 있다.
상기 제1 하부 기판 부(20S)는 서로 대향하는 제1 면(205f) 및 제2 면(205b)을 갖는 제1 하부 반도체 기판(205)을 포함할 수 있다.
상기 제1 부분(20F)는 상기 제1 하부 반도체 기판(205)의 상기 제1 면(205f) 상에 배치될 수 있다. 상기 제1 부분(20F)는 상기 제1 하부 반도체 기판(205)의 상기 제1 면(205f) 상에 배치되는 제1 측 절연 층(230) 및 상기 제1 측 절연 층(230) 내의 제1 면 배선(235)을 포함할 수 있다. 상기 제1 면 배선(235)은 다층 구조로 형성될 수 있다. 상기 제1 면 배선(235) 중에서 상기 제1 하부 반도체 기판(205)의 상기 제1 면(205f)에 가까운 배선은 하부 게이트 배선들(235g)일 수 있다. 상기 제1 하부 반도체 기판(205)의 상기 제1 면(205f)에는 얕은 트렌치 소자분리 영역들(210)이 배치될 수 있다.
상기 제2 부분(20B)는 상기 제1 하부 반도체 기판(205)의 상기 제2 면(205b) 상에 배치될 수 있다. 상기 제2 부분(20B)는 상기 제1 하부 반도체 기판(205)의 상기 제2 면(205b) 상에 배치되는 제2측 하부 절연 층(252), 상기 제2측 하부 절연 층(252) 상의 제2 면 배선(260) 및 발열체(450), 상기 제2 면 배선(260) 및 상기 발열체(450)를 덮는 제2측 상부 절연 층(254)을 포함할 수 있다.
일 예에서, 상기 제2 면 배선(260) 및 상기 발열체(450)는 동일 평면에 배치될 수 있다. 상기 제2 면 배선(260) 및 상기 발열체(450)는 서로 동일한 도전성 물질(e.g., Ti, TiN, 및/또는 Cu 등)로 형성될 수 있다.
상기 제1 하부 칩 구조체(20)는 상기 제2측 상부 절연 층(254)을 관통하며 상기 제2 면 배선(260)과 전기적으로 연결되고 상기 발열체(450)와 이격되는 후면 패드들(270)을 포함할 수 있다.
상기 제2 하부 칩 구조체(30)는 서로 대향하는 제1 면(305f) 및 제2 면(305b)을 갖는 제2 하부 반도체 기판(305), 상기 제2 하부 반도체 기판(305)의 상기 제1 면(305f) 상에 배치되는 제1측 절연 층(330), 상기 제1측 절연 층(330) 내의 제1 면 배선(335), 및 상기 제1측 절연 층(330) 상의 전면 패드들(360)을 포함할 수 있다.
상기 제2 하부 반도체 기판(305)의 상기 제1 면(305f)에는 얕은 트렌치 소자분리 영역들(310)이 배치될 수 있다. 상기 제2 하부 반도체 기판(305)의 상기 제1 면(305f)에 인접하는 상기 제2 하부 반도체 기판(305) 내에 매립 게이트들(315)이 배치될 수 있다.
일 예에서, 상기 제2 하부 칩 구조체(30)는 상기 제1측 절연 층(230) 내의 정보 저장 요소들(340)을 포함할 수 있다. 예를 들어, 상기 정보 저장 요소들(340)은 디램(DRAM)의 메모리 셀 커패시터들일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 정보 저장 요소들(340)은 저항 변화를 이용하여 정보를 저장할 수 있는 물질, 예를 들어 상변화 물질로 형성될 수 있다.
일 예에서, 상기 칩 구조체(1)는 상기 제2 하부 칩 구조체(30)의 양 옆에 위치하며 상기 제1 하부 칩 구조체(20)와 마주보는 몰딩 층(380)을 포함할 수 있다.
일 예에서, 상기 칩 구조체(1)는 상기 제1 하부 칩 구조체(20)의 상기 후면 패드들(270)과 상기 제2 하부 칩 구조체(30)의 상기 전면 패드들(360) 사이에 배치되어, 상기 후면 패드들(270)과 상기 전면 패드들(360)을 전기적으로 연결하는 도전성의 연결체들(435)을 포함할 수 있다. 따라서, 상기 제1 하부 칩 구조체(20)와 상기 제2 하부 칩 구조체(30)는 전기적으로 연결될 수 있다. 상기 연결체들(435)의 측면들은 절연성 물질(430)에 의해 둘러싸일 수 있다.
일 예에서, 상기 제1 하부 칩 구조체(20)는 상기 제1 하부 반도체 기판(205)를 관통하는 하부 관통 전극들(425)을 포함할 수 있다. 상기 하부 관통 전극들(425)은 상기 제1 부분(20F) 내의 상기 제1 면 배선(235)과 상기 제2 부분(20B) 내의 상기 제2 면 배선(260)을 전기적으로 연결할 수 있다. 상기 제1 하부 칩 구조체(20)는 상기 하부 관통 전극들(425)과 상기 제1 하부 반도체 기판(205) 사이에 개재되어, 상기 하부 관통 전극들(425)과 상기 제1 하부 반도체 기판(205)을 절연시키는 하부 절연성 스페이서(420)를 포함할 수 있다. 상기 하부 관통 전극들(425) 중 일부는 상기 발열체(450)와 전기적으로 연결될 수 있다.
일 예에서, 상기 상부 칩 구조체(10)는 상기 제2 부분(10B) 및 상기 상부 반도체 기판(105)를 관통하며 상기 제1 부분(10F) 내의 제1 면 배선(135)과 전기적으로 연결되는 상부 관통 전극들(415)을 포함할 수 있다. 상기 상부 관통 전극들(415)은 상기 픽셀 어레이 영역(PX)과 중첩하지 않는 상기 제2 부분(10B)를 관통하며 노출될 수 있다. 상기 상부 관통 전극들(415)의 노출되는 영역들은 상기 칩 구조체(1)의 패드 영역들(415p)로 정의될 수 있다.
상기 상부 관통 전극들(415)과 상기 상부 반도체 기판(105) 사이에 상기 상부 관통 전극들(415)과 상기 상부 반도체 기판(105)을 전기적으로 절연시킬 수 있는 상부 절연성 스페이서들(410)이 배치될 수 있다.
일 예에서, 상기 상부 관통 전극들(415)은 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F) 내로 연장되어 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F) 내의 상기 제1 면 배선(235)과 전기적으로 연결될 수 있다. 따라서, 상기 상부 칩 구조체(10), 상기 제1 하부 칩 구조체(20) 및 상기 제3 하부 칩 구조체(30)는 서로 전기적으로 연결될 수 있다.
일 예에서, 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F)의 영역에서, 상기 하부 게이트 배선들(235g)의 배치 밀도가 높은 상기 제1 부분(20F)의 영역은 상기 하부 게이트 배선들(235g)의 배치 밀도가 낮은 상기 제1 부분(20F)의 영역 보다 열이 많이 발생할 수 있다. 실시 예들에서, 상기 하부 게이트 배선들(235g)의 배치 밀도는 트랜지스터들의 배치밀도에 대응할 수 있다. 따라서, 상기 하부 게이트 배선들(235g)의 배치 밀도가 높은 영역은 트랜지스터들의 배치밀도가 높은 영역으로 이해될 수 있다.
상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B)에서, 상기 발열체(450)의 배치 밀도가 높은 상기 제2 부분(20B)의 영역은 상기 발열체(450)의 배치 밀도가 낮은 상기 제2 부분(20B)의 영역 보다 열이 많이 발생할 수 있다.
상기 발열체(450)가 없는 경우에, 상기 하부 게이트 배선들(도 3의 235g)의 배치 밀도에 따라 발생하는 열량이 달라지므로, 상기 하부 게이트 배선들(도 3의 235g)의 배치 밀도에 따라 발생하는 열량의 차이에 의하여, 상기 픽셀 어레이 영역(PX) 내에 고온 영역과 저온 영역이 발생할 수 있다. 상기 픽셀 어레이 영역(PX) 내의 상기 고온 영역과 상기 저온 영역의 온도 차이가 큰 경우에, 상기 픽셀 어레이 영역(PX)을 포함하는 상기 칩 구조체(1)을 포함하는 전자 제품에 불량이 발생할 수 있다. 예를 들어, 상기 픽셀 어레이 영역(PX) 내로 입사한 빛을 이미지화 하여 디스플레이로 나타내는 경우에, 화상 왜곡(image error)이 발생할 수있다.
이와 같은 화상 왜곡을 방지하기 위하여, 상기 픽셀 어레이 영역(PX) 내에서 상대적으로 온도가 높은 상기 고온 영역과 대향하는 영역에 배치되는 상기 발열체(450)의 배치밀도 보다 상기 픽셀 어레이 영역(PX) 내에서 상대적으로 온도가 낮은 상기 저온 영역과 대향하는 영역에 배치되는 상기 발열체(450)의 배치 밀도를 증가시킬 수 있다. 일 예에서, 상기 화상 왜곡을 방지하기 위하여, 상기 발열체(450)는 상기 픽셀 어레이 영역(PX) 내에서 상대적으로 온도가 높은 상기 고온 영역과 대향하는 영역에 배치하지 않고, 상기 픽셀 어레이 영역(PX) 내에서 상대적으로 온도가 낮은 상기 저온 영역과 대향하는 영역에 배치하여, 상기 픽셀 어레이 영역(PX)의 상기 저온 영역의 온도를 증가시키어, 상기 픽셀 어레이 영역(PX) 내의 온도 편차를 최소화할 수 있다.
따라서, 본 발명의 실시예들에 따르면, 상기 발열체(450)는 상기 픽셀 어레이 영역(PX) 내의 온도 편차를 최소화할 수 있기 때문에, 상기 화상 왜곡을 방지할 수 있다.
이와 같은 상기 발열체(450)의 배치에 대한 예시적인 예에 대하여 도 4를 참조하여 설명하기로 한다. 도 4는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위하여 상기 하부 칩 구조체(20) 및 상기 상부 칩 구조체(10)의 단면의 영역을 개념적으로 나타낸 블록도이다.
도 3과 함께 도 4를 참조하면, 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F)는 서로 다른 배선 밀도를 갖는 복수의 배선 영역들을 포함할 수 있고, 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B)는 서로 다른 발열체 밀도를 갖는 복수의 발열 영역들을 포함할 수 있다. 상기 복수의 배선 영역들의 상기 배선 밀도는 상기 하부 게이트 배선들(235g)의 배치 밀도일 수 있고, 상기 복수의 발열 영역들의 상기 발열체 밀도는 상기 발열체(450)의 배치 밀도일 수 있다.
예시적인 예에서, 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F)의 상기 복수의 배선 영역들은 제1 배선 영역, 제2 배선 영역 및 제3 배선 영역을 포함할 수 있고, 상기 제1 하부 칩 구조체(20)의 상기 복수의 발열 영역들은 상기 제1 배선 영역과 대향하는 제1 발열 영역, 상기 제2 배선 영역과 대향하는 제2 발열 영역, 및 상기 제3 배선 영역과 대향하는 제3 발열 영역을 포함할 수 있다.
상기 제2 배선 영역은 상기 제1 및 제3 배선 영역들 보다 상기 하부 게이트 배선들(235g)의 배치 밀도가 높을 수 있고, 상기 제2 배선 영역과 대향하는 상기 제2 발열 영역은 상기 제1 및 제3 발열 영역들 보다 상기 발열체(450)의 배치 밀도가 낮을 수 있다. 상기 제1 배선 영역은 상기 제3 배선 영역 보다 상기 하부 게이트 배선들(235g)의 배치 밀도가 낮을 수 있고, 상기 제1 배선 영역과 대향하는 상기 제1 발열 영역은 상기 제3 발열 영역 보다 상기 발열체(450)의 배치 밀도가 높을 수 있다.
상기 제2 배선 영역은 고밀도 배선 영역일 수 있고, 상기 제2 배선 영역과 대향하는 상기 제2 발열 영역은 저밀도 발열체 영역일 수 있고, 상기 제1 배선 영역은 저밀도 배선 영역일 수 있고, 상기 제1 배선 영역과 대향하는 상기 제1 발열 영역은 고밀도 발열체 영역일 수 있고, 상기 제3 배선 영역은 중간밀도 배선 영역일 수 있고, 상기 제3 배선 영역과 대향하는 상기 제3 발열 영역은 중간밀도 발열체 영역일 수 있다.
따라서, 서로 다른 배선 밀도의 상기 복수의 배선 영역들은 상기 픽셀 어레이 영역(PX) 내의 온도 편차를 증가시킬 수 있지만, 상술한 바와 같이 배치되는 서로 다른 발열체 밀도의 상기 복수의 발열 영역들은 상기 픽셀 어레이 영역(PX) 내의 온도 편차를 감소시킬 수 있다. 따라서, 상기 픽셀 어레이 영역(PX) 내의 온도 편차를 최소화할 수 있기 때문에, 상기 화상 왜곡을 방지할 수 있다.
상기 발열체(450)가 배치되는 발열 영역의 예시적인 예에 대하여 도 5, 도 6 및 도 7을 참조하여 설명하기로 한다. 도 5는 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위하여 상기 칩 구조체(1), 상기 픽셀 어레이 영역(PX) 및 상기 발열체(도 3의 450)가 형성되는 발열 영역을 개념적으로 나타낸 평면도이고, 도 6은 상기 발열 영역의 예시적인 예를 나타낸 평면도이고, 도 7은 상기 발열체 및 상기 제2 면 배선의 예시적인 예를 나타낸 단면도이다.
도 5, 도 6 및 도 7을 참조하면, 상기 발열체(도 3의 450)가 형성되는 발열 영역(HA)은 상기 픽셀 어레이 영역(PX)의 적어도 일부와 중첩할 수 있다. 상기 발열 영역(HA) 내에는 상기 발열체(450)가 배치될 수 있다. 일 예에서, 상기 발열 영역(HA) 내에는 상기 제2 면 배선(260)이 배치될 수도 있다.
상기 제2 면 배선(260)은 서로 대향하는 제1 표면(260s_1) 및제2 표면(260s_2)을 가질 수 있다. 상기 제1 표면(260s_1)은 제1 배선 콘택 영역(260c_1)을 가질 수 있고, 상기 제2 표면(260s_2)은 제2 배선 콘택 영역(260c_2)을 가질 수 있다.
상기 발열체(450)는 제1 발열체 콘택 영역(450c_1) 및 제2 발열체 콘택 영역(450c_2)을 갖는 제1 발열체 면(450s_1) 및 상기 제1 발열체 면(450s_1)과 대향하는 제2 발열체 면(450s_2)을 포함할 수 있다. 상기 제1 발열체 면(450s_1)은 상기 제1 표면(260s_1)과 공면을 형성할 수 있다.
일 예에서, 상기 제2 면 배선(260)은 상기 제1 하부 칩 구조체(20), 상기 제2 하부 반도체 칩(30) 및 상기 상부 반도체 칩(10)의 동작에 관련된 재배선일 수 있다. 따라서, 상기 칩 구조체(1)의 동작 속도를 향상시키기 위하여, 상기 제2 면 배선(260)에서의 신호 전송 속도를 빠르게 해야 하므로, 상기 제2 면 배선(260)의 길이는 가능한 짧게 설계(design) 해야 한다. 따라서, 상기 제2 면 배선(260)에서 발생하는 열은 최소화될 수 있다.
일 예에서, 상기 발열체(450)는 앞에서 설명한 바와 같은 상기 픽셀 어레이 영역(PX)의 상기 저온 영역에 열을 제공해야 하므로, 신호 전송 속도와 상관 없이 상기 픽셀 어레이 영역(PX)의 적어도 일부를 가열할 수 있도록 설계되어야 한다. 따라서, 상기 발열체(450)는 상기 제1 및 제2 발열체 콘택 영역들(450c_1, 450c_2)을 통해서 제공되는 전기 에너지를 열 에너지로 변환시키어 상기 픽셀 어레이 영역(PX)의 적어도 일부를 가열할 수 있는 열량을 발생시킬 수 있는 길이로 설계될 수 있다. 따라서, 상기 발열체(450)는 상기 제2 면 배선(260)의 길이보다 큰 길이를 가질 수 있다. 예를 들어, 상기 제1 발열체 콘택 영역(450c_1)과 상기 상기 제2 발열체 콘택 영역(450c_2) 사이의 상기 발열체(450)의 길이는 상기 제1 배선 콘택 영역(260c_1)과 상기 제2 배선 콘택 영역(260c_2) 사이의 상기 제2 면 배선(260)의 길이 보다 클 수 있다.
상기 제1 발열체(450)의 상기 제1 발열체 콘택 영역(450c_1)과 전기적으로 연결되는 제1 발열체 전극(450h_1), 상기 제1 발열체(450)의 상기 제2 발열체 콘택 영역(450c_2)과 전기적으로 연결되는 제2 발열체 전극(425h_2), 상기 제2 면 배선(260)의 상기 제1 배선 콘택 영역(260c_1)과 전기적으로 연결되는 제1 배선 전극(425i_1), 및 상기 제2 면 배선(260)의 상기 제2 배선 콘택 영역(260c_2)과 전기적으로 연결되는 제2 배선 전극(270)이 배치될 수 있다. 상기 제2 배선 전극(270)은 도 3을 참조하여 설명한 상기 후면 패드(270)일 수 있다.
상기 제1 및 제2 발열체 전극들(450h_1, 450h_2), 및 상기 제1 배선 전극(425i_1)은 도 3을 참조하여 설명한 상기 하부 관통 전극들(425)일 수 있다. 따라서, 상기 제1 및 제2 발열체 전극들(450h_1, 450h_2), 및 상기 제1 배선 전극(425i_1)은 동일 평면에 배치될 수 있다.
따라서, 상기 제2 배선 전극(270)은 상기 제1 및 제2 발열체 전극들(450h_1, 450h_2), 및 상기 제1 배선 전극(425i_1)과 다른 평면에 배치될 수 있다.
도 7에 도시된 절연성 스페이서들(420), 제1 하부 반도체 기판(205), 제2측 하부 절연 층(252), 및 제2 측 상부 절연 층(254)는 도 3을 참조하여 설명한 바와 같으므로, 여기서 자세한 설명은 생략하기로 한다.
예시적인 예에서, 도 1을 참조하여 상술한 바와 같이, 상기 칩 구조체(1)의 상기 하부 칩 구조체(50)는 상기 발열체(450)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 개념적으로 나타낸 도 8과 같이, 칩 구조체(1)의 하부 칩 구조체(50)는 온도 센서를 더 포함할 수 있다. 따라서, 도 8과 같이, 상기 하부 칩 구조체(50)를 포함하는 상기 칩 구조체(1)는 상기 발열체(450)와 함께 온도 센서를 포함할 수 있다.
예시적인 예에서, 도 2 및 도 3을 참조하여 상술한 바와 같이, 상기 하부 칩 구조체(50)의 상기 제2 부분(20B)는 상기 제2 면 배선(260) 및 상기 발열체(450)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 사시로로써 개념적으로 나타낸 도 9와 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 종단면으로써 개념적으로 나타낸 도 10을 참조하면, 하부 칩 구조체(50)의 제2 부분(20B)는 온도 센서(470)을 더 포함할 수 있다. 따라서, 상기 하부 칩 구조체(50)의 상기 제2 부분(20B)는 상기 제2 면 배선(260) 및 상기 발열체(450)와 함께 온도 센서(470)를 포함할 수 있다. 일 예에서, 상기 온도 센서(470)는 상기 발열체(450) 및 상기 제2 면 배선(260)과 동일 평면에 배치될 수 있고, 상기 온도 센서(470)는 상기 발열체(450) 및 상기 제2 면 배선(260)과 동일한 물질로 형성될 수 있다.
상기 발열체(450) 및 상기 온도 센서(470)의 배치에 대한 예시적인 예에 대하여 도 10, 도 11 및 도 12를 참조하여 설명하기로 한다. 도 11은 본 발명의 일 실시예에 따른 칩 구조체의 예시적인 예를 설명하기 위하여 상기 제1 하부 칩 구조체(20) 및 상기 상부 칩 구조체(10)의 단면의 영역을 개념적으로 나타낸 블록도이고, 도 12는 상기 발열체(450) 및 상기 온도 센서(470)가 형성되는 발열 영역들과 함께 상기 칩 구조체(1) 및 상기 픽셀 어레이 영역(PX)을 개념적으로 나타낸 평면도이다.
도 10, 도 11 및 도 12를 참조하면, 상기 제1 하부 칩 구조체(20)는 복수의 발열 영역들(HA1~HA9)을 포함할 수 있다. 상기 제1 하부 칩 구조체(20)의 상기 복수의 발열 영역들(HA1~HA9)은 상기 발열체(450) 및 상기 온도 센서(470)를 포함할 수 있다. 복수의 발열 영역들(HA1~HA9)은 상기 픽셀 어레이 영역(PX)과 중첩할 수 있다.
상기 복수의 발열 영역들(HA1~HA9) 중에서 상기 발열체(450) 및 상기 온도 센서(470)를 포함하는 어느 하나의 발열 영역(HA)의 예시적인 예에 대하여 도 13을 참조하여 설명하기로 한다. 도 13은 상기 발열 영역의 예시적인 예를 나타낸 평면도이다.
도 10 내지 도 12와 함께, 도 13을 참조하면, 상기 복수의 발열 영역들(HA1~HA9) 중에서 상기 발열체(450) 및 상기 온도 센서(470)를 포함하는 어느 하나의 발열 영역(HA)은 도 6 및 도 7에서 설명한 것과 실질적으로 동일한 단면 구조 및 유사한 평면 레이아웃을 갖는 상기 제2 면 배선(260) 및 상기 발열체(450)을 포함할 수 있다.
상기 발열 영역(HA) 내의 상기 온도 센서(470)은 온도 변화에 따라 저항이 변하는 원리를 이용하는 저항 온도 센서일 수 있다. 상기 발열 영역(HA)은 상기 온도 센서(470)와 전기적으로 연결되는 제1 내지 제4 센서 배선 라인들(470i_1, 470i_2, 470i_3, 470i_4)을 포함할 수 있다. 상기 제1 내지 제4 센서 배선 라인들(470i_1, 470i_2, 470i_3, 470i_4)의 끝 부분들에는 상기 관통 전극들(도 10의 425)과 전기적으로 연결될 수 있는 센서 콘택 영역들(470c_1, 470c_2, 470c_3, 470c_4)이 형성될 수 있다. 상기 센서 콘택 영역들(470c_1, 470c_2, 470c_3, 470c_4)은 도 7을 참조하여 설명한 것과 같은 상기 제1 및 제2 발열체 콘택 영역들(도 7의 450c_1, 450c_2)과 동일 평면에 배치될 수 있다. 상기 제1 내지 제4 센서 배선 라인들(470i_1, 470i_2, 470i_3, 470i_4) 중에서, 제1 및 제4 센서 배선 라인들(470i_1, 470i_4)은 서로 이격되어 상기 온도 센서(470)의 다른 부분과 연결되는 전압 라인들일 수 있고, 제2 및 제3 센서 배선 라인들(470i_2, 470i_3)은 서로 이격되어 상기 온도 센서(470)의 다른 부분과 연결되는 전류 라인들일 수 있다.
도 10 내지 도 13을 참조하여 설명한 것과 같이, 상기 복수의 발열 영역들(HA1~HA9) 중에서 상기 발열체(450) 및 상기 온도 센서(470)를 포함할 수 있다. 이와 같은 상기 복수의 발열 영역들(HA1~HA9)을 포함하는 상기 칩 구조체(1)의 동작 방법에 대하여 도 14를 참조하여 설명하기로 한다. 도 14는 상기 복수의 발열 영역들(HA1~HA9)을 포함하는 상기 칩 구조체(1)의 예시적인 동작 방법을 설명하기 위한 플로우 챠트이다.
도 10 내지 도 13과 함께, 도 14를 참조하면, 상술한 바와 같이, 상기 칩 구조체(1)는 상기 온도 센서들(470), 상기 발열체들(450), 및 상기 픽셀 어레이 영역(PX)을 포함할 수 있다. 상기 칩 구조체(1)를 동작시킬 수 있다 (S10). 상기 칩 구조체(1)의 상기 온도 센서들(470)을 이용하여 상기 칩 구조체(1)의 상기 픽셀 어레이 영역(PX) 내의 온도를 감지할 수 있다 (S20). 이어서, 상기 온도 센서들(470)에 의해 감지된 온도들의 온도 편차들이 설정된 값 이내인지 판별할 수 있다 (S30) 일 예에서, 상기 제1 하부 칩 구조체(20)의 상기 제1부분(20F) 내의 내부 회로를 이용하여 상기 온도 센서들(470)에 의해 감지된 온도들의 온도 편차들이 설정된 값 이내인지 판별할 수 있다. 상기 온도 편자가 설정된 값 이내인 경우, 상기 칩 구조체(1)의 상기 발열체들(450)은 턴 오프 상태를 유지할 수 있다 (S40). 그렇지만, 상기 온도 편자가 설정된 값 이내가 아닌 경우에, 상기 픽셀 어레이 영역(PX) 내의 고온 영역 및 저온 영역을 설정할 수 있다 (S50). 이와 같은 상기 픽셀 어레이 영역(PX) 내의 고온 영역 및 저온 영역은 상기 복수의 발열 영역들(HA1~HA9)과 대향하는 상기 픽셀 어레이 영역(PX)에서 설정될 수 있다. 따라서, 상기 온도 센서들(470) 중에서 고온을 감지한 온도 센서가 위하는 발열 영역에 대응하는 영역에 위치하는 상기 픽셀 어레이 영역(PX)은 고온 영역으로 설정될 수 있고, 상기 온도 센서들(470) 중에서 저온을 감지한 온도 센서가 위하는 발열 영역에 대응하는 영역에 위치하는 상기 픽셀 어레이 영역(PX)은 저온 영역으로 설정될 수 있다.
이어서, 상기 칩 구조체(1)의 상기 발열체들(450)을 이용하여 상기 픽셀 어레이 영역(PX) 내의 상기 저온 영역을 가열 할 수 있다 (S60) 이와 같이, 상기 픽셀 어레이 영역(PX) 내의 상기 저온 영역을 가열하는 것은 상기 발열체들(450) 중에서 상기 온도 센서들(470) 중에서 저온을 감지한 온도 센서가 위하는 발열 영역에 위치하는 발열체를 가열하는 것을 포함할 수 있다. 이어서, 상기 픽셀 어레이 영역의 온도를 감지하는 단계를 반복해서 진행할 수 있다.
따라서, 상기 온도 센서들(470) 및 상기 발열체들(450)을 이용하여 상기 픽셀 어레이 영역(PX)의 상기 저온 영역의 온도를 증가시키어, 상기 픽셀 어레이 영역(PX) 내의 온도 편차를 최소화할 수 있다. 따라서, 본 발명의 실시예들에 따르면, 상기 픽셀 어레이 영역(PX) 내의 온도 편차를 최소화할 수 있기 때문에, 상기 화상 왜곡을 방지할 수 있다.
예시적인 예에서, 도 9 및 도 10를 참조하여 설명한 바와 같이, 상기 온도 센서(470) 및 상기 발열체(450)와 같이 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B) 내에서 서로 동일한 평면에 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 15에서와 같이, 온도 센서는 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F) 내에 배치될 수 있고, 발열체는 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B) 내에 배치될 수 있다. 도 15는 도 9에 대응하는 개념적인 사시도이다. 예시적인 예에서, 도 16에서와 같이, 온도 센서(470)는 상기 제1 하부 칩 구조체(20)의 상기 제1 하부 반도체 기판(205)의 상기 제1 면(205f) 및/또는 상기 제1 부분(20F)에 걸쳐서 형성될 수 있는 트랜지스터 및/또는 다이오드를 이용하여 온도 변화를 감지할 수 있는 센서일 수 있다.
예시적인 예에서, 도 2 및 도 3을 참조하여 설명한 바와 같이, 상기 발열체(450)는 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B)에 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 17에서와 같이, 발열체는 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F)에 배치될 수도 있다. 도 17은 도 2에 대응하는 개념적인 사시도일 수 있다.
예시적인 예에서, 도 9 및 도 10를 참조하여 설명한 바와 같이, 상기 온도 센서(470) 및 상기 발열체(450)와 같이 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B) 내에 배치될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 18에서와 같이, 온도 센서 및 발열체는 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F) 내에 배치될 수 있다. 도 18은 도 9에 대응하는 개념적인 사시도일 수 있다.
예시적인 예에서, 도 2 및 도 3을 참조하여 설명한 바와 같이, 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F)는 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B) 보다 상기 상부 칩 구조체(10)와 가까울 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 19 및 도 20에서와 같이, 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B)가 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F) 보다 상기 상부 칩 구조체(10)와 가깝게 배치될 수 있고, 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B) 내에 발열체(450)가 배치될 수 있다. 도 19 및 도 20을 좀더 참조하면, 상기 상부 칩 구조체(10) 내의 상부 관통 전극들(415)은 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B) 내로 연장되어 상기 발열체(450) 및 상기 제2 면 배선(260)과 전기적으로 연결될 수 있다.
제2 하부 칩 구조체(30)는 상기 제1 하부 칩 구조체(20)와 동일한 폭으로 형성될 수 있다. 상기 제2 하부 칩 구조체(30)는 제2 하부 반도체 기판(305), 상기 제2 하부 반도체 기판(305)의 전면(305f) 상에 배치되는 전면 절연 층(330), 상기 전면 절연 층(330) 내의 제1 면 배선(335) 및 정보 저장 요소(340)를 포함할 수 있다. 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F)는 상기 제2 하부 칩 구조체(30)의 상기 전면 절연 층(330)과 결합될 수 있다. 일 예에서, 상기 제1 하부 칩 구조체(20)의 상기 제1 부분(20F)의 전면 패드(240)와 상기 제2 하부 칩 구조체(30)의 상기 전면 절연 층(330)의 전면 패드(360)는 서로 접촉하면서 전기적으로 연결될 수 있다.
도 19 및 도 20을 참조하여 설명한 바와 같이, 상기 상부 칩 구조체(10)와 가까운 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B)는 상기 발열체를 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어 도 21에서와 같이, 상기 상부 칩 구조체(10)와 가까운 상기 제1 하부 칩 구조체(20)의 상기 제2 부분(20B)는 상기 발열체와 함께 온도 센서를 포함할 수 있다.
도 1에서 설명한 바와 같이, 상기 발열체는 상기 하부 칩 구조체 내에 포함될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 22에서와 같이, 발열체는 상부 칩 구조체 내에 포함될 수 있다. 예를 들어, 도 3에서의 상기 상부 칩 구조체(10)의 상기 제1부분(10F) 내에 상기 발열체가 배치될 수도 있다.
도 3을 참조하여 설명한 것과 같은 상기 제2 하부 칩 구조체(30)는 하나의 반도체 칩으로 구성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 상기 제2 하부 칩 구조체(30)는 하나의 반도체 칩과 함께, 다른 칩을 더 포함할 수 있다. 이와 같은 예들에 대하여 도 23 내지 도 25를 각각 참조하여 설명하기로 한다.
우선, 도 23을 참조하면, 상기 제2 하부 칩 구조체(30)는 도 3에서 설명한 것과 같은 상기 제2 하부 반도체 기판(305), 상기 전면 절연 층(330), 상기 정보 저장 요소(340), 및 상기 전면 패드(360)를 포함하는 제1 반도체 칩(300a)을 포함할 수 있다. 또한, 상기 제2 하부 칩 구조체(30)는 상기 제1 반도체 칩(300a) 보다 작은 크기의 주변 부품(300b)을 포함할 수 있다. 상기 주변 부품(300b)은 상기 칩 구조체(1)의 기능(functionality)을 향상시키기 위한 부품들, 예를 들어 버퍼 칩, 드라이버 칩, 파워 매니지먼트 칩(power management ICs), 아날로그 소자, 통신 소자, 컨트롤러 칩(controller chip) 및/또는 수동 소자를 포함할 수 있다. 상기 통신 소자는 무선 통신 칩일 수 있다. 상기 수동 소자는 커패시터 등과 같은 수동 소자일 수 있다.
상기 주변 부품(300b)은 상기 주변 부품(300b)의 단자들(510)과 상기 제1 하부 칩 구조체(20)의 상기 후면 패드들(270) 사이에 배치되는 도전성의 연결체들(535)에 의해 상기 제1 하부 칩 구조체(20)와 전기적으로 연결될 수 있다. 상기 주변 부품(300b)의 측면 및 하부면은 몰딩 층(380)에 의해 둘러싸일 수 있다. 상기 주변 부품(300b)과 상기 제1 하부 칩 구조체(20) 사이에는 절연 층(530)이 배치될 수 있다.
다음으로, 도 24를 참조하면, 상기 제2 하부 칩 구조체(30)는 도 23에서 설명한 것과 같은 상기 제1 반도체 칩(300a)을 포함할 수 있다. 또한, 상기 제2 하부 칩 구조체(30)는 상기 제1 반도체 칩(300a)과 이격되며 상기 제1 하부 칩 구조체(20)와 전기적으로 연결되는 제2 반도체 칩(300c)이 배치될 수 있다. 상기 제2 반도체 칩(300c)은 제3 반도체 기판(305'), 상기 제3 반도체 기판(305') 상의 상의 전면 절연 층(330'), 및 상기 전면 절연 층(330') 내의 내부 배선들(335')을 포함할 수 있다. 상기 제2 반도체 칩(300a)은 메모리 소자 또는 로직 소자 등과 같은 반도체 소자일 수 있다. 상기 제2 반도체 칩(300c)의 전면 패드(360)와 상기 제1 하부 칩 구조체(20)의 상기 후면 패드(270) 사이의 도전성의 연결체(435)에 의해 상기 제2 반도체 칩(300c)은 상기 제1 하부 칩 구조체(20)와 전기적으로 연결될 수 있다. 상기 제1 및 제2 반도체 칩들(300a, 300c)의 측면들은 몰딩 층(380)에 의해 덮일 수 있다.
다음으로, 도 25를 참조하면, 상기 제2 하부 칩 구조체(30)는 도 23에서 설명한 것과 같은 상기 제1 반도체 칩(300a)과 함께, 더미 칩(700)을 포함할 수 있다. 상기 더미 칩(700)과 상기 제1 하부 칩 구조체(30) 사이에 절연 층(730)이 배치될 수 있다. 상기 제1 반도체 칩(300a) 및 상기 더미 칩(700)의 측면들은 몰딩 층(380)에 의해 덮일 수 있다. 상기 더미 칩(700)은 더미 반도체 기판으로 형성될 수 있다.
상술한 바와 같은 상기 칩 구조체(1)는 이미지 센서 칩을 포함하는 복수의 칩들로 구성될 수 있다. 예를 들어, 상기 칩 구조체(1)에서, 상기 상부 칩 구조체(10)는 이미지 센서 칩일 수 있고, 상기 제1 하부 칩 구조체(20)는 프로세서 칩일 수 있고, 상기 제2 하부 칩 구조체(30)는 메모리 칩일 수 있다. 이와 같이, 하나의 칩 구조체(1) 내에 복수의 칩들을 포함시킬 수 있으므로, 상기 칩 구조체(1)를 포함하는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더 등과 같은 일반 소비자용 전자 제품의 소형화에 유리할 수 있다.
상술한 바와 같은 상기 칩 구조체(1)는 상기 상부 칩 구조체(10)의 상기 픽셀 어레이 영역(PX) 내의 온도 편차를 최소화할 수 있는 상기 발열체(450)를 포함할 수 있다. 이와 같은 발열체(450)는 이미지 센서를 포함하는 제품에서 발생할 수 있는 화상 왜곡(image error)을 방지할 수 있다. 따라서, 상기 발열체(450)를 포함하는 상기 칩 구조체(1)는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더 등과 같은 일반 소비자용 전자 제품뿐만 아니라, 자동차, 보안장치 및 로봇 등에 장착되는 카메라에 탑재되어, 높은 해상도의 요구를 충족시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 : 칩 구조체 10 : 상부 칩 구조체
10S : 상부 기판 부 105 : 상부 반도체 기판
105f : 제1 면 105b : 제2 면
110 : 얕은 트렌치 소자분리 영역 115 : 광전 소자
10F : 제1부분(first side portion) 10B : 제2부분
130 : 제1측 절연 층(first side insulating layer)
135 : 제1 면 배선
152 : 제2측 하부 절연 층 154 : 제2측 상부 절연 층
160 : 컬러 필터들 165 : 마이크로 렌즈들
PX : 픽셀 어레이 영역 20 : 제1 하부 칩 구조체
20S : 제1 하부 기판 부 205 : 제1 하부 반도체 기판
205f : 제1 면 205b : 제2 면
210 : 얕은 트렌치 소자분리 영역 20F : 제1부분
20B : 제2 부분 230 : 제1측 절연 층
235 : 제1 면 배선 235g : 게이트 배선
240 : 전면 패드 252 : 제2측 하부 절연 층
254 : 제2측 상부 절연 층 260 : 제2 면 배선
260s_1 : 제1 표면 260s_2 : 제2 표면
260c_1 : 제1 배선 콘택 영역 260c_2 : 제2 배선 콘택 영역
270 : 후면 패드(제2 배선 전극) 30 : 제2 하부 칩
305 : 제1 하부 반도체 기판 305f : 전면
305b : 후면 310 : 얕은 트렌치 소자분리 영역
315 : 매립 게이트 330 : 전면 절연 층
335 : 제1 면 배선 340 : 정보 저장 요소
360 : 전면 패드 380 : 몰딩 층
50 : 하부 칩 구조체 410 : 상부 절연성 스페이서
415 : 상부 관통 전극 415p : 패드 영역
420 : 하부 절연성 스페이서 425 : 하부 관통 전극
425i_1 : 제1 배선 전극 425h_1 : 제1 발열체 전극
425h_2 : 제2 발열체 전극 430 : 절연성 층
435 : 연결체 450 : 발열체
HA : 발열 영역 450s_1 : 제1 발열체 면
450s_2 : 제2 발열체 면 450c_1 : 제1 발열체 콘택 영역
450c_2 : 제2 발열체 콘택 영역 470 : 온도 센서

Claims (20)

  1. 제1 하부 칩 구조체; 및
    상기 제1 하부 칩 구조체 상에 배치되고 픽셀 어레이 영역을 갖는 상부 칩 구조체를 포함하되,
    상기 제1 하부 칩 구조체는,
    서로 대향하는 제1 면(first side) 및 제2 면(second side)을 갖는 제1 하부 반도체 기판;
    상기 제1 하부 반도체 기판의 상기 제1 면 상에 배치되는 제1 부분; 및
    상기 제1 하부 반도체 기판의 상기 제2 면 상에 배치되는 제2 부분을 포함하고,
    상기 제1 하부 칩 구조체의 상기 제1 부분은 게이트 배선을 포함하고,
    상기 제1 하부 칩 구조체의 상기 제2 부분은 제2 면 배선 및 발열체(heating element)를 포함하고,
    상기 발열체는 상기 제2 면 배선과 동일 평면에 배치되고 상기 제2 면 배선 보다 긴 길이를 갖고,
    상기 제2 면 배선은 제1 배선 콘택 영역을 갖는 제1 표면, 및 제2 배선 콘택 영역을 갖고 상기 제1 표면과 대향하는 제2 표면을 포함하고,
    상기 발열체는 제1 발열체 콘택 영역 및 제2 발열체 콘택 영역을 갖는 제1 발열체 면 및 상기 제1 발열체 면과 대향하는 제2 발열체 면을 포함하고,
    상기 제1 하부 칩 구조체는 상기 제1 발열체 콘택 영역과 전기적으로 연결되는 제1 발열체 전극, 상기 제2 발열체 콘택 영역과 전기적으로 연결되는 제2 발열체 전극, 상기 제1 배선 콘택 영역과 전기적으로 연결되는 제1 배선 전극, 및 상기 제2 배선 콘택 영역과 전기적으로 연결되는 제2 배선 전극을 더 포함하는 칩 구조체.
  2. 제 1 항에 있어서,
    상기 제1 하부 칩 구조체는 상기 제1 하부 반도체 기판을 관통하며 상기 제2 면 배선 및 상기 발열체와 전기적으로 연결되는 하부 관통 전극들을 포함하는 칩 구조체.
  3. 제 1 항에 있어서,
    상기 제1 발열체 전극, 상기 제2 발열체 전극, 및 상기 제1 배선 전극은 상기 제1 하부 반도체 기판을 관통하는 관통 전극들인 칩 구조체.
  4. 제 1 항에 있어서,
    상기 제1 발열체 콘택 영역과 상기 제2 발열체 콘택 영역 사이의 길이는 상기 제1 배선 콘택 영역과 상기 제2 배선 콘택 영역 사이의 길이 보다 큰 칩 구조체.
  5. 제 1 항에 있어서,
    상기 제1 표면 및 상기 제1 발열체 면은 공면을 이루는 칩 구조체.
  6. 제 1 항에 있어서,
    상기 제1 하부 칩 구조체는 온도 센서를 더 포함하는 칩 구조체.
  7. 제 6 항에 있어서,
    상기 온도 센서는 상기 제2 면 배선 및 상기 발열체와 동일 평면에 배치되는 칩 구조체.
  8. 제 1 항에 있어서,
    상기 제1 하부 칩 구조체 하부에 배치되는 제2 하부 칩 구조체를 더 포함하되,
    상기 제2 하부 칩 구조체, 상기 제1 하부 칩 구조체 및 상기 상부 칩 구조체는 전기적으로 연결되고,
    상기 제2 면 배선은 상기 제2 하부 칩 구조체와 전기적으로 연결되고,
    상기 발열체는 상기 제2 하부 칩 구조체와 절연되는 칩 구조체.
  9. 서로 대향하는 제1 면 및 제2 면을 갖는 하부 반도체 기판;
    상기 하부 반도체 기판의 상기 제1 면 상에 배치되며, 게이트 배선을 구비하는 제1 부분;
    상기 하부 반도체 기판의 상기 제2 면 상에 배치되며, 제2 면 배선 및 발열체를 구비하는 제2 부분;
    상기 제2 면 배선의 제1 표면의 제1 배선 콘택 영역과 연결되는 제1 배선 전극;
    상기 제2 면 배선의 제2 표면의 제2 배선 콘택 영역과 연결되는 제2 배선 전극;
    상기 발열체의 제1 발열체 면의 제1 발열체 콘택 영역과 연결되는 제1 발열체 전극; 및
    상기 발열체의 상기 제1 발열체 면의 제2 발열체 콘택 영역과 연결되는 제2 발열체 전극을 포함하되,
    상기 발열체는 상기 제2 면 배선과 동일 평면에 배치되고 상기 제2 면 배선 보다 긴 길이를 갖고,
    상기 제2 표면은 상기 제1 표면과 대향하고,
    상기 제1 표면은 상기 제1 발열체 면과 공면을 형성하고,
    상기 제1 배선 전극, 상기 제1 발열체 전극 및 상기 제2 발열체 전극은 상기 하부 반도체 기판을 관통하는 칩 구조체.
  10. 제 9 항에 있어서,
    상기 제1 부분은 제1 배선 영역 및 제2 배선 영역을 포함하되,
    상기 제2 배선 영역은 상기 제1 배선 영역 보다 상기 게이트 배선의 배치 밀도가 높은 영역이고,
    상기 제2 부분은 상기 제1 배선 영역과 대향하는 제1 발열 영역 및 상기 제2 배선 영역과 대향하는 제2 발열 영역을 포함하되,
    상기 제2 발열 영역은 상기 제1 발열 영역 보다 상기 발열체의 배치 밀도가 낮은 영역인 칩 구조체.
  11. 제 9 항에 있어서,
    상기 하부 반도체 기판, 상기 제1 부분 및 상기 제2 부분을 포함하는 하부 칩 구조체; 및
    상기 하부 칩 구조체 상의 상부 칩 구조체를 더 포함하되,
    상기 상부 칩 구조체는 광전 소자들, 컬러 필터들 및 마이크로 렌즈들을 포함하는 칩 구조체.
  12. 제 11 항에 있어서,
    상기 제1 부분은 상기 제2 부분 보다 상기 상부 칩 구조체에 가까운 칩 구조체.
  13. 제 11 항에 있어서,
    상기 상부 칩 구조체를 관통하며 상기 하부 칩 구조체의 상기 제1 부분 내로 연장되는 상부 관통 전극을 더 포함하는 칩 구조체.
  14. 배선 및 상기 배선과 동일 평면에 배치되고 상기 배선 보다 길이가 긴 발열체를 구비하는 하부 칩 구조체;
    상기 하부 칩 구조체 상에 배치되고 픽셀 어레이 영역을 구비하는 상부 칩 구조체;
    상기 배선의 제1 배선 콘택 영역과 연결되는 제1 배선 전극;
    상기 배선의 제2 배선 콘택 영역과 연결되는 제2 배선 전극;
    상기 발열체의 제1 발열체 콘택 영역과 연결되는 제1 발열체 전극; 및
    상기 발열체의 제2 발열체 콘택 영역과 연결되는 제2 발열체 전극을 포함하되,
    상기 발열체는 상기 픽셀 어레이 영역의 일부와 중첩하고,
    상기 배선 및 상기 발열체는 상기 픽셀 어레이 내의 온도 편차를 감소시키도록 배치되고,
    상기 제2 배선 전극은 상기 제1 배선 전극과 다른 평면에 배치되고,
    상기 제1 배선 전극, 상기 제1 발열체 전극, 상기 제2 발열체 전극은 동일 평면에 배치되는 칩 구조체.
  15. 제 14 항에 있어서,
    상기 발열체는 상기 픽셀 어레이 영역의 일부를 가열하는 열량을 갖는 길이로 형성되는 칩 구조체.
  16. 삭제
  17. 제 14 항에 있어서,
    상기 하부 칩 구조체는 온도 센서를 더 포함하는 칩 구조체.
  18. 온도 센서들, 발열체들, 및 픽셀 어레이 영역을 포함하는 칩 구조체를 동작 시키고,
    상기 온도 센서들을 이용하여 상기 픽셀 어레이 영역 내의 온도를 감지하여, 상기 픽셀 어레이 영역 내의 고온 영역 및 저온 영역을 설정하고,
    상기 발열체들을 이용하여 상기 픽셀 어레이 영역 내의 상기 저온 영역을 가열하는 것을 포함하고,
    상기 칩 구조체는 하부 칩 구조체 및 상기 하부 칩 구조체 상의 상부 칩 구조체를 포함하고,
    상기 하부 칩 구조체는 상기 온도 센서들 및 상기 발열체들을 포함하고,
    상기 상부 칩 구조체는 상기 픽셀 어레이 영역을 포함하고,
    상기 하부 칩 구조체는,
    서로 대향하는 제1 면 및 제2 면을 갖는 하부 반도체 기판;
    상기 하부 반도체 기판의 상기 제1 면 상에 배치되는 제1 부분; 및
    상기 하부 반도체 기판의 상기 제2 면 상에 배치되는 제2 부분을 더 포함하고,
    상기 제1 부분은 게이트 배선을 포함하고,
    상기 제2 부분은 상기 발열체들을 포함하고,
    상기 제2 부분은 상기 온도 센서들을 포함하고,
    상기 제1 부분은 상기 제2 부분 보다 상기 상부 칩 구조체에 가까운 칩 구조체 동작 방법.
  19. 삭제
  20. 삭제
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535643B2 (en) 2017-08-04 2020-01-14 Samsung Electronics Co., Ltd. Connection system of semiconductor packages using a printed circuit board
TW202315106A (zh) * 2017-10-30 2023-04-01 日商索尼半導體解決方案公司 固體攝像裝置及電子機器
JP2019165312A (ja) * 2018-03-19 2019-09-26 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
JPWO2021200174A1 (ko) * 2020-03-31 2021-10-07

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081094A (ja) * 2005-09-14 2007-03-29 Seiko Epson Corp 発光装置及び電子機器
US20120051392A1 (en) * 2010-08-31 2012-03-01 Globalfoundries Inc. Applying Thermal Mechanical Characteristics of Complex Semiconductor Devices by Integrated Heating Systems

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63311758A (ja) * 1987-06-15 1988-12-20 Fuji Xerox Co Ltd 画像読取センサ
JPH05206423A (ja) 1992-01-27 1993-08-13 Sony Corp 固体撮像装置
JP2000101057A (ja) * 1998-09-18 2000-04-07 Canon Inc センサーパネル装置
KR100781494B1 (ko) 2001-12-29 2007-11-30 매그나칩 반도체 유한회사 이미지센서칩
US7480006B1 (en) 2004-04-13 2009-01-20 Pixim, Inc. Optical package for image sensor with integrated heater
JP4160083B2 (ja) 2006-04-11 2008-10-01 シャープ株式会社 光学装置用モジュール及び光学装置用モジュールの製造方法
US7361989B1 (en) 2006-09-26 2008-04-22 International Business Machines Corporation Stacked imager package
US20080173792A1 (en) 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
JP2008236158A (ja) * 2007-03-19 2008-10-02 Olympus Imaging Corp 撮像モジュール
TWI332790B (en) * 2007-06-13 2010-11-01 Ind Tech Res Inst Image sensor module with a three-dimensional dies-stacking structure
CN102024782B (zh) 2010-10-12 2012-07-25 北京大学 三维垂直互联结构及其制作方法
US20120194719A1 (en) * 2011-02-01 2012-08-02 Scott Churchwell Image sensor units with stacked image sensors and image processors
JPWO2012114400A1 (ja) 2011-02-21 2014-07-07 パナソニック株式会社 集積回路
JP5594198B2 (ja) * 2011-03-16 2014-09-24 富士通株式会社 電子部品及び電子部品組立装置
JP5794002B2 (ja) 2011-07-07 2015-10-14 ソニー株式会社 固体撮像装置、電子機器
JP2013070249A (ja) 2011-09-22 2013-04-18 Kyocera Corp イメージセンサ
JP6214132B2 (ja) * 2012-02-29 2017-10-18 キヤノン株式会社 光電変換装置、撮像システムおよび光電変換装置の製造方法
JP6123170B2 (ja) * 2012-05-01 2017-05-10 株式会社ニコン 撮像素子および撮像装置
KR101439191B1 (ko) 2013-06-10 2014-09-12 한국과학기술원 인터포저 및 이의 제조 방법, 3차원 집적 회로 및 3차원 집적 회로 칩 패키지
JP2015012211A (ja) * 2013-07-01 2015-01-19 株式会社ニコン 撮像ユニット及び撮像装置
JP6314477B2 (ja) 2013-12-26 2018-04-25 ソニー株式会社 電子デバイス
JP6424610B2 (ja) 2014-04-23 2018-11-21 ソニー株式会社 半導体装置、および製造方法
JP2015216226A (ja) * 2014-05-09 2015-12-03 キヤノン株式会社 収納部材、電子部品、撮像装置及び結露を除去する方法
EP2950525B1 (en) * 2014-05-28 2020-08-12 ams AG Semiconductor image sensor with integrated pixel heating and method of operating a semiconductor image sensor
KR102472566B1 (ko) * 2015-12-01 2022-12-01 삼성전자주식회사 반도체 패키지
KR102473664B1 (ko) * 2016-01-19 2022-12-02 삼성전자주식회사 Tsv 구조체를 가진 다중 적층 소자
JP6826467B2 (ja) * 2017-03-10 2021-02-03 ルネサスエレクトロニクス株式会社 電子装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081094A (ja) * 2005-09-14 2007-03-29 Seiko Epson Corp 発光装置及び電子機器
US20120051392A1 (en) * 2010-08-31 2012-03-01 Globalfoundries Inc. Applying Thermal Mechanical Characteristics of Complex Semiconductor Devices by Integrated Heating Systems

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