JP6826467B2 - 電子装置 - Google Patents

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Description

本発明は、電子装置（半導体モジュール）に関し、例えば、配線基板上に半導体部品が搭載された電子装置に適用して有効な技術に関する。
特開２００５−１８３７９０（特許文献１）や、特開２００５−２９４５２８（特許文献２）には、グランドパターンと配線パターンとが絶縁層を介して積層され、グランドパターンのレイアウトにより高周波ノイズを低減することが記載されている。また、特開２００９−２１７４７（特許文献３）には、コプレーナ線路に接続された複数のオープンスタブと、入力端側に設けられたキャパシタによりインピーダンス整合回路を備えたバンドパスフィルタを構成することが記載されている。
特開２００５−１８３７９０ 特開２００５−２９４５２８ 特開２００９−２１７４７
半導体装置は、様々な用途に用いられるが、半導体装置を安定的に動作させる観点からは、半導体装置の動作に影響を与えるノイズを低減する技術が必要になる。半導体装置の動作に影響を与えるノイズを低減する方法として、半導体装置が搭載される配線基板にコンデンサなどのノイズ対策部品を搭載する方法が考えられるが、効率的にノイズを低減させる観点から、改善の余地があることが判った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置の配線基板は、半導体部品が接続される第１基板端子と、第１配線層に形成され、上記第１基板端子に電気的に接続される第１配線と、上記第１配線層とは異なる第２配線層に形成され、第１ビア配線を介して上記第１配線と電気的に接続されている第１導体パターンと、上記第１配線層および上記第２配線層とは異なる第３配線層に形成され、第１固定電位が供給される第２導体パターンと、を備えている。上記第１導体パターンと上記第２導体パターンとは絶縁層を介して互いに対向し、上記第１導体パターンと上記第２導体パターンが互いに対向する領域の面積は、上記第１配線の面積より大きい。
上記一実施の形態によれば、電子装置の性能を向上させることができる。
一実施の形態である電子装置の構成例を示す拡大平面図である。 図１に示すセンサと増幅回路とを電気的に接続する経路の等価回路図である。 図１に示すＡ−Ａ線に沿った拡大断面図である。 図１に示すセンサに接続される配線、基板端子およびこの配線に接続される導体パターンを抽出して示す重ね合わせ平面図である。 図４に対する変形例を示す重ね合わせ平面図である。 図３に対する変形例である電子装置の拡大断面図である。 図６に示す電子装置において、図４に対する変形例を示す重ね合わせ平面図である。 図４に対する他の変形例を示す重ね合わせ平面図である。 図１に対する変形例である電子装置の構成例を示す拡大平面図である。 図９に示す増幅回路とアナログ変換回路を電気的に接続する経路の等価回路図である。 パワー系の半導体部品のＥＭＩ対策を施した電子装置の構成例を示す拡大平面図である。 図１１に示す増幅回路を備える半導体部品と、上記半導体部品に電力を供給するパワー半導体部品とを電気的に接続する経路の等価回路図である。 図１１に示すＡ−Ａ線に沿った拡大断面図である。 コネクタと、コネクタに接続される半導体部品を有する電子装置の構成例を示す拡大平面図である。 図１４に示すＡ−Ａ線に沿った拡大断面図である。 図１４の反対側の下面に搭載されたコンデンサ周辺の拡大平面図である。 図１６のＡ−Ａ線に沿った拡大断面図である。 図１４に示す電子装置の等価回路図である。 送信回路と受信回路の間にバンドパスフィルタを接続した電子装置の構成例を示す拡大平面図である。 図１９に示す電子装置の等価回路図である。 図１９に示すＡ−Ａ線に沿った拡大断面図である。 送信回路と受信回路の間にハイパスフィルタを接続した電子装置の構成例を示す拡大平面図である。 図２２に示す電子装置の等価回路図である。 図２２に示すＡ−Ａ線に沿った拡大断面図である。 図１〜図２４を用いて説明したキャパシタの変形例を示す拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜ノイズ対策＞
半導体装置（半導体部品）の小型化および高機能化に伴い、半導体装置は、様々な電子装置（機器）に組み込まれ、制御用部品として使用されている。例えば、自動車や原動機付き二輪車を例に考えると、エンジンやモータなどの動力系の駆動制御、動力をタイヤに伝達する様々な部品の動作制御、照明やウィンカなどの光学部品の制御、あるいは、各部品の動作状態を監視するセンサの制御など、様々な部品の制御に利用されている。
上記のような半導体装置を用いた制御システムは、半導体装置を含む、複数の電子部品を基板に搭載し、互いに電気的に接続することにより、構成される。この場合、基板に搭載された各電子部品のそれぞれが、互いの動作を阻害しないように電子装置のノイズ対策を行うことが重要である。
電子装置のノイズ対策は、以下の二つに大別することができる。一つは、対象の電子部品の周囲にある回路や電子装置の外部などから発生する電磁波によって、その電子部品の動作が影響を受ける程度（ＥＭＳ：Electro Magnetic Susceptibility）を小さくする対策がある。このＥＭＳ対策は、対象の電子部品のノイズ耐性を向上させる対策と言い換えることができる。もう一つは、対象の電子部品が動作することにより他の回路の動作を阻害（妨害）すること（ＥＭＩ：Electro Magnetic Interference）の程度を小さくする対策がある。ＥＭＩ対策は、対象の電子部品に由来するノイズ影響を低減させる対策と言い換えることができる。
以下の実施の形態では、ＥＭＳ対策あるいはＥＭＩ対策を目的として、電子部品が搭載された配線基板にノイズをフィルタリングするフィルタ回路を形成する実施態様について、複数の具体例を挙げて順に説明する。
（実施の形態１）
本実施の形態１では、ＥＭＳ対策の例として、センサを備えた電子部品（センサ部品）と、センサからの出力信号を増幅する増幅回路を備えた半導体部品とを電気的に接続する伝送経路中に、センサからの出力信号のノイズをフィルタするローパスフィルタを接続した実施態様を取り上げて説明する。なお、以下の説明では、センサとして、温度変化を測定するサーミスタを用いた実施態様について例示する。しかし、増幅回路などの回路に対して入力信号を伝送するセンサ部品などの電子部品としては、サーミスタの他、多種多様の電子部品がある。
図１は、一実施の形態である電子装置の構成例を示す拡大平面図である。図２は、図１に示す電子装置の等価回路図である。図３は、図１に示すＡ−Ａ線に沿った拡大断面図である。
図１では、配線１１が形成された配線層とは異なる配線層に形成された、導体パターンＭＰｃ、導体パターンＭＰｇ、および層間導電路であるビア配線ＶＷのそれぞれを点線で示している。同様に、図１では、半導体装置２０に内蔵される半導体チップ２１を点線で示している。また、図１では、複数の基板端子１２に接続される配線のうちの一部を示し、他の一部は図示を省略している。また、図１では、半導体装置２０が備える増幅回路ＯＰ１の回路図を二点鎖線で模式的に示している。また、図２では、増幅回路の一例として、単純化した非反転増幅回路の例を示している。しかし、増幅回路には、例えば反転増幅回路や差動増幅回路など、種々の変形例がある。
図１に示すように、本実施の形態の電子装置ＥＤＶ１は、基材である配線基板１０に半導体装置２０、センサ３０、抵抗部品４０などの複数の部品（電子部品）が搭載され、各部品が配線１１などの導電性部材を介して電気的に接続された構造体である。電子装置ＥＤＶ１は、配線基板１０の上面１０ｔに搭載される半導体装置（半導体部品、電子部品）２０、センサ（電子部品）３０、および抵抗部品（電子部品）４０を有している。
本実施の形態の場合、センサ３０は例えば温度センサ（サーミスタ）であって、周辺温度に応じてその電気抵抗値が変化するセンサ素子を備えた電子部品である。また、半導体装置２０は、センサ３０から出力された信号（温度検出信号）が入力され、増幅する増幅回路（オペアンプ）ＯＰ１を備える電子部品である。増幅回路ＯＰ１は、半導体装置２０が備える半導体チップ２１に形成された集積回路である。また、センサ３０および抵抗部品４０のそれぞれは、互いに反対側に位置する二つの電極を備えたチップ部品である。センサ３０は、互いに反対側に位置する電極３０Ｅ１および電極３０Ｅ２を備える。抵抗部品４０は、互いに反対側に位置する電極４０Ｅ１および電極４０Ｅ２を備える。
また、半導体装置２０は、外部端子である複数の端子２２を有している。複数の端子（リード）２２には、センサ３０から出力された信号が入力される端子２２Ａが含まれる。端子２２Ａは、増幅回路ＯＰ１の非反転入力端子に接続されている。また、複数の端子２２には、増幅回路ＯＰ１の反転入力端子に接続される、端子２２Ｂが含まれる。また、複数の端子２２には、増幅回路ＯＰ１の出力端子に接続される端子２２Ｔが含まれる。また、複数の端子２２には、増幅回路ＯＰ１に、ハイサイド電位（例えば正電位）を供給する伝送経路を構成する端子２２Ｐが含まれる。また、複数の端子２２には、増幅回路ＯＰ１に、ハイサイド電位より低い、ロウサイド電位（例えば負電位や接地電位）を供給する伝送経路を構成する端子２２Ｎが含まれる。
半導体装置２０は、配線基板１０の上面１０ｔ上に搭載されている。半導体装置２０の複数の端子２２と、配線基板１０の複数の基板端子１２とはそれぞれ電気的に接続されている。
配線基板１０は、上面（面、主面、表面）１０ｔと、上面１０ｔの反対に位置する下面（面、主面、裏面）１０ｂ（図３参照）を有している。なお、図１および図３では、配線基板１０の上面１０ｔ上に複数の配線１１や複数の基板端子１２、１３が形成され、これらの導体パターンが露出している実施態様について示しているが、上面１０ｔ上に複数の配線１１などの導体パターンを覆う絶縁膜（保護膜、ソルダレジスト膜）が形成されていても良い。この場合、上面１０ｔを覆う絶縁膜には、開口部が形成され、その開口部において、複数の基板端子１２、１３のそれぞれの一部分または全体が絶縁膜から露出する。同様に、図３に示すように、配線基板１０の下面１０ｂ上には導体パターンＭＰＧが形成され、露出している。しかし、下面１０ｂ上に導体パターンＭＰＧを覆う絶縁膜（保護膜、ソルダレジスト膜）が形成されていても良い。
また、配線基板１０は、半導体装置２０の複数の端子２２が接続される複数の基板端子（ボンディングリード、ボンディングフィンガ、パッド、ランド）１２を備えている。複数の基板端子１２には、センサ３０から出力された信号が入力される、基板端子１２Ａが含まれる。図３に示す例では、半導体装置２０の端子２２Ａは、半田ＳＤを介して基板端子１２Ａに接合され、かつ、電気的に接続されている。また、複数の基板端子１２には、増幅回路ＯＰ１の反転入力端子に接続される、基板端子１２Ｂが含まれる。また、複数の基板端子１２には、増幅回路ＯＰ１の出力端子に接続される基板端子１２Ｔが含まれる。また、複数の基板端子１２には、増幅回路ＯＰ１に、ハイサイド電位（例えば正電位）を供給する伝送経路を構成する基板端子１２Ｐが含まれる。また、複数の基板端子１２には、増幅回路ＯＰ１に、ハイサイド電位より低い、ロウサイド電位（例えば負電位や接地電位）を供給する伝送経路を構成する基板端子１２Ｎが含まれる。
また、配線基板１０は、センサ３０または抵抗部品４０が搭載される複数の基板端子１３を備えている。複数の基板端子１３には、センサ３０の電極３０Ｅ１および抵抗部品４０の電極４０Ｅ１が接続された基板端子１３Ａが含まれる。センサ３０の出力側の電極３０Ｅ１は、図示しない半田などの接合材を介して基板端子１３Ａと接合されている。また、抵抗部品の電極４０Ｅ１は、図示しない半田などの接合材を介して基板端子１３Ａと接合されている。また、複数の基板端子１３には、センサ３０の電極３０Ｅ２に接続され、センサ３０にロウサイドの基準電位を供給する基板端子１３Ｌが含まれる。基板端子１３Ｌには、ビア配線ＶＷＬを介して、例えば接地電位（グランド電位）などの基準電位が供給されている。また、複数の基板端子１３には、抵抗部品４０の電極４０Ｅ２に接続され、抵抗部品４０にハイサイドの基準電位を供給する基板端子１３Ｈが含まれる。基板端子１３Ｈには、ビア配線ＶＷＨを介して、例えば接地電位より高い基準電位が供給されている。
また、配線基板１０は、複数の基板端子１２に接続される複数の配線１１を備えている。複数の配線１１には、基板端子１２Ａに接続される配線１１Ａが含まれる。センサ３０から出力される信号は、出力端子である電極３０Ｅ１、基板端子１３Ａ、配線１１Ａ、基板端子１２Ａ、および端子２２Ａを介して半導体装置２０の増幅回路ＯＰ１に入力される。また、複数の配線１１には、基板端子１２Ｂに接続される配線１１Ｂが含まれる。配線１１Ｂは、図２に示す抵抗素子Ｒ２を介して基板端子１２Ｔと電気的に接続されている。また、複数の配線１１には、基板端子１２Ｔに接続される配線１１Ｔが含まれる。増幅回路ＯＰ１の出力信号は、半導体装置２０の外部端子である端子２２Ｔおよび配線基板１０の基板端子１２Ｔを介して配線１１Ｔに出力される。
電子装置ＥＤＶ１のように、増幅回路ＯＰ１により信号を増幅する場合、増幅前の信号、すなわち、増幅回路ＯＰ１に入力される前の信号のノイズをフィルタリングすることが好ましい。このため、図２に示すように電子装置ＥＤＶ１は、センサ３０の出力端である基板端子１３Ａと、増幅回路ＯＰ１の入力端である基板端子１２Ａとの間に、抵抗ＡＲ１、インダクタＡＬ１、およびキャパシタＡＣ１を備えるノイズフィルタ（ローパスフィルタ）ＮＦ１が接続されている。
ノイズフィルタＮＦ１のようなフィルタ回路を接続する場合、図２に示す抵抗ＡＲ１、インダクタＡＬ１、およびキャパシタＡＣ１に相当する電子部品をそれぞれ準備して、配線基板１０上に搭載する方法がある。しかし、配線基板１０上に搭載される電子部品の数が増大すると、部品や配線のレイアウト上の制約が大きくなり、配線基板１０の面積増大の原因になる。また、ディスクリートデバイス（単一機能の部品）を寄せ集めると、各部品は、他の部品との干渉について考慮されていないので、部品間の干渉により、新たなノイズ発生源になる場合もある。
そこで、本願発明者は、配線基板１０に形成された導体パターンを利用して、ノイズフィルタＮＦ１を構成する技術について検討を行った。まず、図２に示す抵抗ＡＲ１およびインダクタＡＬ１は、図１に示す配線１１Ａにより代用することができる。詳しくは、配線１１Ａの長さ（延在距離）および幅（長手方向である延在方向に対して直交する方向の長さ）を調整することにより、配線１１Ａに抵抗ＡＲ１およびインダクタＡＬ１の機能を付与することができる。ただし、キャパシタＡＣ１の機能は、誘電体を介して対向配置される電極の平面積に影響するので、配線１１ＡにキャパシタＡＣ１の機能を付与することは難しい。
例えば、図１に対する検討例として、配線１１Ａにビア配線ＶＷＡおよび導体パターンＭＰｃが接続されていない場合に、配線１１Ａ自身をＲＬＣフィルタ回路として考えた場合、ＲＬＣフィルタ回路の各成分の値は以下の通りである。すなわち、後述する算出条件において、ＲＬＣフィルタ回路の基板端子１２Ａにおける抵抗値は３２．８２［ｍΩ］（ミリオーム）、インダクタンス値は２．６２［ｎＨ］（ナノヘンリー）、キャパシタンス値は、０．５３［ｐＦ］（ピコファラッド）になる。上記計算値の算出条件は、下記の通りである。図１に示す配線１１Ａの長さ（基板端子１３Ａから基板端子１２Ａまでの経路距離）は５ｍｍ、幅（延在部１１Ｌ１のＹ方向の長さ）は０．４ｍｍ、厚さ（図３に示すＺ方向の長さ）は６０μｍとした。
上記したＲＬＣ回路の場合、出力電力が通過帯域のそれに比較して半分になる周波数、すなわち、カットオフ周波数は、約４．２５ＧＨｚ（ギガヘルツ）になる。しかし、例えば車載用の電子装置において、センサ３０から出力される信号に対する影響を考慮するノイズの周波数としては、１５０ｋＨｚ（キロヘルツ）以上２ＧＨｚ以下程度である。したがって、カットオフ周波数が約４．２５ＧＨｚであるＲＬＣフィルタ回路は、１５０ｋＨｚ以上２ＧＨｚ以下程度の周波数帯におけるノイズフィルタとしては使用困難である。言い換えれば、１５０ｋＨｚ以上２ＧＨｚ以下程度の周波数帯において利用するノイズフィルタは、カットオフ周波数が少なくとも２ＧＨｚ以下である必要がある。
カットオフ周波数を低減させる手法として、図２に示すキャパシタＡＣ１の値を大きくする方法が有効である。しかし、キャパシタＡＣ１の値を大きくするためには、誘電体を介して対向配置される電極の平面積を大きくする必要があるので、図１に示す複数の配線１１と同層にキャパシタＡＣ１を構成する導体パターンを設けると、配線基板１０の面積の増大の原因になる。
電子装置ＥＤＶ１の場合、図３に示すように、配線基板１０は、複数の配線層ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４を備える多層配線基板である。このため、図２に示すキャパシタＡＣ１に相当する導体パターンＭＰｃ、ＭＰｇは、配線１１Ａが形成されている配線層ＷＬ１とは別の配線層ＷＬ２、ＷＬ３に形成されている。
図３に示すように、配線基板１０は、配線１１Ａが配置されている配線層ＷＬ１を有する。図１に示す複数の配線１１のそれぞれも、配線１１Ａと同様に配線層ＷＬ１に形成されている。このように、複数の配線１１を同じ配線層ＷＬ１に設けることにより、配線経路距離を短くすることができる。また、図３に示す例では、配線層ＷＬ１に基板端子１２Ａ、１３Ａも形成されている。言い換えれば、配線１１Ａは、配線基板１０が備える複数の配線層のうち、最上層に形成されている。ただし、変形例としては、図１に示す複数の基板端子１２および複数の基板端子１３が最上層に設けられ、複数の配線１１は、最上層より下層の配線層に設けられていても良い。この場合、複数の配線１１と複数の基板端子１２は、層間導電路であるビア配線ＶＷを介して接続される。
また、電子装置ＥＤＶ１は、配線層ＷＬ１とは異なる配線層ＷＬ３に形成され、ビア配線ＶＷＡを介して配線１１Ａと電気的に接続されている導体パターンＭＰｃを備える。また、電子装置ＥＤＶ１は、配線層ＷＬ１および配線層ＷＬ３とは異なる配線層ＷＬ２に形成され、固定電位が供給される導体パターンＭＰｇを備える。図３に示す例では、配線層ＷＬ４に接地電位が供給される導体パターン（グランドプレーン）ＭＰＧが配置され、導体パターンＭＰｇはビア配線ＶＷＧを介して導体パターンＭＰＧと電気的に接続されている。したがって、導体パターンＭＰｇには、接地電位（グランド電位）が供給されている。導体パターンＭＰＧは、配線基板１０の下面１０ｂのほぼ全体を覆っている。また、導体パターンＭＰｃと導体パターンＭＰｇとは絶縁層１４を介して互いに対向している。導体パターンＭＰｃと導体パターンＭＰｇとが互いに対向している領域には、図２に示すキャパシタＡＣ１が形成される。
また、導体パターンＭＰｃ、ＭＰｇのそれぞれは、配線層ＷＬ１以外の配線層に形成されているので、図１に示す複数の配線１１のレイアウト上の制約を受けにくい。したがって、導体パターンＭＰｃ、ＭＰｇの面積を大きくすることができる。このため、図１に示すように、導体パターンＭＰｃと導体パターンＭＰｇが互いに対向する領域の面積は、配線１１Ａの面積より大きい。例えば、図１に示す例では、導体パターンＭＰｃは四角形（詳しくは長方形）で、その面積は、２０．１６ｍｍ２である。また導体パターンＭＰｇは、ビア配線ＶＷを通過させるために設けられた開口部ＭＰｈや配線基板１０の周縁部を除き、配線層ＷＬ２の大部分に形成されている。したがって、開口部ＭＰｈの面積を考慮したとしても、導体パターンＭＰｃと導体パターンＭＰｇが互いに対向する領域の面積は、約２０ｍｍ２である。一方、配線１１Ａの長さ（基板端子１３Ａから基板端子１２Ａまでの経路距離）は５ｍｍ、幅（延在部１１Ｌ１のＹ方向の長さ）は０．４ｍｍ程度なので、配線１１Ａの面積は、約２ｍｍ２である。これにより、図２に示すキャパシタＡＣ１の容量値を大きくすることができる。
例えば、図１および図３に示すレイアウトの場合、図２に示すノイズフィルタＮＦ１の基板端子１２Ａにおける抵抗値は３６．３４［ｍΩ］、インダクタンス値は２．７３［ｎＨ］、キャパシタンス値は、９．６０［ｐＦ］になる。上記した値は、以下の条件で算出した。配線１１Ａの長さは５ｍｍ、幅は０．４ｍｍ、厚さは６０μｍとした。また、配線層ＷＬ２および配線層ＷＬ３に形成された導体パターンの厚さは３５μｍ、配線層ＷＬ４に形成された導体パターンの厚さは６０μｍとした。また、配線層ＷＬ１と配線層ＷＬ２の間の絶縁層１４Ａの厚さ、および配線層ＷＬ３と配線層ＷＬ４の間の絶縁層１４Ｂの厚さは、６００μｍ、配線層ＷＬ２と配線層ＷＬ３の間の絶縁層１４Ｃの厚さは、１００μｍとした。
上記の算出条件によれば、図２に示すノイズフィルタＮＦ１によるカットオフ周波数は、０．９８ＧＨｚとなる。この程度のカットオフ周波数であれば、１５０ｋＨｚ以上２ＧＨｚ以下程度の周波数帯において利用するノイズフィルタとして十分に利用可能である。また、ノイズフィルタＮＦ１は、図１に示す配線１１Ａの長さ、幅、厚さや、導体パターンＭＰｃと導体パターンＭＰｇとが対向する領域の面積を調整することにより、カットオフ周波数を容易に調整できる。
例えば、図１に示す配線１１Ａの幅は上記したように０．４ｍｍであるが、これを０．１ｍｍにした場合、ノイズフィルタＮＦ１（図２参照）の基板端子１２Ａにおける抵抗値は６９．８６［ｍΩ］、インダクタンス値は３．７８［ｎＨ］、キャパシタンス値は、９．５６［ｐＦ］になる。この場合、カットオフ周波数は、０．８５ＧＨｚになる。
このように、本実施の形態によれば、図２に示すノイズフィルタＮＦ１を構成する抵抗ＡＲ１、インダクタＡＬ１、およびキャパシタＡＣ１のうち、キャパシタＡＣ１を構成する導体パターンＭＰｃ（図３参照）および導体パターンＭＰｇ（図３参照）が配線１１Ａ（図１参照）と異なる配線層に形成されている。これにより、キャパシタＡＣ１の容量値をノイズフィルタとして利用可能な程度にまで大きくしても、配線層ＷＬ１（図３参照）における配線レイアウトの制約が生じ難い。また、図３に示すように、電子装置ＥＤＶ１の場合、ノイズフィルタ用の電子部品を追加することなく、配線基板１０の導体パターン（配線１１Ａも含む）によりノイズフィルタＮＦ１（図２参照）が構成されている。このため、ノイズフィルタＮＦ１を接続することによる配線基板１０の面積増大を抑制できる。また、配線基板１０の導体パターンでノイズフィルタＮＦ１を形成する場合、ノイズフィルタＮＦ１と他の配線の電磁的な影響を考慮して設計できる。このため、意図しない部品間の電磁的な干渉により、新たなノイズが発生することを抑制できる。
また、本実施の形態のように、図２に示す増幅回路ＯＰ１の入力信号に含まれるノイズを抑制する場合、ローパスフィルタであるノイズフィルタＮＦ１のキャパシタＡＣ１が接続される位置が、増幅回路ＯＰ１の入力端の近くにあることが好ましい。キャパシタＡＣ１が接続される位置と増幅回路ＯＰ１の入力端との距離が短くなれば、フィルタ処理後の信号に再び別のノイズが付与されることを抑制できる。
本実施の形態の場合、図１に示す基板端子１２Ａに伝送される信号は、端子２２Ａを介して半導体装置２０の増幅回路ＯＰ１に入力される入力信号である。また、配線１１Ａは、Ｘ方向に沿って延びる延在部１１Ｌ１と、ビア配線ＶＷＡに接続されるビアランド部１１ＶＰと、を有している。ビアランド部１１ＶＰは、平面視において、延在部１１Ｌ１と基板端子１２Ａとの間にある。また、平面視において、基板端子１２Ａとビアランド部１１ＶＰとの離間距離は、延在部１１Ｌ１の延在距離（長さ）より短い。つまり、図２に示すキャパシタＡＣ１が接続されるビアランド部１１ＶＰが増幅回路ＯＰ１の入力端である基板端子１２Ａの近くに配置されている。
また、本実施の形態の構成は、以下のように表現することもできる。すなわち、配線基板１０には、配線１１Ａに接続されるセンサ３０が搭載されている。基板端子１２Ａに伝送される信号は、センサ３０から出力され、かつ、端子２２Ａを介して半導体装置２０の増幅回路ＯＰ１に入力される信号である。また、配線１１Ａは、Ｘ方向に沿って延びる延在部１１Ｌ１と、ビア配線ＶＷＡに接続されるビアランド部１１ＶＰと、を有している。ビアランド部１１ＶＰは、平面視において、延在部１１Ｌ１と基板端子１２Ａとの間にある。また、平面視において、センサ３０とビアランド部１１ＶＰの離間距離は、基板端子１２Ａとビアランド部１１ＶＰの離間距離より長い。つまり、図２に示すキャパシタＡＣ１が接続されるビアランド部１１ＶＰはセンサ３０の出力端である基板端子１３Ａよりも増幅回路ＯＰ１の入力端である基板端子１２Ａの近くに配置されている。
また、図２に示すキャパシタＡＣ１の容量値は、図３に示す導体パターンＭＰｃと導体パターンＭＰｇとが対向する領域の面積により規定されるが、例えば、図１に示す導体パターンＭＰｃの平面形状が、配線１１Ａのように細長く延びる形状だった場合、導体パターンＭＰｃに付与される抵抗成分およびインダクタンス成分が大きくなる。導体パターンＭＰｃに付与される抵抗成分およびインダクタンス成分を低減する観点からは、導体パターンＭＰｃは、平面視における縦横比（アスペクト比）が小さいパターンであることが好ましい。例えば、本実施の形態の場合、図４に示すように、導体パターンＭＰｃは、Ｘ方向に延びる長辺（辺）ＭＰｓ１と、長辺ＭＰｓ１の反対側に位置する長辺ＭＰｓ２と、を有している。図４は、図１に示すセンサに接続される配線、基板端子およびこの配線に接続される導体パターンを抽出して示す重ね合わせ平面図である。また、導体パターンＭＰｃは、Ｘ方向に交差するＹ方向に延びる短辺ＭＰｓ３と、短辺ＭＰｓ３の反対側に位置する短辺ＭＰｓ４を有している。長辺ＭＰｓ１、ＭＰｓ２のそれぞれの長さは、短辺ＭＰｓ３、ＭＰｓ４のそれぞれの長さより長い。また、Ｙ方向において、長辺ＭＰｓ１と長辺ＭＰｓ２の離間距離（幅Ｗ１）は、配線１１Ａの延在部１１Ｌ１の幅Ｗ２より長い。言い換えれば、導体パターンＭＰｃは、配線１１Ａよりも幅が広い。これにより、導体パターンＭＰｃに付与される抵抗成分とインダクタンス成分を低減できる。
一方、配線１１Ａは、図２に示す抵抗ＡＲ１とインダクタＡＬ１の機能を兼ねるので、図４に示す延在部１１Ｌ１は縦横比が大きい、細長い形状が好ましい。図４に示す例では、Ｘ方向における配線１１Ａの延在部１１Ｌ１の長さＬＥ１は、長辺ＭＰｓ１と長辺ＭＰｓ２の離間距離（幅Ｗ１）より長い。図４において、配線１１Ａの全体の長さは、例えば５ｍｍである。一方、配線１１Ａの延在部１１Ｌ１の幅（Ｙ方向の長さ）は、０．４ｍｍである。したがって、配線１１Ａの長さは、配線１１Ａの延在部１１Ｌ１の幅に対して１０倍以上になっている。
また、図４に示すように、平面視において、導体パターンＭＰｃは、配線１１と重畳している。詳しくは、配線１１Ａは、Ｘ方向に沿って延びる延在部１１Ｌ１と、ビア配線ＶＷＡ（図３参照）に接続されるビアランド部１１ＶＰと、を有している。平面視において、導体パターンＭＰｃは、配線１１Ａの延在部１１Ｌ１と重畳している。このように配線１１Ａの延在部１１Ｌ１と導体パターンＭＰｃが重畳している場合、配線層ＷＬ２に導体パターンＭＰｃ以外の導体パターンを形成する際に、そのレイアウトの自由度が向上する。
ところで、図４に示すように、平面視において、導体パターンＭＰｃは、基板端子１２Ｐおよび基板端子１２Ｐに接続される配線１１Ｐと重畳している。基板端子１２Ｐは、上記したように、図１に示す増幅回路ＯＰ１に、ハイサイド電位（例えば正電位）を供給する伝送経路を構成する。このため、導体パターンＭＰｃと配線層ＷＬ１（後述する図６参照）の間に、他の導体パターンが介在していない場合、基板端子１２Ｐおよび配線１１Ｐに供給される電位が導体パターンＭＰｃに電磁的な影響を与える場合がある。
しかし、本実施の形態の場合、図３に示すように、導体パターンＭＰｃと配線層ＷＬ１の間に、固定電位が供給される導体パターンＭＰｇが介在している。この場合、導体パターンＭＰｇが導体パターンＭＰｃに向かう電磁波を低減するシールド導体層として機能する。導体パターンＭＰｇをシールド導体層として機能させる場合には、本実施の形態のように、導体パターンＭＰｇに供給される電位は接地電位であることが特に好ましい。
配線層ＷＬ１と配線層ＷＬ３との間にシールド導体層としての導体パターンＭＰｇが介在している場合、導体パターンＭＰｃの平面形状の自由度は向上する。例えば、図４に示すように、導体パターンＭＰｃの平面形状が四角形である場合、図２に示すキャパシタＡＣ１の容量の設計が容易である。図４に示す例の場合、平面視において、導体パターンＭＰｃは、基板端子１２Ｐおよび基板端子１２Ｐに接続される配線１１Ｐと重畳している。しかし、基板端子１２および配線１１Ｐと、導体パターンＭＰｃの間には、図３に示す導体パターンＭＰｇが介在している。したがって、基板端子１２および配線１１Ｐが導体パターンＭＰｃに及ぼす電磁的な影響は大幅に低減される。
また、本実施の形態のように配線１１Ａと導体パターンＭＰｇとが絶縁層１４Ａを介して互いに対向して配置されている場合、配線１１Ａと導体パターンＭＰｇとの間に容量が形成される。上記したように、配線１１Ａにより形成される容量の値はそれ程大きくはないが、本実施の形態のように、導体パターンＭＰｃによる容量が形成され、さらに配線１１Ａによる容量が形成されている場合には、容量値の微調整が容易である。
また、配線層ＷＬ１と配線層ＷＬ３との間にシールド導体層としての導体パターンＭＰｇが介在している場合、図５に示す電子装置ＥＤＶ２のような変形例も考えられる。図５は、図４に対する変形例を示す重ね合わせ平面図である。電子装置ＥＤＶ２は、平面視において、導体パターンＭＰｃが基板端子１２Ｂおよび配線１１Ｂと重畳している点で、図４に示す電子装置ＥＤＶ１と相違する。
基板端子１２Ｂおよび配線１１Ｂは、図１に示す増幅回路ＯＰ１の反転入力端子に接続される、入力信号の伝送経路を構成している。このため、基板端子１２Ｂには、非反転入力端子に接続される基板端子１２Ａおよび配線１１Ａとは、異なる信号電流が流れる。電子装置ＥＤＶ２の場合、図３に示す電子装置ＥＤＶ１と同様に、配線層ＷＬ２には、導体パターンＭＰｇが配置され、導体パターンＭＰｃは配線層ＷＬ３に配置されている。したがって、図５に示す導体パターンＭＰｃと基板端子１２Ｂとの間には、図３に示す導体パターンＭＰｇが介在している。これにより、図５に示すように平面視において、導体パターンＭＰｃが基板端子１２Ｂと重畳している場合でも、導体パターンＭＰｃと基板端子１２Ｂとの相互の電磁的な影響を低減できる。このように、導体パターンＭＰｃが配置される配線層ＷＬ３と配線１１Ａが配置される配線層ＷＬ１の間に、導体パターンＭＰｇが配置される配線層ＷＬ２が設けられている場合、図１に示す配線１１や導体パターンＭＰｃのレイアウトの自由度が向上する。
また、電子装置ＥＤＶ１に対する他の変形例として、図６および図７に示す電子装置ＥＤＶ３のような構成を例示できる。図６は、図３に対する変形例である電子装置の拡大断面図である。図７は、図６に示す電子装置において、図４に対する変形例を示す重ね合わせ平面図である。
図６に示す電子装置ＥＤＶ３は、導体パターンＭＰｃが、導体パターンＭＰｇと配線１１Ａとの間に配置されている点で、図３に示す電子装置ＥＤＶ１と相違する。また、電子装置ＥＤＶ３は、図７に示すように、平面視において、基板端子１２Ｐと導体パターンＭＰｃとが重畳していない点で、図４に示す電子装置ＥＤＶ１と相違する。また、図４に示す電子装置ＥＤＶ１の場合、導体パターンＭＰｃの平面形状が長方形であるが、導体パターンＭＰｃの平面形状には種々の変形例がある。例えば、図７に示す電子装置ＥＤＶ３が備える導体パターンＭＰｃの場合、短辺ＭＰｓ３の反対側に、短辺ＭＰｓ４および短辺ＭＰｓ５を備えている、また、Ｘ方向において短辺ＭＰｓ４と短辺ＭＰｓ５の間で、かつ、Ｙ方向において長辺ＭＰｓ１と長辺ＭＰｓ２の間に位置する辺ＭＰｓ６を有している。図７に示す導体パターンＭＰｃは、平面視において、基板端子１２Ｐと重畳しない。また、Ｘ方向において、配線１１Ａは、基板端子１２Ａから図６に示す基板端子１３Ａに向かって延びている。一方、配線１１Ｐは、Ｘ方向において、基板端子１２Ｐから配線１１Ａとは反対方向（言い換えれば図６に示す基板端子１３Ａから離れる方向）に向かって延びている。電子装置ＥＤＶ３の場合、上記のような導体パターンのレイアウトになっているので、導体パターンＭＰｃは、平面視において基板端子１２Ｐに接続される配線１１Ｐと重畳しない。
基板端子１２Ｐは、上記したように、図１に示す増幅回路ＯＰ１に、ハイサイド電位（例えば正電位）を供給する伝送経路を構成する。電源用の基板端子１２Ｐの場合、信号用の基板端子１２Ｂ（図１参照）と比較すると、導体パターンＭＰｃと重畳している場合でも、電磁的な影響は相対的に小さい。したがって、電子装置ＥＤＶ３の変形例として、図４に示す電子装置ＥＤＶ１と同様に、平面視において、基板端子１２Ｐおよび配線１１Ｐが導体パターンＭＰｃと重畳していても良い。ただし、基板端子１２Ｐおよび配線１１Ｐに供給される電位が導体パターンＭＰｃに与える影響をさらに低減する観点からは、図７に示すように、基板端子１２Ｐおよび配線１１Ｐが平面視において導体パターンＭＰｃと重畳しないことが好ましい。
また、図３に示すように、電子装置ＥＤＶ１の場合、ビア配線ＶＷＡが、配線基板１０をその厚さ方向（図３に示すＺ方向）に貫通している。一方、図６に示す電子装置ＥＤＶ３の場合、ビア配線ＶＷＡが配線基板１０を貫通せず、配線層ＷＬ２と配線層ＷＬ１の間に配置されている。
図３に示すように、配線基板１０を厚さ方向に貫通するビア配線ＶＷＡは、配線基板１０の各配線層を積層した後、配線基板１０を厚さ方向に貫通する貫通孔を形成し、その貫通孔に導体材料を埋め込むことにより形成される。一方、図６に示すように配線基板１０を貫通しないビア配線ＶＷＡは、例えばビルドアップ工法により、形成される。
図３に示すように配線基板１０を厚さ方向に貫通するビア配線ＶＷＡの場合、ビア配線ＶＷＡの下端部（配線層ＷＬ３と配線層ＷＬ４の間の部分）が、スタブとして機能する場合がある。つまり、ビア配線ＶＷＡの下端部の長さによっては、ビア配線ＶＷＡのスタブ共振により、特定の周波数帯の信号の伝送が阻害される。図２に示すように、ローパスフィルタが挿入された伝送経路では特に問題にならない場合が多い。しかし、信号の周波数が比較的高い場合には、必要な信号の伝送が阻害されることを抑制する観点から、図６に示すように配線基板１０を貫通しないビア配線ＶＷＡを用いることが好ましい。一方、製造の容易さの観点からは、図３に示すように配線基板１０を貫通するビア配線ＶＷＡの方が容易に形成できる。
以下、本明細書において、種々のビア配線ＶＷについて説明するが、ビア配線ＶＷの形状は、図３に示すビア配線ＶＷＡのように、配線基板１０を貫通しても良いし、図６に示すビア配線ＶＷＡのように、配線基板１０を貫通しなくても良い。ただし、実施の形態４として後述するバンドパスフィルタやハイパスフィルタを構成するビア配線ＶＷの場合、ビア配線ＶＷがスタブとして機能する場合がある。例えば、図３に示すビア配線ＶＷＡのうち、配線層ＷＬ３から配線層ＷＬ４までの部分の長さが、通過させたい周波数の１／４波長の長さであると、共振によりその周波数帯が通過し難くなる。バンドパスフィルタやハイパスフィルタを接続する場合には、高周波の信号を伝送する場合に用いられるので、スタブ共振が発生する可能性がある。このため、バンドパスフィルタやハイパスフィルタを構成するビア配線ＶＷの場合、図６に示すビア配線ＶＷＡのように、配線基板１０を貫通しない方が好ましい。
また、図１では、信号の入力経路の一つである配線１１Ａと導体パターンＭＰｃとを電気的に接続する実施態様について説明した。しかし、変形例として、図８に示す電子装置ＥＤＶ４のように、信号の入力経路である配線１１Ａおよび配線１１Ｂのそれぞれが互いに分離された導体パターンＭＰｃに接続されていても良い。図８は、図４に対する他の変形例を示す重ね合わせ平面図である。
図８に示す電子装置ＥＤＶ４の場合、増幅回路ＯＰ１（図１参照）の非反転入力端子に接続される配線１１Ａは、ビア配線ＶＷＡを介して導体パターンＭＰｃ１と電気的に接続されている。また、増幅回路ＯＰ１の反転入力端子に接続される配線１１Ｂは、ビア配線ＶＷＢを介して導体パターンＭＰｃ２と電気的に接続されている。導体パターンＭＰｃ１およびＭＰｃ２は、互いに分離され、例えば図３に示す配線層ＷＬ２に形成されている。また、配線層ＷＬ２には、図３に示す電子装置ＥＤＶ１と同様に導体パターンＭＰｇが形成されている。導体パターンＭＰｃ１およびＭＰｃ２のそれぞれは、絶縁層１４Ｃを介して導体パターンＭＰｇと対向している。導体パターンＭＰｃ１は、増幅回路ＯＰ１の非反転入力端子に接続される伝送経路において、図２に示すノイズフィルタＮＦ１のキャパシタＡＣ１の一部分を構成する。また、導体パターンＭＰｃ２は、増幅回路ＯＰ１の反転入力端子に接続される伝送経路において、ノイズフィルタ（ローパスフィルタ）のキャパシタの一部分を構成する。
電子装置ＥＤＶ４の場合、増幅回路に入力される信号の入力経路のそれぞれにノイズフィルタを設けることで、各伝送経路のノイズ影響を低減できる。電子装置ＥＤＶ４のような構成は、反転入力端子と、非反転入力端子にそれぞれ独立した信号が入力され、二つの入力信号の差を、差動利得に応じて増幅する差動増幅回路に適用して特に有効である。
（実施の形態２）
上記実施の形態１では、ＥＭＳ対策の例として、センサからの出力信号のノイズを増幅回路に入力される前にフィルタするローパスフィルタを接続した実施態様を取り上げて説明した。本実施の形態２では、ＥＭＩ対策の例（およびＥＭＳ対策の他の例）として、増幅回路などのアナログ回路から出力されたアナログ信号が、他の電子部品のアナログ回路に入力される前にフィルタするノイズフィルタを接続した実施態様を取り上げて説明する。なお、以下で説明するノイズフィルタは、図９に示す増幅回路ＯＰ１を備える半導体装置２０にとっては、ＥＭＩ対策の実施態様になるが、ＡＤ変換回路（アナログデジタル変換回路、ＡＤコンバータ）ＡＤＣ１を備える半導体装置５０にとっては、ＥＭＳ対策になる。図９は、図１に対する変形例である電子装置の構成例を示す拡大平面図である。図１０は、図９に示す増幅回路とアナログ変換回路を電気的に接続する経路の等価回路図である。以下の説明では、上記実施の形態１で既に説明した技術と同様な部分の説明は原則として重複説明を省略する。ただし、上記実施の形態１で既に説明した技術と同様な部分に関し、上記実施の形態で説明した図面を参照して説明する場合がある。
図９では、配線１１が形成された配線層とは異なる配線層に形成された、導体パターンＭＰｃ、導体パターンＭＰｇ、および層間導電路であるビア配線ＶＷのそれぞれを点線で示している。同様に、図９では、半導体装置２０に内蔵される半導体チップ２１を点線で示している。図９では、複数の基板端子１２および複数の基板端子１５に接続される配線のうちの一部を示し、他の一部は図示を省略している。また、図９では、半導体装置２０が備える増幅回路ＯＰ１の回路図、および半導体装置５０が備えるＡＤ変換回路ＡＤＣ１を二点鎖線で模式的に示している。
図９および図１０に示す電子装置ＥＤＶ５は、配線１１Ｔを介して電気的に接続される半導体装置２０および半導体装置（電子部品）５０を有している。配線１１Ｔは、増幅回路ＯＰ１の出力端子に接続されている。また、半導体装置５０は、ＡＤ変換回路ＡＤＣ１を備え、ＡＤ変換回路ＡＤＣ１は、端子（リード）５１Ｔおよび基板端子１５Ｔを介して配線１１Ｔと電気的に接続されている。ＡＤ変換回路ＡＤＣ１は、アナログ信号をデジタル信号に変換する回路である。
図１０に示すように、電子装置ＥＤＶ５の場合、半導体装置２０の出力端子である端子２２Ｔから出力されたアナログ信号は、配線１１Ｔ、基板端子１５Ｔ、および端子５１Ｔを介して半導体装置５０のＡＤ変換回路ＡＤＣ１に入力される。また、電子装置ＥＤＶ５の場合、基板端子１５Ｔと基板端子１２Ｔとを電気的に接続する伝送経路中に、ノイズフィルタＮＦ２が接続されている。図１０に示す例では、ノイズフィルタＮＦ２は、抵抗ＡＲ２、インダクタＡＬ２、およびキャパシタＡＣ２を備えるローパスフィルタである。
半導体装置２０の出力端子（端子２２Ｔ）の先にノイズフィルタＮＦ２を接続することにより、アナログ信号の伝送経路（配線１１Ｔ等）のノイズ成分が他の回路に与える影響を低減できる。また、アナログ回路を含んでいるＡＤ変換回路ＡＤＣ１の入力端子（端子５１Ｔ）の前にノイズフィルタＮＦ２を接続することにより、ＡＤ変換回路ＡＤＣ１への入力信号に含まれるノイズを低減できる。
図１０に示す、抵抗ＡＲ２、インダクタＡＬ２、およびキャパシタＡＣ２のそれぞれは、図２を用いて説明したノイズフィルタＮＦ１と同様に、電子装置ＥＤＶ５が有する配線基板１０の導体パターンにより形成されている。すなわち、図９に示す配線１１Ｔの延在部１１Ｌ２は、図１０に示すノイズフィルタＮＦ２を構成する抵抗ＡＲ２、インダクタＡＬ２、およびキャパシタＡＣ２のうち、抵抗ＡＲ２、インダクタＡＬ２の部分を構成する。また、図９に示す導体パターンＭＰｃと導体パターンＭＰｇとが互いに対向する部分は、図１０に示すキャパシタＡＣ２を構成する。なお、図示は省略するが、導体パターンＭＰｃは、図３に示す電子装置ＥＤＶ１と同様に、配線層ＷＬ３に形成されている。また、導体パターンＭＰｇは、図３に示す配線層ＷＬ２に形成されている。また、電子装置ＥＤＶ５に対する変形例として、図６に示す電子装置ＥＤＶ３と同様に、導体パターンＭＰｃが配線層ＷＬ２に形成され、導体パターンＭＰｇが配線層ＷＬ３に形成されていても良い。
ここで、電子装置ＥＤＶ５の場合、ノイズフィルタＮＦ２を構成する配線１１Ｔに流れる信号は、端子２２Ｔを介して増幅回路ＯＰ１から出力され、かつ、半導体装置５０のＡＤ変換回路ＡＤＣ１に入力される信号である。このように、出力信号の伝送経路にローパスフィルタを接続する場合には、図１０に示すように、キャパシタＡＣ２と出力端子である基板端子１２Ｔとの間に抵抗ＡＲ２およびインダクタＡＬ２が接続される。したがって、電子装置ＥＤＶ５の場合、以下のようなレイアウトになっている。すなわち、図９に示すように、配線１１Ｔは、Ｙ方向に沿って延びる延在部１１Ｌ２と、ビア配線ＶＷＴに接続されるビアランド部１１ＶＰとを有している。延在部１１Ｌ２は、平面視において、ビアランド部１１ＶＰと端子２２Ｔ（基板端子１２Ｔ）との間にある。
また、電子装置ＥＤＶ５の構成は以下のように表現することもできる。すなわち、平面視において、端子２２Ｔ（基板端子１２Ｔ）とビアランド部１１ＶＰの離間距離は、半導体装置５０とビアランド部１１ＶＰの離間距離より長い。
なお、ノイズフィルタの一部分を構成する配線１１は、図１に示す配線１１Ａのように一方向に直線的に配置できれば、設計が容易である点で好ましい。しかし、レイアウト上の制約等により、図９に示す配線１１Ｔのように、配線経路の途中で曲がっていても良い。例えば図９に示す配線１１Ｔは、Ｙ方向に延びる延在部１１Ｌ２と、Ｙ方向に交差するＸ方向に延びる延在部１１Ｌ３と、を有している。この場合、上記した端子２２Ｔ（基板端子１２Ｔ）とビアランド部１１ＶＰの離間距離は、配線１１Ｔの配線経路における離間距離、すなわち、延在部１１Ｌ２の延在距離と延在部１１Ｌ３の延在距離を合計した値である。また、上記した「平面視において、延在部１１Ｌ２が、ビアランド部１１ＶＰと端子２２Ｔ（基板端子１２Ｔ）との間にある。」という表現は、「配線１１Ｔの配線経路において、延在部１１Ｌ２が、ビアランド部１１ＶＰと端子２２Ｔ（基板端子１２Ｔ）との間にある。」という意味である。
図９および図１０に示す電子装置ＥＤＶ５は、上記した点を除き、図１〜図３に示す電子装置ＥＤＶ１と同様である。したがって、重複する説明は省略する。また、本実施の形態２の電子装置ＥＤＶ５において、上記実施の形態１で説明した各変形例を組み合わせて適用しても良い。
（実施の形態３）
上記実施の形態１や上記実施の形態２では、ＥＭＩ対策やＥＭＳ対策の例として、信号伝送経路にノイズフィルタを接続することにより、信号伝送経路のノイズ対策を行う方法について主に説明した。ＥＭＳ対策やＥＭＩ対策などのノイズ対策は、信号伝送経路の他、電源電位などの電力供給経路に対して有効な場合がある。本実施の形態３では、電力供給経路にノイズフィルタを接続することにより、ＥＭＳ対策やＥＭＩ対策を行う実施態様について説明する。
図１１は、パワー系の半導体部品のＥＭＩ対策を施した電子装置の構成例を示す拡大平面図である。図１２は、図１１に示す増幅回路を備える半導体部品と、上記半導体部品に電力を供給するパワー半導体部品とを電気的に接続する経路の等価回路図である。図１３は、図１１に示すＡ−Ａ線に沿った拡大断面図である。
図１１に示す電子装置ＥＤＶ６は、半導体装置２０と、半導体装置２０に電源電位を供給する半導体装置（半導体部品、電子部品）６０と、半導体装置２０および半導体装置６０が搭載される配線基板１０と、を有する。半導体装置６０は、電力変換回路であるインバータＩＮＶを備えている。インバータＩＮＶでは、外部から入力された電力に処理を施し、処理後の電力を出力する。上記した処理の一例としては、外部から供給された電位を昇圧、あるいは降圧して、入力電位とは異なる電位を出力する処理が挙げられる。また、上記した処理の他の一例としては、入力された直流電源を交流電源に変換して出力する処理が挙げられる。半導体装置６０は、電子装置ＥＤＶ６が有する電子部品に供給される電力を制御する、パワーマネジメント用の半導体装置である。
図１１では、半導体装置６０が備える複数の端子（リード）６１のうち、処理後の電位を出力する出力端子である端子（リード）６１Ｐを示している。端子６１Ｐは、半導体装置６０の内部でインバータＩＮＶと電気的に接続されている。
半導体装置６０のようなパワー系の半導体装置の出力端子に接続される伝送経路（電力伝送経路）は、上記実施の形態１や実施の形態２で説明した信号伝送経路と比較して流れる電流量が多い。このため、電力伝送経路にノイズが含まれている場合、電力伝送経路の周辺の回路に電磁的な影響を与えやすい。したがって、電子装置ＥＤＶ６では、半導体装置６０の出力端子である端子６１Ｐに接続される電力伝送経路にノイズフィルタＮＦ３（図１２参照）を接続し、電力伝送経路に含まれるノイズを低減している。
図１２に示す例では、ノイズフィルタＮＦ３は、図２に示すノイズフィルタＮＦ１や図１０に示すノイズフィルタＮＦ２と同様に、抵抗ＡＲ３、インダクタＡＬ３、およびキャパシタＡＣ３を備えるローパスフィルタである。したがって、図１２に示す例では、配線１１Ｐに流れる電流に含まれる高周波ノイズが低減される。
ローパスフィルタの場合、電力が消費される半導体装置２０の近傍にキャパシタＡＣ３（図１２参照）が接続される。このため、チップ部品であるコンデンサチップを、キャパシタＡＣ３として半導体装置２０の近傍に搭載した場合、半導体装置２０に接続される信号配線（例えば、図１２に示す基板端子１２Ａや基板端子１２Ｔなどに接続される配線）に電磁的な影響を及ぼす場合がある。そこで、電子装置ＥＤＶ６の場合、図１２に示すノイズフィルタＮＦ３を構成する、抵抗ＡＲ３、インダクタＡＬ３、およびキャパシタＡＣ３のそれぞれは、配線基板１０が備える導体パターンにより形成されている。
図１１および図１３に示すように、配線基板１０は、端子６１Ｐに接続される基板端子１６Ｐと、配線層ＷＬ１（図１３参照）に形成され、基板端子１６Ｐに接続される配線１１Ｐと、を備える。また、配線基板１０は、配線層ＷＬ１とは異なる配線層ＷＬ３（図１３参照）に形成され、ビア配線ＶＷＰを介して配線１１Ｐと電気的に接続されている導体パターンＭＰｃと、配線層ＷＬ１およびＷＬ３とは異なる配線層ＷＬ２（図１３参照）に形成され、固定電位（例えば接地電位）が供給される導体パターンＭＰｇと、を備える。また、導体パターンＭＰｃと導体パターンＭＰｇとは絶縁層１４Ｃ（図１３参照）を介して互いに対向している。また、導体パターンＭＰｃと導体パターンＭＰｇが互いに対向する領域の面積は、配線１１Ｐの面積より大きい。配線１１ＰはＹ方向に沿って延びる延在部１１Ｌ４と、ビア配線ＶＷＰに接続されるビアランド部１１ＶＰと、を有している。延在部１１Ｌ４は、平面視において、ビアランド部１１ＶＰと基板端子１６Ｐとの間にある。
電子装置ＥＤＶ６の場合、電力伝送経路にノイズフィルタＮＦ３を接続することにより、電力伝送経路におけるノイズを低減できる。このため、半導体装置２０の周辺回路に、電力伝送経路中のノイズに起因する電磁的な影響が及ぶことを抑制できる。また、ノイズフィルタＮＦ３を構成する抵抗ＡＲ３、インダクタＡＬ３、およびキャパシタＡＣ３のそれぞれは、配線基板１０が備える導体パターンにより形成されている。これにより、ノイズフィルタＮＦ３の影響により、周辺回路に予期しない電磁的影響が及ぶことを抑制できる。
なお、上記実施の形態２で形成した電子装置ＥＤＶ５（図９参照）と同様に、電子装置ＥＤＶ６が備えるノイズフィルタＮＦ３（図１２参照）の一部分を構成する配線１１Ｐは、配線経路の途中で屈曲している。配線１１Ｐは、Ｙ方向に延びる延在部１１Ｌ４と、Ｙ方向に交差するＸ方向に延びる延在部１１Ｌ５と、を有している。延在部１１Ｌ５は、ビアランド部１１ＶＰと基板端子１２Ｐの間にある。出力端子に接続するローパスフィルタの場合、出力端子とキャパシタの間に抵抗およびインダクタが接続される。図１２に示す抵抗ＡＲ３およびインダクタＡＬ３の値は、延在部１１Ｌ４の延在距離により規定される。このため、延在部１１Ｌ４の長さがある程度長い方が、抵抗ＡＲ３およびインダクタＡＬ３の値を制御し易い。一方、延在部１１Ｌ５の長さが長い場合、ノイズフィルタＮＦ３を通過した後に、新たにノイズが混入するリスクが大きくなる。したがって延在部１１Ｌ５の長さは、短い方が良い。このため、本実施の形態では図１１に示すように、延在部１１Ｌ４の長さは延在部１１Ｌ５の長さより長い。
上記した延在部１１Ｌ４と延在部１１Ｌ５の関係は、図９に示す延在部１１Ｌ２と延在部１１Ｌ３の関係にも当てはまる。
図１１〜図１３に示す電子装置ＥＤＶ６は、上記した点を除き、図９および図１０を用いて説明した電子装置ＥＤＶ５と同様である。したがって、重複する説明は省略する。また、本実施の形態３の電子装置ＥＤＶ６において、上記実施の形態１で説明した各変形例を組み合わせて適用しても良い。
次に、本実施の形態３では、電力供給経路にノイズフィルタを接続することにより、ＥＭＳ対策を行う実施態様について説明する。図１４は、コネクタと、コネクタに接続される半導体部品を有する電子装置の構成例を示す拡大平面図である。図１５は、図１４に示すＡ−Ａ線に沿った拡大断面図である。図１６は、図１４の反対側の下面に搭載されたコンデンサ周辺の拡大平面図である。図１７は、図１６のＡ−Ａ線に沿った拡大断面図である。また、図１８は、図１４に示す電子装置の等価回路図である。
図１４〜図１８に示す電子装置ＥＤＶ７は、電力が供給される回路７２（図１４参照）を有する半導体装置７０と、外部から供給された電源電位および接地電位を半導体装置７０に中継するコネクタ８０を有している。
半導体装置（半導体部品、電子部品）７０が備える回路７２は、電源電位と接地電位が供給される回路であれば、特に回路の種類は限定されない。例えば演算処理回路など、電力を消費してデータ処理を行う論理回路であっても良いし、電源のバッファ回路などでも良い。半導体装置７０は、回路７２に接続される複数の端子（リード）７１を備えている。図１４では、複数の端子７１のうち、電源電位の入力端子である７１Ｄおよび接地電位の入力端子である端子（リード）７１Ｇを図示している。
また、コネクタ（電子部品）８０は、電子装置ＥＤＶ７と外部の機器とを電気的に接続する中継部品（外部接続部品）である。図１８では、コネクタ８０が外部電源ＰＳに接続される例を示している。また、コネクタ８０は、複数の端子（リード）８１を備えている。図１４では、コネクタ８０が備える複数の端子８１のうち、電源電位の出力端子である端子（リード）８１Ｄおよび接地電位の出力端子である端子（リード）８１Ｇを示している。
また、半導体装置７０およびコネクタ８０は、配線基板１０に搭載され、互いに電気的に接続されている。電子装置ＥＤＶ７の配線基板１０は、上面（面、主面、表面）１０ｔと、上面１０ｔの反対に位置する下面（面、主面、裏面）１０ｂを有している。半導体装置７０およびコネクタ８０のそれぞれは、上面１０ｔ上に搭載されている。半導体装置７０とコネクタ８０は、配線層ＷＬ１（図１５参照）に形成された配線１１を介して互いに電気的に接続されている。詳しくは、電源電位の供給経路を構成する半導体装置７０の端子７１Ｄとコネクタ８０の端子８１Ｄは、基板端子１７Ｄ、配線１１Ｄ、および基板端子１８Ｄを介して互いに電気的に接続されている。また、接地電位の供給経路を構成する半導体装置７０の端子７１Ｇとコネクタ８０の端子８１Ｇは、基板端子１７Ｇ、配線１１Ｇ、および基板端子１８Ｇを介して互いに電気的に接続されている。
また、半導体装置７０は、配線基板１０に搭載されたコンデンサ（コンデンサ部品、チップコンデンサ）９０を有している。図１５に示す例では、コンデンサ９０は、配線基板１０の下面１０ｂに搭載されている。図１６に示すように、コンデンサ９０は、平面視において四角形を成す。また、コンデンサ９０は、二つの長辺（長側面）と、二つの短辺（短側面）と、を有する。また、コンデンサ９０は、互いに反対側の端部に設けられた電極９１Ｄおよび電極９１Ｇを有する。本実施の形態の例では、二つの電極９１（図１７参照）は、コンデンサ９０の長辺の延在方向において、互いに反対側の端部に位置している。また、コンデンサ９０は、電極９１Ｄと電極９１Ｇの間に挟まれる本体部９２を有している。例えば図１７に示すように、本体部は、絶縁層（誘電体層）９３を介して積層される、複数の導体板９４を有し、複数の導体板９４のそれぞれは、電極９１Ｄおよび電極９１Ｇのうちの一方に接続されている。電極９１Ｄおよび電極９１Ｇは、対向配置される複数の導体板間に形成された容量を外部に取り出すための外部電極端子として機能する。
図１７に示す構造のコンデンサ９０は、セラミック製の絶縁層９３が用いられることが多く、セラミックコンデンサと呼ばれる。また、図１７に示すようにコンデンサ９０は、配線基板１０の表面上に実装することができる、表面実装型の電子部品である。表面実装型の電子部品は、チップ部品（コンデンサ９０の場合はチップコンデンサ）とも呼ばれる。
コンデンサ９０は、半導体装置７０に電源電位を供給する経路と、半導体装置７０に接地電位を供給する経路に並列に接続されている。言い換えれば、半導体装置７０に駆動電圧を供給する経路には、並列でコンデンサ９０（図１５〜図１８参照）が接続される。詳しくは、コンデンサ９０の電極９１Ｄは、配線層ＷＬ４（図１５参照）に形成された基板端子１９Ｄ、ビアランド部ＶＰ３、配線基板１０を厚さ方向に貫通するビア配線ＶＷＤ２、およびビアランド部１１ＶＰ２を介して基板端子１７Ｄと電気的に接続されている。また、コンデンサ９０の電極９１Ｇは、配線層ＷＬ４（図１５参照）に形成された基板端子１９Ｇおよび配線基板１０を厚さ方向に貫通するビア配線ＶＷＧ（図１４、図１６、および図１８参照）を介して基板端子１７Ｇと電気的に接続されている。半導体装置７０に駆動電圧を供給する経路には、並列でコンデンサ９０が接続されている場合、半導体装置７０における瞬間的な電力消費量の増大に伴い、電圧降下等が発生することを抑制することができる。すなわち、コンデンサ９０はバイパスコンデンサとして動作する。電力が消費される回路７２（図１８参照）の近傍にバイパスコンデンサを接続することにより、回路７２を安定的に動作させることができるので、電子装置ＥＤＶ７の信頼性を向上させることができる。
ところが、駆動電圧の供給経路に高周波ノイズが混入すると、バイパスコンデンサであるコンデンサ９０が正しく動作しない場合がある。
そこで、電子装置ＥＤＶ７では半導体装置７０に駆動電圧を供給する二つの伝送経路のうち、相対的に電位が高い電源電位が供給される経路中にローパスフィルタであるノイズフィルタＮＦ４（図１８参照）が接続されている。これにより、配線１１Ｄに接続される伝送経路において、高周波ノイズを低減することができる。また、配線１１Ｇには、接地電位が供給されている。このため、配線１１Ｇを含む伝送経路には、高周波ノイズは混入し難い。したがって、電子装置ＥＤＶ７の場合、配線１１ＤにノイズフィルタＮＦ４が接続されていることにより、半導体装置７０の駆動電圧を供給する経路における高周波ノイズを低減し、バイパスコンデンサであるコンデンサ９０を正しく動作させることができる。
また、図１８に示す電子装置ＥＤＶ７が有するノイズフィルタＮＦ４は、配線基板１０が備える導体パターンにより形成されている。
図１４に示すように、配線基板１０は、端子８１Ｄに接続される基板端子１８Ｄと、配線層ＷＬ１（図１５参照）に形成され、基板端子１８Ｄに接続される配線１１Ｄと、を備える。また、配線基板１０は、配線層ＷＬ１とは異なる配線層ＷＬ３（図１５参照）に形成され、ビア配線ＶＷＤを介して配線１１Ｄと電気的に接続されている導体パターンＭＰｃと、配線層ＷＬ１およびＷＬ３とは異なる配線層ＷＬ２（図１５参照）に形成され、固定電位（例えば接地電位）が供給される導体パターンＭＰｇと、を備える。また、導体パターンＭＰｃと導体パターンＭＰｇとは絶縁層１４Ｃ（図１５参照）を介して互いに対向している。また、導体パターンＭＰｃと導体パターンＭＰｇが互いに対向する領域の面積は、配線１１Ｄの面積より大きい。配線１１ＤはＹ方向に沿って延びる延在部１１Ｌ６と、ビア配線ＶＷＤ１に接続されるビアランド部１１ＶＰ１と、を有している。平面視において、延在部１１Ｌ６は、ビアランド部１１ＶＰ１と基板端子１８Ｄとの間にあり、かつ、ビアランド部１１ＶＰ１は、コンデンサ９０（図１５参照）の電極９１Ｄと配線１１Ｄの延在部１１Ｌ６の間にある。
また、図１５に示す導体パターンＭＰｃおよびビア配線ＶＷＤ２のそれぞれは配線１１Ｄに接続されている。このため、導体パターンＭＰｃとビア配線ＭＷＤ２が接触していても良い。ただし、図１５に示す例では、ビア配線ＶＷＤ２は、導体パターンＭＰｃとは接触していない。これにより、基板端子１７Ｄを基準として、ノイズフィルタＮＦ４（図１８参照）に接続される経路と、バイパスコンデンサであるコンデンサ９０に接続される経路とを区別することができるので、お互いの動作に対する相互干渉を抑制することができる。また、コンデンサ９０とノイズフィルタＮＦ４との干渉を抑制する観点からは、図１５に示すように、導体パターンＭＰｃとコンデンサ９０とが重畳していないことが好ましい。
また、バイパスコンデンサであるコンデンサ９０に接続される経路を短くする観点から、図１５に示すように、端子７１Ｄからビア配線ＶＷＤ２に接続される配線経路の経路距離は、端子７１Ｄからビア配線ＶＷＤ１に接続される配線経路の経路距離と同等あるいはそれより短いことが好ましい。
電子装置ＥＤＶ７の場合、電力伝送経路にローパスフィルタであるノイズフィルタＮＦ４を接続することにより、電力伝送経路における高周波ノイズを低減できる。このため、バイパスコンデンサ９０を正しく動作させることができる。また、ノイズフィルタＮＦ４を構成する抵抗ＡＲ４、インダクタＡＬ４、およびキャパシタＡＣ４のそれぞれは、配線基板１０が備える導体パターンにより形成されている。これにより、ノイズフィルタＮＦ４の影響により、周辺回路に予期しない電磁的影響が及ぶことを抑制できる。
なお、電子装置ＥＤＶ７にも種々の変形例がある。例えば、図１５では、コンデンサ９０が配線基板１０の下面１０ｂに搭載された例を示したが、上面１０ｔ上にコンデンサ９０が搭載されていても良い。この場合、コンデンサ９０の電極９１Ｄに接続される基板端子１９Ｄは、平面視において、基板端子１７Ｄとビア配線ＶＷＤ１（ビアランド部１１ＶＰ１）との間に配置される。この変形例の場合、コンデンサ９０と回路７２（図１８参照）との経路距離を図１５に示す例よりも近づけることができる。ただし、チップコンデンサと半導体装置７０との距離が近づくことにより、部品同士の予期しない電磁的干渉が生じる懸念がある。したがって、部品間の干渉を抑制する観点からは、図１５に示すように、コンデンサ９０は、配線基板１０の下面１０ｂに搭載されていることが好ましい。
また例えば、本実施の形態３では、コンデンサ部品の例として、図１７に示すように互いに反対側の端部に設けられた電極９１Ｄおよび電極９１Ｇを有するセラミックコンデンサであるコンデンサ９０を用いる例を示している。しかし、変形例として、電解コンデンサを利用しても良い。
また、上記実施の形態２で形成した電子装置ＥＤＶ５（図９参照）と同様に、電子装置ＥＤＶ７が備えるノイズフィルタＮＦ４（図１８参照）の一部分を構成する配線１１Ｄが、配線経路の途中で屈曲していても良い。この場合、配線１１Ｄが互いに交差する複数の方向に延びる複数の延在部を備えている場合、延在部１１Ｌ６の長さが最も長いことが好ましい。
図１４〜図１８に示す電子装置ＥＤＶ７は、上記した点を除き、図９および図１０を用いて説明した電子装置ＥＤＶ５と同様である。したがって、重複する説明は省略する。また、本実施の形態３の電子装置ＥＤＶ７において、上記実施の形態１で説明した各変形例を組み合わせて適用しても良い。
（実施の形態４）
例えば、上記実施の形態１〜上記実施の形態３では、ノイズフィルタの例として、抵抗、インダクタ、およびキャパシタからなるローパスフィルタを例示的に取り上げて説明した。しかし、ノイズフィルタには、主に高周波ノイズの通過を阻害するローパスフィルタの他、主に低周波ノイズの通過を阻害するハイパスフィルタや、通過させたい周波数帯以外の高周波ノイズおよび低周波ノイズの通過を阻害するバンドパスフィルタなどもある。本実施の形態では、ローパスフィルタの変形例として、バンドパスフィルタおよびハイパスフィルタの一部分が配線基板の導体パターンにより形成された実施態様について説明する。
図１９は、送信回路と受信回路の間にバンドパスフィルタを接続した電子装置の構成例を示す拡大平面図である。図２０は、図１９に示す電子装置の等価回路図である。図２１は、図１９に示すＡ−Ａ線に沿った拡大断面図である。図１９は平面図であるが、導体パターンＭＰｒと導体パターンＭＰｔとが互いに対向する領域ＯＷＲにハッチングを付している。また、図２１では、別の断面に存在し、導体パターンＭＰＧ１と導体パターンＭＰＧ２とを電気的に接続するビア配線ＶＷＧを二点鎖線で示している。
図１９に示す電子装置ＥＤＶ８は、受信回路１０２（図２０参照）を備える半導体装置（半導体部品、電子部品）１００と、送信回路２０２（図２０参照）を備える半導体装置（半導体部品、電子部品）２００と、半導体装置１００および２００が搭載される配線基板１０と、を備えている。電子装置ＥＤＶ８は、図２０に示す送信回路２０２と受信回路１０２との間で、例えば５ＧＨｚ程度の高周波信号を伝送する、高周波通信回路を備えている。
高周波信号を伝送する場合、通信に使用する周波数帯以外の周波数帯のノイズを低減させることが好ましい。この場合、送信回路２０２と受信回路１０２の間の伝送経路に、バンドパスフィルタを接続することにより、所定の周波数帯以外のノイズを低減することができる。また、後述するように、送信回路２０２と受信回路１０２の間の伝送経路に、ハイパスフィルタを接続することにより、所定の周波数帯より低い周波数のノイズを低減させる場合もある。
バンドパスフィルタやハイパスフィルタの場合、図２０に示すように、キャパシタＡＣ５が、伝送経路中に直列で接続されている点で図２などに示すローパスフィルタと相違する。キャパシタＡＣ５の一方の電極（図２１に示す導体パターンＭＰｔ）は、送信回路２０２に接続されている。また、キャパシタＡＣ５の他方の電極（図２１に示す導体パターンＭＰｒ）は、受信回路１０２に接続されている。
また、電子装置ＥＤＶ８は、バンドパスフィルタであるノイズフィルタＮＦ５の一部分が、配線基板１０（図１９参照）の導体パターンにより形成されている。詳しくは、図２０に示すノイズフィルタＮＦ５を構成するインダクタＡＬ５、キャパシタＡＣ５、および抵抗ＡＲ５のうち、インダクタＡＬ５とキャパシタＡＣ５は配線基板１０の導体パターンにより形成されている。一方、抵抗ＡＲ５に関しては、チップ部品（チップ抵抗）である抵抗部品４０の抵抗値が抵抗ＡＲ５の大部分を担っている。
図１９に示すように、半導体装置１００は、通信信号が入力される端子（リード）１０１Ｒを備え、半導体装置２００は、通信信号が出力される端子（リード）２０１Ｔを備えている。また、抵抗部品４０は、互いに反対側に位置する電極４０Ｅ３および４０Ｅ４を備えている。半導体装置１００、２００、および抵抗部品４０のそれぞれは配線基板１０の上面１０ｔ上に搭載されている。
また、配線基板１０は、半導体装置１００の端子１０１Ｒが接続される基板端子１１１Ｒ、および半導体装置２００の端子２０１Ｔが接続される基板端子２１１Ｔを備えている。また、配線基板１０は、基板端子１１１Ｒと電気的に接続される配線１１Ｒと、基板端子２１１Ｔと電気的に接続される配線１１Ｔを備えている。基板端子１１１Ｒ、２１１Ｔ、および配線１１Ｒ，１１Ｔのそれぞれは、配線基板１０の配線層ＷＬ１（図２１参照）に形成されている。配線１１Ｒは、ビア配線ＶＷＲに接続されるビアランド部１１ＶＰ、および基板端子１１１Ｒとビアランド部１１ＶＰの間にある延在部１１Ｌ７を備える。また、配線１１Ｔは、ビア配線ＶＷＴに接続されるビアランド部１１ＶＰ、および基板端子２１１Ｔとビアランド部１１ＶＰの間にある延在部１１Ｌ８を備える。
また、配線基板１０は、配線層ＷＬ１とは異なる配線層ＷＬ２（図２１参照）に形成され、ビア配線ＶＷＲを介して配線１１Ｒと電気的に接続される導体パターンＭＰｒと、配線層ＷＬ１、ＷＬ２とは異なる配線層ＷＬ３に形成され、ビア配線ＶＷＴを介して配線１１Ｔと電気的に接続される導体パターンＭＰｔと、を備えている。導体パターンＭＰｒと導体パターンＭＰｔとは絶縁層１４Ｃ（図２１参照）を介して互いに対向している。また、導体パターンＭＰｒと導体パターンＭＰｔが互いに対向する領域ＯＷＲの面積は、配線１１Ｒの面積より大きい。また、領域ＯＷＲの面積は配線１１Ｔの面積よりも大きい。この導体パターンＭＰｒおよび導体パターンＭＰｔが絶縁層１４Ｃを介して互いに対向している部分が、図２０に示すキャパシタＡＣ５を構成している。このため、平面視において、領域ＯＷＲは、ビア配線ＶＷＲとビア配線ＶＷＴの間にある。
また、配線１１Ｔおよびビア配線ＶＷＴが図２０に示すインダクタＡＬ５に相当し、配線１１Ｔおよびビア配線ＶＷＴの長さを調整することにより、図２０に示すインダクタＡＬ５の値を調整できる。
また、配線基板１０は、配線層ＷＬ４に形成された導体パターンＭＰＧ１、および配線層ＷＬ１に形成された導体パターンＭＰＧ２を備えている。導体パターンＭＰＧ１およびＭＰＧ２には、それぞれ接地電位が供給され、導体パターンＭＰＧ１およびＭＰＧ２は、ビア配線ＶＷＧを介して電気的に接続されている。
また、図１９に示すように、接地電位が供給される導体パターンＭＰＧ２には、複数のビア配線ＶＷＧが接続されている。ビア配線ＶＷＲの両隣、およびビア配線ＶＷＴの両隣には、それぞれビア配線ＶＷＧが配置されている。言い換えれば、ビア配線ＶＷＲは複数のビア配線ＶＷＧの間に配置されている。また、ビア配線ＶＷＴは複数のビア配線ＶＷＧの間に配置されている。このように、信号伝送経路であるビア配線ＶＷＲおよびビア配線ＶＷＴの両隣に接地電位が供給されるビア配線ＶＷＧを配置することにより、ビア配線ＶＷＲおよびビア配線ＶＷＴの信号伝送経路が、他の回路から受ける電磁的な影響を低減できる。
また、配線１１Ｒは、抵抗部品４０の一方の電極である電極４０Ｅ４に接続されている。詳しくは、配線１１Ｒは、ビア配線ＶＷＲに接続されるビアランド部１１ＶＰと抵抗部品４０の電極４０Ｅ４が接続される抵抗接続部１１ＢＰとを有している。抵抗接続部１１ＢＰは、基板端子１１１Ｒとビアランド部１１ＶＰの間にある。基板端子１１１Ｒとビアランド部１１ＶＰの間にはＸ方向に沿って延びる延在部１１Ｌ７があり、抵抗接続部１１ＢＰは延在部１１Ｌ７の途中にある。電極４０Ｅ４は、半田ＳＤを介して抵抗接続部１１ＢＰに接合され、かつ、電気的に接続されている。平面視において、抵抗接続部１１ＢＰは、基板端子１１１Ｒとビア配線ＶＷＲ（ビアランド部１１ＶＰ）との間にある。また、抵抗部品４０の他方の電極である電極４０Ｅ３は、導体パターンＭＰＧ２に接続されている。
電子装置ＥＤＶ８の場合、図２０に示すノイズフィルタＮＦ５を構成するインダクタＡＬ５、キャパシタＡＣ５、および抵抗ＡＲ５のうち、インダクタＡＬ５とキャパシタＡＣ５は配線基板１０の導体パターンにより形成されている。したがって、インダクタＡＬ５やキャパシタＡＣ５が他の電子部品と電磁的に干渉することを抑制できる。また、電子装置ＥＤＶ８の場合、抵抗ＡＲ５は、チップ部品を利用している。しかし、バンドパスフィルタの一部を構成する抵抗ＡＲ５の抵抗値は、例えば数十Ω以上であり、流れる電流が小さい。このため、ローパスフィルタに組み込まれる場合と比較して、抵抗ＡＲ５にチップ部品を用いても電磁的な影響は小さい。また、大きな抵抗の抵抗素子を導体パターンで形成する場合、導体パターンの延在距離を長くする必要があるので、配線基板１０の平面積が大きくなる場合がある。したがって、電子装置ＥＤＶ８の場合には、抵抗ＡＲ５としてチップ部品を利用することにより、配線基板１０の平面積を低減させている。
次に、ハイパスフィルタを備えた電子装置の構成例について説明する。図２２は、送信回路と受信回路の間にハイパスフィルタを接続した電子装置の構成例を示す拡大平面図である。図２３は、図２２に示す電子装置の等価回路図である。図２４は、図２２に示すＡ−Ａ線に沿った拡大断面図である。図２２は平面図であるが、導体パターンＭＰｒと導体パターンＭＰｔとが互いに対向する領域ＯＷＲにハッチングを付している。また、図２４では、別の断面に存在し、導体パターンＭＰＧ１と導体パターンＭＰＧ２とを電気的に接続するビア配線ＶＷＧを二点鎖線で示している。
図２２〜図２４に示す電子装置ＥＤＶ９のうち、半導体装置１００や半導体装置２００など、図１９〜図２１を用いて説明した電子装置ＥＤＶ８と共通する部分については、重複する説明を省略する。
ハイパスフィルタの場合も、図２３に示すように、キャパシタＡＣ６が、伝送経路中に直列で接続されている点で、図２などに示すローパスフィルタと相違する。キャパシタＡＣ６の一方の電極（図２４に示す導体パターンＭＰｔ）は、送信回路２０２に接続されている。また、キャパシタＡＣ６の他方の電極（図２４に示す導体パターンＭＰｒ）は、受信回路１０２に接続されている。
また、電子装置ＥＤＶ９は、ハイパスフィルタであるノイズフィルタＮＦ６の一部分が、配線基板１０（図２２参照）の導体パターンにより形成されている。詳しくは、図２３に示すノイズフィルタＮＦ６を構成するインダクタＡＬ６、キャパシタＡＣ６、および抵抗ＡＲ６のうち、インダクタＡＬ６とキャパシタＡＣ６は配線基板１０の導体パターンにより形成されている。一方、抵抗ＡＲ６に関しては、チップ部品（チップ抵抗）である抵抗部品４０の抵抗値が抵抗ＡＲ６の大部分を担っている。
図２２に示すように、半導体装置１００は、通信信号が入力される端子（リード）１０１Ｒを備え、半導体装置２００は、通信信号が出力される端子（リード）２０１Ｔを備えている。また、抵抗部品４０は、互いに反対側に位置する電極４０Ｅ５および４０Ｅ６を備えている。半導体装置１００、２００、および抵抗部品４０のそれぞれは配線基板１０の上面１０ｔ上に搭載されている。
また、配線基板１０は、半導体装置１００の端子１０１Ｒが接続される基板端子１１１Ｒ、および半導体装置２００の端子２０１Ｔが接続される基板端子２１１Ｔを備えている。また、電子装置ＥＤＶ９の配線基板１０は、抵抗部品４０の電極４０Ｅ５が接続される基板端子１３Ｒ１と、抵抗部品４０の電極４０Ｅ６が接続されている基板端子１３Ｒ２と、を備えている。また、配線基板１０は、基板端子１１１Ｒと電気的に接続される配線１１Ｒと、基板端子２１１Ｔと電気的に接続される配線１１Ｔ２を備えている。また、電子装置ＥＤＶ９の配線基板１０は、基板端子１３Ｒ１に接続される配線１１Ｔ１と、配線１１Ｒに接続される配線１１Ｌを備えている。基板端子１１１Ｒ、２１１Ｔ、１３Ｒ１、１３Ｒ２、および配線１１Ｒ、１１Ｔ１、１１Ｔ２、１１Ｌのそれぞれは、配線基板１０の配線層ＷＬ１（図２４参照）に形成されている。
また、配線基板１０は、配線層ＷＬ１とは異なる配線層ＷＬ２（図２４参照）に形成され、ビア配線ＶＷＲを介して配線１１Ｒと電気的に接続される導体パターンＭＰｒと、配線層ＷＬ１、ＷＬ２とは異なる配線層ＷＬ３に形成され、ビア配線ＶＷＴを介して配線１１Ｔ１と電気的に接続される導体パターンＭＰｔと、を備えている。導体パターンＭＰｒと導体パターンＭＰｔとは絶縁層１４Ｃ（図２４参照）を介して互いに対向している。また、導体パターンＭＰｒと導体パターンＭＰｔが互いに対向する領域ＯＷＲの面積は、配線１１Ｒの面積より大きい。また、領域ＯＷＲの面積は配線１１Ｔ１の面積よりも大きい。この導体パターンＭＰｒおよび導体パターンＭＰｔが絶縁層１４Ｃを介して互いに対向している部分が、図２３に示すキャパシタＡＣ６を構成している。このため、平面視において、領域ＯＷＲは、ビア配線ＶＷＲとビア配線ＶＷＴの間にある。
また、配線１１Ｒに接続される配線１１Ｌおよび配線１１Ｌに接続されるビア配線ＶＷＬＧが、図２３に示すインダクタＡＬ６に相当する。配線１１Ｒは、Ｘ方向に沿って延びる延在部１１Ｌ９と、ビア配線ＶＷＲに接続されるビアランド部１１ＶＰと、を有している。平面視において、配線１１Ｌは、基板端子１１１Ｒと、配線１１Ｒのビアランド部１１ＶＰの間に接続され、かつ、延在部１１Ｌ９より長い延在部１１Ｌ１０を有している。また、ビア配線ＶＷＬＧは、図２４に示すビア配線ＶＷＧと同様に、配線基板１０を厚さ方向に貫通する層間導電路であって、配線層ＷＬ４において、接地電位が供給される導体パターンＭＰＧ１と電気的に接続されている。ノイズフィルタＮＦ６（図２３参照）の場合、図２２に示す配線１１Ｌの延在部１１Ｌ１０の長さを調整することにより、図２３に示すインダクタＡＬ６の値を調整できる。
また、配線基板１０は、配線層ＷＬ４に形成された導体パターンＭＰＧ１、および配線層ＷＬ１に形成された導体パターンＭＰＧ２を備えている。導体パターンＭＰＧ１およびＭＰＧ２には、それぞれ接地電位が供給され、導体パターンＭＰＧ１およびＭＰＧ２は、ビア配線ＶＷＧを介して電気的に接続されている。
また、図２２に示すように、接地電位が供給される導体パターンＭＰＧ２には、複数のビア配線ＶＷＧが接続されている。ビア配線ＶＷＲの両隣、およびビア配線ＶＷＴの両隣には、それぞれビア配線ＶＷＧが配置されている。言い換えれば、ビア配線ＶＷＲは複数のビア配線ＶＷＧの間に配置されている。また、ビア配線ＶＷＴは複数のビア配線ＶＷＧの間に配置されている。このように、信号伝送経路であるビア配線ＶＷＲおよびビア配線ＶＷＴの両隣に接地電位が供給されるビア配線ＶＷＧを配置することにより、ビア配線ＶＷＲおよびビア配線ＶＷＴの信号伝送経路が、他の回路から受ける電磁的な影響を低減できる。
また、図２３に示すハイパスフィルタを構成する抵抗ＡＲ６は、例えば、数十Ω以上抵抗値が必要である。このため、配線基板１０の平面積を低減する観点から、電子装置ＥＤＶ９では、抵抗ＡＲ６として、チップ部品である抵抗部品４０を利用している。
抵抗部品４０は、電極４０Ｅ５が基板端子１３Ｒ１に、電極４０Ｅ６が基板端子１３Ｒ２に、それぞれ半田ＳＤ（図２４参照）を介して搭載されている。配線基板１０の基板端子１３Ｒ１は、配線１１Ｔ１を介してビア配線ＶＷＴに電気的に接続されている。配線１１Ｔ１は、ビア配線ＶＷＴに接続されるビアランド部１１ＶＰ、およびビアランド部１１ＶＰと基板端子１３Ｒ１の間にある延在部１１Ｌ１１を有している。また、配線基板１０の基板端子１３Ｒ２は、配線１１Ｔ２を介して基板端子２１１Ｔと電気的に接続されている。
本実施の形態では、ローパスフィルタの変形例として、バンドパスフィルタおよびハイパスフィルタの一部分が配線基板の導体パターンにより形成された実施態様について、それぞれ一例ずつを例示して説明した。しかし、図１９に示す電子装置ＥＤＶ８や図２２に示す電子装置ＥＤＶ９には種々の変形例がある。
例えば、図２１や図２４では、導体パターンＭＰｒが配線層ＷＬ２に形成され、導体パターンＭＰｔが配線層ＷＬ３に形成された例について説明した。しかし、導体パターンＭＰｒと導体パターンＭＰｔとが絶縁層を介して互いに対向している構造であれば、これらが形成されている配線層は限定されない。例えば、導体パターンＭＰｔが配線層ＷＬ２に形成され、導体パターンＭＰｒが配線層ＷＬ３に形成されていても良い。
また、例えば、本実施の形態では、図２０または図２３に示すように送信回路２０２と受信回路１０２の両方を備える電子装置ＥＤＶ８、ＥＤＶ９について説明したが、これらの送受信回路のうちの一方を備えた電子装置であっても良い。この場合、送信回路２０２を備える半導体装置２００および受信回路１０２を備える半導体装置１００のうち、いずれか一方が、例えば図１４に示すコネクタ８０のような中継部品（電子部品）になっていれば良い。中継部品は、送信回路２０２から出力される信号、あるいは、受信回路１０２に入力される信号を外部機器との間で受信または送信する機能を備えている。
さらに、上記実施の形態１〜３で説明した複数の変形例を組み合わせて適用しても良い。
＜他の変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
例えば、上記実施の形態１〜４では、キャパシタを構成する導体パターンの構造例として、例えば図３に示すように、一枚の導体パターンＭＰｃと一枚の導体パターンＭＰｇが絶縁層１４Ｃを介して互いに対向している構造について説明した。この場合、図３に示すように、配線層ＷＬ１とは異なる配線層ＷＬ２および配線層ＷＬ３によりキャパシタを構成できるので、配線基板１０の配線層数を低減することができる。
しかし、配線基板１０の配線層数は、４層以上であっても良い。例えば、図２５に示す電子装置ＥＤＶ１０が有する配線基板１０Ａの場合、配線層ＷＬ１〜配線層ＷＬ７なでの、７層の配線層を備えている。図２５は、図１〜図２４を用いて説明したキャパシタの変形例を示す拡大断面図である。以下電子装置ＥＤＶ１０を一例として、配線層数が多い場合の変形例について説明する。
電子装置ＥＤＶ１０の場合、配線層数が多いので、多数の配線層にキャパシタを構成する導体パターンＭＰ１、ＭＰ２を配置することができる。電子装置ＥＤＶ１０の場合、キャパシタを構成する導体パターンＭＰ１および導体パターンＭＰ２が複数枚ずつ積層されている点で上記実施の形態１〜３で説明した電子装置ＥＤＶ１〜ＥＤＶ９と相違する。詳しくは配線基板１０Ａの構造は、以下のように表現できる。
配線基板１０Ａは、ビア配線ＶＷ１を介して配線１１Ｗ１に接続され、互いに異なる配線層に形成された複数の導体パターンＭＰ１を備えている。また、配線基板１０Ａは、ビア配線ＶＷ２を介して配線１１Ｗ２または導体パターンＭＰＧに接続され、互いに異なる配線層に形成された複数の導体パターンＭＰ２を備えている。複数の導体パターンＭＰ１と複数の導体パターンＭＰ２のそれぞれは、互いに異なる配線層に形成されている。また、複数の導体パターンＭＰ１のそれぞれは、絶縁層１４を介して複数の導体パターンＭＰ２のうちのいずれかと対向している。
複数の導体パターンＭＰ１のそれぞれは、ビア配線ＶＷ１を介して互いに電気的に接続されている。また、複数の導体パターンＭＰ２のそれぞれは、ビア配線ＶＷ２を介して互いに電気的に接続されている。このように、複数の導体パターンＭＰ１と複数の導体パターンＭＰ２が積層された構造になっている場合、各導体パターンＭＰ１、ＭＰ２の面積は小さくてもキャパシタの容量値を大きくすることができる。このため、電子装置ＥＤＶ１０のように積層構造のキャパシタを備えている場合には、導体パターンＭＰ１と導体パターンＭＰ２が一枚ずつである場合と比較して、平面視において、キャパシタの占める面積を低減できる。この結果、配線基板１０Ａの平面積を低減できる。
なお、電子装置ＥＤＶ１０が備えるキャパシタは、上記実施の形態で説明した電子装置ＥＤＶ１〜ＥＤＶ９が備えるキャパシタに置き換えて適用できる。したがって、導体パターンＭＰ１は、上記実施の形態で説明した導体パターンＭＰｃまたはＭＰｒに対応している。また、導体パターンＭＰ２は、上記実施の形態で説明した導体パターンＭＰｇまたはＭＰｔに対応している。また、ビア配線ＶＷ１は、上記実施の形態で説明したビア配線ＶＷＡ、ＶＷＰ、ＶＷＤ１、またはＶＷＲに対応している。また、ビア配線ＶＷ２は、上記実施の形態で説明したビア配線ＶＷＧまたはＶＷＴに対応している。
また、上記実施の形態１〜３では、導体パターンＭＰｃが接続される配線１１の大部分が平面視において導体パターンＭＰｃと重畳している実施態様について説明した。しかし、図１９に示す例のように、導体パターンＭＰｒと接続される配線１１の大部分が平面視において導体パターンＭＰｃと重畳していなくても良い。
また、上記実施の形態では、例えば図３に示すように、複数の基板端子１２、１３と配線１１とが、それぞれ配線層ＷＬ１に形成されている例について説明した。ただし、配線１１が基板端子よりも下層（下面１０ｂ側の配線層）に形成されていても良い。
また、上記実施の形態では、一つのノイズフィルタの構造について説明した。しかし、図８を用いて説明した電子装置ＥＤＶ４のように複数の伝送経路のそれぞれにノイズフィルタが接続されていても良い。また、例えば、マルチチャンネルで動作する複数の回路（例えば増幅回路）がある場合、複数の回路の伝送経路のそれぞれにノイズフィルタを接続しても良い。この場合、レイアウトによっては、複数の導体パターンＭＰｃが複数の配線層に形成されていても良い。
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
また、上記実施の形態で説明した電子装置について技術的思想を抽出すれば、下記のように表現することができる。
〔付記１〕
第１信号が入力される第１端子を備える電子部品と、
前記電子部品が搭載されている配線基板と、
前記配線基板に搭載され、互いに反対側に位置する二つの電極を備える抵抗部品と、を有し、
前記配線基板は、
前記第１端子が接続される第１基板端子と、
第２基板端子と、
第１配線層に形成され、前記第１基板端子に電気的に接続される第１配線と、
前記第１配線層に形成され、前記第２基板端子に電気的に接続される第２配線と、
前記第１配線層とは異なる第２配線層に形成され、第１ビア配線を介して前記第１配線と電気的に接続されている第１導体パターンと、
前記第１配線層および前記第２配線層とは異なる第３配線層に形成され、第２ビア配線を介して前記第２配線と電気的に接続される第２導体パターンと、を備え、
前記第１導体パターンと前記第２導体パターンとは絶縁層を介して互いに対向し、
前記第１導体パターンと前記第２導体パターンが互いに対向する第１領域の面積は、前記第１配線の面積より大きく、
前記第１配線は、前記第１ビア配線に接続される第１ビアランド部と、前記抵抗部品の前記二つの電極のうちの一方が接続される抵抗接続部と、を有し、
平面視において、前記抵抗接続部は前記第１基板端子と前記第１ビア配線との間にあり、かつ、前記第１領域は、前記第１ビア配線と前記第２ビア配線の間にある、電子装置。
〔付記２〕
第１信号が入力される第１端子を備える電子部品と、
前記電子部品が搭載されている配線基板と、
前記配線基板に搭載され、互いに反対側に位置する第１電極および第２電極を備える抵抗部品と、を有し、
前記配線基板は、
前記第１端子が接続される第１基板端子と、
前記抵抗部品の第１電極が接続される第２基板端子と、
前記抵抗部品の第２電極が接続される第３基板端子と、
第１配線層に形成され、前記第１基板端子に電気的に接続される第１配線と、
前記第１配線層に形成され、前記第２基板端子に電気的に接続される第２配線と、
前記第１配線層に形成され、前記第１配線に接続される第３配線と、
前記第１配線層とは異なる第２配線層に形成され、第１ビア配線を介して前記第１配線と電気的に接続されている第１導体パターンと、
前記第１配線層および前記第２配線層とは異なる第３配線層に形成され、第２ビア配線を介して前記第２配線と電気的に接続される第２導体パターンと、を備え、
前記第１導体パターンと前記第２導体パターンとは絶縁層を介して互いに対向し、
前記第１導体パターンと前記第２導体パターンが互いに対向する第１領域の面積は、前記第１配線の面積より大きく、
前記第１配線は、第１方向に沿って延びる第１延在部と、前記第１ビア配線に接続される第１ビアランド部と、を有し、
平面視において、前記第３配線は、前記第１基板端子と、前記第１ビアランド部の間に接続され、かつ、前記第１延在部より長い第２延在部を有し、
平面視において、前記第２ビア配線は前記第１領域と前記２基板端子の間にあり、かつ、前記第１領域は前記第１ビア配線と前記第２ビア配線の間にある、電子装置。
１０，１０Ａ 配線基板
１０ｂ 下面（面、主面、裏面）
１０ｔ 上面（面、主面、表面）
１１，１１Ａ，１１Ｂ，１１Ｄ，１１Ｇ，１１Ｌ，１１Ｐ，１１Ｒ，１１Ｔ，１１Ｔ１，１１Ｔ２，１１Ｗ１，１１Ｗ２ 配線
１１ＢＰ 抵抗接続部
１１Ｌ１，１１Ｌ２，１１Ｌ３，１１Ｌ４，１１Ｌ５，１１Ｌ６，１１Ｌ７，１１Ｌ８，１１Ｌ９，１１Ｌ１０，１１Ｌ１１ 延在部
１１ＶＰ，１１ＶＰ１，１１ＶＰ２，ＶＰ３ ビアランド部
１２，１２Ａ，１２Ｂ，１２Ｎ，１２Ｐ，１２Ｔ，１３，１３Ａ，１３Ｈ，１３Ｌ，１３Ｒ１，１３Ｒ２，１５，１５Ｔ，１６，１６Ｐ，１７，１７Ｄ，１７Ｇ，１８，１８Ｄ，１８Ｇ，１９，１９Ｄ，１９Ｇ，１１１Ｒ，２１１Ｔ 基板端子（ボンディングリード、ボンディングフィンガ、パッド、ランド）
１４，１４Ａ，１４Ｂ，１４Ｃ 絶縁層
２０，５０，６０，７０，１００，２００ 半導体装置（半導体部品、電子部品）
２１ 半導体チップ
２２，２２Ａ，２２Ｂ，２２Ｎ，２２Ｐ，２２Ｔ，５１Ｔ，６１，６１Ｐ，７１，７１Ｄ，７１Ｇ，８１，８１Ｄ，８１Ｇ，１０１Ｒ，２０１Ｔ 端子（リード）
３０ センサ（電子部品）
３０Ｅ１，３０Ｅ２ 電極
４０ 抵抗部品（電子部品）
４０Ｅ１，４０Ｅ２，４０Ｅ３，４０Ｅ４，４０Ｅ５，４０Ｅ６ 電極
７２ 回路
８０ コネクタ（電子部品）
９０ コンデンサ（コンデンサ部品、チップコンデンサ）
９１，９１Ｄ，９１Ｇ 電極
９２ 本体部
９３ 絶縁層（誘電体層）
９４ 導体板
１０２ 受信回路
２０２ 送信回路
ＡＣ１，ＡＣ２，ＡＣ３，ＡＣ４，ＡＣ５，ＡＣ６ キャパシタ
ＡＤＣ１ ＡＤ変換回路（アナログデジタル変換回路、ＡＤコンバータ）
ＡＬ１，ＡＬ２，ＡＬ３，ＡＬ４，ＡＬ５，ＡＬ６ インダクタ
ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４，ＡＲ５，ＡＲ６ 抵抗
ＥＤＶ１，ＥＤＶ２，ＥＤＶ３，ＥＤＶ４，ＥＤＶ５，ＥＤＶ６，ＥＤＶ７，ＥＤＶ８，ＥＤＶ９，ＥＤＶ１０ 電子装置
ＩＮＶ インバータ（電力変換回路）
ＬＥ１ 長さ
ＭＰ１，ＭＰ２，ＭＰｃ，ＭＰｃ１，ＭＰｃ２，ＭＰｇ，ＭＰＧ，ＭＰＧ１，ＭＰＧ２，ＭＰｒ，ＭＰｔ 導体パターン
ＭＰｈ 開口部（貫通孔）
ＭＰｓ１，ＭＰｓ２ 長辺（辺）
ＭＰｓ３，ＭＰｓ４，ＭＰｓ５ 短辺（辺）
ＭＰｓ６ 辺
ＭＷＤ２ ビア配線
ＮＦ１，ＮＦ２，ＮＦ３，ＮＦ４ ノイズフィルタ（ローパスフィルタ）
ＮＦ５ ノイズフィルタ（バンドパスフィルタ）
ＮＦ６ ノイズフィルタ（ハイパスフィルタ）
ＯＰ１ 増幅回路（オペアンプ）
ＯＷＲ 領域
ＰＳ 外部電源
Ｒ１，Ｒ２ 抵抗素子
ＳＤ 半田
ＶＷ，ＶＷ１，ＶＷ２，ＶＷＡ，ＶＷＢ，ＶＷＤ，ＶＷＤ１，ＶＷＤ２，ＶＷＧ，ＶＷＨ，ＶＷＬ，ＶＷＬＧ，ＶＷＰ，ＶＷＲ，ＶＷＴ ビア配線（層間導電路）
Ｗ１，Ｗ２ 幅
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７ 配線層

Claims (5)

  1. 第１電位が出力される第１端子、前記第１電位とは異なる第２電位が出力される第２端子、を備える電子部品と、
    前記第１電位および前記第２電位が入力される半導体部品と、
    前記第１端子と電気的に接続される第１電極、および前記第２端子と電気的に接続される第２電極を備える第１コンデンサ部品と、
    前記電子部品、前記半導体部品、および前記第１コンデンサ部品が搭載されている配線基板と、を有し、
    前記配線基板は、
    前記第１端子が接続される第１基板端子と、
    第１配線層に形成され、前記第１基板端子に電気的に接続される第１配線と、
    前記第１配線層とは異なる第２配線層に形成され、第１ビア配線を介して前記第１配線と電気的に接続されている第１導体パターンと、
    前記第１配線層および前記第２配線層とは異なる第３配線層に形成され、第１固定電位が供給される第２導体パターンと、
    を備え、
    前記第１導体パターンと前記第２導体パターンとは絶縁層を介して互いに対向し、
    前記第１導体パターンと前記第２導体パターンが互いに対向する領域の面積は、前記第１配線の面積より大きく、
    前記第１配線は第１方向に沿って延びる第１延在部と、前記第１ビア配線に接続される第１ビアランド部と、を有し、
    前記第１延在部は、平面視において、前記第１ビアランド部と前記第１基板端子との間にあり、かつ、前記第１ビアランド部は、前記第１コンデンサ部品の前記第１電極と前記第１配線の前記第１延在部との間にある、電子装置。
  2. 請求項１において、
    前記配線基板は、上面と、前記上面とは反対側の下面と、を有し、
    前記電子部品および前記半導体部品のそれぞれは、前記配線基板の前記上面に搭載されており、
    前記第１コンデンサ部品は、前記配線基板の前記下面に搭載されており、
    前記第１基板端子は、前記第１配線層に形成され、かつ、前記第１端子と電気的に接続されており、
    前記第１配線層は、断面視において、前記下面よりも前記上面の近くに位置しており、
    前記第２配線層は、断面視において、前記第1配線層と前記下面との間に位置している、電子装置。
  3. 請求項１において、
    前記第1配線は、前記第1電位が前記第1配線を介して前記電子部品から前記半導体部品に供給されるように、前記半導体部品と前記電子部品を電気的に接続している、電子装置。
  4. 請求項２および３の何れか１項において、
    前記半導体部品と前記第１ビアランド部の離間距離は、前記第１延在部の延在距離より短い、電子装置。
  5. 請求項２および３の何れか１項において、
    前記第１基板端子と前記第１ビアランド部の離間距離は、前記半導体部品と前記第１ビアランド部の離間距離より長い、電子装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10314169B2 (en) * 2015-08-21 2019-06-04 Renesas Electronics Corporation Electronic device
KR102380823B1 (ko) * 2017-08-16 2022-04-01 삼성전자주식회사 발열체를 포함하는 칩 구조체
JP6768730B2 (ja) * 2018-03-30 2020-10-14 株式会社東芝 電子機器
US10862232B2 (en) * 2018-08-02 2020-12-08 Dell Products L.P. Circuit board pad connector system
US10756707B1 (en) 2019-05-22 2020-08-25 International Business Machines Corporation Area-efficient dynamic capacitor circuit for noise reduction in VLSI circuits
JPWO2022239698A1 (ja) * 2021-05-11 2022-11-17
KR20240020474A (ko) * 2022-08-08 2024-02-15 삼성전자주식회사 옵션 회로부를 구비한 인쇄회로기판

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005027041A (ja) * 2003-07-02 2005-01-27 Renesas Technology Corp 固体撮像装置
JP2005183790A (ja) 2003-12-22 2005-07-07 Denso Corp プリント配線基板
WO2005091367A1 (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp. 電子回路、半導体装置及び実装基板
JP2005294528A (ja) 2004-03-31 2005-10-20 Seiko Epson Corp 回路基板及び該回路基板におけるノイズの低減方法
JP2009021747A (ja) 2007-07-11 2009-01-29 Oki Electric Ind Co Ltd バンドパス・フィルタ
US8569892B2 (en) * 2008-10-10 2013-10-29 Nec Corporation Semiconductor device and manufacturing method thereof
WO2010137083A1 (ja) * 2009-05-28 2010-12-02 三洋電機株式会社 配線基板、フィルタデバイスおよび携帯機器
US9313877B2 (en) * 2009-11-10 2016-04-12 Nec Corporation Electronic device and noise suppression method
JP6249648B2 (ja) * 2013-06-28 2017-12-20 キヤノン株式会社 プリント回路板及び電子機器
JP5756958B2 (ja) * 2013-10-21 2015-07-29 株式会社野田スクリーン 多層回路基板
JP6207422B2 (ja) 2014-02-19 2017-10-04 ルネサスエレクトロニクス株式会社 電子装置

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