JPWO2012114400A1 - 集積回路 - Google Patents

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高志 森本
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Abstract

集積回路は、基板、電極、二つの拡散領域、及び、ヒータ抵抗を備えている。基板は、実質的に平行な第１表面と第２表面とを含む。電極は、その基板の第１表面に積層されている。拡散領域はその電極の周辺に形成され、その電極と共に一つのトランジスタを構成する。ヒータ抵抗は、その基板の第２表面のうち、上記の電極の裏側に位置する領域に設置されている。ヒータ抵抗は通電によって発熱する。

Description

本発明は半導体集積回路の動作速度の制御技術に関し、特にトランジスタの動作速度を向上させる技術に関する。
半導体集積回路の動作速度を高くするための方法には、回路の実装の仕方を工夫する、アーキテクチャを変更する等、様々なものがある。いずれの方法でも、最も基本的な部分は、トランジスタの動作速度を向上させることである。それにより、どのような回路も高速化させることができる。
トランジスタの動作速度を向上させるための方法としては、トランジスタの電源電圧を上昇させるもの、又はトランジスタの閾値電圧を低下させるものが知られている。例えば非特許文献１には、ＣＭＯＳ集積回路から出力される信号の立ち上がり時間と立ち下がり時間とのそれぞれを表す式が記載されている。それらの式から明らかなとおり、電源電圧が高いほど、又は閾値電圧が低いほど、トランジスタの動作は高速になる。
トランジスタの電源電圧を調節することでその動作速度を制御する方法としては、例えば特許文献１に開示されたものが知られている。その方法では、複数のフリップフロップによって区切られている組み合わせ回路ごとに電源電圧が調節される。特にクリティカルパスを含む組み合わせ回路では、全ての論理素子の電源電圧が高く維持される。それにより、その組み合わせ回路の動作が高速化される。ここで、「クリティカル・パス」とは、回路の中で、信号の伝搬に最も時間を要する配線経路、又は、規定時間内に信号を確実に伝搬させなければならない重要な配線経路をいう。特許文献１に記載の方法では、各組み合わせ回路に個別の電源系統が設置されるので、電源系統の総数は多い。しかし、組み合わせ回路ごとに電源電圧を調節することができるので、回路の論理段数が小さく、かつ速度の制約が緩い組み合わせ回路では電源電圧を低く維持することができる。その結果、クリティカル・パスを含む組み合わせ回路の動作速度が高く維持されると共に、回路全体での消費電力が低く抑えられる。
その他に、ＤＶＦＳ（Dynamic Voltage and Frequency Scaling）又はＡＶＳ（Adaptive Voltage Scaling）と呼ばれる技術が知られている。この技術では、回路の電源電圧が動作周波数の変動に合わせて動的に調節される。具体的には、回路の動作が低速でもよいときには、動作周波数が通常の値に維持されるのに合わせて、電源電圧も通常の値に維持される。一方、回路の高速動作が必要なときには、動作周波数が通常の値よりも高く設定されるのに合わせて、電源電圧が通常の値よりも高く調節される。こうして、この技術は動作速度の向上と消費電力の削減とを両立させている。
トランジスタの閾値電圧を調節することでその動作速度を制御する方法としては、例えば特許文献２に開示されたものが知られている。その方法は、トランジスタを加熱してそのトランジスタの閾値電圧を調節する。具体的には、差動増幅器等のアナログ回路の周辺にヒータが設置され、環境温度に合わせてそのヒータの発熱量が調節される。ここで、トランジスタの温度が高いほど、そのトランジスタの閾値電圧は低い。環境温度が低下したとき、ヒータがアナログ回路を加熱して、そのアナログ回路に含まれるトランジスタの温度の低下を防ぐ。それにより、そのトランジスタの閾値電圧が低く維持されて、その動作速度が高く維持される。こうして、低温下でもアナログ回路は安定に動作する。トランジスタの閾値電圧を調節することでその動作速度を制御する他の方法としては、トランジスタのバイアス電圧を変化させるものも知られている。
更に、高速の動作が要求されるトランジスタの閾値電圧を低く設計する技術が知られている。例えば特許文献３に開示された半導体集積回路のレイアウト設計方法では、閾値電圧の高いトランジスタ（Ｈｖｔセル）から構成されるライブラリ（Ｈｖｔセル・ライブラリ）と、閾値電圧の低いトランジスタ（Ｌｖｔセル）から構成されるライブラリ（Ｌｖｔセル・ライブラリ）とが併用される。具体的には、まず、Ｌｖｔセル・ライブラリのみを利用したネットリスト、又は、その一部がＨｖｔセル・ライブラリに強制的に入れ換えられたネットリストが作成される。次に、そのネットリストに基づいてレイアウト・データが作成される。続いて、そのデータの表すレイアウトに含まれる全ての配線経路について遅延時間が計算される。その計算の結果、タイミング・エラーが検出されれば、セルのリサイズ、バッファの挿入、又はセルの入れ換えが行われ、その後、各配線経路の遅延時間が再び計算される。それらの操作は、タイミング・エラーが検出されなくなるまで繰り返される。その結果、クリティカル・パス上のトランジスタはＬｖｔセルで構成され、それ以外のトランジスタはＨｖｔセルで構成される。すなわち、高速で動作すべきトランジスタは、消費電力が高くても閾値電圧が低く、低速で動作してもよいトランジスタは、閾値電圧が高くても消費電力が低い。こうして、回路全体の消費電力が低く維持されたまま、クリティカル・パス上のトランジスタが高速になる。
特開平７−２４９０６７号公報 特開２００１−３４５４２０号公報 特開２００６−１４６６０１号公報
岩田穆著、「ＣＭＯＳ集積回路の基礎」、科学技術出版
近年の集積回路では、省電力化の要請から、電源電圧が低く抑えられている。特に回路素子及び配線の更なる微細化に伴い、スタティック（静的）な消費電力、すなわち、リーク電流による消費電力が大きくなっている。リーク電流は電源電圧に比例して増えるので、電源電圧を大きく上昇させることは好ましくない。また、ダイナミック（動的）な消費電力、すなわち、トランジスタのスイッチングに必要な電力は、電源電圧の二乗に比例する。従って、消費電力を低く維持したまま、トランジスタの動作速度を制御するには、電源電圧だけではなく、トランジスタの閾値電圧を動的に調節する技術が必要である。
しかし、特許文献３に記載の方法では、個々のトランジスタの閾値電圧が設計段階で決まってしまうので、トランジスタの閾値電圧を動的に調節することはできない。一方、特許文献２に記載の方法では、環境温度の低下に関わらず、アナログ回路全体の温度を一定に維持することは可能であっても、個々のトランジスタの温度を制御してその閾値電圧を動的に調節することまでは困難である。
本発明の目的は、上記の課題を解決することであって、特に、トランジスタの閾値電圧を動的に調節することで、消費電力を低く維持したまま、そのトランジスタの動作速度を更に確実に上げることができる集積回路を提供することにある。
本発明の一つの観点による集積回路は、基板、電極、二つの拡散領域、及びヒータ抵抗を備えている。基板は、実質的に平行な第１表面と第２表面とを含む。電極はその基板の第１表面に積層されている。二つの拡散領域は、その基板の中でその電極の周辺に形成され、その電極と共に一つのトランジスタを構成する。ヒータ抵抗は、その基板の第２表面のうち、上記の電極の裏側に位置する領域に設置されている。ヒータ抵抗は通電によって発熱する。
本発明の別の観点による集積回路は、第１基板、電極、二つの拡散領域、第２基板、及びヒータ抵抗を備えている。第１基板は、実質的に平行な第１表面と第２表面とを含む。電極は第１基板の第１表面に積層されている。二つの拡散領域は第１基板の中でその電極の周辺に形成され、その電極と共に一つのトランジスタを構成する。第２基板は第１基板の第２表面に貼り合わされている。ヒータ抵抗は、上記の電極の裏側に位置する第２表面内の領域に対向する第２基板内の領域に設置されている。ヒータ抵抗は通電によって発熱する。
本発明による上記の集積回路はいずれも、ヒータ抵抗を利用してトランジスタを加熱する。それにより、上記の集積回路はトランジスタの温度を個別に調節して、そのトランジスタの閾値電圧を動的に調節することができる。こうして、上記の集積回路は、消費電力を低く維持したまま、トランジスタの動作速度を更に確実に上げることができる。
本発明の実施形態１による集積回路に含まれるトランジスタとその周辺とのレイアウト図である。 図１に示されている線分II−IIに沿った断面図を示す。 典型的なＭＯＳトランジスタの閾値電圧とチャネル領域の温度との間の関係を示すグラフである。 （ａ）は、基板110にＴＳＶ121を形成する工程を示す断面図である。（ｂ）は、ゲート酸化膜103とゲート電極104とを基板110の第１表面111に積層する工程を示す断面図である。（ｃ）は、拡散領域の形成工程を示す断面図である。 （ａ）は、側壁105と層間絶縁膜201との形成工程を示す断面図である。（ｂ）は、層間絶縁膜201にコンタクトホール106、107、122を形成する工程を示す断面図である。（ｃ）は、多層配線108、109、123を形成する工程を示す断面図である。 （ａ）は、基板110の第２表面112を研磨する工程を示す断面図である。（ｂ）は、基板110の第２表面112に絶縁膜205を形成する工程を示す断面図である。（ｃ）は、基板110の第２表面112にヒータ抵抗120を形成する工程を示す断面図である。 本発明の実施形態１による集積回路700のブロック図である。 本発明の実施形態１による集積回路700が各コア回路の動作速度を制御する際のフローチャートである。 本発明の実施形態２による集積回路に含まれるトランジスタとその周辺とのレイアウト図である。 図９に示されている線分X−Xに沿った断面図を示す。 （ａ）は、基板110にＴＳＶ121を形成する工程を示す断面図である。（ｂ）は、基板110に遮熱部材130を形成する工程を示す断面図である。（ｃ）は、ゲート酸化膜103とゲート電極104とを基板110の第１表面111に積層する工程を示す断面図である。（ｄ）は、拡散領域の形成工程を示す断面図である。 （ａ）は、側壁105と層間絶縁膜201との形成工程を示す断面図である。（ｂ）は、層間絶縁膜201にコンタクトホール106、107、122を形成する工程を示す断面図である。（ｃ）は、多層配線108、109、123を形成する工程を示す断面図である。 （ａ）は、基板110の第２表面112を研磨する工程を示す断面図である。（ｂ）は、基板110の第２表面112に絶縁膜205を形成する工程を示す断面図である。（ｃ）は、基板110の第２表面112にヒータ抵抗120を形成する工程を示す断面図である。 本発明の実施形態３による集積回路900のブロック図である。 本発明の実施形態３による集積回路900が各コア回路の動作速度を制御する際のフローチャートである。 本発明の実施形態４による集積回路に含まれるトランジスタとその周辺との積層構造を示す断面図である。 （ａ）は、ゲート酸化膜103とゲート電極104とを第１基板1110の第１表面1111に積層する工程を示す断面図である。（ｂ）は、拡散領域の形成工程を示す断面図である。（ｃ）は、側壁105と層間絶縁膜201との形成工程を示す断面図である。 （ａ）は、層間絶縁膜201にコンタクトホール106、107、122を形成する工程を示す断面図である。（ｂ）は、多層配線108、109、123を形成する工程を示す断面図である。（ｃ）は、第１基板1110の第２表面1112を研磨する工程を示す断面図である。 （ａ）は、第２基板1120の第３表面1121にヒータ抵抗1130を形成する工程を示す断面図である。（ｂ）は、第２基板1120の第３表面1121に絶縁膜1210を形成する工程を示す断面図である。（ｃ）は、第２基板1120にＴＳＶ1131を形成する工程を示す断面図である。（ｄ）は、第２基板1120の第４表面1122に層間絶縁膜1220を形成する工程を示す断面図である。（ｅ）は、層間絶縁膜1220に第３コンタクトホール1132と第３配線1133とを形成する工程を示す断面図である。 本発明の実施形態５による集積回路に含まれるトランジスタとその周辺との積層構造を示す断面図である。 （ａ）は、第１基板1110に第１遮熱部材130を形成する工程を示す断面図である。（ｂ）は、ゲート酸化膜103とゲート電極104とを第１基板1110の第１表面1111に積層する工程を示す断面図である。（ｃ）は、拡散領域の形成工程を示す断面図である。（ｄ）は、側壁105と層間絶縁膜201との形成工程を示す断面図である。 （ａ）は、層間絶縁膜201にコンタクトホール106、107、122を形成する工程を示す断面図である。（ｂ）は、多層配線108、109、123を形成する工程を示す断面図である。（ｃ）は、第１基板1110の第２表面1112を研磨する工程を示す断面図である。 （ａ）は、第２基板1120の第３表面1121にヒータ抵抗1130を形成する工程を示す断面図である。（ｂ）は、第２基板1120の第３表面1121に絶縁膜1210を形成する工程を示す断面図である。（ｃ）は、第２基板1120に第２遮熱部材1140を形成する工程を示す断面図である。（ｄ）は、第２基板1120にＴＳＶ1131を形成する工程を示す断面図である。（ｅ）は、第２基板1120の第４表面1122に層間絶縁膜1220を形成する工程を示す断面図である。（ｆ）は、層間絶縁膜1220に第３コンタクトホール1132と第３配線1133とを形成する工程を示す断面図である。
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
《実施形態１》
＜トランジスタの構造＞
図１は、本発明の実施形態１による集積回路に含まれるトランジスタとその周辺とのレイアウト図である。図２は、図１に示されている線分II−IIに沿った断面図を示す。このトランジスタ100はＭＯＳ（Metal Oxide Semiconductor）トランジスタである。図１、２に示されている構造は、トランジスタ100が積層された基板110の表面領域の裏側にヒータ抵抗120が設置されている点に特徴がある。
図２を参照するに、基板110は、実質的に平行な第１表面111及び第２表面112（図２ではそれぞれ、上側の表面及び下側の表面）を含む。トランジスタ100はその第１表面111に積層されており、第１拡散領域101、第２拡散領域102、ゲート酸化膜103、ゲート電極104、側壁105、第１コンタクトホール106、第２コンタクトホール107、第１配線108、及び第２配線109を含む。基板110はシリコン（Ｓｉ）から成る。第１拡散領域101と第２拡散領域102とは、基板110の第１表面111に不純物イオンがドープされた領域であり、一方はドレインとして利用され、他方はソースとして利用される。トランジスタ100がＮ型である場合にはリン（Ｐ）等のドナー不純物がドープされ、Ｐ型である場合にはボロン（Ｂ）等のアクセプタ不純物がドープされる。図１に示されているように、各拡散領域101、102は矩形状に形成され、図２に示されているように、二つの拡散領域101、102の間には隙間が開けられている。その隙間はゲート酸化膜103で覆われている。ゲート酸化膜103は、酸化ケイ素（ＳｉＯ2）又は高誘電率（Ｈｉｇｈ−ｋ）材料から成る。ゲート電極104はゲート酸化膜103の上に形成され、ゲート酸化膜103によって各拡散領域101、102から電気的に分離されている。ゲート電極104はポリシリコン又は金属材料から成る。図１に示されているように、ゲート電極104は第１拡散領域101と第２拡散領域102との間に延びており、外部の電源に接続されている（図１、２には示されていない）。図２を参照するに、側壁105は、ゲート酸化膜103とゲート電極104との側面を覆い、特にゲート電極104を各拡散領域101、102から電気的に分離している。側壁105は窒化ケイ素（Ｓｉ3Ｎ4）から成る。第１拡散領域101、第２拡散領域102、ゲート酸化膜103、ゲート電極104、及び側壁105は、層間絶縁膜201、202、203、204で覆われている。層間絶縁膜201−204は、酸化ケイ素又は低誘電率（Ｌｏｗ−ｋ）材料から成る。第１コンタクトホール106は第１拡散領域101を露出させ、第２コンタクトホール107は第２拡散領域102を露出させている。第１コンタクトホール106を通して第１配線108が第１拡散領域101に接続され、第２コンタクトホール107を通して第２配線109が第２拡散領域102に接続されている。尚、図１では各配線108、109は破線で示されている。第１配線108と第２配線109とはアルミニウム又は銅から成り、一方はドレイン電極として利用され、他方はソース電極として利用される。
図２を更に参照するに、基板110の第２表面112は絶縁膜205で覆われている。絶縁膜205は酸化ケイ素から成る。ヒータ抵抗120は、第２表面112上の絶縁膜205のうち、トランジスタ100の裏側に位置する部分に積層されている。ヒータ抵抗120は、ポリシリコン、又はシート抵抗の高いノンドープ・シリコンから成る。図１に示されているように、ヒータ抵抗120は細長い矩形状であって、ゲート電極104に対して直交するように延びている。更に、ヒータ抵抗120は一つのトランジスタ100に二つずつ設置されている。図２に示されているように、ヒータ抵抗120の長手方向の各端部が面した基板110の部分にはシリコン貫通ビア（ＴＳＶ：Through Silicon Via）121が一つずつ形成されている。ＴＳＶ121の内部にはポリシリコンが充填されている。基板110の第１表面111ではＴＳＶ121の端部が第３コンタクトホール122を通して露出している。第３配線123は第３コンタクトホール122を通してＴＳＶ121に接続されている。第３配線123はアルミニウム又は銅から成る。尚、図１では第３配線123は破線で示されている。第３配線123を通してヒータ抵抗120に電流を流すとき、ヒータ抵抗120は第３配線123よりも抵抗値が大きいので、比較的大きなジュール熱が生じる。こうして、ヒータ抵抗120を利用してトランジスタ100、特にそのチャネル領域を加熱することができる。
ヒータ抵抗120は、トランジスタ100のうち、クリティカル・パスに属するものの裏側に設置されている。従って、それらのトランジスタを選択的に加熱して、他のトランジスタよりも温度を上昇させることができる。ここで、一般に、温度の高いトランジスタは、温度の低いトランジスタよりも閾値電圧が低い。図３は、典型的なＭＯＳトランジスタの閾値電圧とチャネル領域の温度との間の関係を示すグラフである。図３を参照するに、閾値電圧はチャネル領域の温度の上昇にほぼ比例して低下する。例えば、摂氏１００度での閾値電圧Vth2は摂氏０度での閾値電圧Vth1よりも低い（各閾値電圧Vth1、Vth2は１Ｖ−３Ｖ程度である）。この性質を利用して、クリティカル・パス上のトランジスタの温度を他のトランジスタの温度よりも上昇させる。それにより、全てのトランジスタで電源電圧が共通であっても、クリティカル・パス上のトランジスタを他のトランジスタよりも高速に動作させることができる。更に、高速動作が必要な期間にのみヒータ抵抗に電流を流すようにすれば、消費電力の増大を必要最小限に抑えることができる。このように、図１、２に示されている構造を利用すれば、トランジスタの閾値電圧を動的に調節することができる。尚、その具体的な調節方法の詳細については後述する。
＜トランジスタの積層工程＞
図１、２に示されている構造の積層工程を図４−６に示す。本発明の実施形態１による集積回路に含まれるトランジスタはいずれも、同様な工程で積層される。
図４の（ａ）は、基板110にＴＳＶ121を形成する工程を示す断面図である。まず、基板110の第１表面111をフォトレジスト401で覆い、ＴＳＶ121のパターンに感光させる。それにより、ＴＳＶ121を形成すべき領域を覆うフォトレジストの部分が除去されて穴402が生じる。次に、残ったフォトレジスト401をマスクとして利用してＲＩＥ（Reactive Ion Etching）を行い、フォトレジストの穴402を通して露出する基板110の部分を除去してビア403を形成する（図３の（ａ）の破線部参照）。図４の（ａ）に示されている矢印RI1は、ＲＩＥで利用されるイオン流を表す。続いて、フォトレジスト401を第１表面111の全体から除去した後、ＣＶＤ（Chemical Vapor Deposition）を使ってビア403の内面を酸化ケイ素で覆って絶縁膜を形成する。その後、更にＣＶＤを使ってビア403の内部にポリシリコンを充填する。このとき、ポリシリコンはビア403の上端から外部にも析出する。従って、ポリシリコンの充填後、第１表面111をＣＭＰ（Chemical Mechanical Polish）で研磨して、ビア403の上端から析出したポリシリコンを除去して平坦化する。こうして、ＴＳＶ121が形成される。
図４の（ｂ）は、ゲート酸化膜103とゲート電極104とを基板110の第１表面111に積層する工程を示す断面図である。ＴＳＶ121の形成後、まず、第１表面111の全体を熱酸化させて、その全体を酸化ケイ素の膜で覆う。次に、ＬＰＣＶＤ（Low Pressure CVD）により、酸化ケイ素膜の全体にポリシリコンを堆積させる。続いて、そのポリシリコンの層の全体をフォトレジストで覆い、ゲート電極104のパターンに感光させる。それにより、ゲート電極104を形成すべき領域以外を覆うフォトレジストの部分が除去される。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、余分な酸化ケイ素とポリシリコンとを第１表面111から除去してゲート酸化膜103とゲート電極104とを形成する。最後に、残りのフォトレジストを除去する。
図４の（ｃ）は、拡散領域の形成工程を示す断面図である。この工程では、各ゲート電極104をマスクに利用して、ボロン又はリン等の不純物イオンを基板110の第１表面111に注入する。図４の（ｃ）に示されている矢印IMPは、注入されるイオン流を表す。こうして、ゲート電極104の両側に拡散領域101、102が薄く形成される。
図５の（ａ）は、側壁105と層間絶縁膜201との形成工程を示す断面図である。拡散領域101、102の形成後、まず、ＬＰＣＶＤによって基板110の第１表面111の全体を窒化ケイ素の膜で覆う。次に、異方性エッチングによってゲート絶縁膜103とゲート電極104との側面にのみ、窒化ケイ素膜を残す。こうして、側壁105が形成される。続いて、ゲート電極104と側壁105とをマスクに利用して、ボロン又はリン等の不純物イオンを第１表面111に更に注入する。その結果、側壁105の外側で各拡散領域101、102の厚みが増大する。このように、側壁105は、各拡散領域101、102とゲート電極104とを確実に分離するスペーサとして機能する。不純物イオンの注入後、第１表面111の全体を酸化ケイ素の膜で覆い、層間絶縁膜201を形成する。
図５の（ｂ）は、層間絶縁膜201にコンタクトホール106、107、122を形成する工程を示す断面図である。まず、層間絶縁膜201の全体をフォトレジストで覆い、コンタクトホール106、107、122のパターンに感光させる。それにより、コンタクトホール106、107、122を形成すべき領域を覆うフォトレジストの部分が除去されて穴が生じる。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する層間絶縁膜201の部分を除去して穴を形成する。続いて、ＣＶＤを利用してその穴の内部に、アルミニウム、タングステン、又は銅を充填する。そのとき、その金属はその穴の上端から外部にも析出する。従って、金属の充填後、層間絶縁膜201の表面をＣＭＰで研磨して、穴の上端から析出した金属を除去して平坦化する。こうして、コンタクトホール106、107、122が形成される。
図５の（ｃ）は、多層配線108、109、123を形成する工程を示す断面図である。まず、ＣＶＤを使って層間絶縁膜201の全体を酸化ケイ素の膜202で覆う。次に、その酸化ケイ素膜202の全体をフォトレジストで覆い、図１に破線で示されている配線108、109、123のパターンに感光させる。それにより、配線108、109、123を形成すべき領域を覆うフォトレジストの部分が除去されて穴が生じる。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する酸化ケイ素膜202の部分を除去して穴を形成する。続いて、メッキ又はスパッタリングを利用してその穴の内部にアルミニウム又は銅を充填する。そのとき、その金属は穴の上端から外部にも析出する。従って、金属の充填後、酸化ケイ素膜202の表面をＣＭＰで研磨して、穴の上端から析出した金属を除去して平坦化する。こうして、酸化ケイ素膜202内に配線108、109、123が形成される。以後、新たな酸化ケイ素膜203、204を積層する度に、同様な手順を繰り返す。こうして、図５の（ｃ）に示されている多層配線が形成される。
図６の（ａ）は、基板110の第２表面112を研磨する工程を示す断面図である。基板110の第１表面111上に、図５の（ｃ）に示されている構造が完成した後、第２表面112をＣＭＰによって研磨する。図６の（ａ）に示されている矢印CMPは、ＣＭＰに伴う基板110の厚さの変化方向を示す。ＣＭＰは、その研磨の粗さを数段階に変化させながら、複数回繰り返される。それにより、基板110の厚さは数μｍ〜数十μｍまで低減する。その結果、図６の（ａ）に示されているように、第２表面112にはＴＳＶ121が露出する。
図６の（ｂ）は、基板110の第２表面112に絶縁膜205を形成する工程を示す断面図である。図６の（ａ）に示されている研磨工程後、まず、ＣＶＤにより第２表面112の全体に酸化ケイ素の膜205を堆積させる。次に、その酸化ケイ素膜205の全体をフォトレジストで覆い、ＴＳＶ121のパターンに感光させる。それにより、ＴＳＶ121の端部が露出していた領域を覆うフォトレジストの部分が除去されて穴が形成される。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する酸化ケイ素膜205の部分を除去して穴を形成する。続いて、ＣＶＤを利用してその穴の内部にポリシリコンを充填する。そのとき、そのポリシリコンは穴の上端から外部にも析出する。従って、ポリシリコンの充填後、酸化ケイ素膜205の表面をＣＭＰで研磨して、穴の上端から析出したポリシリコンを除去して平坦化する。こうして、絶縁膜205が形成されると共に、ＴＳＶ121の端部が再び露出する。
図６の（ｃ）は、基板110の第２表面112にヒータ抵抗120を形成する工程を示す断面図である。まず、ＬＰＣＶＤにより絶縁膜205の全体にポリシリコンを堆積させる。次に、そのポリシリコンの層の全体をフォトレジストで覆い、ヒータ抵抗120のパターンに感光させる。それにより、ヒータ抵抗120を形成すべき領域以外を覆うフォトレジストの部分が除去される。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、余分なポリシリコンを絶縁膜205の表面から除去してヒータ抵抗120を形成する。最後に、残りのフォトレジストを除去する。
ヒータ抵抗120で加熱されるべきトランジスタは、レイアウトの設計段階でシミュレーションによって選択される。その理由は次のとおりである。図３に示されているとおり、一般的には、トランジスタの温度が高いほどそのトランジスタの閾値電圧は低い。しかし、温度が高いほど電子の移動度は低いので、トランジスタの電源電圧や回路構成等を考慮すると、「トランジスタの温度が高ければその動作速度が必ず上がる」とは限らない。従って、実際にシミュレーションを行った上で、温度上昇に伴って動作速度が実際に上がったトランジスタのみが選択される。具体的な例としては、直列に接続されたＰ型ＭＯＳトランジスタが挙げられる。尚、シミュレーションを行うことなく、全てのトランジスタの裏面にヒータ抵抗を設けてもよい。
＜集積回路の構造＞
図７は、本発明の実施形態１による集積回路700のブロック図である。その集積回路700はディジタル・テレビのシステムＬＳＩである。その集積回路700はその他に、ＢＤ（Blu−ray Disc）レコーダ、ディジタル・カメラ、携帯電話機等、多様な電子機器に実装されたシステムＬＳＩであってもよい。図７を参照するに、その集積回路700はコア回路の集合710と制御系統720−760とに大別される。それらは一つの基板に実装されている。各コア回路701、702、703、…は、個別の機能を持つ論理回路であって、汎用のプロセッサ又は専用のハードウェアとして組み込まれている。コア回路は例えば、デコーダ701、ディジタル・シグナル・プロセッサ（ＤＳＰ）702、ＣＰＵ、ＧＰＵ等である。各コア回路701、702、703、…を構成するトランジスタのうち、クリティカル・パスに属するものは、図１、２に示されている構造、特にヒータ抵抗704、705を含む。制御系統720−760は、ユースケースに応じて適切なコア回路701、702、703、…を動作させるための回路群であり、システム制御部720、メモリ制御部730、周波数制御部740、ヒータ制御部750、及び温度検出部760を含む。
システム制御部720は、汎用ＣＰＵで構成され、ユースケースに合わせて適切なコア回路を適切な設定で動作させる。具体的には、システム制御部720はまず、リモコン操作等、ユーザの操作を表す信号UOを監視し、又は、外部から入力される映像等のストリーム・データVSをストリーム・パーサで解析する。システム制御部720は、ユーザの操作又はストリーム・パーサの解析結果からユースケースの切り換え要求を検出したとき、種々のコア回路に命令INSを送る。例えば、ユーザが視聴対象を地上ディジタル・テレビ放送の番組からネットワーク上のビデオ・コンテンツへ切り換える場合を想定する。ユーザが、その番組の視聴中にリモコンのネットワーク・スイッチを押したとき、システム制御部720はリモコンからの信号UOを検出して次の一連の処理を行う。システム制御部720はまず、コア回路の集合710の中からネットワーク・インタフェース回路を選択して起動させ、ネットワークからビデオ・コンテンツを受信する準備を開始する。システム制御部720は次に、コア回路の集合710の中で、上記の番組の視聴に利用されていたストリーム処理回路を停止させる。システム制御部720は更に、メモリ制御部730により、各コア回路に割り当てられるべき外部メモリMRの帯域を変更させる。ここで、外部メモリMRは、集積回路700に外付けされたメモリ素子であり、特にフレームメモリを含む。
メモリ制御部730は、各コア回路701、702、703、…による外部メモリMRへのアクセスを調停する。メモリ制御部730は特に、システム制御部720からの指示に従い、各コア回路に割り当てられるべき外部メモリMRの帯域を、ユースケースに合わせて調節する。
周波数制御部740は、システム制御部720からの指示に従い、各コア回路の動作周波数をユースケースに合わせて制御する。例えば、録画された番組の視聴のみが行われる場合、周波数制御部740はデコーダ701の動作周波数を１００ＭＨｚに設定する。録画された番組の視聴と共に、一本又は二本の裏番組のトランスコード録画が行われる場合、周波数制御部740はデコーダ701の動作周波数をそれぞれ、２００ＭＨｚ、３００ＭＨｚに設定する。その他に、視聴対象が地上波ディジタル・テレビ放送のＨＤ（High−Definition）の映像からネットワーク経由の４Ｋ２Ｋの映像へ切り換えられる場合、周波数制御部740はデコーダ701とＤＳＰ702との各動作周波数を上昇させる。４Ｋ２Ｋの解像度はＨＤの解像度の４倍であるので、４Ｋ２Ｋの処理にはＨＤの処理よりも、デコーダ701とＤＳＰ702との高い動作速度が要求されるからである。ユースケースと動作周波数との間の関係は予めテーブル化されて周波数制御部740に保存されている。周波数制御部740は更にタイマ741を含み、それを利用して、動作周波数を実際に変更するタイミングを決定する。
ヒータ制御部750は、各コア回路701、702、703、…内のヒータ抵抗群704、705に電流を流し、その電流量をユースケースに合わせて調節する。ここで、一つのコア回路の中では各ヒータ抵抗に流れる電流は同じ大きさに維持される。ヒータ制御部750は、ユースケース切換監視部751、電流源752、複数のスイッチ753A、753B、753C、…、及び温度監視部754を含む。
電流源752は、一定の電源電圧を利用して所定の大きさの電流を発生させる。その電流の大きさは一定であっても、可変であってもよい。複数のスイッチ753A、753B、753C、…は個別に異なるコア回路に接続され、それらの中のヒータ抵抗704、705と電流源752との間を接続し、又は遮断する。図７に示されている例では、第１スイッチ753Aがオンである間、デコーダ701内のヒータ抵抗704と電流源752との間に電流が流れ、第２スイッチ753Bがオンである間、ＤＳＰ702内のヒータ抵抗705と電流源752との間に電流が流れる。
ユースケース切換監視部751は、システム制御部720からコア回路の集合710へ送られる命令INSを監視し、その命令INSからユースケースの切り換えのパターンを解析する。ユースケース切換監視部751は更に、その解析結果から、ヒータ抵抗に電流を流すべきコア回路を選択する。例えば、視聴対象が地上波ディジタル・テレビ放送のＨＤの映像からネットワーク経由の４Ｋ２Ｋの映像へ切り換えられる場合、デコーダ701及びＤＳＰ702が選択される。ユースケースと選択対象のコア回路との間の関係は予めテーブル化されてユースケース切換監視部751に保存されている。ユースケース切換監視部751は続いて、スイッチ753A、753B、753C、…の中から、選択されたコア回路に接続されたものをオンにする。それにより、その選択されたコア回路内のヒータ抵抗と電流源752との間に電流が流れる。電流源752が電流の大きさを一定に維持する場合、ユースケース切換監視部751はスイッチのデューティ比（オン時間とオフ時間との比）を制御して、ヒータ抵抗に電流が連続して流れる時間を調節する。それにより、ヒータ抵抗に流れる電流の平均的な量が調節される。一方、電流源752が電流の大きさを変更可能である場合、ユースケース切換監視部751は電流源752を利用して、ヒータ抵抗に流れる電流の大きさを調節する。それにより、ヒータ抵抗に流れる電流量が調節される。
ユースケース切換監視部751はまた、いずれかのスイッチをオンにすると同時に、周波数制御部740内のタイマ741に予熱時間Tthを設定してそのタイマ741を起動させる。予熱時間Tthは、そのスイッチのオンから、選択されたコア回路内のヒータ抵抗によってトランジスタの温度が所望の値に達するまでに要する時間である。例えば、録画された番組の視聴のみが行われる場合、ユースケース切換監視部751は予熱時間Tthを５００ｍ秒に設定する。それにより、トランジスタの温度は摂氏５０度に達する。録画された番組の視聴と共に、一本又は二本の裏番組の録画が行われる場合、ユースケース切換監視部751は予熱時間Tthをそれぞれ、７００ｍ秒、１０００ｍ秒に設定する。それにより、トランジスタの温度はそれぞれ、摂氏６０度、摂氏７０度に達する。ユースケースの切り換えのパターンと予熱時間Tthとの間の関係は予めテーブル化されてユースケース切換監視部751に保存されている。タイマ741によって予熱時間Tthの経過が検出されたとき、周波数制御部740は、ユースケース切換監視部751によって選択されたコア回路と同じコア回路の動作周波数を上げる。そのとき、そのコア回路ではクリティカル・パス上のトランジスタの温度が十分に高いので、その動作速度が十分に高い。従って、そのコア回路の動作が確実に高速になる。
温度監視部754は、温度検出部760によって検出されるコア回路の集合710の各部の温度を監視する。温度監視部754は更に、ユースケース切換監視部751によって選択されたコア回路又はその周辺の温度が所定の許容範囲を超えた場合、そのコア回路に接続されたスイッチをオフする。その後、その温度がその許容範囲を下回った場合、そのコア回路に接続されたスイッチを再びオンする。ここで、その許容範囲は、ユースケース切換監視部751によってユースケースに合わせて設定される。例えば、録画された番組の視聴のみが行われる場合、許容範囲は摂氏５０度±数度に設定される。録画された番組の視聴と共に、一本又は二本の裏番組の録画が行われる場合、許容範囲はそれぞれ、摂氏６０度±数度、摂氏７０度±数度に設定される。ユースケースと温度の許容範囲との間の関係は予めテーブル化されて温度監視部754に保存されている。
温度検出部760は、コア回路の集合710の各部に設置され、その温度を検出する。具体的には、温度検出部760は、各コア回路701、702、703、…の内部又はその周辺に埋め込まれた抵抗、各抵抗に個別に電流を流す電源、及び各抵抗に流れる電流の大きさを測定する回路を含む。その電流の大きさは抵抗の温度によって変化するので、温度検出部760は電流の測定値から各抵抗の温度を決定する。
＜コア回路の動作速度の制御＞
図８は、本発明の実施形態１による集積回路700が各コア回路の動作速度を制御する際のフローチャートである。この制御は、システム制御部720がユーザの操作又はストリーム・パーサの解析結果からユースケースの切り換え要求を検出した時に開始される。
ステップＳ８０１では、ユースケース切換監視部751が、システム制御部720から各コア回路へ送られる命令INSを監視する。ユースケース切換監視部751はその命令INSから、ユースケースの切り換え要求が、視聴対象を地上ディジタル・テレビ放送の番組からネットワーク上のビデオ・コンテンツへ切り換えることを示しているか否かを判別する。ユースケースの切り換え要求が視聴対象のそのような切り換えを示している場合、処理はステップＳ８０２へ進む。ユースケースの切り換え要求が視聴対象のそのような切り換えを示していない場合、処理はステップＳ８０１を繰り返す。
ステップＳ８０２では、ユースケース切換監視部751は、デコーダ701に接続されたスイッチ753Aをオンにする。それにより、電流源752とデコーダ701内のヒータ抵抗704との間に電流が流れ始める。その後、処理はステップＳ８０３へ進む。
ステップＳ８０３では、ユースケース切換監視部751は、デコーダ701の起動時における予熱時間Tthをテーブルから検索してタイマ741に設定し、そのタイマ741を起動させる。それにより、タイマ741は計時を開始する。その後、処理はステップＳ８０４へ進む。
ステップＳ８０４では、周波数制御部740がタイマ741の出力を監視する。その出力が、起動時から予熱時間Tthの経過を示すとき、処理はステップＳ８０５へ進む。
ステップＳ８０５では、周波数制御部740がデコーダ701の動作周波数を上昇させる。それにより、デコーダ701の動作速度が上がる。その後、処理はステップＳ８０６へ進む。
ステップＳ８０６では、温度監視部754がデコーダ701又はその周辺の温度を監視する。その温度が許容範囲を超えた場合、処理はステップＳ８０７へ進む。その温度が許容範囲を超えていない場合、処理はステップＳ８０８へ進む。
ステップＳ８０７では、温度監視部754は、デコーダ701に接続されたスイッチ753Aをオフにして、デコーダ701内のヒータ抵抗704に流れる電流を止める。又は、そのスイッチ753Aのデューティ比を下げて、デコーダ701内のヒータ抵抗704に流れる電流量を減らす。その後、処理はステップＳ８１０へ進む。
ステップＳ８０８では、温度監視部754は、デコーダ701又はその周辺の温度が許容範囲を下回っているか否かを確認する。その温度が許容範囲を下回った場合、処理はステップＳ８０９へ進む。その温度が許容範囲内にある場合、処理はステップＳ８１０へ進む。
ステップＳ８０９では、温度監視部754は、デコーダ701に接続されたスイッチ753Aをオンにして、デコーダ701内のヒータ抵抗704に電流を再び流す。又は、そのスイッチ753Aのデューティ比を上げて、デコーダ701内のヒータ抵抗704に流れる電流量を増やす。その後、処理はステップＳ８１０へ進む。
ステップＳ８１０では、システム制御部720が各コア回路に動作を続行させるか否かを判断する。動作を続行させる場合、処理はステップＳ８０６から繰り返される。動作を停止させる場合、システム制御部720は周波数制御部740とヒータ制御部750とを停止させる。それにより、処理は終了する。
本発明の実施形態１による集積回路700は上記のとおり、ヒータ抵抗を利用してコア回路の温度、特にそのクリティカル・パス上のトランジスタの温度を、ユースケースに合わせて適切な値に調節する。その結果、そのトランジスタの閾値電圧が適切な値に調節されるので、コア回路の動作速度と消費電力とをバランスさせることができる。例えば、デコーダ701とＤＳＰ702との動作周波数が、地上波ディジタル・テレビ放送の視聴時よりもネットワーク上のビデオ・コンテンツの視聴時に上げられるのに合わせて、デコーダ701とＤＳＰ702との各ヒータ抵抗に電流を流す。それにより、デコーダ701とＤＳＰ702とでは、クリティカル・パス上のトランジスタの温度が上昇して、その閾値電圧が低下するので、各動作速度が確実に上がる。一方、デコーダ701とＤＳＰ702との動作周波数が地上波ディジタル・テレビ放送の視聴時には比較的低く維持されるのに合わせて、デコーダ701とＤＳＰ702との各ヒータ抵抗に流れる電流を止める。それにより、クリティカル・パス上のトランジスタの温度が比較的低く維持されるので、その閾値電圧が比較的高く維持される。その結果、リーク電流が減少するので、デコーダ701とＤＳＰ702との消費電力を抑えることができる。こうして、集積回路700は、コア回路の動作速度を動的に制御して、消費電力の削減と動作速度の向上とを両立させることができる。
《実施形態２》
図９は、本発明の実施形態２による集積回路に含まれるトランジスタとその周辺とのレイアウト図である。図１０は、図９に示されている線分X−Xに沿った断面図を示す。図９、１０に示されている構造は、図１、２に示されている実施形態１による構造とは、トランジスタ100が遮熱部材130で囲まれてその外側の領域から熱的に分離されている点で異なる。その他の要素は同様であるので、以下、主に実施形態１からの変更点について説明する。同様な要素については、実施形態１についての説明を援用する。
図９を参照するに、トランジスタ100は矩形の枠状の遮熱部材130で囲まれている。図１０を参照するに、遮熱部材130は、各拡散領域101、102とＴＳＶ121との間で基板110を分離するように形成されている。遮熱部材130は、酸化ケイ素等、シリコン及びアルミニウムよりも熱伝導率が低く、かつ、周辺材料を汚染しない（すなわち、周辺材料へのコンタミネーションを生じない）物質から成る。遮熱部材130はその他に、空気又はナノ素材が基板110に挟み込まれた領域であってもよい。ヒータ抵抗120で生じたジュール熱は遮熱部材130で遮られるので、その外側までは伝搬しにくい。従って、ヒータ抵抗120を利用してトランジスタ100を選択的に加熱する際の効率を、更に向上させることができる。
＜トランジスタの積層工程＞
図９、１０に示されている構造の積層工程を図１１−１３に示す。本発明の実施形態２による集積回路に含まれるトランジスタはいずれも、同様な工程で積層される。
図１１の（ａ）は、基板110にＴＳＶ121を形成する工程を示す断面図である。図１１の（ａ）に示されている工程は、図４の（ａ）に示されているものと同様である。まず、基板110の第１表面111をフォトレジスト401で覆い、ＴＳＶ121のパターンに感光させて、穴402を形成する。次に、残ったフォトレジスト401をマスクとして利用してＲＩＥを行い、フォトレジストの穴402を通して露出する基板110の部分を除去してビア403を形成する。続いて、フォトレジスト401を第１表面111の全体から除去した後、ＣＶＤを使ってビア403の内面を酸化ケイ素で覆って絶縁膜を形成する。その後、更にＣＶＤを使ってビア403の内部にポリシリコンを充填する。その後、第１表面111をＣＭＰで研磨して、ビア403の上端から析出したポリシリコンを除去して平坦化する。こうして、ＴＳＶ121が形成される。
図１１の（ｂ）は、基板110に遮熱部材130を形成する工程を示す断面図である。ＴＳＶ121の形成後、まず、基板110の第１表面111を再びフォトレジスト404で覆い、遮熱部材130のパターンに感光させる。それにより、遮熱部材130を形成すべき領域を覆うフォトレジスト404の部分が除去されて穴405が生じる。次に、残ったフォトレジスト404をマスクとして利用してＲＩＥを行い、フォトレジストの穴404を通して露出する基板110の部分を除去してトレンチ形のビア406を形成する（図１１の（ｂ）の破線部参照）。図１１の（ｂ）に示されている矢印RI2は、ＲＩＥで利用されるイオン流を表す。続いて、フォトレジスト404を第１表面111の全体から除去した後、ＣＶＤを使ってビア406の内部に酸化ケイ素を充填する。このとき、酸化ケイ素はビア406の上端から外部にも析出する。従って、酸化ケイ素の充填後、第１表面111をＣＭＰで研磨して、ビア406の上端から析出した酸化ケイ素を除去して平坦化する。こうして、遮熱部材130が形成される。
図１１の（ｃ）は、ゲート酸化膜103とゲート電極104とを基板110の第１表面111に積層する工程を示す断面図である。図１１の（ｃ）に示されている工程は、図４の（ｂ）に示されているものと同様である。遮熱部材130の形成後、まず、第１表面111の全体を熱酸化させて、その全体を酸化ケイ素の膜で覆う。次に、ＬＰＣＶＤにより、酸化ケイ素膜の全体にポリシリコンを堆積させる。続いて、そのポリシリコンの層の全体をフォトレジストで覆い、ゲート電極104のパターンに感光させて、ゲート電極104を形成すべき領域以外を覆うフォトレジストの部分を除去する。残ったフォトレジストをマスクとして利用してＲＩＥを行い、余分な酸化ケイ素とポリシリコンとを第１表面111から除去してゲート酸化膜103とゲート電極104とを形成する。最後に、残りのフォトレジストを除去する。
図１１の（ｄ）は、拡散領域の形成工程を示す断面図である。図１１の（ｄ）に示されている工程は、図４の（ｃ）に示されているものと同様である。この工程では、各ゲート電極104をマスクに利用して、ボロン又はリン等の不純物イオンを基板110の第１表面111に注入する。こうして、ゲート電極104の両側に拡散領域101、102が薄く形成される。
図１２の（ａ）は、側壁105と層間絶縁膜201との形成工程を示す断面図である。図１２の（ａ）に示されている工程は、図５の（ａ）に示されているものと同様である。拡散領域101、102の形成後、まず、ＬＰＣＶＤによって基板110の第１表面111の全体を窒化ケイ素の膜で覆う。次に、異方性エッチングによってゲート絶縁膜103とゲート電極104との側面にのみ、窒化ケイ素膜を残す。こうして、側壁105が形成される。続いて、ゲート電極104と側壁105とをマスクに利用して、ボロン又はリン等の不純物イオンを第１表面111に更に注入する。その結果、側壁105の外側で各拡散領域101、102の厚みが増大する。不純物イオンの注入後、第１表面111の全体を酸化ケイ素の膜で覆い、層間絶縁膜201を形成する。
図１２の（ｂ）は、層間絶縁膜201にコンタクトホール106、107、122を形成する工程を示す断面図である。図１２の（ｂ）に示されている工程は、図５の（ｂ）に示されているものと同様である。まず、層間絶縁膜201の全体をフォトレジストで覆い、コンタクトホール106、107、122のパターンに感光させて、穴を形成する。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する層間絶縁膜201の部分を除去して穴を形成する。続いて、ＣＶＤを利用してその穴の内部に、アルミニウム、タングステン、又は銅を充填する。その後、層間絶縁膜201の表面をＣＭＰで研磨して、穴の上端から析出した金属を除去して平坦化する。こうして、コンタクトホール106、107、122が形成される。
図１２の（ｃ）は、多層配線108、109、123を形成する工程を示す断面図である。図１２の（ｃ）に示されている工程は、図５の（ｃ）に示されているものと同様である。まず、ＣＶＤを使って層間絶縁膜201の全体を酸化ケイ素の膜202で覆う。次に、その酸化ケイ素膜202の全体をフォトレジストで覆い、図１に破線で示されている配線108、109、123のパターンに感光させて、穴を形成する。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する酸化ケイ素膜202の部分を除去して穴を形成する。続いて、メッキ又はスパッタリングを利用してその穴の内部にアルミニウム又は銅を充填する。その後、酸化ケイ素膜202の表面をＣＭＰで研磨して、穴の上端から析出した金属を除去して平坦化する。こうして、酸化ケイ素膜202内に配線108、109、123が形成される。以後、新たな酸化ケイ素膜203、204を積層する度に、同様な手順を繰り返す。こうして、図１２の（ｃ）に示されている多層配線が形成される。
図１３の（ａ）は、基板110の第２表面112を研磨する工程を示す断面図である。図１３の（ａ）に示されている工程は、図６の（ａ）に示されているものと同様である。基板110の第１表面111上に、図１２の（ｃ）に示されている構造が完成した後、第２表面112をＣＭＰによって研磨する。それにより、基板110の厚さは数μｍ〜数十μｍまで低減する。その結果、図１３の（ａ）に示されているように、第２表面112にはＴＳＶ121と遮熱部材130とが露出する。
図１３の（ｂ）は、基板110の第２表面112に絶縁膜205を形成する工程を示す断面図である。図１３の（ｂ）に示されている工程は、図６の（ｂ）に示されているものと同様である。図１３の（ａ）に示されている研磨工程後、まず、ＣＶＤにより第２表面112の全体に酸化ケイ素の膜205を堆積させる。次に、その酸化ケイ素膜205の全体をフォトレジストで覆い、ＴＳＶ121のパターンに感光させて、穴を形成する。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する酸化ケイ素膜205の部分を除去して穴を形成する。続いて、ＣＶＤを利用してその穴の内部にポリシリコンを充填する。その後、酸化ケイ素膜205の表面をＣＭＰで研磨して、穴の上端から析出したポリシリコンを除去して平坦化する。こうして、絶縁膜205が形成されると共に、ＴＳＶ121の端部が再び露出する。
図１３の（ｃ）は、基板110の第２表面112にヒータ抵抗120を形成する工程を示す断面図である。図１３の（ｃ）に示されている工程は、図６の（ｃ）に示されているものと同様である。まず、ＬＰＣＶＤにより絶縁膜205の全体にポリシリコンを堆積させる。次に、そのポリシリコンの層の全体をフォトレジストで覆い、ヒータ抵抗120のパターンに感光させて、ヒータ抵抗120を形成すべき領域以外を覆うフォトレジストの部分を除去する。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、余分なポリシリコンを絶縁膜205の表面から除去してヒータ抵抗120を形成する。最後に、残りのフォトレジストを除去する。
《実施形態３》
図１４は、本発明の実施形態３による集積回路900のブロック図である。その集積回路900は、図７に示されている実施形態１による集積回路700とは、ヒータ制御部750がユースケース切換監視部751に代えてメモリアクセス監視部951を備えている点で異なる。その他の要素は、図７に示されている集積回路700のものと同様である。従って、以下の説明は、実施形態１からの拡張部分及び変更部分に関する。実施形態１と同様な要素については、上記の実施形態１についての説明を援用する。
メモリアクセス監視部951は、メモリ制御部730が各コア回路701、702、703、…から受け付ける外部メモリMRへのアクセス要求を監視する。メモリアクセス監視部951は特に、各コア回路による外部メモリMRへのアクセスの頻度、すなわち各コア回路に割り当てられる外部メモリMRの帯域を検出する。メモリアクセス監視部951は更に、比較的高い帯域が割り当てられたコア回路を選択する。メモリアクセス監視部951は続いて、スイッチ753A、753B、753C、…の中から、選択されたコア回路に接続されたものをオンにする。それにより、その選択されたコア回路内のヒータ抵抗と電流源752との間に電流が流れる。電流源752が電流の大きさを一定に維持する場合、メモリアクセス監視部951はスイッチのデューティ比を制御して、ヒータ抵抗に電流が連続して流れる時間を調節する。それにより、ヒータ抵抗に流れる電流の平均的な量が調節される。一方、電流源752が電流の大きさを変更可能である場合、メモリアクセス監視部951は電流源752を利用して、ヒータ抵抗に流れる電流の大きさを調節する。それにより、ヒータ抵抗に流れる電流量が調節される。
尚、メモリアクセス監視部951は、上記のようにメモリ制御部730での実際のメモリアクセスの頻度を計測する他に、各コア回路に対して割り当てられる外部メモリMRの帯域の値（帯域制限値）を検出してもよい。
メモリアクセス監視部951はまた、いずれかのスイッチをオンにすると同時に、周波数制御部740内のタイマ741に予熱時間Tthを設定してそのタイマ741を起動させる。例えば、デコーダ701に割り当てられた外部メモリMRの帯域が５００ＭＢ／ｓ、１０００ＭＢ／ｓ、又は１５００ＭＢ／ｓである場合、メモリアクセス監視部951は予熱時間Tthをそれぞれ、２秒、５秒、又は１０秒に設定する。選択されたコア回路に割り当てられた外部メモリMRの帯域と予熱時間Tthとの間の関係は、予めテーブル化されてメモリアクセス監視部951に保存されている。タイマ741によって予熱時間Tthの経過が検出されたとき、周波数制御部740は、メモリアクセス監視部951によって選択されたコア回路と同じコア回路の動作周波数を上げる。そのとき、そのコア回路ではクリティカル・パス上のトランジスタの温度が十分に高いので、その動作速度が十分に高い。従って、そのコア回路の動作が確実に高速になる。
＜コア回路の動作速度の制御＞
図１５は、本発明の実施形態３による集積回路900が各コア回路の動作速度を制御する際のフローチャートである。この制御は、システム制御部720がユーザの操作又はストリーム・パーサの解析結果を受けて、視聴対象を地上ディジタル・テレビ放送の番組からネットワーク上のビデオ・コンテンツへ切り換えることを決定した時に開始される。
ステップＳ１０００では、システム制御部720が、リモコンからの信号UO又はストリーム・データVSから、視聴対象を地上ディジタル・テレビ放送の番組からネットワーク上のビデオ・コンテンツへ切り換えるべきことを検出して、そのコンテンツの視聴を開始する処理を行う。具体的には、システム制御部720はまず、コア回路の集合710の中からネットワーク・インタフェース回路を選択して起動させ、ネットワークからビデオ・コンテンツを受信する準備を開始する。システム制御部720は次に、コア回路の集合710の中で、上記の番組の視聴に利用されていたストリーム処理回路を停止させる。システム制御部720は更にメモリ制御部730により、各コア回路に割り当てられるべき外部メモリMRの帯域を変更させる。その後、処理はステップＳ１００１へ進む。
ステップＳ１００１では、メモリ制御部730が各コア回路701、702、703、…から受け付ける外部メモリMRへのアクセス要求を、メモリアクセス監視部951が監視する。メモリアクセス監視部951は特に、デコーダ701による外部メモリMRへのアクセスの頻度、すなわちデコーダ701に割り当てられた外部メモリMRの帯域を検出する。メモリアクセス監視部951は更に、その帯域が所定の閾値Bthを超えたか否かをチェックする。その帯域が閾値Bthを超えた場合、処理はステップＳ１００２へ進み、超えていない場合、処理はステップＳ１００１を繰り返す。
ステップＳ１００２では、メモリアクセス監視部951は、デコーダ701に接続されたスイッチ753Aをオンにする。それにより、電流源752とデコーダ701内のヒータ抵抗704との間に電流が流れ始める。その後、処理はステップＳ１００３へ進む。
ステップＳ１００３では、メモリアクセス監視部951は、デコーダ701に割り当てられた外部メモリMRの帯域が閾値Bthを超えた場合における予熱時間Tthをテーブルから検索してタイマ741に設定し、そのタイマ741を起動させる。それにより、タイマ741は計時を開始する。その後、処理はステップＳ１００４へ進む。
ステップＳ１００４では、周波数制御部740がタイマ741の出力を監視する。その出力が、起動時から予熱時間Tthの経過を示すとき、処理はステップＳ１００５へ進む。
ステップＳ１００５では、周波数制御部740がデコーダ701の動作周波数を上昇させる。それにより、デコーダ701の動作速度が上がる。その後、処理はステップＳ１００６へ進む。
ステップＳ１００６では、温度監視部754がデコーダ701又はその周辺の温度を監視する。その温度が許容範囲を超えた場合、処理はステップＳ１００７へ進む。その温度が許容範囲を超えていない場合、処理はステップＳ１００８へ進む。
ステップＳ１００７では、温度監視部754は、デコーダ701に接続されたスイッチ753Aをオフにして、デコーダ701内のヒータ抵抗704に流れる電流を止める。又は、そのスイッチ753Aのデューティ比を下げて、デコーダ701内のヒータ抵抗704に流れる電流量を減らす。その後、処理はステップＳ１０１０へ進む。
ステップＳ１００８では、温度監視部754は、デコーダ701又はその周辺の温度が許容範囲を下回っているか否かを確認する。その温度が許容範囲を下回った場合、処理はステップＳ１００９へ進む。その温度が許容範囲内にある場合、処理はステップＳ１０１０へ進む。
ステップＳ１００９では、温度監視部754は、デコーダ701に接続されたスイッチ753Aをオンにして、デコーダ701内のヒータ抵抗704に電流を再び流す。又は、そのスイッチ753Aのデューティ比を上げて、デコーダ701内のヒータ抵抗704に流れる電流量を増やす。その後、処理はステップＳ１０１０へ進む。
ステップＳ１０１０では、システム制御部720が各コア回路に動作を続行させるか否かを判断する。動作を続行させる場合、処理はステップＳ１００６から繰り返される。動作を停止させる場合、システム制御部720は周波数制御部740とヒータ制御部750とを停止させる。それにより、処理は終了する。
本発明の実施形態３による集積回路900は上記のとおり、ヒータ抵抗を利用してコア回路の温度、特にそのクリティカル・パス上のトランジスタの温度を、そのコア回路に割り当てられた外部メモリMRの帯域に合わせて適切な値に調節する。その結果、そのトランジスタの閾値電圧が適切な値に調節されるので、コア回路の動作速度と消費電力とをバランスさせることができる。例えば、地上波ディジタル・テレビ放送の視聴からネットワーク上のビデオ・コンテンツの視聴への切換に伴い、デコーダ701による外部メモリMRのアクセスの頻度が上がる。また、ＤＳＰ702がオーディオ・ストリームを復号する場合、そのストリームの圧縮符号化方式に依って、ＤＳＰ702による外部メモリMRへのアクセスの頻度が変わる。外部メモリMRへのアクセスの頻度が上昇するのに合わせて、ヒータ制御部750がデコーダ701とＤＳＰ702との各ヒータ抵抗に電流を流す。それにより、デコーダ701とＤＳＰ702とでは、クリティカル・パス上のトランジスタの温度が上昇して、その閾値電圧が低下するので、各動作速度が確実に上がる。一方、外部メモリMRへのアクセスの頻度が下がるのに合わせて、ヒータ制御部750が、デコーダ701とＤＳＰ702との各ヒータ抵抗に流れる電流を止める。それにより、クリティカル・パス上のトランジスタの温度が降下するので、その閾値電圧が上昇する。その結果、リーク電流が減少するので、デコーダ701とＤＳＰ702との消費電力を抑えることができる。こうして、集積回路900は、コア回路の動作速度を動的に制御して、消費電力の削減と動作速度の向上とを両立させることができる。
《実施形態４》
図１６は、本発明の実施形態４による集積回路に含まれるトランジスタとその周辺との積層構造を示す断面図である。この構造は、図２に示されている実施形態１による構造とは、ヒータ抵抗がトランジスタとは別の基板に形成されている点で異なる。その他の要素は同様であるので、以下、主に実施形態１からの変更点について説明する。同様な要素については、実施形態１についての説明を援用する。
図１６を参照するに、集積回路には第１基板1110と第２基板1120とが積層されている。第１基板1110は、実質的に平行な第１表面1111及び第２表面1112（図１６ではそれぞれ、上側の表面及び下側の表面）を含む。トランジスタ100は第１表面1111に積層されており、第１拡散領域101、第２拡散領域102、ゲート酸化膜103、ゲート電極104、側壁105、第１コンタクトホール106、第２コンタクトホール107、第１配線108、及び第２配線109を含む。これらの要素は、図１、２に示されているものと同様であるので、それらの詳細は、実施形態１についての説明を援用する。
図１６を更に参照するに、第２基板1120は、実質的に平行な第３表面1121及び第４表面1122（図１６ではそれぞれ、上側の表面及び下側の表面）を含む。第３表面1121が第１基板1110の第２表面1112に貼り合わされる（図１６に示されている矢印ARR参照）。ヒータ抵抗1130は、第３表面1121のうち、トランジスタ100の裏側に位置する部分に積層されている。ヒータ抵抗1130はポリシリコン又はノンドープ・シリコンから成る。ヒータ抵抗1130の平面形状は、図１に示されているものと同様に、細長い矩形状であって、ゲート電極104に対して直交するように延びている。更に、ヒータ抵抗1130は一つのトランジスタ100に二つずつ設置されている。第３表面1121は絶縁膜1210で覆われている。絶縁膜1210は酸化ケイ素から成る。絶縁膜1210は第３表面1121と第１基板1110の第２表面1112との間に挟まれ、それらの間を電気的に分離する。ヒータ抵抗1130の長手方向の各端部が面した第２基板1120の部分にはＴＳＶ1131が一つずつ形成されている。ＴＳＶ1131の内部にはポリシリコンが充填されている。第２基板1120の第４表面1122は層間絶縁膜1220で覆われている。その層間絶縁膜1220には第３コンタクトホール1132が形成され、ＴＳＶ1131の端部はその第３コンタクトホール1132を通して露出している。第３配線1133は第３コンタクトホール1132を通してＴＳＶ1131に接続されている。第３配線1133はアルミニウム又は銅から成る。第３配線1133を通してヒータ抵抗1130に電流を流すとき、ヒータ抵抗1130は第３配線1133よりも抵抗値が大きいので、比較的大きなジュール熱が生じる。こうして、ヒータ抵抗1130を利用してトランジスタ100、特にそのチャネル領域を加熱することができる。
ヒータ抵抗1130は、トランジスタ100のうち、クリティカル・パスに属するものの裏側に設置されている。従って、それらのトランジスタを選択的に加熱して、他のトランジスタよりも温度を上昇させることができる。図３に示されているとおり、一般には、温度の高いトランジスタは、温度の低いトランジスタよりも閾値電圧が低い。従って、クリティカル・パス上のトランジスタの温度を他のトランジスタの温度よりも上昇させるとき、全てのトランジスタで電源電圧が共通であっても、クリティカル・パス上のトランジスタを他のトランジスタよりも高速に動作させることができる。更に、高速動作が必要な期間にのみヒータ抵抗に電流を流すようにすれば、消費電力の増大を必要最小限に抑えることができる。このように、図１６に示されている構造を利用すれば、トランジスタの閾値電圧を動的に調節することができる。尚、その具体的な調節方法の詳細は実施形態１によるものと同様である。従って、その詳細は、実施形態１についての説明を援用する。
＜トランジスタの積層工程＞
図１６に示されている構造の積層工程を図１７−１９に示す。本発明の実施形態４による集積回路に含まれるトランジスタはいずれも、同様な工程で積層される。
図１７の（ａ）は、ゲート酸化膜103とゲート電極104とを第１基板1110の第１表面1111に積層する工程を示す断面図である。まず、第１表面1111の全体を熱酸化させて、その全体を酸化ケイ素の膜で覆う。次に、ＬＰＣＶＤにより、酸化ケイ素膜の全体にポリシリコンを堆積させる。続いて、そのポリシリコンの層の全体をフォトレジストで覆い、ゲート電極104のパターンに感光させる。それにより、ゲート電極104を形成すべき領域以外を覆うフォトレジストの部分が除去される。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、余分な酸化ケイ素とポリシリコンとを第１表面1111から除去してゲート酸化膜103とゲート電極104とを形成する。最後に、残りのフォトレジストを除去する。
図１７の（ｂ）は、拡散領域の形成工程を示す断面図である。この工程では、各ゲート電極104をマスクに利用して、ボロン又はリン等の不純物イオンを第１基板1110の第１表面1111に注入する。図１７の（ｂ）に示されている矢印IMPは、注入されるイオン流を表す。こうして、ゲート電極104の両側に拡散領域101、102が薄く形成される。
図１７の（ｃ）は、側壁105と層間絶縁膜201との形成工程を示す断面図である。拡散領域101、102の形成後、まず、ＬＰＣＶＤによって第１基板1110の第１表面1111の全体を窒化ケイ素の膜で覆う。次に、異方性エッチングによってゲート絶縁膜103とゲート電極104との側面にのみ、窒化ケイ素膜を残す。こうして、側壁105が形成される。続いて、ゲート電極104と側壁105とをマスクに利用して、ボロン又はリン等の不純物イオンを第１表面1111に更に注入する。その結果、側壁105の外側で各拡散領域101、102の厚みが増大する。このように、側壁105は、各拡散領域101、102とゲート電極104とを確実に分離するスペーサとして機能する。不純物イオンの注入後、第１表面1111の全体を酸化ケイ素の膜で覆い、層間絶縁膜201を形成する。
図１８の（ａ）は、層間絶縁膜201にコンタクトホール106、107を形成する工程を示す断面図である。まず、層間絶縁膜201の全体をフォトレジストで覆い、コンタクトホール106、107のパターンに感光させる。それにより、コンタクトホール106、107を形成すべき領域を覆うフォトレジストの部分が除去されて穴が生じる。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する層間絶縁膜201の部分を除去して穴を形成する。続いて、ＣＶＤを利用してその穴の内部に、アルミニウム、タングステン、又は銅を充填する。そのとき、その金属はその穴の上端から外部にも析出する。従って、金属の充填後、層間絶縁膜201の表面をＣＭＰで研磨し、穴の上端から析出した金属を除去して平坦化する。こうして、コンタクトホール106、107が形成される。
図１８の（ｂ）は、多層配線108、109を形成する工程を示す断面図である。まず、ＣＶＤを使って層間絶縁膜201の全体を酸化ケイ素の膜202で覆う。次に、その酸化ケイ素膜202の全体をフォトレジストで覆い、図１に破線で示されている配線108、109のパターンに感光させる。それにより、配線108、109を形成すべき領域を覆うフォトレジストの部分が除去されて穴が生じる。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する酸化ケイ素膜202の部分を除去して穴を形成する。続いて、メッキ又はスパッタリングを利用してその穴の内部にアルミニウム又は銅を充填する。そのとき、その金属は穴の上端から外部にも析出する。従って、金属の充填後、酸化ケイ素膜202の表面をＣＭＰで研磨して、穴の上端から析出した金属を除去して平坦化する。こうして、酸化ケイ素膜202内に配線108、109が形成される。以後、新たな酸化ケイ素膜203、204を積層する度に、同様な手順を繰り返す。こうして、図１８の（ｂ）に示されている多層配線が形成される。
図１８の（ｃ）は、第１基板1110の第２表面1112を研磨する工程を示す断面図である。第１基板1110の第１表面1111上に、図１８の（ｂ）に示されている構造が完成した後、第２表面1112をＣＭＰによって研磨する。図１８の（ｃ）に示されている矢印CMPは、ＣＭＰに伴う第１基板1110の厚さの変化方向を示す。ＣＭＰは、その研磨の粗さを数段階に変化させながら、複数回繰り返される。それにより、第１基板1110の厚さは数μｍ〜数十μｍまで低減する。この時点での第１基板1110の厚さは、図６の（ａ）に示されている基板110の厚さよりも小さく設定されることが望ましい。
図１９の（ａ）は、第２基板1120の第３表面1121にヒータ抵抗1130を形成する工程を示す断面図である。まず、ＬＰＣＶＤにより第３表面1121の全体にポリシリコンを堆積させる。次に、そのポリシリコンの層の全体をフォトレジストで覆い、ヒータ抵抗1130のパターンに感光させる。それにより、ヒータ抵抗1130を形成すべき領域以外を覆うフォトレジストの部分が除去される。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、余分なポリシリコンを第３表面1121から除去してヒータ抵抗1130を形成する。最後に、残りのフォトレジストを除去する。
図１９の（ｂ）は、第２基板1120の第３表面1121に絶縁膜1210を形成する工程を示す断面図である。ヒータ抵抗1130の形成後、ＣＶＤにより、ヒータ抵抗1130を含む第３表面1121の全体に酸化ケイ素を堆積させて、絶縁膜1210を形成する。
図１９の（ｃ）は、第２基板1120にＴＳＶ1131を形成する工程を示す断面図である。まず、第２基板1120の第４表面1122をフォトレジストで覆い、ＴＳＶ1131のパターンに感光させる。それにより、ＴＳＶ1131を形成すべき領域を覆うフォトレジストの部分が除去されて穴が生じる。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する第２基板1120の部分を除去してビアを形成する。続いて、フォトレジストを第４表面1122の全体から除去した後、ＣＶＤを使ってビアの内面を酸化ケイ素で覆って絶縁膜を形成する。その後、更にＣＶＤを使ってビアの内部にポリシリコンを充填する。このとき、ポリシリコンはビアの上端から外部にも析出する。従って、ポリシリコンの充填後、第４表面1122をＣＭＰで研磨して、ビアの上端から析出したポリシリコンを除去して平坦化する。こうして、ＴＳＶ1131が形成される。
図１９の（ｄ）は、第２基板1120の第４表面1122に層間絶縁膜1220を形成する工程を示す断面図である。ＴＳＶ1131の形成後、ＣＶＤにより、第４表面1122の全体に酸化ケイ素を堆積させて、層間絶縁膜1220を形成する。
図１９の（ｅ）は、層間絶縁膜1220に第３コンタクトホール1132と第３配線1133とを形成する工程を示す断面図である。まず、層間絶縁膜1220の全体をフォトレジストで覆い、第３コンタクトホール1132と第３配線1133とのパターンに感光させる。それにより、第３コンタクトホール1132と第３配線1133とを形成すべき領域を覆うフォトレジストの部分が除去されて穴が生じる。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する層間絶縁膜1220の部分を除去して穴を形成する。続いて、ＣＶＤを利用してその穴の内部に、アルミニウム、タングステン、又は銅を充填する。そのとき、その金属はその穴の上端から外部にも析出する。従って、金属の充填後、層間絶縁膜1220の表面をＣＭＰで研磨して、穴の上端から析出した金属を除去して平坦化する。こうして、第３コンタクトホール1132と第３配線1133とが形成される。
本発明の実施形態４では実施形態１とは異なり、トランジスタとヒータ抵抗とを別の基板に積層し、それらの基板を貼り合わせている。従って、ヒータ抵抗がトランジスタとは別の積層工程で形成されるので、トランジスタが、ヒータ抵抗の積層工程時に使用されるエッチング液やイオン流に曝される危険性がない。それ故、実施形態４による製造方法は実施形態１による製造方法と比べ、工程数は多くても、トランジスタの信頼性を更に向上させることができる。
《実施形態５》
図２０は、本発明の実施形態５による集積回路に含まれるトランジスタとその周辺との積層構造を示す断面図である。この構造は、図１６に示されている実施形態４による構造とは、遮熱部材がトランジスタ及びヒータ抵抗の周りを囲んでいる点で異なる。その他の要素は同様であるので、以下、主に実施形態４からの変更点について説明する。同様な要素については、実施形態４についての説明を援用する。
図２０を参照するに、トランジスタ100は第１遮熱部材130で囲まれている。第１遮熱部材130は、各拡散領域101、102の外側で第１基板1110を分離するように形成されている。第１遮熱部材130は、酸化ケイ素等、シリコン及びアルミニウムよりも熱伝導率が低く、かつ、周辺材料へのコンタミネーションを生じない物質から成る。第１遮熱部材130はその他に、空気又はナノ素材が第１基板1110に挟み込まれた領域であってもよい。第１遮熱部材130により、各トランジスタ100の領域はその外側から、電気的にだけでなく、熱的にも分離される。
図２０を更に参照するに、ヒータ抵抗1130は第２遮熱部材1140で囲まれている。第２遮熱部材1140は、ヒータ抵抗1130とその周囲の領域との間で第２基板1120を分離するように形成されている。第２遮熱部材1140は、酸化ケイ素等、シリコン及びアルミニウムよりも熱伝導率が低く、かつ、周辺材料へのコンタミネーションを生じない物質から成る。第２遮熱部材1140はその他に、空気又はナノ素材が第２基板1120に挟み込まれた領域であってもよい。第１基板1110と第２基板1120とが貼り合わされた状態では、第１遮熱部材130と第２遮熱部材1140とが連結される。ヒータ抵抗1130で生じたジュール熱は、第１遮熱部材130と第２遮熱部材1140とで遮られるので、それらの外側までは伝搬しにくい。従って、ヒータ抵抗1130を利用してトランジスタ100を選択的に加熱する際の効率を、更に向上させることができる。
＜トランジスタの積層工程＞
図２０に示されている構造の積層工程を図２１−２３に示す。本発明の実施形態５による集積回路に含まれるトランジスタはいずれも、同様な工程で積層される。図２１−２３に示されている工程は、図１７−１９に示されている工程とは、遮熱部材を形成する工程が追加されている点で異なる。その他の工程は同様である。
図２１の（ａ）は、第１基板1110に第１遮熱部材130を形成する工程を示す断面図である。まず、第１基板1110の第１表面1111をフォトレジスト1201で覆い、第１遮熱部材130のパターンに感光させる。それにより、第１遮熱部材130を形成すべき領域を覆うフォトレジストの部分が除去されて穴1202が生じる。次に、残ったフォトレジスト1201をマスクとして利用してＲＩＥを行い、フォトレジストの穴1202を通して露出する第１基板1110の部分を除去してトレンチ形のビア1203を形成する（図２１の（ａ）の破線部参照）。図２１の（ａ）に示されている矢印RI3は、ＲＩＥで利用されるイオン流を表す。続いて、フォトレジスト1201を第１表面1111の全体から除去した後、ＣＶＤを使ってビア1203の内部に酸化ケイ素を充填する。このとき、酸化ケイ素はビア1202の上端から外部にも析出する。従って、酸化ケイ素の充填後、第１表面1111をＣＭＰで研磨して、ビア1203の上端から析出した酸化ケイ素を除去して平坦化する。こうして、第１遮熱部材130が形成される。
図２１の（ｂ）は、ゲート酸化膜103とゲート電極104とを第１基板1110の第１表面1111に積層する工程を示す断面図である。図２１の（ｂ）に示されている工程は、図１７の（ａ）に示されているものと同様である。第１遮熱部材130の形成後、まず、第１表面1111の全体を熱酸化させて、その全体を酸化ケイ素の膜で覆う。次に、ＬＰＣＶＤにより、酸化ケイ素膜の全体にポリシリコンを堆積させる。続いて、そのポリシリコンの層の全体をフォトレジストで覆い、ゲート電極104のパターンに感光させて、ゲート電極104を形成すべき領域以外を覆うフォトレジストの部分を除去する。更に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、余分な酸化ケイ素とポリシリコンとを第１表面1111から除去してゲート酸化膜103とゲート電極104とを形成する。最後に、残りのフォトレジストを除去する。
図２１の（ｃ）は、拡散領域の形成工程を示す断面図である。図２１の（ｃ）に示されている工程は、図１７の（ｂ）に示されているものと同様である。この工程では、各ゲート電極104をマスクに利用して、ボロン又はリン等の不純物イオンを第１基板1110の第１表面1111に注入し、ゲート電極104の両側に拡散領域101、102を薄く形成する。
図２１の（ｄ）は、側壁105と層間絶縁膜201との形成工程を示す断面図である。図２１の（ｄ）に示されている工程は、図１７の（ｃ）に示されているものと同様である。拡散領域101、102の形成後、まず、ＬＰＣＶＤによって第１基板1110の第１表面1111の全体を窒化ケイ素の膜で覆う。次に、異方性エッチングによってゲート絶縁膜103とゲート電極104との側面にのみ、窒化ケイ素膜を残す。こうして、側壁105が形成される。続いて、ゲート電極104と側壁105とをマスクに利用して、ボロン又はリン等の不純物イオンを第１表面1111に更に注入する。その結果、側壁105の外側で各拡散領域101、102の厚みが増大する。不純物イオンの注入後、第１表面1111の全体を酸化ケイ素の膜で覆い、層間絶縁膜201を形成する。
図２２の（ａ）は、層間絶縁膜201にコンタクトホール106、107を形成する工程を示す断面図である。図２２の（ａ）に示されている工程は、図１８の（ａ）に示されているものと同様である。まず、層間絶縁膜201の全体をフォトレジストで覆い、コンタクトホール106、107のパターンに感光させて、穴を形成する。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する層間絶縁膜201の部分を除去して穴を形成する。続いて、ＣＶＤを利用してその穴の内部に、アルミニウム、タングステン、又は銅を充填する。その後、層間絶縁膜201の表面をＣＭＰで研磨して、穴の上端から析出した金属を除去して平坦化する。こうして、コンタクトホール106、107が形成される。
図２２の（ｂ）は、多層配線108、109を形成する工程を示す断面図である。図２２の（ｂ）に示されている工程は、図１８の（ｂ）に示されているものと同様である。まず、ＣＶＤを使って層間絶縁膜201の全体を酸化ケイ素の膜202で覆う。次に、その酸化ケイ素膜202の全体をフォトレジストで覆い、図１に破線で示されている配線108、109のパターンに感光させて、穴を形成する。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する酸化ケイ素膜202の部分を除去して穴を形成する。続いて、メッキ又はスパッタリングを利用してその穴の内部にアルミニウム又は銅を充填する。その後、酸化ケイ素膜202の表面をＣＭＰで研磨して、穴の上端から析出した金属を除去して平坦化する。こうして、酸化ケイ素膜202内に配線108、109が形成される。以後、新たな酸化ケイ素膜203、204を積層する度に、同様な手順を繰り返す。こうして、図２２の（ｂ）に示されている多層配線が形成される。
図２２の（ｃ）は、第１基板1110の第２表面1112を研磨する工程を示す断面図である。図２２の（ｃ）に示されている工程は、図１８の（ｃ）に示されているものと同様である。第１基板1110の第１表面1111上に、図２２の（ｂ）に示されている構造が完成した後、第２表面1112をＣＭＰによって研磨する。それにより、第１基板1110の厚さは数μｍ〜数十μｍまで低減する。その結果、図２２の（ｃ）に示されているように、第２表面1112には遮熱部材130が露出する。更に、この時点での第１基板1110の厚さは、図１３の（ａ）に示されている基板110の厚さよりも小さく設定されることが望ましい。
図２３の（ａ）は、第２基板1120の第３表面1121にヒータ抵抗1130を形成する工程を示す断面図である。図２３の（ａ）に示されている工程は、図１９の（ａ）に示されているものと同様である。まず、ＬＰＣＶＤにより第３表面1121の全体にポリシリコンを堆積させる。次に、そのポリシリコンの層の全体をフォトレジストで覆い、ヒータ抵抗1130のパターンに感光させて、ヒータ抵抗1130を形成すべき領域以外を覆うフォトレジストの部分を除去する。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、余分なポリシリコンを第３表面1121から除去してヒータ抵抗1130を形成する。最後に、残りのフォトレジストを除去する。
図２３の（ｂ）は、第２基板1120の第３表面1121に絶縁膜1210を形成する工程を示す断面図である。図２３の（ｂ）に示されている工程は、図１９の（ｂ）に示されているものと同様である。ヒータ抵抗1130の形成後、ＣＶＤにより、ヒータ抵抗1130を含む第３表面1121の全体に酸化ケイ素を堆積させて、絶縁膜1210を形成する。
図２３の（ｃ）は、第２基板1120に第２遮熱部材1140を形成する工程を示す断面図である。まず、絶縁膜1210の全体をフォトレジストで覆い、第２遮熱部材1140のパターンに感光させる。それにより、第２遮熱部材1140を形成すべき領域を覆うフォトレジストの部分が除去されて穴が生じる。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する、絶縁膜1210と第２基板1120との各部分を除去してトレンチ形のビアを形成する。続いて、フォトレジストを絶縁膜1210の表面全体から除去した後、ＣＶＤを使ってビアの内部に酸化ケイ素を充填する。このとき、酸化ケイ素はビアの上端から外部にも析出する。従って、酸化ケイ素の充填後、絶縁膜1210の表面をＣＭＰで研磨して、ビアの上端から析出した酸化ケイ素を除去して平坦化する。こうして、第２遮熱部材1140が形成される。
図２３の（ｄ）は、第２基板1120にＴＳＶ1131を形成する工程を示す断面図である。図２３の（ｄ）に示されている工程は、図１９の（ｃ）に示されているものと同様である。まず、第２基板1120の第４表面1122をフォトレジストで覆い、ＴＳＶ1131のパターンに感光させて、穴を形成する。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する第２基板1120の部分を除去してビアを形成する。続いて、フォトレジストを第４表面1122の全体から除去した後、ＣＶＤを使ってビアの内面を酸化ケイ素で覆って絶縁膜を形成する。その後、更にＣＶＤを使ってビアの内部にポリシリコンを充填する。その後、第４表面1122をＣＭＰで研磨して、ビアの上端から析出したポリシリコンを除去して平坦化する。こうして、ＴＳＶ1131が形成される。
図２３の（ｅ）は、第２基板1120の第４表面1122に層間絶縁膜1220を形成する工程を示す断面図である。図２３の（ｅ）に示されている工程は、図１９の（ｄ）に示されているものと同様である。ＴＳＶ1131の形成後、ＣＶＤにより、第４表面1122の全体に酸化ケイ素を堆積させて、層間絶縁膜1220を形成する。
図２３の（ｆ）は、層間絶縁膜1220に第３コンタクトホール1132と第３配線1133とを形成する工程を示す断面図である。図２３の（ｆ）に示されている工程は、図１９の（ｅ）に示されているものと同様である。まず、層間絶縁膜1220の全体をフォトレジストで覆い、第３コンタクトホール1132と第３配線1133とのパターンに感光させて、穴を形成する。次に、残ったフォトレジストをマスクとして利用してＲＩＥを行い、フォトレジストの穴を通して露出する層間絶縁膜1220の部分を除去して穴を形成する。続いて、ＣＶＤを利用してその穴の内部に、アルミニウム、タングステン、又は銅を充填する。その後、層間絶縁膜1220の表面をＣＭＰで研磨して、穴の上端から析出した金属を除去して平坦化する。こうして、第３コンタクトホール1132と第３配線1133とが形成される。
《変形例》
図１、２、９、１０、１６、２０に示されている構造では、各トランジスタに対して個別にヒータ抵抗が設置されている。その他に、複数個のトランジスタに対して共通のヒータ抵抗が設置されてもよい。図９、１０、２０に示されている構造では、また、遮熱部材が各トランジスタを個別に囲んでいる。その他に、複数個のトランジスタから成るブロック、又はクリティカル・パスの全体を、連続した遮熱部材が囲んでいてもよい。
図１、２、９、１０、１６、２０に示されている構造では、トランジスタがＭＯＳトランジスタである。その他に、トランジスタがバイポーラトランジスタであってもよい。図３に示されているように、温度の上昇に伴って閾値電圧が降下する特性を持つトランジスタであれば、本発明による制御は可能である。
図７、１４に示されている温度検出部760は各コア回路又はその周辺の温度を検出する。その他に、温度検出部760は、集積回路700、900のいずれか一箇所の温度のみを検出するものであってもよい。その場合、温度監視部754は、温度検出部760によって検出された温度、及びその検出箇所と各コア回路との間の距離から、各コア回路の温度を推定する。
本発明は半導体集積回路の動作速度の制御技術に関し、上記のとおり、トランジスタの裏側にヒータ抵抗を設けてトランジスタの温度を調節することで、その閾値電圧を制御する。このように、本発明は明らかに産業上利用可能である。
100 トランジスタ
101 第１拡散領域
102 第２拡散領域
103 ゲート絶縁膜
104 ゲート電極
105 側壁
106 第１コンタクトホール
107 第２コンタクトホール
108 第１配線
109 第２配線
110 基板
111 第１表面
112 第２表面
120 ヒータ抵抗
121 ＴＳＶ
122 第３コンタクトホール
123 第３配線
201−204 層間絶縁膜
205 絶縁膜

Claims (24)

  1. 実質的に平行な第１表面と第２表面とを含む基板、
    前記第１表面に積層された電極、
    前記基板の中で前記電極の周辺に形成され、前記電極と共に一つのトランジスタを構成する二つの拡散領域、及び、
    前記第２表面のうち、前記電極の裏側に位置する領域に設置され、通電によって発熱するヒータ抵抗、
    を有する集積回路。
  2. 前記基板の中で前記二つの拡散領域の周囲に設置され、前記二つの拡散領域からの熱を外部に逃さない遮熱部材、
    を更に有する、請求項１に記載の集積回路。
  3. 前記トランジスタは前記集積回路のクリティカル・パスに属する、請求項１に記載の集積回路。
  4. 前記ヒータ抵抗が発熱することによって前記トランジスタの動作速度が上がる、請求項１に記載の集積回路。
  5. 前記トランジスタはＭＯＳトランジスタである、請求項４に記載の集積回路。
  6. 前記基板に設置され、前記ヒータ抵抗に電流を供給する電流源を含み、前記電流源と前記ヒータ抵抗との間に流れる電流量を調節するヒータ制御回路、
    を更に有する、請求項１に記載の集積回路。
  7. 前記ヒータ制御回路は、
    前記電流源と前記ヒータ抵抗との間を接続し、又は遮断することによって前記ヒータ抵抗の電流量を調節するスイッチ、
    を更に含む、請求項６に記載の集積回路。
  8. 前記ヒータ制御回路は、前記トランジスタが動作する期間にのみ、前記ヒータ抵抗に電流を流す、請求項６に記載の集積回路。
  9. 前記ヒータ制御回路は、前記集積回路のユースケースに依って前記ヒータ抵抗の電流量を変更する、請求項６に記載の集積回路。
  10. 前記ヒータ制御回路は、前記集積回路に接続された外部メモリの帯域に合わせて、前記ヒータ抵抗の電流量を調節する、請求項６に記載の集積回路。
  11. 前記トランジスタの周辺の温度を検出する温度検出回路を更に有し、
    前記ヒータ制御回路は、前記温度検出回路によって検出された温度に合わせて、前記ヒータ抵抗に電流を連続して流す時間を調節する、
    請求項６に記載の集積回路。
  12. 前記トランジスタの周辺の温度を検出する温度検出回路を更に有し、
    前記ヒータ制御回路は、前記温度検出回路によって検出された温度に合わせて、前記ヒータ抵抗に流れる電流の大きさを調節する、
    請求項６に記載の集積回路。
  13. 実質的に平行な第１表面と第２表面とを含む第１基板、
    前記第１表面に積層された電極、
    前記第１基板の中で前記電極の周辺に形成され、前記電極と共に一つのトランジスタを構成する二つの拡散領域、
    前記第２表面に貼り合わされた第２基板、及び、
    前記電極の裏側に位置する前記第２表面内の領域に対向する前記第２基板内の領域に設置され、通電によって発熱するヒータ抵抗、
    を有する集積回路。
  14. 前記第１基板の中で前記二つの拡散領域の周囲に設置され、前記二つの拡散領域からの熱を外部に逃さない遮熱部材、
    を更に有する、請求項１３に記載の集積回路。
  15. 前記トランジスタは前記集積回路のクリティカル・パスに属する、請求項１３に記載の集積回路。
  16. 前記ヒータ抵抗が発熱することによって前記トランジスタの動作速度が上がる、請求項１３に記載の集積回路。
  17. 前記トランジスタはＭＯＳトランジスタである、請求項１６に記載の集積回路。
  18. 前記第１基板と前記第２基板とのいずれかに設置され、前記ヒータ抵抗に電流を供給する電流源を含み、前記電流源と前記ヒータ抵抗との間に流れる電流量を調節するヒータ制御回路、
    を更に有する、請求項１３に記載の集積回路。
  19. 前記ヒータ制御回路は、
    前記電流源と前記ヒータ抵抗との間を接続し、又は遮断することによって前記ヒータ抵抗の電流量を調節するスイッチ、
    を更に含む、請求項１８に記載の集積回路。
  20. 前記ヒータ制御回路は、前記トランジスタが動作する期間にのみ、前記ヒータ抵抗に電流を流す、請求項１８に記載の集積回路。
  21. 前記ヒータ制御回路は、前記集積回路のユースケースに依って前記ヒータ抵抗の電流量を変更する、請求項１８に記載の集積回路。
  22. 前記ヒータ制御回路は、前記集積回路に接続された外部メモリの帯域に合わせて、前記ヒータ抵抗の電流量を調節する、請求項１８に記載の集積回路。
  23. 前記トランジスタの周辺の温度を検出する温度検出回路を更に有し、
    前記ヒータ制御回路は、前記温度検出回路によって検出された温度に合わせて、前記ヒータ抵抗に電流を連続して流す時間を調節する、
    請求項１８に記載の集積回路。
  24. 前記トランジスタの周辺の温度を検出する温度検出回路を更に有し、
    前記ヒータ制御回路は、前記温度検出回路によって検出された温度に合わせて、前記ヒータ抵抗に流れる電流の大きさを調節する、
    請求項１８に記載の集積回路。
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