CN109417097A - 采用单和双扩散中断以提高性能的鳍式场效应晶体管(finfet)互补金属氧化物半导体(cmos)电路 - Google Patents

采用单和双扩散中断以提高性能的鳍式场效应晶体管(finfet)互补金属氧化物半导体(cmos)电路 Download PDF

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Abstract

公开了一种具有单和双扩散中断以提高性能的鳍式场效应晶体管(FET)(FinFET)互补金属氧化物半导体(CMOS)电路。在一方面，采用单和双扩散中断的FinFET CMOS电路包括P型FinFET，其包括由半导体衬底形成并且对应于P型扩散区的第一鳍状件。FinFET CMOS电路包括N型FinFET，其包括由半导体衬底形成并且对应于N型扩散区的第二鳍状件。为了电隔离P型FinFET，在P型FinFET的栅极的任一侧上的第一鳍状件中形成第一和第二单扩散中断(SDB)隔离结构。为了电隔离N型FinFET，在N型FinFET的栅极的任一侧上的第二鳍状件中形成第一和第二双扩散中断(DDB)隔离结构。

Description

采用单和双扩散中断以提高性能的鳍式场效应晶体管 (FINFET)互补金属氧化物半导体(CMOS)电路
优先权申请
本申请要求于2016年6月30日提交的并且名称为“采用单和双扩散中断以提高性能的鳍式场效应晶体管(FET)(FINFET)互补金属氧化物半导体(CMOS)电路”的美国专利申请序列号15/197,949的优先权，其全部内容通过引证引入本文。
技术领域
本发明的技术总体上涉及Fin场效应晶体管(FETs)(FinFETs)，并且具体涉及FinFET互补金属氧化物半导体(CMOS)电路中的相邻元件之间的扩散中断(diffusionbreak)的使用。
背景技术
晶体管是现代电子设备中的基本部件。在许多现代电子设备中的集成电路(ICs)中，采用了大量的晶体管。例如，诸如中央处理单元(CPUs)的部件和存储器系统都采用大量的晶体管，以用于逻辑电路和存储器设备。
随着电子设备的功能变得更加复杂，在这样的设备中包括更大数目的晶体管的需求也是如此。然而，由于需要在例如移动设备等的越来越小的封装中提供电子设备，因此需要在更小的IC芯片中提供更大数目的晶体管。这种晶体管的数目的增加通过持续努力将IC中的晶体管小型化(即，将越来越多的晶体管放置在相同的空间量中)而被部分地实现。具体地，IC中的节点尺寸通过IC中最小金属线宽度的减小(例如，65纳米(nm)、45nm、28nm、20nm等)而被缩小。因此，平面晶体管的栅极长度也可以按比例地减小，从而减小了晶体管和互连件的沟道长度。平面晶体管中的减小的沟道长度具有增加驱动强度(即，增加的漏极电流)和提供更小的寄生电容而带来缩短的电路延迟的益处。然而，随着平面晶体管中的沟道长度减小，使得沟道长度接近与耗尽层宽度类似的幅度，可能发生降低性能的短沟道效应(SCEs)。更具体地，平面晶体管中的SCE导致增加的电流泄漏、降低的阈值电压和/或阈值电压滚降(即，在较短的栅极长度处的降低的阈值电压)。
在这方面，为了解决缩小晶体管中的沟道长度同时避免或减轻SCE的需要，已经开发了替代平面晶体管的晶体管设计。一种这样的替代晶体管设计包括Fin场效应晶体管(FET)(FinFET)，其通过由衬底形成的“鳍状件”提供导电沟道。材料被缠绕在鳍状件周围以形成设备的栅极。例如，图1示出了常规的FinFET 100。FinFET 100包括半导体衬底102和由半导体衬底102形成的鳍状件104。氧化物层106包括在鳍状件104的任一侧。FinFET 100包括源极108和由鳍状件104互连的漏极110，使得鳍状件104的内部部分作为源极108和漏极110之间的导电沟道112起作用。鳍状件104由“包围”栅极114包围。栅极114的包围结构提供了对沟道112的更好的静电控制，并且因此帮助减少泄漏电流并且克服其他SCE。
虽然与平面晶体管相比，诸如FinFET 100的FinFET减少了泄漏电流并且避免或减轻了SCE，但采用FinFET的IC仍然需要提高的性能。例如，IC可以包括采用P型FinFET和N型FinFET的一个或多个互补金属氧化物半导体(CMOS)电路。常规的制造工艺可能导致具有不同性能特征的P型FinFET和N型FinFET，使得P型FinFET或N型FinFET限制了对应的CMOS电路的性能，这限制了IC的性能。以这种方式，制造P型FinFETs和N型FinFETs以便减少或避免可归因于常规制造工艺的性能限制将是有利的。
发明内容
本文所公开的方面包括采用单扩散中断和双扩散中断以提高性能的鳍式场效应晶体管(FET)(FinFET)互补金属氧化物半导体(CMOS)电路。在一方面，提供了采用单扩散中断和双扩散中断的FinFET CMOS电路。FinFET CMOS电路包括P型FinFET，其包括由半导体衬底形成并且对应于P型半导体材料(P型)扩散区的第一鳍状件。FinFET CMOS电路还包括N型FinFET，其包括由半导体衬底形成并且对应于N型半导体材料(N型)扩散区的第二鳍状件。为了电隔离P型FinFET，在P型FinFET的栅极的任一侧上的第一鳍状件中形成第一单扩散中断(SDB)隔离结构和第二单扩散中断(SDB)隔离结构。为了电隔离N型FinFET，在N型FinFET的栅极的任一侧上的第二鳍状件中形成第一双扩散中断(DDB)隔离结构和第二双扩散中断(DDB)隔离结构。采用SDB隔离结构和DDB隔离结构使P型FinFET和N型FinFET均实现了提高的性能。例如，响应于使用SDB隔离结构施加的应力，P型FinFET可以实现更好的性能，而响应于使用DDB隔离结构施加的应力，N型FinFET可以实现更好的性能。此外，可以使用常规工艺形成SDB隔离结构和DDB隔离结构，使得FinFET CMOS电路实现提高的性能，同时避免增加的制造成本和复杂性。
在这方面，在一方面，提供了一种FinFET CMOS电路。FinFET CMOS电路包括半导体衬底。FinFET CMOS电路还包括P型FinFET，其包括由半导体衬底形成并且对应于P型扩散区的第一鳍状件。FinFET CMOS电路还包括N型FinFET，其包括由半导体衬底形成并且对应于N型扩散区的第二鳍状件。FinFET CMOS电路还包括在P型FinFET的栅极的第一侧上的第一鳍状件中形成的第一SDB隔离结构。FinFET CMOS电路还包括在与P型FinFET的栅极的第一侧相对的P型FinFET的栅极的第二侧上的第一鳍状件中形成的第二SDB隔离结构。FinFETCMOS电路还包括在N型FinFET的栅极的第一侧上的第二鳍状件中形成的第一DDB隔离结构。FinFET CMOS电路还包括在与N型FinFET的栅极的第一侧相对的N型FinFET的栅极的第二侧上的第二鳍状件中形成的第二DDB隔离结构。
在另一方面，提供了一种制造具有单扩散中断和双扩散中断的FinFET CMOS电路的方法。该方法包括提供半导体衬底，该半导体衬底包括：对应于半导体衬底的P型扩散区的第一鳍状件，以及对应于半导体衬底的N型扩散区的第二鳍状件。该方法还包括在第二鳍状件中形成第一DDB隔离结构。该方法还包括在第二鳍状件中形成第二DDB隔离结构。该方法还包括形成包括第一鳍状件的P型FinFET和包括第二鳍状件的N型FinFET，使得N型FinFET的栅极被放置在第一DDB隔离结构和第二DDB隔离结构之间。该方法还包括在P型FinFET的栅极的第一侧上的第一鳍状件中形成第一SDB隔离结构。该方法还包括在与P型FinFET的栅极的第一侧相对的P型FinFET的栅极的第二侧上的第一鳍状件中形成第二SDB隔离结构。
附图说明
图1是常规的鳍式场效应晶体管(FET)(FinFET)的透视图；
图2是采用用于FinFET隔离的双扩散中断(DDB)隔离结构的常规FinFET互补金属氧化物半导体(CMOS)电路的俯视图；
图3A是示出了与由DDB隔离结构和单扩散中断(SDB)隔离结构隔离的N型FinFET相对应的驱动电流与泄漏电流的曲线图；
图3B是示出了与由DDB隔离结构和SDB隔离结构隔离的P型FinFET相对应的驱动电流与泄漏电流的曲线图；
图4A是采用了用于提高性能的对应于P型FinFET的SDB隔离结构和对应于N型FinFET的DDB隔离结构的示例性FinFET CMOS电路的俯视图；
图4B是图4A中的示例性FinFET CMOS电路的截面图；
图5A至图5C示出了说明用于制造FinFET CMOS电路的示例性工艺的流程图，该FinFET CMOS电路采用图4A和图4B中的对应于P型FinFETs的SDB隔离结构和对应于N型FinFET的DDB隔离结构来制造。
图6A至图6I是示出在图5A至图5C中的制造工艺中的每个步骤处的在图4A和图B中的FinFET CMOS电路的截面图。
图7是采用了用于提高性能的对应于P型FinFET的SDB隔离结构和对应于N型FinFET的DDB隔离结构的另一示例性FinFET CMOS电路的俯视图；以及
图8是示例性的基于处理器的系统的框图，该系统可以包括采用图4A、图4B和图7的FinFET CMOS电路的元件。
具体实施方式
现在参考附图，描述了本公开的若干示例性方面。本文使用的词“示例性”意味着“作为示例、实例或说明起作用”。在本文中被描述为“示例性”的任何方面不必被解释为比其他方面优选或有利。
具体实施方式中公开的方面包括鳍式场效应晶体管(FET)(FinFET)互补金属氧化物半导体(CMOS)电路，其采用单扩散中断和双扩散中断以提高性能。在一方面，提供了采用单扩散中断和双扩散中断的FinFET CMOS电路。FinFET CMOS电路包括P型FinFET，其包括由半导体衬底形成并且对应于P型半导体材料(P型)扩散区的第一鳍状件。FinFET CMOS电路还包括N型FinFET，其包括由半导体衬底形成并且对应于N型半导体材料(N型)扩散区的第二鳍状件。为了电隔离P型FinFET，在P型FinFET的栅极的任一侧上的第一鳍状件中形成第一和第二单扩散中断(SDB)隔离结构。为了电隔离N型FinFET，在N型FinFET的栅极的任一侧上的第二鳍状件中形成第一双扩散中断(DDB)和第二双扩散中断(DDB)隔离结构。采用SDB隔离结构和DDB隔离结构允许P型FinFET和N型FinFET均实现提高的性能。例如，响应于使用SDB隔离结构施加的应力，P型FinFET可以实现更好的性能，而响应于使用DDB隔离结构施加的应力，N型FinFET可以实现更好的性能。此外，可以使用常规工艺形成SDB隔离结构和DDB隔离结构，使得FinFET CMOS电路实现提高的性能，同时避免增加的制造成本和复杂性。
在讨论起始于图4A的采用单双扩散中断和双扩散中断以提高性能的示例性FinFET CMOS电路之前，首先描述具有均匀扩散中断的示例性常规FinFET CMOS电路。
图2示出了采用DDB隔离结构以用于FinFET隔离的常规FinFET CMOS电路200。具体地，FinFET CMOS电路200包括P型扩散区202和N型扩散区204。FinFET CMOS电路200还包括对应于P型扩散区202的P型FinFET 206，以及对应于N型扩散区204的N型FinFET208。P型FinFET206包括对应于源极S的源极接触210P、对应于漏极D的漏极接触212P、以及栅极214P。类似地，N型FinFET208包括对应于源极S的源极接触210N、对应于漏极D的漏极接触212N、以及栅极214N。在该示例中，栅极214P、栅极214N对应于在P型FinFET206和N型FinFET208之间共用的共同栅极G。
继续参考图2，为了分别将P型FinFET 206和N型FinFET 208从P型扩散区202和N型扩散区204中的其他元件电隔离，FinFET CMOS电路200采用第一DDB隔离结构216(1)和第二DDB隔离结构216(2)。第一DDB隔离结构216(1)跨越P型扩散区202和N型扩散区204而被形成。具体地，第一DDB隔离结构216(1)被形成为离栅极214P、栅极214N的最小DDB距离MDD，并且被形成在由非活跃栅极218(1)、非活跃栅极218(2)界定的区域中。根据对应的工艺技术，最小DDB距离MDD是在DDB区和晶体管栅极之间必须被保持的最小距离。在该示例中，最小DDB距离近似地等于栅极间距减去栅极长度的一半。第二DDB隔离结构216(2)被形成为离栅极214P、栅极214N的最小DDB距离MDD，并且被形成在由第一DDB隔离结构216(1)对面的非活跃栅极218(3)、非活跃栅极218(4)界定的区域中。形成第一DDB隔离结构216(1)和第二DDB隔离结构216(2)，离栅极214P、栅极214N的最小DDB距离MDD有助于最小化FinFET CMOS电路200的面积消耗。然而，针对P型FinFET 206和N型FinFET208两者都采用第一DDB隔离结构216(1)和第二DDB隔离结构216(2)限制了FinFET CMOS电路200的性能。
如起始于图4A所讨论的，本文公开的方面包括FinFET CMOS电路，其包括单双扩散中断和双扩散中断以提高性能。具体地，响应于使用SDB隔离结构施加的应力，P型FinFET可以实现更好的性能，而响应于使用DDB隔离结构施加的应力，N型FinFET可以实现更好的性能。
在这方面，图3A和图3B分别包括曲线图300N、图300P，示出了由示例性DDB隔离结构和SDB隔离结构隔离的示例性的十(10)纳米(nm)N型FinFET和P型FinFET的驱动电流(ID)与泄漏电流(IL)。参考曲线图300N，与采用SDB隔离结构相比，采用DDB隔离结构对应于具有更高的驱动电流(ID)与泄漏电流(IL)比的N型FinFET。例如，在特定的泄漏电流(IL)值处(线302)，与对应于SDB隔离结构的N型FinFET的较低驱动电流(ID)(箭头306)相比，对应于DDB隔离结构的N型FinFET具有较高的驱动电流(ID)(箭头304)。相反地，参考曲线图300P，在特定的泄漏电流(IL)值处(线308)，与对应于DDB隔离结构的P型FinFET的较低驱动电流(ID)(箭头312)相比，对应于SDB隔离结构的P型FinFET具有较高的驱动电流(ID)(箭头310)。驱动电流(ID)与泄漏电流(IL)比的这种差异可以部分地被归因于SDB隔离结构和DDB隔离结构之间的不同沟道应力特性。因此，在该示例中，响应于使用SDB隔离结构施加的应力，P型FinFET可以实现更好的性能，而响应于使用DDB隔离结构施加的应力，N型FinFET可以实现更好的性能。
在这方面，图4A示出了采用单扩散中断和双扩散中断以提高性能的示例性FinFETCMOS电路400的俯视图。图4B示出了FinFET CMOS电路400的截面图。在图4A和图4B中，FinFET CMOS电路400的部件用共同的元件编号表示。然而，由于俯视图和截面图之间的差异，图4A中示出的一些部件未在图4B中示出，反之亦然。
继续参考图4A和图4B，FinFET CMOS电路400包括具有P型扩散区404和N型扩散区406的半导体衬底402。第一鳍状件408(1)由对应于P型扩散区404的半导体衬底402形成。第二鳍状件408(2)由对应于N型扩散区406的半导体衬底402形成。此外，FinFET CMOS电路400包括P型FinFET410，其包括第一鳍状件408(1)，以及包括FinFET 412，其包括第二鳍状件408(2)。P型FinFET 410包括对应于源极S的源极接触414P、对应于漏极D的漏极接触416P、以及栅极418P。类似地，N型FinFET 412包括对应于源极S的源极接触414N、对应于漏极D的漏极接触416N、以及栅极418N。在该示例中，栅极418P、栅极418N对应于在P型FinFET 410和N型FinFET 412之间共用的共同栅极G。
继续参考图4A和图4B，FinFET CMOS电路400采用单扩散中断和双扩散中断，以分别将P型FinFET 410和N型FinFET 412与其他电路元件电隔离，例如，与其他P型FinFETs和N型FinFETs等电隔离。以这种方式，FinFET CMOS电路400包括在第一鳍状件408(1)中形成的第一SDB隔离结构420(1)和第二SDB隔离结构420(2)。在这方面，第一SDB隔离结构420(1)被形成为距P型FinFET 410的栅极418P的第一侧S1第一限定距离，并且第二SDB隔离结构420(2)被形成为距栅极418P的第二侧S2第一限定距离，栅极418P的第二侧S2与栅极418P的第一侧S1相对。作为非限制性示例，第一限定距离等于最小SDB距离MSD，根据对应的工艺技术，必须在SDB区和晶体管栅极之间保持该最小SDB距离MSD。在该示例中，最小SDB距离MSD近似地等于栅极间距减去栅极长度。例如，可以采用常规的10nm工艺技术来制造FinFETCMOS电路400，使得P型FinFET 410和N型FinFET 412均具有近似在十五(15)nm和二十(20)nm之间的栅极长度，而栅极间距近似地等于六十四(64)nm。因此，例如，在具有近似地等于20nm的栅极长度的常规10nm工艺技术中，最小SDB距离MSD近似地等于四十四(44)nm。此外，在该示例中，第一隔离结构420(1)和第二SDB隔离结构420(2)均与对应的非活跃栅极422(1)、非活跃栅极422(2)对齐。这样的对齐使得第一隔离结构420(1)和第二SDB隔离结构420(2)均具有近似地等于P型FinFET 410的栅极长度的宽度。FinFET CMOS电路400还包括分别与非活跃栅极422(3)、非活跃栅极422(4)对齐的第三SDB隔离结构420(3)和第四SDB隔离结构420(4)。在这方面，第三SDB隔离结构420(3)被形成为距第一SDB隔离结构420(1)的第一侧S1第一限定距离(例如，MSD)，第一SDB隔离结构420(1)的第一侧S1与第一SDB隔离结构420(1)的第二侧S2相对，P型FinFET 410的栅极418P被形成在第一SDB隔离结构420(1)的第二侧S2上。第四SDB隔离结构420(4)被形成为距第二SDB隔离结构420(2)的第二侧S2第一限定距离(例如，MSD)，第二SDB隔离结构420(2)的第二侧S2与第二SDB隔离结构420(2)的第一侧S1相对，栅极418P被形成在第二SDB隔离结构420(2)的第一侧S1上。
继续参考图4A和图4B，为了电隔离N型FinFET 412，在第二鳍状件408(2)中形成第一DDB隔离结构424(1)和第二DDB隔离结构424(2)。在这方面，第一DDB隔离结构424(1)被形成为距N型FinFET 412的栅极418N的第一侧S1第二限定距离。例如，第二限定距离等于最小DDB距离MDD。如前所述，最小DDB距离MDD近似地等于栅极间距减去栅极长度的一半。因此，例如，在具有近似地等于20nm的栅极长度的常规10nm工艺技术中，最小DDB距离MDD近似地等于五十四(54)nm。此外，第二DDB隔离结构424(2)被形成为距栅极418N的第二侧S2第二限定距离(例如，MDD)，栅极418N的第二侧S2与栅极418N的第一侧S1相对。在该示例中，第一DDB隔离结构424(1)与每个非活跃栅极422(1)、非活跃栅极422(3)的中心线对齐，而第二DDB隔离结构424(2)与每个非活跃栅极422(2)、非活跃栅极422(4)的中心线对齐。非活跃栅极422(1)、非活跃栅极422(3)彼此分隔最小SDB距离MSD，非活跃栅极422(2)、非活跃栅极422(4)也是如此。这样的对齐使得第一隔离结构424(1)和第二DDB隔离结构424(2)均具有近似地等于N型FinFET 412的一(1)个栅极长度加上最小SDB距离MSD的宽度(例如，栅极间距)。
具体参考图4B，并且如下文更详细讨论的，第一SDB隔离结构420(1)通过将第一SDB沟槽426(1)蚀刻到第一鳍状件408(1)中并且用SDB介电材料填充第一SDB沟槽426(1)而被形成。类似地，第二SDB隔离结构420(2)通过将第二SDB沟槽426(2)蚀刻到第一鳍状件408(1)中并且用SDB介电材料填充第二SDB沟槽426(2)而被形成。例如，可以使用浅沟槽隔离(STI)工艺形成第一SDB隔离结构420(1)和第二SDB隔离结构420(2)。SDB介电材料可以包括例如二氧化硅。此外，第一DDB隔离结构424(1)通过将第一DDB沟槽430(1)蚀刻到第二鳍状件408(2)中并且用DDB介电材料填充第一DDB沟槽430(1)而被形成。类似地，第二DDB隔离结构424(2)通过将第二DDB沟槽430(2)蚀刻到第二鳍状件408(2)中并且用DDB介电材料填充第二DDB沟槽430(2)而被形成。例如，可以使用深STI工艺形成第一DDB隔离结构424(1)和第二DDB隔离结构424(2)。DDB介电材料可以包括例如二氧化硅。
如上所述的通过形成第一SDB隔离结构420(1)和第二SDB隔离结构420(1)以及第一DDB隔离结构424(1)和第二DDB隔离结构424(2)以在FinFET CMOS电路400中采用单扩散区和双扩散区允许了P型FinFET 410和N型FinFET 412各自实现提高的性能而不增加面积。具体地，分别使用最小DDB距离MDD和最小SDB距离MSD形成第一SDB隔离结构420(1)和第二SDB隔离结构420(2)以及第一DDB隔离结构424(1)和第二DDB隔离结构424(2)使FinFETCMOS电路400的面积消耗最小化。此外，第一SDB隔离结构420(1)和第二SDB隔离结构420(2)以及第一DDB隔离结构424(1)和第二DDB隔离结构424(2)可以用于分别向P型FinFET 410和N型FinFET 412施加应力，这提高了FinFET CMOS电路400的性能。此外，可以使用常规工艺形成第一SDB隔离结构420(1)和第二SDB隔离结构420(2)以及第一DDB隔离结构424(1)和第二DDB隔离结构424(2)，使得FinFET CMOS电路400实现提高的性能同时避免增加的制造成本和复杂性。
在这方面，图5A至图5C示出了用于制造图4A和图4B中的FinFET CMOS电路400的示例性制造工艺500。此外，图6A至图6I提供了示出在制造工艺500的各步骤期间的FinFETCMOS电路400的截面图。结合图5A至图5C中的制造工艺500中的示例性制造步骤，将讨论图6A至图6I中的示出FinFET CMOS电路400的横截面图。
在这方面，以图5A开始的制造工艺500包括提供半导体衬底402，其包括对应于半导体衬底402的P型扩散区404的第一鳍状件408(1)和对应于半导体衬底402的N型扩散区406的第二鳍状件408(2)(框502和图6A)。框502中的提供半导体衬底402可以包括蚀刻半导体衬底402以形成对应于P型扩散区404的第一鳍状件408(1)(框504和图6A)。框502中的提供半导体衬底402还可以包括蚀刻半导体衬底402以形成对应于N型扩散区406的第二鳍状件408(2)(框506和图6A)。制造工艺500还包括在第二鳍状件408(2)中形成第一DDB隔离结构424(1)(框508和图6B)。框508中的形成第一DDB隔离结构424(1)可以包括将第一DDB沟槽430(1)蚀刻到第二鳍状件408(2)中(框510和图6B)，并且将DDB介电材料放置在第一DDB沟槽430(1)中(方框512和图6B)。制造工艺500还包括在第二鳍状件408(2)中形成第二DDB隔离结构424(2)(框514和图6B)。框514中的形成第二DDB隔离结构424(2)可以包括将第二DDB沟槽430(2)蚀刻到第二鳍状件408(2)中(框516和图6B)，并且将DDB介电材料放置在第二DDB沟槽430(2)中(方框518和图6B)。例如，如图6B所示，第一DDB隔离结构424(1)和第二DDB隔离结构424(2)可以分别对应于氧化物硬掩模602的开口600(1)、开口600(2)而被形成，在形成第一DDB隔离结构424(1)和第二DDB隔离结构424(2)之后将氧化物硬掩模602去除。
制造工艺500还包括形成包括第一鳍状件408(1)的P型FinFET 410和包括第二鳍状件408(2)的N型FinFET 412，使得N型FinFET 412的栅极418N被放置在第一DDB隔离结构424(1)和第二DDB隔离结构424(2)之间(框520和图6C至图6F)。在这方面，在框520中，形成N型FinFET 412，使得N型FinFET 412的栅极418N的第一侧S1距第一DDB隔离结构424(1)第二限定距离(例如，MDD)，并且与栅极418N的第一侧S1相对的栅极418N的第二侧S2距第二DDB隔离结构424(2)第二限定距离(例如，MDD)。此外，框520中的形成P型FinFET 410和N型FinFET 412可以包括多个步骤。例如，框520可以包括在第一鳍状件408(1)和第二鳍状件408(2)上生长栅极氧化物层604(框522和图6C)。框520还可以包括在半导体衬底402和栅极氧化物层604上放置多晶硅层606(框524和图6C)。框520还可以包括蚀刻多晶硅层606和栅极氧化物层604，使得多晶硅层606的部分留在对应于P型FinFET 410的栅极418P、N型FinFET 412的栅极418N和栅极区608(1)至608(4)的半导体衬底402和栅极氧化物层604上(框526和图6D)。框520还可以包括在多晶硅层606的每个部分的一侧上形成对应的第一间隔件610(1)至610(5)(框528和图6E)。框520还可以包括在多晶硅层606的每个部分的与对应的第一间隔件610(1)至610(5)相对的一侧上形成对应的第二间隔件612(1)至612(5)(框530和图6E)。框520还可以包括蚀刻对应于P型FinFET 410的源极S和漏极D的第一鳍状件408(1)(框532和图6F)。框520还可以包括蚀刻对应于N型FinFET 412的源极S和漏极D的第二鳍状件408(2)(框534和图6F)。此外，框502可以包括使用外延工艺在对应于P型FinFET410和N型FinFET 412的源极S和漏极D中生长源极材料和漏极材料(框536和图6F)。
制造工艺500还可以包括在第一间隔件610(1)至610(5)和第二间隔件612(1)至612(5)的外侧上放置层间介电(ILD)氧化物614(框538和图6G)。制造工艺500还包括在P型FinFET 410的栅极418P的第一侧S1上的第一鳍状件408(1)中形成第一SDB隔离结构420(1)(框540和图6H)。在这方面，框540中的第一SDB隔离结构420(1)被形成为距P型FinFET 410的栅极418P的第一侧S1第一限定距离(例如，MSD)。此外，框540可以包括将第一SDB沟槽426(1)蚀刻在半导体衬底402的第一鳍状件408(1)中(框542和图6H)，并且将SDB介电材料放置在第一SDB沟槽426(1)中(框544和图6H)。制造工艺500还包括在P型FinFET 410的栅极418P的第二侧S2上的第一鳍状件408(1)中形成第二SDB隔离结构420(2)，栅极418P的第二侧S2与栅极418P的第一侧S1相对(框546和图6H)。在这方面，框546中的第二SDB隔离结构420(2)被形成为距P型FinFET 410的栅极418P的第二侧S2第一限定距离(例如，MSD)，栅极418P的第二侧S2与栅极418P的第一侧S1相对。此外，框546可以包括将第二SDB沟槽426(2)蚀刻进入半导体衬底402的第一鳍状件408(1)中(框548和图6H)，并且将SDB介电材料放置在第二SDB沟槽426(2)中(框550和图6H)。可以完成类似的步骤以形成第三SDB隔离结构420(3)和第四SDB隔离结构420(4)。此外，在该示例中，可以根据氧化物硬掩模层618的对应的开口616(1)至616(4)形成第一SDB隔离结构420(1)、第二SDB隔离结构420(2)，第三SDB隔离结构420(3)和第四SDB隔离结构420(4)。制造工艺500可以包括用介电层620和金属层622替换多晶硅层606和栅极氧化物层604的部分，以形成栅极418P、栅极418N和非活跃栅极422(1)至422(4)(框552和图6I)。制造工艺500中列出的步骤不涉及制造其他基于FinFET的电路没有用到的附加元件，附加元件诸如附加的掩模层。以这种方式，可以制造FinFET CMOS电路400以实现如上所述的提高的性能，同时避免增加的制造成本和复杂性。
图7示出了采用单扩散中断和双扩散中断以提高性能的另一示例性FinFET CMOS电路700的俯视图。具体地，FinFET CMOS电路700建立在图4A中的FinFET CMOS电路400的元件上。以这种方式，FinFET CMOS电路700包括某些与图4A中的FinFET CMOS电路400共同的部件，这些共同的部件如图4A和图7之间的类似元件编号所示，并且因此本文将不再重新描述。
继续参考图7，FinFET CMOS电路700包括第一P型FinFET 410(1)和第二P型FinFET410(2)以及第一N型FinFET 412(1)和第二N型FinFET 412(2)，第一P型FinFET 410(1)和第二P型FinFET 410(2)包括第一鳍状件408(1)，第一N型FinFET 412(1)和第二N型FinFET412(2)包括第二鳍状件408(2)。第一P型FinFET 410(1)和第二P型FinFET 410(2)包括对应于每个源极S的相应源极接触414P(1)、414P(2)，对应于每个漏极D的相应漏极接触416P(1)、416P(2)，以及栅极418P(1)、418P(2)。类似地，第一N型FinFET 412(1)和第二N型FinFET 412(2)包括对应于每个源极S的相应源极接触414N(1)、414N(2)，对应于每个漏极D的漏极接触416N(1)、416N(2)，以及栅极418N(1)、418N(2)。在该示例中，栅极418P(1)、418N(1)对应于在第一P型FinFET 410(1)和第一N型FinFET 412(1)之间共用的共同栅极G1。类似地，栅极418P(2)、418N(2)对应于在第二P型FinFET 410(2)和第二N型FinFET 412(2)之间共用的共同栅极G2。
继续参考图7，除了第一SDB隔离结构420(1)、第二SDB隔离结构420(2)，第三SDB隔离结构420(3)和第四SDB隔离结构420(4)之外，FinFET CMOS电路700还包括被形成在第一鳍状件408(1)中的第五SDB隔离结构420(5)和第六SDB隔离结构420(6)。第五SDB隔离结构420(5)被形成为距第二P型FinFET 410(2)的栅极418P(2)的第二侧S2第一限定距离(例如，MSD)，其中第四SDB隔离结构420(4)被形成为距栅极418P(2)的第一侧S1第一限定距离(例如，MSD)，栅极418P(2)的第一侧S1与栅极418P(2)的第二侧S2相对。第六SDB隔离结构420(6)被形成为距第五SDB隔离结构420(5)的第二侧S2第一限定距离(例如，MSD)，第五SDB隔离结构420(5)的第二侧S2与第五SDB隔离结构420(5)的第一侧S1相对，在第五SDB隔离结构420(5)的第一侧S1上形成有栅极418P(2)。以这种方式，第二SDB隔离结构420(2)和第四SDB隔离结构420(4)将第一P型FinFET 410(1)和第二P型FinFET 410(2)电隔离，而第五SDB隔离结构420(5)和第六SDB隔离结构420(6)将第二P型FinFET 410(2)和可以被包括在P型扩散区404中的FinFET CMOS电路700中的其他元件电隔离。
继续参考图7，除了第一DDB隔离结构424(1)、第二DDB隔离结构424(2)之外，在第二鳍状件408(2)中还形成第三DDB隔离结构424(3)。第三DDB隔离结构424(3)被形成为距第二N型FinFET 412(2)的栅极418N(2)的第二侧S2第二限定距离(例如，MDD)，其中第二DDB隔离结构424(2)被形成为距栅极418N(2)的第一侧S1第二限定距离(例如，MDD)，栅极418N(2)的第一侧S1与栅极418N(2)的第二侧S2相对。以这种方式，第二DDB隔离结构424(2)将第一N型FinFET 412(1)和第二N型FinFET 412(2)电隔离，而第三DDB隔离结构424(3)将第二N型隔离结构FinFET 412(2)和可以被包括在N型扩散区406中的FinFET CMOS电路700中的其他元件电隔离。
通过采用上述元件，FinFET CMOS电路700可以是用于多种类型的电路的基础。作为非限制性示例，FinFET CMOS电路700可以被用作环形振荡器。具体地，FinFET CMOS电路700可以作为环形振荡器起作用的一种方式是通过将第一P型FinFET 410(1)的输出耦合到第二P型FinFET 410(2)的输入，并且通过将第一N型FinFET 412(1)的输出耦合到第二N型FinFET 412(2)的输入。附加的P型FinFET 410和N型FinFET 412连同附加的SDB隔离结构420和DDB隔离结构424可以被添加到FinFET CMOS电路700中，以产生更大的环形振荡器。以这种方式，在FinFET CMOS电路700中采用混合扩散区提供了可以实现提高的性能和最小化的面积、同时还避免增加的制造成本和复杂性的环形振荡器。
根据本文公开的方面的、采用单扩散中断和双扩散中断以提高性能的FinFETCMOS电路可以被提供在任何基于处理器的设备中或被集成到任何基于处理器的设备中。示例包括但不限于机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板计算机、平板电话、服务器、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器和车辆。
在这方面，图8示出了可以采用图4A、图4B所示的FinFET CMOS电路400和/或图7所示的FinFET CMOS电路700的基于处理器的系统800的示例。在该示例中，基于处理器的系统800包括一个或多个中央处理单元(CPUs)802，每个中央处理单元802包括一个或多个处理器804。(多个)CPU 802可以具有被耦合到处理器804用于快速访问临时存储的数据的高速缓冲存储器806。(多个)CPU 802被耦合到系统总线808并且可以将基于处理器的系统800中包括的主设备和从设备相互耦合。众所周知，(多个)CPU 802通过在系统总线808上交换地址、控制和数据信息来与这些其他设备通信。例如，(多个)CPU 802可以将总线事务请求传送到作为从设备的示例的存储器控制器810。尽管在图8中未示出，但是可以提供多个系统总线808，其中每个系统总线808构成不同的构造。
其他主设备和从设备可以被连接到系统总线808。如图8所示，作为示例，这些设备可以包括存储系统812、一个或多个输入设备814、一个或多个输出设备816、一个或多个网络接口设备818和一个或多个显示控制器820。(多个)输入设备814可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(多个)输出设备816可以包括任何类型的输出设备，包括但不限于音频、视频、其他可视指示器等。(多个)网络接口设备818可以是被配置为允许将数据交换给网络822和交换来自网络822的数据的任何设备。网络822可以是任何类型的网络，包括但不限于，有线网络或无线网络、私人网络或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网、以及互联网。(多个)网络接口设备818可以被配置为支持期望的任何类型的通信协议。存储器系统812可以包括一个或多个存储器单元824(0)至存储器单元824(M)。
(多个)CPU 802还可以被配置为通过系统总线808访问(多个)显示控制器820，以控制被发送到一个或多个显示器826的信息。(多个)显示控制器820将信息发送到(多个)显示器826，该信息将经由一个或多个视频处理器828而被显示，一个或多个视频处理器828将待显示的信息处理成适用于(多个)显示器826的格式。(多个)显示器826可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
本领域的技术人员还应理解：结合本文中公开的方面描述的各种说明性逻辑块、模块、电路和算法可以被实现为电子硬件、存储于存储器中或另外的计算机可读媒介中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的主设备和从设备可以被用在任何电路、硬件部件、集成电路(IC)或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上文已经对各种说明性的部件、块、模块、电路和步骤的功能方面进行了总体描述。如何实现这样的功能取决于被施加在整个系统上的特定应用、设计选择和/或设计限制。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这种实现决策不应当被解释为导致脱离本公开的范围。
可以使用以下来实现或执行结合本文中公开的方面所描述的各种说明性逻辑块、模块和电路：处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程的逻辑器件、分立栅极或晶体管逻辑、分立硬件部件或被设计为执行本文所描述的功能的以上的任何组合。处理器可以是微处理器，但是在备选方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、结合DSP内核的一个或多个微处理器，或任何其他这样的配置)。
本文所公开的方面可以被实现于硬件中和被存储在硬件中的指令中，该指令可以存在于例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM或本领域中已知的任何其他形式的计算机可读介质。示例性存储介质被耦合到处理器，使得处理器可以从存储介质读取信息和将信息写入存储介质。在备选方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以存在于ASIC中。ASIC可以存在于远程站中。在备选方案中，处理器和存储介质可以作为分立部件存在于远程站、基站或服务器中。
还应当注意，描述本文中的任何示例性方面中描述的操作步骤，以提供示例和讨论。所描述的操作可以以除所示序列之外的许多不同序列来执行。此外，在单个操作步骤中描述的操作实际上可以在许多不同的步骤中被执行。此外，可以组合示例性方面中讨论的一个或多个操作步骤。应当理解，可以对流程图中所示的操作步骤进行许多不同的修改，这对于本领域技术人员来说是非常明显的。本领域技术人员还将理解：可以使用各种不同的技术和工艺中的任何一种来表示信息和信号。例如，在整个以上描述中可以提及的数据、指令、命令、信息、信号、比特、符号和芯片可以由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或以上任何组合来表示。
提供先前对本公开的描述，以使本领域的技术人员能够制造或使用本公开。对于本领域技术人员来说，对本公开的各种修改是非常明显的，并且在不脱离本公开的精神或范围的情况下，本文中限定的总原理可以被应用到其他变型。因此，本公开不旨在受限于本文所描述的示例和设计，而是与符合本文公开的原理和新特征的最宽范围一致。

Claims (23)

1.一种鳍式场效应晶体管(FinFET)互补金属氧化物半导体(CMOS)电路，包括：
半导体衬底；
P型FinFET，包括由所述半导体衬底形成的第一鳍状件并且对应于P型半导体材料(P型)扩散区；
N型FinFET，包括由所述半导体衬底形成的第二鳍状件并且对应于N型半导体材料(N型)扩散区；
第一单扩散中断(SDB)隔离结构，形成在所述P型FinFET的栅极的第一侧上的所述第一鳍状件中；
第二SDB隔离结构，形成在与所述P型FinFET的所述栅极的所述第一侧相对的所述P型FinFET的所述栅极的第二侧上的所述第一鳍状件中；
第一双扩散中断(DDB)隔离结构，形成在所述N型FinFET的栅极的第一侧上的所述第二鳍状件中；以及
第二DDB隔离结构，形成在与所述N型FinFET的所述栅极的所述第一侧相对的所述N型FinFET的所述栅极的第二侧上的所述第二鳍状件中。
2.根据权利要求1所述的FinFET CMOS电路，其中：
所述第一SDB隔离结构被形成在距所述P型FinFET的所述栅极的所述第一侧第一限定距离的所述第一鳍状件中；
所述第二SDB隔离结构被形成在距所述P型FinFET的所述栅极的所述第二侧所述第一限定距离的所述第一鳍状件中；
所述第一DDB隔离结构被形成在距所述N型FinFET的所述栅极的所述第一侧第二限定距离的所述第二鳍状件中，其中所述第二限定距离与所述第一限定距离不同；以及
所述第二DDB隔离结构被形成在距所述N型FinFET的所述栅极的所述第二侧所述第二限定距离的所述第二鳍状件中。
3.根据权利要求2所述的FinFET CMOS电路，其中：
所述第一限定距离包括最小SDB距离；以及
所述第二限定距离包括最小DDB距离。
4.根据权利要求3所述的FinFET CMOS电路，其中：
所述P型FinFET的栅极长度近似地等于二十(20)nm；
以及
所述N型FinFET的栅极长度近似地等于20nm。
5.根据权利要求4所述的FinFET CMOS电路，其中：
所述第一限定距离包括近似地等于四十四(44)纳米(nm)的所述最小SDB距离；以及
所述第二限定距离包括近似地等于五十四(54)nm的所述最小DDB距离。
6.根据权利要求1所述的FinFET CMOS电路，其中：
所述第一SDB隔离结构包括：
被蚀刻在所述第一鳍状件中的第一SDB沟槽；和
被放置在所述第一SDB沟槽中的SDB介电材料；以及
所述第二SDB隔离结构包括：
被蚀刻在所述第一鳍状件中的第二SDB沟槽；和
被放置在所述第二SDB沟槽中的所述SDB介电材料。
7.根据权利要求6所述的FinFET CMOS电路，其中被放置在所述第一SDB沟槽和所述第二SDB沟槽中的所述SDB介电材料包括二氧化硅。
8.根据权利要求1所述的FinFET CMOS电路，其中：
所述第一DDB隔离结构包括：
被蚀刻在所述第二鳍状件中的第一DDB沟槽；和
被放置在所述第一DDB沟槽中的DDB介电材料；以及
所述第二DDB隔离结构包括：
被蚀刻在所述第二鳍状件中的第二DDB沟槽；和
被放置在所述第二DDB沟槽中的所述DDB介电材料。
9.根据权利要求8所述的FinFET CMOS电路，其中被放置在所述第一DDB沟槽和所述第二DDB沟槽中的所述DDB介电材料包括二氧化硅。
10.根据权利要求1所述的FinFET CMOS电路，其中所述第一SDB隔离结构和所述第二SDB隔离结构均具有近似地等于所述P型FinFET的栅极长度的宽度。
11.根据权利要求10所述的FinFET CMOS电路，其中所述第一DDB隔离结构和所述第二DDB隔离结构均具有近似地等于所述FinFET CMOS电路的栅极间距的宽度。
12.根据权利要求1所述的FinFET CMOS电路，还包括：
第三SDB隔离结构，形成在与所述第一SDB隔离结构的第二侧相对的所述第一SDB隔离结构的第一侧上的所述第一鳍状件中，所述P型FinFET的所述栅极被形成在所述第一SDB隔离结构上；以及
第四SDB隔离结构，形成在与所述第二SDB隔离结构的第一侧相对的所述第二SDB隔离结构的第二侧上的所述第一鳍状件中，所述P型FinFET的所述栅极被形成在所述第二SDB隔离结构上。
13.根据权利要求12所述的FinFET CMOS电路，还包括：
包括所述第一鳍状件的第二P型FinFET；
包括所述第二鳍状件的第二N型FinFET；
第五SDB隔离结构，形成在所述第二P型FinFET的栅极的第二侧上的所述第一鳍状件中，其中所述第四SDB隔离结构在与所述第二P型FinFET的所述栅极的所述第二侧相对的所述第二P型FinFET的所述栅极的第一侧上；
第六SDB隔离结构，形成在与所述第五SDB隔离结构的第一侧相对的所述第五SDB隔离结构的第二侧上的所述第一鳍状件中，所述第二P型FinFET的所述栅极被形成在所述第五SDB隔离结构上；以及
第三DDB隔离结构，形成在所述第二N型FinFET的栅极的所述第二侧上的所述第二鳍状件中，其中所述第二DDB隔离结构在与所述第二N型FinFET的所述栅极的所述第二侧相对的所述第二N型FinFET的所述栅极的所述第一侧上。
14.根据权利要求1所述的FinFET CMOS电路，被集成到集成电路(IC)中。
15.根据权利要求1所述的FinFET CMOS电路，被集成到从包括以下的组中选择的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；移动电话；蜂窝电话；智能电话；平板计算机；平板电话；服务器；计算机；便携式计算机；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；以及车辆。
16.一种制造具有单扩散中断和双扩散中断的鳍式场效应晶体管(FinFET)互补金属氧化物半导体(CMOS)电路的方法，包括：
提供半导体衬底，所述半导体衬底包括：对应于所述半导体衬底的P型半导体材料(P型)扩散区的第一鳍状件，以及对应于所述半导体衬底的N型半导体材料(N型)扩散区的第二鳍状件；
在所述第二鳍状件中形成第一双扩散中断(DDB)隔离结构；
在所述第二鳍状件中形成第二DDB隔离结构；
形成包括所述第一鳍状件的P型FinFET和包括所述第二鳍状件的N型FinFET，使得所述N型FinFET的栅极被放置在所述第一DDB隔离结构和所述第二DDB隔离结构之间；
在所述P型FinFET的栅极的第一侧上的所述第一鳍状件中形成第一单扩散中断(SDB)隔离结构；以及
在与所述P型FinFET的所述栅极的所述第一侧相对的所述P型FinFET的所述栅极的第二侧上的所述第一鳍状件中形成第二SDB隔离结构。
17.根据权利要求16所述的方法，其中：
形成所述P型FinFET和所述N型FinFET包括形成所述P型FinFET和所述N型FinFET，使得所述N型FinFET的所述栅极的第一侧距所述第一DDB隔离结构第二限定距离，并且与所述N型FinFET的所述栅极的所述第一侧相对的所述N型FinFET的所述栅极的第二侧距所述第二DDB隔离结构所述第二限定距离；
形成所述第一SDB隔离结构包括在距所述P型FinFET的所述栅极的所述第一侧第一限定距离的所述第一鳍状件中形成所述第一SDB隔离结构；以及
形成所述第二SDB隔离结构包括在距与所述P型FinFET的所述栅极的所述第一侧相对的所述P型FinFET的所述栅极的所述第二侧所述第一限定距离的所述第一鳍状件中形成所述第二SDB隔离结构。
18.根据权利要求16所述的方法，其中：
形成所述第一SDB隔离结构包括：
将第一SDB沟槽蚀刻到所述第一鳍状件中；和
将SDB介电材料放置在所述第一SDB沟槽中；以及
形成所述第二SDB隔离结构包括：
将第二SDB沟槽蚀刻到所述第一鳍状件中；和
将所述SDB介电材料放置在所述第二SDB沟槽中。
19.根据权利要求18所述的方法，其中：
将所述SDB介电材料放置在所述第一SDB沟槽中包括将二氧化硅放置在所述第一SDB沟槽中；以及
将所述SDB介电材料放置在所述第二SDB沟槽中包括将二氧化硅放置在所述第二SDB沟槽中。
20.根据权利要求16所述的方法，其中：
形成所述第一DDB隔离结构包括：
将第一DDB沟槽蚀刻到所述第二鳍状件中；以及
将DDB介电材料放置在所述第一DDB沟槽中；以及
形成所述第二DDB隔离结构包括：
将第二DDB沟槽蚀刻到所述第二鳍状件中；以及
将所述DDB介电材料放置在所述第二DDB沟槽中。
21.根据权利要求20所述的方法，其中：
将所述DDB介电材料放置在所述第一DDB沟槽中包括将二氧化硅放置在所述第一DDB沟槽中；以及
将所述DDB介电材料放置在所述第二DDB沟槽中包括将二氧化硅放置在所述第二DDB沟槽中。
22.根据权利要求16所述的方法，其中提供所述半导体衬底包括：
蚀刻所述半导体衬底以形成对应于所述P型扩散区的所述第一鳍状件；
蚀刻所述半导体衬底以形成对应于所述N型扩散区的所述第二鳍状件。
23.根据权利要求16所述的方法，其中形成所述P型FinFET和所述N型FinFET包括：
在所述第一鳍状件和所述第二鳍状件上生长栅极氧化物层；
将多晶硅层放置在所述半导体衬底和所述栅极氧化物层上；
蚀刻所述多晶硅层和所述栅极氧化物层，使得所述多晶硅层的部分留在对应于所述P型FinFET的所述栅极、所述N型FinFET的所述栅极以及多个栅极区的所述半导体衬底和所述栅极氧化物层上；
在所述多晶硅层的每个部分的一侧上形成对应的第一间隔件；
在与所述对应的第一间隔件相对的所述多晶硅层的每个部分的一侧上形成对应的第二间隔件；
蚀刻对应于所述P型FinFET的源极和漏极的所述第一鳍状件；
蚀刻对应于所述N型FinFET的源极和漏极的所述第二鳍状件；以及
使用外延工艺在对应于所述P型FinFET和所述N型FinFET的所述源极和所述漏极中生长源极材料和漏极材料。
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