WO2017149983A1 - 半導体装置、電子モジュール、電子機器、および半導体装置の製造方法 - Google Patents

半導体装置、電子モジュール、電子機器、および半導体装置の製造方法 Download PDF

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浩永 安川
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present disclosure relates to a semiconductor device, an electronic module, an electronic device, and a method for manufacturing the semiconductor device.
  • SoC System on a Chip
  • Patent Document 1 a plurality of electronic components are mounted on a substrate, electrically connected by wire bonding, and then sealed with a mold resin, thereby reducing the size of the semiconductor device SiP (System in Package) technology has been proposed.
  • Patent Document 2 proposes a component-embedded substrate in which an electronic component is embedded in an organic substrate and an electrical connection from the electronic component to the surface of the organic substrate is formed by a connection via.
  • the present disclosure proposes a more miniaturized semiconductor device, an electronic module including the semiconductor device, an electronic device including the semiconductor device, and a method for manufacturing the semiconductor device.
  • a multilayer wiring board having an external connection terminal provided on one surface, and a plurality of active layers provided in a stacked manner inside the multilayer wiring board and connected to the external connection terminal via a connection via.
  • a plurality of active components the first active component provided on the other surface facing the one surface, and the one active surface provided on the one surface side relative to the first active component.
  • a second active component having a planar area smaller than that of the first active component.
  • a multilayer wiring board provided with an external connection terminal on one surface, and a plurality of layers provided inside the multilayer wiring board and connected to the external connection terminal via a connection via A plurality of active components provided in the semiconductor device, the first active component provided on the other surface side facing the one surface, and the first active component.
  • an electronic module including a second active component that is provided on the one side of the active component and smaller than the first active component.
  • a multilayer wiring board provided with an external connection terminal on one surface, and a plurality of layers provided inside the multilayer wiring board and connected to the external connection terminal via a connection via A plurality of active components provided in the semiconductor device, the first active component provided on the other surface side facing the one surface, and the first active component.
  • an electronic apparatus including a second active component provided on the one surface side of the active component and smaller than the first active component.
  • a plurality of active components are stacked on the support substrate while being embedded with an insulating resin to form a multilayer wiring board, and connection vias connected to each of the plurality of active components are formed. And a step of forming an electrode pad connected to the connection via on the surface of the multilayer wiring board; and a step of forming an external connection terminal on the electrode pad.
  • a semiconductor comprising: a first active component laminated on a support substrate side; and a second active component laminated on a surface side on which the external connection terminal is formed and having a larger plane area than the first active component
  • the utilization efficiency of the internal space of the semiconductor device can be improved.
  • FIG. 2 is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. It is sectional drawing which shows typically the cross-section of the semiconductor device which concerns on a comparative example.
  • FIG. 6 is a top projection view of the semiconductor device according to the first embodiment of the present disclosure when viewed in plan from the thickness direction. It is an upper surface projection figure at the time of planarly viewing the semiconductor device concerning a comparative example from the thickness direction.
  • 4 is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to a first development example of the embodiment.
  • FIG. 4 is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to a second development example of the embodiment.
  • FIG. It is typical sectional drawing explaining each process of forming a rewiring layer in the 1st active component. It is typical sectional drawing explaining each process of forming a rewiring layer in the 1st active component. It is typical sectional drawing explaining each process of forming a rewiring layer in the 1st active component. It is typical sectional drawing explaining each process of forming a rewiring layer in the 1st active component. It is typical sectional drawing explaining each process of forming a rewiring layer in the 1st active component. It is typical sectional drawing explaining each process of forming a rewiring layer in the 1st active component.
  • FIG. 14 is a perspective view illustrating an external appearance example of an electronic apparatus according to a third embodiment of the present disclosure.
  • FIG. It is a block diagram which shows the structure of the electronic device which concerns on the same embodiment.
  • FIG. 1 is a cross-sectional view schematically showing a cross-sectional structure of the semiconductor device according to the present embodiment.
  • the semiconductor device 1 includes an external connection terminal 48 provided on one surface, and a first active component 12 and a second active component 22 that are built in the semiconductor device 1 in a stacked state.
  • the semiconductor device 1 is configured by a multilayer wiring board in which interlayer insulating films 32, 33, 34, 35, and 36 are stacked, and protective layers 31 and 37 are provided on the surface of the semiconductor device 1.
  • the semiconductor device 1 includes the protective layer 37, the interlayer insulating film 36, the interlayer insulating film 35, the interlayer insulating film 34, the interlayer insulating film 33, the interlayer insulating film 32, and the like from one surface side where the external connection terminal 48 is provided. And a multilayer wiring board laminated in the order of the protective layer 31.
  • the interlayer insulating films 32, 33, 34, 35, and 36 are main members of the multilayer wiring board constituting the semiconductor device 1, and the first active component 12 and the second active component 22 embedded in each interlayer insulating film. And the metal wiring are electrically insulated from each other.
  • the interlayer insulating films 32, 33, 34, 35, and 36 are formed of an insulating organic resin.
  • an epoxy resin, a polyimide resin, a modified polyphenylene ether (PPE) resin, a phenol resin, or polytetrafluoroethylene (PolyTetraFluoroEthrene) is used.
  • PTFE PTFE
  • silicon resin silicon resin
  • polybutadiene resin polyester resin
  • melamine resin melamine resin
  • urea resin polyphenylene sulfide (PPS) resin
  • polyphenylene oxide Polyphenylene Oxide: PPO
  • these organic resins may be used individually by 1 type, and may be used by mixing or reacting multiple types.
  • the interlayer insulating films 32, 33, 34, 35, and 36 may contain a reinforcing material such as an inorganic filler or glass fiber in order to improve strength or insulation.
  • the protective layers 31 and 37 are provided in regions other than the contacts for electrical connection on both surfaces of the semiconductor device 1 in order to protect the semiconductor device 1 from the external environment. Specifically, the protective layers 31 and 37 are provided in regions other than the region where the external connection terminal 48 is provided, on both surfaces of the semiconductor device 1.
  • the protective layers 31 and 37 may be formed of, for example, a solder resist.
  • the external connection terminal 48 is electrically connected to the first active component 12 and the second active component 22 incorporated in the semiconductor device 1, and externally connected to the first active component 12 and the second active component 22. Functions as an input / output terminal.
  • the external connection terminal 48 is a solder ball constituting a BGA (Ball Grid Array), a Cu core solder ball for three-dimensional mounting such as a POP (Package On Package), a Cu pillar bump with solder on a columnar copper, or The electrode terminal etc. which comprise LGA (Land Grid Array) may be sufficient.
  • the first active component 12 is electrically connected to the external connection terminal 48 via the terminal 13, the rewiring layer 14, the contact via 15, the wiring layer 16, the connection via 17, the wiring layer 26, the contact via 45, and the electrode pad 47. Connected to. Further, the first active component 12 is bonded to the interlayer insulating film 32 by the adhesive layer 11 with the surface provided with the circuit or terminal facing the surface provided with the external connection terminal 48 (downward in FIG. 1). is doing.
  • the first active component 12 is an active component built in the semiconductor device 1, and is provided on the interlayer insulating film 33 on the other surface side facing the one surface on which the external connection terminal 48 of the semiconductor device 1 is provided. .
  • the first active component 12 is a component that performs an active operation such as amplification or rectification of supplied power.
  • an arithmetic processing element such as an MPU (Micro Processing Unit), PMIC (Power Management Integrated Circuit).
  • an integrated circuit element such as an authentication chip, and a storage element such as an SDRAM (Synchronous Random Access Memory) and a flash memory.
  • the terminal 13 is an electrode or the like that performs input / output to / from the first active component 12, and is formed of, for example, a metal such as aluminum (Al). Further, the terminal 13 is connected to the rewiring layer 14.
  • the rewiring layer 14 is a metal wiring routed from the terminal 13 for proper electrical connection with the wiring layer 16.
  • the rewiring layer 14 may be formed of a metal such as copper (Cu), for example.
  • a land that is a connection portion with the contact via 15 is formed in the rewiring layer 14. As a result, the contact via 15 can form an electrical connection with the land of the redistribution layer 14 that is relatively larger in size than the fine terminal 13, so that the contact via 15 can be formed more easily. .
  • the adhesive layer 11 fixes the first active component 12 by bonding the first active component 12 and the interlayer insulating film 32.
  • the adhesive layer 11 may be an adhesive layer containing an ultraviolet curable resin or a thermosetting resin, and may be a die attach film, for example.
  • the contact via 15 is provided through the interlayer insulating film 33 and electrically connects the rewiring layer 14 and the wiring layer 16.
  • the contact via 15 may be formed of a metal such as Cu, for example.
  • the wiring layer 16 is provided in the interlayer insulating film 34 and electrically connects the contact via 15 and the connection via 17.
  • the wiring layer 16 may be formed of a metal such as Cu, for example.
  • the wiring layer 16 may be extended between the first active component 12 and the second active component 22. Specifically, the wiring layer 16 is extended to a region where the first active component 12 and the second active component 22 are overlapped when the semiconductor device 1 is viewed in plan from the thickness direction. Also good. According to this, the wiring layer 16 can function as an electromagnetic shield that prevents an electromagnetic field from flowing between the first active component 12 and the second active component 22. Therefore, according to such a wiring layer 16, it is possible to prevent unnecessary radiation emitted from one of the first active component 12 and the second active component 22 from entering the other active component as noise. it can. In particular, when one of the first active component 12 and the second active component 22 is a PMIC or the like that easily generates noise, it is preferable that the wiring layer 16 functions as an electromagnetic shield.
  • connection via 17 is provided through the interlayer insulating films 34 and 35 and electrically connects the wiring layer 16 and the wiring layer 26.
  • the connection via 17 may be formed of a metal such as Cu, for example.
  • the connection via 17 is formed at the same time as the wiring layer 26, the connection via 17 is formed as a so-called conformal via in which the inside of the via is not buried.
  • connection via 17 is provided in a projection region in the stacking direction of the first active component 12 so as to be separated from the second active component 22 in order to ensure insulation from the second active component 22.
  • the distance between the connection via 17 and the second active component 22 may be 100 ⁇ m, for example.
  • the connection via 17 can be formed in the semiconductor device 1 in an efficient arrangement, the semiconductor device 1 can be reduced in size.
  • the connection via 17 may be provided perpendicular to the substrate surface of the multilayer wiring board that constitutes the semiconductor device 1. In such a case, since the connection via 17 can shorten the wiring length from the first active component 12 to the external connection terminal 48, loss due to parasitic capacitance and resistance variation in the transmission line can be reduced.
  • the wiring layer 26 is provided in the interlayer insulating film 36 and electrically connects the connection via 17 and the contact via 45.
  • the wiring layer 26 may be formed of a metal such as Cu, for example.
  • the contact via 45 is provided through the interlayer insulating film 36 and electrically connects the wiring layer 26 and the electrode pad 47.
  • the contact via 45 may be formed of a metal such as Cu, for example.
  • the electrode pad 47 is provided in the opening of the protective layer 37 and electrically connects the contact via 45 and the external connection terminal 48.
  • the electrode pad 47 is formed of a metal such as copper (Cu), for example.
  • the surface of the electrode pad 47 may be formed with a metal such as nickel (Ni) and gold (Au).
  • the electrode pad 47 may be formed of a single layer or may be formed of a multilayer structure having a plurality of layers.
  • the second active component 22 is electrically connected to the external connection terminal 48 through the terminal 23, the rewiring layer 24, the contact via 25, the wiring layer 26, the contact via (not shown), and the electrode pad 47.
  • the second active component 22 is bonded to the interlayer insulating film 34 with the adhesive layer 21 with the surface provided with the circuit or terminal facing the surface provided with the external connection terminal 48 (downward in FIG. 1). is doing.
  • the second active component 22 is an active component built in the semiconductor device 1 and is provided on the interlayer insulating film 35 on the surface side where the external connection terminal 48 of the semiconductor device 2 is provided. Similar to the first active component 12, the second active component 22 is a component that performs active operations such as amplification or rectification of supplied power. Specifically, an arithmetic processing element such as an MPU, a PMIC, It may be an integrated circuit element such as an authentication chip, and a storage element such as an SDRAM and a flash memory.
  • the semiconductor device 1 can function as an arithmetic processing device that executes predetermined information processing.
  • the second active component 22 is an active component having a smaller planar area than the first active component 12, and is provided in a projection region in the stacking direction of the first active component 12. According to this, the semiconductor device 1 can stack a plurality of active components inside in an efficient arrangement.
  • the terminal 23 is an electrode or the like for performing input / output to / from the second active component 22, and is formed of, for example, a metal such as Al. Further, the terminal 23 is connected to the rewiring layer 24.
  • the rewiring layer 24 is a metal wiring routed from the terminal 23 for proper electrical connection with the wiring layer 26.
  • the rewiring layer 24 may be formed of a metal such as Cu.
  • a land that is a connection portion with the contact via 25 is formed in the rewiring layer 24, a land that is a connection portion with the contact via 25 is formed. As a result, the contact via 25 can form an electrical connection with the land of the redistribution layer 24 that is relatively larger in size than the fine terminal 23, so that the contact via 25 can be formed more easily. .
  • the adhesive layer 21 fixes the second active component 22 by bonding the second active component 22 and the interlayer insulating film 34.
  • the adhesive layer 21 may be an adhesive layer containing an ultraviolet curable resin or a thermosetting resin, and may be a die attach film, for example.
  • the contact via 25 is provided through the interlayer insulating film 35 and electrically connects the rewiring layer 24 and the wiring layer 26.
  • the contact via 25 may be formed of a metal such as Cu, for example.
  • the wiring layer 26 is provided on the interlayer insulating film 36.
  • the wiring layer 26 may be formed of a metal such as Cu, for example.
  • the wiring layer 26 and the electrode pad 47 are electrically connected by a contact via (not shown).
  • the second active component 22 having a smaller planar area is provided on the external connection terminal 48 side than the first active component 12.
  • the connection via 17 that electrically connects the first active component 12 to the external connection terminal 48 and the second active component 22 in the projection region in the stacking direction of the first active component 12. And can be provided. Therefore, according to the semiconductor device 1, since a plurality of active components can be stacked in an efficient arrangement, the semiconductor device 1 can be further reduced in size and thickness.
  • FIG. 2 is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to a comparative example.
  • the positional relationship between the first active component 12 and the second active component 22 is reversed from that of the semiconductor device 1 according to the present embodiment.
  • the first active component 12 is provided in the interlayer insulating film 35 on one surface side where the external connection terminal 48 is provided, and the external connection terminal 48 is provided.
  • the second active component 22 is provided on the interlayer insulating film 33 on the other surface side facing the one surface. That is, in the semiconductor device 2 according to the comparative example 2, the active component provided on the one surface side where the external connection terminal 48 is provided is the other side facing the one surface provided with the external connection terminal 48.
  • the plane area is larger than that of the active component provided on the surface side.
  • connection via 17 that electrically connects the second active component 22 and the external connection terminal 48 cannot be provided in the projection region in the stacking direction of the first active component 12. Therefore, in the semiconductor device 2 according to the comparative example, the connection via 17 is provided apart from the first active component 12.
  • the size of the first active component 12 is 4 mm square
  • the number of terminals 13 is 44
  • the size of the second active component 22 is 2 mm square
  • the number of terminals 23 is 12
  • the sizes of the semiconductor device 1 according to the embodiment and the semiconductor device 2 according to the comparative example were compared in plan view.
  • the results are shown in FIGS. 3 is a top plan view when the semiconductor device 1 according to the present embodiment is viewed in plan from the thickness direction
  • FIG. 4 is a top plan view when the semiconductor device 2 according to the comparative example is viewed in plan from the thickness direction. It is.
  • connection via 17 is provided at a position separated from the outer periphery of the second active component 22 by 100 ⁇ m. Therefore, the contact via 45 connected to the connection via 17 is provided inside the outer periphery of the first active component 12. Therefore, the size of the semiconductor device 1 according to the present embodiment in plan view is 4.4 mm square with a margin of 0.2 mm from the outer periphery of the first active component 12.
  • the connection via 17 is provided at a position 100 ⁇ m apart from the outer periphery of the first active component 12, bypassing the first active component 12. Therefore, in the semiconductor device 2 according to the comparative example, the size in plan view needs to be larger by 0.2 mm than the connection via 17 provided on the outer periphery of 100 ⁇ m from the first active component 12. . Accordingly, when the diameter of the connection via 17 is 200 ⁇ m, the size in plan view of the semiconductor device 2 according to the comparative example is 5.0 mm square.
  • the semiconductor device 2 according to the comparative example in which the first active component 12 and the second active component 22 having the same size are used is used.
  • the size of the semiconductor device in plan view can be reduced.
  • FIG. 5A is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to a first development example.
  • FIG. 5B is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to a second development example.
  • the semiconductor device 1A according to the first development example is on the other surface side facing the one surface on which the external connection terminal 48 is provided with respect to the semiconductor device 1 shown in FIG.
  • the wiring layer 56, the contact via 55, the bump terminal 57, the interlayer insulating film 51, and the protective layer 52 are different. That is, the semiconductor device 1A according to the first development example has an external electronic component or the like on the other surface opposite to the one surface provided with the external connection terminals 48 with respect to the semiconductor device 1 shown in FIG. The difference is that a bump terminal 57 for inputting and outputting is provided.
  • Other configurations are substantially the same as those of the semiconductor device 1 shown in FIG. 1, and thus description thereof is omitted here.
  • the interlayer insulating film 51 electrically insulates the wiring layer 56 and the contact via 55 embedded in each interlayer insulating film, like the interlayer insulating films 32, 33, 34, 35, and 36.
  • the interlayer insulating film 51 is formed of an insulating organic resin.
  • the interlayer insulating film 51 can be formed using, for example, the same organic resin as the interlayer insulating films 32, 33, 34, 35, and 36.
  • the wiring layer 56 is formed of, for example, a metal such as Cu and is provided on the interlayer insulating film 32.
  • the wiring layer 56 electrically connects the first active component 12 or the wiring layer 16 to the contact via 55 through a contact via (not shown).
  • the contact via 55 is provided through the interlayer insulating film 51 and electrically connects the wiring layer 26 and the electrode pad 47.
  • the contact via 55 may be formed of a metal such as Cu, for example.
  • the bump terminal 57 is provided in the interlayer insulating film 51 and electrically connects the contact via 55 and an external electronic component.
  • the bump terminal 57 is made of a metal such as Cu, for example. Further, a metal such as nickel (Ni) and gold (Au) may be formed on the surface of the bump terminal 57.
  • the bump terminal 57 may be formed of a single layer or may be formed of a multilayer structure having a plurality of layers.
  • the protective layer 52 is provided in a region other than the contact point for electrical connection of the semiconductor device 1A in order to protect the semiconductor device 1A from the external environment. Specifically, the protective layer 52 is provided on the surface of the semiconductor device 1A by providing an opening through which the bump terminal 57 is exposed.
  • the protective layer 52 may be, for example, a solder resist.
  • an electrical connection with an external electronic component or the like can be formed by the bump terminals 57 provided on the surface of the semiconductor device 1A. Therefore, the semiconductor device 1A according to the first development example can accept input / output from an external electronic component or the like from the other surface side facing the one surface on which the external connection terminal 48 is provided.
  • external electronic components electrically connected to the bump terminals 57 include, for example, sensors such as an image sensor, passive components such as resistors, transformers and capacitors, and MEMS. (Micro Electro Mechanical Systems) may be used.
  • the semiconductor device 1B according to the second development example is different from the semiconductor device 1 shown in FIG. 1 in that a third active component 22B is further incorporated.
  • the third active component 22 ⁇ / b> B is connected to the external connection terminal 48 via the terminal 23 ⁇ / b> B, the rewiring layer 24 ⁇ / b> B, the contact via 25 ⁇ / b> B, the wiring layer 26 ⁇ / b> B, the contact via (not shown), and the electrode pad 47. And is electrically connected. Further, the third active component 22B is bonded to the interlayer insulating film 34 with the adhesive layer 21B with the surface on which the circuit or terminal is provided facing toward the surface on which the external connection terminal 48 is provided (downward in FIG. 5B). is doing.
  • the terminal 23B is substantially the same as the terminal 23
  • the rewiring layer 24B is substantially the same as the rewiring layer 24
  • the contact via 25B is substantially the same as the contact via 25
  • the wiring layer 26B is substantially the same as the wiring layer 26, description thereof is omitted here.
  • the third active component 22B is an active component built in the semiconductor device 1B, and is provided on the interlayer insulating film 35 on the surface side where the external connection terminal 48 of the semiconductor device 1B is provided.
  • the third active component 22B is a component that performs an active operation such as amplification or rectification of supplied power in the same manner as the second active component 22, and specifically includes an arithmetic processing element such as an MPU, a PMIC, and the like. It may be an integrated circuit element such as an authentication chip, and a storage element such as an SDRAM and a flash memory.
  • the third active component 22B is an active component having a smaller planar area than the first active component 12, and is a projection region in the stacking direction of the first active component 12.
  • the semiconductor device 1 ⁇ / b> B can provide both the second active component 22 and the third active component 22 ⁇ / b> B in the projection region in the stacking direction of the first active component 12. Therefore, according to the semiconductor device 1B, many active components can be stacked inside with an efficient arrangement, so that the semiconductor device 1B can be further reduced in size and thickness.
  • the third active component 22B is similarly provided in the interlayer insulating film 35 provided with the second active component 22, but the second development example is not limited to the above example.
  • the third active component 22 ⁇ / b> B may be provided on the surface side where the external connection terminal 48 is provided than the second active component 22.
  • the third active component 22B has the second active component 22 on the interlayer insulating film 35 provided with the second active component 22. Are preferably provided in parallel.
  • the manufacturing method of the semiconductor device 1 according to the present embodiment and the semiconductor device 1B according to the second development example can be easily understood by referring to the manufacturing method of the semiconductor device 1A according to the first development example. Explanation here is omitted.
  • FIGS. 6 to 11 are schematic cross-sectional views for explaining each process of forming the rewiring layer 14 on the first active component 12.
  • an inorganic insulating layer 71 made of SiN or the like is formed on the surface of the first active component 12 on which the terminals 13 made of Al are formed by using CVD (Chemical Vapor Deposition) or the like. Then, an opening is formed using lithography or the like.
  • an organic insulating layer 72 made of polyimide or polybenzoxazole is formed on the inorganic insulating layer 71 and the terminal 13 by using a spin coat method or the like, and the terminal 13 is formed by lithography or the like. An opening is formed so that is exposed.
  • a seed layer 73 is formed on the organic insulating layer 72 by using a sputtering method to form TiW of about 10 nm to 100 nm and Cu of about 100 nm to 1000 nm.
  • the seed layer 73 can also be formed using a refractory metal such as Cr, Ni, Ti, and Pt instead of TiW, and is formed using an alloy of these refractory metals such as TiCu. It is also possible.
  • the seed layer 73 can also be formed using a metal such as Ni, Ag, and Au, or an alloy thereof instead of Cu.
  • a photoresist 74 is formed on the seed layer 73 using a spin coat method or the like, and a photoresist 74 in a region where the rewiring layer 14 is formed using photolithography or the like. Remove. Specifically, such resist patterning is performed through surface cleaning, resist coating, drying, exposure, and development processes.
  • the rewiring layer 14 is formed on the seed layer 73 by using an electrolytic copper plating method, an electrolytic nickel plating method, or the like.
  • the contact via connection land is preferably formed with a diameter of about 50 ⁇ m to 100 ⁇ m
  • the wiring is preferably formed with a thickness of about 3 ⁇ m to 10 ⁇ m and a minimum width of about 10 ⁇ m. .
  • unnecessary seed layer 73 is removed by performing dry etching such as Ar ion milling, Each of the rewiring layers 14 is electrically isolated.
  • the removal of the seed layer 73 can also be performed by wet etching using a solution such as aqua regia, ceric ammonium nitrate, or potassium hydroxide.
  • wet etching may cause side etching and thickness reduction on the rewiring layer 14, the removal of the seed layer 73 is preferably performed by dry etching in consideration of these.
  • the rewiring layer 14 can be formed on the first active component 12.
  • the rewiring layer 24 can be formed on the second active component 22 by the same process.
  • FIGS. 12 to 29 are schematic cross-sectional views for explaining each process of the manufacturing method of the semiconductor device 1A according to the first development example.
  • a peelable copper foil comprising a support substrate 81, an adhesive resin layer 82, an ultrathin copper foil 84, and a carrier copper foil 83 is prepared.
  • a peelable copper foil composed of an ultrathin copper foil 84 and a carrier copper foil 83 is applied to one surface of a support substrate 81 via an adhesive resin layer 82 in a roll laminate or a laminating press. To thermocompression.
  • a substrate made of an inorganic material, a metal material, a resin material, or the like can be used for the support substrate 81.
  • a substrate made of Si, glass, ceramic, copper, copper alloy, aluminum, aluminum alloy, stainless steel, polyimide resin, epoxy resin, or the like can be used for the support substrate 81.
  • the peelable copper foil is obtained by vacuum-depositing a carrier copper foil 83 having a thickness of 18 ⁇ m to 35 ⁇ m on an ultrathin copper foil 84 having a thickness of 2 ⁇ m to 5 ⁇ m.
  • the peelable copper foil is formed so that the ultrathin copper foil 84 and the carrier copper foil 83 can be easily peeled off in a subsequent step. Therefore, by using the peelable copper foil, the support substrate 81 can be easily peeled from the semiconductor device 1A in a subsequent process.
  • the peelable copper foil for example, 3FD-P3 / 35 manufactured by Furukawa Circuit Foil Co., Ltd. or MT-18S5DH manufactured by Mitsui Kinzoku Mining Co., Ltd. can be used.
  • the adhesive resin layer 82 epoxy resin containing polyimide as a reinforcing material, polyimide resin, PPE resin, phenol resin, PTFE resin, silicon resin, polybutadiene resin, polyester resin, melamine resin, urea resin, PPS resin, And PPO resin can be used.
  • the adhesive resin layer 82 may contain an aramid nonwoven fabric, an aramid fiber, or a polyester fiber as a reinforcing material.
  • a plating underlayer having a thickness of 0.5 ⁇ m to 3 ⁇ m may be formed on the ultrathin copper foil 84 by using an electroless copper plating method.
  • the plating underlayer functions as a conductive layer for forming the bump terminals 57 by electrolytic copper plating as shown in FIG.
  • the bump terminal 57 may be formed by directly contacting an electrode for electrolytic copper plating on the ultrathin copper foil 84 without forming the plating base layer.
  • a resist film 85 is formed by applying a dry film plating resist on the ultrathin copper foil 84 or a plating base layer (not shown) by a roll laminating method and patterning. Form. Thereafter, as shown in FIG. 15, a bump terminal 57 having a thickness of about 15 ⁇ m is formed on the ultrathin copper foil 84 or a plating base layer (not shown) by using an electrolytic copper plating method.
  • the exposed surface of the bump terminal 57 is roughened as a pretreatment for forming the interlayer insulating film 51.
  • the roughening treatment can be performed by blackening treatment by oxidation-reduction or soft etching treatment using perhydrosulfuric acid (that is, a mixed solution of hydrogen peroxide and sulfuric acid).
  • the interlayer insulating film 51 is thermocompression-bonded on the bump terminals 57 using a roll laminate or a lamination press.
  • an epoxy resin is used as the interlayer insulating film 51
  • an epoxy resin having a thickness of 45 ⁇ m may be pressure-bonded by roll lamination.
  • a glass epoxy resin as the interlayer insulation film 51, after laminating
  • via holes for forming contact vias 55 are formed in the interlayer insulating film 51 by using a laser method or a photo etching method.
  • a via hole can be formed by a laser method.
  • an ultraviolet laser such as a harmonic YAG laser and an excimer laser
  • an infrared laser such as a carbon dioxide gas laser
  • a residue of the interlayer insulating film 51 may remain at the bottom of the via hole.
  • the desmear treatment is a treatment in which the resin is decomposed and removed using an oxidizing agent such as chromic acid or an aqueous permanganate solution after the resin is swollen with a strong base.
  • the residue of the interlayer insulating film 51 may be removed by a plasma process or a sandblast process using an abrasive.
  • a via hole can be formed by a photoetching method. Specifically, in the photoetching method, a region other than a region where a via hole is to be formed is masked, and then the photosensitive resin is exposed to ultraviolet rays and developed to remove the photosensitive resin, thereby forming a via hole. .
  • the via hole of these vias is preferably formed using a laser method or a photo etching method with a short processing time.
  • machining by a drill or the like is not preferable because the via hole has a large diameter and is unsuitable for downsizing of the semiconductor device 1A and the processing time becomes long.
  • a dry film plating resist is pasted on the interlayer insulating film 51 by a roll laminating method or the like, and patterned, so that the contact via 55 and A resist layer having an opening in a region where the wiring layer 56 is to be formed is formed. Further, a contact via 55 and a wiring layer 56 having a thickness of 15 ⁇ m are formed in the opening of the resist layer by using an electrolytic copper plating method.
  • the contact via 55 and the wiring layer 56 are formed by removing the plating base layer on the interlayer insulating film 51 by using flash etching using perhydrosulfuric acid or the like. Further, after the roughening treatment, the structure as shown in FIG. 19 is formed on the wiring layer 56 by thermocompression bonding the interlayer insulating film 32 using a roll laminate or a lamination press.
  • the first active component 12 is mounted on the interlayer insulating film 32 with the surface on which the semiconductor elements and the like are formed facing up (that is, in a face-up state).
  • a die attach film can be used as the adhesive layer 11 for mounting the first active component 12.
  • the first active component 12 may be thinned to a thickness of about 30 ⁇ m to 50 ⁇ m in order to reduce the thickness of the semiconductor device 1A.
  • an interlayer insulating film 33 is thermocompression-bonded on the first active component 12 using a roll laminate or a lamination press. Subsequently, similarly to the steps described with reference to FIGS. 18 and 19, by performing via hole formation, desmear treatment, roughening treatment, electroless copper plating, and electrolytic copper plating, as shown in FIG. A contact via 15 and a wiring layer 16 electrically connected to the rewiring layer 14 of the active component 12 are formed, and an interlayer insulating film 34 is formed on the wiring layer 16.
  • the second active component 22 is mounted on the interlayer insulating film 34 by the same process as described in FIG. 20, and the interlayer insulating film 35 is processed by the same process as that described in FIG. Form. Thereafter, via holes are formed, desmeared, and roughened in the same manner as described with reference to FIG. 18, a part of the interlayer insulating films 35 and 34 is opened. As shown in FIG. 17 via holes and via holes of contact vias 25 are formed.
  • the via hole of the connection via 17 is preferably provided at a distance of about 100 ⁇ m from the second active component 22 in order to ensure insulation.
  • connection via 17 and the contact via 25 are formed at different depths, the diameter of the via formed is also different.
  • a connection portion (so-called land) corresponding to the diameter of the via to be connected is formed.
  • An example of the size of each via and the size of the corresponding connecting portion is shown in Table 2 below.
  • contact vias 25, connection vias 17, and wiring layers are formed as shown in FIG. 26 is formed. Since the contact via 25 has a small depth, the contact via 25 becomes a filled via filled with copper plating, whereas the connection via 17 has a large depth, so that the inside becomes a conformal via not filled with copper plating.
  • the interlayer insulating film 36 is thermocompression-bonded on the wiring layer 26 using a roll laminate or a lamination press. Thereby, the inside of the via hole in which the connection via 17 is formed is filled with the interlayer insulating film 36. Subsequently, similarly to the steps described in FIG. 18 and FIG. 19, by performing via hole formation, desmear treatment, roughening treatment, electroless copper plating, and electrolytic copper plating, as shown in FIG. The contact via 45 and the electrode pad 47 that are electrically connected to the electrode 26 are formed.
  • the carrier copper foil 83 is peeled off from the ultrathin copper foil 84 of the peelable copper foil together with the support substrate 81.
  • the ultrathin copper foil 84 by removing the ultrathin copper foil 84 by a soft etching process using perhydrosulfuric acid, a semiconductor device in which the electrode pads 47 and the bump terminals 57 are exposed on the surface can be obtained. it can.
  • a solder ball is mounted on the electrode pad 47 as the external connection terminal 48.
  • the electrode pads 47 and the bump terminals 57 provided in the openings of the protective layers 31 and 37 may be subjected to electroless nickel plating of 3 ⁇ m or more and electroless gold plating of 0.03 ⁇ m or more. Further, the thickness of the electroless gold plating may be 0.5 ⁇ m or more, or 1.0 ⁇ m or more.
  • an organic rust preventive film may be formed on the electrode pads 47 and the bump terminals 57 provided in the openings of the protective layers 31 and 37.
  • the semiconductor device 1A can be manufactured by cutting with a dicer or the like along the outer shape of the semiconductor device 1A and separating it into individual pieces.
  • the electronic module according to the second embodiment is a module that has the semiconductor device according to the first embodiment and performs a predetermined function.
  • FIG. 30 is a cross-sectional view schematically showing a cross-sectional structure of the electronic module 10 according to the present embodiment.
  • the electronic module 10 according to the second embodiment includes an electronic component connected to the bump terminal 57 of the semiconductor device 1A according to the first development example of the first embodiment via a connection terminal 62 and the like. 61 is mounted. Note that the configuration described in FIG. 5A is substantially the same, and thus the description thereof is omitted here.
  • the electronic component 61 may be a sensor that outputs a signal, or may be a passive component that consumes, stores, or discharges the supplied power, and uses the supplied power as an input signal for different outputs. It may be an active component that converts the signal. Further, the electronic component 61 may be a MEMS or the like. Specifically, the electronic component 61 may be sensors such as an image sensor, passive components such as resistors, transformers and capacitors, and MEMS.
  • connection terminal 62 electrically connects the electronic component 61 and the semiconductor device 1 ⁇ / b> A via the bump terminal 57.
  • the connection terminal 62 is composed of a solder ball constituting a BGA, a Cu core solder ball for three-dimensional mounting such as POP, a Cu pillar bump in which solder is capped on columnar copper, or an LGA. It may be an electrode terminal or the like.
  • the electronic component 61 can be mounted on the other surface facing the one surface on which the external connection terminals 48 are provided. According to this, compared with the case where the electronic component 61 is separately packaged and arranged in parallel with the semiconductor device 1A, the electronic module 10 can be further downsized.
  • FIG. 31 is a cross-sectional view schematically showing a cross-sectional structure of an electronic module 10A according to a modified example of the present embodiment.
  • the electronic module 10A according to this modification is different from the electronic module 10 shown in FIG. 30 in that a sealing material layer 63 for sealing the electronic component 61 is provided. Accordingly, the electronic module 10A can protect the electronic component 61 from the external environment and improve the strength of the electronic module 10A itself.
  • the sealing material layer 63 protects the electronic component 61 from the external environment and prevents the electronic component 61 from dropping from the semiconductor device 1A.
  • the sealing material layer 63 is an insulating material such as epoxy resin, polyimide resin, PPE resin, phenol resin, PTFE resin, silicon resin, polybutadiene resin, polyester resin, melamine resin, urea resin, PPS resin, and PPO resin. Can be formed by a transfer molding method using an organic resin. Further, the sealing material layer 63 may be formed of one of the above organic resins alone, or may be formed of a mixture or reaction of a plurality of types of the above organic resins.
  • the gap between the connection terminals 62 connecting the electronic component 61 and the semiconductor device 1 ⁇ / b> A is filled with the sealing material layer 63. According to this, since the strength of the electronic module 10A can be further improved, it is possible to prevent the connection terminal 62 from being cracked when the electronic module 10A is mounted on another substrate or the like. The occurrence of poor connection can be suppressed.
  • the gap between the connection terminals 62 may be embedded with an organic resin forming the sealing material layer 63, or may be separately embedded with a capillary underfill sealing material.
  • the electronic apparatus according to the third embodiment is an electronic apparatus having the semiconductor device according to the first embodiment or the electronic module according to the second embodiment.
  • FIG. 32 is a perspective view illustrating an external appearance example of the electronic device 100 according to the present embodiment.
  • the electronic device 100 has an appearance in which each component is arranged inside and outside an outer casing 101 formed in, for example, a horizontally long flat shape.
  • the electronic device 100 may be a device used as a game device, for example.
  • a display panel 102 is provided on the front surface of the outer casing 101 at the center in the longitudinal direction.
  • operation keys 103 and operation keys 104 that are spaced apart from each other in the circumferential direction are provided on the left and right sides of the display panel 102.
  • An operation key 105 is provided at the lower end of the front surface of the outer casing 101.
  • the operation keys 103, 104, and 105 function as direction keys or determination keys, and are used for selecting menu items displayed on the display panel 102, progressing a game, and the like.
  • connection terminal 106 for connecting an external device, a supply terminal 107 for supplying power, a light receiving window 108 for performing infrared communication with the external device, and the like are provided.
  • FIG. 33 is a block diagram illustrating a configuration of the electronic device 100 according to the present embodiment.
  • the electronic device 100 includes a main CPU (Central Processing Unit) 110 and a system controller 120.
  • a main CPU Central Processing Unit
  • a system controller 120 For example, power is supplied to the main CPU 110 and the system controller 120 from different systems from a battery (not shown).
  • the main CPU 110 includes a menu processing unit 111 that generates a menu screen for allowing the user to set various information or select an application, and an application processing unit 112 that executes the application.
  • the electronic device 100 includes a setting information holding unit 130 such as a memory that holds various information set by the user.
  • Information set by the user by the main CPU 110 is sent to the setting information holding unit 130, and the setting information holding unit 130 holds the sent information.
  • the system controller 120 includes an operation input receiving unit 121, a communication processing unit 122, and a power control unit 123.
  • the operation input receiving unit 121 detects the state of the operation keys 103, 104, and 105.
  • the communication processing unit 122 performs communication processing with an external device, and the power control unit 123 controls power supplied to each unit of the electronic device 100.
  • the semiconductor device according to the first embodiment or the electronic module according to the second embodiment is mounted on at least one of the main CPU 110, the system controller 120, and the setting information holding unit 130.
  • the electronic device 100 can be further reduced in size and thickness.
  • the semiconductor device 1 according to the first embodiment of the present disclosure can stack a plurality of active components in an efficient arrangement therein. Therefore, according to the semiconductor device 1 according to the first embodiment of the present disclosure, the semiconductor device 1 can be reduced in size and thickness as compared with other semiconductor devices using active components of the same size.
  • connection via 17 that electrically connects the first active component 12 and the external connection terminal 48 is perpendicular to the substrate surface of the semiconductor device 1. Provided. According to this, since the connection via 17 can shorten the wiring length from the first active component 12 to the external connection terminal 48, loss due to parasitic capacitance and resistance variation in the transmission line can be reduced.
  • Such a semiconductor device 1 can be suitably used for a high-frequency communication module that uses a frequency in the millimeter wave band or the sub-terahertz wave band.
  • the bump terminal 57 is provided on the other surface opposite to the one surface on which the external connection terminal 48 is provided, and is electrically connected to the bump terminal 57.
  • Electronic components can be further mounted. Therefore, according to the electronic module 10 according to the second embodiment of the present disclosure, further electronic components can be stacked and mounted, and therefore, the electronic module 10 can be further downsized.
  • the electronic device 100 according to the third embodiment of the present disclosure can be further downsized.
  • a multilayer wiring board provided with external connection terminals on one surface;
  • a plurality of active components provided by being laminated inside the multilayer wiring board and connected to the external connection terminals via connection vias;
  • the plurality of active components are provided on a first active component provided on the other surface opposite to the one surface, and provided on the one surface side with respect to the first active component.
  • a second active component having a smaller planar area than the active component.
  • the connection via that connects the first active component and the external connection terminal is provided in a projected region in the stacking direction of the first active component, separated from the second active component.
  • the semiconductor device according to (2) the semiconductor device according to (2).
  • the plurality of active components further includes a third active component that is provided on the one surface side than the first active component and has a smaller planar area than the first active component, The third active component is provided in any one of (1) to (3), wherein the third active component is provided in parallel with the first active component in a projection region of the first active component in the stacking direction.
  • Semiconductor device (5) The semiconductor device according to any one of (1) to (4), wherein at least one of the plurality of active components is an arithmetic processing element.
  • the semiconductor device according to any one of (1) to (5), wherein the connection via is provided perpendicular to a substrate surface of the multilayer wiring board.
  • a metal wiring is provided between the first active component and the second active component, The semiconductor device according to any one of (1) to (6), wherein the metal wiring electromagnetically shields the first active component and the second active component.
  • a multilayer wiring board provided with external connection terminals on one surface; A plurality of active components provided by being laminated inside the multilayer wiring board and connected to the external connection terminals via connection vias; Including a semiconductor device comprising: The plurality of active components provided in the semiconductor device includes a first active component provided on the other surface side facing the one surface, and the one surface side from the first active component.
  • a bump terminal is further provided on the other surface, The electronic module according to (8), wherein an electronic component is provided on the bump terminal. (10) The electronic module according to (9), further including a sealing material layer that seals the electronic component.
  • a multilayer wiring board provided with external connection terminals on one surface; A plurality of active components provided by being laminated inside the multilayer wiring board and connected to the external connection terminals via connection vias; Including a semiconductor device comprising: The plurality of active components provided in the semiconductor device includes a first active component provided on the other surface side facing the one surface, and the one surface side from the first active component. And a second active component that is smaller than the first active component.
  • a method for manufacturing a semiconductor device comprising: (13) The method of manufacturing a semiconductor device according to (12), further including a step of peeling the support substrate from the multilayer wiring substrate after forming the electrode pad. (14) The method for manufacturing a semiconductor device according to (12) or (13), wherein the via hole provided with the connection via is formed by laser processing or photoetching.

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Abstract

【課題】より小型化した半導体装置を提供する。 【解決手段】一方の面に外部接続端子が設けられた多層配線基板と、前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、を備え、前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第２の能動部品とを含む、半導体装置。

Description

半導体装置、電子モジュール、電子機器、および半導体装置の製造方法
　本開示は、半導体装置、電子モジュール、電子機器、および半導体装置の製造方法に関する。
　近年、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、およびノート型パーソナルコンピュータ等の電子機器の小型化および高性能化が進んでいる。そのため、これらの電子機器に組み込まれる半導体装置は、より高密度実装に対応することが必要になっている。
　高密度実装に対応するためには、端子および配線パターンを微細化し、半導体装置を小型化することが求められる。例えば、近年では、複数の機能回路を集積させ、１チップ上にシステム回路を形成することで、半導体装置の小型化を図ったＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）技術が提案されている。
　また、以下の特許文献１では、複数の電子部品を基板上に搭載し、ワイヤボンディングで電気的に接続した後、モールド樹脂で封止することで、半導体装置の小型化を図ったＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）技術が提案されている。さらに、以下の特許文献２では、有機基板に電子部品を内蔵させ、接続ビアにて電子部品から有機基板の表面への電気接続を形成した部品内蔵基板が提案されている。
特開２００９－１６４６５３号公報 特開２００４－０７２０３２号公報
　しかしながら、上記の技術では、半導体装置をさらに小型化することが困難であった。具体的には、特許文献１に開示された技術では、搭載した複数の電子部品同士をワイヤボンディングで接続しているため、ワイヤボンディングを設ける領域が必要であった。また、特許文献２に開示された技術では、電子部品を積層して設けることが困難であるため、複数の電子部品を用いる場合、電子部品の配置面積が大きくなっていた。
　そこで、本開示では、より小型化された半導体装置、および該半導体装置を含む電子モジュール、該半導体装置を含む電子機器、該半導体装置の製造方法を提案する。
　本開示によれば、一方の面に外部接続端子が設けられた多層配線基板と、前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、を備え、前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第２の能動部品とを含む、半導体装置が提供される。
　また、本開示によれば、一方の面に外部接続端子が設けられた多層配線基板と、前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、を備える半導体装置を含み、前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子モジュールが提供される。
　また、本開示によれば、一方の面に外部接続端子が設けられた多層配線基板と、前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、を備える半導体装置を含み、前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子機器が提供される。
　また、本開示によれば、支持基板上に複数の能動部品を絶縁性樹脂で埋め込みながら積層し、多層配線基板を形成する工程と、前記複数の能動部品のそれぞれと接続する接続ビアを形成する工程と、前記多層配線基板の表面に、前記接続ビアと接続する電極パッドを形成する工程と、前記電極パッド上に外部接続端子を形成する工程と、を含み、前記複数の能動部品は、前記支持基板側に積層された第１の能動部品と、前記外部接続端子が形成された面側に積層され、前記第１の能動部品よりも平面面積が大きい第２の能動部品とを含む、半導体装置の製造方法が提供される。
　本開示によれば、複数の能動部品を半導体装置の内部に効率的に配置することができるため、半導体装置の内部空間の利用効率を向上させることができる。
　以上説明したように本開示によれば、より小型化した半導体装置を提供することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。 比較例に係る半導体装置の断面構造を模式的に示す断面図である。 本開示の第１の実施形態に係る半導体装置を厚み方向から平面視した際の上面投影図である。 比較例に係る半導体装置を厚み方向から平面視した際の上面投影図である。 同実施形態の第１の発展例に係る半導体装置の断面構造を模式的に示す断面図である。 同実施形態の第２の発展例に係る半導体装置の断面構造を模式的に示す断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 本開示の第２の実施形態に係る電子モジュールの断面構造を模式的に示す断面図である。 同実施形態の変形例に係る電子モジュールの断面構造を模式的に示す断面図である。 本開示の第３の実施形態に係る電子機器の外観例を示した斜視図である。 同実施形態に係る電子機器の構成を示すブロック図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．第１の実施形態
　　１．１．半導体装置の構成例
　　１．２．半導体装置による効果
　　１．３．発展例
　　１．４．半導体装置の製造方法
　２．第２の実施形態
　　２．１．電子モジュールの構成例
　　２．２．変形例
　３．第３の実施形態
　　３．１．電子機器の概略
　　３．２．電子機器の構成例
　４．まとめ
　＜１．第１の実施形態＞
　（１．１．半導体装置の構成例）
　まず、図１を参照して、本開示の第１の実施形態に係る半導体装置の構成例について説明する。図１は、本実施形態に係る半導体装置の断面構造を模式的に示す断面図である。
　図１に示すように、半導体装置１は、一方の面に設けられた外部接続端子４８と、積層された状態で半導体装置１に内蔵された第１の能動部品１２および第２の能動部品２２とを備える。また、半導体装置１は、層間絶縁膜３２、３３、３４、３５、３６を積層した多層配線基板にて構成され、半導体装置１の表面には、保護層３１、３７が設けられる。
　すなわち、半導体装置１は、外部接続端子４８が設けられた一方の面側から、保護層３７、層間絶縁膜３６、層間絶縁膜３５、層間絶縁膜３４、層間絶縁膜３３、層間絶縁膜３２、および保護層３１の順で積層された多層配線基板にて構成される。
　層間絶縁膜３２、３３、３４、３５、３６は、半導体装置１を構成する多層配線基板の主要部材であり、各層間絶縁膜に埋め込まれた第１の能動部品１２、第２の能動部品２２、および金属配線を互いに電気的に絶縁する。層間絶縁膜３２、３３、３４、３５、３６は、絶縁性の有機樹脂で形成され、例えば、エポキシ樹脂、ポリイミド樹脂、変性ポリフェニレンエーテル（ＰｏｌｙＰｈｅｎｙｌｅｎｅＥｔｈｅｒ：ＰＰＥ）樹脂、フェノール樹脂、ポリテトラフルオロエチレン（ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｌｅｎｅ：ＰＴＦＥ）樹脂、ケイ素樹脂、ポリブタジエン樹脂、ポリエステル樹脂、メラミン樹脂、ユリア樹脂、ポリフェニレンサルファイド（ＰｏｌｙＰｈｅｎｙｌｅｎｅＳｕｌｆｉｄｅ：ＰＰＳ）樹脂、およびポリフェニレンオキシド（ＰｏｌｙＰｈｅｎｙｌｅｎｅＯｘｉｄｅ：ＰＰＯ）樹脂などで形成されてもよい。また、これらの有機樹脂は、１種単独で用いられてもよく、複数種を混合または反応させて用いられてもよい。また、層間絶縁膜３２、３３、３４、３５、３６は、強度または絶縁性を向上させるために、無機フィラーまたはガラス繊維などの補強材を含有してもよい。
　保護層３１、３７は、半導体装置１を外部環境から保護するために、半導体装置１の両表面のうち、電気的接続のための接点以外の領域に設けられる。具体的には、保護層３１、３７は、半導体装置１の両表面のうち、外部接続端子４８が設けられる領域以外の領域に設けられる。保護層３１、３７は、例えば、ソルダーレジストで形成されてもよい。
　外部接続端子４８は、半導体装置１に内蔵された第１の能動部品１２、および第２の能動部品２２と電気的に接続し、第１の能動部品１２および第２の能動部品２２への外部からの入出力端子として機能する。外部接続端子４８は、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）を構成するはんだボール、ＰＯＰ（Ｐａｃｋａｇｅ　Ｏｎ　Ｐａｃｋａｇｅ）などの三次元実装用のＣｕコアはんだボール、柱状の銅の上にはんだをキャップしたＣｕピラーバンプ、またはＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）を構成する電極端子などであってもよい。
　第１の能動部品１２は、端子１３、再配線層１４、コンタクトビア１５、配線層１６、接続ビア１７、配線層２６、コンタクトビア４５、および電極パッド４７を介して外部接続端子４８と電気的に接続している。また、第１の能動部品１２は、回路または端子が設けられた面を外部接続端子４８が設けられた面側に向けて（図１では下向き）、接着層１１にて層間絶縁膜３２と接着している。
　第１の能動部品１２は、半導体装置１に内蔵された能動部品であり、半導体装置１の外部接続端子４８が設けられた一方の面と対向する他方の面側の層間絶縁膜３３に設けられる。第１の能動部品１２は、供給された電力の増幅または整流などの能動動作を行う部品であり、具体的には、ＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などの演算処理素子、ＰＭＩＣ（Ｐｏｗｅｒ　Ｍａｎａｇｅｍｅｎｔ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）および認証チップなどの集積回路素子、ならびにＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）およびフラッシュメモリなどの記憶素子などであってもよい。
　端子１３は、第１の能動部品１２への入出力を行う電極等であり、例えば、アルミニウム（Ａｌ）などの金属で形成される。また、端子１３は、再配線層１４と接続される。再配線層１４は、配線層１６との適切な電気的接続のために、端子１３から引き回された金属配線である。再配線層１４は、例えば、銅（Ｃｕ）などの金属にて形成されてもよい。また、再配線層１４には、コンタクトビア１５との接続部であるランドが形成される。これにより、コンタクトビア１５は、微細な端子１３よりも比較的サイズが大きい再配線層１４のランドと電気的接続を形成することができるため、コンタクトビア１５の形成をより容易にすることができる。
　接着層１１は、第１の能動部品１２と層間絶縁膜３２とを接着することで、第１の能動部品１２を固定する。具体的には、接着層１１は、紫外線硬化性樹脂または熱硬化性樹脂を含む接着剤層であってもよく、例えば、ダイアタッチフィルムであってもよい。
　コンタクトビア１５は、層間絶縁膜３３を貫通して設けられ、再配線層１４と、配線層１６とを電気的に接続する。コンタクトビア１５は、例えば、Ｃｕなどの金属で形成されてもよい。
　配線層１６は、層間絶縁膜３４に設けられ、コンタクトビア１５と、接続ビア１７とを電気的に接続する。配線層１６は、例えば、Ｃｕなどの金属で形成されてもよい。
　また、配線層１６は、第１の能動部品１２と、第２の能動部品２２との間に延伸されていてもよい。具体的には、配線層１６は、半導体装置１を厚み方向から平面視した際に、第１の能動部品１２、および第２の能動部品２２が重畳して設けられた領域に延伸されていてもよい。これによれば、配線層１６は、第１の能動部品１２と、第２の能動部品２２との間で電磁場が流れることを防止する電磁シールドとして機能することができる。そのため、このような配線層１６によれば、第１の能動部品１２、および第２の能動部品２２のいずれか一方が発する不要輻射が、他方の能動部品にノイズとして入り込むことを防止することができる。特に、第１の能動部品１２、および第２の能動部品２２のいずれかがノイズを発しやすいＰＭＩＣなどである場合、配線層１６を電磁シールドとして機能させることが好ましい。
　接続ビア１７は、層間絶縁膜３４、３５を貫通して設けられ、配線層１６と、配線層２６とを電気的に接続する。接続ビア１７は、例えば、Ｃｕなどの金属で形成されてもよい。なお、接続ビア１７は、後述するように、配線層２６と同時に形成されるため、ビア内部が埋め込まれない、いわゆるコンフォーマルビアとして形成される。
　接続ビア１７は、第２の能動部品２２との絶縁を確保するために第２の能動部品２２と離隔して、第１の能動部品１２の積層方向における射影領域に設けられる。接続ビア１７と、第２の能動部品２２との間隔は、例えば、１００μｍであってもよい。これにより、接続ビア１７を半導体装置１の内部に効率的な配置にて形成することができるため、半導体装置１を小型化することができる。また、接続ビア１７は、半導体装置１を構成する多層配線基板の基板面に対して垂直に設けられてもよい。このような場合、接続ビア１７は、第１の能動部品１２から外部接続端子４８までの配線長を短くすることができるため、伝送線路における寄生容量および抵抗ばらつきによる損失を低減することができる。
　配線層２６は、層間絶縁膜３６に設けられ、接続ビア１７と、コンタクトビア４５とを電気的に接続する。配線層２６は、例えば、Ｃｕなどの金属で形成されてもよい。また、コンタクトビア４５は、層間絶縁膜３６を貫通して設けられ、配線層２６と、電極パッド４７とを電気的に接続する。コンタクトビア４５は、例えば、Ｃｕなどの金属で形成されてもよい。
　電極パッド４７は、保護層３７の開口に設けられ、コンタクトビア４５と、外部接続端子４８とを電気的に接続する。電極パッド４７は、例えば、銅（Ｃｕ）などの金属で形成される。また、電極パッド４７の表面は、ニッケル（Ｎｉ）および金（Ａｕ）などの金属が成膜されていてもよい。電極パッド４７は、単層で形成されてもよく、複数層の積層構造で形成されてもよい。
　第２の能動部品２２は、端子２３、再配線層２４、コンタクトビア２５、配線層２６、図示しないコンタクトビア、および電極パッド４７を介して外部接続端子４８と電気的に接続している。また、第２の能動部品２２は、回路または端子が設けられた面を外部接続端子４８が設けられた面側に向けて（図１では下向き）、接着層２１にて層間絶縁膜３４と接着している。
　第２の能動部品２２は、半導体装置１に内蔵された能動部品であり、半導体装置２の外部接続端子４８が設けられた面側の層間絶縁膜３５に設けられる。第２の能動部品２２は、第１の能動部品１２と同様に、供給された電力の増幅または整流などの能動動作を行う部品であり、具体的には、ＭＰＵなどの演算処理素子、ＰＭＩＣおよび認証チップなどの集積回路素子、ならびにＳＤＲＡＭおよびフラッシュメモリなどの記憶素子などであってもよい。
　なお、第１の能動部品１２、および第２の能動部品２２のうち少なくともいずれかは、ＭＰＵなどの演算処理素子であることが好ましい。このような場合、半導体装置１は、所定の情報処理を実行する演算処理装置として機能することができる。
　ここで、第２の能動部品２２は、第１の能動部品１２よりも平面面積が小さい能動部品であり、第１の能動部品１２の積層方向における射影領域に設けられる。これによれば、半導体装置１は、複数の能動部品を効率的な配置で内部に積層することができる。
　端子２３は、第２の能動部品２２への入出力を行う電極等であり、例えば、Ａｌなどの金属で形成される。また、端子２３は、再配線層２４と接続される。再配線層２４は、配線層２６との適切な電気的接続のために、端子２３から引き回された金属配線である。再配線層２４は、Ｃｕなどの金属にて形成されてもよい。また、再配線層２４には、コンタクトビア２５との接続部であるランドが形成される。これにより、コンタクトビア２５は、微細な端子２３よりも比較的サイズが大きい再配線層２４のランドと電気的接続を形成することができるため、コンタクトビア２５の形成をより容易にすることができる。
　接着層２１は、第２の能動部品２２と層間絶縁膜３４とを接着することで、第２の能動部品２２を固定する。具体的には、接着層２１は、紫外線硬化性樹脂または熱硬化性樹脂を含む接着剤層であってもよく、例えば、ダイアタッチフィルムであってもよい。
　コンタクトビア２５は、層間絶縁膜３５を貫通して設けられ、再配線層２４と、配線層２６とを電気的に接続する。コンタクトビア２５は、例えば、Ｃｕなどの金属で形成されてもよい。配線層２６は、層間絶縁膜３６に設けられる。配線層２６は、例えば、Ｃｕなどの金属で形成されてもよい。なお、配線層２６と、電極パッド４７とは、図示しないコンタクトビアにて電気的に接続されている。
　本実施形態に係る半導体装置１では、より平面面積が小さい第２の能動部品２２が第１の能動部品１２よりも外部接続端子４８側に設けられる。これにより、半導体装置１では、第１の能動部品１２の積層方向における射影領域に、第１の能動部品１２を外部接続端子４８に電気的に接続する接続ビア１７と、第２の能動部品２２とを設けることができる。したがって、半導体装置１によれば、複数の能動部品を効率的な配置で積層することができるため、半導体装置１をより小型化および薄型化することができる。
　（１．２．半導体装置による効果）
　続いて、図２～図４を参照して、本実施形態に係る半導体装置１による小型化の効果を検証する。図２は、比較例に係る半導体装置の断面構造を模式的に示す断面図である。
　図２に示すように、比較例に係る半導体装置２では、第１の能動部品１２と、第２の能動部品２２との位置関係が、本実施形態に係る半導体装置１と反転している。具体的には、比較例に係る半導体装置２では、外部接続端子４８が設けられた一方の面側の層間絶縁膜３５に第１の能動部品１２が設けられており、外部接続端子４８が設けられた一方の面と対向する他方の面側の層間絶縁膜３３に第２の能動部品２２が設けられている。すなわち、比較例２に係る半導体装置２では、外部接続端子４８が設けられた一方の面側に設けられた能動部品の方が、外部接続端子４８が設けられた一方の面と対向する他方の面側に設けられた能動部品よりも平面面積が大きい。
　このような半導体装置２では、第１の能動部品１２の積層方向における射影領域に、第２の能動部品２２と外部接続端子４８とを電気的に接続する接続ビア１７を設けることができない。そのため、比較例に係る半導体装置２では、接続ビア１７は、第１の能動部品１２の外側に離隔して設けられる。
　ここで、第１の能動部品１２の大きさを４ｍｍ四方とし、端子１３の数を４４個とし、第２の能動部品２２の大きさを２ｍｍ四方とし、端子２３の数を１２個として、本実施形態に係る半導体装置１と、比較例に係る半導体装置２との平面視の大きさを比較した。その結果を図３および図４に示す。図３は、本実施形態に係る半導体装置１を厚み方向から平面視した際の上面投影図であり、図４は、比較例に係る半導体装置２を厚み方向から平面視した際の上面投影図である。
　図３に示すように、本実施形態に係る半導体装置１では、第２の能動部品２２の外周から１００μｍ離隔した位置に接続ビア１７が設けられる。そのため、接続ビア１７と接続するコンタクトビア４５は、第１の能動部品１２の外周よりも内側に設けられる。したがって、本実施形態に係る半導体装置１の平面視の大きさは、第１の能動部品１２の外周からさらに０．２ｍｍずつ余白をとって４．４ｍｍ四方となる。
　一方、図４に示すように、比較例に係る半導体装置２では、第１の能動部品１２を迂回して、第１の能動部品１２の外周から１００μｍ離隔した位置に接続ビア１７が設けられる。そのため、比較例に係る半導体装置２では、平面視の大きさは、第１の能動部品１２から１００μｍ外周に設けられた接続ビア１７よりさらに０．２ｍｍずつ余白をとった大きさが必要となる。したがって、接続ビア１７の直径を２００μｍとすると、比較例に係る半導体装置２の平面視の大きさは、５．０ｍｍ四方となる。
　上記の検証結果をまとめると、以下の表１のようになる。
Figure JPOXMLDOC01-appb-T000001
  
　表１に示すように、本実施形態に係る半導体装置１によれば、同じ大きさの第１の能動部品１２、および第２の能動部品２２が使用された比較例に係る半導体装置２に対して、半導体装置の平面視の大きさを小さくすることが可能である。
　（１．３．発展例）
　次に、図５Ａおよび図５Ｂを参照して、本実施形態に係る半導体装置の発展例について説明する。図５Ａは、第１の発展例に係る半導体装置の断面構造を模式的に示す断面図である。図５Ｂは、第２の発展例に係る半導体装置の断面構造を模式的に示す断面図である。
　（第１の発展例）
　まず、図５Ａを参照して、本実施形態の第１の発展例に係る半導体装置１Ａについて説明する。
　図５Ａに示すように、第１の発展例に係る半導体装置１Ａは、図１で示した半導体装置１に対して、外部接続端子４８が設けられた一方の面と対向する他方の面側に、配線層５６、コンタクトビア５５、バンプ端子５７、層間絶縁膜５１、および保護層５２が設けられる点が異なる。すなわち、第１の発展例に係る半導体装置１Ａは、図１で示した半導体装置１に対して、外部接続端子４８が設けられた一方の面と対向する他方の面に、外部の電子部品等との入出力を行うバンプ端子５７が設けられる点が異なる。なお、その他の構成については、図１で示した半導体装置１と実質的に同様であるため、ここでの説明は省略する。
　層間絶縁膜５１は、層間絶縁膜３２、３３、３４、３５、３６と同様に、各層間絶縁膜に埋め込まれた配線層５６、およびコンタクトビア５５を互いに電気的に絶縁する。層間絶縁膜５１は、絶縁性の有機樹脂で形成される。層間絶縁膜５１は、例えば、層間絶縁膜３２、３３、３４、３５、３６と同様の有機樹脂を使用して形成することができる。
　配線層５６は、例えば、Ｃｕなどの金属で形成されて、層間絶縁膜３２に設けられる。なお、配線層５６は、図示しないコンタクトビアにて第１の能動部品１２、または配線層１６などと、コンタクトビア５５とを電気的に接続する。コンタクトビア５５は、層間絶縁膜５１を貫通して設けられ、配線層２６と、電極パッド４７とを電気的に接続する。コンタクトビア５５は、例えば、Ｃｕなどの金属で形成されてもよい。
　バンプ端子５７は、層間絶縁膜５１に設けられ、コンタクトビア５５と、外部の電子部品とを電気的に接続する。バンプ端子５７は、例えば、Ｃｕなどの金属で形成される。また、バンプ端子５７の表面は、ニッケル（Ｎｉ）および金（Ａｕ）などの金属が成膜されていてもよい。バンプ端子５７は、単層で形成されてもよく、複数層の積層構造で形成されてもよい。
　保護層５２は、半導体装置１Ａを外部環境から保護するために、半導体装置１Ａの電気的接続のための接点以外の領域に設けられる。具体的には、保護層５２は、バンプ端子５７が露出するような開口を設けて、半導体装置１Ａの表面に設けられる。保護層５２は、例えば、ソルダーレジストであってもよい。
　このような第１の発展例に係る半導体装置１Ａによれば、半導体装置１Ａの表面に設けられたバンプ端子５７によって、外部の電子部品等と電気的な接続を形成することができる。したがって、第１の発展例に係る半導体装置１Ａは、外部接続端子４８が設けられた一方の面と対向する他方の面側からも、外部の電子部品等からの入出力を受け付けることができる。なお、第２の実施形態で後述するが、バンプ端子５７と電気的に接続される外部の電子部品は、例えば、イメージセンサなどのセンサ類、抵抗器、トランスおよびコンデンサなどの受動部品、ならびにＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）などであってもよい。
　（第２の発展例）
　続いて、図５Ｂを参照して、本実施形態の第２の発展例に係る半導体装置１Ｂについて説明する。
　図５Ｂに示すように、第２の発展例に係る半導体装置１Ｂは、図１で示した半導体装置１に対して、さらに第３の能動部品２２Ｂを内蔵する点が異なる。
　第３の能動部品２２Ｂは、第２の能動部品２２と同様に、端子２３Ｂ、再配線層２４Ｂ、コンタクトビア２５Ｂ、配線層２６Ｂ、図示しないコンタクトビア、および電極パッド４７を介して外部接続端子４８と電気的に接続している。また、第３の能動部品２２Ｂは、回路または端子が設けられた面を外部接続端子４８が設けられた面側に向けて（図５Ｂでは下向き）、接着層２１Ｂにて層間絶縁膜３４と接着している。
　なお、その他の構成については、図１で示した半導体装置１と実質的に同様であるため、ここでの説明は省略する。また、端子２３Ｂについては端子２３と実質的に同様であり、再配線層２４Ｂについては再配線層２４と実質的に同様であり、コンタクトビア２５Ｂについてはコンタクトビア２５と実質的に同様であり、配線層２６Ｂについては配線層２６と実質的に同様であるため、ここでの説明は省略する。
　第３の能動部品２２Ｂは、半導体装置１Ｂに内蔵された能動部品であり、半導体装置１Ｂの外部接続端子４８が設けられた面側の層間絶縁膜３５に設けられる。第３の能動部品２２Ｂは、第２の能動部品２２と同様に、供給された電力の増幅または整流などの能動動作を行う部品であり、具体的には、ＭＰＵなどの演算処理素子、ＰＭＩＣおよび認証チップなどの集積回路素子、ならびにＳＤＲＡＭおよびフラッシュメモリなどの記憶素子などであってもよい。
　ここで、第３の能動部品２２Ｂは、第２の能動部品２２と同様に、第１の能動部品１２よりも平面面積が小さい能動部品であり、第１の能動部品１２の積層方向における射影領域に設けられる。これによれば、半導体装置１Ｂは、第１の能動部品１２の積層方向における射影領域に、第２の能動部品２２、および第３の能動部品２２Ｂの双方を設けることができる。そのため、半導体装置１Ｂによれば、多くの能動部品を効率的な配置で内部に積層することができるため、半導体装置１Ｂをより小型化および薄型化することができる。
　なお、図５Ｂでは、第２の能動部品２２が設けられた層間絶縁膜３５に、同様に第３の能動部品２２Ｂを設けたが、第２の発展例は、上記例示に限定されない。半導体装置がより多層化されている場合、第３の能動部品２２Ｂは、第２の能動部品２２よりも外部接続端子４８が設けられた面側に設けられてもよい。ただし、半導体装置のさらなる多層化は、半導体装置の製造コストを増加させるため、第３の能動部品２２Ｂは、第２の能動部品２２が設けられた層間絶縁膜３５に、第２の能動部品２２と並列して設けられることが好ましい。
　（１．４．半導体装置の製造方法）
　次に、図６～図２９を参照して、本実施形態に係る半導体装置の製造方法の一例について説明する。なお、製造方法の説明では、各層が積層される方向を「上」と表現する。
　以下では、本実施形態の第１の発展例に係る半導体装置１Ａの製造方法について説明する。本実施形態に係る半導体装置１、および第２の発展例に係る半導体装置１Ｂの製造方法は、第１の発展例に係る半導体装置１Ａの製造方法を参照すれば、容易に理解可能であるため、ここでの説明は省略する。
　まず、図６～図１１を参照して、第１の能動部品１２への再配線層１４の形成方法について説明する。図６～図１１は、第１の能動部品１２に再配線層１４を形成する各工程を説明する模式的な断面図である。
　まず、図６に示すように、Ａｌからなる端子１３が形成された第１の能動部品１２の表面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｏｎ）等を用いてＳｉＮ等からなる無機絶縁層７１を成膜し、リソグラフィ等を用いて開口を形成する。
　続いて、図７に示すように、無機絶縁層７１および端子１３の上に、スピンコート法等を用いて、ポリイミドまたはポリベンゾオキサゾールからなる有機絶縁層７２を成膜し、リソグラフィ等によって端子１３が露出するように開口を形成する。
　次に、図８に示すように、有機絶縁層７２の上に、スパッタ法を用いて１０ｎｍ～１００ｎｍ程度のＴｉＷ、および１００ｎｍ～１０００ｎｍ程度のＣｕを成膜し、シード層７３を形成する。なお、シード層７３は、ＴｉＷに替えてＣｒ、Ｎｉ、Ｔｉ、およびＰｔなどの高融点金属を用いて形成することも可能であり、ＴｉＣｕなどのこれらの高融点金属の合金を用いて形成することも可能である。また、シード層７３は、Ｃｕに替えてＮｉ、Ａｇ、およびＡｕなどの金属、またはこれらの合金を用いて形成することも可能である。
　その後、図９に示すように、シード層７３の上に、スピンコート法等を用いてフォトレジスト７４を成膜し、フォトリソグラフィ等を用いて再配線層１４を形成する領域のフォトレジスト７４を除去する。なお、このようなレジストのパターニングは、具体的には、表面洗浄、レジスト塗布、乾燥、露光、および現像の各工程を経て行われる。
　続いて、図１０に示すように、シード層７３の上に、電解銅めっき法または電解ニッケルめっき法等を用いて再配線層１４を形成する。再配線層１４において、コンタクトビア接続用のランドは、直径５０μｍ～１００μｍ程度にて形成されることが好ましく、配線は、厚さ３μｍ～１０μｍ程度、最小幅１０μｍ程度にて形成されることが好ましい。
　次に、図１１に示すように、フォトレジスト７４を除去し、再配線層１４をレジスト等でマスクした後、Ａｒイオンミリング等のドライエッチングを行うことで、不要なシード層７３を除去し、再配線層１４の各々を電気的に分離する。なお、シード層７３の除去は、王水、硝酸第２セリウムアンモニウム、または水酸化カリウムなどの溶液を用いたウェットエッチングでも実行することが可能である。ただし、ウェットエッチングでは、再配線層１４へのサイドエッチングおよび厚み減少が生じる可能性があるため、これらを考慮すると、シード層７３の除去は、ドライエッチングで実行することが好ましい。
　以上の工程により、第１の能動部品１２に再配線層１４を形成することができる。第２の能動部品２２についても同様の工程によって再配線層２４を形成することができる。
　続いて、図１２～図２９を参照して、第１の発展例に係る半導体装置１Ａの製造方法について説明する。図１２～図２９は、第１の発展例に係る半導体装置１Ａの製造方法の各工程を説明する模式的な断面図である。
　まず、図１２に示すように、支持基板８１、接着性樹脂層８２、極薄銅箔８４およびキャリア銅箔８３からなるピーラブル銅箔を用意する。
　次に、図１３に示すように、支持基板８１の一方の面に、接着性樹脂層８２を介して、極薄銅箔８４およびキャリア銅箔８３からなるピーラブル銅箔をロールラミネートまたは積層プレスにて熱圧着させる。
　なお、支持基板８１には、無機材料、金属材料、または樹脂材料等からなる各種基板を使用することができる。具体的には、支持基板８１には、Ｓｉ、ガラス、セラミック、銅、銅合金、アルミニウム、アルミニウム合金、ステンレス鋼、ポリイミド樹脂、またはエポキシ樹脂等からなる基板を使用することができる。
　また、ピーラブル銅箔は、厚さ２μｍ～５μｍの極薄銅箔８４に、厚さ１８μｍ～３５μｍのキャリア銅箔８３を真空蒸着したものである。ピーラブル銅箔は、後段の工程で、極薄銅箔８４と、キャリア銅箔８３とを容易に剥離することができるように形成されている。したがって、ピーラブル銅箔を用いることにより、後段の工程で半導体装置１Ａから支持基板８１を容易に剥離することができる。ピーラブル銅箔としては、例えば、古河サーキットフォイル株式会社製３ＦＤ－Ｐ３／３５、または三井金属鉱業株式会社製ＭＴ－１８Ｓ５ＤＨなどを用いることができる。
　接着性樹脂層８２としては、補強材としてガラス繊維を含有させたエポキシ樹脂、ポリイミド樹脂、ＰＰＥ樹脂、フェノール樹脂、ＰＴＦＥ樹脂、ケイ素樹脂、ポリブタジエン樹脂、ポリエステル樹脂、メラミン樹脂、ユリア樹脂、ＰＰＳ樹脂、およびＰＰＯ樹脂などを用いることができる。また、接着性樹脂層８２は、補強材として、アラミド不織布、アラミド繊維、またはポリエステル繊維を含有してもよい。
　また、極薄銅箔８４の上には、無電解銅めっき法を用いて、厚さ０．５μｍ～３μｍのめっき下地層が形成されてもよい。めっき下地層は、図１５で示すようにバンプ端子５７を電解銅めっき法にて形成するための導電層として機能する。ただし、めっき下地層を形成せず、極薄銅箔８４の上に直接電解銅めっき用の電極を接触させて、バンプ端子５７を形成してもよい。
　次に、図１４に示すように、極薄銅箔８４またはめっき下地層（図示せず）の上に、ドライフィルムのめっきレジストをロールラミネート法等で貼り付け、パターニングすることで、レジスト層８５を形成する。その後、図１５に示すように、極薄銅箔８４またはめっき下地層（図示せず）の上に、電解銅めっき法を用いて厚さ１５μｍ程度のバンプ端子５７を形成する。
　続いて、図１６に示すように、レジスト層８５を剥離した後、層間絶縁膜５１を形成するための前処理として、バンプ端子５７の露出している表面を粗化処理する。これにより、バンプ端子５７と、層間絶縁膜５１との接着性を向上させることができる。なお、粗化処理は、酸化還元による黒化処理、または過水硫酸（すなわち、過酸化水素水と硫酸の混合液）を用いたソフトエッチング処理によって実行することができる。
　次に、図１７に示すように、バンプ端子５７の上に、層間絶縁膜５１をロールラミネートまたは積層プレス等を用いて熱圧着させる。具体的には、層間絶縁膜５１としてエポキシ樹脂を用いる場合、厚さ４５μｍのエポキシ樹脂をロールラミネートにて圧着させればよい。また、層間絶縁膜５１としてガラスエポキシ樹脂を用いる場合、任意の厚さの銅箔を重ね合わせた後、積層プレスすることで熱圧着させればよい。
　続いて、図１８に示すように、層間絶縁膜５１に、レーザ法またはフォトエッチング法を用いてコンタクトビア５５を形成するためのビアホールを形成する。具体的には、層間絶縁膜５１が熱硬化性樹脂である場合、レーザ法にてビアホールを形成することができる。レーザ法に用いるレーザとしては、高調波ＹＡＧレーザ、およびエキシマレーザなどの紫外線レーザ、ならびに炭酸ガスレーザなどの赤外線レーザを用いることができる。
　ただし、レーザ法にてビアホールを形成した場合、ビアホールの底部に層間絶縁膜５１の残渣が残る場合がある。このような場合、層間絶縁膜５１の残渣の樹脂を分解除去するデスミア処理を行うことが好ましい。なお、デスミア処理とは、強塩基によって樹脂を膨潤させた後、クロム酸または過マンガン酸水溶液等の酸化剤を使用して樹脂を分解除去する処理である。また、デスミア処理に替えて、プラズマ処理または研磨材によるサンドブラスト処理によって層間絶縁膜５１の残渣を除去してもよい。
　一方、層間絶縁膜５１が感光性樹脂である場合、フォトエッチング法にてビアホールを形成することができる。具体的には、フォトエッチング法では、ビアホールを形成する領域以外をマスクした後、紫外線等によって感光性樹脂を露光して、現像することで感光性樹脂を除去し、ビアホールを形成することができる。
　半導体装置１Ａに設けられるコンタクトビアおよび接続ビアは、いずれも比較的直径が小さいため、これらのビアのビアホールは、処理時間が短いレーザ法またはフォトエッチング法を用いて形成することが好ましい。なお、ドリル等による機械加工は、ビアホールが大口径となり、半導体装置１Ａの小型化に不向きなこと、および処理時間が長くなることから、好ましくない。
　続いて、バンプ端子５７の表面を粗化処理した後、ビアホールの壁面および層間絶縁膜５１の表面に無電解銅めっきを実行し、めっき下地層を形成する。その後、図１４～図１６で説明したバンプ端子５７の形成と同様に、層間絶縁膜５１の上に、ドライフィルムのめっきレジストをロールラミネート法等で貼り付け、パターニングすることで、コンタクトビア５５および配線層５６が形成される領域を開口させたレジスト層を形成する。さらに、電解銅めっき法を用いて、レジスト層の開口に厚さ１５μｍのコンタクトビア５５および配線層５６を形成する。
　次に、レジスト層を剥離した後、過水硫酸等を用いたフラッシュエッチング等を用いて、層間絶縁膜５１上のめっき下地層を除去することで、コンタクトビア５５および配線層５６を形成する。さらに、粗化処理をした後、配線層５６の上に、層間絶縁膜３２をロールラミネートまたは積層プレス等を用いて熱圧着させることで、図１９で示すような構造を形成する。
　続いて、図２０に示すように、層間絶縁膜３２の上に、半導体素子等が形成された表面を上にして（すなわち、フェイスアップ状態で）第１の能動部品１２を実装する。なお、第１の能動部品１２の実装には、接着層１１として、例えば、ダイアタッチフィルムを用いることができる。また、第１の能動部品１２は、半導体装置１Ａの薄型化のために、厚み３０μｍ～５０μｍ程度に薄化されていてもよい。
　次に、図２１に示すように、第１の能動部品１２の上に、層間絶縁膜３３をロールラミネートまたは積層プレス等を用いて熱圧着させる。続いて、図１８および図１９にて説明した工程と同様に、ビアホール形成、デスミア処理、粗化処理、無電解銅めっき、および電解銅めっきを行うことによって、図２２に示すように、第１の能動部品１２の再配線層１４と電気的に接続するコンタクトビア１５および配線層１６を形成し、配線層１６の上に層間絶縁膜３４を形成する。
　続いて、図２０にて説明した工程と同様の工程によって、第２の能動部品２２を層間絶縁膜３４の上に実装し、図２１にて説明した工程と同様の工程によって、層間絶縁膜３５を形成する。その後、図１８にて説明した工程と同様に、ビアホール形成、デスミア処理、および粗化処理を行うことによって、層間絶縁膜３５、３４の一部を開口させ、図２３に示すように、接続ビア１７のビアホールと、コンタクトビア２５のビアホールとを形成する。接続ビア１７のビアホールは、絶縁性を確保するために、第２の能動部品２２から１００μｍ程度離隔して設けることが好ましい。
　なお、接続ビア１７と、コンタクトビア２５とは、形成される深さが異なるため、形成されるビアの直径も異なることになる。また、接続ビア１７またはコンタクトビア２５と接続する配線層１６または再配線層２４には、接続するビアの直径に対応した接続部（いわゆるランド）が形成される。それぞれのビアの大きさと、対応する接続部の大きさの一例を以下の表２に示す。
Figure JPOXMLDOC01-appb-T000002
  
　次に、図１４～図１６で説明した工程と同様の工程にて、無電解銅めっきおよび電解銅めっきを行うことによって、図２４に示すように、コンタクトビア２５、接続ビア１７、および配線層２６を形成する。なお、コンタクトビア２５は、深さが小さいため、内部が銅めっきで充填されたフィルドビアとなるが、接続ビア１７は、深さが大きいため、内部が銅めっきで充填されないコンフォーマルビアとなる。
　続いて、配線層２６の上に、層間絶縁膜３６をロールラミネートまたは積層プレス等を用いて熱圧着させる。これにより、接続ビア１７が形成されたビアホールの内部が層間絶縁膜３６にて充填される。続いて、図１８および図１９にて説明した工程と同様に、ビアホール形成、デスミア処理、粗化処理、無電解銅めっき、および電解銅めっきを行うことによって、図２５に示すように、配線層２６と電気的に接続するコンタクトビア４５および電極パッド４７を形成する。
　その後、図２６に示すように、ピーラブル銅箔の極薄銅箔８４からキャリア銅箔８３を支持基板８１ごと剥離する。続いて、図２７に示すように、過水硫酸を用いたソフトエッチング処理にて極薄銅箔８４を除去することで、電極パッド４７およびバンプ端子５７が表面に露出した半導体装置を得ることができる。
　続いて、図２８に示すように、電極パッド４７およびバンプ端子５７の接点部分が開口するようにパターニングして、ソルダーレジストからなる保護層３１、３７を形成する。また、ロールコータを用いて、フィルムタイプのソルダーレジストにて保護層３１、３７を形成してもよい。
　次に、図２９に示すように、電極パッド４７の上に、外部接続端子４８として、はんだボールを搭載する。なお、保護層３１、３７の開口に設けられた電極パッド４７およびバンプ端子５７には、３μｍ以上の無電解ニッケルめっき、および０．０３μｍ以上の無電解金めっきが施されていてもよい。また、無電解金めっきの厚みは、０．５μｍ以上であってもよく、１．０μｍ以上であってもよい。また、保護層３１、３７の開口に設けられた電極パッド４７およびバンプ端子５７には、金属めっき以外に、有機防錆被膜が形成されてもよい。
　さらに、外部接続端子４８が形成された後、半導体装置１Ａの外形に沿ってダイサーなどで切断し、個片に分離することで、半導体装置１Ａを製造することができる。
　以上にて、本開示の第１の実施形態に係る半導体装置について詳細に説明した。
　＜２．第２の実施形態＞
　次に、図３０および図３１を参照して、本開示の第２の実施形態に係る電子モジュールについて説明する。第２の実施形態に係る電子モジュールは、第１の実施形態に係る半導体装置を有し、所定の機能を果たすモジュールである。
　（２．１．電子モジュールの構成例）
　まず、図３０を参照して、本実施形態に係る電子モジュール１０の構成について説明する。図３０は、本実施形態に係る電子モジュール１０の断面構造を模式的に示す断面図である。
　図３０に示すように、第２の実施形態に係る電子モジュール１０は、第１の実施形態の第１の発展例に係る半導体装置１Ａのバンプ端子５７に、接続端子６２等を介して電子部品６１が搭載された構造を有する。なお、図５Ａにて説明した構成については、実質的に同様であるため、ここでの説明は省略する。
　電子部品６１は、信号を出力するセンサ類であってもよく、供給された電力を消費、蓄積、または放出する受動部品であってもよく、供給された電力を入力信号として用いて、異なる出力信号に変換する能動部品であってもよい。また、電子部品６１は、ＭＥＭＳなどであってもよい。具体的には、電子部品６１は、イメージセンサなどのセンサ類、抵抗器、トランスおよびコンデンサなどの受動部品、ならびにＭＥＭＳなどであってもよい。
　接続端子６２は、バンプ端子５７を介して、電子部品６１と、半導体装置１Ａとを電気的に接続する。接続端子６２は、外部接続端子４８と同様に、ＢＧＡを構成するはんだボール、ＰＯＰなどの三次元実装用のＣｕコアはんだボール、柱状の銅の上にはんだをキャップしたＣｕピラーバンプ、またはＬＧＡを構成する電極端子などであってもよい。
　本実施形態に係る電子モジュール１０は、外部接続端子４８が設けられた一方の面と対向する他方の面に電子部品６１を搭載することができる。これによれば、電子部品６１を別途パッケージ化して半導体装置１Ａと並列に配置した場合に対して、電子モジュール１０をより小型化することができる。
　（２．２．変形例）
　続いて、図３１を参照して、本実施形態の変形例に係る電子モジュールについて説明する。図３１は、本実施形態の変形例に係る電子モジュール１０Ａの断面構造を模式的に示す断面図である。
　図３１に示すように、本変形例に係る電子モジュール１０Ａは、図３０に示した電子モジュール１０に対して、電子部品６１を封止する封止材層６３を備える点が異なる。これによれば、電子モジュール１０Ａは、外部環境から電子部品６１を保護し、かつ電子モジュール１０Ａ自体の強度を向上させることができる。
　封止材層６３は、外部環境から電子部品６１を保護すると共に、電子部品６１が半導体装置１Ａから脱落することを防止する。具体的には、封止材層６３は、エポキシ樹脂、ポリイミド樹脂、ＰＰＥ樹脂、フェノール樹脂、ＰＴＦＥ樹脂、ケイ素樹脂、ポリブタジエン樹脂、ポリエステル樹脂、メラミン樹脂、ユリア樹脂、ＰＰＳ樹脂、およびＰＰＯ樹脂など絶縁性の有機樹脂を用いて、トランスファーモールド法によって形成することができる。また、封止材層６３は、上記の有機樹脂のうち１種単独で形成されてもよく、上記の有機樹脂のうち複数種を混合または反応させたもので形成されてもよい。
　ここで、電子部品６１と半導体装置１Ａとを接続する接続端子６２間の空隙は、封止材層６３で埋め込まれていることが好ましい。これによれば、電子モジュール１０Ａの強度をさらに向上させることができるため、電子モジュール１０Ａを他の基板等に実装する際に、接続端子６２に亀裂等が入ることを防止し、接続端子６２での接続不良の発生を抑制することができる。なお、接続端子６２間の空隙は、封止材層６３を形成する有機樹脂で埋め込まれていてもよく、別途、キャピラリーアンダーフィル封止材を用いて埋め込まれていてもよい。
　＜３．第３の実施形態＞
　続いて、図３２および図３３を参照して、本開示の第３の実施形態に係る電子機器について説明する。第３の実施形態に係る電子機器は、第１の実施形態に係る半導体装置、または第２の実施形態に係る電子モジュールを有する電子機器である。
　（３．１．電子機器の外観例）
　まず、図３２を参照して、本実施形態に係る電子機器１００の概略について説明する。図３２は、本実施形態に係る電子機器１００の外観例を示した斜視図である。
　図３２に示すように、電子機器１００は、例えば、横長の扁平な形状に形成された外筐１０１の内外に各構成が配置された外観を有する。電子機器１００は、例えば、ゲーム機器として用いられる機器であってもよい。
　外筐１０１の前面には、長手方向の中央部に表示パネル１０２が設けられる。また、表示パネル１０２の左右には、それぞれ周方向に離隔して配置された操作キー１０３、および操作キー１０４が設けられる。また、外筐１０１の前面の下端部には、操作キー１０５が設けられる。操作キー１０３、１０４、１０５は、方向キーまたは決定キー等として機能し、表示パネル１０２に表示されるメニュー項目の選択、およびゲームの進行等に用いられる。
　また、外筐１０１の上面には、外部機器を接続するための接続端子１０６、電力供給用の供給端子１０７、および外部機器との赤外線通信を行う受光窓１０８等が設けられる。
　（３．２．電子機器の構成例）
　次に、図３３を参照して、電子機器１００の回路構成について説明する。図３３は、本実施形態に係る電子機器１００の構成を示すブロック図である。
　図３３に示すように、電子機器１００は、メインＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１１０と、システムコントローラ１２０とを備える。メインＣＰＵ１１０、およびシステムコントローラ１２０には、例えば、図示しないバッテリー等から異なる系統で電力が供給される。
　メインＣＰＵ１１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成するメニュー処理部１１１と、アプリケーションを実行するアプリケーション処理部１１２とを有する。
　また、電子機器１００は、ユーザにより設定された各種情報を保持するメモリー等の設定情報保持部１３０を備える。設定情報保持部１３０には、メインＣＰＵ１１０によってユーザによって設定された情報が送出され、設定情報保持部１３０は、送出された情報を保持する。
　システムコントローラ１２０は、操作入力受付部１２１、通信処理部１２２および電力制御部１２３を有する。操作入力受付部１２１は、操作キー１０３、１０４、および１０５の状態検出を行う。また、通信処理部１２２は、外部機器との間の通信処理を行い、電力制御部１２３は、電子機器１００の各部に供給される電力の制御を行う。
　なお、第１の実施形態に係る半導体装置、または第２の実施形態に係る電子モジュールは、メインＣＰＵ１１０、システムコントローラ１２０、および設定情報保持部１３０のうちの少なくともいずれかに搭載される。第１の実施形態に係る半導体装置、または第２の実施形態に係る電子モジュールを用いることにより、電子機器１００は、より小型化および薄型化することが可能である。
　＜４．まとめ＞
　以上にて説明したように、本開示の第１の実施形態に係る半導体装置１は、内部に複数の能動部品を効率的な配置で積層することができる。したがって、本開示の第１の実施形態に係る半導体装置１によれば、同じ大きさの能動部品を用いた他の半導体装置と比較して、小型化および薄型化することが可能である。
　また、本開示の第１の実施形態に係る半導体装置１では、第１の能動部品１２と、外部接続端子４８とを電気的に接続する接続ビア１７が半導体装置１の基板面に対して垂直に設けられる。これによれば、接続ビア１７は、第１の能動部品１２から外部接続端子４８までの配線長を短くすることができるため、伝送線路における寄生容量および抵抗ばらつきによる損失を低減することができる。このような半導体装置１は、ミリ波帯またはサブテラヘルツ波帯の周波数を使用する高周波通信モジュールに好適に使用することができる。
　また、本開示の第２の実施形態に係る電子モジュール１０では、外部接続端子４８が設けられた一方の面と対向する他方の面にバンプ端子５７を設け、バンプ端子５７と電気的に接続する電子部品をさらに搭載することができる。したがって、本開示の第２の実施形態に係る電子モジュール１０によれば、さらに他の電子部品を積層して搭載することができるため、より小型化することが可能である。
　さらに、上記のような半導体装置１または電子モジュール１０を用いることにより、本開示の第３の実施形態に係る電子機器１００をより小型化することが可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本開示にて説明した各要素を適宜組み合わせたものも本開示の技術的範囲に属することはいうまでもない。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　一方の面に外部接続端子が設けられた多層配線基板と、
　前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
を備え、
　前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第２の能動部品とを含む、半導体装置。
（２）
　前記第２の能動部品は、前記第１の能動部品の積層方向における射影領域に設けられる、前記（１）に記載の半導体装置。
（３）
　前記第１の能動部品と、前記外部接続端子とを接続する接続ビアは、前記第２の能動部品と離隔して、前記第１の能動部品の積層方向における射影領域に設けられる、前記（１）または（２）に記載の半導体装置。
（４）
　前記複数の能動部品は、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第３の能動部品をさらに含み、
　前記第３の能動部品は、積層方向における前記第１の能動部品の射影領域に、前記第１の能動部品と並列して設けられる、前記（１）～（３）のいずれか一項に記載の半導体装置。
（５）
　前記複数の能動部品の少なくともいずれか１つ以上は、演算処理素子である、前記（１）～（４）のいずれか一項に記載の半導体装置。
（６）
　前記接続ビアは、前記多層配線基板の基板面に対して垂直に設けられる、前記（１）～（５）のいずれか一項に記載の半導体装置。
（７）
　前記第１の能動部品と、前記第２の能動部品との間には、金属配線が設けられ、
　前記金属配線は、前記第１の能動部品と、前記第２の能動部品とを電磁的にシールドする、前記（１）～（６）のいずれか一項に記載の半導体装置。
（８）
　一方の面に外部接続端子が設けられた多層配線基板と、
　前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
を備える半導体装置を含み、
　前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子モジュール。
（９）
　前記他方の面上には、さらにバンプ端子が設けられ、
　前記バンプ端子上には、電子部品が設けられる、前記（８）に記載の電子モジュール。
（１０）
　前記電子部品を封止する封止材層をさらに備える、前記（９）に記載の電子モジュール。
（１１）
　一方の面に外部接続端子が設けられた多層配線基板と、
　前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
を備える半導体装置を含み、
　前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子機器。
（１２）
　支持基板上に複数の能動部品を絶縁性樹脂で埋め込みながら積層し、多層配線基板を形成する工程と、
　前記複数の能動部品のそれぞれと接続する接続ビアを形成する工程と、
　前記多層配線基板の表面に、前記接続ビアと接続する電極パッドを形成する工程と、
　前記電極パッド上に外部接続端子を形成する工程と、
を含み、
　前記複数の能動部品は、前記支持基板側に積層された第１の能動部品と、前記外部接続端子が形成された面側に積層され、前記第１の能動部品よりも平面面積が大きい第２の能動部品とを含む、半導体装置の製造方法。
（１３）
　前記電極パッドを形成した後、前記多層配線基板から前記支持基板を剥離する工程をさらに含む、前記（１２）に記載の半導体装置の製造方法。
（１４）
　前記接続ビアが設けられるビアホールは、レーザ加工またはフォトエッチングによって形成される、前記（１２）または（１３）に記載の半導体装置の製造方法。
　１、１Ａ、１Ｂ　　　半導体装置
　１０、１０Ａ　　　　電子モジュール
　１２　　　　　第１の能動部品
　１５、２５、４５、５５　　コンタクトビア
　１６、２６、５６　　配線層
　１７　　　　　接続ビア
　２２　　　　　第２の能動部品
　３２、３３、３４、３５、３６、５１　　層間絶縁膜
　４７　　　　　電極パッド
　４８　　　　　外部接続端子
　３１、３７、５２　　保護層
　５７　　　　　バンプ端子
　６１　　　　　電子部品
　６２　　　　接続端子
　６３　　　　封止材層
　８１　　　　支持基板
　８２　　　　接着性樹脂層
　８３　　　　キャリア銅箔
　８４　　　　極薄銅箔
　１００　　　電子機器

Claims (14)

  1. 　一方の面に外部接続端子が設けられた多層配線基板と、
    　前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
    を備え、
    　前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第２の能動部品とを含む、半導体装置。
  2. 　前記第２の能動部品は、前記第１の能動部品の積層方向における射影領域に設けられる、請求項１に記載の半導体装置。
  3. 　前記第１の能動部品と、前記外部接続端子とを接続する接続ビアは、前記第２の能動部品と離隔して、前記第１の能動部品の積層方向における射影領域に設けられる、請求項１に記載の半導体装置。
  4. 　前記複数の能動部品は、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第３の能動部品をさらに含み、
    　前記第３の能動部品は、積層方向における前記第１の能動部品の射影領域に、前記第１の能動部品と並列して設けられる、請求項１に記載の半導体装置。
  5. 　前記複数の能動部品の少なくともいずれか１つ以上は、演算処理素子である、請求項１に記載の半導体装置。
  6. 　前記接続ビアは、前記多層配線基板の基板面に対して垂直に設けられる、請求項１に記載の半導体装置。
  7. 　前記第１の能動部品と、前記第２の能動部品との間には、金属配線が設けられ、
    　前記金属配線は、前記第１の能動部品と、前記第２の能動部品とを電磁的にシールドする、請求項１に記載の半導体装置。
  8. 　一方の面に外部接続端子が設けられた多層配線基板と、
    　前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
    を備える半導体装置を含み、
    　前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子モジュール。
  9. 　前記他方の面上には、さらにバンプ端子が設けられ、
    　前記バンプ端子上には、電子部品が設けられる、請求項８に記載の電子モジュール。
  10. 　前記電子部品を封止する封止材層をさらに備える、請求項９に記載の電子モジュール。
  11. 　一方の面に外部接続端子が設けられた多層配線基板と、
    　前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
    を備える半導体装置を含み、
    　前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子機器。
  12. 　支持基板上に複数の能動部品を絶縁性樹脂で埋め込みながら積層し、多層配線基板を形成する工程と、
    　前記複数の能動部品のそれぞれと接続する接続ビアを形成する工程と、
    　前記多層配線基板の表面に、前記接続ビアと接続する電極パッドを形成する工程と、
    　前記電極パッド上に外部接続端子を形成する工程と、
    を含み、
    　前記複数の能動部品は、前記支持基板側に積層された第１の能動部品と、前記外部接続端子が形成された面側に積層され、前記第１の能動部品よりも平面面積が大きい第２の能動部品とを含む、半導体装置の製造方法。
  13. 　前記電極パッドを形成した後、前記多層配線基板から前記支持基板を剥離する工程をさらに含む、請求項１２に記載の半導体装置の製造方法。
  14. 　前記接続ビアが設けられるビアホールは、レーザ加工またはフォトエッチングによって形成される、請求項１２に記載の半導体装置の製造方法。
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