JP6922887B2 - 半導体装置、電子モジュール、電子機器、および半導体装置の製造方法 - Google Patents

半導体装置、電子モジュール、電子機器、および半導体装置の製造方法 Download PDF

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Description

本開示は、半導体装置、電子モジュール、電子機器、および半導体装置の製造方法に関する。
近年、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、およびノート型パーソナルコンピュータ等の電子機器の小型化および高性能化が進んでいる。そのため、これらの電子機器に組み込まれる半導体装置は、より高密度実装に対応することが必要になっている。
高密度実装に対応するためには、端子および配線パターンを微細化し、半導体装置を小型化することが求められる。例えば、近年では、複数の機能回路を集積させ、１チップ上にシステム回路を形成することで、半導体装置の小型化を図ったＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）技術が提案されている。
また、以下の特許文献１では、複数の電子部品を基板上に搭載し、ワイヤボンディングで電気的に接続した後、モールド樹脂で封止することで、半導体装置の小型化を図ったＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）技術が提案されている。さらに、以下の特許文献２では、有機基板に電子部品を内蔵させ、接続ビアにて電子部品から有機基板の表面への電気接続を形成した部品内蔵基板が提案されている。
特開２００９−１６４６５３号公報 特開２００４−０７２０３２号公報
しかしながら、上記の技術では、半導体装置をさらに小型化することが困難であった。具体的には、特許文献１に開示された技術では、搭載した複数の電子部品同士をワイヤボンディングで接続しているため、ワイヤボンディングを設ける領域が必要であった。また、特許文献２に開示された技術では、電子部品を積層して設けることが困難であるため、複数の電子部品を用いる場合、電子部品の配置面積が大きくなっていた。
そこで、本開示では、より小型化された半導体装置、および該半導体装置を含む電子モジュール、該半導体装置を含む電子機器、該半導体装置の製造方法を提案する。
本開示によれば、一方の面に外部接続端子が設けられた多層配線基板と、前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、を備え、前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第２の能動部品とを含む、半導体装置が提供される。
また、本開示によれば、一方の面に外部接続端子が設けられた多層配線基板と、前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、を備える半導体装置を含み、前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子モジュールが提供される。
また、本開示によれば、一方の面に外部接続端子が設けられた多層配線基板と、前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、を備える半導体装置を含み、前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子機器が提供される。
また、本開示によれば、支持基板上に複数の能動部品を絶縁性樹脂で埋め込みながら積層し、多層配線基板を形成する工程と、前記複数の能動部品のそれぞれと接続する接続ビアを形成する工程と、前記多層配線基板の表面に、前記接続ビアと接続する電極パッドを形成する工程と、前記電極パッド上に外部接続端子を形成する工程と、を含み、前記複数の能動部品は、前記支持基板側に積層された第１の能動部品と、前記外部接続端子が形成された面側に積層され、前記第１の能動部品よりも平面面積が大きい第２の能動部品とを含む、半導体装置の製造方法が提供される。
本開示によれば、複数の能動部品を半導体装置の内部に効率的に配置することができるため、半導体装置の内部空間の利用効率を向上させることができる。
以上説明したように本開示によれば、より小型化した半導体装置を提供することが可能である。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。 比較例に係る半導体装置の断面構造を模式的に示す断面図である。 本開示の第１の実施形態に係る半導体装置を厚み方向から平面視した際の上面投影図である。 比較例に係る半導体装置を厚み方向から平面視した際の上面投影図である。 同実施形態の第１の発展例に係る半導体装置の断面構造を模式的に示す断面図である。 同実施形態の第２の発展例に係る半導体装置の断面構造を模式的に示す断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の能動部品に再配線層を形成する各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 第１の発展例に係る半導体装置の製造方法の各工程を説明する模式的な断面図である。 本開示の第２の実施形態に係る電子モジュールの断面構造を模式的に示す断面図である。 同実施形態の変形例に係る電子モジュールの断面構造を模式的に示す断面図である。 本開示の第３の実施形態に係る電子機器の外観例を示した斜視図である。 同実施形態に係る電子機器の構成を示すブロック図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
１．第１の実施形態
１．１．半導体装置の構成例
１．２．半導体装置による効果
１．３．発展例
１．４．半導体装置の製造方法
２．第２の実施形態
２．１．電子モジュールの構成例
２．２．変形例
３．第３の実施形態
３．１．電子機器の概略
３．２．電子機器の構成例
４．まとめ
＜１．第１の実施形態＞
（１．１．半導体装置の構成例）
まず、図１を参照して、本開示の第１の実施形態に係る半導体装置の構成例について説明する。図１は、本実施形態に係る半導体装置の断面構造を模式的に示す断面図である。
図１に示すように、半導体装置１は、一方の面に設けられた外部接続端子４８と、積層された状態で半導体装置１に内蔵された第１の能動部品１２および第２の能動部品２２とを備える。また、半導体装置１は、層間絶縁膜３２、３３、３４、３５、３６を積層した多層配線基板にて構成され、半導体装置１の表面には、保護層３１、３７が設けられる。
すなわち、半導体装置１は、外部接続端子４８が設けられた一方の面側から、保護層３７、層間絶縁膜３６、層間絶縁膜３５、層間絶縁膜３４、層間絶縁膜３３、層間絶縁膜３２、および保護層３１の順で積層された多層配線基板にて構成される。
層間絶縁膜３２、３３、３４、３５、３６は、半導体装置１を構成する多層配線基板の主要部材であり、各層間絶縁膜に埋め込まれた第１の能動部品１２、第２の能動部品２２、および金属配線を互いに電気的に絶縁する。層間絶縁膜３２、３３、３４、３５、３６は、絶縁性の有機樹脂で形成され、例えば、エポキシ樹脂、ポリイミド樹脂、変性ポリフェニレンエーテル（ＰｏｌｙＰｈｅｎｙｌｅｎｅＥｔｈｅｒ：ＰＰＥ）樹脂、フェノール樹脂、ポリテトラフルオロエチレン（ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｌｅｎｅ：ＰＴＦＥ）樹脂、ケイ素樹脂、ポリブタジエン樹脂、ポリエステル樹脂、メラミン樹脂、ユリア樹脂、ポリフェニレンサルファイド（ＰｏｌｙＰｈｅｎｙｌｅｎｅＳｕｌｆｉｄｅ：ＰＰＳ）樹脂、およびポリフェニレンオキシド（ＰｏｌｙＰｈｅｎｙｌｅｎｅＯｘｉｄｅ：ＰＰＯ）樹脂などで形成されてもよい。また、これらの有機樹脂は、１種単独で用いられてもよく、複数種を混合または反応させて用いられてもよい。また、層間絶縁膜３２、３３、３４、３５、３６は、強度または絶縁性を向上させるために、無機フィラーまたはガラス繊維などの補強材を含有してもよい。
保護層３１、３７は、半導体装置１を外部環境から保護するために、半導体装置１の両表面のうち、電気的接続のための接点以外の領域に設けられる。具体的には、保護層３１、３７は、半導体装置１の両表面のうち、外部接続端子４８が設けられる領域以外の領域に設けられる。保護層３１、３７は、例えば、ソルダーレジストで形成されてもよい。
外部接続端子４８は、半導体装置１に内蔵された第１の能動部品１２、および第２の能動部品２２と電気的に接続し、第１の能動部品１２および第２の能動部品２２への外部からの入出力端子として機能する。外部接続端子４８は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を構成するはんだボール、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）などの三次元実装用のＣｕコアはんだボール、柱状の銅の上にはんだをキャップしたＣｕピラーバンプ、またはＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）を構成する電極端子などであってもよい。
第１の能動部品１２は、端子１３、再配線層１４、コンタクトビア１５、配線層１６、接続ビア１７、配線層２６、コンタクトビア４５、および電極パッド４７を介して外部接続端子４８と電気的に接続している。また、第１の能動部品１２は、回路または端子が設けられた面を外部接続端子４８が設けられた面側に向けて（図１では下向き）、接着層１１にて層間絶縁膜３２と接着している。
第１の能動部品１２は、半導体装置１に内蔵された能動部品であり、半導体装置１の外部接続端子４８が設けられた一方の面と対向する他方の面側の層間絶縁膜３３に設けられる。第１の能動部品１２は、供給された電力の増幅または整流などの能動動作を行う部品であり、具体的には、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの演算処理素子、ＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）および認証チップなどの集積回路素子、ならびにＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびフラッシュメモリなどの記憶素子などであってもよい。
端子１３は、第１の能動部品１２への入出力を行う電極等であり、例えば、アルミニウム（Ａｌ）などの金属で形成される。また、端子１３は、再配線層１４と接続される。再配線層１４は、配線層１６との適切な電気的接続のために、端子１３から引き回された金属配線である。再配線層１４は、例えば、銅（Ｃｕ）などの金属にて形成されてもよい。また、再配線層１４には、コンタクトビア１５との接続部であるランドが形成される。これにより、コンタクトビア１５は、微細な端子１３よりも比較的サイズが大きい再配線層１４のランドと電気的接続を形成することができるため、コンタクトビア１５の形成をより容易にすることができる。
接着層１１は、第１の能動部品１２と層間絶縁膜３２とを接着することで、第１の能動部品１２を固定する。具体的には、接着層１１は、紫外線硬化性樹脂または熱硬化性樹脂を含む接着剤層であってもよく、例えば、ダイアタッチフィルムであってもよい。
コンタクトビア１５は、層間絶縁膜３３を貫通して設けられ、再配線層１４と、配線層１６とを電気的に接続する。コンタクトビア１５は、例えば、Ｃｕなどの金属で形成されてもよい。
配線層１６は、層間絶縁膜３４に設けられ、コンタクトビア１５と、接続ビア１７とを電気的に接続する。配線層１６は、例えば、Ｃｕなどの金属で形成されてもよい。
また、配線層１６は、第１の能動部品１２と、第２の能動部品２２との間に延伸されていてもよい。具体的には、配線層１６は、半導体装置１を厚み方向から平面視した際に、第１の能動部品１２、および第２の能動部品２２が重畳して設けられた領域に延伸されていてもよい。これによれば、配線層１６は、第１の能動部品１２と、第２の能動部品２２との間で電磁場が流れることを防止する電磁シールドとして機能することができる。そのため、このような配線層１６によれば、第１の能動部品１２、および第２の能動部品２２のいずれか一方が発する不要輻射が、他方の能動部品にノイズとして入り込むことを防止することができる。特に、第１の能動部品１２、および第２の能動部品２２のいずれかがノイズを発しやすいＰＭＩＣなどである場合、配線層１６を電磁シールドとして機能させることが好ましい。
接続ビア１７は、層間絶縁膜３４、３５を貫通して設けられ、配線層１６と、配線層２６とを電気的に接続する。接続ビア１７は、例えば、Ｃｕなどの金属で形成されてもよい。なお、接続ビア１７は、後述するように、配線層２６と同時に形成されるため、ビア内部が埋め込まれない、いわゆるコンフォーマルビアとして形成される。
接続ビア１７は、第２の能動部品２２との絶縁を確保するために第２の能動部品２２と離隔して、第１の能動部品１２の積層方向における射影領域に設けられる。接続ビア１７と、第２の能動部品２２との間隔は、例えば、１００μｍであってもよい。これにより、接続ビア１７を半導体装置１の内部に効率的な配置にて形成することができるため、半導体装置１を小型化することができる。また、接続ビア１７は、半導体装置１を構成する多層配線基板の基板面に対して垂直に設けられてもよい。このような場合、接続ビア１７は、第１の能動部品１２から外部接続端子４８までの配線長を短くすることができるため、伝送線路における寄生容量および抵抗ばらつきによる損失を低減することができる。
配線層２６は、層間絶縁膜３６に設けられ、接続ビア１７と、コンタクトビア４５とを電気的に接続する。配線層２６は、例えば、Ｃｕなどの金属で形成されてもよい。また、コンタクトビア４５は、層間絶縁膜３６を貫通して設けられ、配線層２６と、電極パッド４７とを電気的に接続する。コンタクトビア４５は、例えば、Ｃｕなどの金属で形成されてもよい。
電極パッド４７は、保護層３７の開口に設けられ、コンタクトビア４５と、外部接続端子４８とを電気的に接続する。電極パッド４７は、例えば、銅（Ｃｕ）などの金属で形成される。また、電極パッド４７の表面は、ニッケル（Ｎｉ）および金（Ａｕ）などの金属が成膜されていてもよい。電極パッド４７は、単層で形成されてもよく、複数層の積層構造で形成されてもよい。
第２の能動部品２２は、端子２３、再配線層２４、コンタクトビア２５、配線層２６、図示しないコンタクトビア、および電極パッド４７を介して外部接続端子４８と電気的に接続している。また、第２の能動部品２２は、回路または端子が設けられた面を外部接続端子４８が設けられた面側に向けて（図１では下向き）、接着層２１にて層間絶縁膜３４と接着している。
第２の能動部品２２は、半導体装置１に内蔵された能動部品であり、半導体装置２の外部接続端子４８が設けられた面側の層間絶縁膜３５に設けられる。第２の能動部品２２は、第１の能動部品１２と同様に、供給された電力の増幅または整流などの能動動作を行う部品であり、具体的には、ＭＰＵなどの演算処理素子、ＰＭＩＣおよび認証チップなどの集積回路素子、ならびにＳＤＲＡＭおよびフラッシュメモリなどの記憶素子などであってもよい。
なお、第１の能動部品１２、および第２の能動部品２２のうち少なくともいずれかは、ＭＰＵなどの演算処理素子であることが好ましい。このような場合、半導体装置１は、所定の情報処理を実行する演算処理装置として機能することができる。
ここで、第２の能動部品２２は、第１の能動部品１２よりも平面面積が小さい能動部品であり、第１の能動部品１２の積層方向における射影領域に設けられる。これによれば、半導体装置１は、複数の能動部品を効率的な配置で内部に積層することができる。
端子２３は、第２の能動部品２２への入出力を行う電極等であり、例えば、Ａｌなどの金属で形成される。また、端子２３は、再配線層２４と接続される。再配線層２４は、配線層２６との適切な電気的接続のために、端子２３から引き回された金属配線である。再配線層２４は、Ｃｕなどの金属にて形成されてもよい。また、再配線層２４には、コンタクトビア２５との接続部であるランドが形成される。これにより、コンタクトビア２５は、微細な端子２３よりも比較的サイズが大きい再配線層２４のランドと電気的接続を形成することができるため、コンタクトビア２５の形成をより容易にすることができる。
接着層２１は、第２の能動部品２２と層間絶縁膜３４とを接着することで、第２の能動部品２２を固定する。具体的には、接着層２１は、紫外線硬化性樹脂または熱硬化性樹脂を含む接着剤層であってもよく、例えば、ダイアタッチフィルムであってもよい。
コンタクトビア２５は、層間絶縁膜３５を貫通して設けられ、再配線層２４と、配線層２６とを電気的に接続する。コンタクトビア２５は、例えば、Ｃｕなどの金属で形成されてもよい。配線層２６は、層間絶縁膜３６に設けられる。配線層２６は、例えば、Ｃｕなどの金属で形成されてもよい。なお、配線層２６と、電極パッド４７とは、図示しないコンタクトビアにて電気的に接続されている。
本実施形態に係る半導体装置１では、より平面面積が小さい第２の能動部品２２が第１の能動部品１２よりも外部接続端子４８側に設けられる。これにより、半導体装置１では、第１の能動部品１２の積層方向における射影領域に、第１の能動部品１２を外部接続端子４８に電気的に接続する接続ビア１７と、第２の能動部品２２とを設けることができる。したがって、半導体装置１によれば、複数の能動部品を効率的な配置で積層することができるため、半導体装置１をより小型化および薄型化することができる。
（１．２．半導体装置による効果）
続いて、図２〜図４を参照して、本実施形態に係る半導体装置１による小型化の効果を検証する。図２は、比較例に係る半導体装置の断面構造を模式的に示す断面図である。
図２に示すように、比較例に係る半導体装置２では、第１の能動部品１２と、第２の能動部品２２との位置関係が、本実施形態に係る半導体装置１と反転している。具体的には、比較例に係る半導体装置２では、外部接続端子４８が設けられた一方の面側の層間絶縁膜３５に第１の能動部品１２が設けられており、外部接続端子４８が設けられた一方の面と対向する他方の面側の層間絶縁膜３３に第２の能動部品２２が設けられている。すなわち、比較例２に係る半導体装置２では、外部接続端子４８が設けられた一方の面側に設けられた能動部品の方が、外部接続端子４８が設けられた一方の面と対向する他方の面側に設けられた能動部品よりも平面面積が大きい。
このような半導体装置２では、第１の能動部品１２の積層方向における射影領域に、第２の能動部品２２と外部接続端子４８とを電気的に接続する接続ビア１７を設けることができない。そのため、比較例に係る半導体装置２では、接続ビア１７は、第１の能動部品１２の外側に離隔して設けられる。
ここで、第１の能動部品１２の大きさを４ｍｍ四方とし、端子１３の数を４４個とし、第２の能動部品２２の大きさを２ｍｍ四方とし、端子２３の数を１２個として、本実施形態に係る半導体装置１と、比較例に係る半導体装置２との平面視の大きさを比較した。その結果を図３および図４に示す。図３は、本実施形態に係る半導体装置１を厚み方向から平面視した際の上面投影図であり、図４は、比較例に係る半導体装置２を厚み方向から平面視した際の上面投影図である。
図３に示すように、本実施形態に係る半導体装置１では、第２の能動部品２２の外周から１００μｍ離隔した位置に接続ビア１７が設けられる。そのため、接続ビア１７と接続するコンタクトビア４５は、第１の能動部品１２の外周よりも内側に設けられる。したがって、本実施形態に係る半導体装置１の平面視の大きさは、第１の能動部品１２の外周からさらに０．２ｍｍずつ余白をとって４．４ｍｍ四方となる。
一方、図４に示すように、比較例に係る半導体装置２では、第１の能動部品１２を迂回して、第１の能動部品１２の外周から１００μｍ離隔した位置に接続ビア１７が設けられる。そのため、比較例に係る半導体装置２では、平面視の大きさは、第１の能動部品１２から１００μｍ外周に設けられた接続ビア１７よりさらに０．２ｍｍずつ余白をとった大きさが必要となる。したがって、接続ビア１７の直径を２００μｍとすると、比較例に係る半導体装置２の平面視の大きさは、５．０ｍｍ四方となる。
上記の検証結果をまとめると、以下の表１のようになる。
Figure 0006922887
表１に示すように、本実施形態に係る半導体装置１によれば、同じ大きさの第１の能動部品１２、および第２の能動部品２２が使用された比較例に係る半導体装置２に対して、半導体装置の平面視の大きさを小さくすることが可能である。
（１．３．発展例）
次に、図５Ａおよび図５Ｂを参照して、本実施形態に係る半導体装置の発展例について説明する。図５Ａは、第１の発展例に係る半導体装置の断面構造を模式的に示す断面図である。図５Ｂは、第２の発展例に係る半導体装置の断面構造を模式的に示す断面図である。
（第１の発展例）
まず、図５Ａを参照して、本実施形態の第１の発展例に係る半導体装置１Ａについて説明する。
図５Ａに示すように、第１の発展例に係る半導体装置１Ａは、図１で示した半導体装置１に対して、外部接続端子４８が設けられた一方の面と対向する他方の面側に、配線層５６、コンタクトビア５５、バンプ端子５７、層間絶縁膜５１、および保護層５２が設けられる点が異なる。すなわち、第１の発展例に係る半導体装置１Ａは、図１で示した半導体装置１に対して、外部接続端子４８が設けられた一方の面と対向する他方の面に、外部の電子部品等との入出力を行うバンプ端子５７が設けられる点が異なる。なお、その他の構成については、図１で示した半導体装置１と実質的に同様であるため、ここでの説明は省略する。
層間絶縁膜５１は、層間絶縁膜３２、３３、３４、３５、３６と同様に、各層間絶縁膜に埋め込まれた配線層５６、およびコンタクトビア５５を互いに電気的に絶縁する。層間絶縁膜５１は、絶縁性の有機樹脂で形成される。層間絶縁膜５１は、例えば、層間絶縁膜３２、３３、３４、３５、３６と同様の有機樹脂を使用して形成することができる。
配線層５６は、例えば、Ｃｕなどの金属で形成されて、層間絶縁膜３２に設けられる。なお、配線層５６は、図示しないコンタクトビアにて第１の能動部品１２、または配線層１６などと、コンタクトビア５５とを電気的に接続する。コンタクトビア５５は、層間絶縁膜５１を貫通して設けられ、配線層２６と、電極パッド４７とを電気的に接続する。コンタクトビア５５は、例えば、Ｃｕなどの金属で形成されてもよい。
バンプ端子５７は、層間絶縁膜５１に設けられ、コンタクトビア５５と、外部の電子部品とを電気的に接続する。バンプ端子５７は、例えば、Ｃｕなどの金属で形成される。また、バンプ端子５７の表面は、ニッケル（Ｎｉ）および金（Ａｕ）などの金属が成膜されていてもよい。バンプ端子５７は、単層で形成されてもよく、複数層の積層構造で形成されてもよい。
保護層５２は、半導体装置１Ａを外部環境から保護するために、半導体装置１Ａの電気的接続のための接点以外の領域に設けられる。具体的には、保護層５２は、バンプ端子５７が露出するような開口を設けて、半導体装置１Ａの表面に設けられる。保護層５２は、例えば、ソルダーレジストであってもよい。
このような第１の発展例に係る半導体装置１Ａによれば、半導体装置１Ａの表面に設けられたバンプ端子５７によって、外部の電子部品等と電気的な接続を形成することができる。したがって、第１の発展例に係る半導体装置１Ａは、外部接続端子４８が設けられた一方の面と対向する他方の面側からも、外部の電子部品等からの入出力を受け付けることができる。なお、第２の実施形態で後述するが、バンプ端子５７と電気的に接続される外部の電子部品は、例えば、イメージセンサなどのセンサ類、抵抗器、トランスおよびコンデンサなどの受動部品、ならびにＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）などであってもよい。
（第２の発展例）
続いて、図５Ｂを参照して、本実施形態の第２の発展例に係る半導体装置１Ｂについて説明する。
図５Ｂに示すように、第２の発展例に係る半導体装置１Ｂは、図１で示した半導体装置１に対して、さらに第３の能動部品２２Ｂを内蔵する点が異なる。
第３の能動部品２２Ｂは、第２の能動部品２２と同様に、端子２３Ｂ、再配線層２４Ｂ、コンタクトビア２５Ｂ、配線層２６Ｂ、図示しないコンタクトビア、および電極パッド４７を介して外部接続端子４８と電気的に接続している。また、第３の能動部品２２Ｂは、回路または端子が設けられた面を外部接続端子４８が設けられた面側に向けて（図５Ｂでは下向き）、接着層２１Ｂにて層間絶縁膜３４と接着している。
なお、その他の構成については、図１で示した半導体装置１と実質的に同様であるため、ここでの説明は省略する。また、端子２３Ｂについては端子２３と実質的に同様であり、再配線層２４Ｂについては再配線層２４と実質的に同様であり、コンタクトビア２５Ｂについてはコンタクトビア２５と実質的に同様であり、配線層２６Ｂについては配線層２６と実質的に同様であるため、ここでの説明は省略する。
第３の能動部品２２Ｂは、半導体装置１Ｂに内蔵された能動部品であり、半導体装置１Ｂの外部接続端子４８が設けられた面側の層間絶縁膜３５に設けられる。第３の能動部品２２Ｂは、第２の能動部品２２と同様に、供給された電力の増幅または整流などの能動動作を行う部品であり、具体的には、ＭＰＵなどの演算処理素子、ＰＭＩＣおよび認証チップなどの集積回路素子、ならびにＳＤＲＡＭおよびフラッシュメモリなどの記憶素子などであってもよい。
ここで、第３の能動部品２２Ｂは、第２の能動部品２２と同様に、第１の能動部品１２よりも平面面積が小さい能動部品であり、第１の能動部品１２の積層方向における射影領域に設けられる。これによれば、半導体装置１Ｂは、第１の能動部品１２の積層方向における射影領域に、第２の能動部品２２、および第３の能動部品２２Ｂの双方を設けることができる。そのため、半導体装置１Ｂによれば、多くの能動部品を効率的な配置で内部に積層することができるため、半導体装置１Ｂをより小型化および薄型化することができる。
なお、図５Ｂでは、第２の能動部品２２が設けられた層間絶縁膜３５に、同様に第３の能動部品２２Ｂを設けたが、第２の発展例は、上記例示に限定されない。半導体装置がより多層化されている場合、第３の能動部品２２Ｂは、第２の能動部品２２よりも外部接続端子４８が設けられた面側に設けられてもよい。ただし、半導体装置のさらなる多層化は、半導体装置の製造コストを増加させるため、第３の能動部品２２Ｂは、第２の能動部品２２が設けられた層間絶縁膜３５に、第２の能動部品２２と並列して設けられることが好ましい。
（１．４．半導体装置の製造方法）
次に、図６〜図２９を参照して、本実施形態に係る半導体装置の製造方法の一例について説明する。なお、製造方法の説明では、各層が積層される方向を「上」と表現する。
以下では、本実施形態の第１の発展例に係る半導体装置１Ａの製造方法について説明する。本実施形態に係る半導体装置１、および第２の発展例に係る半導体装置１Ｂの製造方法は、第１の発展例に係る半導体装置１Ａの製造方法を参照すれば、容易に理解可能であるため、ここでの説明は省略する。
まず、図６〜図１１を参照して、第１の能動部品１２への再配線層１４の形成方法について説明する。図６〜図１１は、第１の能動部品１２に再配線層１４を形成する各工程を説明する模式的な断面図である。
まず、図６に示すように、Ａｌからなる端子１３が形成された第１の能動部品１２の表面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｏｎ）等を用いてＳｉＮ等からなる無機絶縁層７１を成膜し、リソグラフィ等を用いて開口を形成する。
続いて、図７に示すように、無機絶縁層７１および端子１３の上に、スピンコート法等を用いて、ポリイミドまたはポリベンゾオキサゾールからなる有機絶縁層７２を成膜し、リソグラフィ等によって端子１３が露出するように開口を形成する。
次に、図８に示すように、有機絶縁層７２の上に、スパッタ法を用いて１０ｎｍ〜１００ｎｍ程度のＴｉＷ、および１００ｎｍ〜１０００ｎｍ程度のＣｕを成膜し、シード層７３を形成する。なお、シード層７３は、ＴｉＷに替えてＣｒ、Ｎｉ、Ｔｉ、およびＰｔなどの高融点金属を用いて形成することも可能であり、ＴｉＣｕなどのこれらの高融点金属の合金を用いて形成することも可能である。また、シード層７３は、Ｃｕに替えてＮｉ、Ａｇ、およびＡｕなどの金属、またはこれらの合金を用いて形成することも可能である。
その後、図９に示すように、シード層７３の上に、スピンコート法等を用いてフォトレジスト７４を成膜し、フォトリソグラフィ等を用いて再配線層１４を形成する領域のフォトレジスト７４を除去する。なお、このようなレジストのパターニングは、具体的には、表面洗浄、レジスト塗布、乾燥、露光、および現像の各工程を経て行われる。
続いて、図１０に示すように、シード層７３の上に、電解銅めっき法または電解ニッケルめっき法等を用いて再配線層１４を形成する。再配線層１４において、コンタクトビア接続用のランドは、直径５０μｍ〜１００μｍ程度にて形成されることが好ましく、配線は、厚さ３μｍ〜１０μｍ程度、最小幅１０μｍ程度にて形成されることが好ましい。
次に、図１１に示すように、フォトレジスト７４を除去し、再配線層１４をレジスト等でマスクした後、Ａｒイオンミリング等のドライエッチングを行うことで、不要なシード層７３を除去し、再配線層１４の各々を電気的に分離する。なお、シード層７３の除去は、王水、硝酸第２セリウムアンモニウム、または水酸化カリウムなどの溶液を用いたウェットエッチングでも実行することが可能である。ただし、ウェットエッチングでは、再配線層１４へのサイドエッチングおよび厚み減少が生じる可能性があるため、これらを考慮すると、シード層７３の除去は、ドライエッチングで実行することが好ましい。
以上の工程により、第１の能動部品１２に再配線層１４を形成することができる。第２の能動部品２２についても同様の工程によって再配線層２４を形成することができる。
続いて、図１２〜図２９を参照して、第１の発展例に係る半導体装置１Ａの製造方法について説明する。図１２〜図２９は、第１の発展例に係る半導体装置１Ａの製造方法の各工程を説明する模式的な断面図である。
まず、図１２に示すように、支持基板８１、接着性樹脂層８２、極薄銅箔８４およびキャリア銅箔８３からなるピーラブル銅箔を用意する。
次に、図１３に示すように、支持基板８１の一方の面に、接着性樹脂層８２を介して、極薄銅箔８４およびキャリア銅箔８３からなるピーラブル銅箔をロールラミネートまたは積層プレスにて熱圧着させる。
なお、支持基板８１には、無機材料、金属材料、または樹脂材料等からなる各種基板を使用することができる。具体的には、支持基板８１には、Ｓｉ、ガラス、セラミック、銅、銅合金、アルミニウム、アルミニウム合金、ステンレス鋼、ポリイミド樹脂、またはエポキシ樹脂等からなる基板を使用することができる。
また、ピーラブル銅箔は、厚さ２μｍ〜５μｍの極薄銅箔８４に、厚さ１８μｍ〜３５μｍのキャリア銅箔８３を真空蒸着したものである。ピーラブル銅箔は、後段の工程で、極薄銅箔８４と、キャリア銅箔８３とを容易に剥離することができるように形成されている。したがって、ピーラブル銅箔を用いることにより、後段の工程で半導体装置１Ａから支持基板８１を容易に剥離することができる。ピーラブル銅箔としては、例えば、古河サーキットフォイル株式会社製３ＦＤ−Ｐ３／３５、または三井金属鉱業株式会社製ＭＴ−１８Ｓ５ＤＨなどを用いることができる。
接着性樹脂層８２としては、補強材としてガラス繊維を含有させたエポキシ樹脂、ポリイミド樹脂、ＰＰＥ樹脂、フェノール樹脂、ＰＴＦＥ樹脂、ケイ素樹脂、ポリブタジエン樹脂、ポリエステル樹脂、メラミン樹脂、ユリア樹脂、ＰＰＳ樹脂、およびＰＰＯ樹脂などを用いることができる。また、接着性樹脂層８２は、補強材として、アラミド不織布、アラミド繊維、またはポリエステル繊維を含有してもよい。
また、極薄銅箔８４の上には、無電解銅めっき法を用いて、厚さ０．５μｍ〜３μｍのめっき下地層が形成されてもよい。めっき下地層は、図１５で示すようにバンプ端子５７を電解銅めっき法にて形成するための導電層として機能する。ただし、めっき下地層を形成せず、極薄銅箔８４の上に直接電解銅めっき用の電極を接触させて、バンプ端子５７を形成してもよい。
次に、図１４に示すように、極薄銅箔８４またはめっき下地層（図示せず）の上に、ドライフィルムのめっきレジストをロールラミネート法等で貼り付け、パターニングすることで、レジスト層８５を形成する。その後、図１５に示すように、極薄銅箔８４またはめっき下地層（図示せず）の上に、電解銅めっき法を用いて厚さ１５μｍ程度のバンプ端子５７を形成する。
続いて、図１６に示すように、レジスト層８５を剥離した後、層間絶縁膜５１を形成するための前処理として、バンプ端子５７の露出している表面を粗化処理する。これにより、バンプ端子５７と、層間絶縁膜５１との接着性を向上させることができる。なお、粗化処理は、酸化還元による黒化処理、または過水硫酸（すなわち、過酸化水素水と硫酸の混合液）を用いたソフトエッチング処理によって実行することができる。
次に、図１７に示すように、バンプ端子５７の上に、層間絶縁膜５１をロールラミネートまたは積層プレス等を用いて熱圧着させる。具体的には、層間絶縁膜５１としてエポキシ樹脂を用いる場合、厚さ４５μｍのエポキシ樹脂をロールラミネートにて圧着させればよい。また、層間絶縁膜５１としてガラスエポキシ樹脂を用いる場合、任意の厚さの銅箔を重ね合わせた後、積層プレスすることで熱圧着させればよい。
続いて、図１８に示すように、層間絶縁膜５１に、レーザ法またはフォトエッチング法を用いてコンタクトビア５５を形成するためのビアホールを形成する。具体的には、層間絶縁膜５１が熱硬化性樹脂である場合、レーザ法にてビアホールを形成することができる。レーザ法に用いるレーザとしては、高調波ＹＡＧレーザ、およびエキシマレーザなどの紫外線レーザ、ならびに炭酸ガスレーザなどの赤外線レーザを用いることができる。
ただし、レーザ法にてビアホールを形成した場合、ビアホールの底部に層間絶縁膜５１の残渣が残る場合がある。このような場合、層間絶縁膜５１の残渣の樹脂を分解除去するデスミア処理を行うことが好ましい。なお、デスミア処理とは、強塩基によって樹脂を膨潤させた後、クロム酸または過マンガン酸水溶液等の酸化剤を使用して樹脂を分解除去する処理である。また、デスミア処理に替えて、プラズマ処理または研磨材によるサンドブラスト処理によって層間絶縁膜５１の残渣を除去してもよい。
一方、層間絶縁膜５１が感光性樹脂である場合、フォトエッチング法にてビアホールを形成することができる。具体的には、フォトエッチング法では、ビアホールを形成する領域以外をマスクした後、紫外線等によって感光性樹脂を露光して、現像することで感光性樹脂を除去し、ビアホールを形成することができる。
半導体装置１Ａに設けられるコンタクトビアおよび接続ビアは、いずれも比較的直径が小さいため、これらのビアのビアホールは、処理時間が短いレーザ法またはフォトエッチング法を用いて形成することが好ましい。なお、ドリル等による機械加工は、ビアホールが大口径となり、半導体装置１Ａの小型化に不向きなこと、および処理時間が長くなることから、好ましくない。
続いて、バンプ端子５７の表面を粗化処理した後、ビアホールの壁面および層間絶縁膜５１の表面に無電解銅めっきを実行し、めっき下地層を形成する。その後、図１４〜図１６で説明したバンプ端子５７の形成と同様に、層間絶縁膜５１の上に、ドライフィルムのめっきレジストをロールラミネート法等で貼り付け、パターニングすることで、コンタクトビア５５および配線層５６が形成される領域を開口させたレジスト層を形成する。さらに、電解銅めっき法を用いて、レジスト層の開口に厚さ１５μｍのコンタクトビア５５および配線層５６を形成する。
次に、レジスト層を剥離した後、過水硫酸等を用いたフラッシュエッチング等を用いて、層間絶縁膜５１上のめっき下地層を除去することで、コンタクトビア５５および配線層５６を形成する。さらに、粗化処理をした後、配線層５６の上に、層間絶縁膜３２をロールラミネートまたは積層プレス等を用いて熱圧着させることで、図１９で示すような構造を形成する。
続いて、図２０に示すように、層間絶縁膜３２の上に、半導体素子等が形成された表面を上にして（すなわち、フェイスアップ状態で）第１の能動部品１２を実装する。なお、第１の能動部品１２の実装には、接着層１１として、例えば、ダイアタッチフィルムを用いることができる。また、第１の能動部品１２は、半導体装置１Ａの薄型化のために、厚み３０μｍ〜５０μｍ程度に薄化されていてもよい。
次に、図２１に示すように、第１の能動部品１２の上に、層間絶縁膜３３をロールラミネートまたは積層プレス等を用いて熱圧着させる。続いて、図１８および図１９にて説明した工程と同様に、ビアホール形成、デスミア処理、粗化処理、無電解銅めっき、および電解銅めっきを行うことによって、図２２に示すように、第１の能動部品１２の再配線層１４と電気的に接続するコンタクトビア１５および配線層１６を形成し、配線層１６の上に層間絶縁膜３４を形成する。
続いて、図２０にて説明した工程と同様の工程によって、第２の能動部品２２を層間絶縁膜３４の上に実装し、図２１にて説明した工程と同様の工程によって、層間絶縁膜３５を形成する。その後、図１８にて説明した工程と同様に、ビアホール形成、デスミア処理、および粗化処理を行うことによって、層間絶縁膜３５、３４の一部を開口させ、図２３に示すように、接続ビア１７のビアホールと、コンタクトビア２５のビアホールとを形成する。接続ビア１７のビアホールは、絶縁性を確保するために、第２の能動部品２２から１００μｍ程度離隔して設けることが好ましい。
なお、接続ビア１７と、コンタクトビア２５とは、形成される深さが異なるため、形成されるビアの直径も異なることになる。また、接続ビア１７またはコンタクトビア２５と接続する配線層１６または再配線層２４には、接続するビアの直径に対応した接続部（いわゆるランド）が形成される。それぞれのビアの大きさと、対応する接続部の大きさの一例を以下の表２に示す。
Figure 0006922887
次に、図１４〜図１６で説明した工程と同様の工程にて、無電解銅めっきおよび電解銅めっきを行うことによって、図２４に示すように、コンタクトビア２５、接続ビア１７、および配線層２６を形成する。なお、コンタクトビア２５は、深さが小さいため、内部が銅めっきで充填されたフィルドビアとなるが、接続ビア１７は、深さが大きいため、内部が銅めっきで充填されないコンフォーマルビアとなる。
続いて、配線層２６の上に、層間絶縁膜３６をロールラミネートまたは積層プレス等を用いて熱圧着させる。これにより、接続ビア１７が形成されたビアホールの内部が層間絶縁膜３６にて充填される。続いて、図１８および図１９にて説明した工程と同様に、ビアホール形成、デスミア処理、粗化処理、無電解銅めっき、および電解銅めっきを行うことによって、図２５に示すように、配線層２６と電気的に接続するコンタクトビア４５および電極パッド４７を形成する。
その後、図２６に示すように、ピーラブル銅箔の極薄銅箔８４からキャリア銅箔８３を支持基板８１ごと剥離する。続いて、図２７に示すように、過水硫酸を用いたソフトエッチング処理にて極薄銅箔８４を除去することで、電極パッド４７およびバンプ端子５７が表面に露出した半導体装置を得ることができる。
続いて、図２８に示すように、電極パッド４７およびバンプ端子５７の接点部分が開口するようにパターニングして、ソルダーレジストからなる保護層３１、３７を形成する。また、ロールコータを用いて、フィルムタイプのソルダーレジストにて保護層３１、３７を形成してもよい。
次に、図２９に示すように、電極パッド４７の上に、外部接続端子４８として、はんだボールを搭載する。なお、保護層３１、３７の開口に設けられた電極パッド４７およびバンプ端子５７には、３μｍ以上の無電解ニッケルめっき、および０．０３μｍ以上の無電解金めっきが施されていてもよい。また、無電解金めっきの厚みは、０．５μｍ以上であってもよく、１．０μｍ以上であってもよい。また、保護層３１、３７の開口に設けられた電極パッド４７およびバンプ端子５７には、金属めっき以外に、有機防錆被膜が形成されてもよい。
さらに、外部接続端子４８が形成された後、半導体装置１Ａの外形に沿ってダイサーなどで切断し、個片に分離することで、半導体装置１Ａを製造することができる。
以上にて、本開示の第１の実施形態に係る半導体装置について詳細に説明した。
＜２．第２の実施形態＞
次に、図３０および図３１を参照して、本開示の第２の実施形態に係る電子モジュールについて説明する。第２の実施形態に係る電子モジュールは、第１の実施形態に係る半導体装置を有し、所定の機能を果たすモジュールである。
（２．１．電子モジュールの構成例）
まず、図３０を参照して、本実施形態に係る電子モジュール１０の構成について説明する。図３０は、本実施形態に係る電子モジュール１０の断面構造を模式的に示す断面図である。
図３０に示すように、第２の実施形態に係る電子モジュール１０は、第１の実施形態の第１の発展例に係る半導体装置１Ａのバンプ端子５７に、接続端子６２等を介して電子部品６１が搭載された構造を有する。なお、図５Ａにて説明した構成については、実質的に同様であるため、ここでの説明は省略する。
電子部品６１は、信号を出力するセンサ類であってもよく、供給された電力を消費、蓄積、または放出する受動部品であってもよく、供給された電力を入力信号として用いて、異なる出力信号に変換する能動部品であってもよい。また、電子部品６１は、ＭＥＭＳなどであってもよい。具体的には、電子部品６１は、イメージセンサなどのセンサ類、抵抗器、トランスおよびコンデンサなどの受動部品、ならびにＭＥＭＳなどであってもよい。
接続端子６２は、バンプ端子５７を介して、電子部品６１と、半導体装置１Ａとを電気的に接続する。接続端子６２は、外部接続端子４８と同様に、ＢＧＡを構成するはんだボール、ＰＯＰなどの三次元実装用のＣｕコアはんだボール、柱状の銅の上にはんだをキャップしたＣｕピラーバンプ、またはＬＧＡを構成する電極端子などであってもよい。
本実施形態に係る電子モジュール１０は、外部接続端子４８が設けられた一方の面と対向する他方の面に電子部品６１を搭載することができる。これによれば、電子部品６１を別途パッケージ化して半導体装置１Ａと並列に配置した場合に対して、電子モジュール１０をより小型化することができる。
（２．２．変形例）
続いて、図３１を参照して、本実施形態の変形例に係る電子モジュールについて説明する。図３１は、本実施形態の変形例に係る電子モジュール１０Ａの断面構造を模式的に示す断面図である。
図３１に示すように、本変形例に係る電子モジュール１０Ａは、図３０に示した電子モジュール１０に対して、電子部品６１を封止する封止材層６３を備える点が異なる。これによれば、電子モジュール１０Ａは、外部環境から電子部品６１を保護し、かつ電子モジュール１０Ａ自体の強度を向上させることができる。
封止材層６３は、外部環境から電子部品６１を保護すると共に、電子部品６１が半導体装置１Ａから脱落することを防止する。具体的には、封止材層６３は、エポキシ樹脂、ポリイミド樹脂、ＰＰＥ樹脂、フェノール樹脂、ＰＴＦＥ樹脂、ケイ素樹脂、ポリブタジエン樹脂、ポリエステル樹脂、メラミン樹脂、ユリア樹脂、ＰＰＳ樹脂、およびＰＰＯ樹脂など絶縁性の有機樹脂を用いて、トランスファーモールド法によって形成することができる。また、封止材層６３は、上記の有機樹脂のうち１種単独で形成されてもよく、上記の有機樹脂のうち複数種を混合または反応させたもので形成されてもよい。
ここで、電子部品６１と半導体装置１Ａとを接続する接続端子６２間の空隙は、封止材層６３で埋め込まれていることが好ましい。これによれば、電子モジュール１０Ａの強度をさらに向上させることができるため、電子モジュール１０Ａを他の基板等に実装する際に、接続端子６２に亀裂等が入ることを防止し、接続端子６２での接続不良の発生を抑制することができる。なお、接続端子６２間の空隙は、封止材層６３を形成する有機樹脂で埋め込まれていてもよく、別途、キャピラリーアンダーフィル封止材を用いて埋め込まれていてもよい。
＜３．第３の実施形態＞
続いて、図３２および図３３を参照して、本開示の第３の実施形態に係る電子機器について説明する。第３の実施形態に係る電子機器は、第１の実施形態に係る半導体装置、または第２の実施形態に係る電子モジュールを有する電子機器である。
（３．１．電子機器の外観例）
まず、図３２を参照して、本実施形態に係る電子機器１００の概略について説明する。図３２は、本実施形態に係る電子機器１００の外観例を示した斜視図である。
図３２に示すように、電子機器１００は、例えば、横長の扁平な形状に形成された外筐１０１の内外に各構成が配置された外観を有する。電子機器１００は、例えば、ゲーム機器として用いられる機器であってもよい。
外筐１０１の前面には、長手方向の中央部に表示パネル１０２が設けられる。また、表示パネル１０２の左右には、それぞれ周方向に離隔して配置された操作キー１０３、および操作キー１０４が設けられる。また、外筐１０１の前面の下端部には、操作キー１０５が設けられる。操作キー１０３、１０４、１０５は、方向キーまたは決定キー等として機能し、表示パネル１０２に表示されるメニュー項目の選択、およびゲームの進行等に用いられる。
また、外筐１０１の上面には、外部機器を接続するための接続端子１０６、電力供給用の供給端子１０７、および外部機器との赤外線通信を行う受光窓１０８等が設けられる。
（３．２．電子機器の構成例）
次に、図３３を参照して、電子機器１００の回路構成について説明する。図３３は、本実施形態に係る電子機器１００の構成を示すブロック図である。
図３３に示すように、電子機器１００は、メインＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１０と、システムコントローラ１２０とを備える。メインＣＰＵ１１０、およびシステムコントローラ１２０には、例えば、図示しないバッテリー等から異なる系統で電力が供給される。
メインＣＰＵ１１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成するメニュー処理部１１１と、アプリケーションを実行するアプリケーション処理部１１２とを有する。
また、電子機器１００は、ユーザにより設定された各種情報を保持するメモリー等の設定情報保持部１３０を備える。設定情報保持部１３０には、メインＣＰＵ１１０によってユーザによって設定された情報が送出され、設定情報保持部１３０は、送出された情報を保持する。
システムコントローラ１２０は、操作入力受付部１２１、通信処理部１２２および電力制御部１２３を有する。操作入力受付部１２１は、操作キー１０３、１０４、および１０５の状態検出を行う。また、通信処理部１２２は、外部機器との間の通信処理を行い、電力制御部１２３は、電子機器１００の各部に供給される電力の制御を行う。
なお、第１の実施形態に係る半導体装置、または第２の実施形態に係る電子モジュールは、メインＣＰＵ１１０、システムコントローラ１２０、および設定情報保持部１３０のうちの少なくともいずれかに搭載される。第１の実施形態に係る半導体装置、または第２の実施形態に係る電子モジュールを用いることにより、電子機器１００は、より小型化および薄型化することが可能である。
＜４．まとめ＞
以上にて説明したように、本開示の第１の実施形態に係る半導体装置１は、内部に複数の能動部品を効率的な配置で積層することができる。したがって、本開示の第１の実施形態に係る半導体装置１によれば、同じ大きさの能動部品を用いた他の半導体装置と比較して、小型化および薄型化することが可能である。
また、本開示の第１の実施形態に係る半導体装置１では、第１の能動部品１２と、外部接続端子４８とを電気的に接続する接続ビア１７が半導体装置１の基板面に対して垂直に設けられる。これによれば、接続ビア１７は、第１の能動部品１２から外部接続端子４８までの配線長を短くすることができるため、伝送線路における寄生容量および抵抗ばらつきによる損失を低減することができる。このような半導体装置１は、ミリ波帯またはサブテラヘルツ波帯の周波数を使用する高周波通信モジュールに好適に使用することができる。
また、本開示の第２の実施形態に係る電子モジュール１０では、外部接続端子４８が設けられた一方の面と対向する他方の面にバンプ端子５７を設け、バンプ端子５７と電気的に接続する電子部品をさらに搭載することができる。したがって、本開示の第２の実施形態に係る電子モジュール１０によれば、さらに他の電子部品を積層して搭載することができるため、より小型化することが可能である。
さらに、上記のような半導体装置１または電子モジュール１０を用いることにより、本開示の第３の実施形態に係る電子機器１００をより小型化することが可能である。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本開示にて説明した各要素を適宜組み合わせたものも本開示の技術的範囲に属することはいうまでもない。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
一方の面に外部接続端子が設けられた多層配線基板と、
前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
を備え、
前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第２の能動部品とを含む、半導体装置。
（２）
前記第２の能動部品は、前記第１の能動部品の積層方向における射影領域に設けられる、前記（１）に記載の半導体装置。
（３）
前記第１の能動部品と、前記外部接続端子とを接続する接続ビアは、前記第２の能動部品と離隔して、前記第１の能動部品の積層方向における射影領域に設けられる、前記（１）または（２）に記載の半導体装置。
（４）
前記複数の能動部品は、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第３の能動部品をさらに含み、
前記第３の能動部品は、積層方向における前記第１の能動部品の射影領域に、前記第１の能動部品と並列して設けられる、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（５）
前記複数の能動部品の少なくともいずれか１つ以上は、演算処理素子である、前記（１）〜（４）のいずれか一項に記載の半導体装置。
（６）
前記接続ビアは、前記多層配線基板の基板面に対して垂直に設けられる、前記（１）〜（５）のいずれか一項に記載の半導体装置。
（７）
前記第１の能動部品と、前記第２の能動部品との間には、金属配線が設けられ、
前記金属配線は、前記第１の能動部品と、前記第２の能動部品とを電磁的にシールドする、前記（１）〜（６）のいずれか一項に記載の半導体装置。
（８）
一方の面に外部接続端子が設けられた多層配線基板と、
前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
を備える半導体装置を含み、
前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子モジュール。
（９）
前記他方の面上には、さらにバンプ端子が設けられ、
前記バンプ端子上には、電子部品が設けられる、前記（８）に記載の電子モジュール。
（１０）
前記電子部品を封止する封止材層をさらに備える、前記（９）に記載の電子モジュール。
（１１）
一方の面に外部接続端子が設けられた多層配線基板と、
前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
を備える半導体装置を含み、
前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含む、電子機器。
（１２）
支持基板上に複数の能動部品を絶縁性樹脂で埋め込みながら積層し、多層配線基板を形成する工程と、
前記複数の能動部品のそれぞれと接続する接続ビアを形成する工程と、
前記多層配線基板の表面に、前記接続ビアと接続する電極パッドを形成する工程と、
前記電極パッド上に外部接続端子を形成する工程と、
を含み、
前記複数の能動部品は、前記支持基板側に積層された第１の能動部品と、前記外部接続端子が形成された面側に積層され、前記第１の能動部品よりも平面面積が大きい第２の能動部品とを含む、半導体装置の製造方法。
（１３）
前記電極パッドを形成した後、前記多層配線基板から前記支持基板を剥離する工程をさらに含む、前記（１２）に記載の半導体装置の製造方法。
（１４）
前記接続ビアが設けられるビアホールは、レーザ加工またはフォトエッチングによって形成される、前記（１２）または（１３）に記載の半導体装置の製造方法。
１、１Ａ、１Ｂ 半導体装置
１０、１０Ａ 電子モジュール
１２ 第１の能動部品
１５、２５、４５、５５ コンタクトビア
１６、２６、５６ 配線層
１７ 接続ビア
２２ 第２の能動部品
３２、３３、３４、３５、３６、５１ 層間絶縁膜
４７ 電極パッド
４８ 外部接続端子
３１、３７、５２ 保護層
５７ バンプ端子
６１ 電子部品
６２ 接続端子
６３ 封止材層
８１ 支持基板
８２ 接着性樹脂層
８３ キャリア銅箔
８４ 極薄銅箔
１００ 電子機器

Claims (11)

  1. 一方の面に外部接続端子が設けられた多層配線基板と、
    前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
    を備え、
    前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第２の能動部品とを含み、
    前記第２の能動部品は、前記第１の能動部品の積層方向における射影領域に設けられ、

    前記複数の能動部品は、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第３の能動部品をさらに含み、
    前記第３の能動部品は、積層方向における前記第１の能動部品の射影領域に、前記第２の能動部品と並列して設けられ、
    前記第１の能動部品と、前記外部接続端子とを接続する接続ビアは、前記第２の能動部品及び前記第３の能動部品と離隔して、前記第１の能動部品の積層方向における射影領域に設けられ、
    前記第１の能動部品の端子は、前記第１の能動部品上に引き回された第１の配線層と、平面視において前記第１の能動部品の端子と異なる位置に設けられた第１のコンタクトビアとを介して、前記接続ビアと接続し、
    前記第１のコンタクトビアが接続される前記第１の配線層の領域は、前記第１の能動部品の端子よりも平面面積が大きく、
    前記第２の能動部品の端子は、前記第２の能動部品上に引き回された第２の配線層と、平面視において前記第２の能動部品の端子と異なる位置に設けられた第２のコンタクトビアとを介して、前記外部接続端子と接続し、
    前記第２のコンタクトビアが接続される前記第２の配線層の領域は、前記第２の能動部品の端子よりも平面面積が大きい、
    半導体装置。
  2. 前記複数の能動部品の少なくともいずれか１つ以上は、演算処理素子である、請求項１に記載の半導体装置。
  3. 前記接続ビアは、前記多層配線基板の基板面に対して垂直に設けられる、請求項１又は２に記載の半導体装置。
  4. 前記第１の能動部品と、前記第２の能動部品との間には、金属配線が設けられ、
    前記金属配線は、前記第１の能動部品と、前記第２の能動部品とを電磁的にシールドする、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 一方の面に外部接続端子が設けられた多層配線基板と、
    前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
    を備える半導体装置を含み、
    前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含み、
    前記第２の能動部品は、前記第１の能動部品の積層方向における射影領域に設けられ、
    前記複数の能動部品は、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第３の能動部品をさらに含み、
    前記第３の能動部品は、積層方向における前記第１の能動部品の射影領域に、前記第２の能動部品と並列して設けられ、
    前記第１の能動部品と、前記外部接続端子とを接続する接続ビアは、前記第２の能動部品及び前記第３の能動部品と離隔して、前記第１の能動部品の積層方向における射影領域に設けられ、
    前記第１の能動部品の端子は、前記第１の能動部品上に引き回された第１の配線層と、平面視において前記第１の能動部品の端子と異なる位置に設けられた第１のコンタクトビアとを介して、前記接続ビアと接続し、
    前記第１のコンタクトビアが接続される前記第１の配線層の領域は、前記第１の能動部品の端子よりも平面面積が大きく、
    前記第２の能動部品の端子は、前記第２の能動部品上に引き回された第２の配線層と、平面視において前記第２の能動部品の端子と異なる位置に設けられた第２のコンタクトビアとを介して、前記外部接続端子と接続し、
    前記第２のコンタクトビアが接続される前記第２の配線層の領域は、前記第２の能動部品の端子よりも平面面積が大きい、
    電子モジュール。
  6. 前記他方の面上には、さらにバンプ端子が設けられ、
    前記バンプ端子上には、電子部品が設けられる、請求項５に記載の電子モジュール。
  7. 前記電子部品を封止する封止材層をさらに備える、請求項６に記載の電子モジュール。
  8. 一方の面に外部接続端子が設けられた多層配線基板と、
    前記多層配線基板の内部に積層して設けられ、前記外部接続端子と接続ビアを介して接続する複数の能動部品と、
    を備える半導体装置を含み、
    前記半導体装置に備えられる前記複数の能動部品は、前記一方の面と対向する他方の面側に設けられた第１の能動部品と、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも小さい第２の能動部品とを含み、
    前記第２の能動部品は、前記第１の能動部品の積層方向における射影領域に設けられ、
    前記複数の能動部品は、前記第１の能動部品よりも前記一方の面側に設けられ、前記第１の能動部品よりも平面面積が小さい第３の能動部品をさらに含み、
    前記第３の能動部品は、積層方向における前記第１の能動部品の射影領域に、前記第２の能動部品と並列して設けられ、
    前記第１の能動部品と、前記外部接続端子とを接続する接続ビアは、前記第２の能動部品及び前記第３の能動部品と離隔して、前記第１の能動部品の積層方向における射影領域に設けられ、
    前記第１の能動部品の端子は、前記第１の能動部品上に引き回された第１の配線層と、平面視において前記第１の能動部品の端子と異なる位置に設けられた第１のコンタクトビアとを介して、前記接続ビアと接続し、
    前記第１のコンタクトビアが接続される前記第１の配線層の領域は、前記第１の能動部品の端子よりも平面面積が大きく、
    前記第２の能動部品の端子は、前記第２の能動部品上に引き回された第２の配線層と、平面視において前記第２の能動部品の端子と異なる位置に設けられた第２のコンタクトビアとを介して、前記外部接続端子と接続し、
    前記第２のコンタクトビアが接続される前記第２の配線層の領域は、前記第２の能動部品の端子よりも平面面積が大きい、
    電子機器。
  9. 支持基板上に複数の能動部品を絶縁性樹脂で埋め込みながら積層し、多層配線基板を形成する工程と、
    前記複数の能動部品のそれぞれと接続する接続ビアを形成する工程と、
    前記多層配線基板の表面に、前記接続ビアと接続する電極パッドを形成する工程と、
    前記電極パッド上に外部接続端子を形成する工程と、
    を含み、
    前記複数の能動部品は、前記支持基板側に積層された第１の能動部品と、前記外部接続端子が形成された面側に積層され、前記第１の能動部品よりも平面面積が大きい第２の能動部品とを含み、
    前記第２の能動部品は、前記第１の能動部品の積層方向における射影領域に設けられ、
    前記複数の能動部品は、前記外部接続端子が形成された面側に積層され、前記第１の能動部品よりも平面面積が小さい第３の能動部品をさらに含み、
    前記第３の能動部品は、積層方向における前記第１の能動部品の射影領域に、前記第２の能動部品と並列して設けられ、
    前記第１の能動部品と、前記外部接続端子とを接続する接続ビアは、前記第２の能動部品及び前記第３の能動部品と離隔して、前記第１の能動部品の積層方向における射影領域に設けられ、
    前記第１の能動部品の端子は、前記第１の能動部品上に引き回された第１の配線層と、平面視において前記第１の能動部品の端子と異なる位置に設けられた第１のコンタクトビアとを介して、前記接続ビアと接続し、
    前記第１のコンタクトビアが接続される前記第１の配線層の領域は、前記第１の能動部品の端子よりも平面面積が大きく、
    前記第２の能動部品の端子は、前記第２の能動部品上に引き回された第２の配線層と、平面視において前記第２の能動部品の端子と異なる位置に設けられた第２のコンタクトビアとを介して、前記外部接続端子と接続し、
    前記第２のコンタクトビアが接続される前記第２の配線層の領域は、前記第２の能動部品の端子よりも平面面積が大きい、
    半導体装置の製造方法。
  10. 前記電極パッドを形成した後、前記多層配線基板から前記支持基板を剥離する工程をさらに含む、請求項９に記載の半導体装置の製造方法。
  11. 前記接続ビアが設けられるビアホールは、レーザ加工またはフォトエッチングによって形成される、請求項９または１０に記載の半導体装置の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017001101T5 (de) 2016-03-01 2018-11-29 Sony Corporation Halbleitervorrichtung, elektronisches Modul, elektronische Einrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
KR20200038279A (ko) 2017-09-11 2020-04-10 라이징 테크놀로지즈 가부시키가이샤 전자회로장치 및 전자회로장치의 제조방법
TW202315106A (zh) * 2017-10-30 2023-04-01 日商索尼半導體解決方案公司 固體攝像裝置及電子機器
CN109473404A (zh) * 2018-12-06 2019-03-15 麦堆微电子技术（上海）有限公司 一种微波芯片封装结构
TW202101744A (zh) * 2018-12-20 2021-01-01 日商索尼半導體解決方案公司 背面照射型固體攝像裝置、背面照射型固體攝像裝置之製造方法、攝像裝置及電子機器
JP7371882B2 (ja) 2019-04-12 2023-10-31 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
WO2020230442A1 (ja) 2019-05-16 2020-11-19 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
US11217520B2 (en) * 2019-12-10 2022-01-04 Advanced Semiconductor Engineering, Inc. Wiring structure, assembly structure and method for manufacturing the same
CN111093335B (zh) * 2019-12-20 2022-03-01 京东方科技集团股份有限公司 电子设备、电路板及其制备方法
WO2021146894A1 (zh) * 2020-01-21 2021-07-29 鹏鼎控股(深圳)股份有限公司 内埋电子元件的电路板及制作方法
CN113394165A (zh) * 2021-05-21 2021-09-14 上海朕芯微电子科技有限公司 一种半导体器件及其制备方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3938759B2 (ja) 2002-05-31 2007-06-27 富士通株式会社 半導体装置及び半導体装置の製造方法
CN100524706C (zh) 2002-05-31 2009-08-05 富士通微电子株式会社 半导体器件的制造方法
TWI234253B (en) 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
JP3951854B2 (ja) 2002-08-09 2007-08-01 カシオ計算機株式会社 半導体装置およびその製造方法
EP1527480A2 (en) 2002-08-09 2005-05-04 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US7830011B2 (en) * 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
US7236385B2 (en) * 2004-06-30 2007-06-26 Micron Technology, Inc. Memory architecture
JP4403407B2 (ja) * 2005-02-03 2010-01-27 ソニー株式会社 半導体装置およびその製造方法
JP2007318059A (ja) * 2006-04-26 2007-12-06 Sony Corp 半導体装置及びその製造方法
KR100945285B1 (ko) 2007-09-18 2010-03-03 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조 방법
EP2136610A4 (en) * 2008-01-25 2011-07-13 Ibiden Co Ltd MULTILAYER CONDUCTOR PLATE AND METHOD FOR THE PRODUCTION THEREOF
KR100996914B1 (ko) * 2008-06-19 2010-11-26 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
JP5099714B2 (ja) 2009-04-27 2012-12-19 ルネサスエレクトロニクス株式会社 マルチチップモジュール
TWI501376B (zh) 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
JP5758605B2 (ja) 2010-09-30 2015-08-05 株式会社テラプローブ 半導体装置及びその製造方法
US20130040423A1 (en) * 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
JP5864180B2 (ja) * 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法
CN205093051U (zh) 2013-05-14 2016-03-16 株式会社村田制作所 部件内置基板以及通信模块
EP3080841A4 (en) * 2013-12-09 2017-08-23 Intel Corporation Antenna on ceramics for a packaged die
US9536805B2 (en) * 2014-07-03 2017-01-03 Qualcomm Incorporated Power management integrated circuit (PMIC) integration into a processor package
US9679801B2 (en) * 2015-06-03 2017-06-13 Apple Inc. Dual molded stack TSV package
US9524959B1 (en) * 2015-11-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming same
DE112017001101T5 (de) 2016-03-01 2018-11-29 Sony Corporation Halbleitervorrichtung, elektronisches Modul, elektronische Einrichtung und Herstellungsverfahren für eine Halbleitervorrichtung

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