JP4277036B2 - 半導体内蔵基板及びその製造方法 - Google Patents

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Description

本発明は、絶縁層の内部に半導体装置が配置された半導体内蔵基板に関する。
半導体装置（ＩＣやその他の素子）の搭載基板は、一般に、複数の樹脂層からなる多層基板の表面上にベアチップ状態の半導体装置（ダイ（Die））が搭載された構造を有している。この場合、搭載される半導体装置のランド電極と多層基板の内部配線パターンとの接続は、通常、ワイヤボンディングやフリップチップ接続によって行われる。
かかる構造においては、ワイヤボンディングを用いた場合、半導体装置が搭載された領域とボンディングワイヤの一端を接続する領域とを多層基板上の別平面とする必要があるため、実装面積が増大するといった問題があった。一方、フリップチップ接続を用いた場合には、実装面積を減少させ得るものの、ランド電極と配線パターンとの機械的な接続強度を十分に確保するために、ランド電極の表面に多層のアンダーバリアメタルを設ける必要があり、こうなると工程が複雑になるという問題があった。
また、例えば、携帯電話機に代表される携帯機器には、従来にも増して更なる高密度実装が熱望されており、さらに近年は、薄型化への要求が特に高まっている。これに対し、上述した２つの接続方法のいずれを用いても、多層基板の表面に半導体装置を搭載する構造に変わりはないので、搭載基板全体を薄くすることが困難であり、更なる携帯機器等の薄型化の要求に十分に応えることができなかった。
この薄型化の要求に対応すべく、特許文献１には、多層基板の内部にベアチップ状態の半導体装置を埋め込んだ電子回路基板の高密度実装構造が記載されている。また、半導体装置はその動作によって熱を発生するため、その熱を外部へ放散させて信頼性を確保するための放熱対策が必要であるが、半導体装置が基板内部に埋め込まれている構造では、ヒートシンクや放熱フィン等の放熱部材を半導体装置に直接取り付けることは困難であり、仮に取り付けたとしても、薄型化を達成できなくなってしまう。そこで、特許文献２には、小型・薄型化を実現しつつ半導体装置で発生した熱の放熱性を確保すべく、基板の表層に半導体部品を配置するとともに、その半導体部品に接着剤で接着された金属からなるベタ状の放熱板を備えた部品内蔵基板が提案されている（特に、特許文献２の図５参照）。
特開平９−３２１４０８号公報 特開２００６−４９７６２号公報
しかし、上記特許文献２に記載された部品内蔵基板（以下、単に「従来基板」という。）の構造では、半導体部品上に多層配線構造を形成する過程で、金属配線層や金属プラグ（ビアが金属で埋め込まれた構造）からの例えば脱ガスのためにリフローやアニールが行われ、その際に金属放熱板が高熱に晒された場合、金属放熱板と接着剤層及び絶縁層との線膨張係数が異なることに起因して、熱応力による金属放熱板の形状変形（歪）や剥離が生じるおそれがある。こうなると、金属放熱板と接着剤ひいては半導体部品との接着性が低下してしまい、十分な放熱特性を実現できなくなってしまう。また、そのため、従来基板では、製品の歩留まりや信頼性の低下が懸念される。
さらに、基板に内蔵される半導体装置がＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数が非常に高いＩＣである場合、そのスイッチングによって生じる熱は多量であり、従来基板のように放熱板が半導体部品の直上近傍にあると、そのような多量の熱が放熱板に伝導することにより、十分な放熱ができず（放熱が間に合わず）ことも想定される。そうなると、放熱板及びその近傍に熱が蓄積してしまい、金属放熱板と接着剤層及び絶縁層との線膨張係数が異なることに起因して、熱応力による金属放熱板の形状変形（歪、膨張）や剥離が、動作中にも生じるおそれがあり、更に放熱特性が劣化してしまう。
近時、上述した携帯機器等には、その処理速度の向上に対する要求も年々高まってきており、そのため、半導体装置の高周波化及び高クロック化が促進されていることから、半導体装置の発熱はますます増大する傾向にある。したがって、従来基板における上述した金属放熱板の問題は、更に深刻さを増している。
上記課題を解決するために、本発明による半導体内蔵基板は、絶縁層の内部に半導体装置が配置されたものであって、半導体装置の少なくとも一側に半導体装置と対向して設けられており、その半導体装置と対向する部位に少なくとも１つの開口、好ましくは複数の開口が形成された開口部を有し、且つ、絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する第１の放熱部を備える。なお、開口は、通常、絶縁層を形成する材料で充填されている。
ここで、「熱伝達率」とは、日本工業規格ＪＩＳ Ｚ ９２１１等の規格に定められた熱物性値を示し、例えば、「固体表面での周囲流体との間の熱流束を両者の温度差で除した値．［Ｚ ９２１１］」（ＪＩＳ工業用語辞典第３版、１３７５頁右欄２行及び３行）をいう。また、「熱伝導率」とは、日本工業規格ＪＩＳ Ｈ ７００５、Ｋ ６９００、Ｘ ８１０６、Ｚ ９２１１等の規格に定められた熱物性値を示し、定義はいずれの規格を用いても構わず、例えば、「物体内部の等温面の単位面積を通って単位時間に垂直に流れる熱量と，この方向における温度勾配との比．［Ｚ ８１０６］」（同１３７６頁左欄１５行乃至１８行）をいう。
このような構成を有する半導体内蔵基板においては、半導体装置に対向して第１の放熱部が設けられているので、半導体装置の動作によって発生した熱は第１の放熱部に伝導し易く、また、第１の放熱部の熱伝達率又は熱伝導率が絶縁層のそれよりも大きいので、第１の放熱部に伝わった熱がその周囲（特に第１の放熱部を挟んで半導体装置の反対側）に伝達及び放散され易く、これにより十分な放熱効果が得られる。
また、第１の放熱部において半導体装置と対向する部位、すなわち、半導体装置からの熱伝導（熱流、熱流束）を多く受けて温度上昇が比較的大きい部位に少なくとも１つの開口が形成された開口部が設けられているので、第１の放熱部及びその周辺に高熱が印加されたときに、絶縁層と第１の放熱部との線熱膨張係数が異なることにより特に第１の放熱部の熱膨張の方が大きくても、開口が狭まるように変形して言わばその膨張分が開口によって吸収され、これにより、第１の放熱部に作用する熱応力が緩和される。よって、第１の放熱部の形状変形や剥離による樹脂層との接着性の低下が抑制される。このとき、開口が複数形成されていると、応力緩和の裕度が高められるので、より好ましい。
具体的には、半導体装置が板状を成しており、第１の放熱部は、開口部が、半導体装置の面に対向する領域範囲内（つまり、半導体装置の面が投影される領域範囲）にのみ配置されたものである。
半導体装置は、一般に、細片又は薄片（チップ）とされており、その板状面にトランジスタ、キャパシタ、アンプ、その他の周辺回路等が集積形成されているので、それらの作動によって生じた熱は、主として半導体装置の面に対向する方向に放射・伝導される。よって、半導体装置の面に対向する領域範囲内の温度上昇は、その周辺に比して比較的大きいので、その領域範囲内にのみ開口部が配置されていれば、上述した熱応力の緩和効果を十分に得ることができる。また、その周辺部に開口を設けなければ、その部位からの放熱を促進できるので、放熱特性をより向上させ得る。
また、第１の放熱部を挟んで半導体装置の反対側において、第１の放熱部の開口部が形成された部位に対向して設けられており、絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する第２の放熱部を備えることが好ましい。
このようにすれば、第１の放熱部から放出された熱が第２の放熱部に更に伝えられ、その第２の放熱部の熱伝達率又は熱伝導率もまた、絶縁層のそれよりも大きいので、外部への熱放散を行い易く、放熱特性が更に向上する。多層配線構造のように多くの絶縁層を有し、半導体装置からの放熱経路が長い半導体内蔵基板に対して特に有効である。そればかりか、第２の放熱部は、第１の放熱部の開口部に対向して設けられているので、開口部に形成された少なくとも１つの開口を通過して伝導してきた半導体装置からの熱流が、第２の放熱部に伝えられ、そこから放熱される。よって、全体の放熱特性が更に高められる。さらに、第２の放熱部が設けられることにより、半導体内蔵基板の剛性が高められるので、機械特性の向上も図られる。
さらに、第２の放熱部は、少なくとも第１の放熱部の開口部と対向する部位が非開口なものであるとより好ましい。
こうすれば、第１の放熱部からの熱流、及び、第１の放熱部の開口部に形成された少なくとも１つの開口を通過して伝導してきた半導体装置からの熱流（熱流束）が、第２の放熱部へ確実に伝えられるので、放熱特性が一層高められる。また、第２の放熱部自体の剛性が開口を有する場合に比して増大するので、半導体内蔵基板の機械特性を一層向上させることが可能となる。
また、第２の放熱部は、第１の放熱部を挟んで半導体装置と対向配置されており、半導体装置の動作時における温度上昇は、第１の放熱部ほど大きくはないので、半導体装置の動作時に作用する熱応力もより小さい。よって、半導体装置の動作時における第２の放熱部の形状変形や剥離が従来に比して抑制されるので、動作時の放熱特性の劣化が防止される。
さらに、このように、半導体装置の動作時における第２の放熱部の温度上昇及び印加される熱応力は、第１の放熱部に比して小さいので、たとえ、製造時に高熱が印加されることによって第２の放熱部の放熱特性が変化したとしても、半導体装置の動作時の基板全体の放熱特性に与える影響は小さい。この点において、第２の放熱部は、第１の放熱部の開口部と対向する部位のみが非開口なだけではなく、全体が開口を有しないベタ状のものであってもよい。
またさらに、第１の放熱部と第２の放熱部とに接続されており、絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する接続部、例えば、絶縁層に設けられたビアホール、スルーホール等の接続孔に、絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する材料が埋め込まれて形成される接続プラグ等、を備えると好適である。
このような構成にすれば、第１の放熱部からの熱が、より効率よく第２の放熱部に伝えられる、つまり、第１の放熱部から第２の放熱部への熱伝導が促進されるので、半導体内蔵基板の放熱特性がより一層向上する。よって、例えば半導体内蔵基板が多層配線構造を有している場合のように、第２の放熱部が第１の放熱部から比較的離れて設けられている場合や、第２の放熱部が複数多段に設けられている場合に、このような接続部を設けると特に有効である。
さらにまた、第１の放熱部の開口部は、複数の開口が所定の間隔（ピッチ）で配置されたものであると更に好適である。なお、所定の間隔は、全ての開口間で一定であっても、異なっていてもよい。
このように所定間隔で複数の開口を配設すると、第１の放熱部における半導体装置が対向する部位に、開口が篩いの目のように一様に設けられたある種のメッシュパターンが画成される。
ここで、メッシュとは、通常、「網の目」、「網目織」、「篩いの目」を指す用語である（広辞苑第五版）が、本発明における「メッシュ」とは、縦横に編まれた網の目のように複数の開口が単純なマトリックス状又はアレイ状に配置されたもの（換言すれば、格子状とも言える。）、すなわち、開口の配置が平面直交座標（例えばｘｙ座標）系で記述できるような配置のものに限定されない。例えば、複数の開口が、後述する放射状に設けられたもの（開口の配置が極座標系で記述できるもの）、放射状且つ周状に設けられたもの（開口が同心状に配置されていれば、いわゆる「蜘蛛の巣」状のメッシュとなる。このような「蜘蛛の巣」状メッシュも、本発明では、「放射状」メッシュに含まれるものとする。）、千鳥状に設けられたもの、蜂の巣状に設けられたもの、さらには、第１の放熱部が平板状ではなく、曲面板上、例えば球面板である場合には、開口の配置が球面における極座標（球座標）系で記述できるような配置であってもよい。
上述したように、開口は第１の放熱部の熱膨張分を吸収するように機能するので、その開口が所定のパターンで一様に配置されることにより、第１の放熱部における応力緩和も均一化（一様化）される。よって、第１の放熱部の局所的な形状変形や剥離による樹脂層との接着性の低下が有効に抑制される。また、例えば半導体装置周辺の熱（熱流束）分布が均一に近い場合、或いは、熱勾配が平坦に近いような場合には、開口間のピッチが一定であるような格子状のメッシュパターンが形成された第１の放熱部を用いることにより、第１の放熱部における応力緩和が一層均一化され得る。
ところで、動作周波数の高いデジタルＩＣ等の半導体装置は、高調波輻射のノイズ源となり易く、携帯電話機等の携帯機器のように狭いスペースに多数の電子部品を高密度に実装する場合には、半導体装置が発する高調波輻射ノイズが大きな問題となる。殊に、近年の携帯電話機において採用されているＣＤＭＡ（Code Division Multiple Access）方式は、フェージングに強く、周波数の使用効率が高いものの、その性質上、使用する帯域が非常に広いことから他の半導体装置からのノイズが重畳し易く、しかも、一旦ノイズが重畳するとこれを除去することが非常に困難である。このため、特にＣＤＭＡ方式の携帯電話機に用いる半導体内蔵基板には、非常に高いＥＭＣ（Electromagnetic Compatibility）特性が要求される。
これに対し、複数の開口が所定の間隔で配置されて上述したようなメッシュパターンが画成された開口部を有する第１の放熱部が半導体装置に対向配置された上述した半導体内蔵基板は、その第１の放熱部が金属等の導体である場合、優れた高調波輻射ノイズの遮蔽特性をも有する。この場合、開口の数や形状、配置間隔、配置パターン等は、半導体装置の動作周波数に応じて適宜決定することができ、例えば、半導体装置が発する高調波輻射ノイズの周波数の逆数をλとした場合、個々の開口径又はその平均値を、好ましくはλ／１６以下、より好ましくはλ／６４以下とすることにより、高調波輻射ノイズの遮蔽特性が格別に高められる。
また、第１の放熱部の開口部は、複数の開口が放射状に配置されたものであると特に好ましい。なお、一方向に延びる開口は、一つでなくともよく、複数に分断されていてもよい。つまり、複数の開口が一方向に一列に連設されて一つの言わば放射状開口を形成し、複数のかかる放射状開口が所定の角度異なる方向へ放射状に延在していてもよい。その場合、先に述べた蜘蛛の巣状又はそれに近い形態のメッシュパターンが形成される。
このように、複数の開口が、例えば、第１の放射部において半導体装置と対向する略中心部に対応する位置から放射状に配置されていると、それらの開口間の部位が、その略中心部からその外方へ向かって延びる熱の伝導経路となる。通常、半導体装置の中央部分からの熱量が最も多いので、その中央部分に対向する第１の放熱部における略中心部の温度上昇も相対的に高くなる。よって、その温度の高い略中心部から周囲外方へ向かって熱の伝導経路が確保されることにより、第１の放熱部からの放熱が一層促進され、その結果、放熱特性の更なる向上が達成される。
或いは、第１の放熱部の開口部は、複数の開口が同心状に配置されたものであっても好ましい。なお、各開口の全体形状は、同心状に配置可能な形状、すなわち無端又は有端ループ状であれば、円状でも矩形状でもその他の形状でもよい。また、同心状に配置し易い観点から、無端ループ状の開口の場合には、開口同士が相似形であることが好ましい。
このように第１の放射部の開口部において複数の開口が同心状に配置された場合、それらの開口間の部位が同様に同心状に配置されたパターンが画成される。この第１の放射部が金属等の導体で形成されていると、半導体装置から生じる高調波輻射ノイズの遮蔽特性が更に改善される。
また、上述した放射状に配置された形態と組み合わせると更に一層好適である。すなわち、複数の開口が所定の間隔をおいて線状且つ放射状に配置されることにより、前述したような一つの放射状開口が構成される。そして、そのような放射状開口が複数形成されると、各開口間の部位が、同心状且つ放射状に配置されたパターンが画成される。このパターンは、正に上述した「蜘蛛の巣」状のメッシュパターンであり、放熱特性と高調波輻射ノイズの遮蔽特性の双方が同時に高められる。
加えて、第１の放熱部は、半導体装置と直接的に、又は、絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する部材を介して間接的に、半導体装置と接続されたものであると好適である。
こうすれば、半導体装置から第１の放熱部への伝熱量が増大するので、半導体内蔵基板の放熱特性がまた更に一層高められる。
より具体的には、半導体装置は、板状をなし、且つ、一方面にバンプが形成されたものであり、第１の放熱部は、半導体装置の他方面に対向して設けられたものであると有用である。
半導体内蔵基板をモジュール基板として使用する際には、更なる小型化及び多端子（ピン）化が要求されるため、ＢＧＡ（Ball Grid Array）端子が効率的であり、この場合、半導体装置に形成されたバンプ（スタッドバンプ，スタッドパッド）がＢＧＡ端子と接続される。よって、半導体装置におけるバンプ形成面側に放熱板等の放熱手段を配置させることは、端子数の制限、モジュール基板の小型化を妨げるため、好ましくない。そこで、バンプ形成面と反対の面側からの放熱が必要となる。したがって、第１の放熱部が半導体装置のバンプが形成されていない他方面に対向して設けられた本発明による半導体内蔵基板は、モジュール基板として用いる際に特に有効である。
また、本発明による半導体内蔵基板の製造方法は、上述した本発明による半導体内蔵基板の製造に有効に用いられる方法であり、半導体装置の少なくとも一側に半導体装置と対向するように、その半導体装置と対向する部位に少なくとも１つの開口、好ましくは複数の開口を有し、且つ、絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する第１の放熱部を形成する第１の工程を備える。
さらに、第１の放熱部を挟んで半導体装置の反対側に、第１の放熱部の開口部に対向するように、絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する第２の放熱部を形成する第２の工程を備えると好適である。
なお、第１の放熱部の形成は、絶縁層への半導体装置の埋め込みの前でも後でもよい。より具体的には、第１の放熱部を、絶縁層への半導体装置の埋め込みの前に形成する場合には、第１の工程において、所定の基層上に第１の放熱部を形成する材料からなる所定の厚さの膜を形成するステップと、その膜に少なくとも１つの開口を形成して開口部を有する第１の放熱部を形成するステップと、第１の放熱部上又は上方に半導体装置を配置するステップと、第１の放熱部上に絶縁層を所定の厚さ積層するステップとをこの順に実行すればよい。
また、第１の放熱部を、絶縁層への半導体装置の埋め込みの後に形成する場合には、第１の工程において、所定の基層上又は上方に半導体装置を配置するステップと、基層上に絶縁層を所定の厚さ積層するステップと、絶縁層上に第１の放熱部を形成する材料からなる所定の厚さの膜を形成するステップと、その膜に少なくとも１つの開口を形成して開口部を有する第１の放熱部を形成するステップとをこの順に実行すればよい。
本発明によれば、第１の放熱部が半導体装置に対向して配置されているので、半導体装置で生じた熱が第１の放熱部に伝導し、第１の放熱部の熱伝達率又は熱伝導率が絶縁層のそれよりも大きいので、十分な放熱特性を実現することができる。しかも、第１の放熱部における開口部に開口が形成されているので、製造時及び動作時において、第１の放熱部及びその周辺に熱が印加され、第１の放熱部が膨張した場合でも、開口が狭まるように変形し、言わばその膨張分が開口によって吸収されるので、第１の放熱部に作用する熱応力を緩和させることができる。これらにより、十分な放熱特性を有し且つ信頼性の高い半導体内蔵基板を実現することが可能となる。
以下、本発明の実施の形態について詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
図１は、本発明による半導体内蔵基板の第１実施形態の要部を示す断面図である。半導体内蔵基板１００は、電気絶縁層としての樹脂層１，２，３が積層された３層構造を有する多層基板である。樹脂層１の図示下面１ｂには、外部接続のためのＢＧＡ端子等の端子電極１１，１１が設けられている。また、樹脂層１の図示上面１ａの表層で樹脂層２の図示下面には、金属等の導体からなる内部配線１３，１３が設けられている。これらの端子電極１１，１１と内部配線１３，１３とは、樹脂層１に貫通形成されたビアホール等の接続孔が金属等の導体で埋め込まれて形成された接続プラグ１２，１２により電気的に接続されている。また、樹脂層２の内部には、半導体装置３０が埋め込まれている。
ここで、図１１は、半導体装置３０の概略構造を示す斜視図である。半導体装置３０はベアチップ状態の半導体ＩＣ（ダイ）等の半導体部品であり、略矩形板状をなすその主面３０ａに多数のランド電極３１を有している。なお、図示においては、四隅にのみランド電極３１及び後述するバンプ３２を表示し、それ以外のランド電極３１の表示を省略した。また、半導体装置３０の種類は、特に制限されるものではないが、例えば、ＣＰＵやＤＳＰのように動作周波数が非常に高いデジタルＩＣが挙げられる。
さらに、特に限定されるものではないが、半導体装置３０の裏面３０ｂは研磨されており、これにより半導体装置３０の厚さｔ（主面３０ａから裏面３０ｂまでの距離）は、通常の半導体装置に比して薄くされており、例えば、好ましくは２００μｍ以下、より好ましくは２０〜５０μｍ程度とされる。また、裏面３０ｂは、半導体装置３０を薄型にするべく、エッチング、プラズマ処理、レーザ照射、ブラスト研磨、バフ研磨、薬品処理等による粗面化処理を行うと好ましい。
なお、半導体装置３０の裏面３０ｂの研磨は、ウエハの状態で多数の半導体装置に対して一括して行い、その後、ダイシングにより個別の半導体装置３０に分離することが好ましい。研磨により薄くする前にダイシングによって個別の半導体装置３０に切断分離した場合には、熱硬化性樹脂等により半導体装置３０の主面３０ａを覆った状態で裏面３０ｂを研磨することもできる。
また、各ランド電極３１には、導電性突起物の一種であるバンプ３２が形成されている。バンプ３２の種類は、特に制限されず、スタッドバンプ、プレートバンプ、メッキバンプ、ボールバンプ等の各種のバンプを例示できる。図示においては、スタッドバンプを例示した。バンプ３２としてスタッドバンプを用いる場合には、銀（Ａｇ）や銅（Ｃｕ）をワイヤボンディングにて形成することができ、プレートバンプを用いる場合には、メッキ、スパッタ又は蒸着によって形成することができる。また、メッキバンプを用いる場合には、メッキによって形成することができ、ボールバンプを用いる場合には、半田ボールをランド電極３１上に載置した後、これを溶融させるか、クリーム半田をランド電極上に印刷した後、これを溶融させることによって形成することができる。また、導電性材料をスクリーン印刷し、これを硬化させた円錐状、円柱状等のバンプや、ナノペーストを印刷し、加熱によりこれを焼結させてなるバンプを用いることもできる。
バンプ３２に使用可能な金属種としては、特に限定されず、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ニッケル・クロム合金、半田等が挙げられ、これらのなかでは、銅を用いることが好ましい。バンプ３２の材料として銅を用いると、例えば金を用いた場合に比して、ランド電極３１に対する高い接合強度を得ることが可能となり、半導体装置３０の信頼性が高められる。
また、バンプ３２の寸法形状は、ランド電極３１間の間隔（ピッチ）に応じて適宜設定することができ、例えば、ランド電極３１のピッチが約１００μｍである場合には、バンプ３２の最大径を１０〜９０μｍ程度、高さを２〜１００μｍ程度にすればよい。なお、バンプ３２は、ウエハのダイシングにより個別の半導体装置３０に切断分離した後、ワイヤボンダーを用いて各ランド電極３１に接合することができる。
このような構成の半導体装置３０は、各バンプ３２が内部配線１３に電気的に接続された状態で樹脂層２の内部に配置されている（図１）。
また、樹脂層２の図示上面２ａの表層で樹脂層３の図示下面における半導体装置３０の裏面３０ｂに対向する位置には、板状をなす放熱部２０（第１の放熱部）が設けられている。この放熱部２０は、面積が半導体装置３０の平面積よりも大きくされており、半導体内蔵基板１００の図示上方向から見て、半導体装置３０を蔽うように配置されている。また、放熱部２０における半導体装置３０の裏面３０ｂと対向する図示直上の領域には、少なくとも１つ、好ましくは複数の開口Ｈが穿設された開口部Ｐが形成されている。この放熱部２０の材質としては、樹脂層２の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有するものであれば、特に制限されず、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等の金属が挙げられ、これらのなかでは、導電率やコストの観点から銅が好ましい。
また、樹脂層１，２，３に用いられる材料としては、具体的には、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂又はベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させ材料、等を挙げることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。
図２は、本発明による半導体内蔵基板の第２実施形態の要部を示す断面図である。半導体内蔵基板２００は、樹脂層３の他方面（図示上面）における放熱部２０の開口部Ｐに対向する位置に、非開口つまりベタ板状の放熱部４０（第２の放熱部）を備えること以外は、図１に示す半導体内蔵基板１００と同様に構成されたものである。この放熱部４０の材質としては、樹脂層２，３の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有するものであれば、特に制限されず、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等の金属が挙げられ、これらのなかでは、導電率やコストの観点から銅が好ましい。
また、図３は、本発明による半導体内蔵基板の第３実施形態の要部を示す断面図である。半導体内蔵基板３００は、放熱部４０に代えて、放熱部４０よりも大きな面積を有し且つ非開口（ベタ板状）の放熱部４１（第２の放熱部）を備えること以外は、図２に示す半導体内蔵基板２００と同様に構成されたものである。この放熱部４１の材質も、放熱部４０と同等のものを用いることができる。
さらに、図４は、本発明による半導体内蔵基板の第４実施形態の要部を示す断面図である。半導体内蔵基板４００は、放熱部２０と放熱部４１とに接続プラグ３５が接続されていること以外は、図３に示す半導体内蔵基板３００と同様に構成されたものである。この接続プラグ３５は、樹脂層３に貫通形成されたビアホール等の接続孔が金属等の導体で埋め込まれて形成されたものである。
ここで、図４に示す半導体内蔵基板４００を例にとり、その製造方法について説明する。図５（Ａ）〜（Ｅ）は、半導体内蔵基板４００を製造している状態を示す概略工程図である。本実施形態に示す手順は、半導体装置３０の主面３０ａを鉛直上方に向けた状態（以下、「ファースアップ」という）で半導体内蔵基板４００を製造する方法の手順である。なお、図４に示すように半導体装置３０の主面３０ａが鉛直下方に向いた状態を、以下、「フェースダウン」という。
まず、樹脂層３の一方面上に、放熱部４１の材料金属膜を気相成長法、無電解メッキ法、蒸着法等の公知の方法で成膜し、放熱部４１以外の部分をエッチング、アブレーション等によって除去してパターニングを行い、放熱部４１を形成する（第２の工程）。この樹脂層３の他方面に、例えば、レジストを塗布し、所定のマスクパターンを用いて露光・現像を行ってマスクを形成した後、ウェットエッチング、ドライエッチング等により接続プラグ３５用のビアホールを穿設する。マスクパターンを除去した後、気相成長法等によって、ビアホールを接続プラグ３５の材料金属で埋め込んで接続プラグ３５を形成する（図５（Ａ））。ビアホール部分以外の不要な金属が樹脂層３の他方面に存在する場合には、それを除去する。
次に、樹脂層３の他方面上に、放熱部２０の材料金属膜を気相成長法、無電解メッキ法、蒸着法等の公知の方法で成膜し、開口部Ｐの全体形状及び開口部Ｐの開口Ｈの配置パターンに対応したマスクパターンを用いて露光・現像を行ってマスクを形成した後、ウェットエッチング、ドライエッチング等によってパターニングを行い、開口部Ｐを有する放熱部２０を形成する（図５（Ｂ）；第１の工程）。
次いで、放熱部２０が形成された樹脂層３の上に、未硬化又は半硬化状態の樹脂層２を積層し、その中に半導体装置３０をフェースアップの状態で且つバンプ３２が樹脂層２の図示上面に露呈するように載置して、樹脂層２を硬化させる（図５（Ｃ））。さらに、半導体装置３０のバンプ３２に内部配線１３が接続するように、金属膜の成膜及びパターニングを行う（図５（Ｄ））。さらに、内部配線１３が形成された樹脂層２上に、未硬化又は半硬化状態の樹脂層１を積層して硬化させた後、接続プラグ１２用のビアホールを穿設し、その内部を接続プラグ１２の材料金属で埋め込んで接続プラグ１２を形成する。そして、その樹脂層３の接続プラグ１２，１２の位置にＢＧＡ端子等の端子電極１１，１１を接合させ、図４に示す状態と天地が逆になった状態の半導体内蔵基板４００を得る（図５（Ｅ））。
このように構成された半導体内蔵基板４００の積層方向の各位置における状態を図６〜図９に示す。図６は、図４におけるＶＩ−ＶＩ線に沿う平面図であり、ベタ状の放熱部４１の配置状態を示す。図７は、同ＶＩＩ−ＶＩＩ線に沿う平面図であり、矩形状の開口Ｈが所定の間隔でアレイ状（マトリックス状）に配置された開口部Ｐを有する放熱部２０の配置状態を示す。図８は、同ＶＩＩＩ−ＶＩＩＩ線に沿う平面図であり、内部配線１３を含む配線の状態を示す。図９は、同ＩＸ−ＩＸ線に沿う平面図であり、ＢＧＡ端子等の端子電極１１の配置状態を示す。
このように構成された半導体内蔵基板１００，２００，３００，４００によれば、半導体装置３０に対向してその直上に放熱部２０が設けられているので、半導体装置３０で生じた熱が、その放熱部２０に伝わり易く、また、放熱部２０の熱伝達率又は熱伝導率が樹脂層２のそれよりも大きくされているので、放熱部２０に伝わった熱がその周囲、特に樹脂層３側から外部へ放散され易い。よって、このような放熱部２０を有する構造により、十分な放熱効果が得られる。
また、放熱部２０において、半導体装置３０と対向する部位、すなわち、半導体装置３０からの熱伝導（熱流、熱流束）を多く受けて温度上昇が比較的大きい部位に、少なくとも１つの開口Ｈが形成された開口部Ｐが設けられている。よって、放熱部２０及びその周辺に高熱が印加されたときに、樹脂層２と放熱部２０との線熱膨張係数が異なることにより、特に放熱部２０の熱膨張の方が大きくても、開口Ｈが狭まるように変形してその膨張分を吸収するので、これにより、放熱部２０に作用する熱応力が緩和される。したがって、製造時に行われるリフロー等の高熱が印加される処理が施されても、また、半導体装置３０が高発熱するものであっても、放熱部２０と樹脂層２との接着性・密着性が低下することを防止でき、これにより、製造時の歩留まりの低下を防ぐことができ、また、製品の信頼性を向上させることができる。
また、半導体内蔵基板２００，３００は、放熱部２０の直上に、且つ、放熱部２０の開口部Ｐが設けられた部位に対向して、放熱部４０，４１設けられているので、放熱部２０から放出された熱が放熱部４０，４１に更に伝導し、それら放熱部４０，４１の熱伝達率又は熱伝導率もまた、樹脂層２，３のそれよりも大きいので、放熱特性をより向上させることができる。しかも、放熱部４０，４１は、放熱部２０の開口部Ｐに対向してその直上に設けられているので、開口部Ｐに形成された少なくとも１つの開口Ｈを通過して伝導してきた半導体装置３０からの熱流が、放熱部４０，４１に伝わり、そこから放熱させることができる。よって、全体の放熱特性を更に高めることが可能となる。
また、このような放熱部４０を備える構造は、多層配線構造のように多くの絶縁層を有し半導体装置３０からの放熱経路が長い半導体内蔵基板に採用すると特に有効である。さらに、放熱部４０を備えることにより、半導体内蔵基板２００，３００の剛性をより高めることができ、機械特性の向上が図られ、製品の信頼性を更に向上させることができる。
さらに、放熱部４０，４１は、放熱部２０の開口部Ｐに対向する部位が開口を有さないベタ板状とされているので、放熱部２０からの熱流、及び、放熱部２０の開口部Ｐに形成された少なくとも１つの開口Ｈを通過して伝えられた半導体装置３０からの熱流が、他へ逃れることなく放熱部４０，４１へ確実に伝導する。よって、放熱特性を一層高めることができる。また、放熱部４０，４１自体の剛性が、開口を有する場合に比して増大するので、半導体内蔵基板２００，３００の機械特性を一層向上させることが可能となる。
また、半導体内蔵基板４００は、放熱部２０と放熱部４１とが接続プラグ３５で接続されており、接続プラグ３５もまた、樹脂層２，３よりも熱伝達率又は熱伝導率が大きいので、放熱部２０からの熱が、より効率よく放熱部４１に伝えられる。つまり、放熱部２０から放熱部４０への熱伝導が促進されるので、放熱特性をより一層向上させることができる。このような放熱部２０と放熱部４０とが熱的に接続された構造もまた、多層配線構造のように多くの絶縁層を有し半導体装置３０からの放熱経路が長い半導体内蔵基板に採用すると特に有効であり、さらには、放熱部４０が放熱部２０から比較的離れて設けられている場合や、放熱部４０が複数多段に設けられている場合に一層有用である。
加えて、放熱部２０の開口部Ｐは、上述の図７に示す如く、複数の開口Ｈが所定ピッチでアレイ状に配置されたものであり、このような開口Ｈの配置により、それらの開口Ｈが篩いの目のように一様に設けられた縦横状のメッシュパターンが画成されている。このように一様化された開口Ｈにより、放熱部２０の熱膨張分の開口Ｈによる吸収も均一化されるので、そうすると、第１の放熱部における応力緩和も均一化（一様化）される。したがって、放熱部２０の局所的な形状変形や剥離による樹脂層２との接着性・密着性の低下を有効に抑制することができる。また、放熱部２０が導体であってそのようなメッシュパターンが画成されるので、高調波輻射ノイズの外部への拡散を抑止することができ、ＥＭＣ特性を向上させることが可能となる。
図１０は、本発明による半導体内蔵基板の第５実施形態の要部を示す断面図である。本実施形態は、更に多くの層配線構造を有する半導体内蔵基板の一例である。半導体内蔵基板５００は、５つの樹脂層１〜５が積層されたものであって、樹脂層１〜３層までは、図２に示される半導体内蔵基板２００と概ね同様の構造を有している。樹脂層３の図示上面３ａに形成された放熱部４０は、樹脂層４内に設けられており、樹脂層４の図示上面４ａには、内部配線５１，５１が設けられている。
この内部配線５１は、樹脂層４を貫通するように形成されたスルーホール等の接続孔が金属等の導体で埋め込まれて形成された接続配線３７によって、所定の接続先（図示せず）に電気的に接続されている。また、内部配線５１，５１は、樹脂層５内に設けられており、この最上層である樹脂層５の図示上面５ａには、配線６１，６１が設けられている。これらの配線６１，６１と内部配線５１，５１とは、樹脂層５に貫通形成されたビアホール等の接続孔が金属等の導体で埋め込まれて形成された接続プラグ５２，５２により電気的に接続されている。さらに、配線６１，６１には、コンデンサ等の受動部品６０が搭載されている。
このように構成された半導体内蔵基板５００においても、半導体装置３０の裏面３０ｂに対向する直上位置に開口部Ｐを有する放熱部２０が設けられ、さらにその上方に放熱部４０が対向設置されているので、十分な放熱特性を得ることができる。しかも、半導体内蔵基板１００，２００，３００，４００，５００は、いずれも、半導体装置３０のバンプが形成されていない裏面３０ｂ側に放熱部２０が配置されており、裏面３０ｂ側からの放熱が可能であるので、端子電極１１，１１としてＢＧＡ端子を採用できる。したがって、これらの半導体内蔵基板１００，２００，３００，４００，５００は、更なる小型化及び多端子化が要求されるモジュール基板として極めて有用である。
図１２〜図１５は、本発明による半導体内蔵基板に備わる第１の放熱部の他の変形態様を示す平面図である。図１２に示す放熱部２１は、放熱部２０と同様の矩形の開口Ｈ１が行列同数のアレイ状に配設された開口部Ｐ１を有するものであり、それらの開口Ｈ１が篩いの目のように一様に設けられた縦横状のメッシュパターンが画成されている。また、図１３に示す放熱部２２は、円形の開口Ｈ１が行列同数のアレイ状に配設された開口部Ｐ２を有するものであり、この場合も、それらの開口Ｈ２が篩いの目のように一様に設けられた縦横状のメッシュパターンが画成されている。
さらに、図１４に示す放熱部２３は、複数の無端矩形ループ状の開口Ｈ３が放熱部２３の中心部（半導体装置３０の中心部と同軸位置）を中心にして同心状に配置された開口部Ｐ３を有するものであり、各開口Ｈ３は互いに相似形をなしている。この放熱部２３では、開口Ｈ３間の部位が、それら開口Ｈ３と同様に同心状に配置されたパターンが画成される。本発明者らの知見によれば、このようなパターンが形成された放熱部２３が金属等の導体で形成されていると、半導体装置３０から生じる高調波輻射ノイズの遮蔽特性をメッシュパターンに比して更に改善できることが判明した。
また、図１５に示す放熱部２４は、複数の楔状の開口Ｈ４が放熱部２４の中心部（半導体装置３０の中心部と同軸位置）を中心にして放射状に配設された開口部Ｐ４を有するものであり、それらの開口Ｈ４間の部位が、放熱部２４の中心部から周囲外方へ向かって延びる熱の伝導経路となる。通常、半導体装置３０の中央部分からの熱量が最も多い傾向にあるので、その中央部分に対向する放熱部２４における中心部の温度上昇も比較的高くなる。よって、その温度の高い放熱部２４の中心部から周囲外方へ向かって熱の伝導経路が画成されることにより、放熱部２４からの放熱が一層促進され、その結果、放熱特性の更なる向上を達成することができる。
本発明者らは、図１２〜図１５に示す放熱部２１〜２４の４種類の開口パターンに対し、有限要素法を用いた伝熱解析を行い、各放熱部２１〜２４の放熱特性のシミュレーションを行った。ここで、図１６は、シミュレーションにおける開口形状が矩形又は円形の開口部を有する放熱部の伝熱解析モデルを示す平面図である。放熱部２０ｓの外形寸法をＤ＝１０［ｍｍ］とし、半導体装置３０ｓの外形寸法を５［ｍｍ］×５［ｍｍ］及びその厚さを５０［μｍ］とした。この半導体装置３０の外形寸法を開口部Ｐｓの寸法とし、その内側に開口ＨｓをピッチＰｉ＝０．５［ｍｍ］で１０行×１０列配置して開口部Ｐｓを構成した。そして、開口Ｈｓの面積を変化させることにより、変動パラメータである開口部Ｐｓにおける開口率が０〜１００［％］となるように調節した。なお、開口が同心状及び放射状に配置された開口部を有する放熱部の伝熱解析モデルにおいても、開口率が０〜１００［％］となるように調節した。
図１７は、その放熱部２０ｓを有する半導体内蔵基板の伝熱解析モデルを示す断面図であり、図１６におけるＸＶＩＩ−ＸＶＩＩ線に沿う断面図ある。このモデルは、３つの樹脂層１ｓ，２ｓ，３ｓの積層体の樹脂層２ｓ中に半導体装置３０ｓが埋め込まれた状態を模したものであり、樹脂層２ｓと樹脂層３ｓとの間に放熱部２０ｓが設けられた構造を有している。樹脂層１ｓ，２ｓ，３ｓの厚さは、それぞれ、Ｔ１＝４０［μｍ］、Ｔ２＝１２２［μｍ］、Ｔ３＝４０［μｍ］であり、放熱部２０ｓは厚さ１２［μｍ］の銅（Ｃｕ）とした。また、半導体装置３０ｓの発熱量を１［Ｗ］とし、樹脂層１ｓの下面温度は２５［℃］で一定とし、周囲温度の初期値も２５［℃］とした。さらに、樹脂層１ｓ，２ｓ，３ｓの熱伝達率を４．５［Ｗ／ｍ2］とした。
図１８は、４種類の開口パターンの開口率［％］に対する半導体装置３０の中央部の位置での温度上昇ΔＴ［℃］の解析結果を示すグラフである。同図において、黒塗四角印（■）及び線Ｌ１が、矩形開口パターンを有する放熱部２１を備える半導体内蔵基板の結果を示し、白塗丸印（○）及び線Ｌ２が、円形開口パターンを有する放熱部２２を備える半導体内蔵基板の結果を示し、白抜き四角印（□）及び線Ｌ３が、同心状開口パターンを有する放熱部２３を備える半導体内蔵基板の結果を示し、米印（＊）及び線Ｌ４が、放射状開口パターンを有する放熱部２４を備える半導体内蔵基板の結果を示す。
これらの結果より、それぞれ矩形開口パターン及び円形開口パターンを有する放熱部２１，２２の備える半導体内蔵基板は、開口率の増大につれて略直線的に温度が上昇する傾向にあり、その程度は、開口率が同じであれば略同等であることが判明した。また、同心状開口パターンを有する放熱部２３を備える半導体内蔵基板は、矩形開口パターン及び円形開口パターンを有する放熱部２１，２２に比して、開口率が同じでも温度上昇が大きいことが確認された。また、放射状開口パターンを有する放熱部２４を備える半導体内蔵基板は、矩形開口パターン及び円形開口パターンを有する放熱部２１，２２に比して、開口率が同じでも温度上昇が小さいことが確認された。これらのことから、４種類の開口パターンのなかで最も温度上昇を低く抑え得るのは、放射状開口パターンであることが判明した。
また、この解析結果に加え、高調波輻射ノイズの遮断特性と開口パターンとの関係を踏まえると、前述したとおり、高調波輻射ノイズの遮断特性に比較的優れるのは、同心状開口パターンを有する放熱部２３のような第１の放熱部を備える半導体内蔵基板であることから、放射状開口パターンと同心状開口パターンとを組み合わせた開口パターンが形成された開口部を有する第１の放熱部を設ければ、半導体内蔵基板の放熱特性及び高調波輻射ノイズの遮蔽特性の双方を同時に向上させ得ることが理解される。
ここで、図１９は、そのような放射状開口パターンと同心状開口パターンとを組み合わせた開口パターンが形成された開口部を有する第１の放熱部の一態様を示す平面図である。放熱部２５は、複数の開口Ｈ５が所定の間隔をおいて線状且つ放射状に配置されることにより一つの言わば放射状開口Ｈｈが構成される。そして、図示の如く、複数の放射状開口Ｈｈが配置されると、開口Ｈ５間の部位が、同心状且つ放射状に配置されたパターンが画成される。このパターンは、言わば「蜘蛛の巣」状のメッシュパターンであり、全体として同心状のパターンが画成されつつ、伝熱経路が途中で寸断されることなく、放熱部２５の中心部から周囲外方へと延びているので、放熱特性と高調波輻射ノイズの遮蔽特性の双方が同時に高められると考えられる。ただし、作用機序はこれに限定されるものではない。
なお、上述したとおり、本発明は上記実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。例えば、半導体内蔵基板１００，２００，３００，４００，５００は、図１〜４，１０に示すように、フェースダウンの状態で用いることに限定されず、逆にフェースアップの状態で用いてもよく、或いは、所定の角度傾けた状態で用いても構わない。また、半導体内蔵基板の多層構造は、樹脂層が３層又は５層に限られるものではなく、複数層であれば構わない。さらに、第１の放熱部の開口パターンとして、例えば、放熱部２１〜２４に示すパターンを適宜組み合わせて用いてもよい。またさらに、同心状の開口パターンとして、無端円ループ状の開口を同心円状に配置してもよく、有端の渦巻状（らせん状）ループを採用してもよい。さらにまた、第１の放熱部の平面形状は矩形に限らず任意の形状を用いることができる。また、第１の放熱部及び第２の放熱部は、平（面）板状でなくてもよく、曲面板状や、コルゲート形状のような屈曲部を有する形状であっても構わない。
加えて、第１の放熱部は、半導体装置と直接的に、又は、絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する部材を介して間接的に、半導体装置と接続されたものであっても好適である。こうすれば、半導体装置から第１の放熱部への伝熱量が増大し、半導体内蔵基板の放熱特性をまた更に一層高めることができる。また、半導体内蔵基板１００を例にとると、放熱部２０のように開口Ｈを有する板状放熱部を、半導体装置３０の主面３０ａに対向する位置、例えば、樹脂層１内の接続プラグ１２，１２間、又は、内部配線１３，１３間に配置してもよい。この場合、放熱部２０はなくてもよいが、ある方が好ましい。さらに、放熱部２０〜２５，４０，４１は、平板状でなくてもよく、例えば、半導体装置３０の側壁側をも蔽うような形状でもよい。またさらに、半導体内蔵基板４００において、放熱部４１がなくてもよい。
以上説明した通り、本発明による半導体内蔵基板及びその製造方法によれば、少なくとも１つの開口が形成された開口部を有する第１の放熱部が半導体装置に対向設置されているので、製造時においても使用時においても熱応力を緩和することにより、十分な放熱特性を実現でき、製品の信頼性を高めることができる。よって、半導体装置を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるものに広く且つ有効に利用することができる。
本発明による半導体内蔵基板の第１実施形態の要部を示す断面図である。 本発明による半導体内蔵基板の第２実施形態の要部を示す断面図である。 本発明による半導体内蔵基板の第３実施形態の要部を示す断面図である。 本発明による半導体内蔵基板の第４実施形態の要部を示す断面図である。 （Ａ）〜（Ｅ）は、半導体内蔵基板４００を製造している状態を示す概略工程図である。 図４におけるＶＩ−ＶＩ線に沿う平面図である。 図４におけるＶＩＩ−ＶＩＩ線に沿う平面図である。 図４におけるＶＩＩＩ−ＶＩＩＩ線に沿う平面図である。 図４におけるＩＸ−ＩＸ線に沿う平面図である。 本発明による半導体内蔵基板の第５実施形態の要部を示す断面図である。 半導体装置３０の概略構造を示す斜視図である。 本発明による半導体内蔵基板に備わる第１の放熱部の他の変形態様を示す平面図である。 本発明による半導体内蔵基板に備わる第１の放熱部の他の変形態様を示す平面図である。 本発明による半導体内蔵基板に備わる第１の放熱部の他の変形態様を示す平面図である。 本発明による半導体内蔵基板に備わる第１の放熱部の他の変形態様を示す平面図である。 シミュレーションにおける開口の形状が矩形又は円形の開口部を有する放熱部の伝熱解析モデルを示す平面図である。 図１６におけるＸＶＩＩ−ＸＶＩＩ線に沿う断面図ある。 ４種類の開口パターンの開口率［％］に対する半導体装置の中央部の位置での温度上昇ΔＴ［℃］の解析結果を示すグラフである。 放射状開口パターンと同心状開口パターンとを組み合わせた開口パターンが形成された開口部を有する第１の放熱部の一態様を示す平面図である。
符号の説明
１，２，３，４，５，１ｓ，２ｓ，３ｓ…樹脂層、１１…端子電極、１２…接続プラグ、１３…内部配線、２０，２０ｓ，２１，２２，２３，２４，２５…放熱部（第１の放熱部）、３０ａ…主面、３０，３０ｓ…半導体装置、３０ｂ…裏面、３１…ランド電極、３２…バンプ、３５…接続プラグ、３７…接続配線、４０，４１…放熱部（第２の放熱部）、５１…内部配線、５２…接続プラグ、６０…受動部品、６１…配線、１００，２００，３００，４００，５００…半導体内蔵基板、Ｈ，Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈｓ…開口、Ｈｈ…放射状開口、Ｐ，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐｓ…開口部。

Claims (9)

  1. 絶縁層の内部に半導体装置が配置された半導体内蔵基板であって、
    前記半導体装置の少なくとも一側に該半導体装置と対向して設けられており、該半導体装置と対向する部位に複数の開口が形成された開口部を有し、且つ、前記絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する第１の放熱部を備えており、
    前記第１の放熱部の前記開口部は、前記複数の開口が、所定の間隔で、且つ、前記半導体装置の中心部と同軸位置にある当該第１の放熱部の中心部を中心にして放射状に配置されたものである、
    半導体内蔵基板。
  2. 前記第１の放熱部の前記開口部は、前記複数の開口が、同心状且つ放射状に配置されたものである、
    請求項１記載の半導体内蔵基板。
  3. 前記半導体装置は、板状を成しており、
    前記第１の放熱部は、前記開口部が、前記半導体装置の面に対向する領域範囲内にのみ配置されたものである、
    請求項１又は２記載の半導体内蔵基板。
  4. 前記第１の放熱部を挟んで前記半導体装置の反対側において、該第１の放熱部の前記開口部に対向して設けられており、前記絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する第２の放熱部を備える、
    請求項１〜３のいずれか１項記載の半導体内蔵基板。
  5. 前記第２の放熱部は、少なくとも前記第１の放熱部の前記開口部と対向する部位が非開口なものである、
    請求項４記載の半導体内蔵基板。
  6. 前記第１の放熱部と前記第２の放熱部とに接続されており、前記絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する接続部を備える、
    請求項４又は５記載の半導体内蔵基板。
  7. 前記第１の放熱部は、前記半導体装置と直接的に、又は、前記絶縁層の熱伝達率又は熱伝導率よりも大きな熱伝達率又は熱伝導率を有する部材を介して間接的に、該半導体装置と接続されたものである、
    請求項１〜６のいずれか１項記載の半導体内蔵基板。
  8. 前記半導体装置は、板状をなし、且つ、一方面にバンプが形成されたものであり、
    前記第１の放熱部は、前記半導体装置の他方面に対向して設けられたものである、
    請求項１〜７のいずれか１項記載の半導体内蔵基板。
  9. 前記第１の放熱部は、前記開口部の外周に、前記複数の開口のそれぞれよりも幅広な非開口な部位を有する、
    請求項１〜８のいずれか１項記載の半導体内蔵基板。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009277784A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 部品内蔵プリント配線板、同配線板の製造方法および電子機器
JP5045657B2 (ja) 2008-12-02 2012-10-10 富士通株式会社 プリント基板解析装置、プリント基板解析方法、プリント基板解析プログラム
JP2011077075A (ja) * 2009-09-29 2011-04-14 Oki Electric Industry Co Ltd 発熱性電子素子内蔵のモジュール基板及びその製造方法
KR101283747B1 (ko) * 2011-05-30 2013-07-08 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
JP2013004576A (ja) * 2011-06-13 2013-01-07 Shinko Electric Ind Co Ltd 半導体装置
JP5388239B2 (ja) * 2011-12-20 2014-01-15 Ｎｅｃインフロンティア株式会社 電気機器
KR101161735B1 (ko) * 2012-01-31 2012-07-03 (주)메인일렉콤 잠열을 이용한 지연 방열시트
JP6221221B2 (ja) * 2012-03-27 2017-11-01 Tdk株式会社 電子部品内蔵基板及びその製造方法
JP6008582B2 (ja) * 2012-05-28 2016-10-19 新光電気工業株式会社 半導体パッケージ、放熱板及びその製造方法
WO2014080743A1 (ja) 2012-11-21 2014-05-30 株式会社高木化学研究所 フィラー高充填高熱伝導性材料、およびその製造方法、並びに組成物、塗料液、および成形品
KR102104919B1 (ko) * 2013-02-05 2020-04-27 삼성전자주식회사 반도체 패키지 및 이의 제조방법
JP2014157949A (ja) * 2013-02-16 2014-08-28 Kyocera Corp 配線基板および電子装置
US20140318758A1 (en) * 2013-04-29 2014-10-30 Toyota Motor Engineering & Manufacturing North America, Inc. Composite laminae having thermal management features and thermal management apparatuses comprising the same
US9869520B2 (en) * 2014-07-25 2018-01-16 Toyota Motor Engineering & Manufacturing North America, Inc. Heat transfer management apparatuses having a composite lamina
CN206835472U (zh) * 2014-09-03 2018-01-02 株式会社村田制作所 部件内置基板
WO2017103998A1 (ja) * 2015-12-15 2017-06-22 株式会社メイコー 部品内蔵基板、及び部品内蔵基板の製造方法
US10811332B2 (en) 2017-11-07 2020-10-20 Tdk Taiwan Corp. Thermal-dissipating substrate structure
KR101979265B1 (ko) * 2019-01-28 2019-08-28 이민희 전력 반도체 모듈 패키지 및 이의 제조방법
KR20200098179A (ko) * 2019-02-12 2020-08-20 엘지이노텍 주식회사 회로기판
WO2020250815A1 (ja) * 2019-06-14 2020-12-17 Tdk株式会社 電子部品内蔵基板及びこれを用いた回路モジュール
JP7331521B2 (ja) * 2019-07-24 2023-08-23 Tdk株式会社 電子部品内蔵基板
KR20220008105A (ko) * 2020-07-13 2022-01-20 삼성전자주식회사 반도체 패키지
CN112752393B (zh) * 2020-11-03 2022-05-24 普联技术有限公司 带有散热件的电路板及散热件的接地方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5890744A (ja) * 1981-11-25 1983-05-30 Mitsubishi Electric Corp 半導体装置
JPS5890745A (ja) * 1981-11-25 1983-05-30 Mitsubishi Electric Corp 半導体装置
US5753875A (en) * 1996-10-15 1998-05-19 Eaton Corporation Heat sink for contact stems of a vacuum interrupter and a vacuum interrupter therewith
JP2001085804A (ja) * 1999-09-17 2001-03-30 Sony Corp プリント配線板およびその製造方法
WO2001073843A1 (fr) * 2000-03-29 2001-10-04 Rohm Co., Ltd. Dispositif semi-conducteur
US6734552B2 (en) * 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
JP3888439B2 (ja) * 2002-02-25 2007-03-07 セイコーエプソン株式会社 半導体装置の製造方法
JP2004200316A (ja) * 2002-12-17 2004-07-15 Shinko Electric Ind Co Ltd 半導体装置
US20070035013A1 (en) * 2003-05-09 2007-02-15 Hiroyuki Handa Module with built-in circuit elements
JP2006049762A (ja) 2004-08-09 2006-02-16 Nec Corp 部品内蔵基板及び部品内蔵基板の製造方法
TWI249232B (en) * 2004-10-20 2006-02-11 Siliconware Precision Industries Co Ltd Heat dissipating package structure and method for fabricating the same
JPWO2006054339A1 (ja) * 2004-11-17 2008-05-29 富士通株式会社 半導体装置

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