JP2010212683A - スタック式ダイ埋め込み型チップビルドアップのためのシステム及び方法 - Google Patents

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Kevin M Durocher
ケヴィン・エム・デュロシャー
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Abstract

【課題】電気相互接続性能を向上させたスタック式配列での複数ダイの埋め込み型チップの製作方法を提供する。
【解決手段】埋め込み型チップパッケージ（ＥＣＰ）１０の各々のラミネーションスタックがビア２８をその内部に有する複数の再分配層１４を含む。ＥＣＰ１０はラミネーションスタック内に埋め込まれた複数のチップパッド３０と、該ラミネーションスタックに取り付けられ、第１のチップ２６を基準として垂直方向に積み重ねられている、各々が複数のチップパッド３０を有する第２のチップ６２と、ラミネーションスタックの最外側再分配層８２上に位置決めされた入力／出力（Ｉ／Ｏ）システム８６と、第１及び第２のチップをＩ／Ｏシステムに接続し、隣接する再分配層１４上の金属相互接続３４あるいは第１または第２のチップ上のチップパッド３０とで直接の金属接続を形成するビア２８を通過して延びる複数の金属相互接続３４を含む。
【選択図】図５

Description

本発明の実施形態は、全般的には集積回路パッケージに関し、またさらに詳細には、チップ結合パッドまたは電気構成要素接続パッドに対する直接の低抵抗金属相互接続を用い、これによりデバイス速度をより高め、パワー消費をより低くしかつサイズをより小さくすることを可能にする埋め込み型チップビルドアップに関する。埋め込み型チップパッケージは、複数のチップまたは電子構成要素をスタック式配列で有するように製造することが可能である。これらの複数のチップまたは電子構成要素は、複数のラミネート再分配層を通るようにルート設定された金属相互接続によって入力／出力システムと電気的に接続させている。
集積回路は益々小型化していると共に得られる動作性能が向上しているため、集積回路（ＩＣ）パッケージングのためのパッケージング技術はこれに従って、有鉛パッケージングから、ラミネートベースのボールグリッドアレイ（ＢＧＡ）パッケージングへ、チップスケールパッケージング（ＣＳＰ）へと進化し、さらにフリップチップパッケージへ、また現在では埋め込み型チップビルドアップパッケージングへと進化して来た。ＩＣチップパッケージング技術の進歩は、より良好な動作性能、より高度な小型化及び信頼性の向上を達成するための絶えず向上し続けるニーズにより駆り立てられている。新たなパッケージング技術ではさらに、大規模の製造によってスケールメリットを可能にする目的でバッチ生産の実現可能性を提供できなければならない。
複数のスタック式チップを組み込んだチップスケールパッケージでは、そのチップは典型的にはサブストレートにワイヤ結合されており、このため電気抵抗、インダクタンス及びキャパシタンスが大きく、デバイス速度の劣化やパワー消費の増加が生じる。フリップチップダイは容易に３Ｄスタックにすることが不可能であり、またその大部分が大きなパッケージ面積またはパッケージスタック構成を用いるような横に並べた平面状ダイ配列に限定されており、このため３Ｄ構造が嵩高となる。順番にスタック状にしワイヤ結合させたチップは単独パッケージチップとして事前テストすることが不可能であり、デバイスの最終テストロスと生産コストを増加させる組み上げ歩留まりロスが複合される。
ＩＣチップパッケージング要件の進歩はまた、既存の埋め込み型チップビルドアップ処理過程に対して問題を提起する。すなわち、目下の多くの埋め込み型チップパッケージでは、８層以上の再分配層を共有するように再分配層の数を増加させることが望ましい。１つまたは複数のダイが初めにＩＣサブストレート上に配置されておりこれに続いて再分配層を１層ごとに付着させるような標準的な埋め込み型チップビルドアップ処理過程は、再ルート設定／相互接続システムの反り（ｗａｒｐａｇｅ）に繋がり、これにより成形によるエポキシ応力バランス層や金属補強材（ｓｔｉｆｆｅｎｅｒ）の利用が必要となる可能性がある。
米国特許第７１２２４０３号
したがって、電気相互接続性能を向上させたスタック式配列での複数ダイの利用を可能にするような埋め込み型チップの製作方法が必要とされている。さらに製造サイクルタイムをより短縮させると共に、補強材を使用せずにパッケージの反りを最小限にしながら複数の再分配層の利用を可能にさせるような埋め込み型チップ製作が必要とされている。
本発明の実施形態は、埋め込み型チップパッケージ内のチップまたは電気構成要素がスタック式配列で設けられていると共に直接金属接続によって入力／出力（Ｉ／Ｏ）システムに接続されているようなチップ製作方法を提供することによって上述の欠点を克服している。金属相互接続をその内部に有するパターン形成した複数のラミネート層が、チップまたは電子構成要素の各々をＩ／Ｏシステムに直接接続させている。
本発明の一態様における埋め込み型チップパッケージは、ラミネーションスタックを形成するように垂直方向で互いに接合させた複数の再分配層を含んでおり、この各再分配層はその内部に形成された複数のビアを含む。本埋め込み型チップパッケージはさらに、ラミネーションスタック内に埋め込まれた複数のチップパッドを備える第１のチップと、ラミネーションスタックに対して取り付けられると共に第１のチップに対する垂直方向で重ね合わせた複数のチップパッドを備える第２のチップと、ラミネーションスタックの最外側再分配層上に位置決めされた入力／出力（Ｉ／Ｏ）システムと、を含む。本埋め込み型チップパッケージはさらに、Ｉ／Ｏシステムに電気的に結合されると共にＩ／Ｏシステムに対して第１のチップ及び第２のチップを電気的に接続するように構成された複数の金属相互接続を含んでおり、該複数の金属相互接続の各々は対応するビアを通過して延び、隣接する再分配層上の金属相互接続と第１または第２のチップ上のチップパッドとのうちの一方とで直接金属接続を形成している。
本発明の別の態様による埋め込み型チップパッケージを形成する方法は、当初のポリマーラミネート層と、これに対して確保されたその上にチップパッドを有する第１のチップと、を設ける工程を含む。本方法はさらに、該当初ポリマーラミネート層を複数のビア及び複数の金属相互接続を含むようにパターン形成する工程であって該複数の金属相互接続の一部分は対応するビアを通過して下方向に延びると共に第１のチップ上のチップパッドに対して直接金属化されているパターン形成工程と、追加的なチップを設ける工程と、その一部分が第１のチップと追加的チップのうちの一方の配置のためにその内部に形成されたチップ開口部を含む複数の追加的なポリマーラミネート層を設ける工程と、を含む。本方法はさらに、追加的なチップ及び複数の追加的なポリマーラミネート層の各々を当初ポリマーラミネート層に選択的に結合させる工程と、複数の追加的なポリマーラミネート層の各々の該結合の後で複数のビア及び複数の金属相互接続を含むように追加的なポリマーラミネート層を選択的にパターン形成する工程であって該複数の金属相互接続の各々は対応するビアを通過して延びると共に隣接するポリマーラミネート層上の金属相互接続と追加的なチップ上のチップパッドのうちの一方に対して直接金属化されているパターン形成工程と、を含む。本方法はさらに、複数の追加的なポリマーラミネート層の最外側のポリマーラミネート層上の金属相互接続に対して複数の入力／出力（Ｉ／Ｏ）接続を電気的に結合する工程であって該Ｉ／Ｏ接続は複数の金属相互接続を介して第１のチップとかつ追加的なチップとに電気的に接続されている結合工程を含む。
本発明のさらに別の態様によるウェハレベルパッケージを製造するための方法は、その各々がその上に形成されたチップパッドを有する複数のチップを設ける工程と、その一部分の各々が複数のチップのうちの１つをその内部に配置するためにその内部に形成されたチップ開口部を含むような複数のポリマーラミネート層を設ける工程と、を含む。本方法はさらに、複数のチップ及び複数のポリマーラミネート層を用いてウェハレベルパッケージを組み上げる工程を含んでおり、ウェハレベルパッケージの該組み上げ工程は、当初のポリマーラミネート層に第１のチップを付着させる工程と、複数のビア及び複数の金属相互接続を含むように該当初ポリマーラミネート層をパターン形成する工程であって該複数の金属相互接続の各々は当初ポリマーラミネート層を第１のチップと電気的に結合させるように対応するビアを通過して下方向に延びているパターン形成工程と、を含む。ウェハレベルパッケージの該組み上げ工程はさらに、スタック式配列の形で追加的なポリマーラミネート層及び追加的なチップを当初ポリマーラミネート層及び第１のチップに選択的に付着させる工程と、追加的な各ポリマーラミネート層を付着させた時点で複数のビア及び該ビアを通過して下方向に延びる複数の金属相互接続を形成するように追加的なポリマーラミネート層をパターン形成する工程であって追加的なポリマーラミネート層の各々内の金属相互接続は当該ポリマーラミネート層を事前に付着させた追加的なポリマーラミネート層または事前に付着させた追加的なチップに電気的に結合させているパターン形成工程と、を含む。
これらの利点及び特徴、並びにその他の利点及び特徴は、添付の図面に関連して提供した本発明の好ましい実施形態に関する以下の詳細な説明を読むことによってより容易に理解できよう。
図面では、本発明を実施するために目下のところ企図される実施形態を図示している。
本発明の一実施形態による複数の埋め込み型チップパッケージの上面図である。 本発明の一実施形態による製造／ビルドアップ処理過程の様々な段階の間における埋め込み型チップパッケージの側面断面概要図である。 本発明の一実施形態による製造／ビルドアップ処理過程の様々な段階の間における埋め込み型チップパッケージの側面断面概要図である。 本発明の一実施形態による製造／ビルドアップ処理過程の様々な段階の間における埋め込み型チップパッケージの側面断面概要図である。 本発明の一実施形態による製造／ビルドアップ処理過程の様々な段階の間における埋め込み型チップパッケージの側面断面概要図である。 本発明の一実施形態による製造／ビルドアップ処理過程の様々な段階の間における埋め込み型チップパッケージの側面断面概要図である。 本発明の一実施形態による製造／ビルドアップ処理過程の様々な段階の間における埋め込み型チップパッケージの側面断面概要図である。 本発明の一実施形態による製造／ビルドアップ処理過程の様々な段階の間における埋め込み型チップパッケージの側面断面概要図である。 本発明の一実施形態による製造／ビルドアップ処理過程の様々な段階の間における埋め込み型チップパッケージの側面断面概要図である。 本発明の一実施形態による製造／ビルドアップ処理過程の様々な段階の間における埋め込み型チップパッケージの側面断面概要図である。 本発明の別の実施形態による埋め込み型チップパッケージの側面断面概要図である。 本発明の別の実施形態による埋め込み型チップパッケージの側面断面概要図である。
本発明は埋め込み型チップパッケージを形成する方法を提供する。この埋め込み型チップパッケージは、パターン形成したラミネート再分配層を用い、かつ該パターン形成した層を基準としてチップまたは電気構成要素を配置させることによって製造される。埋め込み型チップパッケージ内のチップ／電気構成要素は、スタック式配列で設けられると共に、パターン形成したラミネート再分配層内に形成した金属相互接続により提供される直接金属接続を通じて入力／出力（Ｉ／Ｏ）システムに接続される。
本発明の実施形態は、複数のパターン形成したラミネート再分配層内部に埋め込まれると共に３Ｄスタック式配列で配列させた複数のチップ（すなわち、ダイ）及び／または電気構成要素をその内部に含むような埋め込み型チップパッケージ（ＥＣＰ）のビルドアップを目的としている。ＥＣＰ内に埋め込まれるこれらのチップ及び／または電気構成要素については以下で図１〜１２の実施形態において特にチップとして言及することになるが、ＥＣＰ内においてチップに代えて別の電気構成要素とすることが可能であり、したがって本発明の実施形態はＥＣＰ内のチップ／ダイのスタック構成にのみ限定されるものではない。すなわち、以下に記載するＥＣＰ実施形態内でのチップの使用はさらに、ＥＣＰ内にスタック式配列で設けることが可能な抵抗器、コンデンサ、インダクタ、または同様の別のデバイスなどの別の電気構成要素を包含するものと理解すべきである。
図１を参照すると、本発明の例示的な一実施形態による複数の製造されたＥＣＰ１０または埋め込み型チップモジュールを表している。各ＥＣＰ１０は、複数の再分配層１４（すなわち、ラミネート層）と接続させ、またその中に埋め込んだ１つまたは複数のチップ１２（すなわち、ダイ）を含む。各チップ１２は、シリコンやＧａＡｓなどの半導体材料から形成されると共に、集積回路（ＩＣ）レイアウトがその表面上に形成されるように作成されている。複数の再分配層１４の各々は、チップ（複数のこともある）１２を基準として配置できる事前形成のラミネートシートまたは薄膜の形態をとる。再分配層１４は、Ｋａｐｔｏｎ（商標）、Ｕｌｔｅｍ（商標）、ポリテトラフルオロエチレン（ＰＴＦＥ）、あるいは液晶ポリマー（ＬＣＰ）やポリイミド材料などの別のポリマー薄膜から形成することができる。図１に示すように各ＥＣＰ１０は、隣接するＥＣＰ１０同士のエリア内で再分配層１４を方形切断（ｄｉｃｉｎｇ）することによって形成される。
図２〜１０を参照すると、本発明の一実施形態による複数の埋め込み型チップパッケージ（ＥＣＰ）１０を製造するための技法を示している。図２に示すように、この埋め込み型チップビルドアップ処理過程は、追加的な製造工程をその上で実行できるようにフレーム１８上に設け装着された当初の再分配層１６の完全なフレームで開始される。上で示したように当初再分配層１６は、Ｋａｐｔｏｎ（商標）、Ｕｌｔｅｍ（商標）、ポリテトラフルオロエチレン（ＰＴＦＥ）、または別のポリマー／ポリイミド薄膜など柔軟なポリマーラミネート層の形態をとると共に、複数のＥＣＰ１０をこれから生産できるようなサイズとしている。当初再分配層１６は、その上の事前パターン形成されたエリア２０とパターン未形成のエリア２２とを含んでおり、このパターン未形成のエリア２２はチップをそこに配置させるためのチップエリアに対応している。
当初再分配層１６の完全フレームの一部分を図３Ａ〜３Ｂに表している。本発明の一実施形態ではその当初再分配層１６は、図３Ａに示すように事前パターン形成のエリア２０内で複数の基本金属相互接続１８をその上に形成して有する「事前パターン形成の」層として提供されている。当初再分配層１６の一方の面には接着剤層２４を付着させており、またパターン未形成のエリア２２内には１つのチップ２６（すなわち、第１のチップ）が配置される。本発明の例示的な一実施形態では、チップ２６は、そのチップの全厚が当初の再分配層１６及び／または引き続き付着させる再分配層の厚さの概ね１〜３倍となるように寸法低減した厚さを有する。この「超薄型」チップ２６はしたがって、ＥＣＰ１０全体の厚さと比べてかなり小さい厚さを有することになる（これについては、以下の図で示すことにする）。
図３Ｂに示すように、チップ２６を付着させた後で当初再分配層１６はさらに、再分配層を形成するポリマー材料を貫通してきりもみされた複数のビア２８を形成するようにパターン形成される。ビア２８は、基本金属相互接続１８を曝露させるように基本金属相互接続１８に対応する位置に形成される。追加的なビア２８をチップ上のパッド３０に至るまできりもみし、これらのパッドを曝露させている。例示的な一実施形態ではそのビア２８は、レーザーアブレーションまたはレーザーきりもみ処理過程を通じて形成される。別法としてビア２８は、プラズマエッチング、フォト−デフィニション（ｐｈｏｔｏ−ｄｅｆｉｎｉｔｉｏｎ）または機械的なきりもみ処理過程を含む別の方法を通じて形成させることもあることを理解されたい。次いで再分配層１６上に、例えばスパッタリングや電気めっき処理過程を通じて金属層／材料３２（例えば、シード金属及び／または銅）を付着させ、さらにこれを金属相互接続３４になるように形成させる。本発明の一実施形態では金属層／材料３２は、当初の再分配層１６の前面／上面３６からビア２８を通って下に延びた金属相互接続３４が形成されるようにパターン形成されエッチングされる。したがって金属相互接続３４によって、基本金属相互接続１８との電気接続、及びチップパッド３０に対する直接の金属及び電気的接続が形成される。
ここで図４を参照すると製造技法の次の工程では、当初再分配層１６上に追加的な再分配層３８、４０がラミネート形成される。追加的な再分配層３８、４０は、当初再分配層１６の前面と背面のそれぞれに付着させた未切断の再分配層３８と事前切断の再分配層４０を含む。当初の再分配層１６に対するそのラミネーションの前に、事前切断の再分配層を通過するように１つのチップ開口部４２（または、複数のチップ開口部）が形成される。チップ開口部４２は、その中に配置させるチップ（すなわち、チップ２６）のサイズ及び形状と本質的に整合したサイズ及び形状としている。図４に示すように、得られた事前切断の再分配層４０の形状は「窓枠」構造の形状となる。図４にはチップ２６の厚さと整合した厚さを有する単一の層として事前切断の再分配層４０を図示しているが、単一の事前切断再分配層４０ではなくチップ２６の全体厚と整合した全体厚を有する複数の（例えば、２または３層の）再分配層を付着させることも可能であることを理解されたい。
図４に示すように、未切断再分配層３８と事前切断再分配層４０のそれぞれには、ラミネーション、スピン、またはスプレー処理過程などによって当初再分配層１６に添着させる面上に接着剤層２４を付着させている。したがって本発明の例示的な一実施形態では、当初再分配層１６が「中央（ｃｅｎｔｒａｌ）」再分配層を形成しており、また当初再分配層１６の前面／上面３６と背面／底面４４の両方に追加的な再分配層３８、４０を付着させている。こうした両面型ラミネーション処理過程は、当初再分配層１６に加えられる応力を低減しその反りを防止する役割をする。図４に示すように事前切断再分配層４０は、当初再分配層１６と比較して厚さが増加している。一実施形態では事前切断再分配層４０は、チップ２６の背面／底面４６が事前切断再分配層４０の背面／底面４８と整列するようにチップ２６の厚さに等しい厚さを有する。
ここで図５を参照すると、追加的な再分配層３８、４０のそれぞれの中に複数のビア２８が形成されている。さらにビア２８を通過してかつ各追加的な再分配層３８、４０を通って下方向に延びるように金属相互接続３４が形成され／パターン形成されており、これにより追加的な再分配層３８、４０の各々が当初再分配層１６に電気的に接続されている。図５に示すように、当初再分配層１６の前面／上面３６から第１の方向５０に延び出ている未切断再分配層３８の場合、ビア２８は第１の方向５０と反対の第２の方向５２から形成される（すなわち、きりもみされる、レーザーアブレーションされる）。すなわち、未切断再分配層３８内のビア２８は上から下で形成される。逆に、当初再分配層１６の背面／底面４４から第２の方向５２に延び出ている事前切断再分配層４０の場合、ビア２８は第１の方向５０からきりもみされる。すなわち、事前切断再分配層４０内のビア２８は下から上できりもみされる。
図６に示すように、製造技法の次の工程において当初再分配層１６にまた再分配層３８、４０に対して、パターン未形成の事前切断再分配層５６及びパターン未形成の未切断再分配層５８の形態をとるさらなる再分配層５６、５８が追加される。事前切断再分配層５６と未切断再分配層５８のそれぞれには結合用材料を提供するために接着剤層２４を付着させる。事前切断再分配層５６は、当初再分配層１６の前面／上面３６から第１の方向５０に延び出ている再分配層３８上に付着される／ラミネート形成される。未切断再分配層５８は、当初再分配層１６の背面／底面４４から第２の方向５２に延び出ている再分配層４０上にまたチップ２６の背面／底面４６上に付着される／ラミネート形成される。製造過程／技法の次の工程では図７に示すように、追加的な再分配層５６、５８のそれぞれの中に複数のビア２８が形成される。ビア２８を通過しかつ各追加的な再分配層５６、５８を通って下方向に延びるようにさらに金属相互接続３４が形成され／パターン形成され、これにより追加的な再分配層５６、５８の各々が事前に付着させた再分配層３８、４０にまた当初再分配層１６に電気的に接続される。
ここで図８を参照すると本発明の例示的な一実施形態では、ＥＣＢＵ処理過程の次の工程において追加的な超薄型チップ６０、６２が追加される。上部チップ６０と底部チップ６２のそれぞれは接着剤層２４を介して追加的な再分配層６４、６６に取り付けられる。図８に示すように上部チップ６０は未切断でパターン未形成の再分配層６４に対して、既存の埋め込み型チップアセンブリ７０と対面したその表面６８上で付着させている。接着剤層２４及び再分配層６４の上に上部チップ６０をこれに対して確保するようにチップ６０を配置した後で、真空ラミネーション及び圧力焼付硬化（ｂａｋｅ ｃｕｒｉｎｇ）処理過程を実行することが可能である。次いで、上部チップ６０の底面７２及び再分配層６４の表面６８に対して、引き続いて埋め込み型チップアセンブリ７０に対して上部チップ／再分配層構造６０、６４を配置できるように接着剤層２４を付着させている。
上部チップ／再分配層構造６０、６４の作成及び配置の前、その途中またはその後に、未切断のパターン未形成再分配層６６に対して埋め込み型チップアセンブリ７０の反対方向にあたるその表面７４上に（接着剤２４を介して）底部チップ６２を付着させている。接着剤層２４及び再分配層６６の上にこれに対して底部チップ６２を確保するようにして底部チップ６２を配置した後には、真空ラミネーション及び圧力焼付硬化処理過程を実行することができる。底部チップ６２を再分配層６６に対して確保した後、その内部の複数のビア２８及び該ビア２８を通過して底部チップ６２上のパッド３０まで下方向に延びる金属相互接続３４を形成するように再分配層６６がパターン形成される。すなわち金属相互接続３４はパッド３０まで下方向に延び、底部チップ６２のチップパッド３０に対する直接の金属及び電気的接続が形成される。
次いで、再分配層６６の埋め込み型チップアセンブリ７０と対面する表面７６に対して、引き続いて底部チップ／再分配層構造６２、６６を埋め込み型チップアセンブリ７０に配置できるようにする接着剤層２４を付着させている。再分配層６４、６６の追加的なパターン形成及びさらなる再分配層７８の配置は、図９に示すようにしてアセンブリに対して実行される。この追加的なパターン形成には、再分配層６４のパターン形成が含まれており、金属相互接続３４は、ビア２８を下方向に通過して延びて上部チップ６０のチップパッド３０への直接の金属及び電気接続を形成するようにパターン形成／エッチングされる。アセンブリ７０に対しては任意の数の追加的な再分配層７８を後から追加することができることを理解されたい。再分配層の追加的なパターン形成及び配置によってＥＣＰ１０の設計要件に基づいて決定されるようなアセンブリ内でのさらなるルート設定が可能となる。
ここで図１０を参照するとＥＣＢＵ処理過程の次の工程では、はんだマスク層８０を最外側再分配層８２に付着させる。最外側再分配層８２上のはんだマスクによって複数の入力／出力（Ｉ／Ｏ）相互接続８４の接続が可能となる。本発明の一実施形態では図１０に示すように、Ｉ／Ｏシステム相互接続８６を形成するために最上部再分配／ラミネート層８２上のはんだマスクにＩ／Ｏ相互接続８４を付着させている。一実施形態ではＩ／Ｏ相互接続８４は、はんだマスクに対してはんだ付けされたボール（すなわち、はんだボール）として形成されている。しかし、めっき付けバンプ、ピラー（ｐｉｌｌａｒ）バンプ、ゴールドスタッドバンプ、金属充填ポリマーバンプ、またはワイヤ結合接続／パッドなど、ＥＣＰ１０とこれを取り付ける先のマザーボード（図示せず）との間に高信頼性の接続の形成が可能となるような別の形態のＩ／Ｏ相互接続８４を取り付けることが可能であることも想定される。
複数の再分配層により提供される金属相互接続３４の再分配は、ＥＣＰ１０の最上面上に形成されるＩ／Ｏ相互接続８４の数を増大させることを可能にする。すなわち金属相互接続３４の再分配によって、ＥＣＰ１０上で例えばはんだ接続８４をより密に充填することが可能となる。ＥＣＰ１０上のはんだ接続８４はしたがって、従来のはんだボールと比較してピッチ及び高さが小さくなるように形成される。例えば、高さが１８０マイクロメートルでありかつピッチが８０マイクロメートルのはんだ接続８４を形成することが可能である。柔軟なポリマーラミネート形成／再分配層上にこうしたサイズではんだ接続８４を形成すると、ＥＣＰ１０とこれを装着させる先のマザーボード（図示せず）との間の接続継合応力が低下し、これによりさらに従来技術で実施されるのが典型的であるようなマザーボードに対するＥＣＰ１０のはんだ付け後にはんだ接続８４、ＥＣＰ１０及びマザーボードの間に付着されることになるような過少充填の（ｕｎｄｅｒ−ｆｉｌｌｉｎｇ）エポキシ混合物が不要となる。
さらに図１０において分かるように本発明の一実施形態では、表面装着受動型デバイス８８が別の最外側再分配層９０（すなわち、最底部再分配層）に取り付けられる。表面装着デバイス８８は、例えば最外側再分配層９０上の金属相互接続３４の上にはんだ付けされたコンデンサ、抵抗器またはインダクタの形態とすることが可能である。最外側再分配層９０及び底部チップ６２に対してはさらにヒートスプレッダ９２を取り付け、ＥＣＰ１０から熱を放散させている。ヒートスプレッダ９２は、最外側再分配層９０及び底部チップ６２の背面９４に熱伝導性の接着剤２４によって接着された、例えば単一片や２片式の銅プレートから形成されることがある。別法として、最外側再分配層９０に対して追加的な再分配層を底部チップ６２（すなわち、チップ６２を受け容れるように追加的な再分配層内に形成されたチップ開口部）の周りにおいて付着させ、ＥＣＰ１０が平坦な背面／底面を有するようにし、これによりこれに対する追加的なＩ／Ｏシステム相互接続の配置／接続を可能とさせることも可能であることを理解されたい。
得られた図１０に示したＥＣＰ１０はしたがって、その内部にスタック式配列とした複数のチップ２６、６０、６２を含んでおり、これらのチップの各々は金属相互接続３４を通じてＩ／Ｏシステム相互接続８６に対する直接の金属及び電気接続を有している。チップ２６、６０、６２は、スタック式チップ配列が垂直方向に形成されるように互いに垂直方向に重ね合わされている。上で示したように、ＥＣＰ１０内においてチップ２６、６０、６２に代えて別の電気構成要素（抵抗器、コンデンサ、インダクタ、その他）とすることが可能であること、並びにＥＣＰ１０内におけるこれら電気構成要素の３Ｄ配列としたスタック構成は本発明の趣旨域内にあるものと考えられることを理解されたい。
ここで図１１を参照すると本発明の別の実施形態では、互いに接着されてラミネート再分配層１０２内部に埋め込まれた第１のチップ９８及び第２のチップ１００を有するＥＣＰ９６を表している。より具体的には、第１のチップ９８の非作用面１０４（すなわち、背面）が第２のチップ１００の非作用面１０６に接着されている。
図１２に示すように本発明の別の実施形態では、ＥＣＰ１０６は、共通の水平面内に配列／付着させた第１のチップ１０８及び第２のチップ１１０を含む。図１２の実施形態では、第１及び第２のチップ１０８、１１０のそれぞれは単一再分配層１１２の厚さと整合した厚さを有するが、チップ１０８、１１０はチップ１０８、１１０の全体厚と整合した全体厚を有するような複数の（例えば、２または３層の）再分配層に等しい厚さを有することも可能であることを理解されたい。第１及び第２のチップ１０８、１１０の各々は、同じ水平面内に配列されるように再分配層１１２内に形成した単独の１つのチップ開口部１１４内部に配置させている。複数のビア２８と該ビア２８を通過して下方向に延びる及び金属相互接続３４は、金属相互接続が第１及び第２のチップ１０８、１１０のそれぞれの上のパッド３０まで延びるように再分配層１１２内にパターン形成される。すなわち金属相互接続３４は、第１及び第２のチップ１０８、１１０のチップパッド３０に対する直接の金属及び電気接続を形成するようにパッド３０まで下方向に延びている。第１及び第２のチップ１０８、１１０を同一面（すなわち再分配層１１２）上に並べて埋め込むことによって、ＥＣＰ１０６内の再分配層の数の削減が可能となり、これがＥＣＰ１０６の全体厚の低減及び関連する生産コストの削減に役立つ。
本発明の追加的な実施形態では、そのＥＣＢＵ処理過程を追加的なチップ及び再分配層を当初の再分配層及びチップからある方向にビルドアップさせるような単一面のビルドアップとして実行できることを理解されたい。さらに、ＥＣＰ内においてそのチップを図１０及び１２のＥＣＰに示したものと比べてより多くしたり少なくしたりできることを理解されたい。ＥＣＰの全体にわたるＥＣＰの外側面とパワー及び接地面の両方に対するＩ／Ｏ接続などの別のフィーチャも想定される。
本発明の追加的な実施形態では、上に記載したＥＣＰ１０の実施形態をフリップチップやワイヤ結合式チップと組み合わせても使用できることを理解されたい。上で示したＥＣＰの３Ｄスタック式チップ配列の実現形態をフリップチップまたはワイヤ結合式チップと組み合わせて、チップパッケージの動作性能、小型化及び信頼性を従来のスタンドアロンのフリップチップやワイヤ結合式チップと比べて向上させることが可能であり、さらにフリップチップやワイヤ結合式チップのスタック構成機能を向上させることが可能である。
したがって、本発明の一実施形態における埋め込み型チップパッケージは、ラミネーションスタックを形成するように垂直方向で互いに接合させた複数の再分配層を含んでおり、この各再分配層はその内部に形成された複数のビアを含む。本埋め込み型チップパッケージはさらに、ラミネーションスタック内に埋め込まれた複数のチップパッドを備える第１のチップと、ラミネーションスタックに対して取り付けられると共に第１のチップに対する垂直方向で重ね合わせた複数のチップパッドを備える第２のチップと、ラミネーションスタックの最外側再分配層上に位置決めされた入力／出力（Ｉ／Ｏ）システムと、を含む。本埋め込み型チップパッケージはさらに、Ｉ／Ｏシステムに電気的に結合されると共にＩ／Ｏシステムに対して第１のチップ及び第２のチップを電気的に接続するように構成された複数の金属相互接続を含んでおり、該複数の金属相互接続の各々は対応するビアを通過して延び、隣接する再分配層上の金属相互接続と第１または第２のチップ上のチップパッドとのうちの一方とで直接金属接続を形成している。
本発明の別の実施形態による埋め込み型チップパッケージを形成する方法は、当初のポリマーラミネート層と、これに対して確保されたその上にチップパッドを有する第１のチップと、を設ける工程を含む。本方法はさらに、該当初ポリマーラミネート層を複数のビア及び複数の金属相互接続を含むようにパターン形成する工程であって該複数の金属相互接続の一部分は対応するビアを通過して下方向に延びると共に第１のチップ上のチップパッドに対して直接金属化されているパターン形成工程と、追加的なチップを設ける工程と、その一部分が第１のチップと追加的チップのうちの一方の配置のためにその内部に形成されたチップ開口部を含む複数の追加的なポリマーラミネート層を設ける工程と、を含む。本方法はさらに、追加的なチップ及び複数の追加的なポリマーラミネート層の各々を当初ポリマーラミネート層に選択的に結合させる工程と、複数の追加的なポリマーラミネート層の各々の該結合の後で複数のビア及び複数の金属相互接続を含むように追加的なポリマーラミネート層を選択的にパターン形成する工程であって該複数の金属相互接続の各々は対応するビアを通過して延びると共に隣接するポリマーラミネート層上の金属相互接続と追加的なチップ上のチップパッドのうちの一方に対して直接金属化されているパターン形成工程と、を含む。本方法はさらに、複数の追加的なポリマーラミネート層の最外側のポリマーラミネート層上の金属相互接続に対して複数の入力／出力（Ｉ／Ｏ）接続を電気的に結合する工程であって該Ｉ／Ｏ接続は複数の金属相互接続を介して第１のチップとかつ追加的なチップとに電気的に接続されている結合工程を含む。
本発明のさらに別の実施形態によるウェハレベルパッケージを製造するための方法は、その各々がその上に形成されたチップパッドを有する複数のチップを設ける工程と、その一部分の各々が複数のチップのうちの１つをその内部に配置するためにその内部に形成されたチップ開口部を含むような複数のポリマーラミネート層を設ける工程と、を含む。本方法はさらに、複数のチップ及び複数のポリマーラミネート層を用いてウェハレベルパッケージを組み上げる工程を含んでおり、ウェハレベルパッケージの該組み上げ工程は、当初のポリマーラミネート層に第１のチップを付着させる工程と、複数のビア及び複数の金属相互接続を含むように該当初ポリマーラミネート層をパターン形成する工程であって該複数の金属相互接続の各々は当初ポリマーラミネート層を第１のチップと電気的に結合させるように対応するビアを通過して下方向に延びているパターン形成工程と、を含む。ウェハレベルパッケージの該組み上げ工程はさらに、スタック式配列の形で追加的なポリマーラミネート層及び追加的なチップを当初ポリマーラミネート層及び第１のチップに選択的に付着させる工程と、追加的な各ポリマーラミネート層を付着させた時点で複数のビア及び該ビアを通過して下方向に延びる複数の金属相互接続を形成するように追加的なポリマーラミネート層をパターン形成する工程であって追加的なポリマーラミネート層の各々内の金属相互接続は当該ポリマーラミネート層を事前に付着させた追加的なポリマーラミネート層または事前に付着させた追加的なチップに電気的に結合させているパターン形成工程と、を含む。
本発明について限られた数の実施形態に関連して詳細に記載してきたが、本発明が開示したこうした実施形態に限定されないことは容易に理解できよう。それどころか本発明は、ここまでに記載していないが本発明の精神及び趣旨に相応するような任意の数の変形形態、修正形態、置換形態、等価形態の機構を組み込むように修正することが可能である。さらに、本発明に関して様々な実施形態を記載しているが、本発明の態様は記載した実施形態のうちの一部のみを含むこともあり得ることを理解すべきである。したがって、本発明は上述の記述によって限定されるものと理解すべきではなく、添付の特許請求の範囲の趣旨によってのみ限定されるものである。
１０ 埋め込み型チップパッケージ（ＥＣＰ）
１２ チップ／ダイ
１４ 再分配層
１６ 当初再分配層
１８ フレーム
２０ 事前パターン形成エリア
２２ パターン未形成エリア
２４ 接着剤層
２６ チップ
２８ ビア
３０ チップパッド
３２ 金属層／材料
３４ 金属相互接続
３６ 当初再分配層の前面／上面
３８ 未切断の再分配層
４０ 事前切断の再分配層
４２ チップ開口部
４４ 当初再分配層の背面／底面
４６ チップ背面／底面
４８ 事前切断再分配層の背面／底面
５０ 第１の方向
５２ 第２の方向
５６ パターン未形成の事前切断再分配層
５８ パターン未形成の未切断再分配層
６０ 追加のチップ
６２ 追加のチップ
６４ 再分配層
６６ 再分配層
６８ 再分配層表面
７０ 埋め込み型チップアセンブリ
７２ チップ底面
７４ 表面
７６ 表面
７８ 再分配層
８０ はんだマスク層
８２ 最外側再分配層
８４ 入力／出力（Ｉ／Ｏ）相互接続
８６ Ｉ／Ｏシステム相互接続
８８ 表面装着受動型デバイス
９０ 最外側再分配層
９２ ヒートスプレッダ
９４ 背面
９６ 埋め込み型チップパッケージ（ＥＣＰ）
９８ 第１のチップ
１００ 第２のチップ
１０２ 再分配層
１０４ 非作用面
１０６ 非作用面
１０８ 第１のチップ
１１０ 第２のチップ
１１２ 単一再分配層
１１４ チップ開口部

Claims (10)

  1. ラミネーションスタックを形成するように垂直方向に互いに接合させている、その各々が複数のビア（２８）をその内部に形成させて含む複数の再分配層（１４）と、
    前記ラミネーションスタック内に埋め込まれた複数のチップパッド（３０）を備えている第１のチップ（２６）と、
    前記ラミネーションスタックに取り付けられると共に第１のチップ（２６）を基準として垂直方向に積み重ねられている、複数のチップパッド（３０）を備えた第２のチップ（６２）と、
    前記ラミネーションスタックの最外側再分配層（８２）上に位置決めされた入力／出力（Ｉ／Ｏ）システム（８６）と、
    前記Ｉ／Ｏシステム（８６）に電気的に結合されると共に前記第１のチップ及び第２のチップを該Ｉ／Ｏシステム（８６）に電気的に接続するように構成された複数の金属相互接続（３４）であって、該複数の金属相互接続（３４）の各々は隣接する再分配層（１４）上の金属相互接続（３４）と第１のチップ（２６）または第２のチップ（６２）上のチップパッド（３０）のうちの一方とで直接の金属接続を形成するように対応するビア（２８）を通過して延びている複数の金属相互接続（３４）と、
    を備える埋め込み型チップパッケージ（１０）。
  2. 前記複数の再分配層（１４）のそれぞれの間に付着させた接着剤層（２４）をさらに備える請求項１に記載の埋め込みチップパッケージ（１０）。
  3. 前記複数の金属相互接続（３４）の一部分は最外側再分配層（８２）の外側表面上まで延びている、請求項１に記載の埋め込みチップパッケージ（１０）。
  4. 前記最外側再分配層（８２）は最上部再分配層と最底部再分配層のうちの少なくとも一方を備えており、かつ前記Ｉ／Ｏシステム（８６）は複数の金属相互接続（３４）の前記部分上に位置決めされている、請求項３に記載の埋め込みチップパッケージ（１０）。
  5. 前記ラミネーションスタックの別の最外側再分配層（９０）上で前記複数の金属相互接続（３４）の一部分に取り付けられたコンデンサ、インダクタ及び抵抗器（８８）のうちの少なくとも１つをさらに備える請求項１に記載の埋め込みチップパッケージ（１０）。
  6. 前記ラミネーションスタックの前記別の最外側再分配層（９０）に取り付けられたヒートスプレッダ（９２）をさらに備える請求項５に記載の埋め込みチップパッケージ（１０）。
  7. 前記複数の再分配層（１４）は、
    第１の方向を向いた第１の表面と該第１の方向と反対の第２の方向を向いた第２の表面とを有する中央再分配層（１６）と、
    前記中央再分配層（１６）の第１の表面に接着されると共に第１の方向に延び出している少なくとも１つの第１の追加的な再分配層（３８）と、
    前記中央再分配層（１６）の第２の表面に接着されると共に第２の方向に延び出している少なくとも１つの第２の追加的な再分配層（４０）と、を備えており、
    中央再分配層（１６）の第１の表面に接着された前記少なくとも１つの第１の追加的な再分配層（３８）の各々は複数のビア（２８）と該ビア（２８）を通過すると共に中央再分配層（１６）の反対方向を向いた第１の追加的な再分配層（３８）の表面上まで延びている複数の金属相互接続（３４）を備えており、
    中央再分配層（１６）の第２の表面に接着された前記少なくとも１つの第２の追加的な再分配層（４０）の各々は複数のビア（２８）と該ビア（２８）を通過すると共に中央再分配層（１６）の反対方向を向いた第２の追加的な再分配層（４０）の表面上まで延びている複数の金属相互接続（３４）を備えている、請求項１に記載の埋め込みチップパッケージ（１０）。
  8. 前記複数の再分配層（１４）の一部分はその内部に形成されたチップ開口部（４２）を含んでおり、複数の再分配層の該部分の対応する再分配層内のチップ開口部（４２）はその内部に第１のチップ（２６）と第２のチップ（６２）のうちの一方を受け容れるようなサイズとなっている、請求項１に記載の埋め込みチップパッケージ（１０）。
  9. チップ開口部（４２）をその内部に形成させて有する再分配層（１４）の各々は、そのチップ開口部内に位置決めされるチップの厚さと概ね等しい厚さを有している、請求項８に記載の埋め込みチップパッケージ（１０）。
  10. 前記第１のチップ（９８）の非作用面は第２のチップ（１００）の非作用面に接着されている、請求項１に記載の埋め込みチップパッケージ（１０）。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014185204A1 (ja) * 2013-05-14 2014-11-20 株式会社村田製作所 部品内蔵基板及び通信モジュール
KR20160144103A (ko) * 2015-06-08 2016-12-16 삼성전기주식회사 회로 기판 및 이를 포함하는 전자 기기
JP2017191831A (ja) * 2016-04-12 2017-10-19 株式会社フジクラ 部品内蔵基板

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8959762B2 (en) 2005-08-08 2015-02-24 Rf Micro Devices, Inc. Method of manufacturing an electronic module
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
US8217272B2 (en) * 2009-12-18 2012-07-10 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
US9225379B2 (en) 2009-12-18 2015-12-29 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
US8618654B2 (en) 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
US8174108B2 (en) * 2010-03-24 2012-05-08 Avago Technologies Enterprise IP (Singapore) Pte. Ltd. Method for facilitating the stacking of integrated circuits having different areas and an integrated circuit package constructed by the method
US20120161319A1 (en) * 2010-12-23 2012-06-28 Stmicroelectronics Pte Ltd. Ball grid array method and structure
US8835226B2 (en) 2011-02-25 2014-09-16 Rf Micro Devices, Inc. Connection using conductive vias
US9627230B2 (en) 2011-02-28 2017-04-18 Qorvo Us, Inc. Methods of forming a microshield on standard QFN package
TWI462201B (zh) * 2011-03-04 2014-11-21 Adl Engineering Inc 半導體封裝結構及其製造方法
US8786080B2 (en) * 2011-03-11 2014-07-22 Altera Corporation Systems including an I/O stack and methods for fabricating such systems
US8841763B2 (en) * 2011-04-29 2014-09-23 Tessera, Inc. Three-dimensional system-in-a-package
US8829676B2 (en) * 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US20130040423A1 (en) * 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
US8431444B2 (en) 2011-08-16 2013-04-30 General Electric Company Epoxy encapsulating and lamination adhesive and method of making same
US20130070437A1 (en) * 2011-09-20 2013-03-21 Invensas Corp. Hybrid interposer
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
CN103187312A (zh) * 2011-12-28 2013-07-03 中国科学院上海微系统与信息技术研究所 圆片级封装结构中的重布线层的制备方法及形成的结构
US9548251B2 (en) * 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
US20130187284A1 (en) * 2012-01-24 2013-07-25 Broadcom Corporation Low Cost and High Performance Flip Chip Package
US9888568B2 (en) * 2012-02-08 2018-02-06 Crane Electronics, Inc. Multilayer electronics assembly and method for embedding electrical circuit components within a three dimensional module
US8558395B2 (en) 2012-02-21 2013-10-15 Broadcom Corporation Organic interface substrate having interposer with through-semiconductor vias
US8587132B2 (en) 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US9275976B2 (en) 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US8749072B2 (en) 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer
US8928128B2 (en) 2012-02-27 2015-01-06 Broadcom Corporation Semiconductor package with integrated electromagnetic shielding
TWI517274B (zh) * 2012-03-21 2016-01-11 矽品精密工業股份有限公司 晶圓級半導體封裝件之製法及其晶圓級封裝基板之製法
US8658473B2 (en) * 2012-03-27 2014-02-25 General Electric Company Ultrathin buried die module and method of manufacturing thereof
US9117813B2 (en) 2012-06-15 2015-08-25 General Electric Company Integrated circuit package and method of making same
US20140048951A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Semiconductor assembly with dual connecting channels between interposer and coreless substrate
US9867277B2 (en) * 2012-10-18 2018-01-09 Infineon Technologies Austria Ag High performance vertical interconnection
US9202782B2 (en) * 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
JP5427305B1 (ja) 2013-02-19 2014-02-26 株式会社フジクラ 部品内蔵基板及びその製造方法並びに実装体
US8901748B2 (en) * 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9807890B2 (en) * 2013-05-31 2017-10-31 Qorvo Us, Inc. Electronic modules having grounded electromagnetic shields
US9018040B2 (en) 2013-09-30 2015-04-28 International Business Machines Corporation Power distribution for 3D semiconductor package
DE102013114907A1 (de) * 2013-12-27 2015-07-02 Pac Tech-Packaging Technologies Gmbh Verfahren zur Herstellung eines Chipmoduls
US9165885B2 (en) * 2013-12-30 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Staggered via redistribution layer (RDL) for a package and a method for forming the same
JP2015216263A (ja) * 2014-05-12 2015-12-03 マイクロン テクノロジー， インク． 半導体装置
US9653438B2 (en) 2014-08-21 2017-05-16 General Electric Company Electrical interconnect structure for an embedded semiconductor device package and method of manufacturing thereof
JP6233524B2 (ja) * 2014-09-04 2017-11-22 株式会社村田製作所 部品内蔵基板
CN105514080B (zh) 2014-10-11 2018-12-04 意法半导体有限公司 具有再分布层和加强件的电子器件及相关方法
US20160155723A1 (en) * 2014-11-27 2016-06-02 Chengwei Wu Semiconductor package
US9230726B1 (en) 2015-02-20 2016-01-05 Crane Electronics, Inc. Transformer-based power converters with 3D printed microchannel heat sink
CN106158823B (zh) * 2015-04-10 2018-09-07 稳懋半导体股份有限公司 金属化穿透孔结构及其制造方法
DE102015106151B4 (de) * 2015-04-22 2019-07-11 Infineon Technologies Ag Leiterplatte mit eingebettetem Leistungshalbleiterchip
US9786618B2 (en) * 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN105957844B (zh) * 2016-06-15 2018-07-27 通富微电子股份有限公司 封装结构
CN105870024B (zh) * 2016-06-15 2018-07-27 通富微电子股份有限公司 系统级封装方法
US10109617B2 (en) * 2016-07-21 2018-10-23 Samsung Electronics Co., Ltd. Solid state drive package
US11158595B2 (en) * 2017-07-07 2021-10-26 Texas Instruments Incorporated Embedded die package multichip module
US10804115B2 (en) 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10541153B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10276537B2 (en) * 2017-09-25 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and manufacturing method thereof
US10396053B2 (en) 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10276523B1 (en) 2017-11-17 2019-04-30 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10211141B1 (en) 2017-11-17 2019-02-19 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10566301B2 (en) 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US11127689B2 (en) 2018-06-01 2021-09-21 Qorvo Us, Inc. Segmented shielding using wirebonds
US10580715B2 (en) 2018-06-14 2020-03-03 Texas Instruments Incorporated Stress buffer layer in embedded package
US11219144B2 (en) 2018-06-28 2022-01-04 Qorvo Us, Inc. Electromagnetic shields for sub-modules
US10756058B2 (en) * 2018-08-29 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
US11114363B2 (en) 2018-12-20 2021-09-07 Qorvo Us, Inc. Electronic package arrangements and related methods
US11515282B2 (en) 2019-05-21 2022-11-29 Qorvo Us, Inc. Electromagnetic shields with bonding wires for sub-modules
CN111741601B (zh) * 2020-07-09 2021-07-30 复旦大学 一种通用的可配置的有源基板电路结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145955A (ja) * 1997-07-28 1999-02-16 Kyocera Corp 素子内蔵多層配線基板およびその製造方法
JP2005286036A (ja) * 2004-03-29 2005-10-13 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP2005317903A (ja) * 2004-03-31 2005-11-10 Alps Electric Co Ltd 回路部品モジュール、回路部品モジュールスタック、記録媒体およびこれらの製造方法
JP2006165320A (ja) * 2004-12-08 2006-06-22 Matsushita Electric Ind Co Ltd 半導体積層モジュールとその製造方法
JP2007165810A (ja) * 2005-12-16 2007-06-28 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JP2008130824A (ja) * 2006-11-21 2008-06-05 Kyocera Chemical Corp ビルドアップ型多層プリント配線板用接着シート及びビルドアップ型多層プリント配線板
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5567657A (en) * 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
DE60138416D1 (de) * 2000-08-16 2009-05-28 Intel Corp Packung
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
JP4694007B2 (ja) 2001-02-14 2011-06-01 イビデン株式会社 三次元実装パッケージの製造方法
JP2002246745A (ja) * 2001-02-14 2002-08-30 Ibiden Co Ltd 三次元実装パッケージ及びその製造方法、三次元実装パッケージ製造用接着材
US7332819B2 (en) * 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
US20030116860A1 (en) * 2001-12-21 2003-06-26 Biju Chandran Semiconductor package with low resistance package-to-die interconnect scheme for reduced die stresses
JP2003234432A (ja) 2002-02-08 2003-08-22 Ibiden Co Ltd 半導体チップ実装回路基板および多層化回路基板
CN1463038A (zh) * 2002-05-31 2003-12-24 富士通株式会社 半导体器件及其制造方法
EP2866258B1 (en) 2002-05-31 2019-04-17 Socionext Inc. Semiconductor device and manufacturing method thereof
TWI251916B (en) * 2003-08-28 2006-03-21 Phoenix Prec Technology Corp Semiconductor assembled heat sink structure for embedding electronic components
US20050218491A1 (en) * 2004-03-31 2005-10-06 Alps Electric Co., Ltd. Circuit component module and method of manufacturing the same
DE102004041889B4 (de) * 2004-08-30 2006-06-29 Infineon Technologies Ag Halbleitervorrichtung mit gestapelten Halbleiterbauelementen und Verfahren zu deren Herstellung
TWI261329B (en) * 2005-03-09 2006-09-01 Phoenix Prec Technology Corp Conductive bump structure of circuit board and method for fabricating the same
US7640655B2 (en) 2005-09-13 2010-01-05 Shinko Electric Industries Co., Ltd. Electronic component embedded board and its manufacturing method
US20080318413A1 (en) * 2007-06-21 2008-12-25 General Electric Company Method for making an interconnect structure and interconnect component recovery process
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
KR100885924B1 (ko) * 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
US7919868B2 (en) * 2007-08-15 2011-04-05 Qimonda Ag Carrier substrate and integrated circuit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145955A (ja) * 1997-07-28 1999-02-16 Kyocera Corp 素子内蔵多層配線基板およびその製造方法
JP2005286036A (ja) * 2004-03-29 2005-10-13 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP2005317903A (ja) * 2004-03-31 2005-11-10 Alps Electric Co Ltd 回路部品モジュール、回路部品モジュールスタック、記録媒体およびこれらの製造方法
JP2006165320A (ja) * 2004-12-08 2006-06-22 Matsushita Electric Ind Co Ltd 半導体積層モジュールとその製造方法
JP2007165810A (ja) * 2005-12-16 2007-06-28 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JP2008130824A (ja) * 2006-11-21 2008-06-05 Kyocera Chemical Corp ビルドアップ型多層プリント配線板用接着シート及びビルドアップ型多層プリント配線板
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014185204A1 (ja) * 2013-05-14 2014-11-20 株式会社村田製作所 部品内蔵基板及び通信モジュール
US9629249B2 (en) 2013-05-14 2017-04-18 Murata Manufacturing Co., Ltd. Component-embedded substrate and communication module
KR20160144103A (ko) * 2015-06-08 2016-12-16 삼성전기주식회사 회로 기판 및 이를 포함하는 전자 기기
KR102609142B1 (ko) * 2015-06-08 2023-12-05 삼성전기주식회사 회로 기판 및 이를 포함하는 전자 기기
JP2017191831A (ja) * 2016-04-12 2017-10-19 株式会社フジクラ 部品内蔵基板

Also Published As

Publication number Publication date
CN101877348A (zh) 2010-11-03
TW201041117A (en) 2010-11-16
EP2228824A1 (en) 2010-09-15
CN101877348B (zh) 2013-12-11
TWI511263B (zh) 2015-12-01
US20100224992A1 (en) 2010-09-09
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