KR20100100684A - 내장 칩 패키지 - Google Patents

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KR20100100684A
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폴 알란 맥코넬리
케빈 엠 듀로처
도날드 폴 커닝햄
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제너럴 일렉트릭 캄파니
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Abstract

본 명세서에 개시된 내장 칩 패키지(ECP)(10)는, 라미네이션 스택을 형성하도록 수직 방향으로 함께 결합되는 복수의 재분배 층(14)으로서, 각각이 그 내부에 형성된 복수의 비아(28)를 포함하는 복수의 재분배 층(14)을 포함한다. 내장 칩 패키지(10)는 또한 라미네이션 스택에 내장된 제 1 칩(26)과, 라미네이션 스택에 부착되고 제 1 칩(26)에 대해 수직 방향으로 적층되는 제 2 칩(62)을 포함하며, 각각의 칩은 복수의 칩 패드(30)를 포함한다. 내장 칩 패키지(10)는 또한 라미네이션 스택의 최외곽 재분배 층(82) 상에 위치된 입력/출력(I/O) 시스템(86)과, I/O 시스템(86)에 전기적으로 연결되어 제 1 칩 및 제 2 칩을 I/O 시스템(86)에 전기적으로 접속시키는 복수의 금속 상호접속부(34)를 포함한다. 복수의 금속 상호접속부(34)의 각각은, 이웃하는 재분배 층(14) 상의 금속 상호접속부(34)와 제 1 칩(26) 또는 제 2 칩(62) 상의 칩 패드(30) 중 하나와의 직접 금속성 접속부를 형성하도록 각 비아(28)를 통해 연장한다.

Description

내장 칩 패키지{SYSTEM AND METHOD FOR STACKED DIE EMBEDDED CHIP BUILD-UP}
본 발명의 실시예는 일반적으로 집적 회로 패키지에 관한 것으로, 보다 구체적으로는 칩 본드 패드 또는 전기적 구성요소 접속 패드에 대해 집적 저-저항 금속 상호접속부를 사용하여, 디바이스 속도의 향상과 전력 소비 감소 및 소형화를 가능케 하는 내장 칩 빌드업(embedded chip build-up)에 관한 것이다.
내장 칩 패키지는 스택(stacked) 3D 구조로 복수의 칩 또는 전기적 구성요소를 구비하도록 제조될 수 있다. 복수의 칩 또는 전기적 구성요소는 복수의 라미네이트 재분배 층을 통해 라우팅되는 금속 상호접속부에 의해 입력/출력 시스템에 전기적으로 접속된다.
집적 회로가 점차 소형화되고 점점 더 우수한 동작 성능을 산출함에 따라, 집적 회로(IC) 패키징을 위핸 패키징 기술이 납을 이용한(leaded) 패키징으로부터, 라미네이트 기반의 볼 그리드 어레이(BGA) 패키징으로, 칩 스케일 패키징(CSP)으로, 그 다음 플립칩 패키징으로, 현재는 내장 칩 빌드업 패키징으로 발전되어져 왔다. IC 칩 패키징 기술의 발전은 보다 우수한 성능, 소형화 및 더욱 높은 신뢰성에 대한 필요성의 계속적인 증가로 인해 이루어지고 있다. 새로운 패키징 기술은 큰 규모의 제조를 위한 일괄 생산(batch production)의 가능성을 추가로 제공하여 스케일의 경제성을 허용해야 한다.
복수의 적층된 칩을 결합하는 칩 스케일 패키지에서, 칩들은 전형적으로 기반에 와이어본딩되고, 이것은 높은 전기 저항, 인덕턴스 및 커패시턴스를 발생시켜 디바이스 속도의 열화 및 높은 전력 소비를 야기한다. 플립칩 다이는 쉽게 3D 적층될 수 없으며, 큰 패키지 면적 또는 패키지 적층 높이를 사용하는 사이드-바이-사이드(side-by-side) 평면 다이 구조로 대부분 한정되어, 높은 3D 구조를 발생시킨다. 순차적으로 적층되고 와이어본딩된 칩들은 개별적으로 패키징된 칩으로서 사전 테스트될 수 없으며, 조합된 디바이스의 최종 테스트에서의 손실과 어셈블리 산출량 손실을 발생시켜 생산 비용을 증가시킨다.
또한 IC 칩 패키징에서의 발전의 필요조건은 현존하는 내장 칩 빌드업 프로세스에 대해 도전을 제기한다. 즉, 현재의 다수의 내장 칩 패키지가 보통 8 이상의 재분배 층을 갖도록, 증가된 수의 재분배 층을 구비할 것을 요구한다. 하나 이상의 다이가 처음에 IC 기판 상에 배치되고 재분배 층이 후속하여 층끼리 나란하게 도포되는 방식인 표준 내장 칩 빌드업 프로세스는, 재라우팅(rerouting) 및 상호접속 시스템의 뒤틀림(warpage)으로 이어질 수 있으며, 몰딩된 에폭시 스트레스 균형 층 또는 금속 보강재의 사용을 필요로 한다.
따라서 향상된 전기적 상호접속 성능을 가지고 스택 구조 내의 복수의 다이의 도포를 가능케 하는 내장 칩 제조 방법에 대한 필요성이 존재한다. 또한 단축된 제조 사이클 시간을 제공하고 보강재를 사용하지 않고도 패키지의 뒤틀림을 최소화하면서 복수의 재분배 층의 도포를 허용하는 내장 칩 제조 방법에 대한 필요성이 존재한다.
본 발명의 실시예는 내장 칩 패키지 내의 칩 또는 전기적 구성요소들이 스택 구조로 제공되고 직접 금속성 접속부에 의해 입력/출력(I/O) 시스템으로 접속되는 칩 제조 방법을 제공함으로써 전술된 단점을 극복한다. 내부에 금속 상호접속부를 구비하는 복수의 패터닝된 라미네이트 층은 각각의 칩 또는 전기적 구성요소를 I/O 시스템으로 직접 접속시킨다.
본 발명의 일 측면에 따르면, 내장 칩 패키지는, 라미네이션 스택을 형성하도록 수직 방향으로 함께 결합되는 복수의 재분배 층으로서, 각각이 그 내부에 형성된 복수의 비아를 포함하는 복수의 재분배 층을 포함한다. 내장 칩 패키지는 또한 라미네이션 스택에 내장된 제 1 칩과, 라미네이션 스택에 부착되고 제 1 칩에 대해 수직 방향으로 적층되는 제 2 칩을 포함하며, 각각의 칩은 복수의 칩 패드를 포함한다. 내장 칩 패키지는 또한 라미네이션 스택의 최외곽 재분배 층 상에 위치된 입력/출력(I/O) 시스템과, I/O 시스템에 전기적으로 연결되어 제 1 칩 및 제 2 칩을 I/O 시스템에 전기적으로 접속시키는 복수의 금속 상호접속부를 포함한다. 복수의 금속 상호접속부의 각각은, 이웃하는 재분배 층 상의 금속 상호접속부와 제 1 칩 또는 제 2 칩 상의 칩 패드 중 하나와의 직접 금속성 접속부를 형성하도록 각 비아를 통해 연장한다.
본 발명의 다른 측면에 따르면, 내장 칩 패키지를 형성하는 방법은 초기 폴리머 라미네이트 층과 그에 고정되는 제 1 칩을 제공하는 것을 포함하며, 이때 제 1 칩은 그 위에 칩 패드를 구비한다. 이 방법은 또한 복수의 비아와 복수의 금속 상호접속부를 포함하도록 초기 폴리머 라미네이트 층을 패터닝하여 복수의 금속 상호접속부의 일부가 각각의 비아를 통해 연장하고 제 1 칩 상의 칩 패드로 직접 금속화되어 추가 칩을 제공하는 것과 복수의 추가 폴리머 라미네이트 층을 제공하는 것을 포함하며, 이때 복수의 추가 폴리머 라미네이트 층의 일부는 제 1 칩과 추가 칩 중 하나를 배치하기 위해 그 안에 형성된 칩 개구부이다. 이 방법은 또한 추가 칩과 복수의 추가 폴리머 라미네이트 층의 각각을 초기 폴리머 라미네이트 층에 선택적으로 연결하는 것을 더 포함하고, 복수의 추가 폴리머 라미네이트 층의 각각을 연결한 후에, 추가 폴리머 라미네이트 층이 복수의 비아와 복수의 금속 상호접속부를 포함하도록 선택적으로 패터닝하되, 복수의 금속 상호접속부의 각각이 각각의 비아를 통해 연장하고 이웃하는 폴리머 라미네이트 층 상의 금속 상호접속부와 추가 칩 상의 칩 패드 중 하나에 대해 직접 금속화되도록 패터닝하는 것을 더 포함한다. 이 방법은 또한 복수의 입력/출력(I/O) 접속부를 복수의 추가 폴리머 라미네이트 층의 최외곽 폴리머 라미네이트 층 상의 금속 상호접속부에 전기적으로 연결시키는 것을 포함하며, 이때 I/O 접속부는 복수의 금속 상호접속부에 의해 제 1 칩 또는 추가 칩으로 전기적으로 접속된다.
본 발명의 또 다른 측면에 따르면, 웨이퍼 레벨 패키지를 제조하는 방법은, 자신의 위에 형성된 칩 패드를 각각 구비하는 복수의 칩을 제공하고 복수의 폴리머 라미네이트 층을 제공하는 것을 포함하되, 복수의 폴리머 라미네이트 층의 일부의 각각은 그 안에 복수의 칩 중 하나를 배치하도록 형성된 칩 개구부를 포함한다. 이 방법은 또한 복수의 칩과 복수의 폴리머 라미네이트 층을 사용하여 웨이퍼 레벨 패키지를 어셈블링하는 것을 포함하되, 웨이퍼 레벨 패키지를 어셈블링하는 것은 제 1 칩을 초기 폴리머 라미네이트 층에 도포하고 초기 폴리머 라미네이트 층이 복수의 비아와 복수의 금속 상호접속부를 포함하도록 패터닝하는 것을 포함하며, 이때 복수의 금속 상호접속부의 각각은 초기 폴리머 라미네이트 층을 제 1 칩에 전기적으로 연결시키도록 각각의 비아를 통해 연장한다. 또한 웨이퍼 레벨 패키지를 어셈블링하는 것은, 스택 구조에서, 추가 폴리머 라미네이트 층과 추가 칩을 초기 폴리머 라미네이트 층과 제 1 칩에 선택적으로 도포하는 것과, 각각의 추가 폴리머 라미네이트 층을 도포함에 따라서, 복수의 비아와 상기 비아를 통해 연장하는 복수의 금속 상호접속부를 형성하도록 추가 폴리머 라미네이트 층을 패터닝하되, 추가 폴리머 라미네이트 층의 각각의 금속 상호접속부가 해당 폴리머 라미네이트 층을 이전에 도포된 추가 폴리머 라미네이트 층 또는 이전에 도포된 추가 칩에 전기적으로 연결시키도록 패터닝하는 것을 포함한다.
이러한 장점 및 특성과 그외의 장점 및 특성은 첨부된 도면과 관련하여 제공된 본 발명의 바람직한 실시예에 대한 아래의 상세한 설명으로부터 보다 쉽게 이해될 것이다.
도 1은 본 발명의 실시예에 따른 복수의 내장 칩 패키지의 상면도.
도 2-10은 본 발명의 실시예에 따른 제조/빌드업 프로세스의 다양한 단계 동안의 내장 칩 패키지의 개략적인 단면도.
도 11은 본 발명의 다른 실시예에 따른 내장 칩 패키지의 개략적인 단면도.
도 12는 본 발명의 다른 실시예에 따른 내장 칩 패키지의 개략적인 단면도.
도면의 각 부분의 명칭
10: 내장 칩 패키지(ECP) 12 : 칩/다이
14 : 재분배 층 16 : 초기 재분배 층
18 : 프레임 20 : 사전-패터닝된 영역
22 : 패터닝되지 않은 영역 24 : 접착층
26 : 칩 28 : 비아
30 : 칩 패드 32 : 금속층/재료
34 : 금속 상호접속부 36 : 초기 재분배 층 전면/상단 표면
38 : 컷팅되지 않은 재분배 층 40 : 사전-컷팅된 재분배 층
42 : 칩 개구부 44 : 초기 재분배 층 후면/바닥 표면
46 : 칩 후면/바닥 표면 48 : 사전-컷팅된 재분배 층 후면/바닥 표면
50 : 제 1 방향 52 : 제 2 방향
56 : 패터닝되지 않은 사전-컷팅된 재분배 층
58 : 패터닝되지 않은 컷팅되지 않은 재분배 층
60 : 추가 칩 62 : 추가 칩
64 : 재분배 층 66 : 재분배 층
68 : 재분배 층 표면 70 : 내장 칩 어셈블리
72 : 칩 바닥 표면 74 : 표면
76 : 표면 78 : 재분배 층
80 : 솔더 마스크 층 82 : 최외곽 재분배 층
84 : 입력/출력(I/O) 상호접속부 86 : I/O 시스템 상호접속부
88 : 표면 장착 패시브 디바이스 90 : 최외곽 재분배 층
92 : 열 발산기 94 : 후면 표면
96 : 내장 칩 패키지(ECP) 98 : 제 1 칩
100 : 제 2 칩 102 : 재분배 층
104 : 비활성 표면 106 : 비활성 표면
108 : 제 1 칩 110 : 제 2 칩
112 : 단일 재분배 층 114 : 칩 개구부
첨부된 도면은 본 발명을 수행하기 위해 현재 고안된 실시예들을 도시한다.
본 발명은 내장(embedded) 칩 패키지를 형성하는 방법을 제공한다. 내장 칩 패키지는 패터닝된 라미네이트 재분배(re-distribution) 층 및 패터닝된 층에 대한 칩 또는 전기적 구성요소의 배치를 사용하여 제작된다. 내장 칩 패키지 내의 칩/전기적 구성요소는 스택(stack) 구조 내에 제공되어 패터닝된 라미네이트 재분배 층 내에 형성된 금속 상호접속부에 의해 제공된 직접 금속성 접속부(direct metallic connection)에 의해 입력/출력(I/O) 시스템으로 접속된다.
본 발명의 실시예는 복수의 패터닝된 라미네이트 재분배 층 내에 내장되고 3D 스택 구조로 구성된 복수의 칩(즉, 다이) 및/또는 전기적 구성요소를 포함하는 내장 칩 패키지(ECP; embedded chip package)의 빌드업과 관련된다. ECP에 내장된 칩 및/또는 전기적 구성요소가 아래의 도 1-12의 실시예에서 특별히 칩으로 지칭되었지만, 다른 전기적 구성요소가 칩 대신에 ECP 내에서 대체될 수 있으며, 따라서 본 발명의 실시예가 ECP 내에 칩/다이의 스택으로만 한정되는 것은 아님이 이해될 것이다. 즉, 아래에서 기술된 ECP 실시예에서 칩을 사용하는 것은 ECP 내의 스택 구조에서 제공될 수 있는 레지스터, 커패시터, 인덕터, 또는 그외의 유사한 디바이스들과 같은 다른 전기적 구성요소를 포함하는 것으로 이해되어야 한다.
도 1을 참조하면, 복수의 제작된 ECP(10) 또는 내장 칩 모듈이 본 발명의 예시적인 실시예에 따라 도시되었다. 각 ECP(10)는 복수의 재분배 층(14)(즉, 라미네이트 층)과 접속되고 그 안에 내장된 하나 이상의 칩(12)(즉, 다이)을 포함한다. 각 칩(12)은 실리콘 또는 GaAs와 같은 반도체 재료로부터 형성되고, 집적 회로(IC) 레이아웃이 자신의 표면 상에 형성되도록 준비된다. 복수의 재분배 층(14)의 각각은 칩(들)(12)에 대해 배치될 수 있는 사전형성된 라미네이트 시트 또는 필름의 형태이다. 재분배 층(14)은 Kapton®, Ultem®, 폴리테트라플루오로에틸렌(PTFE; polytetrafluoroethylene), 또는 액정 폴리머(LCP) 또는 폴리이미드 물질과 같은 다른 폴리머 필름으로 형성될 수 있다. 도 1에 도시된 바와 같이, 각 ECP(10)는 인접하는 ECP(10)들 사이의 영역 내의 재분배 층(14)을 통과하여 다이싱(dicing)함으로써 형성된다.
도 2-10를 참조하면, 본 발명의 실시예에 따라서, 복수의 내장 칩 패키지(ECP)(10)를 제조하는 기술이 설정되었다. 도 2에 도시된 바와 같이, 내장 칩 제작 프로세스는 초기의 재분배 층(16)의 완전한 프레임으로 시작하며, 이것은 추가적인 제조 단계들이 그 위에서 수행되도록 프레임(18) 상에 제공되고 장착된다. 전술된 바와 같이, 초기 재분배 층(16)은 Kapton®, Ultem®, 폴리테트라플루오로에틸렌(PTFE; polytetrafluoroethylene), 또는 다른 폴리머/폴리이미드 필름과 같은 가용성 폴리머 라미네이트 층의 형태이며, 그로부터 복수의 ECP(10)의 생산을 가능케 하는 크기를 갖는다. 초기 재분배 층(16)은 그 위에 사전-패터닝 영역(20)과 비-패터닝 영역(22)을 포함하는데, 비-패터닝 영역(22)은 칩이 배치될 칩 영역에 해당한다.
초기 재분배 층(16)의 완전한 프레임의 일부가 도 3a-3b에 도시되었다. 본 발명의 실시예에 따르면, 초기 재분배 층(16)은 도 3a에 도시된 바와 같이 사전-패터닝 영역(20) 내에서 복수의 베이스 금속 상호접속부(18)를 구비하는 "사전-패터닝" 층으로서 제공된다. 접착층(24)은 초기 재분배 층(16)의 일 측면에 도포되고 칩(26)(즉, 제 1 칩)은 비-패터닝된 영역(22) 내에 배치된다. 본 발명의 예시적인 실시예에서, 칩(26)은 칩의 총 두께가 초기 재분배 층(16) 및/또는 후속하여 도포된 재분배 층의 두께의 대략 1 내지 3배가 되도록 하는 감소된 두께를 갖는다. 따라서 이러한 "초박형(ultra-chip)" 칩(26)은 이어지는 도면에 도시되는 것과 같이 전체 ECP(10)의 두께보다 훨씬 얇은 두께를 갖는다.
도 3b에 도시된 바와 같이, 칩(26)의 응용에 따라서, 초기 재분배 층(16)은 재분배 층을 형성하는 폴리머 재료를 통과해 형성되는 복수의 비아(28)를 형성하도록 추가로 패터닝된다. 비아(28)는 베이스 금속 상호접속부(18)를 노출시키도록 베이스 금속 상호접속부(18)에 해당하는 위치에 형성된다. 추가 비아(28)가 칩 상의 패드(30)까지 형성되어 이러한 패드를 노출시킨다. 예시적인 실시예에 따르면, 비아(28)는 레이저 삭마(ablation) 또는 레이저 드릴링(drilling) 프로세스의 방식으로 형성된다. 이와 달리, 비아(28)는 플라스마 에칭, 광-데피니션(photo-definition), 또는 기계적 드릴링 프로세스를 포함하는 다른 방법에 의해 형성될 수 있다. 금속 층/재료(32)(예컨대, 시드 금속 및/또는 구리)는 예를 들어 스퍼터링 또는 전자도금 프로세스에 의해 재분배 층(16) 상에 도포되며, 금속 상호접속부(34) 내에 형성된다. 본 발명의 실시예에 따르면, 금속 층/재료(32)는 금속 상호접속부(34)가 초기 재분배 층(16)의 전면/상단 표면(36)으로부터 비아(28)를 통과하도록 연장하게 형성되도록 패터닝 및 에칭된다. 따라서 금속 상호접속부(34)는 베이스 금속 상호접속부(18)와의 전기 접속부를 형성하고 칩 패드(30)에 대한 직접 금속성 및 전기적 접속부를 형성한다.
도 4를 참조하면, 제조 기술의 다음 단계에서, 추가 재분배 층(38, 40)이 초기 재분배 층(16) 상에 라미네이트된다. 추가 재분배 층(38, 40)은 초기 재분배 층(16)의 전면 및 후면 표면에 도포된 컷팅되지 않은 재분배 층(38) 및 사전-컷팅된 재분배 층(40)을 각각 포함한다. 칩 개구부(42)(또는 복수의 칩 개구부)는 초기 재분배 층(16)에 대한 라미네이션(lamination)에 앞서 사전-컷팅된 재분배 층을 통해 형성된다. 칩 개구부(42)는 그 안에 배치될 칩(즉, 칩(26))에 기본적으로 매칭되는 크기 및 형태를 갖는다. 도 4에 도시된 바와 같이, 사전-컷팅된 재분배 층(40)의 결과적인 형태는 "윈도우 프레임" 구조의 형태이다. 사전-컷팅된 재분배 층(40)이 칩(26)의 두께와 매칭하는 두께를 갖는 도 4의 단일 층으로 도시되었지만, 칩(26)의 총 두께와 매칭하는 두께를 갖는 복수의(예컨대, 2 또는 3개의) 재분배 층이 단일의 사전-컷팅된 재분배 층(40) 대신 도포될 수 있음이 인지된다.
도 4에 도시된 바와 같이, 접착층(24)은 라미네이션, 스핀 또는 스프레이 프로세스와 같은 초기 재분배 층(16)에 고정될 측면 상에 컷팅되지 않은 재분배 층(38)과 사전-컷팅된 재분배 층(40)의 각각에 도포된다. 따라서, 본 발명의 예시적인 실시예에 따라서, 초기 재분배 층(16)은 "중심" 재분배 층을 형성하고, 추가 재분배 층(38, 40)은 초기 재분배 층(16)의 전면/상단 표면(36) 및 후면/바닥 표면(44) 모두에 도포된다. 이러한 양면 라미네이션 프로세스는 초기 재분배 층(16)에 전달된 스트레스를 감소시키는 역할을 하고, 뒤틀림(warpage)을 방지한다. 도 4에 도시된 바와 같이, 사전-컷팅된 재분배 층(40)은 초기 재분배 층(16)에 비교하였을 때 증가된 두께를 갖는다. 일 실시예에 따르면, 사전-컷팅된 재분배 층(40)은 칩(26)의 후면/바닥 표면(46)이 사전-컷팅된 재분배 층(40)의 후면/바닥 표면(48)에 따라 정렬하도록 칩(26)의 두께와 동일한 두께를 갖는다.
도 5를 참조하면, 복수의 비아(28)가 추가 재분배 층(38, 40)의 각각에 형성된다. 금속 상호접속부(34)는 비아(28) 및 각각의 추가 재분배 층(38, 40)을 통과해 연장하도록 형성/패터닝되어, 각각의 추가 재분배 층(38, 40)을 초기 재분배 층(16)에 전기적으로 접속시킨다. 도 5에 도시된 바와 같이, 초기 재분배 층(16)의 전면/상단 표면(36)으로부터 제 1 방향(50)으로 연장하는 컷팅되지 않은 재분배 층(38)에 있어서, 비아(28)가 제 1 방향(50)의 반대 방향인 제 2 방향(52)으로 형성된다(즉, 드릴링, 레이저 제거됨). 즉, 컷팅되지 않은 재분배 층(38) 내의 비아(28)는 위에서부터 아래로 형성된다. 이와 반대로, 초기 재분배 층(16)의 후면/바닥 표면(44)으로부터 제 2 방향(52)으로 연장하는 사전-컷팅된 재분배 층(40)에 있어서, 비아(28)는 제 1 방향(50)으로 드릴링된다. 즉, 사전-컷팅된 재분배 층(40) 내의 비아(28)는 아래에서부터 위로 드릴링된다.
도 6에 도시된 바와 같이, 패터닝되지 않은 사전-컷팅된 재분배 층(56) 및 패터닝되지 않고 컷팅되지 않은 재분배 층(58)의 형태를 갖는 추가 재분배 층(56, 58)은 제조 기술의 다음 단계에서 초기 재분배 층(16) 및 재분배 층(38, 40)에 추가된다. 본딩 재료를 제공하기 위해 접착층(24)이 사전-컷팅된 재분배 층(56) 및 컷팅되지 않은 재분배 층(58)의 각각에 도포된다. 사전-컷팅된 재분배 층(56)은 재분배 층(38) 상에 도포/라미네이트되어 초기 재분배 층(16)의 전면/상단 표면(36)으로부터 제 1 방향(50)으로 연장한다. 컷팅되지 않은 재분배 층(58)은 재분배 층(40) 및 칩(26)의 후면/바닥 표면(46) 상으로 도포/라미네이트되어 초기 재분배 층(16)의 후면/바닥 표면(44)으로부터 제 2 방향(52)으로 연장한다. 제조 프로세스/기술의 다음 단계에서, 도 7에 도시된 바와 같이, 복수의 비아(28)는 추가 재분배 층(56, 58)의 각각에 형성된다. 금속 상호접속부(34)는 또한 추가 재분배 층(56, 58)의 각각을 이전에 도포된 재분배 층(38, 40)과 초기 재분배 층(16)에 전기적으로 접속시키기 위해 비아(28)와 각 추가 재분배 층(56, 58)을 통해 연장하도록 형성/패터닝된다.
도 8을 참조하면, 본 발명의 예시적인 실시예에서, 추가 초박형 칩(60, 62)이 ECBU 프로세스의 다음 단계에서 추가된다. 상단 칩(60) 및 바닥 칩(62)은 각각 접착층(24)을 통해 추가 재분배 층(64, 66)에 부착된다. 도 8에 도시된 바와 같이, 상단 칩(60)은 현존하는 내장 칩 어셈블리(70)에 대면하는 자신의 표면(68) 상의 컷팅되지 않고 패터닝되지 않은 재분배 층(64)에 도포된다. 상단 칩(60)과 칩(60)이 고정되는 재분배 층(64)을 접착층(24) 상에 배치시킴에 따라, 진공 라미네이션과 압력 베이킹 큐어링 프로세스(pressure bake curing process)가 수행될 수 있다. 접착층(24)은 그 다음 상단 칩/재분배 층 구조(60, 64)를 내장 칩 어셈블리(70)에 후속하여 배치하는 것을 가능케 하도록 상단 칩(60)의 바닥 표면(72)과 재분배 층(64)의 표면(68)에 도포된다.
상단 칩/재분배 층 구조(60, 64)의 준비 및 배치에 앞서, 동안에 또는 그 후에, 바닥 칩(62)이 내장 칩 어셈블리(70)로부터 떨어진 자신의 표면(74) 상의 컷팅되지 않고 패터닝되지 않은 재분배 층(66)에 도포된다(접착층(24)을 통해). 바닥 칩(62)과 칩(62)이 고정되는 재분배 층(66)을 접착층(24) 상에 배치시킴에 따라, 진공 라미네이션과 압력 베이킹 큐어링 프로세스가 수행될 수 있다. 바닥 칩(62)을 재분배 층(66)에 고정함에 따라, 재분배 층(66)은 그 안에 복수의 비아(28)를 형성하고 바닥 칩(62) 상의 패드(30)까지 비아(28)를 통과하여 연장하는 금속 상호접속부(34)를 형성하도록 패터닝된다. 즉, 금속 상호접속부(34)는 바닥 칩(62)의 칩 패드(30)까지 직접 금속성 전기 접속부를 형성하도록 패드(30)까지 연장한다.
접착층(24)은 내장 칩 어셈블리(70)에 대해 바닥 칩/재분배 층 구조(62, 66)의 후속하는 배치를 허용하도록 내장 칩 어셈블리(70)에 대면하는 재분배 층(66)의 표면(76)에 도포된다. 재분배 층(64, 66)의 추가 패터닝과 추가 재분배 층(78)의 배치가 도 9에 도시된 바와 같이 어셈블리 상에서 수행된다. 이러한 추가적인 패터닝에는 재분배 층(64)의 패터닝도 포함되며, 이때 금속 상호접속부(34)는 상단 칩(60)의 칩 패드(30)에 대한 직접 금속성 전기 접속부를 형성하기 위해 비아(28)를 통해 연장하도록 패터닝/에칭된다. 임의의 개수의 추가 재분배 층(78)이 후속하여 어셈블리(70)에 추가될 수 있다. 추가적인 패터닝과 재분배 층의 배치는 ECP(10)의 설계 필요조건에 기초하여 결정되는 바와 같이 어셈블리 내의 추가적인 라우팅을 가능케 한다.
도 10을 참조하면, ECBU 프로세스의 다음 단계에서, 솔더 마스크 층(80)이 최외곽 재분배 층(82)에 도포된다. 최외곽 재분배 층(82) 상의 솔더 마스크는 복수의 입력/출력(I/O) 상호접속부(84)의 접속을 허용한다. 본 발명의 일 실시예에 따르면, 도 10에 도시된 바와 같이, I/O 상호접속부(84)는 I/O 시스템 상호접속부(86)를 형성하기 위해 최상단 재분배/라미네이트 층(82) 상의 솔더 마스크에 도포된다. 일 실시예에서, I/O 상호접속부(84)는 솔더 마스크에 솔더링되는 볼(즉, 솔더 볼)로서 형성된다. 그러나, ECP(10)와 이것이 부착되는 마더보드(도시되지 않음) 사이에 신뢰할 수 있는 접속부가 형성될 수 있도록, 도금된 범프(bump), 필러 범프, 골드 스터드 범프, 금속 충진된 폴리머 범프, 또는 와이어본드 접속부/패드과 같은 다른 형태의 I/O 상호접속부(84)가 부착될 수 있다.
복수의 재분배 층에 의해 제공된 금속 상호접속부(34)의 재분배는 증가된 개수된 I/O 상호접속부(84)가 ECP(10)의 상단 표면 상에 형성되도록 한다. 즉, 예를 들어, 솔더 접속부(84)는 금속 상호접속부(34)의 재분배로 인해 ECP(10) 상에 보다 조밀하게 팩킹될 수 있다. ECP(10) 상의 솔더 접속부(84)는 따라서 종래의 솔더 볼과 비교하여 감소된 피치 및 높이를 갖고 형성된다. 예를 들어, 솔더 접속부(84)는 180㎛의 높이와 80㎛의 피치를 갖도록 형성될 수 있다. 가요성 폴리머 라미네이트/재분배 층 상에 이러한 크기의 솔더 접속부(84)를 형성하는 것은 ECP(10)와 이것이 장착되는 마더보드(도시되지 않음) 사이의 접속 조인트 스트레스를 감소시키며, 따라서, ECP(10)를 마더보드에 솔더링한 후에 종래기술에서 전형적으로 수행되는, 솔더 접속부(84), ECP(10) 및 마더보드 사이에 도포될 언더-필링 에폭시 혼합물에 대한 필요성을 없앤다.
도 10에 추가로 도시된 바와 같이, 그리고 본 발명의 실시예에 따르면, 표면 장착 패시브 디바이스(88)는 다른 최외곽 재분배 층(90)에 부착된다(즉, 최하단 재분배 층). 표면 장착 디바이스(88)는 예를 들어 최외곽 재분배 층(90) 상의 금속 상호접속부(34) 상에 솔더링된 커패시터, 레지스터, 또는 인덕터의 형태일 수 있다. 열 발산기(92)는 또한 ECP(10)로부터의 열을 분산시키기 위해 최외곽 재분배 층(90) 및 바닥 칩(62)에 부착된다. 열 발산기(92)는 예를 들어 열적으로 전도성인 접착제(24)에 의해 바닥 칩(62)의 후면 표면(94)과 최외곽 재분배 층(90)에 접착되는 한 조각 또는 두 조각의 구리 플레이트로부터 형성될 수 있다. 이와 달리, ECP(10)이 편평한 후면/바닥 표면을 가지고 그에 따라 추가적인 I/O 시스템 상호접속부가 ECP(10)에 배치/접속되는 것을 가능케 하도록, 추가 재분배 층이 바닥 칩(62) 부근의 최외곽 재분배 층(90)에 도포될 수 있다(즉, 칩(62)을 수신하기 위해 추가 재분배 층 내에 칩 개구부가 형성됨).
도 10에 도시된 결과적인 ECP(10)는 따라서 3D 구조로 스택된 복수의 칩(26, 60, 62)을 포함하며, 이들 칩 각각은 금속 상호접속부(34)를 통해 I/O 시스템 상호접속부(86)에 대한 직접 금속성 전기 접속부를 갖는다. 칩(26, 60, 62)은 수직 방향으로 스택된 칩 구조를 형성하기 위해서 서로에 대해 수직인 방향으로 스택된다. 전술된 바와 같이, 다른 전기적 구성요소(레지스터, 커패시터, 인덕터 등)가 칩(26, 60, 62)을 대신해 ECP(10) 내에 대체될 수 있고, ECP(10) 내에 3D 구조로 이러한 전기적 구성요소를 스택하는 것은 본 발명의 범주 내에 포함되는 것으로 간주된다.
도 11을 참조하면, 본 발명의 다른 실시예에 따라, ECP(96)가 라미네이트 재분배 층(102) 내에 내장되고 서로 부착된 제 1 칩(98)과 제 2 칩(100)을 구비하도록 도시되었다. 보다 구체적으로, 제 1 칩(98)의 비활성 표면(104)(즉, 후면 표면)이 제 2 칩(100)의 비활성 표면(106)에 부착된다.
도 12에 도시된 바와 같이, 본 발명의 다른 실시예에 따라서, ECP(106)가 공통 수평 평면 내에 배치/도포되는 제 1 칩(108) 및 제 2 칩(110)을 포함한다. 도 12의 실시예에 따라서, 제 1 및 제 2 칩(108, 110)의 각각은 단일 재분배 층(112)의 두께와 매칭하는 두께를 갖지만, 칩(108, 110)이 칩(108, 110)의 총 두께와 매치하는 두께를 갖는 복수의(예컨대, 2 또는 3) 재분배 층과 동일한 두께를 가질 수 있다. 제 1 및 제 2 칩(108, 110)의 각각은 동일한 수평 평면 내에 배치되도록, 재분배 층(112) 내에 형성된 개별적인 칩 개구부(114) 내에 배치된다. 복수의 비아(28) 및 비아(28)를 통해 연장하는 금속 상호접속부(34)는 금속 상호접속부가 제 1 및 제 2 칩(108, 110) 각각의 위의 패드(30)까지 연장하도록 재분배 층(112) 내에 패터닝된다. 즉, 금속 상호접속부(34)는 제 1 및 제 2 칩(108, 110)의 칩 패드(30)에 직접 금속성 전기 접속부를 형성하기 위해 패드(30)까지 연장한다. 동일한 평면(즉, 재분배 층(112)) 상에 제 1 및 제 2 칩(108, 110)이 나란하게 내장되는 것은, ECP(106) 내의 재분배 층의 개수의 감소를 가능케 하며, 따라서 ECP(106)의 전체 두께를 감소시키고 관련 생산 비용을 감소시키는 것을 돕는다.
본 발명의 추가적인 실시예에 따르면, ECBU 프로세스는 단일 면 빌드업(single sided build-up)으로 수행될 수 있으며, 이때 추가적인 칩과 재분배 층은 초기 재분배 층과 칩으로부터 한 방향으로 제작된다. 또한, 더 많거나 더 적은 수의 칩이 도 10 및 12의 ECP에 도시된 ECP 내에 포함될 수 있다. ECP의 양 외부 측면 상의 I/O 접속부와 같은 추가적인 특징부 및 ECP 전반의 파워 및 접지면도 고려될 수 있다.
본 발명의 추가적인 실시예에 따르면, 전술된 ECP(10)의 실시예가 플립-칩 또는 와이어-본딩된 칩과 조합하여 사용될 수 있다. 전술된 ECP의 3D 스택된 칩 구조의 구현은 플립-칩 또는 와이어-본딩된 칩에 대한 스택 성능뿐 아니라, 종래의 독립형 플립-칩 또는 와이어-본딩된 칩들에 대한 칩 패키지의 성능, 소형화 및 신뢰가능성을 향상시키도록 플립-칩 또는 와이어-본딩된 칩과 결합될 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 내장 칩 패키지는 라미네이션 스택을 형성하기 위해 수직 방향으로 함께 결합된 복수의 재분배 층을 포함하며, 이때 각 재분배 층은 그 안에 형성된 복수의 비아를 포함한다. 내장 칩 패키지는 라미네이션 스택 내에 내장되고 복수의 칩 패드를 포함하는 제 1 칩, 제 1 칩에 대해 수직인 방향으로 스택되고 라미네이션 스택에 부착된 복수의 칩 패드를 포함하는 제 2 칩 및 라미네이션 스택의 최외곽 재분배 층 상에 위치된 입력/출력(I/O) 시스템도 포함한다. 내장된 칩 패키지는 I/O 시스템에 전기적으로 연결되고 제 1 칩 및 제 2 칩을 I/O 시스템에 전기적으로 접속시키도록 구성된 복수의 금속 상호접속부를 더 포함하며, 이때 복수의 금속 상호접속부의 각각은 이웃하는 재분배 층 상의 금속 상호접속부와 제 1 또는 제 2 칩 상의 칩 패드 중 하나와의 직접 금속성 접속부를 형성하기 위해 각각의 비아를 통해 연장한다.
본 발명의 다른 실시예에 따르면, 내장 칩 패키지를 형성하는 방법은 초기 폴리머 라미네이트 층과 그에 고정되는 제 1 칩을 제공하는 단계를 포함하며, 제 1 칩은 자신의 위에 칩 패드를 구비한다. 이 방법은 또한 초기 폴리머 라미네이트 층이 복수의 비아와 복수의 금속 상호접속부를 포함하도록 패터닝하되, 복수의 금속 상호접속부의 일부가 각각의 비아를 통해 연장하고 제 1 칩 상의 칩 패드에 대해 직접 금속화되도록 패터닝하여 추가 칩을 제공하는 것과, 복수의 추가 폴리머 라미네이트 층을 제공하는 것을 포함하며, 이때 복수의 추가 폴리머 라미네이트 층의 일부는 제 1 칩과 추가 칩 중 하나의 배치를 위해 형성된 칩 개구부를 포함한다. 이 방법은 추가 칩과 복수의 추가 폴리머 라미네이트 층의 각각을 초기 폴리머 라미네이트 층에 대해 선택적으로 연결하는 것을 포함하고, 복수의 추가 폴리머 라미네이트 층의 각각을 연결한 후에, 추가 폴리머 라미네이트 층이 복수의 비아와 복수의 금속 상호접속부를 포함하도록 선택적으로 패터닝하되, 복수의 금속 상호접속부의 각각이 각각의 비아를 통해 연장하고 이웃하는 폴리머 라미네이트 층 상의 금속 상호접속부와 추가 칩 상의 칩 패드 중 하나에 대해 직접 금속화되도록 패터닝하는 것을 포함한다. 이 방법은 또한 복수의 입력/출력(I/O) 접속부를 복수의 추가 폴리머 라미네이트 층의 최외곽 폴리머 라미네이트 층 상의 금속 상호접속부에 전기적으로 연결시키는 것을 포함하며, 이때 I/O 접속부는 복수의 금속 상호접속부에 의해 제 1 칩 또는 추가 칩으로 전기적으로 접속된다.
본 발명의 또 다른 실시예에 따르면, 웨이퍼 레벨 패키지를 제조하는 방법은 자신의 위에 형성된 칩 패드를 각각 구비하는 복수의 칩을 제공하고 복수의 폴리머 라미네이트 층을 제공하는 것을 포함하되, 복수의 폴리머 라미네이트 층의 일부의 각각은 그 안에 복수의 칩 중 하나를 배치하기 위해 형성된 칩 개구부를 포함한다. 이 방법은 또한 복수의 칩과 복수의 폴리머 라미네이트 층을 사용하여 웨이퍼 레벨 패키지를 어셈블링하는 것을 포함하되, 웨이퍼 레벨 패키지를 어셈블링하는 것은 제 1 칩을 초기 폴리머 라미네이트 층에 도포하고 초기 폴리머 라미네이트 층이 복수의 비아와 복수의 금속 상호접속부를 포함하도록 패터닝하는 것을 포함하며, 이때 복수의 금속 상호접속부의 각각은 초기 폴리머 라미네이트 층을 제 1 칩에 전기적으로 연결시키도록 각각의 비아를 통해 연장한다. 웨이퍼 레벨 패키지를 어셈블링하는 것은 또한 스택 구조에서, 추가 폴리머 라미네이트 층과 추가 칩을 초기 폴리머 라미네이트 층과 제 1 칩에 선택적으로 도포하는 것과, 각각의 추가 폴리머 라미네이트 층을 도포함에 따라서, 복수의 비아와 상기 비아를 통해 연장하는 복수의 금속 상호접속부를 형성하도록 추가 폴리머 라미네이트 층을 패터닝하되, 추가 폴리머 라미네이트 층의 각각의 금속 상호접속부가 해당 폴리머 라미네이트 층을 이전에 도포된 추가 폴리머 라미네이트 층 또는 이전에 도포된 추가 칩에 전기적으로 연결시키도록 패터닝하는 것을 포함한다.
오직 제한된 개수의 실시예와 관련하여 본 발명이 자세하게 기술되었지만, 본 발명이 이러한 개시된 실시예들로 한정되는 것은 아님이 이해되어야 한다. 오히려, 본 발명은 본 발명의 사상 및 범주로부터 벗어나지 않는 한 본 명세서에 기술되지 않은 다수의 변경, 변화, 대체 또는 균등한 구조를 포함하는 것으로 수정될 수 있다. 또한, 본 발명의 다양한 실시예들이 기술되었지만, 본 발명의 측면은 기술된 실시예들의 오직 일부만을 포함할 수도 있음을 이해해야 한다. 따라서, 본 발명은 전술된 설명에 의해 제한되는 것이 아니며, 첨부된 특허청구범위의 범주에 의해서만 제한되는 것으로 보아야 한다.

Claims (10)

  1. 내장 칩 패키지(an embedded chip package)(10)로서,
    라미네이션 스택(lamination stack)을 형성하도록 수직 방향으로 함께 결합되는 복수의 재분배 층(re-distribution layer)(14)으로서, 각각이 그 내부에 형성된 복수의 비아(28)를 포함하는 상기 복수의 재분배 층(14)과,
    상기 라미네이션 스택에 내장되고 복수의 칩 패드(30)를 포함하는 제 1 칩(26)과,
    상기 라미네이션 스택에 부착되고 상기 제 1 칩(26)에 대해 수직 방향으로 적층되며 복수의 칩 패드(30)를 포함하는 제 2 칩(62)과,
    상기 라미네이션 스택의 최외곽(out-most) 재분배 층(82) 상에 위치된 입력/출력(I/O) 시스템(86)과,
    상기 I/O 시스템(86)에 전기적으로 연결되고 상기 제 1 칩 및 상기 제 2 칩을 상기 I/O 시스템(86)에 전기적으로 접속시키는 복수의 금속 상호접속부(34)를 포함하되,
    상기 복수의 금속 상호접속부(34)의 각각은, 이웃하는 재분배 층(14) 상의 금속 상호접속부(34)와 상기 제 1 칩(26) 또는 상기 제 2 칩(62) 상의 칩 패드(30) 중 하나와의 직접 금속성 접속부(direct metallic connection)를 형성하도록 각 비아(28)를 통해 연장하는
    내장 칩 패키지.
  2. 제 1 항에 있어서,
    상기 복수의 재분배 층(14)의 각각의 재분배 층(14) 사이에 증착된 접착층(adhesive layer)(24)을 더 포함하는
    내장 칩 패키지.
  3. 제 1 항에 있어서,
    상기 복수의 금속 상호접속부(34)의 일부는 상기 최외곽 재분배 층(82)의 외부 표면 상으로 연장하는
    내장 칩 패키지.
  4. 제 3 항에 있어서,
    상기 최외곽 재분배 층(82)은 최상단 재분배 층과 최하단 재분배 층 중 적어도 하나를 포함하고,
    상기 I/O 시스템(86)은 상기 복수의 금속 상호접속부(34)의 상기 일부 상에 위치되는
    내장 칩 패키지.
  5. 제 1 항에 있어서,
    커패시터, 인덕터 및 레지스터(88) 중 적어도 하나를 더 포함하되, 이것은 상기 라미네이션 스택의 다른 최외곽 재분배 층(90) 상의 상기 복수의 금속 상호접속부(34)의 일부에 부착되는
    내장 칩 패키지.
  6. 제 5 항에 있어서,
    상기 라미네이션 스택의 상기 다른 최외곽 재분배 층(90)에 부착된 열 발산기(92)를 더 포함하는
    내장 칩 패키지.
  7. 제 1 항에 있어서,
    상기 복수의 재분배 층(14)은,
    제 1 방향으로 향하는 제 1 표면 및 상기 제 1 방향과 반대 방향인 제 2 방향으로 향하는 제 2 표면을 구비하는 중심 재분배 층(16)과,
    상기 중심 재분배 층(16)의 상기 제 1 표면에 부착되어 상기 제 1 방향으로 연장하는 적어도 하나의 제 1 추가 재분배 층(38)과,
    상기 중심 재분배 층(16)의 상기 제 2 표면에 부착되어 상기 제 2 방향으로 연장하는 적어도 하나의 제 2 추가 재분배 층(40)
    을 포함하되,
    상기 중심 재분배 층(16)의 상기 제 1 표면에 부착된 상기 적어도 하나의 제 1 추가 재분배 층(38)의 각각은, 복수의 비아(28) 및 상기 비아(28)를 통과하여 상기 중심 재분배 층(16)에서 떨어져 있는 상기 제 1 추가 재분배 층(38)의 표면까지 연장하는 복수의 금속 상호접속부(34)를 포함하고,
    상기 중심 재분배 층(16)의 상기 제 2 표면에 부착된 상기 적어도 하나의 제 2 추가 재분배 층(40)의 각각은, 복수의 비아(28) 및 상기 비아(28)를 통과하여 상기 중심 재분배 층(16)에서 떨어져 있는 상기 제 2 추가 재분배 층(40)의 표면까지 연장하는 복수의 금속 상호접속부(34)를 포함하는
    내장 칩 패키지.
  8. 제 1 항에 있어서,
    상기 복수의 재분배 층(14)의 일부는 그 안에 형성된 칩 개구부(42)를 포함하되,
    상기 복수의 재분배 층(14)의 상기 일부 중 각각의 재분배 층 내의 상기 칩 개구부(42)는, 그 안에 상기 제 1 칩(26)과 상기 제 2 칩(62)을 수용하도록 하는 크기를 갖는
    내장 칩 패키지.
  9. 제 8 항에 있어서,
    상기 칩 개구부(42)가 형성된 상기 각각의 재분배 층(14)은, 자신의 칩 개구부 내에 배치된 칩의 두께와 대략 동일한 두께를 갖는
    내장 칩 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 칩(98)의 비활성(non-active) 표면은 상기 제 2 칩(100)의 비활성 표면에 부착되는
    내장 칩 패키지.
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