JP4901809B2 - 部品内蔵多層回路基板 - Google Patents
部品内蔵多層回路基板 Download PDFInfo
- Publication number
- JP4901809B2 JP4901809B2 JP2008135711A JP2008135711A JP4901809B2 JP 4901809 B2 JP4901809 B2 JP 4901809B2 JP 2008135711 A JP2008135711 A JP 2008135711A JP 2008135711 A JP2008135711 A JP 2008135711A JP 4901809 B2 JP4901809 B2 JP 4901809B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- heat transfer
- circuit board
- semiconductor chip
- built
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
半導体チップは、その回路面を、上記積層の方向と同じ方向である上向きにして配置されており、下記の(1)〜(3):
(1)半導体チップの裏面が伝熱層を介してコア基板に接合されている構造、
(2)半導体チップの直上に設けられた絶縁層を貫通して半導体チップの回路面上に形成された伝熱ビアが、回路基板の上面に露出して設けられた放熱板と熱的に接続されている構造、および
(3)半導体チップの直上に設けられた絶縁層を貫通して半導体チップの回路面上に形成された伝熱ビアが、回路基板の側面に露出して設けられた放熱板と熱的に接続されている構造、
のうちの構造(1)と、構造(2)および(3)のいずれか一方とを組み合わせた構造を備えており、かつ上記半導体チップと上記伝熱層とが同一絶縁層内に設けられており、
(A)構造(1)と(2)とを組み合わせた構造においては、コア基板の半導体チップ形成面とは反対側の面に外部接続端子が形成され、該外部接続端子と該半導体チップとは前記コア基板に設けられた貫通孔を介して電気的に接続されており、
(B)構造(1)と(3)とを組み合わせた構造においては、伝熱ビアと放熱板とが、該伝熱ビアが形成された絶縁層上に設けた伝熱ラインを介して熱的に接続されている
ことを特徴とする部品内蔵多層回路基板が提供される。
半導体チップはその回路面を積層方向に対して逆方向である下向きにして配置されており、下記(1)〜(2):
(1)半導体チップの裏面上に直接または伝熱層を介して形成された伝熱ビアが、回路基板の上面に露出して設けられた放熱板と熱的に接続されている構造、および
(2)半導体チップの裏面上に直接または伝熱層を介して形成された伝熱ビアが、回路基板の側面に露出して設けられた放熱板と熱的に接続されている構造、のうち少なくとも1つの構造を備えていることを特徴とする部品内蔵多層回路基板もここに開示する。
図1に、半導体チップの回路面を上向き(フェイスアップ)にして埋め込んだ第1発明の一実施形態による部品内蔵多層回路基板の一例を示す。
(1)半導体チップの裏面が伝熱層により直下の層に接合されている構造、および
(2)半導体チップの回路面上に形成された伝熱ビアが、回路基板の上面に露出して設けられた放熱板と熱的に接続されている構造、
の2つを併せ備えた形態である。
図29に、半導体チップの回路面を上向き(フェイスアップ)にして埋め込んだ本発明の他の実施形態による部品内蔵多層回路基板の一例を示す。
(1)半導体チップの裏面が伝熱層により直下の層に接合されている構造、および
(3)半導体チップの回路面上に形成された伝熱ビアが、回路基板の側面に露出して設けられた放熱板と熱的に接続されている構造、
の2つを併せ備えた形態である。
図38に、半導体チップの回路面を下向きにして埋め込んだ参考技術による部品内蔵多層回路基板の一例を示す。
(1)半導体チップの裏面上に直接または伝熱層を介して形成された伝熱ビアが、回路基板の上面に露出して設けられた放熱板と熱的に接続されている構造を備えた形態である。
100 コア基板
102、104 上面側の配線層
104A、104B 伝熱層
104BL 伝熱ライン
106 下面側の配線層
108、110 配線層間絶縁膜
108A、144 チップ収容口
112 上面の表面絶縁膜
114 下面の表面絶縁膜
116、117 半導体チップ
116A、117A 半導体チップの回路面
116B、117B 半導体チップの裏面
118 伝熱層
118A チップ側伝熱層
118B 基板側伝熱層
120 伝熱ビア
122、124 金属めっき層
126、150 導電性接着層
128、152 放熱板
130、132 結線ビア
134 スルーホール
135、154 接続パッド
136 外部接続端子
137 素孔充填樹脂
Claims (7)
- コア基板上に複数の配線層と絶縁層とを交互に積層して成り、回路部品として少なくとも半導体チップを内蔵する部品内蔵多層回路基板において、
半導体チップは、その回路面を、上記積層の方向と同じ方向である上向きにして配置されており、
半導体チップの裏面が伝熱層を介してコア基板に接合されている構造、
および
半導体チップの直上に設けられた絶縁層を貫通して半導体チップの回路面上に形成された伝熱ビアが、回路基板の側面に露出して設けられた放熱板と熱的に接続されている構造、
を備えており、かつ上記半導体チップと上記伝熱層とが同一絶縁層内に設けられており、
伝熱ビアと放熱板とが、該伝熱ビアが形成された絶縁層上に設けた伝熱ラインを介して熱的に接続されている
ことを特徴とする部品内蔵多層回路基板。 - 請求項1記載の回路基板において、前記伝熱層が、導電粒子を含有する導電性ペースト、金属柱を含有する接着フィルム、金属層のうちのいずれかであることを特徴とする部品内蔵多層回路基板。
- 請求項2記載の回路基板において、前記導電粒子および前記金属柱がそれぞれNi、Ag、Cu、Auのいずれか1種から成ることを特徴とする部品内蔵多層回路基板。
- 請求項2記載の回路基板において、前記金属層が、前記直下の層上に形成された金属めっき層と、前記半導体チップの裏面上に形成された金属スパッタ層とが接合されて成ることを特徴とする部品内蔵多層回路基板。
- 請求項1記載の回路基板において、前記放熱板が金属板であることを特徴とする部品内蔵多層回路基板。
- 請求項1記載の回路基板において、前記伝熱ラインは半導体チップの直上に設けられた絶縁層上に形成されていることを特徴とする部品内蔵多層回路基板。
- 請求項1記載の回路基板において、前記伝熱ラインは絶縁層の側面から露出し、前記絶縁層の側面に形成された導電性ペーストを介して放熱板と接続されていることを特徴とする部品内蔵多層回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008135711A JP4901809B2 (ja) | 2008-05-23 | 2008-05-23 | 部品内蔵多層回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008135711A JP4901809B2 (ja) | 2008-05-23 | 2008-05-23 | 部品内蔵多層回路基板 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003118871A Division JP2004327624A (ja) | 2003-04-23 | 2003-04-23 | 部品内蔵多層回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008211254A JP2008211254A (ja) | 2008-09-11 |
JP4901809B2 true JP4901809B2 (ja) | 2012-03-21 |
Family
ID=39787226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008135711A Expired - Fee Related JP4901809B2 (ja) | 2008-05-23 | 2008-05-23 | 部品内蔵多層回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4901809B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5945326B2 (ja) * | 2012-07-30 | 2016-07-05 | パナソニック株式会社 | 放熱構造を備えた半導体装置 |
WO2014171403A1 (ja) * | 2013-04-17 | 2014-10-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
KR102354519B1 (ko) * | 2014-08-01 | 2022-01-24 | 엘지이노텍 주식회사 | 인쇄회로기판 |
KR102301236B1 (ko) * | 2014-08-01 | 2021-09-10 | 엘지이노텍 주식회사 | 인쇄회로기판 |
CN114068436A (zh) * | 2020-07-30 | 2022-02-18 | 庆鼎精密电子(淮安)有限公司 | 封装电路结构及其制作方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3421478B2 (ja) * | 1994-08-24 | 2003-06-30 | 富士通株式会社 | 半導体装置及びその製造方法 |
JPH08306745A (ja) * | 1995-04-27 | 1996-11-22 | Nitto Denko Corp | 半導体装置及びその製造方法 |
JPH0917911A (ja) * | 1995-06-30 | 1997-01-17 | Nitto Denko Corp | 半導体装置およびその製法 |
JPH10256413A (ja) * | 1997-03-11 | 1998-09-25 | Toshiba Corp | 半導体パッケージ |
JP2000031374A (ja) * | 1998-07-13 | 2000-01-28 | Sony Corp | 集積回路装置 |
JP2002164482A (ja) * | 2000-11-27 | 2002-06-07 | Mitsubishi Electric Corp | 半導体装置 |
-
2008
- 2008-05-23 JP JP2008135711A patent/JP4901809B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008211254A (ja) | 2008-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4343044B2 (ja) | インターポーザ及びその製造方法並びに半導体装置 | |
JP4298559B2 (ja) | 電子部品実装構造及びその製造方法 | |
JP4251421B2 (ja) | 半導体装置の製造方法 | |
JP5460388B2 (ja) | 半導体装置及びその製造方法 | |
JP6342120B2 (ja) | 超薄埋設ダイモジュール及びその製造方法 | |
US10141276B2 (en) | Semiconductor package structure and manufacturing method thereof | |
JP5231340B2 (ja) | 配線基板の製造方法 | |
JP5249173B2 (ja) | 半導体素子実装配線基板及びその製造方法 | |
JP5535494B2 (ja) | 半導体装置 | |
JP5367523B2 (ja) | 配線基板及び配線基板の製造方法 | |
US20080308308A1 (en) | Method of manufacturing wiring board, method of manufacturing semiconductor device and wiring board | |
JP2004327624A (ja) | 部品内蔵多層回路基板 | |
JP2006173232A (ja) | 半導体装置およびその製造方法 | |
JP4730426B2 (ja) | 実装基板及び半導体モジュール | |
TW200531237A (en) | Semiconductor device and method of fabricating the same | |
JP2006041438A (ja) | 半導体チップ内蔵基板及びその製造方法 | |
JP2012195447A (ja) | 配線基板及びその製造方法 | |
JP5406572B2 (ja) | 電子部品内蔵配線基板及びその製造方法 | |
JP7202785B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP4901809B2 (ja) | 部品内蔵多層回路基板 | |
JP2008210912A (ja) | 半導体装置及びその製造方法 | |
JP2004165277A (ja) | 電子部品実装構造及びその製造方法 | |
JP4379693B2 (ja) | 半導体装置およびその製造方法 | |
JP6378616B2 (ja) | 電子部品内蔵プリント配線板 | |
JP2005005632A (ja) | チップ状電子部品及びその製造方法、並びにその実装構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110620 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111129 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111227 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4901809 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |