JPWO2020129686A1 - 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器 - Google Patents

裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器 Download PDF

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Abstract

本開示は、製造コストを低減できるようにする裏面照射型の固体撮像装置(1)、および裏面照射型の固体撮像装置の製造方法、撮像装置(501)、並びに電子機器に関する。個片化されたメモリ回路(121)およびロジック回路(122)を水平方向にレイアウトし、酸化膜(133)により埋め込んで平坦化した上で、固体撮像素子(120)の下で平面方向に内包するように積層する。本開示は、撮像装置に適用することができる。

Description

本開示は、裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器に関し、特に、製造コストを低減できるようにした裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器に関する。
固体撮像装置は、ハイビジョン、4k×2kスパーハイビジョン、さらにスパースローモーション機能という形で高画質されており、それに伴い画素数が多くなり、ハイフレームレートで、かつ、高諧調になっている。
伝送レートは、画素数×フレームレート×諧調なので、たとえば4k×2k＝8M画素でフレームレートが240f/s、14bit諧調の場合は、8M×240f/s×14bit＝26Gbpsとなる。
固体撮像素子の後段の信号処理後については、カラーコーディネートのRGBの出力なので、26G×3=78Gbpsと、さらに高速な伝送が必要になる。
高速な伝送を少ない接続端子数で行うと１接続端子当たりの信号レートが高くなり、高速伝送経路のインピーダンス整合を取るための難易度が高くなるとともに、クロック周波数が高く、ロスも大きくなるため、消費電力が増大する。
これを回避するためには、接続端子数を多くして伝送を分割して信号レートを遅くすると良い。しかしながら、接続端子数を多くすることは固体撮像素子と後段の信号処理回路や、メモリ回路などの接続に必要な端子を配置することから、各回路のパッケージが大きくなってしまう。
また、後段の信号処理回路や、メモリ回路に必要な電気配線の基板も積層配線で配線密度のより微細なものが必要となり、さらに配線経路長が長くなり、それに伴い消費電力が大きくなる。
各回路のパッケージが大きくなると実装する基板自体も大きくなり、最終的に固体撮像素子を搭載する撮像装置構成そのものが大きくなってしまう。
そこで、撮像装置の構成を小型化するための技術として、固体撮像素子と信号処理回路や、メモリ回路などの回路をウェーハの状態で接合するWoW（Wafer on Wafer）により積層する技術が提案されている（特許文献１参照）。
WoWを用いた積層技術を用いることにより、半導体を多くの微細配線で接続できるので、１本当たりの伝送速度が低速となり、消費電力を抑えることができる。
特開２０１４−０９９５８２号公報
しかしながら、WoWの場合、積層するウェーハのチップが同じサイズであれば良いが、ウェーハに構成される各チップサイズが違うと、サイズを一番大きなチップサイズに合わせなければならず、回路毎の理収が悪くなりコストアップとなる。
また積層する各ウェーハの歩留まりが、各ウェーハのチップの不良が、積層された他のウェーハのチップも不良扱いとなり、積層全体のウェーハの歩留まりは、各ウェーハの歩留まりの積（掛け合わせ）となるため、歩留まり悪化となってコストアップしてしまう。
また、チップサイズが異なるチップを、小型のバンプを形成して接続する技術も提案されている。この場合、良品選別された異なるサイズのチップを、バンプを介して接続するので、各ウェーハの理収差や、各チップの歩留まりの影響が少ない。
しかしながら、小型のバンプの形成が難しく、また、接続ピッチが限られてしまうので、接続端子数は、WoWよりも多く取れない。また、実装プロセスで接続するので、接続端子数が多くなると、接続による歩留低下によりコストアップとなる。また、実装プロセスの接続も個々に接合していてため、接続に掛かる時間が長くなるので、プロセスコストが増大する。
本開示は、このような状況に鑑みてなされたものであり、特に、固体撮像装置の製造コストを低減できるようにするものである。
本開示の第１の側面の裏面照射型の固体撮像装置、撮像装置、および電子機器は、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む裏面照射型の固体撮像装置、撮像装置、および電子機器である。
本開示の第１の側面においては、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とが含まれる。
本開示の第２の側面の裏面照射型の固体撮像装置の製造方法は、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む裏面照射型の固体撮像装置の製造方法であって、半導体プロセスにより形成された前記撮像素子を有するウェーハに、半導体プロセスにより形成された前記第２の半導体素子および前記第３の半導体素子からなる前記信号処理回路のうち、電気的な検査により良品と判定された前記第２の半導体素子および前記第３の半導体素子が再配置されて、前記埋め込み部材により埋め込まれ、前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線が形成され、前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との間の配線が電気的に接続されるように酸化膜接合で積層された後、個片化される裏面照射型の固体撮像装置の製造方法である。
本開示の第２の側面においては、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む裏面照射型の固体撮像装置の製造方法であって、半導体プロセスにより形成された前記撮像素子を有するウェーハに、半導体プロセスにより形成された前記第２の半導体素子および前記第３の半導体素子からなる前記信号処理回路のうち、電気的な検査により良品と判定された前記第２の半導体素子および前記第３の半導体素子が再配置されて、前記埋め込み部材により埋め込まれ、前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線が形成され、前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との間の配線が電気的に接続されるように酸化膜接合で積層された後、個片化されて裏面照射型の固体撮像装置が製造される。
本開示の第３の側面の裏面照射型の固体撮像装置は、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子層と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子を有する第２の半導体素子層と、サポート基板とを備え、前記第２の半導体素子層は、前記第１の半導体素子層と前記サポート基板との間に設けられ、前記第１の半導体素子層と、前記第２の半導体素子層とは直接接合によって接合されている裏面照射型の固体撮像装置である。
本開示の第３の側面においては、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子層と、前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子を有する第２の半導体素子層と、サポート基板とが設けられ、前記第２の半導体素子層は、前記第１の半導体素子層と前記サポート基板との間に設けられ、前記第１の半導体素子層と、前記第２の半導体素子層とは直接接合によって接合されている。
歩留まりを説明する図である。 理収の低下を説明する図である。 バンプを用いた接続を説明する図である。 本開示の第１の実施の形態の固体撮像装置の製造方法の概要を説明する図である。 本開示の第１の実施の形態の固体撮像装置の構成例を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 本開示の第１の実施の形態の固体撮像装置におけるメモリ回路とロジック回路との連絡配線の構成例を説明する図である。 図１０の固体撮像装置におけるメモリ回路とロジック回路との連絡配線の周辺の構成を説明する図である。 本開示の第２の実施の形態の固体撮像装置の構成例を説明する図である。 図１２の固体撮像装置におけるメモリ回路とロジック回路との連絡配線の周辺の構成を説明する図である。 図１２の固体撮像装置の製造方法を説明するフローチャートである。 図１２の固体撮像装置の製造方法を説明する図である。 図１２の固体撮像装置の製造方法を説明する図である。 図１２の固体撮像装置の製造方法を説明する図である。 図１２の固体撮像装置の製造方法を説明する図である。 図１２の固体撮像装置の製造方法を説明する図である。 図１２の固体撮像装置の製造方法を説明する図である。 図１２の固体撮像装置の製造方法を説明する図である。 図１２の固体撮像装置の製造方法を説明する図である。 本開示の第２の実施の形態の固体撮像装置の応用例を説明する図である。 本開示の第３の実施の形態の固体撮像装置の構成例を説明する図である。 図２４の固体撮像装置の製造方法を説明するフローチャートである。 本開示の第４の実施の形態の固体撮像装置の構成例を説明する図である。 図２６の固体撮像装置の製造方法を説明するフローチャートである。 図２６の固体撮像装置の製造方法を説明する図である。 図２６の固体撮像装置の製造方法を説明する図である。 図２６の固体撮像装置の製造方法を説明する図である。 図２６の固体撮像装置の製造方法を説明する図である。 図２６の固体撮像装置の製造方法を説明する図である。 本開示の第５の実施の形態の固体撮像装置の構成例を説明する図である。 図３３の固体撮像装置の製造方法を説明するフローチャートである。 図３３の固体撮像装置の製造方法を説明する図である。 図３３の固体撮像装置の製造方法を説明する図である。 図３３の固体撮像装置の製造方法を説明する図である。 図３３の固体撮像装置の製造方法を説明する図である。 本開示の第６の実施の形態の固体撮像装置の構成例を説明する図である。 図３９の固体撮像装置の製造方法を説明するフローチャートである。 図３９の固体撮像装置の製造方法を説明する図である。 図３９の固体撮像装置の製造方法を説明する図である。 図３９の固体撮像装置の製造方法を説明する図である。 本開示の第７の実施の形態の固体撮像装置の製造方法を説明する図である。 本開示の第７の実施の形態の固体撮像装置の製造方法を説明する図である。 本開示の第７の実施の形態の固体撮像装置の製造方法を説明する図である。 本開示の第８の実施の形態の固体撮像装置の構成例を説明する図である。 図４７の固体撮像装置の製造方法を説明する図である。 図４７の固体撮像装置の製造方法を説明する図である。 本開示の第９の実施の形態の固体撮像装置の構成例を説明する図である。 図５０の固体撮像装置の製造方法を説明する図である。 図５０の固体撮像装置の製造方法を説明する図である。 図５０の固体撮像装置の効果を説明する図である。 本開示の第９の実施の形態の固体撮像装置の応用例を説明する図である。 本開示の第１０の実施の形態の固体撮像装置の構成例を説明する図である。 図５５の固体撮像装置の製造方法を説明する図である。 図５５の固体撮像装置の製造方法を説明する図である。 本開示の第１０の実施の形態の固体撮像装置の製造方法の第１の応用例を説明する図である。 本開示の第１０の実施の形態の固体撮像装置の製造方法の第１の応用例を説明する図である。 本開示の第１０の実施の形態の固体撮像装置の製造方法の第１の応用例を説明する図である。 本開示の第１０の実施の形態の固体撮像装置の製造方法の第２の応用例を説明する図である。 本開示の撮像装置の構成を適用した電子機器としての撮像装置の構成例を示すブロック図である。 本開示の技術を適用した撮像装置の使用例を説明する図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
また、以下の順序で説明を行う。
１．本開示の概要
２．第１の実施の形態
３．第２の実施の形態
４．第２の実施の形態の応用例
５．第３の実施の形態
６．第４の実施の形態
７．第５の実施の形態
８．第６の実施の形態
９．第７の実施の形態
１０．第８の実施の形態
１１．第９の実施の形態
１２．第９の実施の形態の応用例
１３．第１０の実施の形態
１４．第１０の実施の形態の第１の応用例
１５．第１０の実施の形態の第２の応用例
１６．電子機器への適用例
１７．固体撮像装置の使用例
１８．内視鏡手術システムへの応用例
１９．移動体への応用例
＜＜１．本開示の概要＞＞
本開示は、固体撮像装置の製造コストを低減させるものである。
ここで、本開示の説明をするにあたって、特許文献１に開示されているWoW（Wafer on Wafer）について説明する。
WoWは、例えば、図１で示されるように、固体撮像装置と信号処理回路や、メモリ回路などのICからなる回路を、ウェーハの状態で接合して積層する技術である。
図１は、固体撮像素子１１が複数に形成されているウェーハＷ１、メモリ回路１２が複数に形成されているウェーハＷ２、およびロジック回路１３が複数に形成されているウェーハＷ３が、精巧に位置合わせされた状態で接合されて、積層されるWoWを模式的に表している。
このように積層された構成を個片化することにより、例えば、図２で示されるような固体撮像装置が形成される。
図２の固体撮像装置１においては、上からオンチップレンズとオンチップカラーフィルタ１０、固体撮像素子１１、メモリ回路１２、ロジック回路１３、およびサポート基板１４の順序で積層されて構成されている。
ここで、WoWの技術を適用することにより、固体撮像素子１１とメモリ回路１２とを電気的に接続する配線２１−１、およびメモリ回路１２とロジック回路１３とを電気的に接続する配線２１−２は、微細ピッチでの接続が可能となる。
結果として、配線数を増大させることができるので、各信号線における伝送速度を低減できるので、省電力化を図ることが可能となる。
しかしながら、積層される固体撮像素子１１、メモリ回路１２、およびロジック回路１３のそれぞれに必要とされる面積は、異なるため、最も大きな固体撮像素子１１よりも小さな面積となるメモリ回路１２の図中の左右には、回路も配線も形成されていない空間Ｚ１が発生する。また、メモリ回路１２より小さな面積となるロジック回路１３の図中の左右には、回路も配線も形成されていない空間Ｚ２が発生する。
すなわち、この空間Ｚ１，Ｚ２は、固体撮像素子１１、メモリ回路１２、およびロジック回路１３のそれぞれに必要とされる面積が異なることに起因して生じるものであり、図２においては、最も大きな面積が必要とされる固体撮像素子１１を基準に積層された結果生じている。
これにより、固体撮像装置１の製造に係る理収は低減され、結果として、製造に係るコストを増大させる。
また、図１においては、ウェーハＷ１乃至Ｗ３のそれぞれに形成される固体撮像素子１１、メモリ回路１２、およびロジック回路１３のうち、不良となる構成について、マス目が塗りつぶされて表現されている。すなわち、図１において、各ウェーハＷ１乃至Ｗ３には、それぞれ２個ずつ不良が発生していることが示されている。
図１で示されるように、ウェーハＷ１乃至Ｗ３のそれぞれに形成される固体撮像素子１１、メモリ回路１２、およびロジック回路１３に生じる不良は、必ずしも同一の位置に発生するわけではない。このため、図１で示されるように、積層されて形成される固体撮像装置１としては、固体撮像素子１１のウェーハＷ１上にバツ印が付されている６個の不良が発生することになる。
これにより、６個の不良の固体撮像装置１については、それぞれ固体撮像素子１１、メモリ回路１２、およびロジック回路１３の３個の部品のうち、少なくとも２個の部品は不良ではないにもかかわらず、それぞれ６個の不良として扱われることになり、各部品について、本来、２個の歩留まりでよいところ、ウェーハの枚数が積算された、それぞれ６個の歩留まりとなる。
結果として、固体撮像装置１の歩留まりを低下させ、製造コストを増大させる。
また、図３で示されるように、チップサイズが異なる固体撮像素子１１、メモリ回路１２、およびロジック回路１３を、個片化した後、良品のみを選択的に配置して、小型バンプを形成して接続することが考えられる。
図３の固体撮像装置１においては、上からオンチップレンズとオンチップカラーフィルタ１０、固体撮像素子１１が積層され、その下に、メモリ回路１２とロジック回路１３とが同一の層に積層されて、その下にサポート基板１４が設けられて、積層されている。また、固体撮像素子１１と、同一の層に配置されるメモリ回路１２とロジック回路１３とは、小型のバンプ３１を介して電気的に接続されている。
図３の固体撮像装置１においては、良品選別された異なるサイズのチップがバンプ３１を介して接続される上、各ウェーハの理収差や、各チップの歩留まりの影響が低減される。
しかしながら、小型のバンプ３１の形成は難しく、図３で示されるように、接続ピッチｄ２を小さくするには限界があるため、WoWを用いた場合の図２の接続ピッチｄ１よりも小さくすることはできない。
このため、バンプを用いて積層される図３の固体撮像装置１は、WoWにより積層される図２の固体撮像装置１と比べて、接続端子数を多くとることができない。また、図３の固体撮像装置１のようにバンプを用いた接続の場合、接続端子数が多くなると、実装プロセスで接合しているので、接合に係る歩留の低下が発生しコストを増大させてしまう。さらに、実装プロセスにおけるバンプの接続も個々に作業となるため各プロセスの時間が長く、プロセスコストも増大する。
以上のことから、本開示の撮像素子は、理収、実装コスト、およびプロセスコストの観点から、製造に係るコストを低減させるものである。
＜＜２．第１の実施の形態＞＞
図４は、本開示の固体撮像装置を製造する際に適用される、CoW(Chip on Wafer)技術とWoW技術の組み合わせにより複数のウェーハが積層された構造を説明する図である。
本開示の固体撮像装置の製造にあたっては、複数の固体撮像素子（CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device））１２０が形成されたウェーハ１０１と、メモリ回路１２１とロジック回路１２２とが再配置されたウェーハ１０２とからなる２枚のウェーハが、精密に配線の位置合わせがされた状態で積層される。尚、以降において、固体撮像素子１２０については、図中において、CMOSイメージセンサ（CMOS Image Sensor）であるものとして表記し、単に、CIS１２０とも称する。
ウェーハ１０１には、半導体プロセスにより複数の固体撮像素子１２０が形成されている。
ウェーハ１０２には、半導体プロセスによりウェーハ１０３上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数のメモリ回路１２１が再配置されている。
また、ウェーハ１０２には、半導体プロセスによりウェーハ１０４上に形成され、個片化された後、それぞれ電気的な検査がなされ、良品チップであることが確認された複数のロジック回路１２２が再配置されている。
＜図４のWoW技術により積層されたウェーハより形成される固体撮像装置の構成例＞
図４で示されるようなWoW技術により、複数のウェーハが積層された後、個片化されることにより、本開示の固体撮像装置１１１（図５）が形成される。
本開示の固体撮像装置は、例えば、図５で示されるような構成とされる。尚、図５は、上段が側面断面図であり、下段が固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２の上面からみた水平方向配置関係を示す図である。
図５の上段の固体撮像装置１１１は、図中上から、カラーフィルタおよびオンチップレンズ１３１、および固体撮像素子１２０が積層され、その下に、メモリ回路１２１およびロジック回路１２２が、同一層に左右に配置されて積層され、その下にサポート基板１３２が形成されている。すなわち、図５の上段で示されるように、図５の固体撮像装置１１１は、ウェーハ１０１により形成される固体撮像素子１２０からなる半導体素子層Ｅ１と、ウェーハ１０２上に形成されるメモリ回路１２１およびロジック回路１２２からなる半導体素子層Ｅ２とから構成される。
固体撮像素子１２０の配線１２０ａのうち、メモリ回路１２１上の配線１２０ａは、メモリ回路１２１の配線１２１ａとCuCu接続により接続された配線１３４により電気的に接続されている。
また、固体撮像素子１２０の配線１２０ａのうち、ロジック回路１２２上の配線１２０ａは、ロジック回路１２２の配線１２２ａとCuCu接続により接続された配線１３４により電気的に接続される。
メモリ回路１２１、およびロジック回路１２２が形成された半導体素子層Ｅ２における、メモリ回路１２１、およびロジック回路１２２の周辺部の空間には、酸化膜１３３が満たされた状態となっている。これにより、半導体素子層Ｅ２においては、メモリ回路１２１、およびロジック回路１２２は、酸化膜１３３に埋め込まれた状態となっている。
酸化膜１３３は、無機膜であれば耐熱性及び成膜後の反り量視点よりSiO2,SiO,SROなどのSi系酸化膜が望ましい。また、酸化膜１３３は、有機膜に置き換えることも可能である。その場合の有機膜は、高耐熱性を確保しやすいポリイミド系(PI, PBO etc.)、ポリアミド系などが好ましい。
また、固体撮像素子１２０が形成された半導体素子層Ｅ１と、メモリ回路１２１、およびロジック回路１２２が形成された半導体素子層Ｅ２との境界は、酸化膜接合により、酸化膜接合層１３５が形成されて接合されている。さらに、メモリ回路１２１、およびロジック回路１２２の半導体素子層Ｅ２と、サポート基板１３２とは、酸化膜接合により酸化膜接合層１３５が形成されて接合されている。
また、図５の下段で示されるように、上面から見て、メモリ回路１２１およびロジック回路１２２が、最上層の固体撮像素子１２０の存在する範囲内に内包するように配置されている。このような配置により、メモリ回路１２１、およびロジック回路１２２の層においては、メモリ回路１２１、およびロジック回路１２２以外の空きスペースが縮小されるので、理収を向上させることが可能となる。
図４のウェーハ１０２上においては、個々の固体撮像装置１１１が個片化されたとき、メモリ回路１２１およびロジック回路１２２が、それぞれの上面から見て固体撮像素子１２０の範囲内に配置されるように精緻に調整されて再配置される。
＜図５の固体撮像装置の製造方法＞
次に、図６乃至図９を参照して、図５の固体撮像装置１１１の製造方法について説明する。尚、図６乃至図９の側面断面図６Ａ乃至６Ｌは、固体撮像装置１１１の側面断面図を示している。
第１の工程において、図６の側面断面図６Ａで示されるように、再配置基板１５１上に、電気的な検査が行われた後、良品であることが確認されたメモリ回路１２１およびロジック回路１２２が、図５の下段で示されるようなレイアウトとなるように再配置される。再配置基板１５１上には、粘着剤１５２が塗布されており、メモリ回路１２１およびロジック回路１２２は、粘着剤１５２により再配置基板１５１上に再配置されて固定される。
第２の工程において、図６の側面断面図６Ｂで示されるように、側面断面図６Ａで示されるメモリ回路１２１およびロジック回路１２２の上面が下面となるように反転されて、酸化膜が成膜されて、平坦化されたサポート基板１６１上に酸化膜接合層１３５が形成されて、酸化膜接合される。
第３の工程において、図６の側面断面図６Ｃで示されるように、再配置基板１５１が粘着剤１５２と共にデボンドされ剥がされて、除去される。
第４の工程において、図７の側面断面図６Ｄで示されるように、メモリ回路１２１、およびロジック回路１２２の図中の上面部分のシリコン層を、デバイスの特性に影響がでない高さＡにまで薄くする。
第５の工程において、図７の側面断面図６Ｅで示されるように、絶縁膜として機能する酸化膜１３３が成膜され、再配置したメモリ回路１２１、およびロジック回路１２２からなるチップが埋め込まれる。このとき、メモリ回路１２１、およびロジック回路１２２に対応した高さで酸化膜１３３の面が平坦化される。
第６の工程において、図７の側面断面図６Ｆで示されるように、平坦化された酸化膜１３３上にサポート基板１７１が酸化膜接合により酸化膜接合層１３５が形成されて接合される。
第７の工程において、図８の側面断面図６Ｇで示されるように、サポート基板１７１が、デボンドされる、または、エッチングされることにより除去される。第１の工程から第７の工程までの処理により、メモリ回路１２１およびロジック回路１２２が、図５の下段で示されるレイアウトで再配置され、酸化膜１３３からなる絶縁膜で埋め込められ、平坦化された最上面に酸化膜接合層１３５が形成された状態のウェーハ１０２が完成した状態となる。
第８の工程において、図８の側面断面図６Ｈで示されるように、固体撮像素子１２０と電気的に接続するためのメモリ回路１２１の配線１２１ａ、およびロジック回路１２２の配線１２２ａに対して配線１３４が形成される。
第９の工程において、図８の側面断面図６Ｉで示されるように、ウェーハ１０２におけるメモリ回路１２１の配線１２１ａおよびロジック回路１２２の配線１２２ａからの配線１３４と、ウェーハ１０１における固体撮像素子（CIS）１２０の配線１２０ａからの配線１３４とが適切に対向する位置となるように位置合わせがなされる。
第１０の工程において、図９の側面断面図６Ｊで示されるように、ウェーハ１０２におけるメモリ回路１２１の配線１２１ａおよびロジック回路１２２の配線１２２ａからの配線１３４と、ウェーハ１０１における固体撮像素子１２０の配線１２０ａからの配線１３４とが、CuCu接合により接続されるようにWoWによりウェーハ１０１，１０２が貼り合わされる。この処理により、ウェーハ１０２のそれぞれのメモリ回路１２１およびロジック回路１２２が、ウェーハ１０１のそれぞれの固体撮像素子１２０に対して電気的に接続された状態となる。
第１１の工程において、図９の側面断面図６Ｋで示されるように、固体撮像素子１２０の図中上部の層であるシリコン層が薄肉化される。
第１２の工程において、図９の側面断面図６Ｌで示されるように、カラーフィルタおよびオンチップレンズ１３１が固体撮像素子１２０上に設けられて、個片化されることにより固体撮像装置１１１が完成する。
以上のような工程により、固体撮像素子１２０が形成された第１層と、メモリ回路１２１、およびロジック回路１２２が形成された第２層とからなる固体撮像装置１１１が製造される。
このような構成により、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２との回路間の接続は、WoWと同じように半導体のリソグラフィの技術で微細配線の配線密度で端子を形成したもので接続できるので接続端子数を多くでき、各配線における信号処理速度を低減させることができるので、消費電力の低減を図ることが可能となる。
また、メモリ回路１２１、およびロジック回路１２２は、良品チップだけが接続されることになるため、WoWの欠点である各ウェーハの不良が低減するため、歩留損の発生を低減させることができる。
さらに、接続するメモリ回路１２１、およびロジック回路１２２は、WoWと違い固体撮像素子１２０のチップサイズに関係なく、できるだけ小さなサイズにして、図５の下段で示されるように、それぞれが独立した島形状に配置させることができるため、接続するメモリ回路１２１、およびロジック回路１２２の理収を向上させることが可能となる。
これは、固体撮像素子１２０が、光学的な光に反応するための必要最低限の画素サイズが必要なことから、固体撮像素子１２０の製造プロセスには、必ずしも微細配線のプロセスが必要ないので、プロセスコストを低減させることができる。また、ロジック回路１２２の製造プロセスは、最先端の微細配線のプロセスを使用することで、消費電力を低減させることが可能になる。さらに、メモリ回路１２１、およびロジック回路１２２の理収を向上させることが可能となる。結果として、固体撮像装置１１１の製造に係るコストを低減させることが可能となる。
また、チップをウェーハに並べなおして接合できる構造なので、電源IC、クロックなどのアナログ回路と、ロジック回路１２２と全く異なるプロセスで構成されたものを同じウェーハ内で製作することが難しい異種プロセス、またはウェーハサイズの違いがあっても１チップに積層することが可能となる。
また、以上においては、固体撮像素子１２０に接続する回路としてメモリ回路１２１およびロジック回路１２２が用いられる例について説明してきたが、固体撮像素子１２０の制御に係る回路、および撮像された画素信号の処理に係る回路など、固体撮像素子１２０の動作に必要とされる信号処理回路であれば、メモリ回路１２１およびロジック回路１２２以外の回路であってもよい。固体撮像素子１２０の動作に必要とされる信号処理回路としては、例えば、電源回路、画像信号圧縮回路、クロック回路、および光通信変換回路などであってもよい。
＜＜３．第２の実施の形態＞＞
以上においては、固体撮像素子１２０が形成される層と、メモリ回路１２１、およびロジック回路１２２が再配置された層とが積層される２層構成からなる固体撮像装置１１１について説明してきた。
しかしながら、上述したように１つのチップに複数のチップを搭載するCoC（Chip On Chip）（１つの固体撮像素子１２０のチップ上にメモリ回路１２１およびロジック回路１２２からなる２つのチップが搭載されるCoC）においては、図１０で示されるように、平面上に並べて配置されるメモリ回路１２１およびロジック回路１２２からなる２つのチップを接続するための配線（以下、連絡配線とも称する）をサイズの大きい半導体素子（固体撮像素子１２０）の表面に形成する必要がある。
図１０は、図５で示される固体撮像装置１１１を構成する固体撮像素子（CIS）１２０、メモリ回路１２１およびロジック回路１２２のそれぞれの内部の端子や配線を、より詳細に表した固体撮像装置１１１の側面断面図である。尚、以降においては、酸化膜接合層１３５は、説明の都合上、表記から省略しているが存在している。
図１０で示されるように、固体撮像素子１２０とメモリ回路１２１との対向する接合面Ｆ１において、それぞれの配線１２０ａ，１２１ａと電気的に接続されたパッド１２０ｂ，１２１ｂが、相互にCuCu接合されている。同様に、固体撮像素子１２０とロジック回路１２２との対向する接合面Ｆ１において、それぞれの配線１２０ａ，１２２ａと電気的に接続されたパッド１２０ｂ，１２２ｂが相互にCuCu接続されている。
また、固体撮像素子１２０の各パッド１２０ｂは、配線１２０ｃを介して、各種の回路、配線１２０ａ、または他のパッド１２０ｂに接続されている。また、メモリ回路１２１のパッド１２１ｂは、配線１２１ｃを介して配線１２１ａに接続されている。さらに、ロジック回路１２２のパッド１２２ｂは、配線１２２ｃを介して配線１２２ａに接続されている。
尚、図５における配線１３４は、配線１２０ｃ、パッド１２０ｂ、１２１ｂ、および配線１２１ｃをまとめた構成となる。
また、配線１２０ａ，１２１ａ，１２２ａ、パッド１２０ｂ，１２１ｂ，１２２ｂ、配線１２０ｃ，１２１ｃ，１２２ｃのそれぞれについて、特に区別する必要がある構成については、各符号の末尾に「−」を付して別途符号が付されている。
すなわち、ロジック回路１２２のパッド１２２ｂ−１，１２２ｂ−２は、固体撮像素子１２０のパッド１２０ｂ−１，１２０ｂ−２とCuCu接合され、メモリ回路１２１のパッド１２１ｂ−２，１２１ｂ−１は、固体撮像素子１２０のパッド１２０ｂ−３，１２０ｂ−４とCuCu接合されている。
また、固体撮像素子１２０のパッド１２０ｂ−１は、配線１２０ｃ−１と接続されている。また、パッド１２０ｂ−２，１２０ｂ−３は、配線１２０ｃ−２を介して、相互に接続されている。さらに、パッド１２０ｃ−４は、配線１２０ｃ−３と接続されている。
このような構成により、固体撮像素子１２０とメモリ回路１２１とが、配線１２０ｃ−２を介して、電気的に接続されている。
メモリ回路１２１とロジック回路１２２とは、チップ面積が最大となる固体撮像素子１２０における配線１２０ｃ−２を介して接続されている。
すなわち、図１０においては、配線１２０ｃ−２が、メモリ回路１２１とロジック回路１２２との連絡配線として機能している。
ここで、図１１を参照して、連絡配線となる配線１２０ｃ−２を中心とした固体撮像素子１２０のパッド１２０ｂ−１乃至１２０ｂ−４、配線１２０ｃ−１乃至１２０ｃ−３、メモリ回路１２１の配線１２１ａ−１，１２１ａ−２、パッド１２１ｂ−１，１２１ｂ−２、および配線１２１ｃ−１，１２１ｃ−２、並びに、ロジック回路１２２の配線１２２ａ−１，１２２ａ−２、パッド１２２ｂ−１，１２２ｂ−２、および配線１２２ｃ−１，１２２ｃ−２を抜粋した構成を参照して、配線の構成について説明する。
図１１で示されるように、配線１２０ｃ−２がメモリ回路１２１、およびロジック回路１２２の連絡配線として機能する場合、メモリ回路１２１、およびロジック回路１２２は、配線（パッド）１２１ａ−２、配線１２１ｃ−２、パッド１２１ｂ−２，１２０ｂ−３、配線１２０ｃ−２、パッド１２０ｂ−２，１２２ｂ−２、配線１２２ｃ−２、および配線（パッド）１２２ａ−２を介して電気的に接続されることになる。
このような配線構成にすると、固体撮像素子１２０の製造プロセスにおいて、連絡配線を形成するための工程が増加し、工程増に応じた、歩留りロスが発生する。また、メモリ回路１２１およびロジック回路１２２は、固体撮像素子１２０の配線１２０ｃ−２を介することで、レイアウト上の規制により、信号線距離が増大する、または、集合配線にすることで消費電力が増加する。
そこで、本開示の第２の実施の形態の構成例における固体撮像装置１１１においては、図１２で示されるように、メモリ回路１２１およびロジック回路１２２間を接続する連絡配線を、メモリ回路１２１およびロジック回路１２２が形成されている半導体素子層Ｅ２内において形成し、パッド１２１ｂ，１２２ｂを相互に電気的に接続する。
すなわち、図１２の固体撮像装置１１１において、図１０の固体撮像装置１１１と異なる点は、半導体素子層Ｅ２の構成が異なる点である。
ただし、図１２の固体撮像素子１２０のパッド１２０ｂ−１１乃至１２０ｂ−１４、および配線１２０ｃ−１１，１２０ｃ−１４は、それぞれ図１０の固体撮像素子１２０のパッド１２０ｂ−１乃至１２０ｂ−４、および配線１２０ｃ−１，１２０ｃ−３に対応する構成である。
また、図１２のメモリ回路１２１の配線１２１ａ−１１，１２１ａ−１２、パッド１２１ｂ−１１，１２１ｂ−１２、および配線１２１ｃ−１１，１２１ｃ−１２は、それぞれ図１０のメモリ回路１２１の配線１２１ａ−１，１２１ａ−２、パッド１２１ｂ−１，１２１ｂ−２、および配線１２１ｃ−１，１２１ｃ−２に対応する。
さらに、図１２のロジック回路１２２の配線１２２ａ−１１，１２２ａ−１２、パッド１２２ｂ−１１，１２２ｂ−１２、および配線１２２ｃ−１１，１２２ｃ−１２は、それぞれ図１０のロジック回路１２２の配線１２２ａ−１，１２２ａ−２、パッド１２２ｂ−１，１２２ｂ−２、および配線１２２ｃ−１，１２２ｃ−２に対応する。
すなわち、図１２の半導体素子層Ｅ２においては、メモリ回路１２１およびロジック回路１２２と、パッド１２１ｂ，１２２ｂとの間に配線層が形成されており、配線１２１ｃ，１２２ｃが拡張された配線１２１ｃ’−１，１２２ｃ’−１が形成されている。
さらに、配線１２１ｃ’−１，１２２ｃ’−１が形成される同一の配線層には、メモリ回路１２１の配線１２１ｃ−１２と、ロジック回路１２２の配線１２２ｃ−１２とを接続する連絡配線Ｔが形成されている。
また、図１３で示されるように、メモリ回路１２１およびロジック回路１２２を、固体撮像素子１２０の配線１２０ｃを介さずに、連絡配線Ｔにより直接電気的に接続することが可能になる。
すなわち、図１３の点線の範囲Ｚ１で示されるように、固体撮像素子１２０には、連絡配線を形成したり、連絡配線を形成するためのその他の配線を集合する必要がなくなるので、固体撮像素子１２０の工程増を抑制することが可能となり、歩留りを向上させることが可能となる。
また、配線経路の距離の増大を抑制することができるので、消費電力の増大を抑制することが可能となる。
さらに、メモリ回路１２１およびロジック回路１２２の合計面積は、固体撮像素子１２０よりも小さいため、その空地を利用することで、例えば、図１２で示されるように、１２１ｃ’−１，１２２ｃ’−１の配線ピッチを固体撮像素子１２０の面積分まで広げることが可能となる。
これにより、図１３の点線の範囲Ｚ２における配線ピッチが広がることで、欠陥の影響が小さくなるので歩留りを向上することが可能になると共に、消費電力を低減させることが可能となる。
＜図１２の固体撮像装置の製造方法＞
次に、図１４のフローチャートと図１５乃至図２２の側面断面図を参照して、図１２の固体撮像装置１１１の製造方法について説明する。
まず、ロジック回路１２２の製造方法について説明する。
ステップＳ１１の工程（Logic_FEOL）において、例えば、図４のウェーハ１０４において、FEOL（Front-End-Of-Line：基板工程）により、個々のロジック回路１２２の基板上に配線パターンが形成される。
ステップＳ１２の工程（Logic_BEOL）において、BEOL（Back-End-Of-Line：配線工程）により、ロジック回路１２２の基板上の配線パターンに沿って、ALやCuなどからなる金属により配線が形成される。
ステップＳ１３の工程（Logic_検査（KGD））において、図１５の側面断面図１５Ａで示されるように、測定端子Ｃを用いて、ロジック回路１２２の配線（パッド）１２２ｃの検査を行い、検査結果に基づいて、良品となるロジック回路１２２が選別される。
ステップＳ１４の工程（Pad埋め込み）において、図１５の側面断面図１５Ｂで示されるように、ロジック回路１２２の配線（パッド）１２２ｃがプラズマCVD（Chemical Vapor Deposition）によりSi酸化膜１２２Ｌで埋め込まれる。
ステップＳ１５の工程（埋め込み平坦化）において、図１５の側面断面図１５Ｃで示されるように、ロジック回路１２２のSi酸化膜１２２Ｌからなる埋め込み段差ＬＤ（側面断面図１５Ｂ参照）がCMP（Chemical Mechanical Polishing）により研磨して平坦化される。
ステップＳ１６の工程（Logic_Dicing）において、ウェーハ１０４におけるロジック回路１２２が、ダイシングにより個片化されて、良品が抽出される。
以上のように、ステップＳ１１乃至Ｓ１６の工程によりロジック回路１２２が製造される。
次に、メモリ回路１２１の製造方法について説明する。
ステップＳ２１の工程（Memory_FEOL）において、例えば、図４のウェーハ１０３において、FEOL（Front-End-Of-Line：基板工程）により、個々のメモリ回路１２１の基板上に配線パターンが形成される。
ステップＳ２２の工程（Memory_BEOL）において、BEOL（Back-End-Of-Line：配線工程）により、メモリ回路１２１の基板上の配線パターンに沿って、ALやCuなどからなる金属により配線が形成される。
ステップＳ２３の工程（Memory_検査（KGD:Known Good Die））において、図１６の側面断面図１６Ａで示されるように、測定端子Ｃを用いて、メモリ回路１２１の配線（パッド）１２１ｃの検査を行い、検査結果に基づいて、良品となるメモリ回路１２１が選別される。
ステップＳ２４の工程（Pad埋め込み）において、図１６の側面断面図１６Ｂで示されるように、メモリ回路１２１の配線（パッド）１２１ｃがプラズマCVD（Chemical Vapor Deposition）によりSi酸化膜１２１Ｍで埋め込まれる。
ステップＳ２５の工程（埋め込み平坦化）において、図１６の側面断面図１６Ｃで示されるように、メモリ回路１２１のSi酸化膜１２１Ｍからなる埋め込み段差ＭＤ（側面断面図１６Ｂ参照）がCMP（Chemical Mechanical Polishing）により研磨して平坦化される。
ステップＳ２６の工程（Memory_Dicing）において、ウェーハ１０３におけるロジック回路１２２が、ダイシングにより個片化されて、良品が抽出される。
以上のように、ステップＳ２１乃至Ｓ２６の工程によりメモリ回路１２１が製造される。
次に、製造されたメモリ回路１２１とロジック回路１２２を再配置基板１５１に再配置する処理について説明する。
ステップＳ３１の工程（Memory_die CoW）において、図１７の側面断面図１７Ａで示されるように、再配置基板１５１に接合用Si酸化膜がCVD法で形成されて、配線（パッド）１２１ｃが設けられた面が当接するように（Face down）、メモリ回路１２１が仮接続される。仮接続の接続方法は、プラズマ接合などの酸化膜接合などである。
また、仮接続は、プラズマ接合などの酸化膜接合以外の方法でもよく、例えば、市販されている仮接合テープなどを用いても良い。尚、再配置基板１５１側に、CoW事のアライメントマークを予め形成しておくことで、接続品質を向上させることが可能となる。
ステップＳ３２の工程（Logic_die CoW）において、図１７の側面断面図１７Ｂで示されるように、再配置基板１５１に配線（パッド）１２２ｃが設けられた面が当接するように（Face down）、ロジック回路１２２が仮接続される。
ステップＳ３３の工程（Die埋め込み）において、図１７の側面断面図１７Ｃで示されるように、メモリ回路１２１、およびロジック回路１２２のそれぞれの間の隙間が、プラズマCVD法により酸化膜１３３で（一部）埋められて、個片化されたメモリ回路１２１、およびロジック回路１２２を再配置基板１５１に固定させる。
ステップＳ３４の工程（Die薄肉化）において、図１８の側面断面図１８Ａで示されるように、個片化されたメモリ回路１２１、およびロジック回路１２２のSi基板を薄肉化する。より具体的には、グラインダにより、高速で研削が行われて、表面品質改善の為CMPが行われる。
ステップＳ３５の工程（Dei埋め込み）において、図１８の側面断面図１８Ｂで示されるように、薄肉化されたメモリ回路１２１、およびロジック回路１２２の隙間を埋める目的で、再度プラズマCVD法などで、段差を埋め込むまで酸化膜１３３が形成される。
ステップＳ３６の工程（埋め込み面CMP）において、図１８の側面断面図１８Ｃで示されるように、メモリ回路１２１、およびロジック回路１２２の表面に形成される段差ＫＤがCMP法で平坦化される。この時、メモリ回路１２１、およびロジック回路１２２のSi膜厚は1um乃至10um程度の厚さに収まる様に仕上げが行われる。
ここまでの処理により、再配置基板１５１上にメモリ回路１２１、およびロジック回路１２２が再配置されて、酸化膜１３３により埋め込まれた状態とされる。
次に、再配置基板１５１上に再配置されたメモリ回路１２１、およびロジック回路１２２をサポート基板１３２上に形成する工程について説明する。
ステップＳ４１の工程（永久接合WoW）において、図１９の側面断面図１９Ａで示されるように、再配置基板１５１上に再配置されたメモリ回路１２１、およびロジック回路１２２上に、Si酸化膜が形成されたサポート基板１３２がプラズマ接合により永久接合される。
ステップＳ４２の工程（再配置基板デボンド）において、図１９の側面断面図１９Ｂで示されるように、再配置基板１５１がデボンドされて剥離される。
ステップＳ４３の工程（連絡配線形成）において、図２０の側面断面図２０Ｂで示されるように、酸化膜１３３が、さらに、積み増される。そして、図２０の側面断面図２０Ｃで示されるように、メモリ回路１２１とロジック回路１２２とを接続する連絡配線Ｔが形成される。
ステップＳ４４の工程（Cu-Cu接続配線（等）形成）において、図２０の側面断面図２０Ｃで示されるように、固体撮像素子１２０と電気的に接続するためのパッド１２１ｂ，１２２ｂが形成される。
尚、連絡配線Ｔについては、図２１で示されるように、連絡配線Ｔ１乃至Ｔ５で示されるように、パッド１２１ｂ，１２２ｂのピッチに合わせて、複数本数構成するようにしてもよい。また、連絡配線Ｔ３乃至Ｔ５で示されるように、メモリ回路１２１とロジック回路１２２の配置領域を超えた範囲に形成されるようにしてもよい。
さらに、パッド１２１ｂ，１２２ｂは、この後積層される固体撮像素子１２０の領域内のグリッド上に形成されるようにしてもよい。また、連絡配線は、連絡配線Ｔ６で示されるように、メモリ回路１２１とロジック回路１２２以外の他の回路等に接続されるようにして、メモリ回路１２１、または、ロジック回路１２２が、それぞれ他の回路と接続されるようにしてもよい。
尚、図２１は、上段がサポート基板１３２の上面図であり、下段が側面図である。また、図２１の上面図における点線の範囲が、固体撮像素子１２０が積層される範囲である。
以上の工程により、メモリ回路１２１とロジック回路１２２とが再配置されたウェーハが形成された後、メモリ回路１２１とロジック回路１２２とが連絡配線Ｔにより接続され、さらに、固体撮像素子１２０と接続するためのパッド１２１ｂ，１２２ｂが形成される。
次に、固体撮像素子１２０の製造について説明する。
ステップＳ５１の工程（CIS_FEOL）において、例えば、図４のウェーハ１０１において、FEOL（Front-End-Of-Line：基板工程）により、個々の固体撮像素子１２０の基板上に配線パターンが形成される。
ステップＳ５２の工程（Logic_BEOL）において、BEOL（Back-End-Of-Line：配線工程）により、固体撮像素子１２０の基板上の配線パターンに沿って、ALやCuなどからなる金属により配線が形成される。
ステップＳ５３の工程（埋め込み平坦化）において、図示は省略するが、固体撮像素子１２０のパッド１２０ｂがプラズマCVD（Chemical Vapor Deposition）によりSi酸化膜で埋め込まれ、Si酸化膜からなる埋め込み段差がCMP（Chemical Mechanical Polishing）により研磨して平坦化される。
ステップＳ５４の工程（Cu-Cu接続配線（等）形成）において、図２２の側面断面図２２Ａで示されるように、固体撮像素子１２０と電気的に接続するためのパッド１２０ｂが形成されて、固体撮像素子１２０のウェーハ１０１が完成する。
以上のように、ステップＳ５１乃至Ｓ５４の工程により固体撮像素子１２０が製造される。
次に、メモリ回路１２１とロジック回路１２２とが再配置され、相互の連絡配線Ｔが形成されたウェーハ１０２と、固体撮像素子１２０のウェーハ１０１を接合して、固体撮像装置１１１を製造する工程について説明する。
ステップＳ６１の工程（永久（Cu-Cu接合WoW））において、図２２の側面断面図２２Ｂで示されるように、固体撮像素子１２０のパッド１２０ｂと、メモリ回路のパッド１２１ｂ、およびロジック回路１２２のパッド１２２ｂとがCuCu接合（直接接合）される。
ステップＳ６２の工程（裏面CIS工程）において、図２２の側面断面図２２Ｃで示されるように、固体撮像素子１２０を薄肉化し、保護膜が形成された後、図２２の側面断面図２２Ｄで示されるように、カラーフィルタおよびオンチップレンズ１３１が形成される。
以上の一連の工程により、メモリ回路１２１およびロジック回路１２２の連絡配線が固体撮像素子１２０を介すことなく形成された図１２の固体撮像装置１１１が製造される。
結果として、固体撮像素子１２０を介した連絡配線を形成する必要がなくなるので、固体撮像素子１２０の製造における、工程増を抑制することが可能となり、歩留まりを向上させることが可能になる。
また、配線の引き回しの自由度が向上するので、配線長を短くすることや、配線を増やすことが可能となり、電源の安定化や低消費電力化が可能になる。
さらに、ホットキャリア対策用の遮光膜の形成自由度が改善する。
また、固体撮像素子１２０の面積以上の範囲に連絡配線を引き回すことが可能となるので、配線ピッチを拡大することが可能となり、歩留りの低下を抑制することが可能となる。
さらに、配線を集約する必要がなくなり配線密度が低減することにより、電気抵抗を低減させることができるので、消費電力の低減を図ることが可能となる。
＜＜４．第２の実施の形態の応用例＞＞
以上においては、メモリ回路１２１およびロジック回路１２２の連絡配線Ｔが、半導体素子層Ｅ２内における固体撮像素子１２０との境界側に形成される例について説明してきたが、メモリ回路１２１およびロジック回路１２２を接合することができれば他の範囲であってもよい。
例えば、連絡配線は、半導体素子層Ｅ２内におけるサポート基板１３２との境界側に設けられるようにしてもよい。
図２３においては、半導体素子層Ｅ２内におけるサポート基板１３２との境界側に連絡配線Ｔ’が形成された固体撮像装置１１１が示されている。
図２３の固体撮像装置１１１の場合においても、連絡配線Ｔが形成された図１２の固体撮像装置１１１における効果と同様の効果を得ることが可能となる。
尚、図２３の固体撮像装置１１１については、連絡配線Ｔ’がメモリ回路１２１およびロジック回路１２２のサポート基板１３２との境界側に形成される以外は、図１２の固体撮像装置１１１と同様であるので、製造方法についての説明は省略する。
＜＜５．第３の実施の形態＞＞
以上においては、固体撮像素子１２０と、メモリ回路１２１およびロジック回路１２２との接続は、接合面Ｆ２において接続されるパッド１２０ｂとパッド１２１ｂ，１２２ｂとのCuCu接合がなされた配線間で行われていた。
しかしながら、固体撮像素子１２０と、メモリ回路１２１およびロジック回路１２２とは、電気的に接続されればよいので、その他の方法で接続されるようにしてもよい。
固体撮像素子１２０と、メモリ回路１２１およびロジック回路１２２との電気的な接続は、例えば、貫通電極ＴＣＶ（Through Chip Via）を介するようにしてもよい。
すなわち、図２４の固体撮像装置１１１においては、固体撮像素子１２０と、メモリ回路１２１とが、貫通電極ＴＣＶ１で接続されており、固体撮像素子１２０と、ロジック回路１２２とが貫通電極ＴＣＶ２で接続されている。貫通電極ＴＣＶ１，ＴＣＶ２は、Cuから構成され、その表面に絶縁膜が形成される。
より詳細には、メモリ回路１２１には、貫通電極ＴＣＶ１と接続されるパッド１２１ｂが設けられ、ロジック回路１２２には、貫通電極ＴＣＶ２と接続されるパッド１２２ｂが設けられている。
また、メモリ回路１２１のパッド１２１ｂ、およびロジック回路１２２のパッド１２２ｂは、連絡配線Ｔが形成されるときに形成される。
このような構成にすることで、固体撮像素子１２０におけるパッド１２０ｂ、メモリ回路１２１のパッド１２１ｂ、およびロジック回路１２２のパッド１２２ｂを形成する工程を省略することができるので、歩留まりを低減させることが可能となる。
また、固体撮像素子１２０におけるパッド１２０ｂ、メモリ回路１２１のパッド１２１ｂ、およびロジック回路１２２のパッド１２２ｂを設ける空間に配線することができるので、配線による抵抗を低減し、消費電力を低減させることが可能となる。
＜図２４の固体撮像装置の製造方法＞
次に、図２５のフローチャートを参照して、図２４の固体撮像装置１１１の製造方法について説明する。
尚、図２５のフローチャートにおいては、図１４のフローチャートにおけるメモリ回路１２１、ロジック回路１２２、および再配置基板１５１に対する製造工程については、同様であるので省略している。
また、図２５のステップＳ７１，Ｓ７２，Ｓ８１乃至Ｓ８３，Ｓ９１，Ｓ９３のそれぞれの工程については、図１４を参照して説明したステップＳ４１、Ｓ４２，Ｓ５１乃至Ｓ５３、Ｓ６１，Ｓ６２の工程と同様であるので、その説明は省略する。
すなわち、図２５のフローチャートにおいては、ステップＳ７３の工程（連絡配線（等）形成）において、連絡配線Ｔが形成される。この際、貫通電極ＴＣＶ１，ＴＣＶ２との接続用のメモリ回路１２１のパッド１２１ｂ、およびロジック回路１２２のパッド１２２ｂが、貫通電極ＴＣＶ１，ＴＣＶ２と対応する位置に形成される。
そして、ステップＳ９２の工程（上下die接続（TCV））において、固体撮像素子１２０のSi基板において、図２４の貫通電極ＴＣＶ１，ＴＣＶ２の位置に貫通孔が形成された後、Cuが充填されて電極として形成される。
このような工程により、図２４の固体撮像装置１１１が製造される。
また、固体撮像素子１２０におけるパッド１２０ｂ、メモリ回路１２１のパッド１２１ｂ、およびロジック回路１２２のパッド１２２ｂを設ける空間に配線することができるので、配線による抵抗を低減し、消費電力を低減させることが可能となる。
＜＜６．第４の実施の形態＞＞
以上においては、メモリ回路１２１とロジック回路１２２の配線層側と、固体撮像素子１２０の配線層側とが対向した状態で接合面Ｆ２が形成される例について説明してきたが、メモリ回路１２１とロジック回路１２２の配線層とは反対面（Si基板側の面）に貫通電極を形成して固体撮像素子１２０と接合するようにしてもよい。
図２６は、メモリ回路１２１とロジック回路１２２の配線層とは反対面に貫通電極ＴＳＶ（Through Silicon Via）を形成して固体撮像素子１２０と接合するようにした固体撮像装置１１１が示されている。
すなわち、図２６の固体撮像装置１１１において、図１２の固体撮像装置１１１と異なる点は、メモリ回路１２１およびロジック回路１２２が、図中の上下が反転された構成とされており、いずれも裏面側（図２６の上面となるSi基板側）に貫通電極１２１ｄ，１２２ｄが形成され、貫通電極（TSV）を介して配線１２１ｃ’，１２２ｃ’がパッド１２１ｂ，１２２ｂに接続されている。
このような構成により、第１の実施の形態における固体撮像装置１１１と同様の効果を奏することが可能となる。
＜図２６の固体撮像装置の製造方法＞
次に、図２７のフローチャートと図２８乃至図３２の側面断面図を参照して、図２６の固体撮像装置１１１の製造方法について説明する。
尚、図２７のフローチャートにおいては、メモリ回路１２１およびロジック回路１２２の製造工程は、図１４のフローチャートにおけるステップＳ１１乃至Ｓ１６およびステップＳ２１乃至Ｓ２６と同様であるので、その説明は省略する。
また、固体撮像素子１２０の製造工程であるステップＳ１１１乃至Ｓ１１４の工程は、図１４のステップＳ５１乃至Ｓ５４の工程と同様であるので、その説明は省略する。
さらに、後述するように再配置基板１５１は使用しないため、再配置基板１５１における工程は存在しない。
すなわち、ステップＳ１０１の工程（Memory_die CoW）において、図２８の側面断面図２８Ａで示されるように、サポート基板１３２に接合用Si酸化膜がCVD法で形成されて、配線（パッド）１２１ｃが設けられた面が当接するように（Face down）、メモリ回路１２１が接続される。接続方法は、プラズマ接合などの酸化膜接合などである。
また、接続は、プラズマ接合などの酸化膜接合以外の方法でもよく、例えば、市販されている仮接合テープなどを用いても良い。尚、再配置基板１５１側に、CoW事のアライメントマークを予め形成しておくことで、接続品質を向上させることが可能となる。
ステップＳ１０２の工程（Logic_die CoW）において、図２８の側面断面図２８Ｂで示されるように、サポート基板１３２に配線１２２ｃが設けられた面が当接するように（Face down）、ロジック回路１２２が接続される。
ステップＳ１０３の工程（Die薄肉化）において、図２８の側面断面図２８Ｃで示されるように、メモリ回路１２１、およびロジック回路１２２のそれぞれの間の隙間が、プラズマCVD法により酸化膜１３３で（一部）埋められて、個片化されたメモリ回路１２１、およびロジック回路１２２をサポート基板１３２に固定させる。
さらに、図２９の側面断面図２９Ａで示されるように、個片化されたメモリ回路１２１、およびロジック回路１２２のSi基板を薄肉化する。より具体的には、グラインダにより、高速で研削が行われて、表面品質改善の為CMPが行われる。
ステップＳ１０４の工程（Dei埋め込み）において、図２９の側面断面図２９Ｂで示されるように、薄肉化されたメモリ回路１２１、およびロジック回路１２２の隙間を埋める目的で、再度プラズマCVD法などで、段差を埋め込むまで酸化膜１３３が形成される。
さらに、図２９の側面断面図２９Ｃで示されるように、メモリ回路１２１、およびロジック回路１２２の表面に形成される段差ＫＤがCMP法で平坦化される。この時、メモリ回路１２１、およびロジック回路１２２のSi膜厚は1um乃至10um程度の厚さに収まる様に仕上げが行われる。
ここまでの処理により、サポート基板１３２上にメモリ回路１２１、およびロジック回路１２２が再配置されて、酸化膜１３３により埋め込まれた状態とされる。
ステップＳ１０５の工程（再配線＆pad形成）において、CMP後のメモリ回路１２１、およびロジック回路１２２のSi膜を絶縁する目的で100nm乃至1500nm程度になる様にプラズマSiO2が形成される。
続いて、図３０の側面断面図３０Ａで示されるように、メモリ回路１２１、およびロジック回路１２２を接続する配線に相当する溝部１２１ｅ，１２２ｅ，Ｔｅがレジストパターニングと、酸化膜ドライエッチング法により形成される。
この時、溝部１２１ｅ，１２２ｅ，Ｔｅは、メモリ回路１２１、およびロジック回路１２２のSiに到達しない深さに形成される。
さらに、図３０の側面断面図３０Ａで示されるように、上記に形成した溝部１２１ｅ，１２２ｅの領域からメモリ回路１２１、およびロジック回路１２２のSiを貫通する様に多層配線層の最下層の銅配線に達する直前の深さまで開口、あるいは、最上層にあるAlパッドに達する直前の深さまで開口し、貫通孔１２１ｆ，１２２ｆが形成される。貫通孔１２１ｆ，１２２ｆの径は、例えば、1um乃至5um程度である。
また、上記加工により露出したSiの側壁をSiO2からなる絶縁膜を形成した後、エッチバックすることで、貫通孔１２１ｆ，１２２ｆの底部の保護膜として形成したSiO2を除去すると共に、メモリ回路１２１、およびロジック回路１２２の配線層を露出させる。
そして、図３０の側面断面図３０Ｂで示されるように、バリアメタルを形成後、貫通孔１２１ｆ，１２２ｆにCuなどの金属が埋め込まれ、CMP（Chemical Mechanical Polishing）法で表面が研磨され、溝部１２１ｅ，１２２ｅ，Ｔｅと貫通孔１２１ｆ，１２２ｆの導電材料のみを残存させる。
これにより、絶縁スペーサ層内の領域では、メモリ回路１２１、およびロジック回路１２２間を接続する連絡配線Ｔと、メモリ回路１２１、およびロジック回路１２２の貫通電極１２１ｄ，１２２ｄからの引き出し配線１２１ｃ’，１２２ｃ’が形成される。
さらに、図３０の側面断面図３０Ｃで示されるように、固体撮像素子１２０とCuCu（ハイブリッド）接合させるためのパッド１２１ｂ，１２２ｂが形成される。
尚、連絡配線Ｔについては、図３１の連絡配線Ｔ１乃至Ｔ５で示されるように、パッド１２１ｂ，１２２ｂのピッチに合わせて、複数本数構成するようにしてもよい。また、連絡配線Ｔ３乃至Ｔ５で示されるように、固体撮像素子１２０の配置領域内であって、メモリ回路１２１とロジック回路１２２の配置領域を超えた範囲に形成されるようにしてもよい。
さらに、パッド１２１ｂ，１２２ｂは、この後積層される固体撮像素子１２０の領域内のグリッド上に形成されるようにしてもよい。また、連絡配線は、連絡配線Ｔ６で示されるように、メモリ回路１２１とロジック回路１２２以外の他の回路等に接続されるようにして、メモリ回路１２１、または、ロジック回路１２２が、それぞれ他の回路と接続されるようにしてもよい。
尚、図３１は、上段がサポート基板１３２の上面図であり、下段が側面図である。また、図３１の上面図における点線の範囲が、固体撮像素子１２０が積層される範囲である。
以上の工程により、メモリ回路１２１とロジック回路１２２とが再配置されたウェーハが形成された後、メモリ回路１２１とロジック回路１２２とが連絡配線Ｔにより接続され、さらに、固体撮像素子１２０と接続するためのパッド１２１ｂ，１２２ｂが形成される。
また、ステップＳ１１１乃至ステップＳ１１４の工程（Cu-Cu接続配線（等）形成）において、図３２の側面断面図３２Ａで示されるように、メモリ回路１２１、およびロジック回路１２２のパッド１２１ｂ，１２２ｂと電気的に接続するためのパッド１２０ｂが形成されて、固体撮像素子１２０のウェーハ１０１が完成する。
そして、ステップＳ１１５の工程（永久（Cu-Cu接合WoW））において、図３２の側面断面図３２Ｂで示されるように、固体撮像素子１２０のパッド１２０ｂと、メモリ回路のパッド１２１ｂ、およびロジック回路１２２のパッド１２２ｂとがCuCu接合（直接接合）される。
ステップＳ１１６の工程（裏面CIS工程）において、図３２の側面断面図３２Ｃで示されるように、固体撮像素子１２０を薄肉化し、保護膜を形成した後、図３２の側面断面図３２Ｄで示されるように、カラーフィルタおよびオンチップレンズ１３０が形成される。
以上の一連の工程により、メモリ回路１２１およびロジック回路１２２の連絡配線が固体撮像素子１２０を介すことなく形成された図１２の固体撮像装置１１１が製造される。
結果として、固体撮像素子１２０を介した連絡配線を形成する必要がなくなるので、固体撮像素子１２０の製造における、工程増を抑制することが可能となり、歩留まりの発生を低減させることが可能になる。
また、配線の引き回しの自由度が向上するので、配線長を短くすることや、配線を増やすことが可能となり、電源の安定化や低消費電力化が可能になる。
さらに、ホットキャリア対策用の遮光膜の形成自由度が改善する。
また、固体撮像素子１２０の面積以上の範囲に連絡配線を引き回すことが可能となるので、配線ピッチを拡大することが可能となり、歩留りの低下を抑制することが可能となる。
さらに、配線を集約する必要がなくなり配線密度が低減することにより、電気抵抗を低減させることができるので、消費電力の低減を図ることが可能となる。
＜＜７．第５の実施の形態＞＞
以上においては、メモリ回路１２１とロジック回路１２２と、固体撮像素子１２０とのそれぞれに配線層が形成され、それぞれが対向した状態で接合面Ｆ２が形成される例について説明してきたが、さらに、サポート基板１３２上にも配線層を形成して、サポート基板１３２上の配線層に、メモリ回路１２１とロジック回路１２２との連絡配線を形成するようにしてもよい。
図３３は、サポート基板１３２上にも配線層が形成され、サポート基板１３２上の配線層を介して、メモリ回路１２１とロジック回路１２２との連絡配線が形成されるようにした固体撮像装置１１１の構成例を示している。
すなわち、図３３の固体撮像装置１１１において、図２６の固体撮像装置１１１と異なる構成は、固体撮像素子１２０と、メモリ回路１２１およびロジック回路１２２とが、接合面Ｆ４−１で電気的に接続されると共に、メモリ回路１２１およびロジック回路１２２と、サポート基板とが、接合面Ｆ４−２で電気的に接続されている点である。
メモリ回路１２１およびロジック回路１２２には、サポート基板１３２と対向する面に、サポート基板１３２の配線層を形成するパッド１３２ｂと対応する位置に、パッド１２１ｂ’および１２２ｂ’が形成されている。
また、サポート基板１３２には、メモリ回路１２１およびロジック回路１２２と対向する位置にパッド１３２ｂが形成されると共に、さらに、図３３中の下部に配線１３２ａ、およびメモリ回路１２１とロジック回路１２２との連絡配線Ｔ’’が形成されている。
配線１３２ａは、電気的な接続にも使用することができるが、アライメントマークとして使用することで位置決めに利用することもできる。
サポート基板１３２のパッド１３２ｂと、メモリ回路１２１のパッド１２１ｂ’、およびロジック回路１２２のパッド１２２ｂ’とは、CuCu接続される。
図３３の固体撮像装置１１１においては、メモリ回路１２１およびロジック回路１２２の連絡配線は、連絡配線Ｔ，Ｔ’’の２本で構成される例が示されているが、いずれか一方だけを設けるようにしてもよい。
以上のような構成により、固体撮像素子１２０を介した連絡配線を形成する必要がなくなるので、工程増を抑制すると共に、固体撮像素子１２０内における配線を集約する必要がなくなり、配線密度が低減するので、歩留まりの発生を低減させることが可能になる。また、同様の理由で、電気抵抗を低減させることができるので、消費電力の低減を図ることが可能となる。
＜図３３の固体撮像装置の製造方法＞
次に、図３４のフローチャートと図３５乃至図３８の側面断面図を参照して、図３３の固体撮像装置１１１の製造方法について説明する。
尚、図３４のフローチャートにおいては、メモリ回路１２１およびロジック回路１２２の製造工程は、ステップＳ１２６，Ｓ１３６の工程を除き、図１４のフローチャートにおけるステップＳ１１乃至Ｓ１６およびステップＳ２１乃至Ｓ２６と同様であるので、その説明は省略する。
また、サポート基板１３２に対する工程である、ステップＳ１４２乃至Ｓ１４７の工程は、図２７のステップＳ１０１乃至Ｓ１０６の工程と同様であるので、その説明は省略する。
さらに、固体撮像素子１２０の製造工程であるステップＳ１５１乃至Ｓ１５４の工程は、図１４のステップＳ５１乃至Ｓ５４の工程と同様であるので、その説明は省略する。
すなわち、ステップＳ１２６の工程（Cu-Cu接続pad形成）において、図３５の側面断面図３５Ａで示されるように、ウェーハ１０４上に製造されたロジック回路１２２に対して、図３５の側面断面図３５Ｂで示されるようにサポート基板１３２のパッド１３２ｂとCuCu接合するためのパッド１２２ｂ’が形成される。
また、パッド１２２ｂ’は、図２７のフローチャートを参照して説明したステップＳ１０６の工程において、図２６の固体撮像装置１１１における貫通電極１２２ｄ、配線１２２ｃ’、およびパッド１２２ｂ’を形成する場合と同様の手法で形成される。パッド１２１ｂ’が形成された後は、ウェーハ１０４上のロジック回路１２２がダイシングされて、良品が抽出される。
尚、ステップＳ１３６において、メモリ回路１２１においても同様の手法で、パッド１２１ｂ’が形成されて、ダイシングされて、良品が抽出される。
また、ステップＳ１４１の工程（連絡配線（等）形成）において、図３６で示されるように、サポート基板１３２上に、配線１３２ａ、連絡配線Ｔ’’、およびパッド１３２ｂが形成される。
より詳細には、デバイス構造を持たない、サポート基板（ベアSi）１３２に熱酸化膜あるいはLP-SiNなどが形成されて、Siと絶縁が行われる。
続いて、プラズマSiO2が100nm乃至1500nm程度形成され、メモリ回路１２１およびロジック回路１２２のパッド１２１ｂ’，１２２ｂ’のレイアウトに合わせて、線ピッチ幅0.5um乃至5umのチップ間接続用の配線パターンがレジストパターン形成され、ドライエッチングにより深さ100nm乃至1000nmの溝部が形成される。
この溝部に対して、TaやTi系のバリアメタルが形成された後、電解めっき法で銅が埋め込まれ、フィールド部分の余剰な銅がCMP法で除去されることで、チップ間接続と、各チップからの配線１３２ａが形成される。
続いて、貫通電極１２２ｄ、配線１２２ｃ’、およびパッド１２２ｂを形成する場合と同様の手法で、CuCu接続用のパッド１３２ｂが形成される。
尚、この時、チップ接続用のアライメントマークが、配線１３２ａが用いられて同時形成されることで、サポート基板１３２に連絡配線Ｔ’’を形成する際のアライメント精度を高くすることができる。
ステップＳ１４２，Ｓ１４３の工程（Memory_die CoW，Logic_die CoW）において、図３７の側面断面図３７Ａで示されるように、連絡配線Ｔ’’、パッド１３２ｂ、および、アライメントマークとしての配線１３２ａを形成したサポート基板１３２上に、メモリ回路１２１およびロジック回路１２２のパッド１２１ｂ’，１２２ｂ’がパッド１３２ｂと対応する位置となるようにCuCu接合（直接接合）されて電気的に接続される。
ステップＳ１４４の工程（Die薄肉化）において、メモリ回路１２１、およびロジック回路１２２のそれぞれの間の隙間が、プラズマCVD法により酸化膜１３３で（一部）埋められて、個片化されたメモリ回路１２１、およびロジック回路１２２をサポート基板１３２に固定させる。
さらに、個片化されたメモリ回路１２１、およびロジック回路１２２のSi基板を薄肉化する。より具体的には、グラインダにより、高速で研削が行われて、表面品質改善の為CMPが行われる。
ステップＳ１４５の工程（Dei埋め込み）において、図３７の側面断面図３７Ｂで示されるように、薄肉化されたメモリ回路１２１、およびロジック回路１２２の隙間を埋める目的で、再度プラズマCVD法などで、段差を埋め込むまで酸化膜１３３が形成される。
さらに、メモリ回路１２１、およびロジック回路１２２の表面に形成される段差がCMP法で平坦化される。この時、メモリ回路１２１、およびロジック回路１２２のSi膜厚は1um乃至10um程度の厚さに収まる様に仕上げが行われる。
ステップＳ１４６の工程（TSV形成）において、CMP後のメモリ回路１２１、およびロジック回路１２２のSi膜を絶縁する目的で100nm乃至1500nm程度になる様にプラズマSiO2が形成される。
続いて、図３７の側面断面図３７Ｃで示されるように、メモリ回路１２１、およびロジック回路１２２を接続する配線に相当する溝部１２１ｅ，１２２ｅ，Ｔｅをレジストパターニングと、酸化膜ドライエッチング法により形成する。
この時、溝部１２１ｅ，１２２ｅ，Ｔｅは、メモリ回路１２１、およびロジック回路１２２のSiに到達しない深さに形成される。
さらに、続いて、上記に形成した溝部１２１ｅ，１２２ｅの領域からメモリ回路１２１、およびロジック回路１２２のSiを貫通する様に多層配線層の最下層の銅配線に達する直前の深さまで開口、あるいは、最上層にあるAlパッドに達する直前の深さまで開口し、貫通孔１２１ｆ，１２２ｆが形成される。貫通孔１２１ｆ，１２２ｆの径は、例えば、1um乃至5um程度である。
ステップＳ１４７の工程（再配線＆pad形成）において、図３７の側面断面図３７Ｄで示されるように、上記加工により露出したSiの側壁をSiO2からなる絶縁膜を形成した後、エッチバックすることで、貫通孔１２１ｆ，１２２ｆの底部の保護膜として形成したSiO2を除去すると共に、メモリ回路１２１、およびロジック回路１２２の配線層を露出させる。
そして、バリアメタルを形成後、貫通孔１２１ｆ，１２２ｆにCuなどの金属が埋め込まれ、CMP（Chemical Mechanical Polishing）法で表面が研磨され、溝部１２１ｅ，１２２ｅ，Ｔｅと貫通孔１２１ｆ，１２２ｆの導電材料のみを残存させる。
これにより、絶縁スペーサ層内の領域では、メモリ回路１２１、およびロジック回路１２２間を接続する連絡配線Ｔと、メモリ回路１２１、およびロジック回路１２２の貫通電極１２１ｄ，１２２ｄからの引き出し配線１２１ｃ’，１２２ｃ’が形成される。
さらに、固体撮像素子１２０とハイブリッド(Cu-Cu)接続させるためのパッド１２１ｂ，１２２ｂが形成される。
以上の工程により、メモリ回路１２１とロジック回路１２２とが再配置されたウェーハが形成された後、メモリ回路１２１とロジック回路１２２とが連絡配線Ｔ，Ｔ’’により接続され、さらに、固体撮像素子１２０と接続するためのパッド１２１ｂ，１２２ｂが形成される。
また、ステップＳ１５１乃至ステップＳ１５４の工程（Cu-Cu接続配線（等）形成）パッド１２０ｂが形成されて、固体撮像素子１２０のウェーハ１０１が完成する。
そして、ステップＳ１５５の工程（永久（Cu-Cu接合WoW））において、図３８の側面断面図３８Ａで示されるように、固体撮像素子１２０のパッド１２０ｂと、メモリ回路のパッド１２１ｂ、およびロジック回路１２２のパッド１２２ｂとがCuCu接合される。
ステップＳ１５６の工程（裏面CIS工程）において、図３８の側面断面図３２Ｂで示されるように、固体撮像素子１２０を薄肉化し、保護膜を形成した後、図３８の側面断面図３８Ｃで示されるように、カラーフィルタおよびオンチップレンズ１３０が形成される。
以上の一連の工程により、メモリ回路１２１およびロジック回路１２２の連絡配線Ｔ，Ｔ’’が固体撮像素子１２０を介すことなく形成された図３３の固体撮像装置１１１が製造される。
結果として、固体撮像素子１２０を介した連絡配線を形成する必要がなくなるので、固体撮像素子１２０の製造における、工程増を抑制することが可能となり、歩留まりを向上させることが可能になる。
また、配線の引き回しの自由度が向上するので、配線長を短くすることや、配線を増やすことが可能となり、電源の安定化や低消費電力化が可能になる。
さらに、ホットキャリア対策用の遮光膜の形成自由度が改善する。
また、固体撮像素子１２０の面積以上の範囲に連絡配線を引き回すことが可能となるので、配線ピッチを拡大することが可能となり、歩留りの低下を抑制することが可能となる。
さらに、配線を集約する必要がなくなり配線密度が低減することにより、電気抵抗を低減させることができるので、消費電力の低減を図ることが可能となる。
＜＜８．第６の実施の形態＞＞
以上においては、連絡配線を備えたサポート基板１３２上にメモリ回路１２１およびロジック回路１２２を再配置し、固体撮像素子１２０を積層する固体撮像装置１１１について説明してきたが、サポート基板１３２に代えて、メモリ回路１２１の機能を備えたメモリデバイス基板上にロジック回路１２２を積層し、ロジック回路１２２上に固体撮像素子１２０を積層する構成としてもよい。
図３９は、サポート基板１３２に代えて、メモリ回路１２１の機能を備えたメモリデバイス基板上にロジック回路１２２を積層し、ロジック回路１２２上に固体撮像素子１２０を積層するようにした固体撮像装置１１１の構成例を示している。
図３９の固体撮像装置１１１の構成は、サポート基板１３２に代えて、メモリ回路１２１の機能を備えたメモリデバイス基板２０１が設けられ、メモリデバイス基板２０１上にロジック回路１２２を酸化膜１３３で埋め込むように積層し、さらに、ロジック回路１２２上に固体撮像素子１２０が積層された構成とされている。
また、固体撮像素子１２０と、ロジック回路１２２およびメモリデバイス基板２０１とは、接合面Ｆ５−１において、パッド１２０ｂと、パッド２０１ｂ’，１２２ｂとがCuCu接合されて、電気的に接続されている。
より詳細には、ロジック回路１２２が埋め込まれた酸化膜１３３において、パッド２０１ｂ’、配線２０１ｃ、および貫通電極２０１ｄが接続された状態で形成されており、メモリデバイス基板２０１のパッド２０１ｂと貫通電極２０１ｄとが接合面Ｆ５−２において接続される。
これにより、メモリデバイス２０１と固体撮像素子１２０とが、パッド２０１ｂ’、配線２０１ｃ、および貫通電極２０１ｄ、並びに、パッド２０１ｂを介して電気的に接続されている。
さらに、ロジック回路１２２と、メモリデバイス基板２０１とは、接合面Ｆ５−２において、パッド２０１ｂ，１２２ｂとがCuCu接合されて、電気的に接続されている。換言すれば、CuCu接合されているパッド２０１ｂ，１２２ｂが、実質的に連絡配線として機能する。
このような構成により、メモリ回路１２１とロジック回路１２２とは、積層されることにより、連絡配線が不要となるので、固体撮像素子１２０を介して連絡配線を形成する必要がなくなり、工程増を抑制することが可能となる。
また、固体撮像素子１２０内における配線を集約する必要がなくなり、配線密度が低減するので、歩留まりを向上させることが可能になると共に、電気抵抗を低減させることができるので、消費電力の低減を図ることが可能となる。
尚、図３９の固体撮像装置１１１においては、サポート基板１３２に代えて、メモリ回路１２１における機能を備えたメモリデバイス基板２０１を設け、固体撮像素子１２０との間にロジック回路１２２が挟まれるように積層される構成例が示されている。しかしながら、サポート基板１３２に代えて、ロジック回路１２２における機能を備えたロジックデバイス基板を設け、固体撮像素子１２０との間にメモリ回路１２１が挟まれるように積層される構成とするようにしてもよい。
＜図３９の固体撮像装置の製造方法＞
次に、図４０のフローチャートと図４１乃至図４３の側面断面図を参照して、図３９の固体撮像装置１１１の製造方法について説明する。
尚、図３９のフローチャートにおいて、ロジック回路１２２の製造工程は、図３４のフローチャートにおけるステップＳ１２１乃至Ｓ１２７と同様であるので、その説明は省略する。また、固体撮像素子１２０の製造工程であるステップＳ１９１乃至Ｓ１９４の工程は、図１４のフローチャートにおけるステップＳ５１乃至Ｓ５４の工程と同様であるので、その説明は省略する。
ステップＳ１７１，Ｓ１７２の工程（Memory_FEOL，Memory_BEOL）において、図１４のステップＳ２１，Ｓ２２の工程と同様に、メモリデバイス基板２０１において、メモリ回路１２１としての機能を実現するための配線パターンが形成され、ALやCuなどからなる金属により配線が形成される。
尚、ステップＳ１７２の工程（Memory_BEOL）の後、検査を行って、良品ダイと不良ダイを明確にしておくようにしても良い。
ステップＳ１７３の工程（再配線＆Cu-Cu接続pad形成）において、配線２０１ａおよびパッド２０１ｂが形成される。ここで、接続用アライメントマークも形成される。
ステップＳ１７４の工程（Logic_die CoW）において、図４１の側面断面図４１Ａで示されるように、メモリデバイス基板２０１のパッド２０１ｂと、ロジック回路１２２のパッド１２２ｂ’とをCuCu接合する。なお、図４１においては、ロジック回路１２２のみを接続する例について説明するものとするが、機能に応じて複数回路チップを接続しても良い。
ステップＳ１７５の工程（Die薄肉化）において、メモリデバイス基板２０１上のロジック回路１２２の周辺に酸化膜１３３が充填されることにより、ロジック回路１２２がメモリデバイス基板２０１上に固定された後、ロジック回路１２２の薄肉化が行われる。
ステップＳ１７６の工程（Die埋め込み）において、図４１の側面断面図４１Ｂで示されるように、ステップＳ１７５の工程が繰り返されることにより、ロジック回路１２２が酸化膜１３３内に埋め込まれる。
ステップＳ１７７，Ｓ１７８の工程（TSV形成、メモリ接続ビア形成）において、図４２の側面断面図４２Ａ乃至４２Ｃで示されるように、ロジック回路１２２のSiを貫通する貫通電極１２２ｄと、メモリデバイス基板２０１と接続するための貫通電極２０１ｄが形成される。
より詳細には、図４２の側面断面図４２Ａで示されるように、CMP後のSiを絶縁する目的で100nm乃至1500nmになる様にプラズマSiO2からなる絶縁膜２２１が形成される。そして、メモリデバイス基板２０１と固体撮像素子１２０とを接続するパッド２０１ｂ’、配線２０１ｃ、および貫通電極２０１ｄが形成される領域、および、固体撮像素子１２０とロジック回路１２２とが接続される際に使用される座布団配線に相当する溝部２２２が、レジストパターニングと酸化膜ドライエッチング法により形成される。この時、溝部２２２は、ロジック回路１２２やメモリデバイス２０１のSiに到達しない深さに形成される。
次に、溝部２２２の加工用のレジストが除去されたのち、図４２の側面断面図４２Ｂで示されるように、メモリデバイス基板２０１と接続するためのビア２２３、およびロジック回路１２２と接続するためのビア２２４がパターニングされて、最初に酸化膜１３３のドライエッチングが行われる。
ロジック回路１２２上の酸化膜１３３は、薄いため、メモリデバイス基板２０１のビア２２３が形成される途中で、ビア２２４はSiに到達するが、SiO2とSiの選択比は高いため、Siは加工されず、深さの異なるビア２２３，２２４が形成される。
なお、この際、ビア２２３がメモリデバイス基板２０１上のパッド２０１ｂに到達する前に、ビア２２４のSiO2加工がストップされる。
その後、エッチング条件が変更されて、ビア２２３，２２４が加工される。すなわち、加工レジストが除去されたのち、Siを絶縁するためのプラズマSiO2からなる絶縁膜２２１が形成された後、エッチバックされることで、図４２の側面断面図４２Ｃで示されるように、ビア２２３’，２５４’が同時に形成される。
ステップＳ１７９の工程（再配線＆pad形成）において、図４３の側面断面図４３Ａで示されるように、バリアメタルが形成された後、ビア２２３’，２２４’にCuなどの金属が埋め込まれ、CMP（Chemical Mechanical Polishing）法で表面が研磨される。
この工程により配線１２２ｃ’，２０１ｃと貫通電極１２２ｄ，２０１ｄの導電材料のみが残存される。これにより、メモリデバイス基板２０１およびロジック回路１２２からの引き出し配線である、配線１２２ｃ’，２０１ｃと貫通電極１２２ｄ，２０１ｄが形成される。
さらに、固体撮像素子１２０とCuCu接続させるためのパッド２０１ｂ，１２２ｂが形成される。
ステップＳ１９５の工程（永久（Cu-Cu）接合WoW）において、図４３の側面断面図４３Ｂで示されるように、固体撮像素子１２０のパッド１２０ｂと、メモリデバイス基板２０１およびロジック回路１２２のパッド２０１ｂ，１２２ｂ’がCuCu接合される。
ステップＳ１９６の工程（裏面CIS工程）において、図４３の側面断面図４３Ｃで示されるように、固体撮像素子１２０が肉薄化され、保護膜が形成された後、図４３の側面断面図４３Ｄで示されるように、カラーフィルタおよびオンチップレンズ１３１が形成される。
以上の工程により製造される固体撮像装置１１１は、面積の大きい固体撮像素子１２０の接合前の工程数を削減することが可能となり、工程削減に応じた歩留りを向上できる。
また、固体撮像素子１２０の配線を利用することなく、メモリデバイス基板２０１およびロジック回路１２２の配線形成が可能となるため、配線の引き回しの自由度を向上させることが可能となる。
結果として、配線長を短くすることや、配線を増やすことが可能となり、電源の安定化や低消費電力化が可能になる。また、ホットキャリア対策用の遮光膜の形成自由度をこう移譲させることが可能となる。
尚、メモリ回路１２１、およびロジック回路１２２の少なくともいずれかを検査後に接合することが可能となるため、仕上がる裏面照射型の固体撮像装置１１１の歩留りを向上させることが可能となる。
＜＜９．第７の実施の形態＞＞
＜固体撮像素子上にメモリ回路およびロジック回路を積層するようにした製造方法＞
以上においては、再配置基板１５１、または、サポート基板１３２上にメモリ回路１２１、およびロジック回路１２２を積層し、酸化膜１３３内に埋め込み、メモリ回路１２１、およびロジック回路１２２の上に、固体撮像素子１２０が積層されることで固体撮像装置１１１が製造される例について説明してきた。
しかしながら、固体撮像素子１２０上にメモリ回路１２１、およびロジック回路１２２を積層し、酸化膜１３３内に埋め込み、メモリ回路１２１、およびロジック回路１２２の上に、サポート基板１３２を積層するようにしてもよい。
完成された固体撮像装置１１１の構成については、基本的には、図１０と同様である。そこで、ここでは、図４４乃至図４６の側面断面図を参照して、固体撮像素子１２０上にメモリ回路１２１、およびロジック回路１２２を積層し、酸化膜１３３内に埋め込み、メモリ回路１２１、およびロジック回路１２２の上に、サポート基板１３２を積層するようにした固体撮像装置１１１の製造方法について説明する。
尚、固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２は、製造されており、メモリ回路１２１、およびロジック回路１２２については、ダイシングされており、検査により良品が選択されているものとする。
第１の工程において、図４４の側面断面図４４Ａで示されるように、固体撮像素子１２０に配線１２０ａおよびパッド１２０ｂが形成される。
第２の工程において、図４４の側面断面図４４Ｂで示されるように、固体撮像素子１２０上にメモリ回路１２１、およびロジック回路１２２が、積層されて、パッド１２０ｂとパッド１２１ｂ，１２２ｂとがCuCu接合される。この際、親水化処理後に酸化膜接続が行われるため、CuCu接続時には常温での接続が可能であり、固体撮像素子１２０と、メモリ回路１２１、およびロジック回路１２２とのアライメントを高い精度で確保することが可能となる。
例えば、アライメント精度は1um<3σを満足することができるレベルとなる。また、図４４の側面断面図４４Ｂで示されるように、アライメント後に、メモリ回路１２１を傾けて、一部を固体撮像素子１２０上に当接した状態にしてから、全体を接合させるように実装することで巻き込みボイドを抑制し、固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２の動作信頼性を向上させることが可能となる。さらに、実装されるメモリ回路１２１、およびロジック回路１２２の高さが異なる場合でも容易に対応可能である。尚、図４４の側面断面図４４Ｂにおいては、メモリ回路１２１のみが傾けられて、一部を固体撮像素子１２０に対して当接させている状態が示されているが、ロジック回路１２２も同様の手法で実装される。
第３の工程において、図４４の側面断面図４４Ｃで示されるように、メモリ回路１２１、およびロジック回路１２２のSiが薄肉化される。メモリ回路１２１、およびロジック回路１２２は、酸化膜１３３による埋め込み性を考慮し、酸化膜１３３などの埋め込み工程前にできるだけ薄くした方が良い。酸化膜１３３等の埋め込み平坦化性確保、そり量増加の視点よりメモリ回路１２１、およびロジック回路１２２における厚みを、例えば、20um以下程度にすることが好ましい。
第４の工程において、図４５の側面断面図４５Ａで示されるように、メモリ回路１２１、およびロジック回路１２２は、酸化膜１３３により埋め込まれる。酸化膜１３３は、無機膜であれば耐熱性及び成膜後のそり量視点よりSiO2,SiO,SROなどのSi系酸化膜が望ましい。また、酸化膜１３３は、有機膜の場合は高耐熱性を確保しやすいポリイミド系酸化膜(PI, PBO etc.)、ポリアミド系酸化膜などが好ましい。
第５の工程において、図４５の側面断面図４５Ｂで示されるように、メモリ回路１２１、およびロジック回路１２２を接続する配線に相当する溝部１２１ｅ’，１２２ｅ’，Ｔｅ’をレジストパターニングと、酸化膜ドライエッチング法により形成する。
この時、溝部１２１ｅ’，１２２ｅ’，Ｔｅ’は、メモリ回路１２１、およびロジック回路１２２のSiに到達しない深さに形成される。
さらに、続いて、上記に形成した溝部１２１ｅ’，１２２ｅ’の領域からメモリ回路１２１、およびロジック回路１２２のSiを貫通する様に多層配線層の最下層の銅配線に達する直前の深さまで開口、あるいは、最上層にあるAlパッドに達する直前の深さまで開口し、貫通孔１２１ｆ’，１２２ｆ’が形成される。貫通孔１２１ｆ’，１２２ｆ’の径は、例えば、1um乃至5um程度である。
第６の工程において、図４５の側面断面図４５Ｃで示されるように、上記加工により露出したSiの側壁をSiO2からなる絶縁膜を形成した後、エッチバックすることで、貫通孔１２１ｆ’，１２２ｆ’の底部の保護膜として形成したSiO2を除去すると共に、メモリ回路１２１、およびロジック回路１２２の配線層を露出させる。
そして、バリアメタルを形成後、貫通孔１２１ｆ’，１２２ｆ’にCuなどの金属が埋め込まれ、CMP（Chemical Mechanical Polishing）法で表面が研磨され、溝部１２１ｅ’，１２２ｅ’，Ｔｅ’と貫通孔１２１ｆ’，１２２ｆ’の導電材料のみを残存させる。
これにより、絶縁スペーサ層内の領域では、メモリ回路１２１、およびロジック回路１２２間を接続する連絡配線Ｔ’’’と、メモリ回路１２１、およびロジック回路１２２の貫通電極１２１ｄ’，１２２ｄ’とが形成される。
第７の工程において、図４６の側面断面図４６Ａで示されるように、図４５の側面断面図４５Ｃにおける状態から上下が反転されて、サポート基板１３２上に接続される。
そして、第８の工程において、図４６の側面断面図４６Ｂで示されるように、固体撮像素子１２０のSi基板が肉薄化された後、カラーフィルタおよびオンチップレンズ１３１が形成される。
以上の処理により、理収を増大させることが可能となり、コストを低減することが可能となる。
また、固体撮像素子１２０の構成として、有機光電変換膜を用いる構成の場合、第８の工程においては、図４６の側面断面図４６Ｃで示されるように、オンチップレンズ（図４６においては、カラーフィルタを含まない）１３１に加えて、オンチップレンズ１３１と固体撮像素子１２０の間に有機光電変換膜２４１が形成されるようにしてもよい。
近年画素特性向上の為に提案されている有機光電変換膜２４１を利用した固体撮像素子１２０の場合、有機光電変換膜２４１の耐熱温度が低く、200℃以上の加熱が必要なはんだ接続温度に耐えられない。
しかしながら、本開示の第７の実施の形態においては、耐熱性の低い有機光電変換膜２４１をチップ積層化後に形成することができ、かつ、微細なCuCu接合技術を適用することができるため、高い外部量子効率を保ちつつ、低い暗電流特性を有する固体撮像素子１２０を備えた固体撮像装置１１１を実現することが可能となる。
＜＜１０．第８の実施の形態＞＞
＜固体撮像素子上に積層するメモリ回路およびロジック回路を積層するようにした製造方法＞
以上においては、固体撮像素子１２０上にメモリ回路１２１、およびロジック回路１２２を並べて積層し、酸化膜１３３内に埋め込み、メモリ回路１２１、およびロジック回路１２２の上に、サポート基板１３２が積層されることで固体撮像装置１１１が製造される例について説明してきた。
しかしながら、固体撮像素子１２０上にメモリ回路１２１、およびロジック回路１２２を積層して配置し、酸化膜１３３内に埋め込み、積層されたメモリ回路１２１、およびロジック回路１２２の上に、サポート基板１３２が積層されることで固体撮像装置１１１が製造されるようにしてもよい。
図４７は、固体撮像素子１２０上にメモリ回路１２１、およびロジック回路１２２を積層して配置し、酸化膜１３３内に埋め込み、メモリ回路１２１、およびロジック回路１２２の上に、サポート基板１３２が積層されることで製造される固体撮像装置１１１の構成例を示している。
すなわち、サポート基板１３２上には、ロジック回路１２２が積層されており、さらに、ロジック回路１２２上には、２枚のメモリ回路１２１−１，１２１−２が水平方向に並べて積層されており、そして、メモリ回路１２１−１，１２１−２上に固体撮像素子１２０が積層されている。
また、メモリ回路１２１−１，１２１−２には、貫通電極（TSV）２３１，２３２が形成されており、貫通電極２３１を介して、固体撮像素子１２０とロジック回路１２２とが電気的に接続され、貫通電極２３２を介して、メモリ回路１２１とロジック回路１２２とが電気的に接続されている。すなわち、貫通電極２３２が、連絡配線として機能する。
尚、メモリ回路１２１およびロジック回路１２２が積層される順番は、逆であってもよく、例えば、図４７のメモリ回路１２１およびロジック回路１２２が上下反転した構成であってもよい。
このような構成においても、良品のメモリ回路１２１、およびロジック回路１２２を積層して固体撮像装置１１１を製造できるので、理収を向上させることが可能であり、コストを低減させることが可能となる。
また、同様の手法で、例えば、メモリ回路１２１やロジック回路１２２をさらに複数層積層するようにしてもよいので、メモリの大容量化を実現することが可能となる。
特に、有機光電変換膜２４１（図４６）を利用した固体撮像素子１２０を利用するような場合、RGBの波長毎に画素信号が存在する為、信号処理を行う前に一度データを記憶する大容量メモリが必要とされる。このため、メモリ回路１２１を多段に積層する構造とすることで、効果的にメモリ容量を増大させることが可能となり、有機光電変換膜２４１を有効に利用することが可能となる。
＜図４７の固体撮像装置の製造方法＞
次に、図４８，４９を参照して、図４７の固体撮像装置１１１の製造方法について説明する。
尚、固体撮像素子１２０、メモリデバイス基板２０１、およびロジック回路１２２は、メモリ回路１２１、およびロジック回路１２２と同様に製造されており、ロジック回路１２２については、ダイシングされており、検査により良品が選択されているものとする。
第１の工程において、図４８の側面断面図４８Ａで示されるように、固体撮像素子１２０に配線１２０ａおよびパッド１２０ｂが形成される。
第２の工程において、図４８の側面断面図４８Ｂで示されるように、固体撮像素子１２０上にロジック回路１２２が、積層されて、パッド１２０ｂとパッド１２２ｂとがCuCu接合される。
第３の工程において、図４８の側面断面図４８Ｃで示されるように、ロジック回路１２２のSiが薄肉化されて、貫通電極２３１，２３２が形成される。貫通電極２３１は、固体撮像素子１２０のパッド１２０ｂと接続され、貫通電極２３２は、ロジック回路のパッド１２２ｂと接続される。
第４の工程において、図４８の側面断面図４８Ｄで示されるように、ロジック回路１２２上に、メモリ回路１２１−１，１２１−２が並べて配置され、貫通電極２３１，２３２とメモリ回路１２１−１，１２１−２のパッド１２１ｂ−１，１２１ｂ−２がCuCu接続される。
第５の工程において、図４９の側面断面図４９Ａで示されるように、メモリ回路１２１−１，１２１−２が酸化膜１３３により埋め込まれて形成され、さらに、CMPにより表面が平坦化される。
第６の工程において、図４９の側面断面図４９Ｂで示されるように、側面断面図４９Ａの状態が上下反転されて、メモリ回路１２１−１，１２１−２がサポート基板１３２上に接続されて固定される。
第７の工程において、図４９の側面断面図４９Ｃで示されるように、固体撮像素子１２０のSi基板が薄肉化された後、カラーフィルタおよびオンチップレンズ１３１が形成される。
尚、メモリ回路１２１を、さらに積層する場合、図４８の側面断面図４８Ｄ、および図４９の側面断面図４９Ａを参照して説明した、第４および第５の工程を繰り返すことで必要な段数だけメモリ回路１２１を積層させるようにする。
以上の工程により製造される固体撮像装置１１１においても、良品のメモリ回路１２１、およびロジック回路１２２を積層して固体撮像装置１１１を製造できるので、理収を向上させることが可能であり、コストを低減させることが可能となる。
また、メモリ回路１２１をさらに多段に積層することで、メモリ容量の大容量化を実現することが可能となり、有機光電変換膜２４１を用いるような固体撮像素子１２０における信号処理をより安定的に実現することが可能となる。
＜＜１１．第９の実施の形態＞＞
＜サポート基板側に配線層を形成し、ワイヤボンディングの端子を形成するようにした固体撮像装置の構成例＞
以上においては、固体撮像素子１２０上に良品のメモリ回路１２１、およびロジック回路１２２を積層して固体撮像装置１１１を製造する例について説明してきたが、サポート基板側に配線層を形成し、ワイヤボンディングの端子を形成するようにしてもよい。
図５０は、サポート基板側に配線層を形成し、ワイヤボンディングの端子を形成するようにした固体撮像装置１１１の構成例を示している。
図５０の固体撮像装置１１１においては、サポート基板２６１において、配線２６１ａが形成されており、左右端部の端子２６１ｂと電気的に接続された構成とされている。配線２６１ａは、メモリ回路１２１およびロジック回路１２２のSi基板を貫通する貫通電極２５１，２５２を介して、それぞれの配線１２１ａ，１２２ａと接続されている。また、メモリ回路１２１およびロジック回路１２２のパッド１２１ｂ，１２２ｂは、固体撮像素子１２０の配線１２０ａとCuCu接合されているので、配線２６１ａは、メモリ回路１２１およびロジック回路１２２を介して、固体撮像素子１２０とも電気的に接続されている。
端子２６１ｂには、ワイヤ２７２を接続するボンディング部２７１が設けられており、固体撮像装置１１１は、ボンディング部２７１を介してワイヤ２７２を介して外部装置との信号の送受信が可能な構成とされている。
＜図５０の固体撮像装置の製造方法＞
次に、図５１，図５２を参照して、図５０の固体撮像装置１１１の製造方法について説明する。尚、固体撮像素子１２０、メモリ回路１２１、およびロジック回路１２２は、製造されており、メモリ回路１２１、およびロジック回路１２２については、ダイシングされており、検査により良品が選択されているものとする。
また、固体撮像素子１２０に配線１２０ａおよびパッド１２０ｂが形成され、固体撮像素子１２０上にメモリ回路１２１およびロジック回路１２２が、積層されて、パッド１２０ｂとパッド１２１ｂ，１２２ｂとがCuCu接合され、酸化膜１３３により埋め込まれて、メモリ回路１２１およびロジック回路１２２のSiが薄肉化され、平坦化されているものとし、以降の説明をするものとする。
第１の工程において、図５１の側面断面図５１Ａで示されるように、メモリ回路１２１、およびロジック回路１２２のSi基板に対して、配線１２１ａ，１２２ａに対して貫通電極２５１，２５２が形成される。
第２の工程において、図５１の側面断面図５１Ｂで示されるように、図５１の側面断面図５１Ａの構成が上下反転されて、配線２６１ａおよび端子２６１ｂが形成されたサポート基板２６１に接合される。この際、貫通電極２５１，２５２は、サポート基板２６１の配線２６１ａと接合される。
第３の工程において、図５１の側面断面図５１Ｃで示されるように、固体撮像素子１２０のSi基板が薄肉化される。
第４の工程において、図５２の側面断面図５２Ａで示されるように、固体撮像素子１２０上にカラーフィルタおよびオンチップレンズ１３１が形成される。
第５の工程において、図５２の側面断面図５２Ｂで示されるように、図中の点線で囲まれた端子２６１ｂの上部に存在する酸化膜１３３および固体撮像素子１２０が切り出され、端子２６１ｂが露出した状態とされる。
第６の工程において、図５２の側面断面図５２Ｃで示されるように、ワイヤ２７２が、端子２６１ｂとボンディング部２７１を介して接続されて、固体撮像装置１１１が完成する。
このような製造方法においても、理収を高めることが可能となるので、コストを低減させることが可能となる。
また、このような工程で製造されることにより、例えば、図５３の上段左部で示されるように、端子２６１ｂ上に貫通孔２８２を設けるようにして、ワイヤ２７２をボンディング部２７１により接続されるようにすると、レンズ２８１との距離を確保する必要が生じるため、固体撮像装置１１１の低背化の妨げとなる。
すなわち、図５３の上段左部で示されるように貫通孔２８２を介してワイヤ２７２を引き回す場合、ワイヤ２７２の折れに対応すべく、取り回しに必要な空間が大きくなるため、レンズ２８１までの距離を距離Ａとする必要がある。
これに対して、本開示の製造方法で製造される固体撮像装置１１１の場合、図５３の上段右部で示されるように、ワイヤ２７２の取り回しに必要な空間を小さくすることができるので、固体撮像素子１２０とレンズ２８１との距離を距離Ａよりも小さな距離Ｂとすることができる。
結果として、固体撮像装置１１１の低背化を実現することが可能となる。
また、図５３の下段左部で示されるように、サポート基板２６１上に直接固体撮像素子１２０を配置する場合、点線の矢印で示されるように、ワイヤ２７２に反射される入射光により、ゴーストやフレアが発生する恐れがある。
これに対して、本開示の製造方法で製造される固体撮像装置１１１の場合、図５３の下段右部で示されるように、ワイヤ２７２により反射される入射光は、固体撮像素子１２０の側面部やメモリ回路１２１およびロジック回路１２２の側面部に入射するため、ゴーストやフレアの発生を抑制することが可能となる。
＜＜１２．第９の実施の形態の応用例＞＞
（第９の実施の形態の第１の応用例）
以上においては、メモリ回路１２１およびロジック回路１２２のそれぞれから貫通電極２５１，２５２が形成されて、固体撮像素子１２０からの信号は、メモリ回路１２１およびロジック回路１２２、サポート基板２６１の配線２６１ａ、および端子２６１ｂを介してボンディング部２７１に接続されたワイヤ２７２を介して外部に出力される例について説明してきた。
しかしながら、例えば、図５４の側面断面図５４Ａで示されるように、メモリ回路１２１およびロジック回路１２２を貫通することなく、酸化膜１３３を貫通し、固体撮像素子１２０のパッド１２０ｂと、サポート基板２６１の配線２６１ａとを接続する貫通電極２９１が形成されるようにしてもよい。
この場合、固体撮像素子１２０とサポート基板２６１の配線２６１ａとは貫通電極２９１を介して直接接続されることになる。ただし、この場合、メモリ回路１２１およびロジック回路１２２は、サポート基板２６１とは電気的に接続されない状態となるが、固体撮像素子１２０内の配線と貫通電極２９１を介して、外部に出力することが可能である。
（第９の実施の形態の第２の応用例）
以上においては、貫通電極２５１，２５２であるか、または、貫通電極２９１のいずれかが設けられる例について説明してきたが、全てを設けるような構成としてもよい。
すなわち、図５４における側面断面図５４Ｂで示されるように、固体撮像素子１２０のパッド１２０ｂとサポート基板２６１の配線２６１ａとを接続する貫通電極２９１、メモリ回路１２１の配線１２１ａと配線２６１ａとを接続する貫通電極２５１、およびロジック回路１２２の配線１２２ａと配線２６１ａとを接続する貫通電極２５１がそれぞれ設けられるようにしてもよい。
この場合、固体撮像素子１２０、メモリ回路１２１およびロジック回路１２２が、それぞれ独立してサポート基板２６１と電気的に接続されることになるので、連絡配線等を設ける必要がなくなる。
（第９の実施の形態の第３の応用例）
以上においては、貫通電極２５１，２５２、および、貫通電極２９１の少なくともいずれかが設けられる例について説明してきたが、貫通電極２５１，２５２，２７１を介してサポート基板２６１を介して外部に出力するのではなく、メモリ回路１２１およびロジック回路１２２のパッド１２１ｂ，１２２ｂが設けられる配線層に、電気的に接続された状態で端子を設けるようにしてもよい。
すなわち、図５４の側面断面図５４Ｃの固体撮像装置１１１においては、メモリ回路１２１およびロジック回路１２２のパッド１２１ｂ，１２２ｂが設けられる配線層に、電気的に接続された状態の端子２６１ｂ’が設けられている。
このような構成とすることにより、固体撮像素子１２０の入射面よりも入射方向に対して後段の位置に端子２６１ｂ’およびボンディング部２７１を形成することが可能となり、貫通電極を設けることなく、ワイヤ２７２による取り回しの空間を抑制することが可能となる。これにより、図５３の上段を参照して説明したように、固体撮像装置１１１に貫通電極を設けることなく、レンズとの距離を短くし、低背化を実現することが可能となる。
＜＜１３．第１０の実施の形態＞＞
以上においては、サポート基板の端部上面よりボンディング部よりワイヤを引き出して信号を外部に出力する例について説明してきたが、固体撮像素子１２０の信号をサポート基板の背面から直接出力できるようにしてもよい。
図５５は、サポート基板１３２の背面からメモリ回路１２１およびロジック回路１２２を介することなく、固体撮像素子１２０に接続された貫通電極３０１より直接信号が出力可能な固体撮像装置１１１の構成例を示している。
図５５の固体撮像装置１１１のような構成により、理収を高めることでコストを低減させるとともに、固体撮像素子１２０からの信号を、サポート基板１３２を背面から引き出すことが可能となる。
これにより、固体撮像装置１１１の背面に信号処理回路等を積層して構成することが可能となる。
＜図５５の固体撮像装置の製造方法＞
次に、図５６，図５７を参照して、図５５の固体撮像装置１１１の製造方法について説明する。尚、図５６の側面断面図５６Ａにおいては、図１２の固体撮像装置１１１が製造された状態を示している。図５５の固体撮像装置１１１は、図１２の固体撮像装置１１１が加工されて生成されるものであるものとして説明を進める。
第１の工程において、図５６の側面断面図５６Ｂで示されるように、図５６の側面断面図５６Ａの構成が上限反転されて、固体撮像素子１２０上のカラーフィルタおよびオンチップレンズ１３１を保護可能な樹脂であって、250℃以上の耐熱性を備えた樹脂等からなる干渉部３１２を介して、支持基板３１１上に載置する。
第２の工程において、図５６の側面断面図５６Ｃで示されるように、サポート基板１３２が薄肉化される。
第３の工程において、図５７の側面断面図５７Ａで示されるように、サポート基板１３２上から、酸化膜１３３を貫通し、固体撮像素子１２０の配線１２０ａに到達するように貫通電極３０１が形成される。
第４の工程において、図５７の側面断面図５７Ｂで示されるように、干渉部３１２から、カラーフィルタおよびオンチップレンズ１３１を含む固体撮像素子１２０表面が剥がされて、側面断面図５７Ｃで示されるように、上下を反転させることにより、図５５の固体撮像装置１１１が完成する。
以上のような製造方法により、固体撮像装置１１１のサポート基板１３２の背面から固体撮像素子１２０の信号を直接引き出すことが可能な固体撮像装置１１１を製造することが可能となる。
＜＜１４．第１０の実施の形態の第１の応用例＞＞
以上においては、固体撮像素子１２０の信号をサポート基板の背面から貫通電極３０１を形成することで直接出力できるようにする例について説明したが、貫通電極は深いほどテーパーにより、貫通電極の掘り込み部分が太くなってしまう。そこで、一機に貫通電極を形成するのではなく、層毎に個別に貫通孔を形成したものを、積層して最終的に貫通電極を形成するようにすることで、貫通電極の太さを細くできるようにしてもよい。
ここで、図５８乃至図６０を参照して、層毎に個別に貫通電極を形成し、積層するようにした固体撮像装置１１１の製造方法について説明する。
尚、ここでは、メモリ回路１２１およびロジック回路１２２のうち、良品が抽出され、再配置基板１５１上に載置されていることを前提として説明を進める。
第１の工程において、サポート基板１３２上に予め図５５の貫通電極３０１に相当する位置に所定の深さの貫通電極３７１が形成される。そして、図５８の側面断面図５８Ａで示されるように、サポート基板１３２が上下反転された状態で、再配置基板１５１に載置されたメモリ回路１２１およびロジック回路１２２上に固定される。
第２の工程において、図５８の側面断面図５８Ｂで示されるように、図５８の側面断面図５８Ａの状態が上下反転された後、再配置基板１５１が取り外される。
第３の工程において、図５８の側面断面図５８Ｃで示されるように、メモリ回路１２１およびロジック回路１２２が酸化膜１３３により埋め込まれ、平坦化される。
第４の工程において、図５９の側面断面図５９Ａで示されるように、酸化膜１３３において、連絡配線Ｔとパッド１２１ｂ，１２２ｂが形成されたのち、図５５の貫通電極３０１に相当する位置に貫通電極３８１が形成される。すなわち、貫通電極３８１は、貫通電極３７１と電気的に接続された状態となる。
第５の工程において、固体撮像素子１２０の図５５の貫通電極３０１に相当する位置に貫通電極３９１が形成された後、図５９の側面断面図５９Ｂで示されるように、上下反転されて、メモリ回路１２１およびロジック回路１２２上に接合される。すなわち、貫通電極３９１は、貫通電極３８１と電気的に接続された状態となる。つまり、ここまでの工程により、貫通電極３７１，３８１，３９１は、一体の貫通電極として構成されることになる。
第６の工程において、図５９の側面断面図５９Ｃで示されるように、固体撮像素子１２０が薄肉化された後、撮像面上にカラーフィルタおよびオンチップレンズ１３１が形成される。
第７の工程において、図６０の側面断面図６０Ａで示されるように、図５９の側面断面図５９Ｃの状態が上下反転された状態で、固体撮像素子１２０上のカラーフィルタおよびオンチップレンズ１３１を保護可能な樹脂であって、250℃以上の耐熱性を備えた樹脂等からなる干渉部３１２を介して、支持基板３１１上に載置する。
第８の工程において、図６０の側面断面図６０Ｂで示されるように、サポート基板１３２が薄肉化され、貫通電極３７１の頭出しがなされる。
第９の工程において、図６０の側面断面図６０Ｃで示されるように、干渉部３１２が、カラーフィルタおよびオンチップ１３１を含む固体撮像素子１２０表面から剥がされて、上下を反転させることにより、図５５の固体撮像装置１１１が完成する。
以上のような製造方法により、固体撮像素子１２０の信号をサポート基板１３２の背面に直接引き出す貫通電極を形成するにあたって、各層において、貫通電極３７１，３８１，３９１が形成されることにより、一機に深い貫通電極を形成よりも細い貫通電極を形成することが可能となる。
＜＜１５．第１０の実施の形態の第２の応用例＞＞
以上においては、貫通電極を形成し、固体撮像装置１１１の背面となるサポート基板１３２の背面から固体撮像素子１２０の信号を直接引き出す貫通電極が形成される例について説明してきたが、メモリ回路１２１およびロジック回路１２２のそれぞれに貫通電極を形成して、サポート基板１３２の背面から直接引き出せるようにしてもよい。
すなわち、図６１で示されるように、固体撮像装置１１１を構成するメモリ回路１２１およびロジック回路１２２のそれぞれの配線１２１ａ，１２２ａに接続されるように、サポート基板１３２の背面から貫通電極４０１，４０２が形成されるようにしてもよい。
尚、図６１の固体撮像装置１１１の製造方法については、図５５の固体撮像装置１１１の製造方法における貫通電極３０１、または、貫通電極３７１，３８１，３９１を形成する場合と同様であるので、その説明は省略する。
＜＜１６．電子機器への適用例＞＞
上述した撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図６２は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
図６２に示される撮像装置５０１は、光学系５０２、シャッタ装置５０３、固体撮像素子５０４、駆動回路５０５、信号処理回路５０６、モニタ５０７、およびメモリ５０８を備えて構成され、静止画像および動画像を撮像可能である。
光学系５０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子５０４に導き、固体撮像素子５０４の受光面に結像させる。
シャッタ装置５０３は、光学系５０２および固体撮像素子５０４の間に配置され、駆動回路５０５の制御に従って、固体撮像素子５０４への光照射期間および遮光期間を制御する。
固体撮像素子５０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子５０４は、光学系５０２およびシャッタ装置５０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子５０４に蓄積された信号電荷は、駆動回路５０５から供給される駆動信号（タイミング信号）に従って転送される。
駆動回路５０５は、固体撮像素子５０４の転送動作、および、シャッタ装置５０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子５０４およびシャッタ装置５０３を駆動する。
信号処理回路５０６は、固体撮像素子５０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路５０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ５０７に供給されて表示されたり、メモリ５０８に供給されて記憶（記録）されたりする。
このように構成されている撮像装置５０１においても、光学系５０２、および固体撮像素子２０４に、上述した固体撮像装置１１１を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
＜＜１７．固体撮像装置の使用例＞＞
図６３は、上述の固体撮像装置１１１を使用する使用例を示す図である。
上述した固体撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜＜１８．内視鏡手術システムへの応用例＞＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
図６４は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図６４では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図６５は、図６４に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１０４０２に適用することができる。内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜＜１９．移動体への応用例＞＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図６６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図６７は、撮像部１２０３１の設置位置の例を示す図である。
図６７では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図６７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
本開示に係る技術は、以上のような固体撮像装置に適用することができる。
尚、本開示は、以下のような構成も取ることができる。
＜１＞ 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、
前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む
裏面照射型の固体撮像装置。
＜２＞ 前記連絡配線は、同一の層に形成される
＜１＞に記載の裏面照射型の固体撮像装置。
＜３＞ 前記第１の半導体素子の入射光の入射方向に対して背面に、前記第２の半導体素子および前記第３の半導体素子が積層され
前記連絡配線は、前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との境界に対して、前記第１の半導体素子側に形成される
＜１＞または＜２＞に記載の裏面照射型の固体撮像装置。
＜４＞ 前記第１の半導体素子の入射光の入射方向に対して背面に、前記第２の半導体素子および前記第３の半導体素子が積層され、
前記連絡配線は、前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との境界に対して、前記第２の半導体素子および前記第３の半導体素子側に形成される
＜１＞または＜２＞に記載の裏面照射型の固体撮像装置。
＜５＞ 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して対向する面に形成される
＜４＞に記載の裏面照射型の固体撮像装置。
＜６＞ 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して対向する面に形成される
＜５＞に記載の裏面照射型の固体撮像装置。
＜７＞ 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して背面に形成される
＜５＞に記載の裏面照射型の固体撮像装置。
＜８＞ 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して背面に形成され、それぞれの基板に形成された貫通電極を介して、前記連絡配線が形成される
＜７＞に記載の裏面照射型の固体撮像装置。
＜９＞ 前記第２の半導体素子および前記第３の半導体素子の前記入射光に対して背面側にサポート基板が接続され、
前記連絡配線は、前記サポート基板に形成される
＜５＞に記載の裏面照射型の固体撮像装置。
＜１０＞ 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して背面に形成される
＜４＞に記載の裏面照射型の固体撮像装置。
＜１１＞ 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して背面側のサポート基板の前面に形成される
＜１０＞に記載の裏面照射型の固体撮像装置。
＜１２＞ 前記第２の半導体素子および前記第３の半導体素子は、前記第１の半導体素子と、前記第１の半導体素子を貫通する貫通電極により電気的に接続される
＜４＞に記載の裏面照射型の固体撮像装置。
＜１３＞ 前記第１の半導体素子、前記第２の半導体素子および前記第３の半導体素子が、前記入射光の入射方向に対して、前記第１の半導体素子、前記第２の半導体素子および前記第３の半導体素子の順に積層され、前記第２の半導体素子および前記第３の半導体素子の接合面に相互に対向して形成されるパッドが電気的に接続されることにより、前記連絡配線として機能する
＜４＞に記載の裏面照射型の固体撮像装置。
＜１４＞ 前記第１の半導体素子、前記第２の半導体素子および前記第３の半導体素子が、入射光の入射方向に対して、前記第１の半導体素子、前記第２の半導体素子および前記第３の半導体素子の順に積層され、前記第１の半導体素子と前記第３の半導体素子とが、前記第２の半導体素子を貫通して形成される貫通電極により電気的に接続される
＜１＞に記載の裏面照射型の固体撮像装置。
＜１５＞ 前記第２の半導体素子および前記第３の半導体素子の前記入射光に対して背面側にサポート基板が接続され、
前記第１の半導体素子、前記第２の半導体素子、および前記第３の半導体素子の少なくともいずれかの前記配線が、貫通電極で接続され、前記サポート基板の前記入射光の入射方向に対して背面側に引き出される
＜４＞に記載の裏面照射型の固体撮像装置。
＜１６＞ 前記連絡配線は、前記第１の半導体素子の前記入射光に対して垂直方向に占有される範囲内に配線される
＜４＞に記載の裏面照射型の固体撮像装置。
＜１７＞ 前記第２の半導体素子および前記第３の半導体素子の前記入射光に対して背面側にサポート基板が接続され、
前記サポート基板には、配線が形成され、前記サポート基板の前記配線と、前記第１の半導体素子、前記第２の半導体素子、および前記第３の半導体素子の少なくともいずれかの配線が、貫通電極で接続され、前記サポート基板の、前記第２の半導体素子、および前記第３の半導体素子が形成された外側に信号線を引き出す端子が形成される
＜３＞に記載の裏面照射型の固体撮像装置。
＜１８＞ 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、
前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む
裏面照射型の固体撮像装置を備えた撮像装置。
＜１９＞ 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、
前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む
裏面照射型の固体撮像装置を備えた電子機器。
＜２０＞ 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、
前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む
裏面照射型の固体撮像装置の製造方法であって、
半導体プロセスにより形成された前記撮像素子を有するウェーハに、
半導体プロセスにより形成された前記第２の半導体素子および前記第３の半導体素子からなる前記信号処理回路のうち、電気的な検査により良品と判定された前記第２の半導体素子および前記第３の半導体素子が再配置されて、
前記埋め込み部材により埋め込まれ、
前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線が形成され、
前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との間の配線が電気的に接続されるように酸化膜接合で積層された後、個片化される
裏面照射型の固体撮像装置の製造方法。
＜２１＞ 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子層と、
前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子を有する第２の半導体素子層と、
サポート基板とを備え、
前記第２の半導体素子層は、前記第１の半導体素子層と前記サポート基板との間に設けられ、
前記第１の半導体素子層と、前記第２の半導体素子層とは直接接合によって接合されている
裏面照射型の固体撮像装置。
＜２２＞ 前記第２の半導体素子と前記第３の半導体素子との間を電気的に接続する連絡配線は、前記第２の半導体素子層または前記サポート基板に設けられている
＜２１＞に記載の裏面照射型の固体撮像装置。
＜２３＞ 前記連絡配線は、前記第２の半導体素子層の前記第１の半導体素子層側に設けられている
＜２２＞に記載の裏面照射型の固体撮像装置。
＜２４＞ 前記連絡配線は、前記第２の半導体素子層の前記サポート基板側に設けられている、
＜２２＞に記載の裏面照射型の固体撮像装置。
＜２５＞ 前記サポート基板はさらに前記第２の半導体素子層側に配線層を有し、
前記連絡配線は、前記サポート基板の前記配線層に設けられている、
＜２２＞または＜２３＞に記載の裏面照射型の固体撮像装置。
＜２６＞ 前記第１の半導体素子の入射光の入射方向に対して背面に、前記第２の半導体素子および前記第３の半導体素子が積層され、
前記連絡配線は、前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との境界に対して、前記第２の半導体素子および前記第３の半導体素子側に形成される
＜２２＞に記載の裏面照射型の固体撮像装置。
＜２７＞ 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して対向する面に形成される
＜２６＞に記載の裏面照射型の固体撮像装置。
＜２８＞ 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して対向する面に形成される
＜２７＞に記載の裏面照射型の固体撮像装置。
＜２９＞ 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して背面に形成される
＜２７＞に記載の裏面照射型の固体撮像装置。
＜３０＞ 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して背面に形成され、それぞれの基板に形成された貫通電極を介して、前記連絡配線が形成される
＜２９＞に記載の裏面照射型の固体撮像装置。
＜３１＞ 前記第２の半導体素子および前記第３の半導体素子の前記入射光に対して背面側にサポート基板が接続され、
前記連絡配線は、前記サポート基板に形成される
＜２７＞に記載の裏面照射型の固体撮像装置。
＜３２＞ 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して背面に形成される
＜２６＞に記載の裏面照射型の固体撮像装置。
＜３３＞ 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して背面側のサポート基板の前面に形成される
＜３２＞に記載の裏面照射型の固体撮像装置。
１０１乃至１０４ ウェーハ， １１１ 固体撮像装置， １２０ 固体撮像素子， １２０ａ 配線， １２０ｂ パッド， １２１ メモリ回路， １２１ａ，１２１ａ−１乃至１２１ａ−４，１２１ａ−１１乃至１２１ａ−１４ 配線， １２１ｂ，１２１ｂ−１乃至１２１ｂ−４，１２１ｂ−１１乃至１２１ｂ−１４，１２１ｂ’ パッド， １２１ｃ，１２１ｃ−１乃至１２１ｃ−４，１２１ｃ−１１乃至１２１ｃ−１４ 配線， １２２ ロジック回路， １２２ａ，１２２ａ−１乃至１２２ａ−４，１２２ａ−１１乃至１２２ａ−１４ 配線， １２２ｂ，１２２ｂ−１乃至１２２ｂ−４，１２２ｂ−１１乃至１２２ｂ−１４，１２２ｂ’ パッド， １２２ｄ 貫通電極， １３１ オンチップレンズとオンチップカラーフィルタ， １３２ サポート基板， １３２ａ 配線， １３２ｂ パッド， １３３ 酸化膜， １３４，１３４−１，１３４−２，１３４Ａ乃至１３４Ｈ 配線， １３５ 酸化膜接合層， １５１ 再配置基板， １５２ 粘着剤， ２０１ メモリデバイス基板， ２０１ａ 配線， ２０１ｂ パッド， ２０１ｃ
配線， ２０１ｄ 貫通電極， ２３１ 貫通電極， ２４１ 有機光電変換膜， ２５１，２５２ 貫通電極， ２６１ サポート基板， ２６１ａ 配線， ２６１ｂ 端子， ２８１ レンズ， ２８２ 貫通孔， ３０１ 貫通電極， ３１１ 支持基板，
３１２ 干渉部， ３７１，３８１，３９１ 貫通電極， Ｔ，Ｔ’’，Ｔ’’’，Ｔ１乃至Ｔ６ 連絡配線， ＴＣＶ１，ＴＣＶ２ 貫通電極

Claims (33)

  1. 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
    前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、
    前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む
    裏面照射型の固体撮像装置。
  2. 前記連絡配線は、同一の層に形成される
    請求項１に記載の裏面照射型の固体撮像装置。
  3. 前記第１の半導体素子の入射光の入射方向に対して背面に、前記第２の半導体素子および前記第３の半導体素子が積層され
    前記連絡配線は、前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との境界に対して、前記第１の半導体素子側に形成される
    請求項１に記載の裏面照射型の固体撮像装置。
  4. 前記第１の半導体素子の入射光の入射方向に対して背面に、前記第２の半導体素子および前記第３の半導体素子が積層され、
    前記連絡配線は、前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との境界に対して、前記第２の半導体素子および前記第３の半導体素子側に形成される
    請求項１に記載の裏面照射型の固体撮像装置。
  5. 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して対向する面に形成される
    請求項４に記載の裏面照射型の固体撮像装置。
  6. 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して対向する面に形成される
    請求項５に記載の裏面照射型の固体撮像装置。
  7. 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して背面に形成される
    請求項５に記載の裏面照射型の固体撮像装置。
  8. 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して背面に形成され、それぞれの基板に形成された貫通電極を介して、前記連絡配線が形成される
    請求項７に記載の裏面照射型の固体撮像装置。
  9. 前記第２の半導体素子および前記第３の半導体素子の前記入射光に対して背面側にサポート基板が接続され、
    前記連絡配線は、前記サポート基板に形成される
    請求項５に記載の裏面照射型の固体撮像装置。
  10. 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して背面に形成される
    請求項４に記載の裏面照射型の固体撮像装置。
  11. 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して背面側のサポート基板の前面に形成される
    請求項１０に記載の裏面照射型の固体撮像装置。
  12. 前記第２の半導体素子および前記第３の半導体素子は、前記第１の半導体素子と、前記第１の半導体素子を貫通する貫通電極により電気的に接続される
    請求項４に記載の裏面照射型の固体撮像装置。
  13. 前記第１の半導体素子、前記第２の半導体素子および前記第３の半導体素子が、前記入射光の入射方向に対して、前記第１の半導体素子、前記第２の半導体素子および前記第３の半導体素子の順に積層され、前記第２の半導体素子および前記第３の半導体素子の接合面に相互に対向して形成されるパッドが電気的に接続されることにより、前記連絡配線として機能する
    請求項４に記載の裏面照射型の固体撮像装置。
  14. 前記第１の半導体素子、前記第２の半導体素子および前記第３の半導体素子が、入射光の入射方向に対して、前記第１の半導体素子、前記第２の半導体素子および前記第３の半導体素子の順に積層され、少なくとも前記第２の半導体素子と前記第３の半導体素子とが、貫通電極により電気的に接続されて連絡配線として機能する
    請求項１に記載の裏面照射型の固体撮像装置。
  15. 前記第２の半導体素子および前記第３の半導体素子の前記入射光に対して背面側にサポート基板が接続され、
    前記第１の半導体素子、前記第２の半導体素子、および前記第３の半導体素子の少なくともいずれかの配線が、貫通電極で接続され、前記サポート基板の前記入射光の入射方向に対して背面側に引き出される
    請求項４に記載の裏面照射型の固体撮像装置。
  16. 前記連絡配線は、前記第１の半導体素子の前記入射光に対して垂直方向に占有される範囲内に配線される
    請求項４に記載の裏面照射型の固体撮像装置。
  17. 前記第２の半導体素子および前記第３の半導体素子の前記入射光に対して背面側にサポート基板が接続され、
    前記サポート基板には、配線が形成され、前記サポート基板の前記配線と、前記第１の半導体素子、前記第２の半導体素子、および前記第３の半導体素子の少なくともいずれかの前記配線が、貫通電極で接続され、前記サポート基板の、前記第２の半導体素子、および前記第３の半導体素子が形成された外側に信号線を引き出す端子が形成される
    請求項３に記載の裏面照射型の固体撮像装置。
  18. 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
    前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、
    前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む
    裏面照射型の固体撮像装置を備えた撮像装置。
  19. 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
    前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、
    前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む
    裏面照射型の固体撮像装置を備えた電子機器。
  20. 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、
    前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子と、
    前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線とを含む
    裏面照射型の固体撮像装置の製造方法であって、
    半導体プロセスにより形成された前記撮像素子を有するウェーハに、
    半導体プロセスにより形成された前記第２の半導体素子および前記第３の半導体素子からなる前記信号処理回路のうち、電気的な検査により良品と判定された前記第２の半導体素子および前記第３の半導体素子が再配置されて、
    前記埋め込み部材により埋め込まれ、
    前記第２の半導体素子および前記第３の半導体素子の間を電気的に接続する連絡配線が形成され、
    前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との間の配線が電気的に接続されるように酸化膜接合で積層された後、個片化される
    裏面照射型の固体撮像装置の製造方法。
  21. 画素単位で画素信号を生成する撮像素子を有する第１の半導体素子層と、
    前記画素信号の信号処理に必要な信号処理回路が埋め込み部材により埋め込まれた、前記第１の半導体素子よりも小さな第２の半導体素子および第３の半導体素子を有する第２の半導体素子層と、
    サポート基板とを備え、
    前記第２の半導体素子層は、前記第１の半導体素子層と前記サポート基板との間に設けられ、
    前記第１の半導体素子層と、前記第２の半導体素子層とは直接接合によって接合されている
    裏面照射型の固体撮像装置。
  22. 前記第２の半導体素子と前記第３の半導体素子との間を電気的に接続する連絡配線は、前記第２の半導体素子層または前記サポート基板に設けられている
    請求項２１に記載の裏面照射型の固体撮像装置。
  23. 前記連絡配線は、前記第２の半導体素子層の前記第１の半導体素子層側に設けられている
    請求項２２に記載の裏面照射型の固体撮像装置。
  24. 前記連絡配線は、前記第２の半導体素子層の前記サポート基板側に設けられている、
    請求項２２に記載の裏面照射型の固体撮像装置。
  25. 前記サポート基板はさらに前記第２の半導体素子層側に配線層を有し、
    前記連絡配線は、前記サポート基板の前記配線層に設けられている、
    請求項２２に記載の裏面照射型の固体撮像装置。
  26. 前記第１の半導体素子の入射光の入射方向に対して背面に、前記第２の半導体素子および前記第３の半導体素子が積層され、
    前記連絡配線は、前記第１の半導体素子と、前記第２の半導体素子および前記第３の半導体素子との境界に対して、前記第２の半導体素子および前記第３の半導体素子側に形成される
    請求項２２に記載の裏面照射型の固体撮像装置。
  27. 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して対向する面に形成される
    請求項２６に記載の裏面照射型の固体撮像装置。
  28. 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して対向する面に形成される
    請求項２７に記載の裏面照射型の固体撮像装置。
  29. 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して背面に形成される
    請求項２７に記載の裏面照射型の固体撮像装置。
  30. 前記第２の半導体素子および前記第３の半導体素子の配線が形成されている面が前記入射光の入射方向に対して背面に形成され、それぞれの基板に形成された貫通電極を介して、前記連絡配線が形成される
    請求項２９に記載の裏面照射型の固体撮像装置。
  31. 前記第２の半導体素子および前記第３の半導体素子の前記入射光に対して背面側にサポート基板が接続され、
    前記連絡配線は、前記サポート基板に形成される
    請求項２７に記載の裏面照射型の固体撮像装置。
  32. 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して背面に形成される
    請求項２６に記載の裏面照射型の固体撮像装置。
  33. 前記連絡配線は、前記第２の半導体素子および前記第３の半導体素子の前記入射光の入射方向に対して背面側のサポート基板の前面に形成される
    請求項３２に記載の裏面照射型の固体撮像装置。
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