JP2009076833A - 電子素子内蔵印刷回路基板及びその製造方法 - Google Patents

電子素子内蔵印刷回路基板及びその製造方法 Download PDF

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Moon-Il Kim
キム ムーン−イル
Young-Do Kweon
クウェオン ヤン−ド
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Samsung Electro Mechanics Co Ltd
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Abstract

【課題】厚みが異なる第１電子素子と第２電子素子とを順次、または一括して積層することができ、外部への電気的接続のためのビアをより容易に形成することができる電子素子内蔵印刷回路基板及びその製造方法を提供する。
【解決手段】電子素子内蔵印刷回路基板は、一面にキャビティ（ｃａｖｉｔｙ）が形成される絶縁基板と、電極が絶縁基板の一面を向くようにキャビティに挿入される第１電子素子と、電極が第１電子素子の電極と同じ方向を向くように第１電子素子の一面に積層される第２電子素子と、第２電子素子をカバーするように絶縁基板の一面に形成される第１絶縁層と、第１電子素子をカバーするように絶縁基板の他面に形成される第２絶縁層と、を備え、第１電子素子及び第２電子素子の電極が同じ方向を向くように絶縁基板のキャビティに内蔵されることを特徴とする。
【選択図】図１

Description

本発明は電子素子内蔵印刷回路基板及びその製造方法に関する。
最近、次世代の多機能性、小型パッケージ技術の一環として電子素子内蔵印刷回路基板の開発が注目されている。電子素子内蔵印刷回路基板は、多機能性、小型化の長所と共に高機能化という長所も有し、これは１００ＭＨｚ以上の高周波で配線距離を最小化できるだけではなく、場合によってはフリップチップアセンブリ（ｆｌｉｐ ｃｈｉｐ ａｓｓｅｍｂｌｙ、ＦＣＡ）やボールグリッドアレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ、ＢＧＡ）で使用されるワイヤボンディング（ｗｉｒｅｂｏｎｄｉｎｇ）またはソルダボール（Ｓｏｌｄｅｒ ｂａｌｌ）を用した部品の連結に対する信頼性の問題を改善できるという方便も提供する。
しかし、従来技術による電子素子内蔵印刷回路基板は、一つの電子素子を絶縁基板の内部に内蔵させ製造したため電子素子の集積度を高めにくいという問題があり、二つの電子素子を対称構造として絶縁基板の内部に内蔵させて製造する場合には、マルチチップパッケージ（ｍｕｌｔｉ ｃｈｉｐ ｐａｃｋａｇｅ、ＭＣＰ）モジュール製品に用られるＤＲＡＭ/ＮＡＮＤフラッシュなどのように、互いに異なる厚みを有する電子素子に適用しにくく、対称構造により生産速度が非常に遅いという問題があった。
このため、互いに厚みが異なる複数個の電子素子を内蔵することができ、かつ生産速度を高めて生産効率を向上できる電子素子内蔵印刷回路基板とその製造方法が求められている。
本発明は前述した従来の問題点を解決するために案出されたもので、複数の厚みが異なる電子素子を順次、または一括に積層することができ、ビアをより容易に形成することができる電子素子内蔵印刷回路基板及びその製造方法を提供することを目的とする。
本発明の一実施形態によれば、一面にキャビティ（ｃａｖｉｔｙ）が形成される絶縁基板と、電極が絶縁基板の一面を向くようにキャビティに挿入される第１電子素子と、電極が第１電子素子の電極と同じ方向を向くように第１電子素子の一面に積層される第２電子素子と、第２電子素子をカバーするように絶縁基板の一面に形成される第１絶縁層と、第１電子素子をカバーするように絶縁基板の他面に形成される第２絶縁層と、を備える電子素子内蔵印刷回路基板が提供される。
第１電子素子の電極に形成され、第１電子素子と電気的に接続する第１メタルポスト（ｔｈｅ ｆｉｒｓｔ ｍｅｔａｌ ｐｏｓｔ）と、第２電子素子の電極に形成され、第２電子素子と電気的に接続する第２メタルポストと、をさらに備えることができる。
第１絶縁層の一面から、第１メタルポストの一端及び第２メタルポストの一端までの距離は互いに同一であってもよい。
第１絶縁層の一面に形成され、第１メタルポスト及び第２メタルポストとそれぞれ電気的に接続するビア（ｖｉａ）をさらに備えることができる。
第１電子素子の幅は第２電子素子の幅より大きいものであってもよい。
第１電子素子の厚みは第２電子素子の厚みより厚いものであってもよい。
第１電子素子と第２電子素子との間には、さらに接着層を介在することができる。
絶縁基板の両面のうち、少なくともいずれか一面に、さらに第１回路パターンを形成することができる。
第１絶縁層の一面及び第２絶縁層の一面のうち、少なくともいずれか一つにさらに 第２回路パターンを形成することができる。
第１電子素子と第２電子素子との間に介在され、第１電子素子の電極と電気的に接続する再配線層をさらに備えることができる。
また、本発明の別の実施形態によれば、絶縁基板の一面にキャビティを形成する段階と、電極が絶縁基板の一面を向くようにキャビティに第１電子素子を挿入する段階と、電極が第１電子素子の電極と同じ方向を向くように第１電子素子の一面に第２電子素子を積層する段階と、第２電子素子をカバーするように絶縁基板の一面に第１絶縁層を形成する段階と、第１電子素子をカバーするように絶縁基板の他面に第２絶縁層を形成する段階と、を行う電子素子内蔵印刷回路基板の製造方法が提供される。
第１絶縁層を形成する段階及び第２絶縁層を形成する段階以前に、絶縁基板の両面のうち少なくともいずれか一つに第１回路パターンを形成する段階をさらに行うことができる。
第１電子素子を挿入する段階以前に、第１電子素子をキャビティ内に固定するために絶縁基板の他面に固定テープを積層する段階をさらに行い、第１絶縁層を形成する段階以後に、固定テープを除去する段階をさらに行うことができる。
第１絶縁層を形成する段階以前に、第１電子素子と電気的に接続するように第１電子素子の電極に第１メタルポストを形成する段階と、第２電子素子と電気的に接続するように第２電子素子の電極に第２メタルポストを形成する段階と、をさらに行うことができる。
第１絶縁層を形成する段階以後に、第１メタルポスト及び第２メタルポストとそれぞれ電気的に接続するように第１絶縁層の一面にビアを形成する段階をさらに行うことができる。
第２電子素子を積層する段階以前に、第１電子素子の一面に接着層を形成する段階をさらに行うことができる。
第１絶縁層を形成する段階及び第２絶縁層を形成する段階以後に、第１絶縁層の一面と第２絶縁層の一面のうち少なくともいずれか一つに第２回路パターンを形成する段階をさらに行うことができる。
第１電子素子の幅は第２電子素子の幅より大きいものであってもよい。
第１電子素子の厚みは第２電子素子の厚みより厚いものであってもよい。
第１電子素子を挿入する段階以前に、第２電子素子を積層する段階を行うことができる。
第１電子素子を挿入する段階以前に、第２絶縁層を形成する段階を行うことができる。
第２電子素子を積層する段階以前に、第１電子素子の電極と電気的に接続するように第１電子素子の一面に再配線層を形成する段階をさらに行うことができる。
本発明の実施例によれば、互いに厚みが異なる第１電子素子と第２電子素子とを順次、または一括に積層して絶縁基板のキャビティに内蔵することができ、第１メタルポスト及び第２メタルポストと外部との電気的接続のためのビアをより容易に形成することができる。
本発明に係る電子素子内蔵印刷回路基板及びその製造方法の実施例を添付図面に基づいて詳しく説明し、添付図面に基づいて説明することにおいて、同一かつ対応する構成要素は同じ図面符号を付し、これに対する重複される説明は省略する。
また、以下で使用される第１、第２などの用語は、同一かつ対応する構成要素を区別するための識別記号に過ぎなく、同一または対応する構成要素が第１、第２などの用語により限定されるものではない。
図１は本発明の一実施形態による電子素子内蔵印刷回路基板の第１実施例を示す断面図である。図１を参照すると、電子素子内蔵印刷回路基板１００、絶縁基板１１０、キャビティ（cavity）１１５、第１電子素子１２０、第２電子素子１３０、電極１２２、１３２、第１絶縁層１４０、第２絶縁層１４５、第１メタルポスト（the first metal post）１５０、第２メタルポスト１５５、ビアホール（via hole）１６２、１６４、ビア（via）１６０、１６５、接着層１７０、インターコネクション１２５、第１回路パターン１８０、第２回路パターン１８５が示されている。
本実施例によれば、各電極１２２、１３２が同じ方向を向くように、第１電子素子１２０と第２電子素子１３０とを絶縁基板１１０のキャビティ１１５に内蔵し、厚み t１、t２が異なる複数の電子素子を内蔵することができ、複数の電子素子と外部との電気的接続のためのビア１６０を容易に形成することができる電子素子内蔵印刷回路基板１００を提供する。
絶縁基板１１０には、第１電子素子１２０と第２電子素子１３０とが内蔵されるキャビティ１１５が一面に形成されることができる。
通常、絶縁基板１１０は、ＣＣＬ（Copper clad laminate、）基板の一部分であり、絶縁基板１１０の両面のうち少なくともいずれか一つ、すなわち、一面、他面または両面に第１回路パターン１８０が形成されることができ、絶縁基板１１０の内部には絶縁基板１１０の両面間の電気的接続のためのインターコネクション１２５が形成されることができる。
第１回路パターン１８０は、ＣＣＬ基板の一部である絶縁基板１１０の一面、他面または両面に形成される銅層をエッチングすることにより形成されることができる。
先ず、銅層にエッチングレジスト（etching resist）を塗布し、フォトリソグラフィ（photo−lithography）方式により露光及び現像の工程を経た後、銅層の一部にエッチング液（ｅｔｃｈａｎｔ）を塗布して銅層の一部を除去することにより、第１回路パターン１８０が形成されることができる。
インターコネクション１２５は、絶縁基板１１０の両面に第１回路パターン１８０が形成された場合、両面間の電気的接続のために形成されることができ、例えば、銅のような伝導性物質を用いることができる。
先ず、絶縁基板１１０に、例えば、ドリリング（ｄｒｉｌｌｉｎｇ）で貫通孔を穿孔し、必要により、デバリング（ｄｅｂｕｒｒｉｎｇ）やデスミア（ｄｅｓｍｅａｒ）のような後処理工程を行った後、貫通孔の内部に、例えば、銅メッキ、パネルメッキ、パターンメッキなどの工程により伝導性物質を充填することができる。
キャビティ１１５は、絶縁基板１１０の一面に形成されることができる。本実施例では、絶縁基板１１０を貫通した場合を一例として提示したが、これだけではなく、絶縁基板１１０が貫通されなく一面に溝が形成される場合も含まれることができる。
キャビティ１１５は、第１電子素子１２０及び第２電子素子１３０が挿入される位置に対応して加工されることができ、例えば、レーザーカッティング（ｌａｓｅｒ ｃｕｔｔｉｎｇ）、ルーテング（ｒｏｕｔｉｎｇ）、パンチング（ｐｕｎｃｈｉｎｇ）などの方式を用いて絶縁基板１１０の一面に形成されることができる。
第１電子素子１２０は、電極１２２が絶縁基板１１０の一面を向くようにキャビティ１１５に挿入されることができ、第１電子素子１２０は、例えば、ＤＲＡＭまたはＮＡＮＤ フラッシュなどのようなチップ（ｃｈｉｐ）であることができる。
第１電子素子１２０を挿入する以前に、第１電子素子１２０をキャビティ１１５内に固定するため、絶縁基板１１０の他面に固定テープを積層することができ、第１電子素子１２０の一面に第２電子素子１３０を積層し、第２電子素子１３０をカバーするように絶縁基板１１０に第１絶縁層１４０を形成した後、固定テープを除去し、絶縁基板１１０の他面に第２絶縁層１４５を形成することができる。
固定テープは、例えば、除去の際に残留物を残さない耐熱テープであり、ポリイミド（ｐｏｌｙｉｍｉｄｅ）材質からなるテープを用いることができる。
固定テープを用いて第１電子素子１２０を固定する方法以外に、第１電子素子１２０を挿入する以前に絶縁基板１１０の他面に第２絶縁層１４５を先に形成することができ、これにより、別途の固定手段がなくても電子素子内蔵印刷回路基板１００を効率的に製造できるようになる。
第１メタルポスト１５０は、第１電子素子１２０の電極１２２に形成され、第１電子素子１２０と電気的に接続することができ、第１絶縁層１４０にビアホール１６２を穿孔し、ビア１６０を形成することにより第１電子素子１２０が外部と電気的に接続することができる。
第１メタルポスト１５０は、第１電子素子１２０の電極１２２の位置に対応して貫通孔が形成されたメッキレジスト層を第１電子素子１２０の一面に形成し、その後、貫通孔の内部にメッキなどの工程で伝導性物質を充填することにより製造することができる。
また、第１メタルポスト１５０の一端及び第２メタルポスト１５５の一端は第１絶縁層１４０の一面から同じ距離であるｈ１、ｈ２に位置することができ、第１絶縁層１４０の一面に外部との電気的接続のためのビア１６０を形成するために、レーザードリル（ｌａｓｅｒ ｄｒｉｌｌ）などを用いてビアホール１６２を形成する際に、互いに同じ深みまで加工すれば良いのでより容易にビア１６０を形成することができる。
第２電子素子１３０は、電極１３２が第１電子素子１２０の電極１２２と同じ方向を向くように第１電子素子の一面に接着層１７０を介在し積層されることができ、第２電子素子１３０は、例えば、ＤＲＡＭまたはＮＡＮＤフラッシュなどのようなチップ（ｃｈｉｐ）であることができる。第１電子素子１２０と第２電子素子１３０とはそれぞれの幅のｄ１、ｄ２と、厚みのｔ１、ｔ２が異なってもよく、これに対しては後述する。
接着層１７０は、第１電子素子１２０と第２電子素子１３０との間に介在されることができ、 ＤＡＦ（die attach film）、ＮＣＡ（non conductive adhesive）またはエポキシ（ｅｐｏｘｙ）などが使用できる。先ず、第１電子素子１２０の一面に接着層１７０を積層した後、接着層１７０に第２電子素子１３０を積層することができ、これにより第１絶縁層１４０を形成する際に、第２電子素子１３０が遊動しないで固定されるようにすることができる。
第１電子素子１２０を絶縁基板１１０のキャビティ１１５に挿入した後、第１電子素子１２０と第２電子素子１３０との間に接着層１７０を介在し、第２電子素子１３０を第１電子素子１２０の一面に順次積層することができる。
また、第１電子素子１２０を絶縁基板１１０のキャビティ１１５に挿入する以前に第１電子素子１２０と第２電子素子１３０との間に接着層１７０を介在し、第２電子素子１３０を第１電子素子１２０の一面に積層した後、第１電子素子１２０及び第２電子素子１３０を一括的に絶縁基板１１０のキャビティ１１５に挿入できるなど、弾力的に工程を運用して、より容易に電子素子内蔵印刷回路基板１００を製造することができる。
このように第１電子素子１２０と第２電子素子１３０との電極１２２、１３２が同じ方向を向くように第１電子素子１２０と第２電子素子１３０とが積層され、絶縁基板１１０のキャビティ１１５に挿入され、電子素子の厚みｔ１、ｔ２が異なって対称形を構成しにくい場合には、第１電子素子１２０と第２電子素子１３０とを順次、または一括して絶縁基板１１０に内蔵することにより、電子素子内蔵印刷回路基板１００を容易に製造することができ、電極１２２、１３２と、外部との電気的接続のためのビア１６０もより容易に形成することができる。
第２メタルポスト１５５は、第２電子素子１３０の電極１３２に形成され、第２電子素子１３０と電気的に接続することができ、第１絶縁層１４０にビアホール１６２を穿孔してビア１６０を形成することにより第２電子素子１３０が外部と電気的に接続することができる。
第２メタルポスト１５５は、第１メタルポスト１５０と同じく、第２電子素子１３０の電極１３２の位置に対応する、貫通孔が形成されたメッキレジスト層を第２電子素子１３０の一面に形成し、その後、貫通孔の内部にメッキなどの工程で伝導性物質を充填することにより製造することができる。
第１メタルポスト１５０と第２メタルポスト１５５は、第２電子素子１３０が第１電子素子１２０の一面に積層される前にそれぞれ形成されることができ、第２電子素子１３０が第１電子素子１２０の一面に積層された後に同時に形成されることもできる。
また、第１メタルポスト１５０一端及び第２メタルポスト１５５の一端は、第１絶縁層１４０の一面から同じ距離ｈ１、ｈ２に位置することができ、第１絶縁層１４０の一面に外部との電気的接続のためのビア１６０を形成するためにレーザードリルなどを用いてビアホール１６２を形成する際に、互いに同じ深みまで加工すれば良いのでより一層容易にビア１６０を形成することができる。
第１電子素子１２０の幅ｄ１は、第２電子素子１３０の幅ｄ２より大きいものであってもよく、これにより、第１電子素子１２０の電極１２２と第２電子素子１３０の電極１３２が位置上に、互いに干渉を起こさないため、第１絶縁層１４０の一面を向いて第１メタルポスト１５０と第２メタルポスト１５５をそれぞれ容易に形成することができる。
また、第１電子素子１２０の厚みｔ１は、第２電子素子１３０の厚みｔ２より厚いものであってもよく、これにより第１電子素子１２０の電極１２２に形成される第１メタルポスト１５０を長く形成する必要がなくかり、より効率的に電子素子内蔵印刷回路基板１００を作製することができる。
第１絶縁層１４０は、第２電子素子１３０をカバーするように絶縁基板１１０の一面に形成されることができ、これにより、第１メタルポスト１５０と第２メタルポスト１５５とが第１絶縁層１４０に埋め込まれることができる。
また、第２絶縁層１４５は、第１電子素子１２０をカバーするように絶縁基板１１０の他面に形成されることができ、これにより、第１電子素子１２０及び第２電子素子１３０が内蔵された印刷回路基板を作製できるようになる。
ビア１６０は、第１絶縁層１４０の一面に形成され、第１メタルポスト１５０及び第２メタルポスト１５５に、それぞれ電気的に接続することができ、これにより、第１電子素子１２０及び第２電子素子１３０が外部と電気的に接続することができる。
ビア１６０は、レーザードリル、またはリソグラフィ方式を用いて第１メタルポスト１５０及び第２メタルポスト１５５の位置に対応してビアホール１６２を穿孔し、第１絶縁層１４０の一面に、例えば、銅のような伝導性物質をメッキしビアホール１６２を充填することにより形成されることができる。
第２回路パターン１８５は、第１絶縁層１４０の一面と第２絶縁層１４５の一面のうち、少なくともいずれか一つに形成されることができる。すなわち、第１絶縁層１４０の一面、第２絶縁層１４５の一面、または第１絶縁層１４０及び第２絶縁層１４５の一面に形成されることができ、ビアホール１６４に充填されたビア１６５を通して第１回路パターン１８０と電気的に接続することができる。
第２回路パターン１８５は、ビア１６０を形成するために第１絶縁層１４０の一面と第２絶縁層１４５の一面とに形成されたメッキ層をエッチングすることにより形成されることができる。すなわち、メッキ層にエッチングレジストを塗布し、フォトリソグラフィ方式により露光及び現像の工程を経た後、銅層の一部にエッチング液（etchant）を塗布して銅層の一部を除去することにより形成されることができる。
本実施例によれば、第１電子素子１２０と第２電子素子１３０の電極１２２、１３２が同じ方向を向くように第１電子素子１２０及び第２電子素子１３０を挿入して、より容易に外部と電気的接続が可能となり、第１絶縁層１４０の一面から第１メタルポスト１５０及び第２メタルポスト１５５の一端までの距離ｈ１、ｈ２が同じであるため、より容易にビアホール１６２を形成することができる。
また、第１電子素子１２０の幅ｄ１と厚みｔ１が第２電子素子１３０より大きいものであってもよいので、各電極１２２、１３２が位置上に互いに干渉を起こさなく、より容易に第１メタルポスト１５０と第２メタルポスト１５５を形成することができる。
次に、本発明の一実施形態による電子素子内蔵印刷回路基板において、第１電子素子と第２電子素子との間に再配線層を形成する第２実施例に対して説明する。
図２は、本発明の一実施形態による電子素子内蔵印刷回路基板の第２実施例を示す断面図である。図２を参照すると、電子素子内蔵印刷回路基板２００、絶縁基板２１０、キャビティ２１５、第１電子素子２２０、第２電子素子２３０、電極２２２と２３２、第１絶縁層２４０、第２絶縁層２４５、第１メタルポスト２５０、第２メタルポスト２５５、ビアホール２６２と２６４、ビア２６０と２６５、接着層２７０、インターコネクション２２５、第１回路パターン２８０、第２回路パターン２８５、第１保護層２９２、再配線層２９４、第２保護層２９６、バンプ２９８が示されている。
本実施例によれば、第１電子素子２２０と第２電子素子２３０との間に再配線層２９４、第１保護層２９２、第２保護層２９６、バンプ２９８を介在することにより設計の自由度を高めることができる電子素子内蔵印刷回路基板２００を提供する。
本実施例において、絶縁基板２１０、キャビティ２１５、第１電子素子２２０、第２電子素子２３０、電極２２２と２３２、第１絶縁層２４０、第２絶縁層２４５、第１メタルポスト２５０、第２メタルポスト２５５、ビアホール２６２と２６４、ビア２６０と２６５、接着層２７０、第１回路パターン２８０、第２回路パターン２８５は、本発明の一実施形態による電子素子内蔵印刷回路基板２００の第１実施例と同一または対応するので、これに対する説明を省略し、以下では、電子素子内蔵印刷回路基板２００の第１実施例と相違点である、再配線層２９４、第１保護層２９２、第２保護層２９６、バンプ２９８、第１電子素子２２０と第２電子素子２３０の幅３、４に対して説明する。
第１保護層２９２は、第１電子素子２２０の電極２２２の一部が露出するように第１電子素子２２０の一面に形成されることができる。第１保護層２９２はフォトリソグラフィ方式による露光及び現像の工程で形成されることができ、再配線層２９４を形成する基盤を提供する。
再配線層２９４は第１電子素子２２０と第２電子素子２３０との間に介在され、第１電子素子２２０の電極２２２と電気的に接続することができ、これにより、第１電子素子２２０の幅ｄ３が第２電子素子２３０の幅ｄ４より小さくても各電極２２２、２３２の位置上、干渉を起こさなく第１メタルポスト２５０及び第２メタルポスト２５５を形成することができる。
第１電子素子２２０の側面には再配線層２９４の基盤として用いられるモールディング材を備えることができ、このモールディング材と第１保護層２９２の一面には、第１電子素子２２０の電極２２２と電気的に接続する再配線層２９４を形成することができる。
再配線層２９４はモールディング材と第１保護層２９２の一面に、例えば、メッキなどによりメッキ層を形成した後、フォトリソグラフィ方式を用いて所定パターンが形成されたエッチングレジスト層を形成し、これを選択的にエッチングすることにより形成することができる。
第２保護層２９６は、第１メタルポスト２５０を形成するための再配線層２９４の一部を露出させた領域以外の領域に形成されることができ、第１保護層２９２と同じくフォトリソグラフィを用いて形成されることができる。
バンプ２９８は、第１メタルポスト２５０の形成を容易にするために露出された再配線層２９４上に形成されることができ、再配線層２９４と同じく、例えば、メッキなどによりメッキ層を形成した後、フォトリソグラフィ方式を用いて所定パターンが形成されたエッチングレジスト層を形成し、これを選択的にエッチングすることにより形成されることができる。
本実施例によれば、第１電子素子２２０と第２電子素子２３０との間に再配線層２９４を介在し、第１電子素子２２０と第２電子素子２３０の幅ｄ３、ｄ４に関係なく、第１メタルポスト２５０及び第２メタルポスト２５５を形成できるので、電子素子内蔵印刷回路基板２００に対する設計の自由度を高めることができる。
次に、本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例に対して説明する。
図３は、本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例を示すフローチャートであり、図４ないし図１７は本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例における各工程を示す断面図である。
図３ないし図１７を参照すると、電子素子内蔵印刷回路基板３００、絶縁基板３１０、キャビティ３１５、第１電子素子３２０、第２電子素子３３０、電極３２２と３３２、第１絶縁層３４０、第２絶縁層３４５、第１メタルポスト３５０、第２メタルポスト３５５、ビアホール３６２と３６４、ビア３６０と３６５、接着層３７０、インターコネクション３２５、第１回路パターン３８０、第２回路パターン３８５、固定テープ３７５が示されている。
本実施例によれば、第１電子素子３２０と第２電子素子３３０の電極３２２、３３２が同じ方向を向くように、第１電子素子３２０及び第２電子素子３３０を絶縁基板３１０のキャビティ３１５に内蔵することにより、より簡単かつ容易に電子素子内蔵印刷回路基板３００が製造できる電子素子内蔵印刷回路基板３００の製造方法を提供する。
先ず、段階Ｓ２で、図４に示すように、絶縁基板の両面のうち少なくともいずれか一つに第１回路パターン３８０を形成する。例えば、絶縁基板３１０はＣＣＬ基板の一部分であることができ、第１回路パターン３８０は絶縁基板３１０の一面、他面または両面に形成される銅層をエッチングすることにより形成できる。
第１回路パターン３８０は銅層にエッチングレジストを塗布し、フォトリソグラフィ方式による露光及び現像の工程を経た後、銅層の一部に選択的にエッチング液を塗布して銅層の一部を除去することにより形成されることができる。
また、絶縁基板３１０の両面に第１回路パターン３８０が形成された場合、両面の間の電気的接続のためにインターコネクション３２５を形成することができ、例えば、銅のような伝導性物質を用いることができる。
インターコネクション３７５は、絶縁基板３１０に、例えば、ドリリングにより貫通孔を穿孔し、必要により、デバリングやデスミアのような後処理工程を行った後、貫通孔の内部に、例えば、銅メッキ、パネルメッキ、パターンメッキなどの工程を行い伝導性物質を充填することにより形成することができる。
次に、段階Ｓ４で、図５に示すように、絶縁基板の一面にキャビティを形成する。すなわち、キャビティ３１５は、第１電子素子３２０及び第２電子素子３３０の挿入位置に対応して加工されることができ、レーザーカッティング、ルーテング、パンチングなどの方式を用いて絶縁基板３１０の一面に形成されることができる。
段階Ｓ６で、図６に示すように、第１電子素子をキャビティ内に固定するために、絶縁基板の他面に固定テープを積層する。固定テープ３７５は、除去の際に残留物を残さない耐熱テープであり、例えば、ＰＩ材質からなるテープを用いることができる。
本実施例においては、固定テープ３７５を用いて第１電子素子３２０を固定させる方法を提示したが、以外にも、第１電子素子３２０を挿入する前に絶縁基板３１０の他面に第２絶縁層３４５を先に形成することができ、これにより別途の固定手段がなくても電子素子内蔵印刷回路基板３００を効率的に製造することができる。
段階Ｓ８で、図７に示すように、第１電子素子と電気的に接続されるよう第１電子素子の電極に第１メタルポストを形成する。すなわち、第１電子素子３２０の電極３２２の位置に対応する、貫通孔の形成されたメッキレジスト層を第１電子素子３２０の一面に形成した後、貫通孔の内部にメッキなどの工程で伝導性物質を充填することにより製造することができる。
段階Ｓ１０で、図８に示すように、電極が絶縁基板の一面を向くようにキャビティに第１電子素子を挿入する。第１電子素子３２０は、電極３２２が絶縁基板３１０の一面を向くようにキャビティ３１５に挿入されることができ、第１電子素子３２０は、例えば、ＤＲＡＭまたはＮＡＮＤフラッシュなどのようなチップ（ｃｈｉｐ）であることができる。
段階Ｓ１２で、図９に示すように、第１電子素子の一面に接着層を形成する。接着層３７０は第１電子素子３２０と第２電子素子３３０との間に介在されることができ、ＤＡＦ、ＮＣＡまたはエポキシなどを使用できる。先ず、第１電子素子３２０の一面に接着層３７０を積層した後、接着層３７０に第２電子素子３３０を積層することができ、これにより、第１絶縁層３４０の形成の際に第２電子素子３３０が流動されなく固定されることができる。
段階Ｓ１４で、図１０に示すように、第２電子素子と電気的に接続されるよう第２電子素子の電極に第２メタルポストを形成する。第２電子素子３３０の電極３３２の位置に対応する、貫通孔が形成されたメッキレジスト層を第２電子素子３３０の一面に形成し、その後、貫通孔の内部にメッキなどの工程で伝導性物質を充填することにより製造することができる。
ここで、第１メタルポスト３５０の一端及び第２メタルポスト３５５の一端は、第１絶縁層３４０の一面から同じ距離ｈ５、ｈ６に位置することができ、第１絶縁層３４０の一面に、外部との電気的接続のためのビア３６０を形成するためにレーザードリルなどを用いてビアホール３６２を形成する際に、互いに同じ深さまで加工すれば良いので、より容易にビア３６０を形成することができる。
段階Ｓ１６で、図１１に示すように、電極が第１電子素子の電極と同じ方向を向くように、第１電子素子の一面に第２電子素子を積層する。第２電子素子３３０は、電極３３２が第１電子素子３２０の電極３２２と同じ方向を向くように第１電子素子の一面に接着層３７０を介在して積層することができ、第２電子素子３３０は、例えば、ＤＲＡＭまたはＮＡＮＤフラッシュなどのようなチップ（ｃｈｉｐ）であることができる。
第１電子素子３２０の幅ｄ５は第２電子素子３３０の幅ｄ６より大きいものであってもよく、これにより第１電子素子３２０の電極３２２と第２電子素子３３０の電極３３２とが互いに位置上、干渉を起こさなく第１絶縁層３４０の一面を向いて第１メタルポスト３５０と第２メタルポスト３５５とを容易に形成することができる。
また、第１電子素子３２０の厚みｔ５は第２電子素子３３０の厚みｔ６より大きいものであってもよく、これにより第１電子素子３２０の電極３２２に形成される第１メタルポスト３５０を長く形成する必要がなくなり、より効率的に電子素子内蔵印刷回路基板３００を製造することができる。
本実施例においては、第１電子素子３２０を絶縁基板３１０のキャビティ３１５に挿入した後、接着層３７０を介在して順次第２電子素子３３０を第１電子素子３２０の一面に積層することを一例で提示したが、これに限定されず、第１電子素子３２０を絶縁基板３１０のキャビティ３１５に挿入する前に、接着層３７０を介在して第２電子素子３３０を第１電子素子３２０の一面に積層した後、第１電子素子３２０及び第２電子素子３３０を一括して絶縁基板３１０のキャビティ３１５に挿入する工程も可能であることは勿論であり、これにより第２電子素子３３０の積層のための位置制御がより容易になるので電子素子内蔵印刷回路基板３００の生産効率性を高めることができる。
段階Ｓ１８で、図１２に示すように、絶縁基板の一面に第１絶縁層を形成する。すなわち、第２電子素子３３０をカバーするように絶縁基板３１０の一面に形成することができ、これにより第１メタルポスト３５０と第２メタルポスト３５５とが第１絶縁層３４０で埋め込まれることができる。
段階Ｓ２０で、図１３に示すように、固定テープを除去する。第２絶縁層３４５を形成するために、第１電子素子３２０を固定するために積層された固定テープ３７５を除去することができる。
段階Ｓ２２で、図１４に示すように、絶縁基板の他面に第２絶縁層を形成する。すなわち、第１電子素子３２０をカバーするように絶縁基板３１０の他面に形成されることができ、これにより、第１電子素子３２０及び第２電子素子３３０が内蔵された印刷回路基板を形成することができる。
段階Ｓ２４で、図１５及び図１６に示すように、第１メタルポスト及び第２メタルポストとそれぞれ電気的に接続するよう絶縁基板の一面にビアを形成する。先ず、図１５に示すように、レーザードリル、またはリソグラフィ方式を用いて第１メタルポスト３５０及び第２メタルポスト３５５の位置に対応してビアホール３６２を穿孔し、図１６に示すように、第１絶縁層３４０の一面に、例えば、銅のような伝導性物質でメッキしてビアホール３６２を充填することによりビア３６０を形成することができる。
また、第１回路パターン３８０と第２回路パターン３８５とを電気的に接続させるためのビア３６５も、第１メタルポスト３５０及び第２メタルポスト３５５にそれぞれ電気的に接続するビア３６０を形成するためのビアホール３６４を形成する工程で同時に形成することができる。
最後に、段階Ｓ２６で、図１７に示すように、第１絶縁層の一面と第２絶縁層の一面のうち少なくともいずれか一つに第２回路パターンを形成する。第２回路パターン３８５は、ビア３６０の形成のために第１絶縁層３４０の一面と第２絶縁層３４５の一面に形成されたメッキ層をエッチングすることにより形成されることができる。すなわち、メッキ層にエッチングレジストを塗布し、フォトリソグラフィ方式による露光及び現像の工程を経た後、銅層の一部にエッチング液（ｅｔｃｈａｎｔ）を塗布して銅層の一部を除去することにより形成することができる。
本実施例によれば、第１電子素子３２０と第２電子素子３３０の電極３２２、３３２が同じ方向を向くように第１電子素子３２０及び第２電子素子３３０を絶縁基板３１０のキャビティ３１５に内蔵することにより、一方向に複数の電子素子を内蔵できるようになり、電子素子内蔵印刷回路基板３００をより効率的に製造することができる。
また、第１メタルポスト３５０及び第２メタルポスト３５５の一端は、第１絶縁層３４０の一面から同じ距離ｈ５、ｈ６に位置するので、より容易にビアホール３６２、３６４を形成することができ、第１電子素子３２０の幅ｄ５と厚みｔ５が第２電子素子３３０のそれより大きいものであってもよいので、各電極３２２、３３２が互いに干渉を起こさなく、容易に第１メタルポスト３５０と第２メタルポスト３５５とを形成することができる。
次に、本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法における第１電子素子と第２電子素子との間に再配線層を形成する第２実施例に対して説明する。
図１８は、本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例を示すフローチャートであり、図１９ないし図３３は本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法における第２実施例の各工程を示す断面図である。
図１８ないし図３３を参照すると、電子素子内蔵印刷回路基板４００、絶縁基板４１０、キャビティ４１５、第１電子素子４２０、第２電子素子４３０、電極４２２と４３２、第１絶縁層４４０、第２絶縁層４４５、第１メタルポスト４５０、第２メタルポスト４５５、ビアホール４６２と４６４、ビア４６０と４６５、接着層４７０、第１回路パターン４８０、第２回路パターン４８５、固定テープ４７５、再配線層４９４、第１保護層４９２、第２保護層４９６、バンプ４９８が示されている。
本実施例によれば、再配線層４９４を形成することにより、第１電子素子４２０と第２電子素子４３０の幅（図３１のｄ７、ｄ８）に関係なく、設計の自由度を高めた電子素子内蔵印刷回路基板４００を製造できる電子素子内蔵印刷回路基板４００の製造方法を提供する。
段階Ｓ３２で、図１９に示すように、絶縁基板の両面のうち、少なくともいずれか一つに第１回路パターン４８０を形成する。段階Ｓ３４で、図２０に示すように、絶縁基板４１０の一面にキャビティ４１５を形成する。段階Ｓ３６で、図２１に示すように、第１電子素子をキャビティ内に固定するために絶縁基板の他面に固定テープ４７５を積層する。
段階Ｓ３８で、図２２に示すように、再配線層４９４を形成する。段階Ｓ４０で、図２３に示すように、第１電子素子と電気的に接続するように第１電子素子の電極に第１メタルポスト４５０を形成する。段階Ｓ４２で、図２４に示すように、電極が絶縁基板の一面を向くようにキャビティに第１電子素子４２０を挿入する。
段階Ｓ４４で、図２５に示すように、第１電子素子の一面に接着層を形成する。段階Ｓ４６で、図２６に示すように、第２電子素子と電気的に接続するように第２電子素子の電極に第２メタルポスト４５５を形成する。段階Ｓ４８で、図２７に示すように、電極が第１電子素子の電極と同じ方向を向くように第１電子素子４２０の一面に第２電子素子４３０を積層する。
段階Ｓ５０で、図２８に示すように、絶縁基板の一面に第１絶縁層４４０を形成する。段階Ｓ５３で、図２９に示すように固定テープを除去する。段階Ｓ５４で、図３０に示すように絶縁基板の他面に第２絶縁層４４５を形成する。
段階Ｓ５６で、図３１及び図３２に示すように、第１メタルポスト及び第２メタルポストとそれぞれ電気的に接続可能に絶縁基板の一面にビア４６０，４６５を形成する。最後に、段階Ｓ５８で、図３３に示すように、第１絶縁層の一面と第２絶縁層の一面のうち少なくともいずれか一つに第２回路パターン４８５を形成する。
本実施例の場合、第１回路パターン４８０形成、絶縁基板４１０にキャビティ４１５形成、固定テープ４７５積層、第１メタルポスト４５０形成、第１電子素子４２０挿入、接着層４７０形成、第２メタルポスト４５５形成、第２電子素子４３０積層、第１絶縁層４４０形成、固定テープ４７５除去、第２絶縁層４４５形成、ビアホール４６２、４６４を穿孔してビア４６０、４６５を形成、第２回路パターン４８５形成の工程は本発明の他の実施形態による電子素子内蔵印刷回路基板４００の製造方法の第１実施例と同一または対応されるのでこれに対する説明は省略し、以下では、電子素子内蔵印刷回路基板４００の製造方法の第１実施例と相違点である、再配線層４９４を形成する段階に対して説明する。
段階Ｓ３８で、図２２に示すように、第１電子素子の電極と電気的に接続するように第１電子素子の一面に再配線層を形成する。再配線層４９４を形成する工程は次のとおりである。
先ず、第１電子素子４２０の電極４２２の一部が露出するように第１電子素子４２０の一面に第２保護層４９６を形成する。すなわち、フォトリソグラフィ方式による露光及び現像の工程により形成することができ、これにより再配線層４９４を形成できる基盤が提供される。
次に、第１電子素子４２０の電極４２２と電気的に接続するように、第１電子素子４２０と第２電子素子４３０との間に介在される再配線層４９４を形成する。すなわち、第１電子素子４２０の側面には再配線層４９４の基盤として用いられるモールディング材を備えることができ、モールディング材と第１保護層４９２の一面に第１電子素子４２０の電極４２２と電気的に接続する再配線層４９４が形成されることができる。
再配線層４９４は、モールディング材と第１保護層４９２の一面に、例えば、メッキなどによりメッキ層を形成した後、フォトリソグラフィ方式を用いて所定パターンが形成されたエッチングレジストを形成し、これを選択的にエッチングすることにより形成されることができる。
次に、第１メタルポスト４５０の形成のために再配線層４９４の一部を露出させ、その他の領域に第２保護層４９６を形成する。第２保護層４９６は第１保護層４９２と同じくフォトリソグラフィを用いて形成することができる。
最後に、第１メタルポスト４５０の形成を容易にするために、露出された再配線層４９４上にバンプ４９８を形成する。これは、再配線層４９４と同じく、例えば、メッキなどによりメッキ層を形成した後、フォトリソグラフィ方式を用いて所定パターンが形成されたエッチングレジストを形成し、これを選択的にエッチングすることにより形成されることができる。
本実施例によれば、第１電子素子４２０と第２電子素子４３０との間に再配線層４９４を介在することにより、第１電子素子４２０の幅（図３１のｄ７）が第２電子素子４３０の幅（図３１のｄ８）より小さくても各電極４２２、４３２が互いに干渉を起こさなく第１メタルポスト４５０及び第２メタルポスト４５５を形成することができ、第１電子素子４２０と第２電子素子４３０の幅ｄ７、ｄ８に関係なく設計の自由度を高めることができるので、より容易に電子素子内蔵印刷回路基板４００を製造することができる。
前述した実施例以外の多くの実施例が本発明の特許請求の範囲内に存在することは明らかである。
本発明の一実施形態による電子素子内蔵印刷回路基板の第１実施例を示す断面図である。 本発明の一実施形態による電子素子内蔵印刷回路基板の第２実施例を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例を示すフローチャートである。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第１実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例を示すフローチャートである。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。 本発明の他の実施形態による電子素子内蔵印刷回路基板の製造方法の第２実施例の各工程を示す断面図である。
符号の説明
１００ 電子素子内蔵印刷回路基板
１１０ 絶縁基板
１２０ 第１電子素子
１２５ インターコネクション
１３０ 第２電子素子
１４０ 第１絶縁層
１４５ 第２絶縁層
１５０ 第１メタルポスト（ｍｅｔａｌ ｐｏｓｔ）
１５５ 第２メタルポスト
１６０、１６５ ビア（ｖｉａ）
１７０ 接着層
１８０ 第１回路パターン
１８５ 第２回路パターン

Claims (22)

  1. 一面にキャビティ（ｃａｖｉｔｙ）が形成される絶縁基板と、
    電極が前記絶縁基板の一面を向くように前記キャビティに挿入される第１電子素子と、
    電極が前記第１電子素子の電極と同じ方向を向くように前記第１電子素子の一面に積層される第２電子素子と、
    前記第２電子素子をカバーするように前記絶縁基板の一面に形成される第１絶縁層と、
    前記第１電子素子をカバーするように前記絶縁基板の他面に形成される第２絶縁層と、
    を備える電子素子内蔵印刷回路基板。
  2. 前記第１電子素子の電極に形成され、前記第１電子素子と電気的に接続する第１メタルポスト（ｔｈｅ ｆｉｒｓｔ ｍｅｔａｌ ｐｏｓｔ）と、
    前記第２電子素子の電極に形成され、前記第２電子素子と電気的に接続する第２メタルポストと
    をさらに備える請求項１に記載の電子素子内蔵印刷回路基板。
  3. 前記第１絶縁層の一面から、前記第１メタルポストの一端及び前記第２メタルポストの一端までの距離が互いに同じであることを特徴とする請求項２に記載の電子素子内蔵印刷回路基板。
  4. 前記第１絶縁層の一面に形成され、前記第１メタルポスト及び前記第２メタルポストにそれぞれ電気的に接続するビア（ｖｉａ）をさらに備える請求項２に記載の電子素子内蔵印刷回路基板。
  5. 前記第１電子素子の幅が、前記第２電子素子の幅より大きいことを特徴とする請求項１に記載の電子素子内蔵印刷回路基板。
  6. 前記第１電子素子の厚みが、前記第２電子素子の厚みより厚いことを特徴とする請求項１に記載の電子素子内蔵印刷回路基板。
  7. 前記第１電子素子と前記第２電子素子との間に介在される接着層をさらに備える請求項１に記載の電子素子内蔵印刷回路基板。
  8. 前記絶縁基板の両面のうち、少なくともいずれか一つに形成される第１回路パターンをさらに備える請求項１に記載の電子素子内蔵印刷回路基板。
  9. 前記第１絶縁層の一面と前記第２絶縁層の一面のうち、少なくともいずれか一つに形成される第２回路パターンをさらに備える請求項１に記載の電子素子内蔵印刷回路基板。
  10. 前記第１電子素子と前記第２電子素子との間に介在され、前記第１電子素子の電極と電気的に接続する再配線層をさらに備える請求項１に記載の電子素子内蔵印刷回路基板。
  11. 絶縁基板の一面にキャビティを形成する段階と、
    電極が前記絶縁基板の一面を向くように前記キャビティに第１電子素子を挿入する段階と、
    電極が第１電子素子の電極と同じ方向を向くように前記第１電子素子の一面に第２電子素子を積層する段階と、
    前記第２電子素子をカバーするように前記絶縁基板の一面に第１絶縁層を形成する段階と、
    前記第１電子素子をカバーするように前記絶縁基板の他面に第２絶縁層を形成する段階と
    を含む電子素子内蔵印刷回路基板の製造方法。
  12. 前記第１絶縁層を形成する段階及び前記第２絶縁層を形成する段階の前に、
    前記絶縁基板の両面のうち、少なくともいずれか一つに第１回路パターンを形成する段階をさらに含む請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  13. 前記第１電子素子を挿入する段階の前に、
    前記第１電子素子を前記キャビティ内に固定するために、前記絶縁基板の他面に固定テープを積層する段階をさらに含み、
    前記第１絶縁層を形成する段階の後に、
    前記固定テープを除去する段階をさらに含む請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  14. 前記第１絶縁層を形成する段階の前に、
    前記第１電子素子と電気的に接続するように前記第１電子素子の電極に第１メタルポストを形成する段階と、
    前記第２電子素子と電気的に接続するように前記第２電子素子の電極に第２メタルポストを形成する段階と
    をさらに含む請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  15. 前記第１絶縁層を形成する段階の後に、
    前記第１メタルポスト及び前記第２メタルポストとそれぞれ電気的に接続するように前記第１絶縁層の一面にビアを形成する段階をさらに含む請求項１４に記載の電子素子内蔵印刷回路基板の製造方法。
  16. 前記第２電子素子を積層する段階の前に、
    前記第１電子素子の一面に接着層を形成する段階をさらに含む請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  17. 前記第１絶縁層を形成する段階及び前記第２絶縁層を形成する段階の後に、
    前記第１絶縁層の一面と前記第２絶縁層の一面のうち、少なくともいずれか一つに第２回路パターンを形成する段階をさらに含む請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  18. 前記第１電子素子の幅が、前記第２電子素子の幅より大きいことを特徴とする請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  19. 前記第１電子素子の厚みが、前記第２電子素子の厚みより厚いことを特徴とする請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  20. 前記第１電子素子を挿入する段階の前に、前記第２電子素子を積層する段階を行うことを特徴とする請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  21. 前記第１電子素子を挿入する段階の前に、前記第２絶縁層を形成する段階を行うことを特徴とする請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  22. 前記第２電子素子を積層する段階の前に、
    前記第１電子素子の電極と電気的に接続するように前記第１電子素子の一面に再配線層を形成する段階をさらに含む請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
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