KR20200031851A - P-형 분리 구조를 갖는 이미지 센서 - Google Patents

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Abstract

이미지 센서가 설명된다. 상기 이미지 센서는 제1 플로팅 디퓨전 영역; 제1 트랜지스터 활성 영역; 및 상기 제1 플로팅 디퓨전 영역과 상기 제1 트랜지스터 활성 영역을 전기적으로 분리하는 제1 P-형 분리 구조를 포함하는 제1 활성 영역을 포함할 수 있다. 상기 제1 P-형 분리 구조는 서로 전기적으로 연결된 P-형 도핑된 제1 웰-탭 영역 및 P-형 도핑된 제1 중앙 분리 영역을 포함할 수 있다. 상기 제1 웰-탭 영역은 상기 제1 활성 영역의 일 코너 상에 배치될 수 있다. 상기 제1 중앙 분리 영역은 상기 제1 활성 영역의 중앙에 배치될 수 있다.

Description

P-형 분리 구조를 갖는 이미지 센서{Image Sensor Having a P-type Isolation Structure}
본 발명은 활성 영역들을 전기적 및 기하학적으로 분리하는 P-형 분리 구조를 갖는 이미지 센서에 관한 것이다.
최근 정보 통신 산업 발달과 전자 기기의 디지털 화에 따라 디지털 카메라, 캠코더, 휴대폰, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서들이 사용되고 있다. 일반적으로 이미지 센서는 픽셀 어레이와 주변 회로 영역을 갖는다.
상기 픽셀 어레이 내에 포토다이오드들과 픽셀 트랜지스터들을 포함하는 단위 픽셀들이 배열된다. 상기 포토다이오드들 및 상기 픽셀 트랜지스터들 사이에 전기적 절연을 위하여 STI (Shallow Trench Isolation) 같은 분리 영역들이 형성된다. 상기 STI는 실리콘과 접하는 계면에 댕글링 본드를 가지므로 암 전류를 발생시키는 원인 중 하나이다.
본 발명이 해결하고자 하는 과제는 암 전류를 감소시킬 수 있는 이미지 센서를 제공하는 것이다.
본 발명의 해결하고자 하는 과제는 트렌치 분리 영역을 이용하지 않고 P-형 이온 주입 영역을 이용하여 활성 영역들을 전기적 및 기하학적으로 분리한 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 이미지 센서는 제1 플로팅 디퓨전 영역; 제1 트랜지스터 활성 영역; 및 상기 제1 플로팅 디퓨전 영역과 상기 제1 트랜지스터 활성 영역을 전기적으로 분리하는 제1 P-형 분리 구조를 포함하는 제1 활성 영역을 포함할 수 있다. 상기 제1 P-형 분리 구조는 서로 전기적으로 연결된 P-형 도핑된 제1 웰-탭 영역 및 P-형 도핑된 제1 중앙 분리 영역을 포함할 수 있다. 상기 제1 웰-탭 영역은 상기 제1 활성 영역의 일 코너 상에 배치될 수 있다. 상기 제1 중앙 분리 영역은 상기 제1 활성 영역의 중앙에 배치될 수 있다.
상기 트랜지스터 활성 영역은 제1 드라이브 트랜지스터의 채널 영역, 드레인 영역, 및 소스 영역; 및 제1 선택 트랜지스터의 채널 영역 및 소스 영역을 포함할 수 있다.
상기 제1 중앙 분리 영역은 상기 제1 플로팅 디퓨전 영역, 상기 제1 드라이브 트랜지스터의 상기 드레인 영역 및 상기 소스 영역, 및 상기 제1 선택 트랜지스터의 상기 소스 영역과 접할 수 있다.
상기 제1 중앙 분리 영역은 상기 제1 플로팅 디퓨전 영역, 상기 제1 드라이브 트랜지스터의 상기 채널 영역, 상기 드레인 영역, 및 상기 소스 영역, 상기 제1 선택 트랜지스터의 상기 채널 영역 및 상기 소스 영역, 및 상기 제1 웰-탭 영역에 의해 둘러싸일 수 있다.
상기 제1 분리 구조는 상기 제1 중앙 분리 영역과 전기적 연결된 P-형 도핑된 제1 사이드 분리 영역을 더 포함할 수 있다. 상기 제1 사이드 분리 영역은 상기 제1 활성 영역의 한 변과 접하도록 상기 제1 플로팅 디퓨전 영역과 상기 제1 트랜지스터 활성 영역 사이에 배치될 수 있다.
상기 이미지 센서는 상기 제1 활성 영역과 함께 매트릭스 형태로 배치된 제2 내지 제4 활성 영역들을 더 포함할 수 있다. 상기 제2 내지 제4 활성 영역들은, 각각 제2 내지 제4 플로팅 디퓨전 영역들, 제2 내지 제4 트랜지스터 활성 영역들, 및 상기 제2 내지 제4 플로팅 디퓨전 영역들과 상기 제2 내지 제4 트랜지스터 활성 영역들을 전기적으로 분리하는 제2 내지 제4 P-형 분리 구조들을 포함할 수 있다. 상기 제2 내지 제4 P-형 분리 구조들은 각각, 서로 전기적으로 연결된 P-형 도핑된 제2 내지 제4 웰-탭 영역들 및 P-형 도핑된 제2 내지 제4 중앙 분리 영역들을 포함할 수 있다. 상기 제2 내지 제4 웰-탭 영역들은 각각, 상기 제2 내지 제4 활성 영역들의 일 코너들 상에 배치되고, 및 상기 제2 내지 제4 중앙 분리 영역들은 상기 제2 내지 제4 활성 영역들의 중앙에 각각, 배치될 수 있다.
상기 제2 및 제3 트랜지스터 활성 영역들은, 각각: 제2 및 제3 드라이브 트랜지스터들의 채널 영역들, 드레인 영역들, 및 소스 영역들; 및 제2 및 제3 선택 트랜지스터들의 채널 영역들 및 소스 영역들을 포함할 수 있다.
상기 제2 및 제3 중앙 분리 영역들은 상기 제2 및 제3 플로팅 디퓨전 영역들, 상기 제2 및 제3 드라이브 트랜지스터들의 상기 드레인 영역들 및 상기 소스 영역들, 및 상기 제2 및 제3 선택 트랜지스터들의 상기 소스 영역들과 각각 접할 수 있다.
상기 제2 및 제3 중앙 분리 영역들은 상기 제2 및 제3 플로팅 디퓨전 영역들, 상기 제2 및 제3 드라이브 트랜지스터들의 상기 채널 영역들, 상기 드레인 영역들, 및 상기 소스 영역들, 상기 제2 및 제3 선택 트랜지스터들의 상기 채널 영역들 및 상기 소스 영역들, 및 상기 제2 및 제3 웰-탭 영역들에 의해 각각, 둘러싸일 수 있다.
상기 제4 트랜지스터 활성 영역은 리셋 트랜지스터의 채널 영역, 드레인 영역, 및 소스 영역을 포함할 수 있다.
상기 제4 중앙 분리 영역은 상기 제4 플로팅 디퓨전 영역, 상기 리셋 트랜지스터의 상기 드레인 영역 및 상기 소스 영역과 접할 수 있다.
상기 제4 중앙 분리 영역은 상기 제4 플로팅 디퓨전 영역, 상기 리셋 트랜지스터의 상기 채널 영역, 상기 드레인 영역, 및 상기 소스 영역, 및 상기 제4 웰-탭 영역에 의해 둘러싸일 수 있다.
상기 제1 내지 제4 활성 영역들은 각각, 상기 제1 내지 제4 플로팅 디퓨전 영역들과 상기 제1 내지 제4 웰-탭 영역들 사이에 배치된 제1 내지 제4 전송 트랜지스터 영역들을 더 포함할 수 있다. 상기 제1 내지 제4 전송 트랜지스터 영역들은 각각, 제1 내지 제4 전송 트랜지스터 트렌치들을 포함할 수 있다.
본 발명의 일 실시예에 의한 이미지 센서는 제1 내지 제4 P-형 분리 구조들에 의해 각각, 전기적으로 분리된 제1 내지 제4 플로팅 디퓨전 영역들 및 제1 내지 제4 트랜지스터 활성 영역들을 포함하는 제1 내지 제4 활성 영역들을 포함할 수 있다. 상기 제1 내지 제3 트랜지스터 활성 영역들은 각각, 제1 내지 제3 드라이브 트랜지스터의 드레인 영역들 및 소스 영역들, 및 제1 내지 제3 선택 트랜지스터들의 소스 영역들을 포함할 수 있다. 상기 제4 트랜지스터 활성 영역은 리셋 트랜지스터의 드레인 영역 및 소스 영역을 포함할 수 있다.
상기 제1 내지 제4 P-형 분리 구조들은 상기 제1 내지 제4 활성 영역들의 일 코너들 상에 배치된 제1 내지 제4 웰-탭 영역들, 및 제1 내지 제4 웰-탭 영역들과 전기적으로 연결된 상기 제1 내지 제4 활성 영역들의 중앙에 배치된 제1 내지 제4 중앙 분리 영역을 포함할 수 있다.
상기 제1 내지 제3 웰-탭 영역들은 상기 제1 내지 제3 선택 트랜지스터들의 상기 소스 영역들과 접할 수 있다. 상기 제4 웰-탭 영역은 상기 리셋 트랜지스터의 상기 드레인 영역과 접할 수 있다.
상기 제1 내지 제4 P-형 분리 구조들은 각각, 상기 제1 내지 제4 중앙 영역들과 접하고, 및 상기 제1 내지 제4 활성 영역들의 한 변과 접하는 제1 내지 제4 사이드 분리 영역들을 더 포함할 수 있다.
상기 제1 내지 제3 사이드 분리 영역들은 각각, 상기 제1 내지 제3 플로팅 디퓨전 영역들과 상기 제1 내지 제3 드라이브 트랜지스터들의 드레인 영역들 사이에 배치될 수 있다. 상기 제4 사이드 분리 영역은 상기 제4 플로팅 디퓨전 영역과 상기 리셋 트랜지스터의 소스 영역 사이에 배치될 수 있다.
상기 제1 내지 제3 트랜지스터 활성 영역들은 각각, 상기 제1 내지 제3 드라이브 트랜지스터들의 드레인 영역들과 소스 영역들 사이의 제1 내지 제3 드라이브 트랜지스터들의 채널 영역들, 및 상기 제1 내지 제3 드라이브 트랜지스터들의 소스 영역들과 상기 제1 내지 제3 선택 트랜지스터들의 소스 영역들 사이의 제1 내지 제3 선택 트랜지스터들의 채널 영역들을 더 포함할 수 있다. 상기 제4 트랜지스터 활성 영역은 상기 리셋 트랜지스터의 상기 드레인 영역과 상기 소스 영역 사이의 상기 리셋 트랜지스터의 채널 영역을 더 포함할 수 있다.
상기 제1 내지 제3 드라이브 트랜지스터들의 상기 채널 영역들, 상기 제1 내지 제3 선택 트랜지스터들의 상기 채널 영역들, 및 상기 제1 내지 제3 플로팅 디퓨전 영역들은 각각, 상기 제1 내지 제3 활성 영역들의 코너들 상에 각각 배치될 수 있다. 상기 리셋 트랜지스터의 상기 채널 영역 및 상기 드레인 영역, 및 상기 제4 플로팅 디퓨전 영역은 상기 제4 활성 영역의 코너들 상에 각각 배치될 수 있다.
본 발명의 실시예들에 의한 이미지 센서는 활성 영역들을 전기적 및 공간적으로 분리하는 P-형 분리 구조를 포함할 수 있다. 즉, 트렌치 분리 영역들이 P-형 분리 구조로 대체될 수 있다. 본 발명의 실시예들에 의한 이미지 센서는 활성 영역들을 전기적 및 공간적으로 분리하기 위한 트렌치 분리 영역들이 축소되고 P-형 분리 구조로 대체되었으므로, 계면에서 발생하는 암 전류가 감소할 수 있다. 본 발명의 실시예들에 의한 이미지 센서는 트렌치 분리 영역이 감소되었으므로 집적도가 향상될 수 있다. 기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 의한 이미지 센서의 단위 픽셀의 등가 회로도이다.
도 3a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 개략적인 레이아웃이고, 및 도 3b는 도 3a의 단위 픽셀 영역을 확대한 도면이다.
도 3c는 상기 얕은 트렌치 분리 영역에 의해 정의된 제1 내지 제4 활성 영역들을 개념적으로 도시한 레이아웃이다.
도 4a 내지 4d는 도 3b의 I-I', II-II', III-III', 및 IV-IV'를 따라 취해진 본 발명의 일 실시예에 의한 이미지 센서의 단위 픽셀의 종단면도들이다.
도 5a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 개략적인 레이아웃이고, 및 도 5b는 도 5a의 단위 픽셀 영역을 확대한 도면이다.
도 5c는 상기 얕은 트렌치 분리 영역에 의해 정의된 제1 내지 제4 활성 영역들을 개념적으로 도시한 레이아웃이다.
도 6a 및 6b는 도 5b의 V-V' 및 VI-VI'를 따라 취해진 본 발명의 일 실시예에 의한 이미지 센서의 단위 픽셀의 종단면도들이다.
도 7a 및 7b는 본 발명의 실시예들에 의한 이미지센서의 단위 픽셀 내에서 상기 제1 내지 제4 플로팅 디퓨전 영역들, 상기 리셋 트랜지스터의 소스 영역, 및 상기 제1 내지 제3 드라이브 트랜지스터들의 게이트 전극들이 전기적으로 연결된 것을 보이는 레이아웃들이다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서를 가진 전자 장치를 개략적으로 도시한 다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서(800)를 개략적으로 도시한 블럭도이다. 도 1을 참조하면, 상기 이미지 센서(800)는 픽셀 어레이(pixel array, 810), 상관 이중 샘플러(correlated double sampler, CDS, 820), 아날로그-디지털 컨버터(analog-digital converter, ADC, 830), 버퍼(Buffer, 840), 로우 드라이버(row driver, 850), 타이밍 제너레이터(timing generator, 860), 제어 레지스터(control register, 870), 및 램프 신호 제너레이터(ramp signal generator, 880)를 포함할 수 있다.
상기 픽셀 어레이(810)는 매트릭스 구조로 배열된 다수의 픽셀 블록들(815)을 포함할 수 있다. 상기 다수의 픽셀 블록들(815)은 각각 광학적 이미지 정보를 전기적 이미지 신호로 변환하여 컬럼 라인들(column lines)을 통하여 상기 상관 이중 샘플러(820)로 전송할 수 있다. 상기 다수의 픽셀 블록들은 로우 라인들(row lines) 중 하나 및 상기 컬럼 라인들(column lines) 중 하나와 각각 연결될 수 있다.
상기 상관 이중 샘플러(820)는 상기 픽셀 어레이(810)의 상기 픽셀 블록들(815)로부터 수신된 전기적 이미지 신호를 일시적으로 저장 및 샘플링할 수 있다. 예를 들어, 상기 상관 이중 샘플러(820)는 상기 타이밍 제너레이터(860)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 상기 아날로그-디지털 컨버터(830)로 전송할 수 있다.
상기 아날로그-디지털 컨버터(830)는 수신된 상기 아날로그 신호를 디지털 신호로 변환하여 상기 버퍼(840)로 전송할 수 있다.
상기 버퍼(840)는 수신된 상기 디지털 신호를 래치(latch)하고 및 순차적으로 외부의 영상 신호 처리부로 출력할 수 있다. 상기 버퍼(840)는 상기 디지털 신호를 래치하기 위한 메모리 및 디지털 신호를 증폭하기 위한 감지 증폭기를 포함할 수 있다.
상기 로우 드라이버(850)는 상기 타이밍 제너레이터(860)의 신호에 따라 상기 픽셀 어레이(810)의 상기 다수의 픽셀 블록들(815)을 구동할 수 있다. 예를 들어, 상기 로우 드라이버(850)는 상기 다수의 로우 라인들(row lines) 중 하나의 상기 로우 라인(row line)을 선택하기 위한 선택 신호들 및/또는 구동하기 위한 구동 신호들을 생성할 수 있다.
상기 타이밍 제너레이터(860)는 상기 상관 이중 샘플러(820), 상기 아날로그-디지털 컨버터(830), 상기 로우 드라이버(850), 및 상기 램프 신호 제너레이터(880)를 제어하기 위한 타이밍 신호를 생성할 수 있다.
상기 컨트롤 레지스터(870)는 상기 버퍼(840), 상기 타이밍 제너레이터(860), 및 상기 램프 신호 제너레이터(880)를 컨트롤하기 위한 컨트롤 신호들을 생성할 수 있다.
상기 램프 신호 제너레이터(880)는 상기 타이밍 제너레이터(860)의 컨트롤에 따라 상기 버퍼(840)로부터 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 의한 이미지 센서(800)의 단위 픽셀(PX)의 등가 회로도이다. 도 2를 참조하면, 상기 단위 픽셀(PX)은 제1 내지 제4 포토다이오드들(PD1-PD4), 제1 내지 제4 전송 트랜지스터들(TX1-TX4), 플로팅 디퓨전 영역(FD), 리셋 트랜지스터(RX), 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3), 및 제1 내지 제3 선택 트랜지스터들(SX1-SX3)를 포함할 수 있다.
상기 제1 내지 제4 포토다이오드들(PD1-PD4)은 각각 빛을 받아 정자-정공 쌍(EHP: electron-hole pair) 같은 광전하들을 발생시킬 수 있다. 상기 제1 내지 제4 포토다이오드들(PD1-PD4)은 포토-게이트, 포토-트랜지스터, 또는 CCD (charge coupled device) 같은 다양한 광-전 변환 소자들을 포함할 수 있다.
상기 제1 내지 제4 전송 트랜지스터들(TX1-TX4)은 상기 제1 내지 제4 포토다이오드들(PD1-PD4)과 각각 전기적으로 연결될 수 있다. 상기 제1 내지 제4 전송 트랜지스터들(TX1-TX4)은 상기 제1 내지 제4 포토다이오드들(PD1-PD4) 내에 생성된 광전자들(photo-electrons)을 각각 상기 플로팅 디퓨전 영역(FD)으로 전송할 수 있다.
상기 플로팅 디퓨전 영역(FD)은 상기 제1 내지 제4 포토다이오드들(PD1-PD4)로부터 전송받은 광전자들을 상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 게이트 전극들에 공통적으로 제공할 수 있다.
상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 게이트 전극들은 상기 플로팅 디퓨전 영역(FD)과 공통적으로 전기적으로 연결될 수 있다. 즉, 상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)은 서로 병렬로 연결되어 동시에 활성화(enable)될 수 있다.
상기 플로팅 디퓨전 영역(FD)과 상기 리셋 트랜지스터(RX)의 소스 전극은 서로 전기적으로 연결될 수 있다. 상기 리셋 트랜지스터(RX)의 드레인 전극은 전원 전압(VDD)과 전기적으로 연결될 수 있다.
상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 드레인 전극들도 상기 전원 전압(VDD)과 공통적으로 전기적으로 연결될 수 있다.
상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 소스 전극들은 상기 제1 내지 제3 선택 트랜지스터들(SX1-SX3)의 드레인 전극들과 각각 전기적으로 연결될 수 있다.
상기 제1 내지 제3 선택 트랜지스터들(SX1-SX3)의 게이트 전극들은 공통적으로 전기적으로 연결될 수 있다. 또한, 상기 제1 내지 제3 선택 트랜지스터들(SX1-SX3)의 소스 전극들은 출력 노드(Vout)와 공통적으로 전기적으로 연결될 수 있다. 즉, 상기 제1 내지 제3 선택 트랜지스터들(SX1-DX3)은 서로 병렬로 연결되어 동시에 활성화(enable)될 수 있다.
도 3a는 본 발명의 일 실시예에 의한 이미지 센서(800)의 픽셀 어레이(810)의 개략적인 레이아웃이고, 및 도 3b는 도 3a의 단위 픽셀(PX) 영역을 확대한 도면이다.
도 3a 및 3b를 참조하면, 상기 픽셀 어레이(810)는 깊은 트렌치 분리 영역들(20), 얕은 트렌치 분리 영역들(30), 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4), 다수의 N-형 도핑된 영역들(Na, Nb, Nc1-Nc3, Nd1-Nd3, Ne1-Ne3), 제1 내지 제4 웰-탭 영역들(51-54), 제1 내지 제4 중앙 분리 영역들(61-64), 제1 및 제4 전송 트랜지스터들(TX1-TX4), 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3), 제1 내지 제3 선택 트랜지스터들(SX1-SX3), 리셋 트랜지스터(RX), 및 다수의 컨택들(81-85, 86R, 86D1-86D3, 87_1-87_3, 88_1-88_6)을 포함할 수 있다.
상기 깊은 트렌치 분리 영역들(20)은 격자형 모양을 가질 수 있다. 즉, 상면도에서 상기 깊은 트렌치 분리 영역들(20)은 서로 직교하도록 로우 방향으로 연장하는 라인 모양의 제1 트렌치 분리 영역들(21) 및 컬럼 방향으로 연장하는 라인 모양의 제2 트렌치 분리 영역들(25)을 포함할 수 있다.
상기 깊은 트렌치 분리 영역들(20)에 의해 정의된 정방형(rectangular shapes) 윈도우들 내에 형성된 상기 얕은 트렌치 분리 영역들(30)에 의해 다수의 활성 영역들이 정의될 수 있고, 상기 활성 영역들은 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4), 상기 다수의 N-형 도핑된 영역들(Na, Nb, Nc1-Nc3, Nd1-Nd3, Ne1-Ne3), 상기 제1 내지 제4 웰-탭 영역들(51-54), 상기 제1 내지 제4 중앙 분리 영역들(61-64), 채널 영역(CH)들(도 4a 및 4d 참조)을 포함할 수 있다. 상기 얕은 트렌치 분리 영역들(30)은 종단면도에서 상기 깊은 트렌치 분리 영역들(20)과 수직으로 중첩하도록 상기 깊은 트렌치 분리 영역들(20) 상에 형성될 수 있다.
상기 제1 내지 제4 전송 트랜지스터들 (TX1-TX4)은 직각 삼각형 형태를 가질 수 있다. 예를 들어, 직각 삼각형 형태의 상기 제1 내지 제4 전달 트랜지스터들(TX1-TX4)의 꼭지점들 중 하나들이 서로 대면(facing for)하고, 및 다른 하나들이 방사 형태로 대향(opposite)하도록 배치될 수 있다. 즉, 상기 제1 내지 제4 전송 트랜지스터들(TX1-TX4)의 빗변들은 가상적인 연장선들이 X자를 이루도록 사선 방향으로 배치될 수 있다. 상기 제1 내지 제4 전달 트랜지스터들(TX1-TX4)의 한 변은 상기 깊은 트렌치 분리 영역들(20)과 평행하도록 상기 얕은 트렌치 분리 영역들(30)과 접(abut)할 수 있고, 상기 제1 내지 제4 전달 트랜지스터들(TX1-TX4)의 다른 한 변은 상기 제1 내지 제4 웰-탭 영역들(51-54)과 접(abut)할 수 있다. 상기 제1 내지 제4 전달 트랜지스터들(TX1-TX4)의 빗변들은 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)과 접(abut)할 수 있다.
상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)은 매트릭스 형태로 배열된 제1 플로팅 디퓨전 영역(FD1), 제2 플로팅 디퓨전 영역(FD2), 제3 플로팅 디퓨전 영역(FD3), 및 제4 플로팅 디퓨전 영역(FD4)을 포함할 수 있다. 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)은 인(P, phosphorus) 또는 비소(As, arsenic) 등의 도핑된 N-형 이온들을 포함할 수 있다. 즉, 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)은 N-형 도핑된 영역들일 수 있다.
상기 다수의 N-형 도핑된 영역들(Na, Nb, Nc1-Nc3, Nd1-Nd3, Ne1-Ne3)은 상기 리셋 트랜지스터(RX)의 드레인 영역(Na) 및 소스 영역(Nb), 상기 드라이브 트랜지스터들(DX1-DX3)의 드레인 영역들(Nc1-Nc3) 및 소스 영역들(Nd1-Nd3), 및 상기 선택 트랜지스터들(SX1-SX3)의 드레인 영역들(Nd1-Nd3) 및 소스 영역들(Ne1-Ne3)을 포함할 수 있다. 상기 드라이브 트랜지스터들(DX1-DX3)의 소스 영역들(Nd1-Nd3)과 상기 선택 트랜지스터들(SX1-SX3)의 드레인 영역들(Nd1-Nd3)은 공유된 공통 영역들일 수 있다.
상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4) 및 상기 다수의 N-형 도핑된 영역들(Na, Nb, Nc1-Nc3, Nd1-Nd3, Ne1-Ne3)은 인(P, phosphorous) 또는 비소(As, arsenic) 등의 도핑된 N-형 이온들을 포함할 수 있다. 상기 제1 내지 제4 웰-탭 영역들(51-54) 및 상기 제1 내지 제4 중앙 분리 영역들(61-64)은 붕소(B, boron) 등의 도핑된 P-형 이온들을 포함하는 P-형 도핑된 영역들일 수 있다.
상기 제1 내지 제4 웰-탭 영역들(51-54)은 각각, 상기 제1 내지 제4 중앙 분리 영역들(61-64)과 전기적 및/또는 기하학적으로 연결될 수 있다. 상기 다수의 N-형 영역들(Na, Nb, Nc1-Nc3, Nd1-Nd3, Ne1-Ne3)은 상기 깊은 트렌치 분리 영역들(20), 상기 얕은 트렌치 분리 영역들(30), 상기 제1 내지 제4 웰-탭 영역들(51-54), 상기 제1 내지 제4 중앙 분리 영역들(61-64), 상기 제1 및 제4 전송 트랜지스터들(TX1-TX4), 상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3), 상기 제1 내지 제3 선택 트랜지스터들(SX1-SX3), 및/또는 상기 리셋 트랜지스터(RX)에 의해 서로 전기적 및/또는 기하학적으로 분리될 수 있다.
상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4) 내/상에 각각, 제1 내지 제4 FD 컨택들(81-84)이 형성/배치될 수 있다. 상기 리셋 트랜지스터(RX)의 소스 영역(Nb) 내/상에, 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4) 내의 상기 제1 내지 제4 FD 컨택들(81-84)과 공통적으로 전기적으로 연결되기 위한 FD 리셋 컨택(85)이 형성/배치될 수 있다. 상기 리셋 트랜지스터(RX)의 드레인 영역(Na) 및 상기 드라이브 트랜지스터들(DX)의 드레인 영역들(Nc1-Nc3) 내/상에 전원 전압(VDD)과 연결되기 위한 전원 전압 컨택들(86R, 86D1-86D3)이 배치될 수 있다. 상기 선택 트랜지스터들(SX1-SX3)의 소스 영역들(Ne1-Ne3) 내/상에 출력 노드(Vout)와 공통적으로 전기적으로 연결되기 위한 출력 컨택들(87_1-87_3)이 형성/배치될 수 있다. 상기 제1 내지 제4 웰-탭 영역들(51-54) 내/상에 픽-업 컨택들(88_1-88_4)이 형성될 수 있다. 상기 픽-업 컨택들(88_1-88_4)을 통하여 상기 제1 내지 제4 웰-탭 영역들(51-54)에 접지 전압(VSS)이 제공될 수 있다. 상기 제1 내지 제4 웰-탭 영역들(51-54)은 상기 얕은 트렌치 분리 영역(30), 상기 제1 내지 제4 전송 트랜지스터들(TX1-TX4), 및 상기 리셋 트랜지스터(RX)의 드레인 영역(Na)과 각각 접(abut)할 수 있다. 다른 실시예에서, 상기 제1 내지 제4 웰-탭 영역들(51-54)은 상기 제1 내지 제4 전송 트랜지스터들(TX1-TX4)과 각각 이격될 수도 있다.
도 3c는 상기 얕은 트렌치 분리 영역(30)에 의해 정의된 제1 내지 제4 활성 영역들(ACT1-ACT4)을 개념적으로 도시한 레이아웃이다. 제1 내지 제4 전송 트랜지스터들(TX1-TX4)이 형성되기 위한 트렌치들(TX1_T-TX4-T) 및 픽셀 트랜지스터들(RX, DX1-DX3, SX1-SX3)의 게이트 패턴들이 형성될 모양이 가상적인 점선을 이용하여 표시되었다.
도 3c를 참조하면, 상기 제1 활성 영역(ACT1)은 상기 제1 플로팅 디퓨전 영역(FD1), 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(DX1_CH), 드레인 영역(Nc1), 및 소스 영역(Nd1), 상기 제1 선택 트랜지스터(SX1)의 채널 영역(SX1_CH), 드레인 영역(Nd1), 및 소스 영역(Ne1), 상기 제1 웰-탭 영역(51), 및 상기 제1 중앙 분리 영역(61)을 포함할 수 있다. 상기 제1 활성 영역(ACT1)은 상기 얕은 트렌치 분리 영역(30)에 의해 둘러싸여 정의될 수 있다. 상기 제1 활성 영역(ACT1) 내에 상기 제1 활성 영역(ACT1)의 한 변 및 상기 얕은 트렌치 분리 영역(30)과 접하도록 제1 전송 트랜지스터 트렌치(TX1_T)가 형성될 수 있다.
상기 제2 활성 영역(ACT2)은 상기 제2 플로팅 디퓨전 영역(FD2), 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(DX2_CH), 드레인 영역(Nc2), 및 소스 영역(Nd2), 상기 제2 선택 트랜지스터(SX2)의 채널 영역(SX2_CH), 드레인 영역(Nd2), 및 소스 영역(Ne2), 상기 제2 웰-탭 영역(52), 및 상기 제2 중앙 분리 영역(62)을 포함할 수 있다. 상기 제2 활성 영역(ACT2)은 상기 얕은 트렌치 분리 영역(30)에 의해 둘러싸여 정의될 수 있다. 상기 제2 활성 영역(ACT2) 내에 상기 제2 활성 영역(ACT`2)의 한 변 및 상기 얕은 트렌치 분리 영역(30)과 접하도록 제2 전송 트랜지스터 트렌치(TX2_T)가 형성될 수 있다.
상기 제3 활성 영역(ACT3)은 상기 제3 플로팅 디퓨전 영역(FD3), 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(DX3_CH), 드레인 영역(Nc3), 및 소스 영역(Nd3), 상기 제3 선택 트랜지스터(SX3)의 채널 영역(SX3_CH), 드레인 영역(Nd3), 및 소스 영역(Ne3), 상기 제3 웰-탭 영역(53), 및 상기 제3 중앙 분리 영역(63)을 포함할 수 있다. 상기 제3 활성 영역(ACT3)은 상기 얕은 트렌치 분리 영역(30)에 의해 둘러싸여 정의될 수 있다. 상기 제3 활성 영역(ACT3) 내에 상기 제3 활성 영역(ACT3)의 한 변 및 상기 얕은 트렌치 분리 영역(30)과 접하도록 제3 전송 트랜지스터 트렌치(TX3_T)가 형성될 수 있다.
상기 제4 활성 영역(ACT4)은 상기 제4 플로팅 디퓨전 영역(FD4), 상기 리셋 트랜지스터(RX)의 채널 영역(RX_CH), 드레인 영역(Na), 및 소스 영역(Nb), 상기 제4 웰-탭 영역(54), 및 상기 제4 중앙 분리 영역(64)을 포함할 수 있다. 상기 제4 활성 영역(ACT4)은 상기 얕은 트렌치 분리 영역(30)에 의해 둘러싸여 정의될 수 있다. 상기 제4 활성 영역(ACT4) 내에 상기 제4 활성 영역(ACT4)의 한 변 및 상기 얕은 트렌치 분리 영역(30)과 접하도록 제4 전송 트랜지스터 트렌치(TX_T)가 형성될 수 있다.
상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4), 상기 제1 내지 제4 웰-탭 영역들(51-54), 상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3), 상기 제1 내지 제3 선택 트랜지스터들(SX1-SX3), 상기 리셋 트랜지스터(RX), 및 상기 리셋 트랜지스터(RX)의 드레인 영역(Na)은 각각, 상기 얕은 트렌치 분리 영역들(30) 및/또는 상기 활성 영역들의 네 코너부들 상에 배치될 수 있다. 예를 들어, 상기 제1 활성 영역(ACT1) 내에서, 좌상 코너 상에 상기 제1 선택 트랜지스터(SX1)의 채널 영역(SX1_CH)이 배치될 수 있고, 우상 코너 상에 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(DX1_CH)이 배치될 수 있고, 좌하 코너 상에 상기 제1 웰-탭 영역(51)이 배치될 수 있고, 및 우하 코너 상에 상기 제1 플로팅 디퓨전 영역(FD1)이 배치될 수 있다. 상기 제2 활성 영역(ACT2) 내에서, 좌상 코너 상에 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(DX2_CH)이 배치될 수 있고, 우상 코너 상에 상기 제2 선택 트랜지스터(SX2)의 채널 영역(SX2_CH)이 배치될 수 있고, 좌하 코너 상에 상기 제2 플로팅 디퓨전 영역(FD2)이 배치될 수 있고, 및 우하 코너 상에 상기 제2 웰-탭 영역(52)이 배치될 수 있다. 상기 제3 활성 영역(ACT3) 내에서, 좌상 코너 상에 상기 제3 플로팅 디퓨전 영역(FD3)이 배치될 수 있고, 우상 코너 상에 상기 제3 웰-탭 영역(53)이 배치될 수 있고, 좌하 코너 상에 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(DX3_CH)이 배치될 수 있고, 및 우하 코너 상에 상기 제3 선택 트랜지스터(SX3)의 채널 영역(SX3_CH)이 배치될 수 있다. 상기 제4 활성 영역(ACT4) 내에서, 좌상 코너 상에 상기 제4 웰-탭 영역(54)이 배치될 수 있고, 우상 코너 상에 상기 제4 플로팅 디퓨전 영역(FD4)이 배치될 수 있고, 좌하 코너 상에 상기 리셋 트랜지스터(RX)의 드레인 영역(Na)이 배치될 수 있고, 및 우하 코너 상에 상기 리셋 트랜지스터(RX)의 채널 영역(RX_CH)이 배치될 수 있다. 상기 좌상 코너, 상기 우상 코너, 상기 좌하 코너, 및 상기 좌하 코너는 상대적인 위치이므로, 보는 방향에 따라 달라질 수 있다.
상기 제1 내지 제4 중앙 분리 영역들(61-64)은 상기 깊은 트렌치 분리 영역들(20)에 의해 정의된 정방형 공간, 즉 상기 제1 내지 제4 활성 영역들(ACT1-ACT4)의 중앙에 배치될 수 있다.
상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)은 각각, 가까운 상기 깊은 트렌치 분리 영역들(20)을 향하도록 돌출한(protruding) 부분과 상기 얕은 트렌치 분리 영역들(30)에 의해 오목한(receding) 부분들을 포함할 수 있다. 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)의 오목한 부분들을 정의하는 상기 얕은 트렌치 분리 영역들(30)은 엘보우(elbow) 모양의 제1 내지 제4 연장부들(21-24)을 각각 포함할 수 있다. 상기 제1 연장부(21)는 상기 제1 활성 영역(ACT1)의 상기 제1 플로팅 디퓨전 영역(FD1)과 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1)의 사이, 및 상기 제1 중앙 분리 영역(61)과 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1)의 사이에 배치될 수 있다. 상기 제1 연장부(21)는 상기 제1 플로팅 디퓨전 영역(FD1), 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1), 상기 제1 중앙 분리 영역(61), 및 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(DX1_CH)과 접할 수 있다. 상기 제2 연장부(22)는 상기 제2 활성 영역(ACT2)의 상기 제2 플로팅 디퓨전 영역(FD2)과 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2)의 사이, 및 상기 제2 중앙 분리 영역(62)과 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2)의 사이에 배치될 수 있다. 상기 제2 연장부(22)는 상기 제2 플로팅 디퓨전 영역(FD2), 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2), 상기 제2 중앙 분리 영역(62), 및 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(DX2_CH)과 접할 수 있다. 상기 제3 연장부(23)는 상기 제3 활성 영역(ACT3)의 상기 제3 플로팅 디퓨전 영역(FD3)과 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3)의 사이, 및 상기 제3 중앙 분리 영역(63)과 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3)의 사이에 배치될 수 있다. 상기 제3 연장부(23)는 상기 제3 플로팅 디퓨전 영역(FD3), 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3), 상기 제3 중앙 분리 영역(63), 및 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(DX3_CH)과 접할 수 있다. 상기 제4 연장부(24)는 상기 제 활성 영역(ACT4)의 상기 제4 플로팅 디퓨전 영역(FD4)과 상기 리셋 트랜지스터(RX)의 소스 영역(Nb)의 사이, 및 상기 제4 중앙 분리 영역(64)과 상기 리셋 트랜지스터(DX1)의 소스 영역(Nb)의 사이에 배치될 수 있다. 상기 제4 연장부(24)는 상기 제4 플로팅 디퓨전 영역(FD4), 상기 리셋 트랜지스터(RX)의 소스 영역(Nb), 상기 제4 중앙 분리 영역(64), 및 상기 리셋 트랜지스터(RX)의 채널 영역(RX_CH)과 접할 수 있다.
상기 제1 활성 영역(ACT1) 내에서, 상기 제1 웰-탭 영역(51)과 상기 제1 중앙 분리 영역(61)을 포함하는 제1 분리 구조(51, 61)에 의해 상기 제1 활성 영역(ACT1)이 이등분될 수 있다. 구체적으로, 상기 제1 활성 영역(ACT1) 내에서, 상기 제1 웰-탭 영역(51)과 상기 제1 중앙 분리 영역(61)을 포함하는 상기 제1 분리 구조(51, 61)는 상기 제1 플로팅 영역(FD1)과 제1 트랜지스터 활성 영역들(Nc1, Nd1, Ne1, SX1_CH, DX1_CH)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제1 트랜지스터 활성 영역들(Nc1, Nd1, Ne1, SX1_CH, DX1_CH)은 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1), 채널 영역(DX1_CH), 및 소스 영역(Nd1), 및 상기 제1 선택 트랜지스터(SX1)의 드레인 영역(Nd1), 채널 영역(SX1_CH), 및 소스 영역(Ne1)을 포함할 수 있다. (상기 제1 드라이브 트랜지스터(DX1)의 소스 영역과 상기 제1 선택 트랜지스터(SX1)의 드레인 영역은 동일함) 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(DX1_CH) 및 상기 제1 선택 트랜지스터(SX1)의 채널 영역(SX1_CH)은 도핑된 P-형 이온들을 포함하는 P-형 영역들이므로, 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1)과 소스 영역(Nd1)은 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(DX1_CH)에 의해 전기적 및 기하학적으로 분리될 수 있고, 및 상기 제1 선택 트랜지스터(SX1)의 드레인 영역(Nd1)과 소스 영역(Ne1)은 상기 제1 선택 트랜지스터(SX1)의 채널 영역(SX1_CH)에 의해 전기적 및 기하학적으로 분리될 수 있다. 예를 들어, 상기 제1 플로팅 디퓨전 영역(FD1)은 상기 얕은 트렌치 분리 영역(30), 상기 제1 전송 트랜지스터 트렌치(TX1_T) 또는 제1 전송 트랜지스터(TX1), 및 상기 제1 웰-탭 영역(51) 및 상기 제1 중앙 분리 영역(61)을 포함하는 상기 제1 분리 구조(51, 61)에 의해 상기 제1 트랜지스터 활성 영역들(Nc1, Nd1, Ne1, SX1_CH, DX1_CH)과 전기적 및 기하학적으로 분리될 수 있다.
상기 제2 활성 영역(ACT2) 내에서, 상기 제2 웰-탭 영역(52)과 상기 제2 중앙 분리 영역(62)을 포함하는 제2 분리 구조(52, 62)에 의해 상기 제2 활성 영역(ACT2)이 이등분될 수 있다. 구체적으로, 상기 제2 활성 영역(ACT2) 내에서, 상기 제2 웰-탭 영역(52)과 상기 제2 중앙 분리 영역(62)을 포함하는 상기 제2 분리 구조(52, 62)는 상기 제2 플로팅 영역(FD2)과 제2 트랜지스터 활성 영역들(Nc2, Nd2, Ne2, SX2_CH, DX2_CH)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제2 트랜지스터 활성 영역들(Nc2, Nd2, Ne2, SX2_CH, DX2_CH)은 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2), 채널 영역(DX2_CH), 및 소스 영역(Nd2), 및 상기 제2 선택 트랜지스터(SX2)의 드레인 영역(Nd2), 채널 영역(SX2_CH), 및 소스 영역(Ne2)을 포함할 수 있다. (상기 제2 드라이브 트랜지스터(DX2)의 소스 영역과 상기 제2 선택 트랜지스터(SX2)의 드레인 영역은 동일함) 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(DX2_CH) 및 상기 제2 선택 트랜지스터(SX2)의 채널 영역(SX2_CH)은 도핑된 P-형 이온들을 포함하는 P-형 영역들이므로, 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2)과 소스 영역(Nd2)은 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(DX2_CH)에 의해 전기적 및 기하학적으로 분리될 수 있고, 및 상기 제2 선택 트랜지스터(SX2)의 드레인 영역(Nd2)과 소스 영역(Ne2)은 상기 제2 선택 트랜지스터(SX2)의 채널 영역(SX2_CH)에 의해 전기적 및 기하학적으로 분리될 수 있다. 예를 들어, 상기 제2 플로팅 디퓨전 영역(FD2)은 상기 얕은 트렌치 분리 영역(30), 상기 제2 전송 트랜지스터 트렌치(TX2_T) 또는 제2 전송 트랜지스터(TX2), 및 상기 제2 웰-탭 영역(52) 및 상기 제2 중앙 분리 영역(62)을 포함하는 상기 제2 분리 구조(52, 62)에 의해 상기 제2 트랜지스터 활성 영역들(Nd2, Ne2, SX2_CH, DX2_CH)과 전기적 및 기하학적으로 분리될 수 있다.
상기 제3 활성 영역(ACT3) 내에서, 상기 제3 웰-탭 영역(53)과 상기 제3 중앙 분리 영역(63)을 포함하는 제3 분리 구조(53, 63)에 의해 상기 제3 활성 영역(ACT3)이 이등분될 수 있다. 구체적으로, 상기 제3 활성 영역(ACT3) 내에서, 상기 제3 웰-탭 영역(53)과 상기 제3 중앙 분리 영역(63)을 포함하는 상기 제3 분리 구조(53, 63)는 상기 제3 플로팅 영역(FD3)과 제3 트랜지스터 활성 영역들(Nc3, Nd3, Ne3, SX3_CH, DX3_CH)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제3 트랜지스터 활성 영역들(Nc3, Nd3, Ne3, SX3_CH, DX3_CH)은 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3), 채널 영역(DX3_CH), 및 소스 영역(Nd3), 및 상기 제3 선택 트랜지스터(SX3)의 드레인 영역(Nd3), 채널 영역(SX3_CH), 및 소스 영역(Ne3)을 포함할 수 있다. (상기 제3 드라이브 트랜지스터(DX3)의 소스 영역과 상기 제3 선택 트랜지스터(SX3)의 드레인 영역은 동일함) 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(DX3_CH) 및 상기 제3 선택 트랜지스터(SX3)의 채널 영역(SX3_CH)은 도핑된 P-형 이온들을 포함하는 P-형 영역들이므로, 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3)과 소스 영역(Nd3)은 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(DX3_CH)에 의해 전기적 및 기하학적으로 분리될 수 있고, 및 상기 제3 선택 트랜지스터(SX3)의 드레인 영역(Nd3)과 소스 영역(Ne3)은 상기 제3 선택 트랜지스터(SX3)의 채널 영역(SX3_CH)에 의해 전기적 및 기하학적으로 분리될 수 있다. 예를 들어, 상기 제3 플로팅 디퓨전 영역(FD3)은 상기 얕은 트렌치 분리 영역(30), 상기 제3 전송 트랜지스터 트렌치(TX3_T) 또는 제3 전송 트랜지스터(TX3), 및 상기 제3 영역(53) 및 상기 제3 중앙 분리 영역(63)을 포함하는 상기 제3 분리 구조(53, 63)에 의해 상기 제3 트랜지스터 활성 영역들(Nd3, Ne3, SX3_CH, DX3_CH)과 전기적 및 기하학적으로 분리될 수 있다.
상기 제4 활성 영역(ACT4) 내에서, 상기 제4 웰-탭 영역(54)과 상기 제4 중앙 분리 영역(64)을 포함하는 제4 분리 구조(54, 64)에 의해 상기 제4 활성 영역(ACT4)이 이등분될 수 있다. 구체적으로, 상기 제4 활성 영역(ACT4) 내에서, 상기 제4 웰-탭 영역(54)과 상기 제4 중앙 분리 영역(64)을 포함하는 제4 분리 구조(54, 64)는 상기 제4 플로팅 영역(FD4)과 제4 트랜지스터 활성 영역들(Na, Nb, RX_CH)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제4 트랜지스터 활성 영역들(Na, Nb, RX_CH)은 상기 리셋 트랜지스터(RX)의 드레인 영역(Na), 채널 영역(RX_CH), 및 소스 영역(Nb)을 포함할 수 있다. 상기 리셋 트랜지스터(RX)의 채널 영역(RX_CH)은 도핑된 P-형 이온들을 포함하는 P-형 영역이므로, 상기 리셋 트랜지스터(RX)의 드레인 영역(Na)과 소스 영역(Nb)은 상기 리셋 트랜지스터(RX)의 채널 영역(RX_CH)에 의해 전기적 및 기하학적으로 분리될 수 있다. 예를 들어, 상기 제4 플로팅 디퓨전 영역(FD4)은 상기 얕은 트렌치 분리 영역(30), 상기 제4 전송 트랜지스터 트렌치(TX4_T) 또는 제4 전송 트랜지스터(TX4), 및 상기 제4 웰-탭 영역(54) 및 상기 제4 중앙 분리 영역(64)을 포함하는 제4 분리 구조(54, 64)에 의해 상기 제4 트랜지스터 활성 영역들(Na, Nb, RX_CH)과 전기적 및 기하학적으로 분리될 수 있다.
도 4a 내지 4d는 도 3b의 I-I', II-II', III-III', 및 IV-IV'를 따라 취해진 본 발명의 일 실시예에 의한 이미지 센서(800)의 단위 픽셀(PX)의 종단면도들이다. 도 4a 내지 4d를 참조하면, 상기 이미지 센서(800)는 기판(10) 내에 형성된 포토다이오드들(PD), 상기 깊은 트렌치 분리 영역들(20), 상기 얕은 트렌치 분리 영역들(30), 상기 기판(10)의 상면 상에 형성된 트랜지스터들(RX, DXx, SXx), 상기 기판(10)의 내부로 돌출, 매립되도록 리세스된 전송 트랜지스터들(TXx), 상기 기판(10)의 상기 상면과 접하도록 상기 기판(10) 내에 형성된 상기 플로팅 디퓨전 영역들(FDx), 상기 N-형 영역들(Na, Nb, Nc1-Nc3, Nd1-Nd3, Ne1-Ne3) 및 P-형 영역들(51-54, 61-64), 및 상기 기판(10)의 하면 상에 형성된 반사 방지층(90), 그리드 패턴들(95), 컬러 필터들(CF), 및 마이크로-렌즈들(ML)을 포함할 수 있다.
상기 반사 방지층(90)은 실리콘 산화물(SiO2) 층, 알루미늄 산화물 층(Al2O3), 하프늄 산화물(HfO2) 층, 탄탈륨 산화물(Ta2O5) 층, 실리콘 질화물(SiN) 층, 또는 그 조합들을 포함할 수 있다. 상기 그리드 패턴들(95)은 금속을 포함할 수 있다. 상면도에서 상기 그리드 패턴들(95)은 상기 깊은 트렌치 분리 영역(20)과 수직으로 정렬하도록 상기 깊은 트렌치 분리 영역(20)과 동일한 레이아웃을 가질 수 있다. 상기 그리드 패턴들(95)이 정의하는 공간 내에 컬러 필터들(CF)이 형성될 수 있고, 및 상기 컬러 필터들(CF) 상에 마이크로-렌즈들(ML)이 형성될 수 있다.
도 3b, 3c 및 4a를 참조하면, 상기 제1 활성 영역(ACT1) 내에서, 상기 제1 드라이브 트랜지스터(DX1)의 소스 영역(Nd1) (또는, 상기 제1 선택 트랜지스터(SX1)의 드레인 영역(Nd1))은 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(CH) 및 상기 제1 선택 트랜지스터(SX1)의 채널 영역(CH)에 의해 다른 N-형 영역들(Nc1, Ne1)과 전기적 및 기하학적으로 분리될 수 있다. 상기 제2 활성 영역(ACT2) 내에서, 상기 제2 드라이브 트랜지스터(DX2)의 소스 영역(Nd2) (또는, 상기 제2 선택 트랜지스터(SX2)의 드레인 영역(Nd2))은 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(CH) 및 상기 제2 선택 트랜지스터(SX2)의 채널 영역(CH)에 의해 다른 N-형 영역들(Nc2, Ne2)과 전기적 및 기하학적으로 분리될 수 있다. 유사하게, 상기 제3 활성 영역(ACT3) 내에서, 상기 제3 드라이브 트랜지스터(DX3)의 소스 영역(Nd3) (또는, 상기 제3 선택 트랜지스터(SX3)의 드레인 영역(Nd3))은 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(CH) 및 상기 제3 선택 트랜지스터(SX3)의 채널 영역(CH)에 의해 다른 N-형 영역들(Nc3, Ne3)과 전기적 및 기하학적으로 분리될 수 있다. 상기 채널 영역들(CH)은 도핑된 P-형 이온들을 포함하는 P-형 영역일 수 있다.
도 3c 및 4b를 참조하면, 상기 제1 활성 영역(ACT1) 내에서, 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1)과 상기 제1 선택 트랜지스터(SX1)의 소스 영역(Ne1)은 상기 얕은 트렌치 분리 영역(30) 및 상기 제1 중앙 분리 영역(61)에 의해 전기적 및 기하학적으로 분리될 수 있다. 상기 제2 활성 영역(ACT2) 내에서, 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2)과 상기 제2 선택 트랜지스터(SX2)의 소스 영역(Ne2)은 상기 얕은 트렌치 분리 영역(30) 및 상기 제2 중앙 분리 영역(62)에 의해 전기적 및 기하학적으로 분리될 수 있다. 유사하게, 상기 제3 활성 영역(ACT3) 내에서, 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3)과 상기 제3 선택 트랜지스터(SX3)의 소스 영역(Ne3)은 상기 얕은 트렌치 분리 영역(30) 및 상기 제3 중앙 분리 영역(63)에 의해 전기적 및 기하학적으로 분리될 수 있다.
도 3c 및 4c를 참조하면, 상기 제1 및 제2 전송 트랜지스터들(TX1, TX2)은 상기 기판(10) 내에 매립된 스터드 또는 기둥 형태를 가질 수 있다. 상기 제1 및 제2 전송 트랜지스터들(TX1, TX2)의 하단부들은 상기 포토다이오드들(PD) 내부로 돌출할 수 있다. 다른 실시예에서, 상기 제1 및 제2 전송 트랜지스터들(TX1, TX2)의 하단부들은 상기 포토다이오드들(PD)과 접촉하지 않고 이격될 수 있다. 상기 제1 전송 트랜지스터(TX1)의 일 측면과 접하도록 상기 제1 플로팅 디퓨전 영역(FD1)이 형성될 수 있고, 및 상기 제2 전송 트랜지스터(TX2)의 일 측면과 접하도록 상기 제2 플로팅 디퓨전 영역(FD2)이 형성될 수 있다. 상기 제1 전송 트랜지스터(TX1)의 타 측면과 접하도록 상기 제1 웰-탭 영역(51)이 형성될 수 있고, 및 상기 제2 전송 트랜지스터(TX2)의 타 측면과 접하도록 상기 제2 웰-탭 영역(52)이 형성될 수 있다. 유사하게, 상기 제3 및 제4 전송 트랜지스터들(TX3, TX4)도 상기 기판(10) 내에 매립된 스터드 또는 기둥 형태를 가질 수 있다. 상기 제3 및 제4 전송 트랜지스터들(TX3, TX4)의 하단부들은 상기 포토다이오드들(PD) 내부로 돌출할 수 있다. 다른 실시예에서, 상기 제3 및 제4 전송 트랜지스터들(TX1, TX2)의 하단부들은 상기 포토다이오드들(PD)과 접촉하지 않고 이격될 수 있다. 상기 제3 전송 트랜지스터(TX3)의 일 측면과 접하도록 상기 제3 플로팅 디퓨전 영역(FD3)이 형성될 수 있고, 및 상기 제4 전송 트랜지스터(TX4)의 일 측면과 접하도록 상기 제4 플로팅 디퓨전 영역(FD4)이 형성될 수 있다. 상기 제3 전송 트랜지스터(TX3)의 타 측면과 접하도록 상기 제3 웰-탭 영역(53)이 형성될 수 있고, 및 상기 제4 전송 트랜지스터(TX4)의 타 측면과 접하도록 상기 제4 웰-탭 영역(54)이 형성될 수 있다.
도 3c 및 4d를 참조하면, 상기 제2 활성 영역(ACT1) 내에서, 상기 제1 플로팅 디퓨전 영역(FD1)과 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1)은 상기 얕은 트렌치 분리 영역(30)에 의해 전기적 및 기하학적으로 분리될 수 있고, 및 상기 제4 활성 영역(ACT4) 내에서 상기 제4 플로팅 디퓨전 영역(FD4)과 상기 리셋 트랜지스터(RX)의 드레인 영역(Na)은 상기 얕은 트렌치 분리 영역(30)에 의해 전기적 및 기하학적으로 분리될 수 있다. 유사하게, 상기 제2 활성 영역(ACT2) 내에서, 상기 제2 플로팅 디퓨전 영역(FD2)과 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2)은 상기 얕은 트렌치 분리 영역(30)에 의해 전기적 및 기하학적으로 분리될 수 있고, 및 상기 제3 활성 영역(ACT3) 내에서, 상기 제3 플로팅 디퓨전 영역(FD3)과 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3)은 상기 얕은 트렌치 분리 영역(30)에 의해 전기적 및 기하학적으로 분리될 수 있다.
도 5a는 본 발명의 일 실시예에 의한 이미지 센서(800)의 픽셀 어레이(810)의 개략적인 레이아웃이고, 및 도 5b는 도 5a의 단위 픽셀(PX) 영역을 확대한 도면이다. 도 5a 및 5b를 참조하면, 상기 픽셀 어레이(810)는 깊은 트렌치 분리 영역들(20), 얕은 트렌치 분리 영역들(30), 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4), 다수의 N-형 영역들(Na, Nb, Nc1-Nc3, Nd1-Nd3, Ne1-Ne3), 제1 내지 제4 웰-탭 영역들(51-54), 제1 내지 제4 중앙 분리 영역들(61-64), 제1 내지 제4 사이드 분리 영역들(71-74), 제1 및 제4 전송 트랜지스터들(TX1-TX4), 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3), 제1 내지 제3 선택 트랜지스터들(SX1-SX3), 리셋 트랜지스터(RX), 및 다수의 컨택들(81-85, 86R, 86D1-86D3, 87_1-87_3, 88_1-88_6)을 포함할 수 있다. 상기 깊은 트렌치 분리 영역(20) 및 상기 얕은 트렌치 분리 영역(30)은 정방형 모양의 제1 내지 제4 활성 영역들(ACT1-ACT4)을 정의할 수 있다. 상기 제1 내지 제4 웰-탭 영역들(51-54), 상기 제1 내지 제4 중앙 분리 영역들(61-64), 및 상기 제1 내지 제4 사이드 분리 영역들(71-74)은 전기적 및 기하학적으로 서로 연결될 수 있다. 기타 설명되지 않은 구성 요소들은 도 3a 및 3b를 참조하면 이해될 수 있을 것이다.
도 5c는 상기 얕은 트렌치 분리 영역(30)에 의해 정의된 제1 내지 제4 활성 영역들(ACT1-ACT4)을 개념적으로 도시한 레이아웃이다. 제1 내지 제4 전송 트랜지스터들(TX1-TX4)이 형성되기 위한 트렌치들(TX1_T-TX4-T) 및 픽셀 트랜지스터들(RX, DX1-DX3, SX1-SX3)의 게이트 패턴들이 형성될 모양이 가상적인 점선을 이용하여 표시되었다. 도 5c를 참조하면, 상기 얕은 트렌치 분리 영역(30)에 의해 정방형 제1 내지 제4 활성 영역들(ACT1-ACT4)이 정의될 수 있다. 설명되지 않은 구성 요소들은 도 3c를 참조하여 이해될 수 있을 것이다.
상기 제1 활성 영역(ACT1)은 상기 제1 플로팅 디퓨전 영역(FD1), 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(DX1_CH), 드레인 영역(Nc1), 및 소스 영역(Nd1), 상기 제1 선택 트랜지스터(SX1)의 채널 영역(SX1_CH), 드레인 영역(Nd1), 및 소스 영역(Ne1), 상기 제1 웰-탭 영역(51), 상기 제1 중앙 분리 영역(61), 및 상기 제1 사이드 분리 영역(71)을 포함할 수 있다. 상기 제2 활성 영역(ACT2)은 상기 제2 플로팅 디퓨전 영역(FD2), 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(DX2_CH), 드레인 영역(Nc2), 및 소스 영역(Nd2), 상기 제2 선택 트랜지스터(SX2)의 채널 영역(SX2_CH), 드레인 영역(Nd2), 및 소스 영역(Ne2), 상기 제2 웰-탭 영역(52), 상기 제2 중앙 분리 영역(62), 및 상기 제2 사이드 분리 영역(72)을 포함할 수 있다. 상기 제3 활성 영역(ACT3)은 상기 제3 플로팅 디퓨전 영역(FD3), 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(DX3_CH), 드레인 영역(Nc3), 및 소스 영역(Nd3), 상기 제3 선택 트랜지스터(SX3)의 채널 영역(SX3_CH), 드레인 영역(Nd3), 및 소스 영역(Ne3), 상기 제3 웰-탭 영역(53), 상기 제3 중앙 분리 영역(63), 및 상기 제3 사이드 분리 영역(73)을 포함할 수 있다. 상기 제4 활성 영역(ACT4)은 상기 제4 플로팅 디퓨전 영역(FD4), 상기 리셋 트랜지스터(RX)의 채널 영역(RX_CH), 드레인 영역(Na), 및 소스 영역(Nb), 상기 제4 웰-탭 영역(54), 상기 제4 중앙 분리 영역(64), 및 상기 제4 사이드 분리 영역(74)을 포함할 수 있다. 상기 제1 내지 제4 사이드 분리 영역들(71-74)은 붕소(B, boron) 등의 도핑된 P-형 이온들을 포함하는 P-형 도핑된 영역들일 수 있다.
상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4), 상기 제1 내지 제4 웰-탭 영역들(51-54), 상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3), 상기 제1 내지 제3 선택 트랜지스터들(SX1-SX3), 상기 리셋 트랜지스터(RX), 및 상기 리셋 트랜지스터(RX)의 드레인 영역(Na)은 각각, 상기 얕은 트렌치 분리 영역들(30) 및/또는 상기 활성 영역들의 네 코너부들 상에 배치될 수 있다. 예를 들어, 상기 제1 활성 영역(ACT1) 내에서, 좌상 코너 상에 상기 제1 선택 트랜지스터(SX1)의 채널 영역(SX1_CH)이 배치될 수 있고, 우상 코너 상에 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(DX1_CH)이 배치될 수 있고, 좌하 코너 상에 상기 제1 웰-탭 영역(51)이 배치될 수 있고, 및 우하 코너 상에 상기 제1 플로팅 디퓨전 영역(FD1)이 배치될 수 있다. 상기 제2 활성 영역(ACT2) 내에서, 좌상 코너 상에 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(DX2_CH)이 배치될 수 있고, 우상 코너 상에 상기 제2 선택 트랜지스터(SX2)의 채널 영역(SX2_CH)이 배치될 수 있고, 좌하 코너 상에 상기 제2 플로팅 디퓨전 영역(FD2)이 배치될 수 있고, 및 우하 코너 상에 상기 제2 웰-탭 영역(52)이 배치될 수 있다. 상기 제3 활성 영역(ACT3) 내에서, 좌상 코너 상에 상기 제3 플로팅 디퓨전 영역(FD3)이 배치될 수 있고, 우상 코너 상에 상기 제3 웰-탭 영역(53)이 배치될 수 있고, 좌하 코너 상에 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(DX3_CH)이 배치될 수 있고, 및 우하 코너 상에 상기 제3 선택 트랜지스터(SX3)의 채널 영역(SX3_CH)이 배치될 수 있다. 상기 제4 활성 영역(ACT4) 내에서, 좌상 코너 상에 상기 제4 웰-탭 영역(54)이 배치될 수 있고, 우상 코너 상에 상기 제4 플로팅 디퓨전 영역(FD4)이 배치될 수 있고, 좌하 코너 상에 상기 리셋 트랜지스터(RX)의 드레인 영역(Na)이 배치될 수 있고, 및 우하 코너 상에 상기 리셋 트랜지스터(RX)의 채널 영역(RX_CH)이 배치될 수 있다. 상기 좌상 코너, 상기 우상 코너, 상기 좌하 코너, 및 상기 좌하 코너는 상대적인 위치이므로, 보는 방향에 따라 달라질 수 있다.
상기 제1 내지 제4 중앙 분리 영역들(61-64)은 상기 깊은 트렌치 분리 영역들(20)에 의해 정의된 정방형 공간, 즉 상기 제1 내지 제4 활성 영역들(ACT1-ACT4)의 중앙에 배치될 수 있다. 상기 제1 내지 제4 사이드 분리 영역들(71-74)은 상기 제1 내지 제4 활성 영역들(ACT1-ACT4)의 한 변과 접하도록 배치될 수 있다.
구체적으로, 상기 제1 사이드 분리 영역(71)은 상기 제1 중앙 분리 영역(61), 상기 제1 플로팅 디퓨전 영역(FD1), 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1), 및 상기 얕은 트렌치 분리 영역(30)에 의해 둘러싸일 수 있다. 도 3c를 더 참조하여, 상기 제1 사이드 분리 영역(71)은 상기 얕은 트렌치 분리 영역(30)의 제1 연장부(21)의 일부와 중첩될 수 있다. 따라서, 상기 제1 사이드 분리 영역(71)은 상기 제1 플로팅 디퓨전 영역(FD1)과 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1) 사이에 배치될 수 있다.
상기 제2 사이드 분리 영역(72)은 상기 제2 중앙 분리 영역(62), 상기 제2 플로팅 디퓨전 영역(FD2), 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2), 및 상기 얕은 트렌치 분리 영역(30)에 의해 둘러싸일 수 있다. 도 3c를 더 참조하여, 상기 제2 사이드 분리 영역(72)은 상기 얕은 트렌치 분리 영역(30)의 제2 연장부(22)의 일부와 중첩될 수 있다. 따라서, 상기 제2 사이드 분리 영역(72)은 상기 제2 플로팅 디퓨전 영역(FD2)과 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2) 사이에 배치될 수 있다.
상기 제3 사이드 분리 영역(73)은 상기 제3 중앙 분리 영역(63), 상기 제3 플로팅 디퓨전 영역(FD3), 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3), 및 상기 얕은 트렌치 분리 영역(30)에 의해 둘러싸일 수 있다. 도 3c를 더 참조하여, 상기 제3 사이드 분리 영역(73)은 상기 얕은 트렌치 분리 영역(30)의 제3 연장부(23)의 일부와 중첩될 수 있다. 따라서, 상기 제3 사이드 분리 영역(73)은 상기 제3 플로팅 디퓨전 영역(FD3)과 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3) 사이에 배치될 수 있다.
상기 제4 사이드 분리 영역(74)은 상기 제4 중앙 분리 영역(64), 상기 제4 플로팅 디퓨전 영역(FD4), 상기 리셋 트랜지스터(RX)의 소스 영역(Nb), 및 상기 얕은 트렌치 분리 영역(30)에 의해 둘러싸일 수 있다. 도 3c를 더 참조하여, 상기 제4 사이드 분리 영역(74)은 상기 얕은 트렌치 분리 영역(30)의 제4 연장부(24)의 일부와 중첩될 수 있다. 따라서, 상기 제4 사이드 분리 영역(74)은 상기 제4 플로팅 디퓨전 영역(FD4)과 상기 리셋 트랜지스터(RX)의 소스 영역(Nb) 사이에 배치될 수 있다.
상기 제1 활성 영역(ACT1) 내에서, 상기 제1 웰-탭 영역(51), 상기 제1 중앙 분리 영역(61), 및 상기 제1 사이드 분리 영역(71)을 포함하는 제1 분리 구조(51, 61, 71)에 의해 상기 제1 활성 영역(ACT1)이 이등분될 수 있다. 구체적으로, 상기 제1 활성 영역(ACT1) 내에서, 상기 제1 웰-탭 영역(51), 상기 제1 중앙 분리 영역(61), 및 상기 제1 사이드 분리 영역(71)을 포함하는 상기 제1 분리 구조(51, 61, 71)는 상기 제1 플로팅 영역(FD1)과 제1 트랜지스터 활성 영역들(Nc1, Nd1, Ne1, SX1_CH, DX1_CH)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제1 트랜지스터 활성 영역들(Nc1, Nd1, Ne1, SX1_CH, DX1_CH)은 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1), 채널 영역(DX1_CH), 및 소스 영역(Nd1), 및 상기 제1 선택 트랜지스터(SX1)의 드레인 영역(Nd1), 채널 영역(SX1_CH), 및 소스 영역(Ne1)을 포함할 수 있다. (상기 제1 드라이브 트랜지스터(DX1)의 소스 영역과 상기 제1 선택 트랜지스터(SX1)의 드레인 영역은 동일함) 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(DX1_CH) 및 상기 제1 선택 트랜지스터(SX1)의 채널 영역(SX1_CH)은 도핑된 P-형 이온들을 포함하는 P-형 영역들이므로, 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1)과 소스 영역(Nd1)은 상기 제1 드라이브 트랜지스터(DX1)의 채널 영역(DX1_CH)에 의해 전기적 및 기하학적으로 분리될 수 있고, 및 상기 제1 선택 트랜지스터(SX1)의 드레인 영역(Nd1)과 소스 영역(Ne1)은 상기 제1 선택 트랜지스터(SX1)의 채널 영역(SX1_CH)에 의해 전기적 및 기하학적으로 분리될 수 있다. 예를 들어, 상기 제1 플로팅 디퓨전 영역(FD1)은 상기 얕은 트렌치 분리 영역(30), 상기 제1 전송 트랜지스터 트렌치(TX1_T) 또는 제1 전송 트랜지스터(TX1), 및 상기 제1 웰-탭 영역(51), 상기 제1 중앙 분리 영역(61), 및 상기 제1 사이드 분리 영역(71)을 포함하는 상기 제1 분리 구조(51, 61, 71)의해 상기 제1 트랜지스터 활성 영역들(Nc1, Nd1, Ne1, SX1_CH, DX1_CH)과 전기적 및 기하학적으로 분리될 수 있다.
상기 제2 활성 영역(ACT2) 내에서, 상기 제2 웰-탭 영역(52), 상기 제2 중앙 분리 영역(62), 및 상기 제2 사이드 분리 영역(72)을 포함하는 제2 분리 구조(52, 62, 72)의 분리 구조에 의해 상기 제2 활성 영역(ACT2)이 이등분될 수 있다. 구체적으로, 상기 제2 활성 영역(ACT2) 내에서, 상기 제2 웰-탭 영역(52), 상기 제2 중앙 분리 영역(62), 및 상기 제2 사이드 분리 영역(72)을 포함하는 상기 제2 분리 구조(52, 62, 72)는 상기 제2 플로팅 영역(FD2)과 제2 트랜지스터 활성 영역들(Nc2, Nd2, Ne2, SX2_CH, DX2_CH)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제2 트랜지스터 활성 영역들(Nc2, Nd2, Ne2, SX2_CH, DX2_CH)은 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2), 채널 영역(DX2_CH), 및 소스 영역(Nd2), 및 상기 제2 선택 트랜지스터(SX2)의 드레인 영역(Nd2), 채널 영역(SX2_CH), 및 소스 영역(Ne2)을 포함할 수 있다. (상기 제2 드라이브 트랜지스터(DX2)의 소스 영역과 상기 제2 선택 트랜지스터(SX2)의 드레인 영역은 동일함) 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(DX2_CH) 및 상기 제2 선택 트랜지스터(SX2)의 채널 영역(SX2_CH)은 도핑된 P-형 이온들을 포함하는 P-형 영역들이므로, 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2)과 소스 영역(Nd2)은 상기 제2 드라이브 트랜지스터(DX2)의 채널 영역(DX2_CH)에 의해 전기적 및 기하학적으로 분리될 수 있고, 및 상기 제2 선택 트랜지스터(SX2)의 드레인 영역(Nd2)과 소스 영역(Ne2)은 상기 제2 선택 트랜지스터(SX2)의 채널 영역(SX2_CH)에 의해 전기적 및 기하학적으로 분리될 수 있다. 예를 들어, 상기 제2 플로팅 디퓨전 영역(FD2)은 상기 얕은 트렌치 분리 영역(30), 상기 제2 전송 트랜지스터 트렌치(TX2_T) 또는 제2 전송 트랜지스터(TX2), 및 상기 제2 웰-탭 영역(52), 상기 제2 중앙 분리 영역(62), 및 상기 제2 사이드 분리 영역(72)을 포함하는 상기 제2 분리 구조(52, 62, 72)에 의해 상기 제2 트랜지스터 활성 영역들(Nd2, Ne2, SX2_CH, DX2_CH)과 전기적 및 기하학적으로 분리될 수 있다.
상기 제3 활성 영역(ACT3) 내에서, 상기 제3 웰-탭 영역(53), 상기 제3 중앙 분리 영역(63), 및 상기 제3 사이드 분리 영역(73)을 포함하는 제3 분리 구조(53, 63, 73)에 의해 상기 제3 활성 영역(ACT3)이 이등분될 수 있다. 구체적으로, 상기 제3 활성 영역(ACT3) 내에서, 상기 제3 웰-탭 영역(53), 상기 제3 중앙 분리 영역(63), 및 상기 제3 사이드 분리 영역(73)을 포함하는 상기 제3 분리 구조(53, 63, 73)의 분리 구조는 상기 제3 플로팅 영역(FD3)과 제3 트랜지스터 활성 영역들(Nc3, Nd3, Ne3, SX3_CH, DX3_CH)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제3 트랜지스터 활성 영역들(Nc3, Nd3, Ne3, SX3_CH, DX3_CH)은 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3), 채널 영역(DX3_CH), 및 소스 영역(Nd3), 및 상기 제3 선택 트랜지스터(SX3)의 드레인 영역(Nd3), 채널 영역(SX3_CH), 및 소스 영역(Ne3)을 포함할 수 있다. (상기 제3 드라이브 트랜지스터(DX3)의 소스 영역과 상기 제3 선택 트랜지스터(SX3)의 드레인 영역은 동일함) 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(DX3_CH) 및 상기 제3 선택 트랜지스터(SX3)의 채널 영역(SX3_CH)은 도핑된 P-형 이온들을 포함하는 P-형 영역들이므로, 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3)과 소스 영역(Nd3)은 상기 제3 드라이브 트랜지스터(DX3)의 채널 영역(DX3_CH)에 의해 전기적 및 기하학적으로 분리될 수 있고, 및 상기 제3 선택 트랜지스터(SX3)의 드레인 영역(Nd3)과 소스 영역(Ne3)은 상기 제3 선택 트랜지스터(SX3)의 채널 영역(SX3_CH)에 의해 전기적 및 기하학적으로 분리될 수 있다. 예를 들어, 상기 제3 플로팅 디퓨전 영역(FD3)은 상기 얕은 트렌치 분리 영역(30), 상기 제3 전송 트랜지스터 트렌치(TX3_T) 또는 제3 전송 트랜지스터(TX3), 및 상기 제3 웰-탭 영역(53), 상기 제3 중앙 분리 영역(63), 및 상기 제3 사이드 분리 영역(73)을 포함하는 상기 제3 분리 구조(53, 63, 73)에 의해 상기 제3 트랜지스터 활성 영역들(Nd3, Ne3, SX3_CH, DX3_CH)과 전기적 및 기하학적으로 분리될 수 있다.
상기 제4 활성 영역(ACT4) 내에서, 상기 제4 웰-탭 영역(54), 상기 제4 중앙 분리 영역(64), 및 상기 제4 사이드 분리 영역(74)을 포함하는 제4 분리 구조(54, 64, 74)에 의해 상기 제4 활성 영역(ACT4)이 이등분될 수 있다. 구체적으로, 상기 제4 활성 영역(ACT4) 내에서, 상기 제4 웰-탭 영역(54)과, 상기 제4 중앙 분리 영역(64), 및 상기 제4 사이드 분리 영역(74)을 포함하는 상기 제4 분리 구조(54, 64, 74)는 상기 제4 플로팅 영역(FD4)과 제4 트랜지스터 활성 영역들(Na, Nb, RX_CH)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제4 트랜지스터 활성 영역들(Na, Nb, RX_CH)은 상기 리셋 트랜지스터(RX)의 드레인 영역(Na), 채널 영역(RX_CH), 및 소스 영역(Nb)을 포함할 수 있다. 상기 리셋 트랜지스터(RX)의 채널 영역(RX_CH)은 도핑된 P-형 이온들을 포함하는 P-형 영역이므로, 상기 리셋 트랜지스터(RX)의 드레인 영역(Na)과 소스 영역(Nb)은 상기 리셋 트랜지스터(RX)의 채널 영역(RX_CH)에 의해 전기적 및 기하학적으로 분리될 수 있다. 예를 들어, 상기 제4 플로팅 디퓨전 영역(FD4)은 상기 얕은 트렌치 분리 영역(30), 상기 제4 전송 트랜지스터 트렌치(TX4_T) 또는 제4 전송 트랜지스터(TX4), 및 상기 제4 웰-탭 영역(54), 상기 제4 중앙 분리 영역(64), 및 상기 제4 사이드 분리 영역(74)을 포함하는 상기 제4 분리 구조(54, 64, 74)에 의해 상기 제4 트랜지스터 활성 영역들(Na, Nb, RX_CH)과 전기적 및 기하학적으로 분리될 수 있다.
도 6a 및 6b는 도 5b의 V-V' 및 VI-VI'를 따라 취해진 본 발명의 일 실시예에 의한 이미지 센서(800)의 단위 픽셀(PX)의 종단면도들이다. 도 5c 및 6a를 참조하면, 상기 제3 활성 영역(ACT3) 내에서, 상기 제3 전송 트랜지스터(TX3)의 일 측면과 접하도록 상기 제3 웰-탭 영역(53)이 형성될 수 있고, 및 상기 제3 전송 트랜지스터(TX3)의 타 측면과 접하도록 제3 플로팅 디퓨전 영역(FD3)이 형성될 수 있다. 상기 제3 플로팅 디퓨전 영역(FD3)은 상기 제3 사이드 분리 영역(73)과 접할 수 있다. 상기 제4 활성 영역(ACT4) 내에서, 상기 제4 전송 트랜지스터(TX4)의 일 측면과 접하도록 상기 제4 웰-탭 영역(54)이 형성될 수 있고, 및 상기 제4 전송 트랜지스터(TX4)의 타 측면과 접하도록 제4 플로팅 디퓨전 영역(FD4)이 형성될 수 있다. 상기 제4 플로팅 디퓨전 영역(FD4)은 상기 제4 사이드 분리 영역(74)과 접할 수 있다.
도 5c 및 6b를 참조하면, 도 4d와 비교하여, 상기 제1 활성 영역(ACT1) 내에서 상기 제1 플로팅 디퓨전 영역(FD1)과 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1) 사이에 상기 제1 중앙 분리 영역(71)이 형성될 수 있다. 즉, 상기 제1 사이드 분리 영역(71)은 상기 제1 플로팅 디퓨전 영역(FD1)과 상기 제1 드라이브 트랜지스터(DX1)의 드레인 영역(Nc1)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제4 활성 영역(ACT4) 내에서 상기 제4 플로팅 디퓨전 영역(FD4)과 상기 리셋 트랜지스터(RX)의 소스 영역(Nb) 사이에 상기 제4 사이드 분리 영역(74)이 형성될 수 있다. 즉, 상기 제4 사이드 분리 영역(74)은 상기 제4 플로팅 디퓨전 영역(FD4)과 상기 리셋 트랜지스터(RX)의 소스 영역(Nb)을 전기적 및 기하학적으로 분리할 수 있다. 유사하게, 상기 제2 활성 영역(ACT2) 내에서 상기 제2 플로팅 디퓨전 영역(FD2)과 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2) 사이에 상기 제2 사이드 분리 영역(72)이 형성될 수 있다. 즉, 상기 제2 사이드 분리 영역(72)은 상기 제2 플로팅 디퓨전 영역(FD2)과 상기 제2 드라이브 트랜지스터(DX2)의 드레인 영역(Nc2)을 전기적 및 기하학적으로 분리할 수 있다. 상기 제3 활성 영역(ACT3) 내에서 상기 제3 플로팅 디퓨전 영역(FD3)과 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3) 사이에 상기 제3 사이드 분리 영역(73)이 형성될 수 있다. 즉, 상기 제3 사이드 분리 영역(73)은 상기 제3 플로팅 디퓨전 영역(FD3)과 상기 제3 드라이브 트랜지스터(DX3)의 드레인 영역(Nc3)을 전기적 및 기하학적으로 분리할 수 있다. 설명되지 않은 구성 요소들은 도 4a 내지 4d를 참조하면 이해될 수 있을 것이다.
도 7a 및 7b는 본 발명의 실시예들에 의한 이미지센서(800)의 단위 픽셀(PX) 내에서 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4), 상기 리셋 트랜지스터(RX)의 소스 영역(Nb), 및 상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 게이트 전극들이 전기적으로 연결된 것을 보이는 레이아웃들이다. 도 7a 및 7b를 참조하면, 상기 제1 플로팅 디퓨전 영역(FD1)의 상기 제1 FD 컨택(81), 상기 제2 플로팅 디퓨전 영역(FD2)의 제2 FD 컨택(82), 상기 제3 플로팅 디퓨전 영역(FD3)의 상기 제3 FD 컨택(83), 상기 제4 플로팅 디퓨전 영역(FD4)의 상기 제4 FD 컨택(84), 상기 리셋 트랜지스터(RX)의 소스 영역(Nb)의 상기 FD 리셋 컨택(85), 및 상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 게이트 전극들 상의 드라이브 컨택들(DG1-DG3)이 금속 배선(70)을 통하여 전기적으로 서로 연결될 수 있다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서(800)를 가진 카메라 시스템(900)을 개략적으로 도시한 다이아그램이다. 도 9를 참조하면, 본 발명의 일 실시예에 따른 다양한 이미지 센서(800)를 가진 카메라 시스템(900)은 정지 영상 또는 동영상을 촬영할 수 있다. 카메라 시스템(900)은 광학 렌즈 시스템(910), 셔터 유닛(911), 이미지 센서(800) 및 셔터 유닛(911)을 제어/구동하는 구동부(913) 및 신호 처리부(912)를 포함할 수 있다. 카메라 시스템(900)은 피사체로부터의 이미지 광(Li)(입사광)을 이미지 센서(800)의 픽셀 어레이(도 1의 참조 부호 '810' 참조)로 안내할 수 있다. 광학 렌즈 시스템(900)은 복수의 광학 렌즈들을 포함할 수 있다. 셔터 유닛(911)은 이미지 센서(800)에 대한 광 조사 기간 및 차폐 기간을 제어할 수 있다. 구동부(913)는 이미지 센서(800)의 전송 동작과 셔터 유닛(911)의 셔터 동작을 제어할 수 있다. 신호 처리부(912)는 이미지 센서(800)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행할 수 있다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PX: 단위 픽셀
ACT1-ACT4: 활성 영역
PD1-PD4: 포토다이오드
TX1-TX4: 전송 트랜지스터
RX: 리셋 트랜지스터
DX1-DX3: 드라이브 트랜지스터
SX1-SX3: 선택 트랜지스터
20: 깊은 트렌치 분리 영역
21: 제1 깊은 트렌치 분리 영역
25: 제2 깊은 트렌치 분리 영역
30: 얕은 트렌치 분리 영역
FD1-FD4: 플로팅 디퓨전 영역
Na, Nb, Nc1-Nc3, Nd1-Nd3, Ne1-Ne3: N-형 트랜지스터 활성 영역
51-54: 웰-탭 영역
61-64: 중앙 분리 영역
71-74: 사이드 분리 영역
81-84: FD 컨택
85: FD 리셋 컨택
86R, 86D1-86D3: VDD 컨택
87_1-87_3: Vout 컨택
88_1-88_4: 픽-업 컨택
CF: 컬러 필터
ML: 마이크로-렌즈
90: 반사 방지층
95: 그리드 패턴

Claims (20)

  1. 제1 플로팅 디퓨전 영역;
    제1 트랜지스터 활성 영역; 및
    상기 제1 플로팅 디퓨전 영역과 상기 제1 트랜지스터 활성 영역을 전기적으로 분리하는 제1 P-형 분리 구조를 포함하는 제1 활성 영역을 포함하고,
    상기 제1 P-형 분리 구조는 서로 전기적으로 연결된 P-형 도핑된 제1 웰-탭 영역 및 P-형 도핑된 제1 중앙 분리 영역을 포함하고,
    상기 제1 웰-탭 영역은 상기 제1 활성 영역의 일 코너 상에 배치되고, 및
    상기 제1 중앙 분리 영역은 상기 제1 활성 영역의 중앙에 배치된 이미지 센서.
  2. 제1항에 있어서,
    상기 트랜지스터 활성 영역은:
    제1 드라이브 트랜지스터의 채널 영역, 드레인 영역, 및 소스 영역; 및
    제1 선택 트랜지스터의 채널 영역 및 소스 영역을 포함하는 이미지 센서.
  3. 제2항에 있어서,
    상기 제1 중앙 분리 영역은 상기 제1 플로팅 디퓨전 영역, 상기 제1 드라이브 트랜지스터의 상기 드레인 영역 및 상기 소스 영역, 및 상기 제1 선택 트랜지스터의 상기 소스 영역과 접하는 이미지 센서.
  4. 제2항에 있어서,
    상기 제1 중앙 분리 영역은 상기 제1 플로팅 디퓨전 영역, 상기 제1 드라이브 트랜지스터의 상기 채널 영역, 상기 드레인 영역, 및 상기 소스 영역, 상기 제1 선택 트랜지스터의 상기 채널 영역 및 상기 소스 영역, 및 상기 제1 웰-탭 영역에 의해 둘러싸인 이미지 센서.
  5. 제2항에 있어서,
    상기 제1 분리 구조는 상기 제1 중앙 분리 영역과 전기적 연결된 P-형 도핑된 제1 사이드 분리 영역을 더 포함하고,
    상기 제1 사이드 분리 영역은 상기 제1 활성 영역의 한 변과 접하도록 상기 제1 플로팅 디퓨전 영역과 상기 제1 트랜지스터 활성 영역 사이에 배치된 이미지 센서.
  6. 제2항에 있어서,
    상기 제1 활성 영역과 함께 매트릭스 형태로 배치된 제2 내지 제4 활성 영역들을 더 포함하고, 및
    상기 제2 내지 제4 활성 영역들은, 각각:
    제2 내지 제4 플로팅 디퓨전 영역들, 제2 내지 제4 트랜지스터 활성 영역들, 및 상기 제2 내지 제4 플로팅 디퓨전 영역들과 상기 제2 내지 제4 트랜지스터 활성 영역들을 전기적으로 분리하는 제2 내지 제4 P-형 분리 구조들을 포함하고,
    상기 제2 내지 제4 P-형 분리 구조들은 각각, 서로 전기적으로 연결된 P-형 도핑된 제2 내지 제4 웰-탭 영역들 및 P-형 도핑된 제2 내지 제4 중앙 분리 영역들을 포함하고, 및
    상기 제2 내지 제4 웰-탭 영역들은 각각, 상기 제2 내지 제4 활성 영역들의 일 코너들 상에 배치되고, 및 상기 제2 내지 제4 중앙 분리 영역들은 상기 제2 내지 제4 활성 영역들의 중앙에 각각, 배치되는 이미지 센서.
  7. 제6항에 있어서,
    상기 제2 및 제3 트랜지스터 활성 영역들은, 각각:
    제2 및 제3 드라이브 트랜지스터들의 채널 영역들, 드레인 영역들, 및 소스 영역들; 및
    제2 및 제3 선택 트랜지스터들의 채널 영역들 및 소스 영역들을 포함하는 이미지 센서.
  8. 제7항에 있어서,
    상기 제2 및 제3 중앙 분리 영역들은 상기 제2 및 제3 플로팅 디퓨전 영역들, 상기 제2 및 제3 드라이브 트랜지스터들의 상기 드레인 영역들 및 상기 소스 영역들, 및 상기 제2 및 제3 선택 트랜지스터들의 상기 소스 영역들과 각각 접하는 이미지 센서.
  9. 제7항에 있어서,
    상기 제2 및 제3 중앙 분리 영역들은 상기 제2 및 제3 플로팅 디퓨전 영역들, 상기 제2 및 제3 드라이브 트랜지스터들의 상기 채널 영역들, 상기 드레인 영역들, 및 상기 소스 영역들, 상기 제2 및 제3 선택 트랜지스터들의 상기 채널 영역들 및 상기 소스 영역들, 및 상기 제2 및 제3 웰-탭 영역들에 의해 각각, 둘러싸인 이미지 센서.
  10. 제6항에 있어서,
    상기 제4 트랜지스터 활성 영역은 리셋 트랜지스터의 채널 영역, 드레인 영역, 및 소스 영역을 포함하는 이미지 센서.
  11. 제10항에 있어서,
    상기 제4 중앙 분리 영역은 상기 제4 플로팅 디퓨전 영역, 상기 리셋 트랜지스터의 상기 드레인 영역 및 상기 소스 영역과 접하는 이미지 센서.
  12. 제10항에 있어서,
    상기 제4 중앙 분리 영역은 상기 제4 플로팅 디퓨전 영역, 상기 리셋 트랜지스터의 상기 채널 영역, 상기 드레인 영역, 및 상기 소스 영역, 및 상기 제4 웰-탭 영역에 의해 둘러싸인 이미지 센서.
  13. 제1항에 있어서,
    상기 제1 내지 제4 활성 영역들은 각각, 상기 제1 내지 제4 플로팅 디퓨전 영역들과 상기 제1 내지 제4 웰-탭 영역들 사이에 배치된 제1 내지 제4 전송 트랜지스터 영역들을 더 포함하고, 및
    상기 제1 내지 제4 전송 트랜지스터 영역들은 각각, 제1 내지 제4 전송 트랜지스터 트렌치들을 포함하는 이미지 센서.
  14. 제1 내지 제4 P-형 분리 구조들에 의해 각각, 전기적으로 분리된 제1 내지 제4 플로팅 디퓨전 영역들 및 제1 내지 제4 트랜지스터 활성 영역들을 포함하는 제1 내지 제4 활성 영역들을 포함하고,
    상기 제1 내지 제3 트랜지스터 활성 영역들은 각각, 제1 내지 제3 드라이브 트랜지스터의 드레인 영역들 및 소스 영역들, 및 제1 내지 제3 선택 트랜지스터들의 소스 영역들을 포함하고, 및
    상기 제4 트랜지스터 활성 영역은 리셋 트랜지스터의 드레인 영역 및 소스 영역을 포함하는 이미지 센서.
  15. 제14항에 있어서,
    상기 제1 내지 제4 P-형 분리 구조들은 상기 제1 내지 제4 활성 영역들의 일 코너들 상에 배치된 제1 내지 제4 웰-탭 영역들, 및 제1 내지 제4 웰-탭 영역들과 전기적으로 연결된 상기 제1 내지 제4 활성 영역들의 중앙에 배치된 제1 내지 제4 중앙 분리 영역을 포함하는 이미지 센서.
  16. 제15항에 있어서,
    상기 제1 내지 제3 웰-탭 영역들은 상기 제1 내지 제3 선택 트랜지스터들의 상기 소스 영역들과 접하고, 및
    상기 제4 웰-탭 영역은 상기 리셋 트랜지스터의 상기 드레인 영역과 접하는 이미지 센서.
  17. 제15항에 있어서,
    상기 제1 내지 제4 P-형 분리 구조들은 각각, 상기 제1 내지 제4 중앙 영역들과 접하고, 및 상기 제1 내지 제4 활성 영역들의 한 변과 접하는 제1 내지 제4 사이드 분리 영역들을 더 포함하는 이미지 센서.
  18. 제17항에 있어서,
    상기 제1 내지 제3 사이드 분리 영역들은 각각, 상기 제1 내지 제3 플로팅 디퓨전 영역들과 상기 제1 내지 제3 드라이브 트랜지스터들의 드레인 영역들 사이에 배치되고, 및
    상기 제4 사이드 분리 영역은 상기 제4 플로팅 디퓨전 영역과 상기 리셋 트랜지스터의 소스 영역 사이에 배치되는 이미지 센서.
  19. 제14항에 있어서,
    상기 제1 내지 제3 트랜지스터 활성 영역들은 각각, 상기 제1 내지 제3 드라이브 트랜지스터들의 드레인 영역들과 소스 영역들 사이의 제1 내지 제3 드라이브 트랜지스터들의 채널 영역들, 및 상기 제1 내지 제3 드라이브 트랜지스터들의 소스 영역들과 상기 제1 내지 제3 선택 트랜지스터들의 소스 영역들 사이의 제1 내지 제3 선택 트랜지스터들의 채널 영역들을 더 포함하고, 및
    상기 제4 트랜지스터 활성 영역은 상기 리셋 트랜지스터의 상기 드레인 영역과 상기 소스 영역 사이의 상기 리셋 트랜지스터의 채널 영역을 더 포함하는 이미지 센서.
  20. 제19항에 있어서,
    상기 제1 내지 제3 드라이브 트랜지스터들의 상기 채널 영역들, 상기 제1 내지 제3 선택 트랜지스터들의 상기 채널 영역들, 및 상기 제1 내지 제3 플로팅 디퓨전 영역들은 각각, 상기 제1 내지 제3 활성 영역들의 코너들 상에 각각 배치되고, 및
    상기 리셋 트랜지스터의 상기 채널 영역 및 상기 드레인 영역, 및 상기 제4 플로팅 디퓨전 영역은 상기 제4 활성 영역의 코너들 상에 각각 배치되는 이미지 센서.
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