KR20190135182A - 공통 선택 트랜지스터를 가진 유닛 픽셀 블록을 포함하는 이미지 센서 - Google Patents

공통 선택 트랜지스터를 가진 유닛 픽셀 블록을 포함하는 이미지 센서 Download PDF

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Abstract

이미지 센서가 설명된다. 상기 이미지 센서는 제1 플로팅 디퓨전을 가진 제1 서브 픽셀 블록, 제2 플로팅 디퓨전을 가진 제2 서브 픽셀 블록, 및 제1 드라이브 트랜지스터 및 제2 드라이브 트랜지스터를 가진 공통 트랜지스터 블록을 포함할 수 있다. 상기 제1 드라이브 트랜지스터는 상기 제1 플로팅 디퓨전과 가깝게 배치될 수 있다. 상기 제2 드라이브 트랜지스터는 상기 제2 플로팅 디퓨전과 가깝게 배치될 수 있다. 상기 제1 및 제2 플로팅 디퓨전들과 상기 제1 및 제2 드라이브 트랜지스터들은 공통적으로 전기적으로 서로 연결되는 유닛 픽셀 블록을 포함할 수 있다.

Description

공통 선택 트랜지스터를 가진 유닛 픽셀 블록을 포함하는 이미지 센서{Image Sensor Including an Unit Pixel Block Having a Common Selection Transistor}
본 발명은 이미지 센서에 관한 것으로서, 특히 두 개의 드라이브 트랜지스터들과 하나의 공통 선택 트랜지스터를 가진 8-공유 픽셀 구조의 이미지 센서에 관한 것이다.
최근 정보 통신 산업 발달과 전자 기기의 디지털 화에 따라 디지털 카메라, 캠코더, 휴대폰, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서들이 사용 되고 있다. 일반적으로 이미지 센서는 포토다이오드를 포함하는 픽셀 영역과 주변 회로 영역을 갖는다. 단위 픽셀은 포토다이오드와 전송 트랜지스터를 포함한다. 전송 트랜지스터는 포토다이오드와 플로팅 확산 영역 사이에 배치되어 포토다이오드에서 생성된 전하를 플로팅 확산 영역에 전달한다.
본 발명이 해결하고자 하는 과제는 병렬로 연결된 두 개의 드라이브 트랜지스터들 및 상기 두 개의 드라이브 트랜지스터들과 공통으로 연결된 선택 트랜지스터를 가진 유닛 픽셀 블록을 포함하는 이미지 센서를 제공하는 것이다.
본 발명의 해결하고자 하는 과제는 두 개의 플로팅 디퓨전들이 두 개의 드라이브 트랜지스터들의 게이트 전극들과 공통으로 연결된 유닛 픽셀 블록을 가진 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 지그재그 형태로 배열될 수 있도록 돌출 부분들과 오목 부분들을 갖는 유닛 픽셀 블록들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 이미지 센서는 제1 플로팅 디퓨전을 가진 제1 서브 픽셀 블록, 제2 플로팅 디퓨전을 가진 제2 서브 픽셀 블록, 및 제1 드라이브 트랜지스터 및 제2 드라이브 트랜지스터를 가진 공통 트랜지스터 블록을 포함할 수 있다. 상기 제1 드라이브 트랜지스터는 상기 제1 플로팅 디퓨전과 가깝게 배치될 수 있다. 상기 제2 드라이브 트랜지스터는 상기 제2 플로팅 디퓨전과 가깝게 배치될 수 있다. 상기 제1 및 제2 플로팅 디퓨전들과 상기 제1 및 제2 드라이브 트랜지스터들은 공통적으로 전기적으로 서로 연결되는 유닛 픽셀 블록을 포함할 수 있다.
상기 제1 서브 픽셀 블록은 매트릭스 형태로 배치된 네 개의 제1 포토다이오드들 및 네 개의 제1 트랜스퍼 트랜지스터들을 더 포함할 수 있다. 상기 제1 플로팅 디퓨전은 상기 네 개의 제1 포토다이오드들 및 상기 네 개의 제1 트랜스퍼 트랜지스터들 사이에 배치될 수 있다. 상기 제2 서브 픽셀 블록은 매트릭스 형태로 배치된 네 개의 제2 포토다이오드들 및 네 개의 제2 트랜스퍼 트랜지스터들을 더 포함할 수 있다. 상기 제2 플로팅 디퓨전은 상기 네 개의 제2 포토다이오드들 및 상기 네 개의 제2 트랜스퍼 트랜지스터들 사이에 배치될 수 있다.
상기 유닛 픽셀 블록은 상기 제1 및 제2 플로팅 디퓨전들과 상기 제1 및 제2 드라이브 트랜지스터들의 게이트 전극들을 전기적으로 연결하는 상호 연결선을 더 포함할 수 있다. 상기 제1 플로팅 디퓨전과 상기 제1 드라이브 트랜지스터를 연결하는 상기 상호 연결선의 경로 길이는 상기 제2 플로팅 디퓨전과 상기 제2 드라이브 트랜지스터를 연결하는 상기 상호 연결선의 경로 길이와 동일할 수 있다.
상기 제1 서브 픽셀 블록과 상기 제2 서브 픽셀 블록은 선 대칭 모양의 레이아웃을 가질 수 있다. 상기 제1 드라이브 트랜지스터와 상기 제2 드라이브 트랜지스터도 선 대칭 모양의 레이아웃을 가질 수 있다.
상기 공통 트랜지스터 블록은 선택 트랜지스터를 더 포함할 수 있다. 상기 선택 트랜지스터는 상기 제1 및 제2 드라이브 트랜지스터들과 공통적으로 연결될 수 있다.
상기 제1 및 제2 드라이브 트랜지스터들은 병렬로 연결될 수 있다. 상기 제1 및 제2 드라이브 트랜지스터들과 상기 선택 트랜지스터는 각각 직렬로 연결될 수 있다.
상기 공통 트랜지스터 블록은 상기 선택 트랜지스터와 상기 제1 드라이브 트랜지스터 사이에 배치된 전기적 아이솔레이션 영역을 더 포함할 수 있다. 상기 전기적 아이솔레이션 영역은 접지 전압이 인가되는 활성 영역을 포함할 수 있다.
상기 공통 트랜지스터 블록은 리셋 트랜지스터를 더 포함할 수 있다. 상기 리셋 트랜지스터는 상기 제1 플로팅 디퓨전 및 제2 플로팅 디퓨전과 공통적으로 연결될 수 있다.
상기 유닛 픽셀 블록은 제1 방향으로 사이드-바이-사이드 모양으로 배열되고, 및 상기 제1 방향과 직교하는 제2 방향으로 지그재그 모양으로 배열될 수 있다.
상기 공통 트랜지스터 블록은 상기 제1 서브 픽셀 블록 및 상기 제2 서브 픽셀 블록의 제1 측면 상에 인접하게 배치된 제1 공통 트랜지스터 블록 및 상기 제1 서브 픽셀 블록 및 상기 제2 서브 픽셀 블록의 제2 측면 상에 배치된 제2 공통 트랜지스터 블록을 포함할 수 있다. 상기 제1 측면과 상기 제2 측면은 서로 대향할 수 있다.
상기 제1 공통 트랜지스터 블록은 상기 제1 드라이브 트랜지스터, 상기 제2 드라이브 트랜지스터, 및 상기 제1 드라이브 트랜지스터와 상기 제2 드라이브 트랜지스터 사이의 선택 트랜지스터를 포함할 수 있다.
상기 제2 공통 트랜지스터 블록은 상기 제1 플로팅 디퓨전과 상기 제2 플로팅 디퓨전과 전기적으로 연결된 리셋 트랜지스터를 포함할 수 있다.
상기 유닛 픽셀 블록은 제3 플로팅 디퓨전을 가진 제3 서브 픽셀 블록 및 제4 플로팅 디퓨전을 가진 제4 서브 픽셀 블록을 포함할 수 있다. 상기 제3 플로팅 디퓨전은 상기 제1 드라이브 트랜지스터와 전기적으로 연결되고, 및 상기 제4 플로팅 디퓨전은 상기 제2 드라이브 트랜지스터와 전기적으로 연결될 수 있다.
상기 제1 서브 픽셀 블록과 상기 제2 서브 픽셀 블록은 상기 공통 트랜지스터 블록의 제1 측면과 인접할 수 있다. 상기 제3 서브 픽셀 블록과 상기 제4 서브 픽셀 블록은 상기 공통 트랜지스터 블록의 제2 측면과 인접할 수 있다.
본 발명의 일 실시예에 의한 이미지 센서는 제1 플로팅 디퓨전을 가진 제1 서브 픽셀 블록, 제2 플로팅 디퓨전을 가진 제2 서브 픽셀 블록, 및 공통 트랜지스터 블록을 포함하는 유닛 픽셀 블록을 포함할 수 있다. 상기 공통 트랜지스터 블록은 상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전 영역과 공통적으로 연결된 제1 드라이브 트랜지스터 및 제2 드라이브 트랜지스터; 상기 제1 드라이브 트랜지스터 및 상기 제2 드라이브 트랜지스터와 공통적으로 연결된 선택 트랜지스터; 및 상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전과 공통적으로 연결된 리셋 트랜지스터를 포함할 수 있다.
상기 제1 서브 픽셀 블록은 매트릭스 형태로 배치된 네 개의 제1 포토다이오드들 및 네 개의 제1 트랜스퍼 트랜지스터들을 더 포함할 수 있다. 상기 제2 서브 픽셀 블록은 매트릭스 형태로 배치된 네 개의 제2 포토다이오드들 및 네 개의 제2 트랜스퍼 트랜지스터들을 더 포함할 수 있다. 상기 제1 서브 픽셀 블록과 상기 제2 서브 픽셀 블록은 제1 방향으로 인접하게 배치될 수 있다. 상기 공통 트랜지스터 블록은 제2 방향으로 상기 제1 서브 픽셀 블록 및 상기 제2 서브 픽셀 블록의 일 측면 상에 인접하게 배치될 수 있다.
상기 제1 드라이브 트랜지스터와 상기 제2 드라이브 트랜지스터는 대칭 모양으로 배치될 수 있다.
상기 제1 드라이브 트랜지스터의 게이트 전극 및 상기 제2 드라이브 트랜지스터의 게이트 전극은 상기 제1 및 제2 플로팅 디퓨전들과 연결될 수 있다. 상기 제1 드라이브 트랜지스터의 드레인 전극 및 상기 제2 드라이브 트랜지스터의 드레인 전극은 공급 전압 노드와 연결될 수 있다. 상기 제1 드라이브 트랜지스터의 소스 전극 및 상기 제2 드라이브 트랜지스터의 소스 전극은 상기 선택 소자의 드레인 전극과 연결될 수 있다.
상기 제1 드라이브 트랜지스터와 상기 제2 드라이브 트랜지스터는 상기 공급 전압 노드와 상기 선택 트랜지스터의 상기 드레인 전극 사이에서 병렬로 연결될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 플로팅 디퓨전들에 집속된 광 전자들이 두 개의 드라이브 트랜지스터들을 모두 이용할 수 있다. 따라서, 드라이브 트랜지스터의 채널 폭이 증가한 효과를 얻을 수 있고, 및 드라이브 트랜지스터의 전류 구동 능력이 향상될 수 있다.
본 발명의 실시예들에 의하면, 두 개의 드라이브 트랜지스터들이 병렬로 연결될 수 있다. 따라서, 노이즈 면역력(immunity)이 향상될 수 있다. 또한, 드라이브 트랜지스터들의 특성 차이에 따라 출력 값이 달라지지 않을 수 있다.
본 발명의 실시예들에 의하면, 플로팅 디퓨전들 및 드라이브 트랜지스터들이 대칭형으로 배열될 수 있고, 및 대칭형 모양을 갖는 상호 연결선을 통하여 서로 연결될 수 있다. 따라서, 플로팅 디퓨전들의 노드 캐퍼시턴스의 부정합(mismatch) 현상이 방지 또는 완화될 수 있다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 하나의 유닛 픽셀 블록의 등가회로도이다.
도 3은 본 발명의 일 실시예에 의한 이미지 센서의 유닛 픽셀 블록을 개념적으로 도시한 레이아웃이다.
도 4는 본 발명의 일 실시예에 의한 상기 이미지 센서의 상기 픽셀 어레이의 개략적인 레이아웃이다.
도 5는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 유닛 픽셀 블록을 개념적으로 도시한 레이아웃이다.
도 6은 본 발명의 일 실시예에 의한 상기 이미지 센서의 상기 픽셀 어레이의 개략적인 레이아웃이다.
도 7은 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 하나의 유닛 픽셀 블록의 등가회로도이다.
도 8a는 본 발명의 일 실시예에 의한 이미지 센서의 유닛 픽셀 블록을 개념적으로 도시한 레이아웃이다.
도 8b는 도 8a의 상기 유닛 픽셀 블록의 상기 공통 트랜지스터 블록과 상기 상호 연결부들을 보이는 도면이다.
도 9는 본 발명의 일 실시예에 의한 상기 이미지 센서의 상기 픽셀 어레이의 개략적인 레이아웃이다.
도 10은 본 발명의 일 실시예에 따른 이미지 센서를 가진 전자 장치를 개략적으로 도시한 다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
후술하는 본 발명의 실시예는 성능이 향상된 이미지 센서를 제공하기 위한 것이다. 여기서, 성능이 향상된 이미지 센서는 고품질-고해상도 이미지(High quality and High resolution image)를 제공할 수 있는 이미지 센서를 의미할 수 있다. 구체적으로, 고해상도 이미지를 제공하기 위해 실시예에 따른 이미지 센서는 공유 픽셀 구조(shared pixel structure)를 가질 수 있다. 그러나, 공유 픽셀 구조는 필펙터(Fill factor)를 증가시키기 용이하나, 픽셀 트랜지스터를 포함하는 구동부의 면적이 감소하여 동작 특성이 열화되는 단점이 있다. 즉, 공유 픽셀 구조는 광전변환소자의 수광면적을 용이하게 증가시킬 수 있으나, 상대적으로 픽셀 트랜지스터가 형성되는 면적이 감소하기 때문에 픽셀 트랜지스터의 성능이 하향되고, 공정 편차에 기인한 특성 산포가 커지며, 템포럴 노이즈(temporal noise)에 취약해지는 단점이 있다. 참고로, 픽셀 트랜지스터는 리셋 트랜지스터, 드라이버 트랜지스터, 선택 트랜지스터 등을 포함할 수 있다.
또한, 공유 픽셀 구조는 플로팅디퓨전을 공유하는 각각의 단위픽셀들에 인접한 구조물들 예컨대, 도전라인 및 픽셀 트랜지스터의 종류 및 형태가 서로 상이하기 때문에 이들 사이에서 발생하는 오버랩 캐패시턴스(Overlap capacitance) 또는 기생 캐패시턴스(Parasitic capacitance)에 의해 각 단위픽셀들마다 동작 특성이 달라지는 단점이 있다.
따라서, 후술하는 본 발명의 실시예는 고품질-고해상도 이미지를 제공하기 위해 공유 픽셀 구조를 갖되, 제한된 면적내에서 픽셀 트랜지스터의 크기를 최대화할 수 있는 이미지 센서를 제공한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서(800)를 개략적으로 도시한 블럭도이다. 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예 의한 이미지 센서는 다수의 픽셀들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 810), 상관 이중 샘플러(correlated double sampler, CDS, 820), 아날로그-디지털 컨버터(analog-digital converter, ADC, 830), 버퍼(Buffer, 840), 로우 드라이버(row driver, 850), 타이밍 제너레이터(timing generator, 860), 제어 레지스터(control register, 870), 및 램프 신호 제너레이터(ramp signal generator, 880)를 포함할 수 있다.
픽셀 어레이(810)는 매트릭스 구조로 배열된 다수의 픽셀들을 포함할 수 있다. 다수의 픽셀들은 각각 광학적 이미지 정보를 전기적 이미지 신호로 변환하여 컬럼 라인들(column lines)을 통하여 상관 이중 샘플러(820)로 전송할 수 있다. 다수의 픽셀들은 로우 라인들(row lines) 중 하나 및 컬럼 라인들(column lines) 중 하나와 각각 연결될 수 있다.
상관 이중 샘플러(820)는 픽셀 어레이(810)의 픽셀들로부터 수신된 전기적 이미지 신호를 유지(hold) 및 샘플링할 수 있다. 예를 들어, 상관 이중 샘플러(820)는 타이밍 제너레이터(860)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 아날로그-디지털 컨버터(830)로 전송할 수 있다.
아날로그-디지털 컨버터(830)는 수신된 아날로그 신호를 디지털 신호로 변환하여 버퍼(840)로 전송할 수 있다.
버퍼(840)는 수신된 디지털 신호를 래치(latch)하고 및 순차적으로 영상 신호 처리부 (미도시)로 출력할 수 있다. 버퍼(840)는 디지털 신호를 래치하기 위한 메모리 및 디지털 신호를 증폭하기 위한 감지 증폭기를 포함할 수 있다.
로우 드라이버(850)는 타이밍 제너레이터(860)의 신호에 따라 픽셀 어레이(810)의 다수의 픽셀들을 구동할 수 있다. 예를 들어, 로우 드라이버(850)는 다수의 로우 라인들(row lines) 중 하나의 로우 라인(row line)을 선택하기 위한 선택 신호들 및/또는 구동하기 위한 구동 신호들을 생성할 수 있다.
타이밍 제너레이터(860)는 상관 이중 샘플러(820), 아날로그-디지털 컨버터(830), 로우 드라이버(850), 및 램프 신호 제너레이터(880)를 제어하기 위한 타이밍 신호를 생성할 수 있다.
컨트롤 레지스터(870)는 버퍼(840), 타이밍 제너레이터(860), 및 램프 신호 제너레이터(880)를 컨트롤하기 위한 컨트롤 신호(들)을 생성할 수 있다.
램프 신호 제너레이터(880)는 타이밍 제너레이터(860)의 컨트롤에 따라 버퍼(840)로부터 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 의한 이미지 센서(800)의 픽셀 어레이(810)의 하나의 유닛 픽셀 블록(815)의 등가회로도이다. 도 2를 참조하면, 상기 유닛 픽셀 블록(815)은 제1 서브 픽셀 블록(10), 제2 서브 픽셀 블록(20), 및 공통 트랜지스터 블록(50)을 포함할 수 있다.
상기 제1 서브 픽셀 블록(10)은 다수의 제1 포토다이오드들(PD1), 다수의 제1 트랜스퍼 트랜지스터들(TX1), 및 제1 커패시터, 즉 제1 플로팅 디퓨전(FD1)을 포함할 수 있다. 상기 제2 서브 픽셀 블록(20)은 다수의 제2 포토다이오드들(PD2), 다수의 제2 트랜스퍼 트랜지스터들(TX2), 및 제2 커패시터, 즉 제2 플로팅 디퓨전(FD2)을 포함할 수 있다. 상기 제1 포토다이오드들(PD1)의 애노드 전극들은 접지될 수 있고, 및 캐소드 전극들은 상기 제1 트랜스퍼 트랜지스터들(TX1)의 소스 전극들과 전기적으로 연결될 수 있다. 상기 제2 포토다이오드들(PD2)의 애노드 전극들은 접지될 수 있고, 및 캐소드 전극들은 상기 제2 트랜스퍼 트랜지스터들(TX2)의 소스 전극들과 전기적으로 연결될 수 있다. 상기 제1 트랜스퍼 트랜지스터들(TX1)의 드레인 전극들은 상기 제1 플로팅 디퓨전(FD1)과 공통적으로 전기적으로 연결될 수 있다. 상기 제2 트랜스퍼 트랜지스터들(TX2)의 드레인 전극들은 상기 제2 플로팅 디퓨전(FD2)과 공통적으로 전기적으로 연결될 수 있다. 즉, 상기 제1 포토다이오드들(PD1)은 각각, 상기 제1 트랜스퍼 트랜지스터들(TX1)을 통하여 상기 제1 플로팅 디퓨전(FD1)과 공통적으로 전기적으로 연결될 수 있고, 및 상기 제2 포토다이오드들(PD2)은 각각, 상기 제2 트랜스퍼 트랜지스터들(TX2)을 통하여 상기 제2 플로팅 디퓨전(FD2)과 공통적으로 전기적으로 연결될 수 있다.
상기 제1 포토다이오드들(PD1) 및 상기 제2 포토다이오드들(PD2)은 각각, 빛을 받아 광 전자들을 생성할 수 있다. 상기 제1 및 제2 포토다이오드들(PD1, PD2)은 실리콘 기판 내에 도핑된 N-형 이온들 및 P-형 이온들을 포함하는 무기 포토다이오드일 수 있다. 상기 제1 및 제2 포토다이오드들(PD1, PD2)은 포토게이트(photogate), 포토트랜지스터(phototransistor), 핀드 포토다이오드(pinned photodiode), 또는 유기 포토다이오드들 중 하나일 수 있다. 상기 제 상기 제1 트랜스퍼 트랜지스터들(TX1)은 각각 제1 내지 제4 전송 신호들(TS1 - TS4)에 의해 턴-온되어 상기 제1 포토다이오드들(PD1) 내의 광 전자들을 상기 제1 플로팅 디퓨전(FD1)으로 전달할 수 있고, 및 상기 제2 트랜스퍼 트랜지스터들(TX2)은 각각 제5 내지 제8 전송 신호들(TS5 - TS8)에 의해 턴-온되어 상기 제2 포토다이오드들(PD2) 내의 광 전자들을 상기 제2 플로팅 디퓨전(FD2)으로 전달할 수 있다.
상기 공통 트랜지스터 블록(50)은 제1 드라이브 트랜지스터(DX1), 제2 드라이브 트랜지스터(DX2), 공통 선택 트랜지스터(SX), 공통 출력 노드(Vout), 및 공통 리셋 트랜지스터(RX)를 포함할 수 있다. 상기 제1 드라이브 트랜지스터(DX1) 및 상기 제2 드라이브 트랜지스터(DX2)는 병렬로 연결될 수 있다. 따라서, 상기 제1 드라이브 트랜지스터(DX1) 및 상기 제2 드라이브 트랜지스터(DX2)는 상기 공통 선택 트랜지스터(SX) 및 상기 공통 리셋 트랜지스터(RX)를 공유할 수 있다.
상기 제1 드라이브 트랜지스터(DX1)의 게이트 전극은 상기 제1 플로팅 디퓨전(FD1)과 전기적으로 연결될 수 있고, 및 상기 제2 드라이브 트랜지스터(DX2)의 게이트 전극은 상기 제2 플로팅 디퓨전(FD2)과 전기적으로 연결될 수 있다. 상기 제1 드라이브 트랜지스터(DX1) 및 상기 제2 드라이브 트랜지스터(DX2)의 제1 전극들, 예를 들어, 드레인 전극들은 공급 전압 노드(Vd)와 전기적으로 연결될 수 있다. 상기 제1 드라이브 트랜지스터(DX1) 및 상기 제2 드라이브 트랜지스터(DX2)의 제2 전극들, 예를 들어, 소스 전극들은 상기 공통 선택 트랜지스터(SX)의 제1 전극, 예를 들어, 드레인 전극과 공통적으로 전기적으로 연결될 수 있다. 상기 공통 선택 트랜지스터(SX)의 제2 전극, 예를 들어, 소스 전극은 상기 공통 출력 노드(Vout)와 전기적으로 연결될 수 있다.
상기 공통 리셋 트랜지스터(RX)의 제1 전극, 예를 들어, 드레인 전극은 리셋 전압 노드(Vr)와 전기적으로 연결될 수 있다. 예를 들어, 상기 리셋 전압 노드(Vr)는 상기 공급 전압 노드(Vr)와 동일할 수 있다. 상기 공통 리셋 트랜지스터(RX)의 제2 전극, 예를 들어, 소스 전극은 상기 제1 및 제2 트랜스퍼 트랜지스터들(DX1, DX2)의 상기 드레인 전극들, 상기 제1 및 제2 플로팅 디퓨전들(FD1, FD2), 및 상기 제1 및 제2 드라이브 트랜지스터들(DX1, DX2)의 상기 게이트 전극들과 전기적으로 연결될 수 있다. 따라서, 상기 공통 리셋 트랜지스터(RX)는 상기 제1 및 제2 플로팅 디퓨전들(FD1, FD2)을 상기 리셋 전압 레벨로 리셋시킬 수 있다.
상기 제1 서브 픽셀 블록(10)의 상기 제1 플로팅 디퓨전(FD1) 및 상기 제2 서브 블록(20)의 상기 제2 플로팅 디퓨전(FD2)은 상기 제1 및 제2 드라이브 트랜지스터들(DX1, DX2)의 게이트 전극들과 공통적으로 연결될 수 있다. 즉, 상기 제1 플로팅 디퓨전(FD1)은 상기 제1 드라이브 트랜지스터(DX1)의 게이트 전극 및 상기 제2 드라이브 트랜지스터(DX2)의 게이트 전극과 모두 연결될 수 있고, 및 상기 제2 플로팅 디퓨전(FD2)도 상기 제1 드라이브 트랜지스터(DX1)의 게이트 전극 및 상기 제2 드라이브 트랜지스터(DX2)의 게이트 전극과 모두 연결될 수 있다.
상기 제1 서브 픽셀 블록(10)의 상기 제1 포토다이오드들(PD1) 내의 광 전자들은 각각 서로 다른 시간에 전달되는 상기 제1 내지 제4 전송 신호들(TS1 - TS4)에 의해 순차적으로 턴-온되는 제1 트랜스퍼 트랜지스터들(TX1)에 의해 순차적으로 상기 제1 플로팅 디퓨전(FD1)으로 전달될 수 있다. 상기 제2 서브 픽셀 블록(20)의 상기 제2 포토다이오드들(PD2) 내의 광 전자들은 각각 서로 다른 시간에 전달되는 상기 제5 내지 제8 전송 신호들(TS5 - TS8)에 의해 순차적으로 턴-온되는 제2 트랜스퍼 트랜지스터들(TX2)에 의해 순차적으로 상기 제2 플로팅 디퓨전(FD2)으로 전달될 수 있다. 따라서, 상기 제1 및 제2 포토다이오드들(PD1, PD2) 내의 광 전자들은 각각 서로 다른 시간에 턴-온되는 제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2)에 의해 제1 및 제2 드라이브 트랜지스터들(DX1, DX2)의 게이트 전극들로 순차적으로 시간차를 갖도록 제공될 수 있고, 및 상기 공통 선택 트랜지스터(SX)에 의해 순차적으로 상기 공통 출력 노드(Vout)로 제공될 수 있다.
하나의 유닛 픽셀 블록(815)은 두 개의 서브 픽셀 블록들(10, 20) 및 하나의 공통 트랜지스터 블록(50)을 가질 수 있고, 여덟 개의 포토다이오드들(PD1, PD2), 여덟 개의 트랜스퍼 트랜지스터들(TX1, TX2), 두 개의 플로팅 디퓨전들(FD1, FD2), 두 개의 드라이브 트랜지스터들(DX1, DX2)이 하나의 공통 리셋 트랜지스터(RX) 및 하나의 공통 선택 트랜지스터(SX)를 공유할 수 있다.
도 3은 본 발명의 일 실시예에 의한 이미지 센서(800)의 유닛 픽셀 블록(815A)을 개념적으로 도시한 레이아웃이다.
도 3을 참조하면, 상기 유닛 픽셀 블록(815A)은 제1 서브 픽셀 블록(10), 제2 서브 픽셀 블록(20), 공통 트랜지스터 블록(50), 및 상호 연결선들(interconnections)(51, 52, 53)을 포함할 수 있다. 상기 제1 서브 픽셀 블록(10)과 상기 제2 서브 픽셀 블록(20)은 제1 방향(D1)으로 인접하도록 배치될 수 있고, 및 상기 공통 트랜지스터 블록(50)은 제2 방향(D2)으로 상기 제1 서브 픽셀 블록(10)과 상기 제2 서브 픽셀 블록(20)의 일 측면 상에 인접하도록 배치될 수 있다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 수평적으로 서로 직교할 수 있다.
상기 제1 서브 픽셀 블록(10)은 제1 포토다이오드들(11a-11d), 제1 트랜스퍼 트랜지스터들(12a-12d), 및 제1 플로팅 디퓨전(FD1)을 포함할 수 있다. 상기 제1 포토다이오드들(11a-11d), 및 상기 제1 트랜스퍼 트랜지스터들(12a-12g)은 각각, 2X2 매트릭스 모양으로 배열될 수 있다. 상기 제1 플로팅 디퓨전(FD1)은 상기 제1 포토다이오드들(11a-11d) 및 상기 제1 트랜스퍼 트랜지스터들(12a-12d)이 형성하는 상기 매트릭스 모양의 중앙, 즉 상기 제1 포토다이오드들(11a-11d)의 배열 및 상기 제1 트랜스퍼 트랜지스터들(12a-12d)의 배열의 중앙에 배치될 수 있다. 상기 제1 트랜스퍼 트랜지스터들(12a-12d)은 상기 제1 포토다이오드들(11a-11d)의 일부들 및 상기 제1 플로팅 디퓨전(FD1)의 일부들과 각각, 중첩할 수 있다.
상기 제2 서브 픽셀 블록(20)은 제2 포토다이오드들(21a-21d), 제2 트랜스퍼 트랜지스터들(22a-22d), 및 제2 플로팅 디퓨전(FD2)을 포함할 수 있다. 상기 제2 포토다이오드들(21a-21d), 및 상기 제2 트랜스퍼 트랜지스터들(22a-22d)은 각각, 2X2 매트릭스 모양으로 배열될 수 있다. 상기 제2 플로팅 디퓨전(FD2)은 상기 제2 포토다이오드들(21a-21d) 및 상기 제2 트랜스퍼 트랜지스터들(22a-22d)이 형성하는 상기 매트릭스 모양의 중앙, 즉 상기 제2 포토다이오드들(21a-21d)의 배열 및 상기 제2 트랜스퍼 트랜지스터들(22a-22d)의 배열의 중앙에 배치될 수 있다. 상기 제2 트랜스퍼 트랜지스터들(22a-22d)은 상기 제2 포토다이오드들(21a-21d)의 일부들 및 상기 제2 플로팅 디퓨전(FD2)의 일부들과 각각, 중첩할 수 있다.
상기 공통 트랜지스터 블록(50)은 제1 드라이브 트랜지스터(DX1), 제2 드라이브 트랜지스터(DX2), 공통 선택 트랜지스터(SX), 및 공통 리셋 트랜지스터(RX)를 포함할 수 있다. 상기 상호 연결선들(51, 52, 53)(interconnection)은 제1 상호 연결선(51), 제2 상호 연결선(52), 및 제3 상호 연결선(53)을 포함할 수 있다. 상기 제1 상호 연결선(51)은 상기 제1 플로팅 디퓨전(FD1), 상기 제2 플로팅 디퓨전(FD2), 상기 제1 드라이브 트랜지스터(DX1)의 제1 게이트 전극(Dg1), 및 상기 제2 드라이브 트랜지스터(DX2)의 제2 게이트 전극(Dg2)을 전기적으로 연결할 수 있다. 상기 제2 상호 연결선(52)은 상기 제1 드라이브 트랜지스터(DX1)의 제1 소스 전극(Ds1), 상기 제2 드라이브 트랜지스터(DX2)의 제2 소스 전극(Ds2), 및 상기 공통 선택 트랜지스터(SX)의 드레인 전극(Sd)을 전기적으로 연결할 수 있다. 상기 제2 드라이브 트랜지스터(DX2)의 상기 제2 소스 전극(Ds2)은 상기 공통 선택 트랜지스터(SX)의 상기 드레인 전극(Sd)과 공통일 수 있다. 따라서, 상기 제1 드라이브 트랜지스터(DX1)와 상기 제2 드라이브 트랜지스터(DX2)는 상기 공통 선택 트랜지스터(SX)를 공유할 수 있다. 도 2를 더 참조하여, 상기 제1 드라이브 트랜지스터(DX1)의 제1 드레인 전극(Dd1) 및 상기 제2 드라이브 트랜지스터(DX2)의 제2 드레인 전극(Dd2)은 공급 전압 노드(Vd)와 전기적으로 연결될 수 있다. 상기 제3 상호 연결선(53)은 상기 제1 및 제2 플로팅 디퓨전들(FD1, FD2) 및 상기 제1 및 제2 드라이브 트랜지스터들(DX1, DX2)의 제1 및 제2 게이트 전극들(Dg1, Dg2)을 상기 공통 리셋 트랜지스터(RX)의 소스 전극(Rs)과 연결할 수 있다. 도 2를 더 참조하여, 상기 공통 리셋 트랜지스터(RX)의 게이트 전극(Rg)은 리셋 신호(RS)에 의해 턴-온되어 상기 제1 및 제2 플로팅 디퓨전들(FD1, FD2)을 리셋 전압 레벨로 초기화시킬 수 있다.
상기 제1 드라이브 트랜지스터(DX1)는 상기 제1 플로팅 디퓨전(FD1)과 가깝게 배치될 수 있고, 및 상기 제2 드라이브 트랜지스터(DX2)는 상기 제2 플로팅 디퓨전(FD2)과 가깝게 배치될 수 있다. 예를 들어, 상기 제1 드라이브 트랜지스터(DX1) 및 상기 제1 플로팅 디퓨전(FD1)은 상기 제2 방향(D2)으로 연장하는 가상의 동일 직선 상에 배치될 수 있고, 및 상기 제2 드라이브 트랜지스터(DX2) 및 상기 제2 플로팅 디퓨전(FD2)은 상기 제2 방향(D2)으로 연장하는 가상의 동일 직선 상에 배치될 수 있다. 따라서, 상기 제1 플로팅 디퓨전(FD1)과 상기 제1 드라이브 트랜지스터(DX1)을 연결하는 상기 제1 상호 연결선(51)의 경로의 길이는 상기 제2 플로팅 디퓨전(FD2)과 상기 제2 드라이브 트랜지스터(DX2)를 연결하는 상기 제1 상호 연결선(51)의 경로의 길이와 실질적으로 동일할 수 있다.
상기 제1 드라이브 트랜지스터(DX1) 및 상기 제2 드라이브 트랜지스터(DX2)는 상하 대칭 모양으로 배치될 수 있다. 상기 제1 서브 픽셀 블록(10)과 상기 제2 서브 픽셀 블록(20)이 동일한 배열 상태 또는 상하 대칭 모양으로 배치될 수 있다. 즉, 상기 제1 서브 픽셀 블록(10), 상기 제1 드라이브 트랜지스터(DX1), 및 상기 제1 상호 연결선(51)의 상부는 상기 제2 서브 픽셀 블록(20), 상기 제2 드라이브 트랜지스터(DX2), 및 상기 제1 상호 연결선(51)의 하부와 상하 대칭 모양을 가질 수 있다. 상기 제1 서브 픽셀 블록(10)의 상기 제1 플로팅 디퓨전(FD1) 내의 광 전자들과 상기 제2 서브 픽셀 블록(10)의 상기 제2 플로팅 디퓨전(FD2) 내의 광 전자들은 경로의 길이 차이 없이 상기 제1 및 제2 드라이브 트랜지스터들(DX1, DX2)의 게이트 전극들(Dg1, Dg2)로 전달될 수 있다. 또한, 상기 제1 및 제2 서브 픽셀 블록들(10, 20)의 상기 제1 및 제2 포토다이오드들(11a-11d, 21a-21d) 및 상기 제1 및 제2 플로팅 디퓨전들(FD1, FD2) 내의 광 전자들이 상기 제1 및 제2 드라이브 트랜지스터(DX1, DX2)를 공통적으로 이용할 수 있다. 즉, 서브 픽셀 블록들(10, 20) 중 하나로부터 전달된 광 전자들이 두 개의 드라이브 트랜지스터들(DX1, DX2)을 동시에 턴-온 시킬 수 있으므로 채널 폭이 두 배로 증가한 효과를 얻을 수 있다.
상기 공통 트랜지스터 블록(50)은 전기적 아이솔레이션 영역들(EI1-EI3)을 더 포함할 수 있다. 제1 전기적 아이솔레이션 영역(EI1)이 상기 제1 드라이브 트랜지스터(DX1)과 상기 공통 선택 트랜지스터(SX) 사이에 배치될 수 있다. 상기 제1 전기적 아이솔레션 영역(EI1)은 상기 제1 드라이브 트랜지스터(DX1)과 상기 공통 선택 트랜지스터(SX) 사이의 상호 전기적 영향을 감쇠(attenuate) 시킬 수 있다. 제2 전기적 아이솔레이션 영역(EI2)이 상기 제2 드라이브 트랜지스터(DX2)과 인접한 다른 유닛 픽셀 블록의 공통 리셋 트랜지스터(RX) 사이에 배치될 수 있다. 상기 제2 전기적 아이솔레이션 영역(EI2)은 상기 제2 드라이브 트랜지스터(DX2)과 상기 인접한 다른 유닛 픽셀 블록의 공통 리셋 트랜지스터(RX) 사이의 상호 전기적 영향을 감쇠시킬 수 있다. 제3 전기적 아이솔레이션 영역(EI3)이 상기 제1 드라이브 트랜지스터(DX1)와 상기 공통 리셋 트랜지스터(RX) 사이에 배치될 수 있다. 상기 제3 전기적 아이솔레이션 영역(EI3)은 상기 제1 드라이브 트랜지스터(DX1)와 상기 공통 리셋 트랜지스터(RX) 사이의 전기적 영향을 감쇠시킬 수 있다. 따라서, 상기 제1 전기적 아이솔레이션 영역(EI1)과 상기 제2 전기적 아이솔레이션 영역(EI2)은 상기 제2 드라이브 트랜지스터(DX2)와 상기 공통 선택 트랜지스터(SX)를 외부의 전기적 영향으로부터 보호할 수 있고, 및 상기 제1 전기적 아이솔레이션 영역(EI1)과 상기 제3 전기적 아이솔레이션 영역(EI3)은 상기 제1 드라이브 트랜지스터(DX1)를 외부의 전기적 영향으로부터 보호할 수 있다. 상기 제1 전기적 아이솔레이션 영역(EI2)과 상기 제3 전기적 아이솔레이션 영역(EI3)은 공통 리셋 트랜지스터(RX)를 외부의 전기적 영향으로부터 보호할 수 있다. 예를 들어, 상기 제1 내지 제3 전기적 아이솔레이션 영역들(EI1-EI3)은 접지 전압이 인가되는 활성 영역들일 수 있다. 본 발명의 일 실시예에서, 상기 제1 내지 제3 전기적 아이솔레이션 영역들(EI1-EI3)은 노출된 기판의 일부들 일 수 있고 및 전도성을 가질 수 있다.
본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 유닛 픽셀 블록(815A)은 픽셀 트랜지스터들(DX, DX2, SX, RX) 사이에 배치된 상기 전기적 아이솔레이션 영역들(EI1-EI3)을 포함하므로, 상기 픽셀 트랜지스터들(DX, DX2, SX, RX) 사이의 신호 간섭 현상이 방지 및 완화될 수 있다.
본 발명의 일 실시예에 의하면, 상기 제1 서브 픽셀 블록(10)의 상기 제1 플로팅 디퓨전(FD1) 및 상기 제2 서브 픽셀 블록(20)의 상기 제2 플로팅 디퓨전(FD2) 내에 생성된 광 전자들의 양이 적더라도, 상기 두 개의 드라이브 트랜지스터들(DX1, DX2)에 의해 신호들을 증폭할 수 있다. 따라서, 해상력이 높아질 수 있고, 유닛 픽셀 블록(815)의 미세화가 가능하다.
도 4는 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 어레이(810A)의 개략적인 레이아웃이다. 도 4를 참조하면, 본 발명의 일 실시예에 의한 상기 픽셀 어레이(810A)는 상기 제1 방향(D1)으로 사이드-바이-사이드 모양으로 배열되고 및 상기 제2 방향(D2)으로 지그재그 모양으로 배열된 다수의 유닛 픽셀 블록들(815A)을 포함할 수 있다. 도 3을 더 참조하여, 상기 공통 트랜지스터 블록(50)의 돌출 부분들(CP)과 오목 부분들(CR)이 서로 결합되도록 상기 유닛 픽셀 블록들(815A)이 2차원적으로 배열될 수 있다. 상기 돌출 부분들(CP)은 상기 공통 트랜지스터 블록(50) 내의 상기 공통 리셋 트랜지스터(RX)가 형성된 부분을 포함할 수 있고, 및 상기 오목 부분들(CR)은 상기 공통 트랜지스터 블록(50) 내의 상기 제2 드라이브 트랜지스터(DX2)가 형성된 영역의 외부 영역을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 의한 이미지 센서(800)의 픽셀 어레이(810)의 유닛 픽셀 블록(815B)을 개념적으로 도시한 레이아웃이다. 도 5를 참조하면, 상기 유닛 픽셀 블록(815B)은 제1 서브 픽셀 블록(10), 제2 서브 픽셀 블록(20), 제1 공통 트랜지스터 블록(50A), 제2 공통 트랜지스터 블록(50B), 및 상호 연결부들(51, 52, 53)을 포함할 수 있다. 상기 제1 서브 픽셀 블록(10)과 상기 제2 서브 픽셀 블록(20)은 제1 방향(D1)으로 인접하도록 배치될 수 있고, 상기 제1 공통 트랜지스터 블록(50A)은 제2 방향(D2)으로 상기 제1 서브 픽셀 블록(10)과 상기 제2 서브 픽셀 블록(20)의 제1 측면 상에 인접하도록 배치될 수 있고, 및 상기 제2 공통 트랜지스터 블록(50B)은 상기 제2 방향(D2)으로 상기 제1 서브 픽셀 블록(10)과 상기 제2 서브 픽셀 블록(20)의 상기 제1 측면과 대향하는 제2 측면 상에 인접하도록 배치될 수 있다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 수평적으로 서로 직교할 수 있다. 상기 제1 서브 픽셀 블록(10) 및 상기 제2 서브 픽셀 블록(20)은 도 3에 도시된 상기 유닛 픽셀 블록(815A)을 참조하여 이해될 수 있을 것이다.
상기 제1 공통 트랜지스터 블록(50A)은 제1 드라이브 트랜지스터(DX1), 제2 드라이브 트랜지스터(DX2), 및 공통 선택 트랜지스터(SX)를 포함할 수 있다. 도 3을 더 참조하여, 상기 제1 서브 픽셀 블록(10)의 상기 제1 플로팅 디퓨전(FD1), 상기 제2 서브 픽셀 블록(20)의 상기 제2 플로팅 디퓨전(FD2), 상기 제1 드라이브 트랜지스터(DX1), 및 상기 제2 드라이브 트랜지스터(DX2)은 상기 제1 상호 연결선(51)에 의하여 전기적으로 연결될 수 있다. 상기 제1 서브 픽셀 블록(10)과 상기 제1 서브 픽셀 블록(20)은 동일한 레이아웃 또는 대칭 모양의 레이아웃을 가질 수 있다. 상기 제1 드라이브 트랜지스터(DX1)와 상기 제2 드라이브 트랜지스터(DX2)는 상하 대칭 모양으로 배치될 수 있다. 상기 제2 상호 연결부(52)는 상기 제1 드라이브 트랜지스터(DX1)의 상기 제1 소스 전극(Ds1)과 상기 제2 드라이브 트랜지스터(DX2)의 상기 제2 소스 전극(Ds2)을 상기 공통 선택 트랜지스터(DX)의 상기 드레인 전극(Sd)과 전기적으로 연결할 수 있다.
상기 제2 공통 트랜지스터 블록(50B)는 상기 제1 서브 픽셀 블록(10)과 상기 제2 서브 픽셀 블록(20)의 경계선에 인접하게 배치될 수 있다. 상기 제2 공통 트랜지스터 블록(50B)은 공통 리셋 트랜지스터(RX)를 포함할 수 있다. 상기 제3 신호 연결선(53)은 상기 제1 상호 연결선(51)과 상기 공통 리셋 트랜지스터(RX)의 소스 전극(Rs)을 전기적으로 연결될 수 있다. 상기 제3 신호 연결선(53)은 상기 제1 상호 연결선(51)의 중간과 전기적으로 연결될 수 있다. 따라서, 상기 공통 리셋 트랜지스터(RX)에 의한 리셋 효과는 상기 제1 서브 픽셀 블록(10)의 상기 제1 플로팅 디퓨전(FD1) 및 상기 제2 서브 픽셀 블록(20)의 상기 제2 플로팅 디퓨전(FD2)을 시간차 없이 동시에 리셋할 수 있다.
상기 제1 공통 트랜지스터 블록(50A)은 전기적 아이솔레이션 영역들(EI1-EI3)을 더 포함할 수 있다. 제1 전기적 아이솔레이션 영역(EI1)이 상기 제1 드라이브 트랜지스터(DX1)과 상기 공통 선택 트랜지스터(SX) 사이에 배치될 수 있다. 제2 전기적 아이솔레이션 영역(EI2)이 상기 제2 드라이브 트랜지스터(DX2)과 인접한 다른 유닛 픽셀 블록의 공통 리셋 트랜지스터(RX) 사이에 배치될 수 있다. 제3 전기적 아이솔레이션 영역(EI3)이 상기 제1 드라이브 트랜지스터(DX1)와 인접한 다른 유닛 픽셀 블록의 공통 리셋 트랜지스터(RX) 사이에 배치될 수 있다. 따라서, 상기 제1 내지 제3 전기적 아이솔레이션 영역들(EI1-EI3)은 상기 제1 및 제2 드라이브 트랜지스터들(DX1, DX2)을 외부의 전기적 영향으로부터 보호할 수 있다.
도 6은 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 어레이(810B)의 개략적인 레이아웃이다. 도 6을 참조하면, 본 발명의 일 실시예에 의한 상기 픽셀 어레이(810B)는 상기 제1 방향(D1)으로 사이드-바이-사이드 모양으로 배열되고, 및 상기 제2 방향(D2)으로 지그재그 모양으로 배열된 다수 개의 유닛 픽셀 블록들(815B)을 포함할 수 있다. 도 5를 더 참조하여, 상기 제1 공통 트랜지스터 블록들(50A)의 사이의 오목 부분들(CR)과 상기 제2 공통 트랜지스터 블록들(50B)의 돌출 부분들(CP)이 서로 결합되도록 상기 유닛 픽셀 블록들(815B)이 2차원적으로 배열될 수 있다. 상기 돌출 부분들(CP)은 상기 제2 공통 트랜지스터 블록(50A), 즉 상기 공통 리셋 트랜지스터(RX)가 형성된 부분을 포함할 수 있고, 및 상기 오목 부분들(CR)은 상기 제1 공통 트랜지스터 블록(50A)의 상하의 외부 영역을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 의한 이미지 센서(800)의 픽셀 어레이(810)의 하나의 유닛 픽셀 블록(815)의 등가회로도이다. 도 7을 참조하면, 상기 유닛 픽셀 블록(815)은 제1 서브 픽셀 블록(10), 제2 서브 픽셀 블록(20), 제3 서브 픽셀 블록(30), 제4 서브 픽셀 블록(40), 및 공통 트랜지스터 블록(50)을 포함할 수 있다.
상기 제1 서브 픽셀 블록(10)은 다수의 제1 포토다이오드들(PD1), 다수의 제1 트랜스퍼 트랜지스터들(TX1), 및 제1 커패시터, 즉 제1 플로팅 디퓨전(FD1)을 포함할 수 있다. 상기 제2 서브 픽셀 블록(20)은 다수의 제2 포토다이오드들(PD2), 다수의 제2 트랜스퍼 트랜지스터들(TX2), 및 제2 커패시터, 즉 제2 플로팅 디퓨전(FD2)을 포함할 수 있다. 상기 제3 서브 픽셀 블록(30)은 다수의 제3 포토다이오드들(PD3), 다수의 제3 트랜스퍼 트랜지스터들(TX3), 및 제3 커패시터, 즉 제3 플로팅 디퓨전(FD3)을 포함할 수 있다. 상기 제4 서브 픽셀 블록(40)은 다수의 제4 포토다이오드들(PD4), 다수의 제4 트랜스퍼 트랜지스터들(TX4), 및 제4 커패시터, 즉 제4 플로팅 디퓨전(FD4)을 포함할 수 있다. 상기 공통 트랜지스터 블록(50)은 제1 드라이브 트랜지스터(DX1), 제2 드라이브 트랜지스터(DX2), 공통 선택 트랜지스터(SX), 공통 출력 노드(Vout), 및 공통 리셋 트랜지스터(RX)를 포함할 수 있다. 본 실시예에 의한 상기 유닛 픽셀 블록(815)에서 16개의 포토다이오드들(PD1, PD2, PD3, PD4)이 하나의 공통 트랜지스터 블록(50)을 공유할 수 있다. 본 실시예에 의한 유닛 픽셀 블록(815)은 도 2를 더 참조하여 이해될 수 있을 것이다.
도 8a는 본 발명의 일 실시예에 의한 이미지 센서(800)의 유닛 픽셀 블록(815C)을 개념적으로 도시한 레이아웃이다. 도 8a를 참조하면, 상기 유닛 픽셀 블록(815C)은 2X2 매트릭스 모양으로 배치된 제1 내지 제4 서브 픽셀 블록들(10 - 40) 및 상기 제1 내지 제4 서브 픽셀 블록들(10 - 40), 상기 제1 내지 제4 서브 픽셀 블록들(10 - 40) 사이의 공통 트랜지스터 블록(50), 및 상호 연결부들(51a, 51b, 52a, 52b, 53a, 53b)을 포함할 수 있다. 상기 제1 내지 제4 서브 픽셀 블록들(10 - 40)은 각각, 2X2 매트릭스 모양으로 배치된 제1 내지 제4 포토다이오드들(11a-11d, 21a-21d, 31a-31d, 41a-41d) 및 제1 내지 제3 트랜스퍼 트랜지스터들(12a-12d, 22a-22d, 32a-32d, 42a-42d)을 포함할 수 있다. 상기 제1 내지 제4 서브 픽셀 블록들(10-40)은 동일한 레이아웃들 또는 서로 대칭인 레이아웃들을 가질 수 있다.
도 8b는 도 8의 상기 유닛 픽셀 블록(815)의 상기 공통 트랜지스터 블록(50)과 상기 상호 연결부들(51a, 51b, 52a, 52b, 53a, 53b)을 보인다. 도 8b를 참조하면, 상기 공통 트랜지스터 블록(50)은 제1 드라이브 트랜지스터(DX1), 제2 드라이브 트랜지스터(DX2), 공통 선택 트랜지스터(SX), 공통 리셋 트랜지스터(RX), 및 전기적 아이솔레이션 영역들(EI1-EI3)을 포함할 수 있다.
상기 제1 상호 연결부들(51a, 51b)은 제1 내지 제4 플로팅 디퓨전(FD1-FD4)과 제1 및 제2 드라이브 트랜지스터들(DX1, DX2)의 게이트 전극들을 전기적으로 연결할 수 있다. 예를 들어, 왼 쪽의 상기 제1 상호 연결부(51a)는 상기 제1 및 제2 플로팅 디퓨전들(FD1, FD2)과 상기 제1 및 제2 드라이브 트랜지스터들(DX1, DX2)을 직접적으로 연결할 수 있고, 및 오른 쪽의 상기 제1 상호 연결부(51b)는 상기 제3 및 제4 플로팅 디퓨전들(FD3, FD4)과 상기 제1 및 제2 드라이브 트랜지스터들(DX1, DX2)을 직접적으로 연결할 수 있다. 상기 제1 상호 연결부들(51a, 51b)은 상하 대칭 모양 및 좌우 대칭 모양을 가질 수 있다.
상기 제2 상호 연결부들(52a, 52b)은 상기 제1 드라이브 트랜지스터(DX1)의 드레인 전극과 상기 제2 드라이브 트랜지스터(DX2)의 드레인 전극을 전기적으로 연결할 수 있다. 상기 제2 상호 연결부들(52a, 52b)도 상하 대칭 모양 및 좌우 대칭 모양을 가질 수 있다. 제2 상호 연결부들(52a, 52b) 중 어느 하나는 생략될 수도 있다.
상기 제3 상호 연결부들(53a, 53b)은 상기 제1 내지 제4 플로팅 디퓨전들(FD1-FD4)과 상기 공통 리셋 트랜지스터(RX)를 전기적으로 연결할 수 있다. 예를 들어, 왼 쪽의 상기 제3 상호 연결부(53a)는 상기 제1 및 제2 플로팅 디퓨전들(FD1, FD2)과 상기 공통 리셋 트랜지스터(RX)의 소스 전극을 전기적으로 연결할 수 있고, 및 오른 쪽의 상기 제3 상호 연결부(53b)는 상기 제3 및 제4 플로팅 디퓨전들(FD3, FD4)과 상기 공통 리셋 트랜지스터(RX)의 소스 전극을 전기적으로 연결할 수 있다. 상기 제3 상호 연결부들(53a, 53b)도 좌우 대칭 모양을 가질 수 있다.
도 9는 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 어레이(810C)의 개략적인 레이아웃이다. 도 9를 참조하면, 본 발명의 일 실시예에 의한 상기 픽셀 어레이(810C)는 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 사이드-바이-사이드 모양으로 배열된 다수의 유닛 픽셀 블록들(815C)을 포함할 수 있다. 도 8a를 더 참조하여, 돌출 부분들(CP)과 오목 부분들(CR)이 서로 결합되도록 상기 유닛 픽셀 블록들(815C)이 2차원적으로 배열될 수 있다. 상기 돌출 부분들(CP)은 상기 공통 트랜지스터 블록(50) 내의 상기 공통 리셋 트랜지스터(RX)가 형성된 부분을 포함할 수 있고, 및 상기 오목 부분들(CR)은 상기 공통 트랜지스터 블록(50) 내의 상기 제2 드라이브 트랜지스터(DX2)가 형성된 영역의 외부 영역을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 이미지 센서(800)를 가진 전자 장치(900)를 개략적으로 도시한 다이아그램이다. 도 10을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(800)를 가진 전자 장치(900)는 정지 영상 또는 동영상을 촬영할 수 있는 카메라를 포함할 수 있다. 전자 장치(900)는 광학 시스템(910, 또는, 광학 렌즈), 셔터 유닛(911), 이미지 센서(800) 및 셔터 유닛(911)을 제어/구동하는 구동부(913) 및 신호 처리부(912)를 포함할 수 있다. 이미지 센서(800)는 본 발명의 다양한 실시예들에 의한 이미지 센서일 수 있다.
광학 시스템(910)은 피사체로부터의 이미지 광(입사광)을 이미지 센서(800)의 픽셀 어레이(도 1의 참조 부호 '810' 참조)로 안내할 수 있다. 광학 시스템(910)은 복수의 광학 렌즈를 포함할 수 있다. 셔터 유닛(911)은 이미지 센서(800)에 대한 광 조사 기간 및 차폐 기간을 제어할 수 있다. 구동부(913)는 이미지 센서(800)의 전송 동작과 셔터 유닛(911)의 셔터 동작을 제어할 수 있다. 신호 처리부(912)는 이미지 센서(800)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행한다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 서브 픽셀 블록
PD1: 제1 포토다이오드
TX1: 제1 트랜스퍼 트랜지스터
FD1: 제1 커패시터
20: 제2 서브 픽셀 블록
PD2: 제2 포토다이오드
TX2: 제2 트랜스퍼 트랜지스터
FD2: 제2 커패시터
30: 제3 서브 픽셀 블록
PD3: 제3 포토다이오드
TX3: 제3 트랜스퍼 트랜지스터
FD3: 제3 커패시터
40: 제4 서브 픽셀 블록
PD4: 제4 포토다이오드
TX4: 제4 트랜스퍼 트랜지스터
FD4: 제4 커패시터
50: 공통 트랜지스터 블록
50A: 제1 공통 트랜지스터 블록
50B: 제2 공통 트랜지스터 블록
51: 제1 상호 연결부
52: 제2 상호 연결부
53: 제3 트랜지스터 상호 연결부
DX1: 제1 드라이브 트랜지스터
DX2: 제2 드라이브 트랜지스터
SX: 공통 선택 트랜지스터
Vout: 공통 출력 노드
RX: 공통 리셋 트랜지스터
Vr: 리셋 전압
Vd: 공급 전압
TSn: 전송 신호
RS: 리셋 신호
SS: 선택 신호

Claims (19)

  1. 제1 플로팅 디퓨전을 가진 제1 서브 픽셀 블록, 제2 플로팅 디퓨전을 가진 제2 서브 픽셀 블록, 및 제1 드라이브 트랜지스터 및 제2 드라이브 트랜지스터를 가진 공통 트랜지스터 블록을 포함하고,
    상기 제1 드라이브 트랜지스터는 상기 제1 플로팅 디퓨전과 가깝게 배치되고,
    상기 제2 드라이브 트랜지스터는 상기 제2 플로팅 디퓨전과 가깝게 배치되고,
    상기 제1 및 제2 플로팅 디퓨전들과 상기 제1 및 제2 드라이브 트랜지스터들은 공통적으로 전기적으로 서로 연결되는 유닛 픽셀 블록을 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 제1 서브 픽셀 블록은 매트릭스 형태로 배치된 네 개의 제1 포토다이오드들 및 네 개의 제1 트랜스퍼 트랜지스터들을 더 포함하고,
    상기 제1 플로팅 디퓨전은 상기 네 개의 제1 포토다이오드들 및 상기 네 개의 제1 트랜스퍼 트랜지스터들 사이에 배치되고,
    상기 제2 서브 픽셀 블록은 매트릭스 형태로 배치된 네 개의 제2 포토다이오드들 및 네 개의 제2 트랜스퍼 트랜지스터들을 더 포함하고, 및
    상기 제2 플로팅 디퓨전은 상기 네 개의 제2 포토다이오드들 및 상기 네 개의 제2 트랜스퍼 트랜지스터들 사이에 배치되는 이미지 센서.
  3. 제1항에 있어서,
    상기 유닛 픽셀 블록은 상기 제1 및 제2 플로팅 디퓨전들과 상기 제1 및 제2 드라이브 트랜지스터들의 게이트 전극들을 전기적으로 연결하는 상호 연결선을 더 포함하고, 및
    상기 제1 플로팅 디퓨전과 상기 제1 드라이브 트랜지스터를 연결하는 상기 상호 연결선의 경로 길이는 상기 제2 플로팅 디퓨전과 상기 제2 드라이브 트랜지스터를 연결하는 상기 상호 연결선의 경로 길이와 동일한 이미지 센서.
  4. 제3항에 있어서,
    상기 제1 서브 픽셀 블록과 상기 제2 서브 픽셀 블록은 선 대칭 모양의 레이아웃을 갖고, 및
    상기 제1 드라이브 트랜지스터와 상기 제2 드라이브 트랜지스터도 선 대칭 모양의 레이아웃을 갖는 이미지 센서.
  5. 제1항에 있어서,
    상기 공통 트랜지스터 블록은 선택 트랜지스터를 더 포함하고, 및
    상기 선택 트랜지스터는 상기 제1 및 제2 드라이브 트랜지스터들과 공통적으로 연결된 이미지 센서.
  6. 제5항에 있어서,
    상기 제1 및 제2 드라이브 트랜지스터들은 병렬로 연결되고, 및
    상기 제1 및 제2 드라이브 트랜지스터들과 상기 선택 트랜지스터는 각각 직렬로 연결된 이미지 센서.
  7. 제5항에 있어서,
    상기 공통 트랜지스터 블록은 상기 선택 트랜지스터와 상기 제1 드라이브 트랜지스터 사이에 배치된 전기적 아이솔레이션 영역을 더 포함하고, 및
    상기 전기적 아이솔레이션 영역은 접지 전압이 인가되는 활성 영역을 포함하는 이미지 센서.
  8. 제1항에 있어서,
    상기 공통 트랜지스터 블록은 리셋 트랜지스터를 더 포함하고, 및
    상기 리셋 트랜지스터는 상기 제1 플로팅 디퓨전 및 제2 플로팅 디퓨전과 공통적으로 연결된 이미지 센서.
  9. 제1항에 있어서,
    상기 유닛 픽셀 블록은 제1 방향으로 사이드-바이-사이드 모양으로 배열되고, 및 상기 제1 방향과 직교하는 제2 방향으로 지그재그 모양으로 배열되는 이미지 센서.
  10. 제1항에 있어서,
    상기 공통 트랜지스터 블록은 상기 제1 서브 픽셀 블록 및 상기 제2 서브 픽셀 블록의 제1 측면 상에 인접하게 배치된 제1 공통 트랜지스터 블록 및 상기 제1 서브 픽셀 블록 및 상기 제2 서브 픽셀 블록의 제2 측면 상에 배치된 제2 공통 트랜지스터 블록을 포함하고, 상기 제1 측면과 상기 제2 측면은 서로 대향하는 이미지 센서.
  11. 제10항에 있어서,
    상기 제1 공통 트랜지스터 블록은 상기 제1 드라이브 트랜지스터, 상기 제2 드라이브 트랜지스터, 및 상기 제1 드라이브 트랜지스터와 상기 제2 드라이브 트랜지스터 사이의 선택 트랜지스터를 포함하는 이미지 센서.
  12. 제10항에 있어서,
    상기 제2 공통 트랜지스터 블록은 상기 제1 플로팅 디퓨전과 상기 제2 플로팅 디퓨전과 전기적으로 연결된 리셋 트랜지스터를 포함하는 이미지 센서.
  13. 제1항에 있어서,
    상기 유닛 픽셀 블록은 제3 플로팅 디퓨전을 가진 제3 서브 픽셀 블록 및 제4 플로팅 디퓨전을 가진 제4 서브 픽셀 블록을 포함하고,
    상기 제3 플로팅 디퓨전은 상기 제1 드라이브 트랜지스터와 전기적으로 연결되고, 및 상기 제4 플로팅 디퓨전은 상기 제2 드라이브 트랜지스터와 전기적으로 연결되는 이미지 센서.
  14. 제13항에 있어서,
    상기 제1 서브 픽셀 블록과 상기 제2 서브 픽셀 블록은 상기 공통 트랜지스터 블록의 제1 측면과 인접하고, 및
    상기 제3 서브 픽셀 블록과 상기 제4 서브 픽셀 블록은 상기 공통 트랜지스터 블록의 제2 측면과 인접하는 이미지 센서.
  15. 제1 플로팅 디퓨전을 가진 제1 서브 픽셀 블록, 제2 플로팅 디퓨전을 가진 제2 서브 픽셀 블록, 및 공통 트랜지스터 블록을 포함하는 유닛 픽셀 블록을 포함하고,
    상기 공통 트랜지스터 블록은:
    상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전 영역과 공통적으로 연결된 제1 드라이브 트랜지스터 및 제2 드라이브 트랜지스터;
    상기 제1 드라이브 트랜지스터 및 상기 제2 드라이브 트랜지스터와 공통적으로 연결된 선택 트랜지스터; 및
    상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전과 공통적으로 연결된 리셋 트랜지스터를 포함하는 이미지 센서.
  16. 제15항에 있어서,
    상기 제1 서브 픽셀 블록은 매트릭스 형태로 배치된 네 개의 제1 포토다이오드들 및 네 개의 제1 트랜스퍼 트랜지스터들을 더 포함하고,
    상기 제2 서브 픽셀 블록은 매트릭스 형태로 배치된 네 개의 제2 포토다이오드들 및 네 개의 제2 트랜스퍼 트랜지스터들을 더 포함하고,
    상기 제1 서브 픽셀 블록과 상기 제2 서브 픽셀 블록은 제1 방향으로 인접하게 배치되고, 및
    상기 공통 트랜지스터 블록은 제2 방향으로 상기 제1 서브 픽셀 블록 및 상기 제2 서브 픽셀 블록의 일 측면 상에 인접하게 배치된 이미지 센서.
  17. 제15항에 있어서,
    상기 제1 드라이브 트랜지스터와 상기 제2 드라이브 트랜지스터는 대칭 모양으로 배치된 이미지 센서.
  18. 제15항에 있어서,
    상기 제1 드라이브 트랜지스터의 게이트 전극 및 상기 제2 드라이브 트랜지스터의 게이트 전극은 상기 제1 및 제2 플로팅 디퓨전들과 연결되고,
    상기 제1 드라이브 트랜지스터의 드레인 전극 및 상기 제2 드라이브 트랜지스터의 드레인 전극은 공급 전압 노드와 연결되고, 및
    상기 제1 드라이브 트랜지스터의 소스 전극 및 상기 제2 드라이브 트랜지스터의 소스 전극은 상기 선택 소자의 드레인 전극과 연결된 이미지 센서.
  19. 제18항에 있어서,
    상기 제1 드라이브 트랜지스터와 상기 제2 드라이브 트랜지스터는 상기 공급 전압 노드와 상기 선택 트랜지스터의 상기 드레인 전극 사이에서 병렬로 연결된 이미지 센서.
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