KR20190091666A - 이미지 센서 - Google Patents

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KR20190091666A
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곽평수
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에스케이하이닉스 주식회사
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Abstract

본 기술은 이미지 센서에 관한 것으로, 상기 이미지 센서는 복수의 픽셀블럭들이 배열된 픽셀 어레이를 포함하고, 상기 복수의 픽셀블럭들 각각은, 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부; 제2방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부; 상기 제1수광부와 상기 제2수광부 사이에 위치하는 제1구동부; 상기 제1구동부와 인접한 상기 제1수광부 또는 상기 제2수광부의 일측면에 대향하는 타측면에 인접하게 위치하는 제2구동부; 및 상기 제1구동부 또는 상기 제2구동부에 인접하게 위치하는 제3구동부를 포함하고, 상기 복수의 픽셀블럭들은 제1픽셀블럭 및 상기 제2방향과 교차하는 제1방향으로 상기 제1픽셀블럭과 인접하게 위치하는 제2픽셀블럭을 포함하고, 상기 제1픽셀블럭의 제3구동부는 상기 제1픽셀블럭의 제1수광부 또는 제2수광부보다 상기 제2픽셀블럭의 제1수광부 또는 제2수광부에 더 인접하게 위치할 수 있다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 성능이 향상된 이미지 센서를 제공하기 위한 것이다.
본 발명의 실시예에 따른 이미지 센서는 복수의 픽셀블럭들이 배열된 픽셀 어레이를 포함하고, 상기 복수의 픽셀블럭들 각각은, 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부; 제2방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부; 상기 제1수광부와 상기 제2수광부 사이에 위치하는 제1구동부; 상기 제1구동부와 인접한 상기 제1수광부 또는 상기 제2수광부의 일측면에 대향하는 타측면에 인접하게 위치하는 제2구동부; 및 상기 제1구동부 또는 상기 제2구동부에 인접하게 위치하는 제3구동부를 포함하고, 상기 복수의 픽셀블럭들은 제1픽셀블럭 및 상기 제2방향과 교차하는 제1방향으로 상기 제1픽셀블럭과 인접하게 위치하는 제2픽셀블럭을 포함하고, 상기 제1픽셀블럭의 제3구동부는 상기 제1픽셀블럭의 제1수광부 또는 제2수광부보다 상기 제2픽셀블럭의 제1수광부 또는 제2수광부에 더 인접하게 위치할 수 있다.
상기 제1플로팅디퓨전, 상기 제2플로팅디퓨전, 상기 제1구동부 및 상기 제2구동부를 전기적으로 연결하는 상호연결부를 더 포함할 수 있다. 상기 제1구동부는 드라이버 트랜지스터를 포함하고, 상기 제2구동부는 리셋 트랜지스터를 포함하며, 상기 제3구동부는 상기 드라이버 트랜지스터에 직렬로 연결된 선택 트랜지스터를 포함할 수 있다. 상기 제1구동부는 리셋 트랜지스터를 포함하고, 상기 제2구동부는 드라이버 트랜지스터를 포함하며, 상기 제3구동부는 상기 드라이버 트랜지스터에 직렬로 연결된 선택 트랜지스터를 포함할 수 있다. 상기 제1구동부 내지 상기 제3구동부 각각은 트랜지스터를 포함하고, 상기 제3구동부와 인접하게 위치하는 상기 제1구동부의 트랜지스터 또는 상기 제2구동부의 트랜지스터는 상기 제1방향으로 상기 제1수광부의 피치에 대응하는 채널길이를 가질 수 있다.
본 발명의 실시예에 따른 이미지 센서는 복수의 픽셀블럭들이 배열된 픽셀 어레이를 포함하고, 상기 복수의 픽셀블럭들 각각은, 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부; 제2방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부; 상기 제1수광부 또는 상기 제2수광부에 인접하게 위치하는 리셋 트랜지스터; 상기 제1수광부와 상기 제2수광부 사이에 위치하고, 상기 제2방향과 교차하는 제1방향으로 상기 제1수광부의 피치에 대응하는 채널길이를 갖는 드라이버 트랜지스터; 및 상기 드라이버 트랜지스터에 직렬로 연결된 선택 트랜지스터를 포함할 수 있다.
상기 제1플로팅디퓨전, 상기 제2플로팅디퓨전 및 상기 드라이버 트랜지스터의 게이트 및 상기 리셋 트랜지스터의 소스를 전기적으로 연결하는 상호연결부를 더 포함할 수 있다. 상기 상호연결부는 상기 제2방향으로 연장된 일직선 형태를 가질 수 있다. 상기 픽셀 어레이에서 상기 복수의 픽셀블럭들은 지그재그 형태로 배치될 수 있다. 상기 제2방향으로 동일한 라인에 위치하는 픽셀블럭들은 동일한 평면형상을 가질 수 있다. 상기 제2방향으로 홀수번째 라인에 위치하는 픽셀블럭들의 평면형상은 상기 제2방향으로 짝수번째 컬럼에 위치하는 픽셀블럭들의 평면형상과 서로 대칭적일 수 있다. 상기 리셋 트랜지스터의 소스는 상기 제2방향으로 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전과 정렬될 수 있다. 상기 복수의 픽셀블럭들 각각에서 상기 선택 트랜지스터는 상기 제1수광부 및 상기 제2수광부 외측으로 돌출된 형태를 가질 수 있다. 상기 복수의 픽셀블럭들 중 제1픽셀블럭의 선택 트랜지스터는 상기 제1방향으로 상기 제1픽셀블럭의 제1수광부 및 제2수광부 각각에 인접한 수광부들 사이에 위치할 수 있다.
상기 픽셀 어레이는 복수의 서브 픽셀 어레이들을 포함하고, 상기 복수의 서브 픽셀 어레이들 각각은 상기 복수의 픽셀블럭들 중 서로 인접하게 위치하는 제1픽셀블럭 내지 제3픽셀블럭을 포함하며, 상기 제1픽셀블럭은 상기 제1방향으로 상기 제2픽셀블럭 및 상기 제3픽셀블럭과 인접하고, 상기 제2픽셀블럭 및 상기 제3픽셀블럭은 상기 제2방향으로 정렬되며, 상기 제1픽셀블럭의 제1수광부는 상기 제1방향으로 상기 제2픽셀블럭의 제2수광부와 정렬되고, 상기 제1픽셀블럭의 제2수광부는 상기 제1방향으로 상기 제3픽셀블럭의 제1수광부와 정렬될 수 있다. 상기 제1픽셀블럭의 드라이버 트랜지스터 및 선택 트랜지스터는 상기 제1방향으로 상기 제2픽셀블럭의 리셋 트랜지스터 또는 상기 제3픽셀블럭의 리셋 트랜지스터와 정렬되고, 상기 제1픽셀블럭의 선택 트랜지스터는 상기 제2픽셀블럭의 제2수광부와 상기 제3픽셀블럭의 제1수광부 사이에 위치할 수 있다. 상기 복수의 서브 픽셀 어레이들 중 제1서브 픽셀 어레이 및 상기 제1방향으로 상기 제1서브 픽셀 어레이와 인접한 제2서브 픽셀 어레이는 이들이 접하는 경계를 기준으로 비대칭적인 평면형상을 가질 수 있다. 상기 복수의 서브 픽셀 어레이들 중 제1서브 픽셀 어레이 및 상기 제1방향으로 상기 제1서브 픽셀 어레이와 인접한 제2서브 픽셀 어레이는 이들이 접하는 경계를 기준으로 대칭적인 평면형상을 가질 수 있다. 상기 제1서브 픽셀 어레이와 상기 제2서브 픽셀 어레이가 접하는 경계에 인접하게 위치하는 드라이버 트랜지스터들은 드라이브전압을 공급받는 드레인을 공유하는 형태를 가질 수 있다.
본 발명의 실시예에 따른 이미지 센서는 복수의 픽셀블럭들이 배열된 픽셀 어레이를 포함하고, 상기 복수의 픽셀블럭들 각각은, 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부; 제2방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부; 상기 제1수광부와 상기 제2수광부 사이에 위치하고, 리셋 트랜지스터를 포함하는 제1구동부; 및 상기 제1수광부 또는 상기 제2수광부에 인접하게 위치하고, 직렬로 연결된 드라이버 트랜지스터 및 선택 트랜지스터를 포함하는 제2구동부를 포함하고, 상기 제2구동부는 상기 제1수광부 및 상기 제2수광부 외측 상기 제2방향과 교차하는 제1방향으로 일부가 확장된 형태를 가질 수 있다.
상기 제1플로팅디퓨전, 상기 제2플로팅디퓨전 및 상기 드라이버 트랜지스터의 게이트 및 상기 리셋 트랜지스터의 소스를 전기적으로 연결하는 상호연결부를 더 포함할 수 있다. 상기 상호연결부는 상기 제2방향으로 연장된 일직선 형태를 가질 수 있다. 상기 픽셀 어레이에서 상기 복수의 픽셀블럭들은 지그재그 형태로 배치될 수 있다. 상기 제2방향으로 동일한 라인에 위치하는 픽셀블럭들은 동일한 평면형상을 가질 수 있다. 상기 제2방향으로 홀수번째 라인에 위치하는 픽셀블럭들의 평면형상은 상기 제2방향으로 짝수번째 컬럼에 위치하는 픽셀블럭들의 평면형상과 서로 대칭적일 수 있다. 상기 리셋 트랜지스터의 소스는 상기 제2방향으로 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전과 정렬될 수 있다. 상기 복수의 픽셀블럭들 각각에서 상기 드라이버 트랜지스터는 상기 제1방향으로 상기 제1수광부의 피치 또는 상기 제2수광부의 피치에 대응하는 채널길이를 가질 수 있다. 상기 복수의 픽셀블럭들 각각에서 상기 드라이버 트랜지스터는 상기 제2방향으로 상기 제1수광부 및 상기 제2수광부와 정렬되고, 상기 선택 트랜지스터는 상기 제1수광부 및 상기 제2수광부 외측으로 돌출된 형태를 가질 수 있다. 상기 복수의 픽셀블럭들 중 제1픽셀블럭의 선택 트랜지스터는 상기 제1방향으로 상기 제1픽셀블럭에 인접한 제2픽셀블럭의 제1수광부와 제2수광부 사이에 위치할 수 있다.
상기 픽셀 어레이는 복수의 서브 픽셀 어레이들을 포함하고, 상기 복수의 서브 픽셀 어레이들 각각은 상기 복수의 픽셀블럭들 중 서로 인접하게 위치하는 제1픽셀블럭 내지 제3픽셀블럭을 포함하며, 상기 제1픽셀블럭은 상기 제1방향으로 상기 제2픽셀블럭 및 상기 제3픽셀블럭과 인접하고, 상기 제2픽셀블럭 및 상기 제3픽셀블럭은 상기 제2방향으로 정렬되며, 상기 제1픽셀블럭의 제1수광부는 상기 제1방향으로 상기 제2픽셀블럭의 제2수광부와 정렬되고, 상기 제1픽셀블럭의 제2수광부는 상기 제1방향으로 상기 제3픽셀블럭의 제1수광부와 정렬될 수 있다. 상기 제1픽셀블럭의 드라이버 트랜지스터 및 선택 트랜지스터는 상기 제1방향으로 상기 제2픽셀블럭의 리셋 트랜지스터 또는 상기 제3픽셀블럭의 리셋 트랜지스터와 정렬되고, 상기 제1픽셀블럭의 선택 트랜지스터는 상기 제2픽셀블럭의 제1수광부와 제2수광부 사이 또는 상기 제3픽셀블럭의 제1수광부와 제2수광부 사이에 위치할 수 있다. 상기 복수의 서브 픽셀 어레이들 중 제1서브 픽셀 어레이 및 상기 제1방향으로 상기 제1서브 픽셀 어레이와 인접한 제2서브 픽셀 어레이는 이들이 접하는 경계를 기준으로 비대칭적인 평면형상을 가질 수 있다. 상기 복수의 서브 픽셀 어레이들 중 제1서브 픽셀 어레이 및 상기 제1방향으로 상기 제1서브 픽셀 어레이와 인접한 제2서브 픽셀 어레이는 이들이 접하는 경계를 기준으로 대칭적인 평면형상을 가질 수 있다. 상기 제1서브 픽셀 어레이와 상기 제2서브 픽셀 어레이가 접하는 경계에 인접하게 위치하는 드라이버 트랜지스터들은 드라이브전압을 공급받는 드레인을 공유하는 형태를 가질 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 복수의 픽셀블럭들 각각에서 리셋 트랜지스터와 드라이버 트랜지스터의 형성위치가 서로 상이하고, 드라이버 트랜지스터에 직렬로 연결된 선택 트랜지스터가 인접한 수광부들 사이로 확장된 형태를 갖기 때문에 픽셀 트랜지스터의 크기를 용이하게 증가시킬 수 있다. 즉, 제한된 면적내에서 최대한의 면적 또는 크기를 갖는 픽셀 트랜지스터를 제공할 수 있다. 특히, 수광부의 피치에 대응하는 채널길이를 갖는 드라이버 트랜지스터를 제공함으로써, 이미지 센서의 동작 특성을 현저히 증가시킬 수 있다.
또한, 복수의 픽셀블럭들이 배열된 서브 픽셀 어레이 및 픽셀 어레이에서 복수의 픽셀블럭들은 지그재그 형태로 배치됨에 따라 픽셀 트랜지스터가 형성될 공간을 제공하기 용이하고, 픽셀 트랜지스터의 구동 부하를 감소시킬 수 있다.
또한, 복수의 픽셀블럭들이 배열된 서브 픽셀 어레이 및 픽셀 어레이에서 동일한 기능을 수행하는 픽셀 트랜지스터를 서로 엇갈리게 배치됨에 따라 간섭에 기인한 특성 열화를 최소화시킬 수 있다.
도 1은 본 발명의 제1실시예에 따른 이미지 센서의 서브 픽셀 어레이를 도시한 평면도.
도 2는 제1실시예의 변형예에 따른 이미지 센서의 서브 픽셀 어레이를 도시한 평면도.
도 3은 본 발명의 제2실시예에 따른 이미지 센서의 서브 픽셀 어레이를 도시한 평면도.
도 4는 제2실시예의 변형예에 따른 이미지 센서의 서브 픽셀 어레이를 도시한 평면도.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 제1서브 픽셀 어레이 내지 제4서브 픽셀 어레이에 대응하는 등가회로도를 도시한 도면.
6은 본 발명의 실시예에 따른 이미지 센서의 픽셀 어레이를 도시한 평면도.
도 7은 본 발명의 다른 실시예에 따른 이미지 센서의 픽셀 어레이를 도시한 평면도.
도 8은 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도.
도 9는 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 성능이 향상된 이미지 센서를 제공하기 위한 것이다. 여기서, 성능이 향상된 이미지 센서는 고품질-고해상도 이미지(High quality and High resolution image)를 제공할 수 있는 이미지 센서를 의미할 수 있다. 고해상도 이미지를 제공하기 위해 실시예에 따른 이미지 센서는 공유 픽셀 구조(shared pixel structure)를 가질 수 있다. 그러나, 공유 픽셀 구조는 필펙터(Fill factor)를 증가시키기 용이하나, 픽셀 트랜지스터를 포함하는 구동부의 면적이 감소하여 동작 특성이 열화되는 단점이 있다. 즉, 공유 픽셀 구조는 광전변환소자의 수광면적을 용이하게 증가시킬 수 있으나, 상대적으로 픽셀 트랜지스터가 형성되는 면적이 감소하기 때문에 픽셀 트랜지스터의 성능이 하향되고, 공정 편차에 기인한 특성 산포가 커지며, 템포럴 노이즈(temporal noise)에 취약해지는 단점이 있다. 참고로, 픽셀 트랜지스터는 리셋 트랜지스터, 드라이버 트랜지스터, 선택 트랜지스터 등을 포함할 수 있다.
또한, 공유 픽셀 구조는 플로팅디퓨전을 공유하는 각각의 단위픽셀들에 인접한 구조물들 예컨대, 도전라인 및 픽셀 트랜지스터의 종류 및 형태가 서로 상이하기 때문에 이들 사이에서 발생하는 오버랩 캐패시턴스(Overlap capacitance) 또는 기생 캐패시턴스(Parasitic capacitance)에 의해 각 단위픽셀들마다 동작 특성이 달라지는 단점이 있다.
따라서, 후술하는 본 발명의 실시예는 고품질-고해상도 이미지를 제공하기 위해 공유 픽셀 구조를 갖되, 제한된 면적내에서 픽셀 트랜지스터의 크기를 최대화할 수 있는 이미지 센서를 제공한다.
이하, 본 발명의 실시예에서 제1방향(D1)은 수평방향 또는 로우방향일 수 있고, 제2방향(D2)은 수직방향 또는 컬럼방향일 수 있다. 한편, 본 발명의 실시예에서는 제1방향(D1) 및 제2방향(D2)이 각각 로우방향 및 컬럼방향인 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 제1방향(D1)이 컬럼방향이고, 제2방향(D2)이 로우방향일 수도 있다.
도 1은 본 발명의 제1실시예에 따른 이미지 센서의 서브 픽셀 어레이를 도시한 평면도이고, 도 2는 제1실시예의 변형예에 따른 이미지 센서의 서브 픽셀 어레이를 도시한 평면도이다.
도 1 및 도 2에 도시된 바와 같이, 제1실시예 및 그 변형예에 따른 이미지 센서는 복수의 서브 픽셀 어레이들이 배열된 픽셀 어레이를 포함할 수 있다. 복수의 서브 픽셀 어레이들 각각은 복수의 픽셀블럭들(110)을 포함할 수 있다. 이하, 설명의 편의를 위해 제1실시예에 따른 서브 픽셀 어레이를 '제1서브 픽셀 어레이(101)'라 지칭하고, 제1실시예의 변형예에 따른 서브 픽셀 어레이를 '제2서브 픽셀 어레이(102)'라 지칭하기로 한다.
제1 및 제2서브 픽셀 어레이(101, 102)에서 복수의 픽셀블럭들(110)은 지그재그 형태로 배열될 수 있다. 예를 들어, 제1 및 제2서브 픽셀 어레이(101, 102)는 셋 이상의 픽셀블럭들(110)이 서로 엇갈려 배채된 형태를 가질 수 있다. 이는, 복수의 픽셀블럭들(110) 각각에서 픽셀 트랜지스터가 형성될 공간을 용이하게 제공하기 위함이다. 또한, 픽셀 트랜지스터가 동작 할 때, 구동 부하를 감소시키기 위함이다. 예를 들어, 픽셀블럭들(110)로부터 출력신호 예컨대, 이미지 신호 또는 이미지 리셋 신호를 출력할 때, 구동 부하를 감소시키기 위함이다.
구체적으로, 제1 및 제2서브 픽셀 어레이(101, 102)는 지그재그 형태로 배치된 제1픽셀블럭(110-1) 내지 제3픽셀블럭(110-3)을 포함할 수 있다. 제1픽셀블럭(110-1)은 제1방향(D1)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)과 인접할 수 있다. 제2픽셀블럭(110-2)과 제3픽셀블럭(110-3)은 제2방향(D2)으로 정렬될 수 있다. 제2픽셀블럭(110-2)의 평면형상과 제3픽셀블럭(110-3)의 평면형상은 서로 동일할 수 있다. 제1픽셀블럭(110-1)과 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)이 접하는 경계를 기준으로 제1픽셀블럭(110-1)의 평면형상과 제2픽셀블럭(110-2)의 평면형상 및 제3픽셀블럭(110-3)의 평면형상은 서로 대칭적인 형상을 가지 수 있다. 여기서, 제1방향(D1)으로 제1픽셀블럭(110-1)의 상부영역은 제2픽셀블럭(110-2)의 하부영역과 중첩될 수 있고, 제1픽셀블럭(110-1)의 하부영역은 제3픽셀블럭(110-3)의 상부영역과 중첩될 수 있다.
복수의 픽셀블럭들(110) 각각은 공유 픽셀 구조(shared pixel structure)를 가질 수 있다. 예를 들어, 복수의 픽셀블럭들(110) 각각은 8-공유 픽셀 구조(8-shared pixel structure)를 가질 수 있다. 8-공유 픽셀 구조는 4-공유 픽셀 구조 대비 픽셀 트랜지스터의 크기를 보다 용이하게 증가시킬 수 있다. 구체적으로, 복수의 픽셀블럭들(110) 각각은, 제1플로팅디퓨전(FD1)을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부(210), 제2플로팅디퓨전(FD2)을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부(220), 리셋 트랜지스터(reset transistor, RX), 드라이버 트랜지스터(drive transister, DX) 및 선택 트랜지스터(selection transistor, SX)를 포함하는 구동부 및 제1수광부(210), 제2수광부(220) 및 구동부를 전기적으로 연결하는 상호연결부(250)를 포함할 수 있다. 참고로, 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 픽셀 트랜지스터라 지칭할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 및 제2수광부(220)는 입사광에 응답하여 광전하를 생성할 수 있다. 제1수광부(210)와 제2수광부(220)는 동일한 구성 및 동일한 평면형상(planar shape)을 가질 수 있다. 예를 들어, 제1수광부(210)는 제1플로팅디퓨전(FD1)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제4단위픽셀(214)을 포함할 수 있다. 제2수광부(220)는 제2플로팅디퓨전(FD2)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제5단위픽셀(225) 내지 제8단위픽셀(228)을 포함할 수 있다. 제1수광부(210) 및 제2수광부(220)는 서로 인접하게 위치하고, 제2방향(D2)으로 정렬될 수 있다. 따라서, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)도 제2방향(D2)으로 정렬될 수 있다. 즉, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 제2방향(D2)으로 동일선상에 위치할 수 있다. 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 상호연결부(250)를 통해 서로 전기적으로 연결될 수 있다.
복수의 픽셀블럭들(110)들 각각에서 제1수광부(210) 및 제2수광부(220)는 제1방향(D1) 및 제2방향(D2)으로 각각 제1피치(W1) 및 제2피치(W2)를 가질 수 있다. 제1수광부(210) 및 제2수광부(220)에서 제1피치(W1)는 로우방향으로의 폭일 수 있고, 제2피치(W2)는 컬럼방향으로의 폭일 수 있다. 제1피치(W1)와 제2피치(W2)는 동일한 크기를 갖거나(W1=W2), 또는 픽셀블럭(110) 내 구동부의 배치에 기인하여 제1피치(W1)가 제2피치(W2)보다 더 클 수 있다(W1 > W2). 제1실시예 및 그 변형예에서는 제1피치(W1)가 제2피치(W2)보다 더 큰 경우를 예시하였다.
복수의 픽셀블럭들(110)들 각각에서 제1단위픽셀(211) 내지 제8단위픽셀(228) 각각은 입사광에 응답하여 광전하를 생성하는 광전변환소자(photoelectric conversion element, PD) 및 전송신호(TRF, 도 5 참조)에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)으로 전달하는 전송 트랜지스터(transfer transistor, TX)를 포함할 수 있다. 플로팅디퓨전(FD)은 광전변환소자(PD)에서 생성된 광전하를 임시로 저장하는 역할을 수행할 수 있다. 광전변환소자(PD)는 포토다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode; PPD) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 광전변환소자(PD)는 유기 또는/및 무기 포토다이오드를 포함할 수 있다. 구체적으로, 광전변환소자(PD)는 유기 또는 무기 포토다이오드 중 어느 하나로 구성되거나, 또는 유기 포토다이오드와 무기 포토다이오드가 적층된 형태로 구성될 수도 있다. 전송신호(TRF)는 로우드라이버(도 8의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 전송 게이트(TG)에 연결된 로우라인(미도시)을 통해 전송 트랜지스터(TX)에 인가될 수 있다. 광전변환소자(PD) 및 플로팅디퓨전(FD)은 각각 전송 트랜지스터(TX)의 소스 및 드레인으로 작용할 수 있다.
복수의 픽셀블럭들(110) 각각에서 구동부는 제1구동부(231) 및 제2구동부(232)를 포함할 수 있다. 제1서브 픽셀 어레이(101)에서 제1픽셀블럭(110-1)의 제1구동부(231)는 제3픽셀블럭(110-3)의 제2구동부(232)와 제1방향(D1)으로 정렬될 수 있고, 제1픽셀블럭(110-1)의 제2구동부(232)는 제2픽셀블럭(110-2)의 제1구동부(231)와 제1방향(D1)으로 정렬될 수 있다. 반면, 제2서브 픽셀 어레이(102)에서 제1픽셀블럭(110-1)의 제1구동부(231)는 제2픽셀블럭(110-2)의 제2구동부(232)와 제1방향(D1)으로 정렬될 수 있고, 제1픽셀블럭(110-1)의 제2구동부(232)는 제3픽셀블럭(110-3)의 제1구동부(231)와 제1방향(D1)으로 정렬될 수 있다. 제1 및 제2서브 픽셀 어레이(101, 102)에서 복수의 픽셀블럭들(110) 각각의 제1구동부(231) 및 제2구동부(232)는 형성위치가 서로 상이할 수 있다. 다시 말해, 제1 및 제2서브 픽셀 어레이(101, 102)에서 제1구동부들(231) 및 제2구동부들(232)는 각각 서로 다른 로우에 위치할 수 있다. 제1 및 제2서브 픽셀 어레이(101, 102)에서 복수의 픽셀블럭들(110) 각각의 제1구동부(231) 및 제2구동부(232)는 서로 엇갈리게 배치되어 있으며, 이를 통해 제1구동부(231) 및 제2구동부(232) 사이의 간섭을 최소화시킬 수 있다. 특히, 노이즈 특성에 민감한 제2구동부(232)에 대한 간섭을 최소화시킬 수 있다.
제1구동부(231)는 리셋신호(RST, 도 5 참조)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자(PD)들을 초기화시킬 수 있다. 제2구동부(232)는 제1수광부(210) 및 제2수광부(220)에서 생성된 광전하량에 상응하는 출력신호를 생성하고, 로우라인(미도시)을 통해 인가되는 선택신호(SEL, 도 5 참조)에 응답하여 출력신호를 컬럼라인(미도시)으로 출력하는 제2구동부(232)를 포함할 수 있다. 리셋신호(RST) 및 선택신호(SEL)는 로우드라이버(도 8의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 각각 리셋 게이트(RG) 및 선택 게이트(SG)에 연결된 로우라인(미도시)을 통해 리셋 트랜지스터(RX) 및 선택 트랜지스터(SX)에 인가될 수 있다.
제1서브 픽셀 어레이(101)에서 제1구동부(231)는 제2수광부(220)에 인접하게 위치할 수 있다. 예를 들어, 제1구동부(231)는 제2수광부(220)의 제7단위픽셀(227)에 인접하게 위치할 수 있다. 반면, 제2서브 픽셀 어레이(102)에서 제1구동부(231)는 제1수광부(210)에 인접하게 위치할 수 있다. 예를 들어, 제1구동부(231)는 제1수광부(210)의 제1단위픽셀(211)에 인접하게 위치할 수 있다.
제1구동부(231)는 리셋 트랜지스터(RX)를 포함할 수 있다. 리셋 트랜지스터(RX)는 제1활성영역(241), 제1활성영역(241) 상에 형성된 리셋 게이트(RG), 리셋 게이트(RG) 양측 제1활성영역(241)에 형성된 제1접합영역(243) 및 제2접합영역(244)을 포함할 수 있다. 제1활성영역(241)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 리셋신호(RST)는 리셋 게이트(RG)에 인가될 수 있다. 제1접합영역(243)은 리셋 트랜지스터(RX)의 드레인일 수 있다. 리셋 트랜지스터(RX)는 제1접합영역(243)을 통해 리셋전압(Vr)을 공급받을 수 있다. 리셋전압(Vr)은 포지티브 전압(Positive voltage)일 수 있다. 예를 들어, 리셋전압(Vr)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제2접합영역(244)은 리셋 트랜지스터(RX)의 소스일 수 있다. 제2방향(D2)으로 제2접합영역(244)은 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 정렬될 수 있다. 즉, 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 제2접합영역(244)은 제2방향(D2)으로 동일선상에 위치할 수 있다. 이는, 상호연결부(250)의 형상을 제어하여 상호연결부(250)에 기인한 특성 열화를 방지하기 위함이다. 제2접합영역(244)은 상호연결부(250)와 전기적으로 연결될 수 있고, 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다.
제1 및 제2서브 픽셀 어레이(101, 102)에서 제2구동부(232)는 제1수광부(210)와 제2수광부(220) 사이에 위치할 수 있고, 일부가 수광부들(210, 220) 외측 제1방향(D1)으로 돌출된 형태를 가질 수 있다. 다시 말해, 제2구동부(232)는 제1수광부(210)와 제2수광부(220) 사이에 위치할 수 있고, 일부가 인접한 수광부들(210, 220) 사이로 확장된 형태를 가질 수 있다. 예를 들어, 제1픽셀블럭(110-1)의 제2구동부(232)는 제1픽셀블럭(110-1)의 제1수광부(210)와 제2수광부(220) 사이에 위치하고, 일부가 제2픽셀블럭(110-2)의 제2수광부(220) 및 제3픽셀블럭(110-3)의 제1수광부(210) 사이로 확장된 형태를 가질 수 있다. 복수의 픽셀블럭들(110) 각각에서 제1구동부(231)와 제2구동부(232)의 형성위치가 상이하고, 제2구동부(232) 일부가 인접한 수광부들(210, 220) 사이로 확장된 형태를 갖기 때문에 픽셀 트랜지스터의 크기를 용이하게 증가시킬 수 있다. 즉, 제한된 면적내에서 최대한의 면적 또는 크기를 갖는 픽셀 트랜지스터를 제공할 수 있다.
제2구동부(232)는 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 제2구동부(232)에서 드라이버 트랜지스터(DX)와 선택 트랜지스터(SX)는 직렬로 연결된 형태를 가질 수 있다. 여기서, 드라이버 트랜지스터(DX)는 노이즈에 기인한 특성 열화를 효과적으로 방지하기 위해 수광부들(210, 220)의 제1피치(W1)에 대응하는 채널길이를 가질 수 있다. 그리고, 선택 트랜지스터(SX)는 출력신호 예컨대, 이미지 신호 또는 이미지 리셋 신호를 출력할 때, 구동 부하를 감소시키기 위해 인접한 수광부들(210, 220) 사이에 위치할 수 있다. 즉, 복수의 픽셀블럭들(110) 각각에서 선택 트랜지스터(SX)는 제1방향(D1)으로 돌출된 형태를 가질 수 있다. 예를 들어, 제1 및 제2서브 픽셀 어레이(101, 102)에서 제1픽셀블럭(110-1)의 선택 트랜지스터(SX)는 제2픽셀블럭(110-2)의 제2수광부(220) 및 제3픽셀블럭(110-3)의 제1수광부(210) 사이에 위치할 수 있다. 다시 말해, 제1픽셀블럭(110-1)의 선택 트랜지스터(SX)는 제1픽셀블럭(110-1)보다 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)에 더 인접하게 위치할 수 있다.
직렬로 연결된 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)는 제2활성영역(242)을 공유하는 형태를 가질 수 있다. 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)는 각각 제2활성영역(242) 상에 형성된 드라이버 게이트(DG) 및 선택 게이트(SG)를 포함할 수 있다. 제2활성영역(242)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 드라이버 게이트(DG)는 제1피치(W1)에 대응하는 길이를 가질 수 있고, 상호연결부(250)를 통해 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 리셋 트랜지스터(RX)의 소스와 전기적으로 연결될 수 있다. 선택 게이트(SG)에는 로우라인(미도시)이 연결될 수 있다.
드라이버 게이트(DG) 및 선택 게이트(SG) 양측 제2활성영역(242)에서는 접합영역들이 형성될 수 있다. 드라이버 게이트(DG) 일측 제2활성영역(242)에는 제3접합영역(245)이 형성될 수 있다. 드라이버 게이트(DG) 타측 즉, 드라이버 게이트(DG)와 선택 게이트(SG) 사이의 제2활성영역(242)에는 제4접합영역(246)이 형성될 수 있다. 선택 게이트(SG) 타측 제2활성영역(242)에는 제5접합영역(247)이 형성될 수 있다. 제3접합영역(245)은 드라이버 트랜지스터(DX)의 드레인일 수 있다. 드라이버 트랜지스터(DX)는 제3접합영역(245)을 통해 드라이버전압(Vd)을 공급받을 수 있다. 드라이버전압(Vd)은 포지티브 전압(Positive voltage)일 수 있다. 예를 들어, 드라이버전압(Vd)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제4접합영역(246) 드라이버 트랜지스터(DX)의 소스 및 선택 트랜지스터(SX)의 드레인일 수 있다. 제5접합영역(247)은 선택 트랜지스터(SX)의 소스일 수 있다. 제5접합영역(247)은 컬럼라인(미도시)에 연결될 수 있고, 제5접합영역(247)을 통해 출력신호를 컬럼라인(미도시)으로 전달할 수 있다. 제1구동부(231)와 제2구동부(232)의 형성위치가 서로 상이하고, 제1구동부(231)와 제2구동부(232)가 서로 분리되어 있기 때문에 드라이버 트랜지스터(DX)에 드라이버전압(Vd)을 공급하는 제1파워라인과 리셋 트랜지스터(RX)에 리셋전압(Vr)을 공급하는 제2파워라인은 서로 분리된 것일 수 있다. 이를 통해, 제1구동부(231) 및 제2구동부(232) 동작시 구동 부하를 보다 효과적으로 감소시킬 수 있다.
복수의 픽셀블럭들(110) 각각에서 상호연결부(250)는 제1수광부(210)의 제1플로팅디퓨전(FD1), 제2수광부(220)의 제2플로팅디퓨전(FD2), 제1구동부(231)의 리셋 트랜지스터(RX) 소스 및 제2구동부(232)의 드라이버 게이트(DG)를 전기적으로 연결하는 역할을 수행할 수 있다. 따라서, 상호연결부(250)는 도전라인(251) 및 도전라인(251)과 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 리셋 트랜지스터(RX) 소스 및 드라이버 게이트(DG) 각각을 연결하는 콘택들(252)을 포함할 수 있다.
도전라인(251)은 제2방향(D2)으로 연장된 일직선 형태를 가질 수 있다. 이는, 상호연결부(250)의 형상에 기인한 특성 열화를 방지하기 위함이다. 구체적으로, 상호연결부(250)와 복수의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제8단위픽셀(228) 사이에서 발생하는 기생 캐패시턴스가 일정한 값을 갖도록 제어하여 복수의 단위픽셀들 각각이 균일한 특성을 갖도록 형성하기 위함이다. 한편, 상호연결부(250)의 형상에 기인한 특성 열화를 보다 효과적으로 방지하기 위해 제1실시예에 따른 상호연결부(250)의 도전라인(251)은 도 1에서 일점쇄선으로 도시한 것과 같이, 제1플로팅디퓨전(FD1)으로부터 제1단위픽셀(211) 및 제2단위픽셀(212) 사이로 더 연장될 수 있다. 또한, 제1실시예의 변형예로서, 상호연결부(250)의 도전라인(251)은 도 2에서 일점쇄선으로 도시한 것과 같이 제2플로팅디퓨전(FD2)으로부터 제7단위픽셀(227) 및 제8단위픽셀(228) 사이로 연장된 형태를 가질 수도 있다.
상술한 바와 같이, 제1실시예 및 그 변형예에 따른 이미지 센서는 복수의 픽셀블럭들(110) 각각에서 제1구동부(231)와 제2구동부(232)의 형성위치가 서로 상이하고, 제2구동부(232) 일부가 인접한 수광부들(210, 220) 사이로 확장된 형태를 갖기 때문에 픽셀 트랜지스터의 크기를 용이하게 증가시킬 수 있다. 즉, 제한된 면적내에서 최대한의 면적 또는 크기를 갖는 픽셀 트랜지스터를 제공할 수 있다. 특히, 제1수광부(210) 및 제2수광부(220)의 제1피치(W1)에 대응하는 채널길이를 갖는 드라이버 트랜지스터(DX)를 제공함으로써, 이미지 센서의 동작 특성을 현저히 증가시킬 수 있다.
또한, 제1 및 제2서브 픽셀 어레이(101, 102)에서 복수의 픽셀블럭들(110)은 지그재그 형태로 배열됨에 따라 구동부 즉, 픽셀 트랜지스터가 형성될 공간을 제공하기 용이하고, 제1구동부(231) 및 제2구동부(232)에 대한 구동 부하를 감소시킬 수 있다. 이는, 후술하는 도 5를 참조하여 상세히 설명하기로 한다.
또한, 제1 및 제2서브 픽셀 어레이(101, 102)에서 복수의 픽셀블럭들(110) 각각의 제1구동부(231) 및 제2구동부(232)가 서로 엇갈리게 배치됨에 따라 간섭에 기인한 제1구동부(231) 및 제2구동부(232)의 특성 열화를 방지할 수 있다.
도 3은 본 발명의 제2실시예에 따른 이미지 센서의 서브 픽셀 어레이를 도시한 평면도이고, 도 4는 제2실시예의 변형예에 따른 이미지 센서의 서브 픽셀 어레이를 도시한 평면도이다.
도 3 및 도 4에 도시된 바와 같이, 제2실시예 및 그 변형예에 따른 이미지 센서는 복수의 서브 픽셀 어레이들이 배열된 픽셀 어레이를 포함할 수 있다. 복수의 서브 픽셀 어레이들 각각은 복수의 픽셀블럭들(110)을 포함할 수 있다. 이하, 설명의 편의를 위해 제2실시예에 따른 서브 픽셀 어레이를 '제3서브 픽셀 어레이(103)'라 지칭하고, 제2실시예의 변형예에 따른 서브 픽셀 어레이를 '제4서브 픽셀 어레이(104)'라 지칭하기로 한다.
제3 및 제4서브 픽셀 어레이(103, 104)에서 복수의 픽셀블럭들(110)은 지그재그 형태로 배열될 수 있다. 예를 들어, 제3 및 제4서브 픽셀 어레이(103, 104)는 셋 이상의 픽셀블럭들(110)이 서로 엇갈려 배채된 형태를 가질 수 있다. 이는, 복수의 픽셀블럭들(110) 각각에서 픽셀 트랜지스터가 형성될 공간을 용이하게 제공하기 위함이다. 또한, 픽셀 트랜지스터가 동작 할 때, 구동 부하를 감소시키기 위함이다. 예를 들어, 픽셀블럭들(110)로부터 출력신호 예컨대, 이미지 신호 또는 이미지 리셋 신호를 출력할 때, 구동 부하를 감소시키기 위함이다.
구체적으로, 제3 및 제4서브 픽셀 어레이(103, 104)는 지그재그 형태로 배치된 제1픽셀블럭(110-1) 내지 제3픽셀블럭(110-3)을 포함할 수 있다. 제1픽셀블럭(110-1)은 제1방향(D1)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)과 인접할 수 있다. 제2픽셀블럭(110-2)과 제3픽셀블럭(110-3)은 제2방향(D2)으로 정렬될 수 있다. 제2픽셀블럭(110-2)의 평면형상과 제3픽셀블럭(110-3)의 평면형상은 서로 동일할 수 있다. 제1픽셀블럭(110-1)과 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)이 접하는 경계를 기준으로 제1픽셀블럭(110-1)의 평면형상과 제2픽셀블럭(110-2)의 평면형상 및 제3픽셀블럭(110-3)의 평면형상은 서로 대칭적인 형상을 가지 수 있다. 여기서, 제1방향(D1)으로 제1픽셀블럭(110-1)의 상부영역은 제2픽셀블럭(110-2)의 하부영역과 중첩될 수 있고, 제1픽셀블럭(110-1)의 하부영역은 제3픽셀블럭(110-3)의 상부영역과 중첩될 수 있다.
복수의 픽셀블럭들(110) 각각은 공유 픽셀 구조를 가질 수 있다. 예를 들어, 복수의 픽셀블럭들(110) 각각은 8-공유 픽셀 구조를 가질 수 있다. 8-공유 픽셀 구조는 4-공유 픽셀 구조 대비 픽셀 트랜지스터의 크기를 보다 용이하게 증가시킬 수 있다. 구체적으로, 복수의 픽셀블럭들(110) 각각은, 제1플로팅디퓨전(FD1)을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부(210), 제2플로팅디퓨전(FD2)을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부(220), 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함하는 구동부 및 제1수광부(210), 제2수광부(220) 및 구동부를 전기적으로 연결하는 상호연결부(250)를 포함할 수 있다. 참고로, 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 픽셀 트랜지스터라 지칭할 수 있다.
제1수광부(210) 및 제2수광부(220)는 입사광에 응답하여 광전하를 생성할 수 있다. 제1수광부(210)와 제2수광부(220)는 동일한 구성 및 동일한 평면형상(planar shape)을 가질 수 있다. 예를 들어, 제1수광부(210)는 제1플로팅디퓨전(FD1)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제4단위픽셀(214)을 포함할 수 있다. 제2수광부(220)는 제2플로팅디퓨전(FD2)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제5단위픽셀(225) 내지 제8단위픽셀(228)을 포함할 수 있다. 제1수광부(210) 및 제2수광부(220)는 서로 인접하게 위치하고, 제2방향(D2)으로 정렬될 수 있다. 따라서, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 제2방향(D2)으로 정렬될 수 있다. 즉, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 제2방향(D2)으로 동일선상에 위치할 수 있다. 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 상호연결부(250)를 통해 서로 전기적으로 연결될 수 있다. 제1수광부(210) 및 제2수광부(220)는 제1방향(D1) 및 제2방향(D2)으로 각각 제1피치(W1) 및 제2피치(W2)를 가질 수 있다. 제1수광부(210) 및 제2수광부(220)에서 제1피치(W1)는 로우방향으로의 폭일 수 있고, 제2피치(W2)는 컬럼방향으로의 폭일 수 있다. 제1피치(W1)와 제2피치(W2)는 동일한 크기를 갖거나(W1=W2), 또는 픽셀블럭(110) 내 구동부의 배치에 기인하여 제1피치(W1)가 제2피치(W2)보다 더 클 수 있다(W1 > W2). 제2실시예 및 그 변형예에서는 제1피치(W1)가 제2피치(W2)보다 더 큰 경우를 예시하였다(W1 > W2).
제1단위픽셀(211) 내지 제8단위픽셀(228) 각각은 입사광에 응답하여 광전하를 생성하는 광전변환소자(PD) 및 전송신호(TRF, 도 5 참조)에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)으로 전달하는 전송 트랜지스터(TX)를 포함할 수 있다. 플로팅디퓨전(FD)은 광전변환소자(PD)에서 생성된 광전하를 임시로 저장하는 역할을 수행할 수 있다. 광전변환소자(PD)는 포토다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode; PPD) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 광전변환소자(PD)는 유기 또는/및 무기 포토다이오드를 포함할 수 있다. 구체적으로, 광전변환소자(PD)는 유기 또는 무기 포토다이오드 중 어느 하나로 구성되거나, 또는 유기 포토다이오드와 무기 포토다이오드가 적층된 형태로 구성될 수도 있다. 전송신호(TRF)는 로우드라이버(도 8의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 전송 게이트(TG)에 연결된 로우라인(미도시)을 통해 전송 트랜지스터(TX)에 인가될 수 있다. 광전변환소자(PD) 및 플로팅디퓨전(FD)은 각각 전송 트랜지스터(TX)의 소스 및 드레인으로 작용할 수 있다.
복수의 픽셀블럭들(110) 각각에서 구동부는 제1구동부(231) 및 제2구동부(232)를 포함할 수 있다. 제3서브 픽셀 어레이(103)에서 제1픽셀블럭(110-1)의 제1구동부(231)는 제3픽셀블럭(110-3)의 제2구동부(232)와 제1방향(D1)으로 정렬될 수 있고, 제1픽셀블럭(110-1)의 제2구동부(232)는 제2픽셀블럭(110-2)의 제1구동부(231)와 제1방향(D1)으로 정렬될 수 있다. 반면, 제4서브 픽셀 어레이(104)에서 제1픽셀블럭(110-1)의 제1구동부(231)는 제2픽셀블럭(110-2)의 제2구동부(232)와 제1방향(D1)으로 정렬될 수 있고, 제1픽셀블럭(110-1)의 제2구동부(232)는 제3픽셀블럭(110-3)의 제1구동부(231)와 제1방향(D1)으로 정렬될 수 있다. 제3 및 제4서브 픽셀 어레이(103, 104)에서 복수의 픽셀블럭들(110) 각각의 제1구동부(231) 및 제2구동부(232)는 형성위치가 서로 상이할 수 있다. 다시 말해, 제3 및 제4서브 픽셀 어레이(103, 104)에서 제1구동부들(231) 및 제2구동부들(232)는 각각 서로 다른 로우에 위치할 수 있다. 제3 및 제4서브 픽셀 어레이(103, 104)에서 복수의 픽셀블럭들(110) 각각의 제1구동부(231) 및 제2구동부(232)는 서로 엇갈리게 배치되어 있으며, 이를 통해 제1구동부(231) 및 제2구동부(232) 사이의 간섭을 최소화시킬 수 있다. 특히, 노이즈 특성에 민감한 제2구동부(232)에 대한 간섭을 최소화시킬 수 있다.
제1구동부(231)는 리셋신호(RST, 도 5 참조)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자(PD)들을 초기화시킬 수 있다. 제2구동부(232)는 제1수광부(210) 및 제2수광부(220)에서 생성된 광전하량에 상응하는 출력신호를 생성하고, 로우라인(미도시)을 통해 인가되는 선택신호(SEL, 도 5 참조)에 응답하여 출력신호를 컬럼라인(미도시)으로 출력하는 제2구동부(232)를 포함할 수 있다. 리셋신호(RST) 및 선택신호(SEL)는 로우드라이버(도 8의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 각각 리셋 게이트(RG) 및 선택 게이트(SG)에 연결된 로우라인(미도시)을 통해 리셋 트랜지스터(RX) 및 선택 트랜지스터(SX)에 인가될 수 있다.
제3 및 제4서브 픽셀 어레이(103, 104)에서 제1구동부(231)는 제1수광부(210)와 제2수광부(220) 사이에 위치할 수 있다. 제1구동부(231)는 리셋 트랜지스터(RX)를 포함할 수 있다. 리셋 트랜지스터(RX)는 제1활성영역(214), 제1활성영역(241) 상에 형성된 리셋 게이트(RG), 리셋 게이트(RG) 양측 제1활성영역(241)에 형성된 제1접합영역(243) 및 제2접합영역(244)을 포함할 수 있다. 제1활성영역(241)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 리셋신호(RST)는 리셋 게이트(RG)에 인가될 수 있다. 제1접합영역(243)은 리셋 트랜지스터(RX)의 드레인일 수 있다. 리셋 트랜지스터(RX)는 제1접합영역(243)을 통해 리셋전압(Vr)을 공급받을 수 있다. 리셋전압(Vr)은 포지티브 전압(Positive voltage)일 수 있다. 예를 들어, 리셋전압(Vr)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제2접합영역(244)은 리셋 트랜지스터(RX)의 소스일 수 있다. 제2방향(D2)으로 제2접합영역(244)은 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 정렬될 수 있다. 즉, 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 제2접합영역(244)은 제2방향(D2)으로 동일선상에 위치할 수 있다. 이는, 상호연결부(250)의 형상을 제어하여 상호연결부(250)에 기인한 특성 열화를 방지하기 위함이다. 제2접합영역(244)은 상호연결부(250)와 전기적으로 연결될 수 있고, 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다.
제3서브 픽셀 어레이(103)에서 제2구동부(232)는 제1수광부(210)에 인접하게 위치할 수 있다. 반면, 제4서브 픽셀 어레이(104)에서 제2구동부(232)는 제2수광부(220)에 인접하게 위치할 수 있다. 제3 및 제4서브 픽셀 어레이(103, 104)에서 제2구동부(232)는 제1수광부(210) 또는 제2수광부(220)에 인접하게 위치할 수 있고, 일부가 수광부들(210, 220) 외측 제1방향(D1)으로 돌출된 형태를 가질 수 있다. 다시 말해, 제2구동부(232)는 제1수광부(210) 또는 제2수광부(220)에 인접하게 위치할 수 있고, 일부가 인접한 수광부들(210, 220) 사이로 확장된 형태를 가질 수 있다. 예를 들어, 제3서브 픽셀 어레이(103)에서 제1픽셀블럭(110-1)의 제2구동부(232)는 일부가 제2픽셀블럭(110-2)의 제1수광부(210)와 제2수광부(220) 사이로 확장된 형태를 가질 수 있다. 반면, 제4서브 픽셀 어레이(104)에서 제1픽셀블럭(110-1)의 제2구동부(232)는 일부가 제3픽셀블럭(110-3)의 제1수광부(210) 및 제2수광부(220) 사이로 확장된 형태를 가질 수 있다. 복수의 픽셀블럭들(110) 각각에서 제1구동부(231)와 제2구동부(232)의 형성위치가 상이하고, 제2구동부(232) 일부가 인접한 수광부들(210, 220) 사이로 확장된 형태를 갖기 때문에 픽셀 트랜지스터의 크기를 용이하게 증가시킬 수 있다. 즉, 제한된 면적내에서 최대한의 면적 또는 크기를 갖는 픽셀 트랜지스터를 제공할 수 있다.
제2구동부(232)는 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 제2구동부(232)에서 드라이버 트랜지스터(DX)와 선택 트랜지스터(SX)는 직렬로 연결된 형태를 가질 수 있다. 여기서, 드라이버 트랜지스터(DX)는 노이즈에 기인한 특성 열화를 효과적으로 방지하기 위해 수광부들(210, 220)의 제1피치(W1)에 대응하는 채널길이를 가질 수 있다. 그리고, 선택 트랜지스터(SX)는 출력신호 예컨대, 이미지 신호 또는 이미지 리셋 신호를 출력할 때, 구동 부하를 감소시키기 위해 인접한 수광부들(210, 220) 사이에 위치할 수 있다. 즉, 복수의 픽셀블럭들(110) 각각에서 선택 트랜지스터(SX)는 제1방향(D1)으로 돌출된 형태를 가질 수 있다. 예를 들어, 제3서브 픽셀 어레이(103)에서 제1픽셀블럭(110-1)의 선택 트랜지스터(SX)는 제2픽셀블럭(110-2)의 제1수광부(210)와 제2수광부(220) 사이에 위치할 수 있다. 반면, 제4서브 픽셀 어레이(104)에서 제1픽셀블럭(110-1)의 선택 트랜지스터(SX)는 제3픽셀블럭(110-3)의 제1수광부(210)와 제2수광부(220) 사이에 위치할 수 있다. 다시 말해, 제3서브 픽셀 어레이(103) 및 제4서브 픽셀 어레이(104)에서 제1픽셀블럭(110-1)의 선택 트랜지스터(SX)는 제1픽셀블럭(110-1)보다 제2픽셀블럭(110-2) 또는 제3픽셀블럭(110-3)에 더 인접하게 위치할 수 있다.
직렬로 연결된 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)는 제2활성영역(242)을 공유하는 형태를 가질 수 있다. 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)는 각각 제2활성영역(242) 상에 형성된 드라이버 게이트(DG) 및 선택 게이트(SG)를 포함할 수 있다. 제2활성영역(242)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 드라이버 게이트(DG)는 제1피치(W1)에 대응하는 길이를 가질 수 있고, 상호연결부(250)를 통해 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 리셋 트랜지스터(RX)의 소스와 전기적으로 연결될 수 있다. 선택 게이트(SG)에는 로우라인(미도시)이 연결될 수 있다.
드라이버 게이트(DG) 및 선택 게이트(SG) 양측 제2활성영역(242)에서는 접합영역들이 형성될 수 있다. 드라이버 게이트(DG) 일측 제2활성영역(242)에는 제3접합영역(245)이 형성될 수 있다. 드라이버 게이트(DG) 타측 즉, 드라이버 게이트(DG)와 선택 게이트(SG) 사이의 제2활성영역(242)에는 제4접합영역(246)이 형성될 수 있다. 선택 게이트(SG) 타측 제2활성영역(242)에는 제5접합영역(247)이 형성될 수 있다. 제3접합영역(245)은 드라이버 트랜지스터(DX)의 드레인일 수 있다. 드라이버 트랜지스터(DX)는 제3접합영역(245)을 통해 드라이버전압(Vd)을 공급받을 수 있다. 드라이버전압(Vd)은 포지티브 전압(Positive voltage)일 수 있다. 예를 들어, 드라이버전압(Vd)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제4접합영역(246) 드라이버 트랜지스터(DX)의 소스 및 선택 트랜지스터(SX)의 드레인일 수 있다. 제5접합영역(247)은 선택 트랜지스터(SX)의 소스일 수 있다. 제5접합영역(247)은 컬럼라인(미도시)에 연결될 수 있고, 제5접합영역(247)을 통해 출력신호를 컬럼라인(미도시)으로 전달할 수 있다. 제1구동부(231)와 제2구동부(232)의 형성위치가 서로 상이하기 때문에 드라이버 트랜지스터(DX)에 드라이버전압(Vd)을 공급하는 제1파워라인과 리셋 트랜지스터(RX)에 리셋전압(Vr)을 공급하는 제2파워라인은 서로 분리된 것일 수 있다. 이를 통해, 제1구동부(231) 및 제2구동부(232) 동작시 구동 부하를 보다 효과적으로 감소시킬 수 있다.
복수의 픽셀블럭들(110) 각각에서 상호연결부(250)는 제1수광부(210)의 제1플로팅디퓨전(FD1), 제2수광부(220)의 제2플로팅디퓨전(FD2), 제1구동부(231)의 리셋 트랜지스터(RX) 소스 및 제2구동부(232)의 드라이버 게이트(DG)를 전기적으로 연결하는 역할을 수행할 수 있다. 따라서, 상호연결부(250)는 도전라인(251) 및 도전라인(251)과 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 리셋 트랜지스터(RX) 소스 및 드라이버 게이트(DG) 각각을 연결하는 콘택들(252)을 포함할 수 있다.
도전라인(251)은 제2방향(D2)으로 연장된 일직선 형태를 가질 수 있다. 이는, 상호연결부(250)의 형상에 기인한 특성 열화를 방지하기 위함이다. 구체적으로, 상호연결부(250)와 복수의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제8단위픽셀(228) 사이에서 발생하는 기생 캐패시턴스가 일정한 값을 갖도록 제어하여 복수의 단위픽셀들 각각이 균일한 특성을 갖도록 형성하기 위함이다. 한편, 상호연결부(250)의 형상에 기인한 특성 열화를 보다 효과적으로 방지하기 위해 제2실시예에 따른 상호연결부(250)의 도전라인(251)은 도 3에서 일점쇄선으로 도시한 것과 같이, 제2플로팅디퓨전(FD2)으로부터 제7단위픽셀(227) 및 제8단위픽셀(228) 사이로 더 연장될 수 있다. 또한, 제2실시예의 변형예로서, 상호연결부(250)의 도전라인(251)은 도 4에서 일점쇄선으로 도시한 것과 같이 제1플로팅디퓨전(FD1)으로부터 제1단위픽셀(211) 및 제2단위픽셀(212) 사이로 연장된 형태를 가질 수도 있다.
상술한 바와 같이, 제2실시예 및 그 변형예에 따른 이미지 센서는 복수의 픽셀블럭들(110) 각각에서 제1구동부(231)와 제2구동부(232)의 형성위치가 서로 상이하고, 제2구동부(232) 일부가 인접한 수광부들(210, 220) 사이로 확장된 형태를 갖기 때문에 픽셀 트랜지스터의 크기를 용이하게 증가시킬 수 있다. 즉, 제한된 면적내에서 최대한의 면적 또는 크기를 갖는 픽셀 트랜지스터를 제공할 수 있다. 특히, 제1수광부(210) 및 제2수광부(220)의 제1피치(W1)에 대응하는 채널길이를 갖는 드라이버 트랜지스터(DX)를 제공함으로써, 이미지 센서의 동작 특성을 현저히 증가시킬 수 있다.
또한, 제3 및 제4서브 픽셀 어레이(103, 104)에서 복수의 픽셀블럭들(110)은 지그재그 형태로 배열됨에 따라 구동부 즉, 픽셀 트랜지스터가 형성될 공간을 제공하기 용이하고, 제1구동부(231) 및 제2구동부(232)에 대한 구동 부하를 감소시킬 수 있다. 이는, 후술하는 도 5를 참조하여 상세히 설명하기로 한다.
또한, 제3 및 제4서브 픽셀 어레이(103, 104)에서 복수의 픽셀블럭들(110) 각각의 제1구동부(231) 및 제2구동부(232)가 서로 엇갈리게 배치됨에 따라 간섭에 기인한 제1구동부(231) 및 제2구동부(232)의 특성 열화를 방지할 수 있다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 제1서브 픽셀 어레이 내지 제4서브 픽셀 어레이에 대응하는 등가회로도를 도시한 도면이다. 이하, 도 1 내지 도 5를 참조하여 복수의 픽셀블럭들을 지그재그 형태로 배치하여 구동부의 구동 부하를 감소시키는 방법에 대해 설명하기로 한다.
도 1 내지 도 5를 참조하면, 제1서브 픽셀 어레이(101) 내지 제4서브 픽셀 어레이(104)는 복수의 픽셀블럭들(110)이 지그재그로 배치된 형태를 갖는다. 따라서, 제1전송신호(TRF1) 내지 제4전송신호(TRF4)에 응답하여 제2픽셀블럭(110-2)의 제1수광부(210)가 활성화될 수 있다. 제5전송신호(TRF5) 내지 제8전송신호(TRF8)에 응답하여 제1픽셀블럭(110-1)의 제1수광부(210) 및 제2픽셀블럭(110-2)의 제2수광부(220)가 동시에 활성화될 수 있다. 이는, 전송신호(TRF)가 인가되는 로우라인이 연장된 제1방향(D1)으로 제1픽셀블럭(110-1)의 제1수광부(210)와 제2픽셀블럭(110-2)의 제2수광부(220) 나란히 배치되기 때문이다. 마찬가지로, 제9전송신호(TRF9) 내지 제12전송신호(TRF12)에 응답하여 제1픽셀블럭(110-1)의 제2수광부(220) 및 제3픽셀블럭(110-3)의 제1수광부(210)가 동시에 활성화될 수 있다. 그리고, 제13전송신호(TRF13) 및 제16전송신호(TRF16)에 응답하여 제3픽셀블럭(110-3)의 제2수광부(220)가 활성화될 수 있다.
제1서브 픽셀 어레이(101) 내지 제4서브 픽셀 어레이(104)에 제5전송신호(TRF5) 내지 제8전송신호(TRF8)가 인가되는 경우를 참조하여 이미지 센서의 동작을 살펴보면, 제5전송신호(TRF) 내지 제8전송신호(TRF)가 각각의 수광부들(210, 220)에 인가되는 타이밍에서 제1픽셀블럭(110-1) 및 제2픽셀블럭(110-2)은 각각 전체 8개 단위픽셀들 중에서 4개의 단위픽셀들만 동작할 수 있다. 예를 들어, 제5전송신호(TRF5) 내지 제8전송신호(TRF8)에 응답하여 제1픽셀블럭(110-1)은 제1단위픽셀(211) 내지 제4단위픽셀(214)에서 생성된 광전하를 순차적으로 제1플로팅디퓨전(FD1)으로 전달할 수 있고, 제2픽셀블럭(110-2)은 제5단위픽셀(225) 내지 제8단위픽셀(228)에서 생성된 광전하를 순차적으로 제2플로팅디퓨전(FD2)으로 전달할 수 있다. 이로 인해, 각각의 픽셀블럭(110)에서 출력신호 예컨대, 이미지 신호 및 이미지 리셋 신호를 출력할 때, 구동 부하를 감소시킬 수 있다.
구체적으로, 제5전송신호(TRF) 내지 제8전송신호(TRF)가 인가되는 타이밍에서 제1픽셀블럭(110-1) 및 제2픽셀블럭(110-2)은 각각 전체 8개의 단위픽셀들 중 4개의 단위픽셀만 동작하기 때문에 제1구동부(231) 및 제2구동부(232)에 인가되는 입력신호 즉, 리셋신호(RST) 및 선택신호(SEL)는 인가하기 위한 신호라인에 인가되는 전류 구동량을 절반으로 감소시킬 수 있다. 또한, 제1구동부(231) 및 제2구동부(232)에 각각 리셋전압(Vr) 및 드라이버전압(Vd)을 공급하기 위한 파워라인들의 전류 구동량도 절반으로 감소시킬 수 있다. 이를 통해, 제1구동부(231) 및 제2구동부(232)의 구동 부하를 감소시킬 수 있다. 여기서, 리셋신호(RST) 및 선택신호(SEL)는 인가하기 위한 신호라인은 리셋 게이트(RG) 및 선택 게이트(SG)에 각각 연결된 로우라인을 지칭할 수 있다.
또한, 제5전송신호(TRF) 내지 제8전송신호(TRF)가 인가되는 타이밍에서 제1픽셀블럭(110-1)의 출력신호는 제1컬럼라인(CL1)으로 출력되고, 제2픽셀블럭(110-2)의 출력신호는 제2컬럼라인(CL2)으로 출력되기 때문에 컬럼라인들(CL1, CL2)에 인가되는 전류 구동량도 절반으로 감소시킬 수 있다. 이를 통해, 컬럼라인들에 연결되는 상관 이중 샘플링(도 8의 도면부호 '120' 참조), 아날로그-디지털 컨버터(도 8의 도면부호 '130' 참조)등의 구동 부하를 감소시킬 수도 있다.
도 6은 본 발명의 실시예에 따른 이미지 센서의 픽셀 어레이를 도시한 평면도이다. 도 6에 도시된 픽셀 어레이는 도 1에 도시된 픽셀블럭 및 서브 픽셀 어레이로 구성되는 경우를 예시하였다. 이는, 설명의 편의를 위한 것으로 도 2 내지 도 4에 도시된 픽셀블럭 및 서브 픽셀 어레이도 적용 가능하다.
도 1 및 도 6에 도시된 바와 같이, 픽셀 어레이(100)는 복수의 서브 픽셀 어레이들을 포함할 수 있다. 복수의 서브 픽셀 어레이들 각각은 지그재그 형태로 배치된 복수의 픽셀블럭들(110)을 포함할 수 있다. 즉, 픽셀 어레이(100)는 지그재그 형태로 배치된 복수의 픽셀블럭들(110)을 포함할 수 있다.
픽셀 어레이(100)에서 제2방향(D2)으로 동일한 라인 즉, 동일한 컬럼에 위치하는 픽셀블럭들(110)은 동일한 평면형상을 가질 수 있다. 제2방향(D2)으로 홀수번째 라인 즉, 홀수번째 컬럼에 위치하는 픽셀블럭들(110))의 평면형상과 제2방향(D2)으로 짝수번째 라인 즉, 짝수번째 컬럼에 위치하는 픽셀블럭들(110)의 평면형상은 서로 대칭적일 수 있다.
복수의 서브 픽셀 어레이들 각각은 서로 인접하게 위치하는 제1픽셀블럭(110-1) 내지 제3픽셀블럭(110-3)을 포함할 수 있다. 제1픽셀블럭(110-1)은 제1방향(D1)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)과 인접하고, 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)은 제2방향(D2)으로 정렬될 수 있다. 제1픽셀블럭(110-1)의 제1수광부(210)는 제1방향(D1)으로 제2픽셀블럭(110-2)의 제2수광부(220)와 정렬될 수 있고, 제1픽셀블럭(110-1)의 제2수광부(220)는 제1방향(D1)으로 제3픽셀블럭(110-3)의 제1수광부(210)와 정렬될 수 있다. 제1픽셀블럭(110-1)의 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)는 제1방향(D1)으로 제2픽셀블럭(110-2)의 리셋 트랜지스터(RX)와 정렬될 수 있고, 제1픽셀블럭(110-1)의 선택 트랜지스터(SX)는 제2픽셀블럭(110-2)의 제2수광부(220)와 제3픽셀블럭(110-3)의 제1수광부(210) 사이에 위치할 수 있다.
복수의 서브 픽셀 어레이들 중 어느 하나의 서브 픽셀 어레이 즉, 제1서브 픽셀 어레이(105) 및 제1방향(D1)으로 제1서브 픽셀 어레이(105)와 인접한 제2서브 픽셀 어레이(106)는 이들이 접하는 경계를 기준으로 비대칭적인 평면형상을 가질 수 있다.
상술한 바와 같이, 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)은 지그재그 형태로 배치됨에 따라 복수의 픽셀블럭들(110) 각각의 구동부도 서로 엇갈리게 배치할 수 있다. 이를 통해, 인접한 구동부 사이의 간섭에 기인한 특성 열화를 최소화시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 이미지 센서의 픽셀 어레이를 도시한 평면도이다. 도 7에 도시된 픽셀 어레이는 도 1에 도시된 픽셀블럭 및 서브 픽셀 어레이로 구성되는 경우를 예시하였다. 이는, 설명의 편의를 위한 것으로 도 2 내지 도 4에 도시된 픽셀블럭 및 서브 픽셀 어레이도 적용 가능하다.
도 1 및 도 7에 도시된 바와 같이, 픽셀 어레이(100)는 복수의 서브 픽셀 어레이들을 포함할 수 있다. 복수의 서브 픽셀 어레이들 각각은 지그재그 형태로 배치된 복수의 픽셀블럭들(110)을 포함할 수 있다. 즉, 픽셀 어레이(100)는 지그재그 형태로 배치된 복수의 픽셀블럭들(110)을 포함할 수 있다.
픽셀 어레이(100)에서 제2방향(D2)으로 동일한 라인 즉, 동일한 컬럼에 위치하는 픽셀블럭들(110)은 동일한 평면형상을 가질 수 있다. 제2방향(D2)으로 홀수번째 라인 즉, 홀수번째 컬럼에 위치하는 픽셀블럭들(110))의 평면형상과 제2방향(D2)으로 짝수번째 라인 즉, 짝수번째 컬럼에 위치하는 픽셀블럭들(110)의 평면형상은 서로 대칭적일 수 있다.
복수의 서브 픽셀 어레이들 각각은 서로 인접하게 위치하는 제1픽셀블럭(110-1) 내지 제3픽셀블럭(110-3)을 포함할 수 있다. 제1픽셀블럭(110-1)은 제1방향(D1)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)과 인접하고, 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)은 제2방향(D2)으로 정렬될 수 있다. 제1픽셀블럭(110-1)의 제1수광부(210)는 제1방향(D1)으로 제2픽셀블럭(110-2)의 제2수광부(220)와 정렬될 수 있고, 제1픽셀블럭(110-1)의 제2수광부(220)는 제1방향(D1)으로 제3픽셀블럭(110-3)의 제1수광부(210)와 정렬될 수 있다. 제1픽셀블럭(110-1)의 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)는 제1방향(D1)으로 제2픽셀블럭(110-2)의 리셋 트랜지스터(RX)와 정렬될 수 있고, 제1픽셀블럭(110-1)의 선택 트랜지스터(SX)는 제2픽셀블럭(110-2)의 제2수광부(220)와 제3픽셀블럭(110-3)의 제1수광부(210) 사이에 위치할 수 있다.
복수의 서브 픽셀 어레이들 중 어느 하나의 서브 픽셀 어레이 즉, 제1서브 픽셀 어레이(107) 및 제1방향(D1)으로 제1서브 픽셀 어레이(107)와 인접한 제2서브 픽셀 어레이(108)는 이들이 접하는 경계를 기준으로 대칭적인 평면형상을 가질 수 있다. 이로 인해, 제1서브 픽셀 어레이(107)와 제2서브 픽셀 어레이(108)가 접하는 경계에 인접하게 드라이버 트랜지스터(DX)들이 위치할 수 있고, 드라이버전압(Vd)을 공급받는 드라이버 트랜지스터(DX)의 드레인 공유할 수 있다. 예를 들어, 제1서브 픽셀 어레이(107)의 제2픽셀블럭(110-2)과 제2서브 픽셀 어레이(108)의 제2픽셀블럭(110-2)은 제1서브 픽셀 어레이(107)와 제2서브 픽셀 어레이(108)가 접하는 경계를 기준으로 서로 대칭적인 평면형상을 가질 수 있고, 드라이버 트랜지스터(DX)가 서로 마주보는 형태를 가질 수 있다. 따라서, 제1서브 픽셀 어레이(107)의 제2픽셀블럭(110-2)에 위치하는 드라이버 트랜지스터(DX)와 제2서브 픽셀 어레이(108)의 제2픽셀블럭(110-2)에 위치하는 드라이버 트랜지스터(DX)는 드레인을 공유하는 형태를 가질 수 있다. 공유된 드라이버 트랜지스터(DX)의 드레인은 제1서브 픽셀 어레이(107)와 제2서브 픽셀 어레이(108)가 접하는 경계에 위치할 수 있다.
한편, 도면에 도시하지는 않았지만, 제1서브 픽셀 어레이(107)와 제2서브 픽셀 어레이(108)가 접하는 경계에 인접하게 리셋 트랜지스터(RX)들이 위치할 수 있고, 리셋전압(Vr)을 공급받는 리셋 트랜지스터(RX)의 드레인을 공유할 수도 있다.
상술한 바와 같이, 픽셀 어레이(100)에서 인접한 서브 픽셀 어레이들이 그들이 접한 경계를 기준으로 대칭적인 평면형상을 갖기 때문에 드라이브 트랜지스터(DX)의 드레인 또는/및 리셋 트랜지스터(RX)의 드레인을 공유하는 형태를 갖는 구동부를 제공할 수 있다. 이를 통해, 픽셀 트랜지스터 형성될 공간을 보다 효과적으로 제공할 수 있다.
도 8은 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 8에 도시된 바와 같이, 이미지 센서는 복수의 픽셀블럭(110)들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 100), 상관 이중 샘플링(correlated double sampling, CDS, 120), 아날로그-디지털 컨버터(analog digital converter, ADC, 130), 버퍼(Buffer, 140), 로우 드라이버(row driver, 150), 타이밍 제너레이터(timing generator, 160), 제어 레지스터(control register, 170) 및 램프 신호 제너레이터(ramp signal generator, 180)를 포함할 수 있다.
타이밍 제너레이터(160)는 로우 드라이버(150), 상관 이중 샘플링(120), 아날로그-디지털 컨버터(130) 및 램프 신호 제너레이터(180) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성한다. 제어 레지스터(170)는 램프 신호 제너레이터(180), 타이밍 제너레이터(160) 및 버퍼(140) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성한다.
로우 드라이버(150)는 픽셀 어레이(100)를 로우라인(row line) 단위로 구동한다. 예컨대, 로우 드라이버(150)는 복수의 로우라인(row line)들 중에서 어느 하나의 로우라인(row line)을 선택할 수 있는 선택 신호를 생성할 수 있다. 복수의 로우라인(row line)들 각각에는 복수의 픽셀블럭(110)들과 연결된다. 그리고, 복수의 픽셀블럭(110)들 각각에는 하나의 로우라인(row line)이 연결된다.
복수의 픽셀블럭(110)들 각각은 입사광을 감지하여 이미지 리셋 신호와 이미지 신호를 컬럼라인(column line)을 통해 상관 이중 샘플링(120)으로 출력한다. 상관 이중 샘플링(120)은 수신된 이미지 리셋 신호와 이미지 신호 각각에 대하여 샘플링을 수행한다. 복수의 컬럼라인(column line)들 각각에는 복수의 픽셀블럭(110)들이 연결된다. 복수의 픽셀블럭(110)들 각각에는 하나의 컬럼라인(column line)이 연결된다. 아날로그-디지털 컨버터(130)는 램프 신호 제너레이터(180)로부터 출력된 램프 신호와 상관 이중 샘플링(120)으로부터 출력되는 샘플링 신호를 서로 비교하여 비교 신호를 출력한다. 타이밍 제너레이터(160)로부터 제공되는 클럭 신호에 따라 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 버퍼(140)로 출력한다. 램프 신호 제너레이터(180)는 타이밍 제너레이터(160)의 제어 하에 동작할 수 있다.
버퍼(140)는 아날로그-디지털 컨버터(130)로부터 출력된 복수의 디지털 신호 각각을 저장한 후 이들 각각을 감지 증폭하여 출력한다. 따라서, 버퍼(140)는 메모리(미도시)와 감지증폭기(미도시)를 포함할 수 있다. 메모리는 카운트 값을 저장하기 위한 것이며, 카운트 값은 복수의 픽셀블럭(110)들로부터 출력된 신호에 연관된 카운트 값을 의미한다. 감지증폭기는 메모리로부터 출력되는 각각의 카운트 값을 감지하여 증폭한다.
상술한 실시예에 따른 이미지 센서는 다양한 전자장치 또는 시스템에 이용될 수 있다. 이하에서는, 도 9를 참조하여 카메라에 본 발명의 실시예에 따른 이미지 센서를 적용한 경우를 예시하여 설명하기로 한다.
도 9는 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면이다.
도 9를 참조하여, 실시예들에 따른 이미지 센서를 구비한 전자장치는 정지영상 또는 동영상을 촬영할 수 있는 카메라일 수 있다. 전자장치는 광학 시스템(910, 또는, 광학 렌즈), 셔터 유닛(911), 이미지 센서(900) 및 셔터 유닛(911)을 제어/구동하는 구동부(913) 및 신호 처리부(912)를 포함할 수 있다.
광학 시스템(910)은 피사체로부터의 이미지 광(입사광)을 이미지 센서(900)의 픽셀 어레이(도 8의 도면부호 '100' 참조)로 안내한다. 광학 시스템(910)은 복수의 광학 렌즈로 구성될 수 있다. 셔터 유닛(911)은 이미지 센서(900)에 대한 광 조사 기간 및 차폐 기간을 제어한다. 구동부(913)는 이미지 센서(900)의 전송 동작과 셔터 유닛(911)의 셔터 동작을 제어한다. 신호 처리부(912)는 이미지 센서(900)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행한다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 픽셀 어레이 101~108 : 서브 픽셀 어레이
110 : 픽셀블럭 210 : 제1수광부
220 : 제2수광부 231 : 제1구동부
232 : 제2구동부 250 : 상호연결부
TX : 전송 트랜지스터 RX : 리셋 트랜지스터
DX : 드라이버 트랜지스터 SX : 선택 트랜지스터
PD : 광전변환소자 FD1 : 제1플로팅디퓨전
FD2 : 제2플로팅디퓨전

Claims (34)

  1. 복수의 픽셀블럭들이 배열된 픽셀 어레이를 포함하고,
    상기 복수의 픽셀블럭들 각각은,
    제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부;
    제2방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부;
    상기 제1수광부와 상기 제2수광부 사이에 위치하는 제1구동부;
    상기 제1구동부와 인접한 상기 제1수광부 또는 상기 제2수광부의 일측면에 대향하는 타측면에 인접하게 위치하는 제2구동부; 및
    상기 제1구동부 또는 상기 제2구동부에 인접하게 위치하는 제3구동부를 포함하고,
    상기 복수의 픽셀블럭들은 제1픽셀블럭 및 상기 제2방향과 교차하는 제1방향으로 상기 제1픽셀블럭과 인접하게 위치하는 제2픽셀블럭을 포함하고, 상기 제1픽셀블럭의 제3구동부는 상기 제1픽셀블럭의 제1수광부 또는 제2수광부보다 상기 제2픽셀블럭의 제1수광부 또는 제2수광부에 더 인접하게 위치하는 이미지 센서.
  2. 제1항에 있어서,
    상기 제1플로팅디퓨전, 상기 제2플로팅디퓨전, 상기 제1구동부 및 상기 제2구동부를 전기적으로 연결하는 상호연결부를 더 포함하는 이미지 센서.
  3. 제1항에 있어서,
    상기 제1구동부는 드라이버 트랜지스터를 포함하고,
    상기 제2구동부는 리셋 트랜지스터를 포함하며,
    상기 제3구동부는 상기 드라이버 트랜지스터에 직렬로 연결된 선택 트랜지스터를 포함하는 이미지 센서.
  4. 제1항에 있어서,
    상기 제1구동부는 리셋 트랜지스터를 포함하고,
    상기 제2구동부는 드라이버 트랜지스터를 포함하며,
    상기 제3구동부는 상기 드라이버 트랜지스터에 직렬로 연결된 선택 트랜지스터를 포함하는 이미지 센서.
  5. 제1항에 있어서,
    상기 제1구동부 내지 상기 제3구동부 각각은 트랜지스터를 포함하고,
    상기 제3구동부와 인접하게 위치하는 상기 제1구동부의 트랜지스터 또는 상기 제2구동부의 트랜지스터는 상기 제1방향으로 상기 제1수광부의 피치에 대응하는 채널길이를 갖는 이미지 센서.
  6. 복수의 픽셀블럭들이 배열된 픽셀 어레이를 포함하고,
    상기 복수의 픽셀블럭들 각각은,
    제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부;
    제2방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부;
    상기 제1수광부 또는 상기 제2수광부에 인접하게 위치하는 리셋 트랜지스터;
    상기 제1수광부와 상기 제2수광부 사이에 위치하고, 상기 제2방향과 교차하는 제1방향으로 상기 제1수광부의 피치에 대응하는 채널길이를 갖는 드라이버 트랜지스터; 및
    상기 드라이버 트랜지스터에 직렬로 연결된 선택 트랜지스터
    를 포함하는 이미지 센서.
  7. 제6항에 있어서,
    상기 제1플로팅디퓨전, 상기 제2플로팅디퓨전 및 상기 드라이버 트랜지스터의 게이트 및 상기 리셋 트랜지스터의 소스를 전기적으로 연결하는 상호연결부를 더 포함하는 이미지 센서.
  8. 제7항에 있어서,
    상기 상호연결부는 상기 제2방향으로 연장된 일직선 형태를 갖는 이미지 센서.
  9. 제6항에 있어서,
    상기 픽셀 어레이에서 상기 복수의 픽셀블럭들은 지그재그 형태로 배치되는 이미지 센서.
  10. 제6항에 있어서,
    상기 제2방향으로 동일한 라인에 위치하는 픽셀블럭들은 동일한 평면형상을 갖는 이미지 센서.
  11. 제6항에 있어서,
    상기 제2방향으로 홀수번째 라인에 위치하는 픽셀블럭들의 평면형상은 상기 제2방향으로 짝수번째 컬럼에 위치하는 픽셀블럭들의 평면형상과 서로 대칭적인 이미지 센서.
  12. 제6항에 있어서,
    상기 리셋 트랜지스터의 소스는 상기 제2방향으로 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전과 정렬되는 이미지 센서.
  13. 제6항에 있어서,
    상기 복수의 픽셀블럭들 각각에서 상기 선택 트랜지스터는 상기 제1수광부 및 상기 제2수광부 외측으로 돌출된 형태를 갖는 이미지 센서.
  14. 제6항에 있어서,
    상기 복수의 픽셀블럭들 중 제1픽셀블럭의 선택 트랜지스터는 상기 제1방향으로 상기 제1픽셀블럭의 제1수광부 및 제2수광부 각각에 인접한 수광부들 사이에 위치하는 이미지 센서.
  15. 제6항에 있어서,
    상기 픽셀 어레이는 복수의 서브 픽셀 어레이들을 포함하고,
    상기 복수의 서브 픽셀 어레이들 각각은 상기 복수의 픽셀블럭들 중 서로 인접하게 위치하는 제1픽셀블럭 내지 제3픽셀블럭을 포함하며,
    상기 제1픽셀블럭은 상기 제1방향으로 상기 제2픽셀블럭 및 상기 제3픽셀블럭과 인접하고, 상기 제2픽셀블럭 및 상기 제3픽셀블럭은 상기 제2방향으로 정렬되며,
    상기 제1픽셀블럭의 제1수광부는 상기 제1방향으로 상기 제2픽셀블럭의 제2수광부와 정렬되고, 상기 제1픽셀블럭의 제2수광부는 상기 제1방향으로 상기 제3픽셀블럭의 제1수광부와 정렬되는 이미지 센서.
  16. 제15항에 있어서,
    상기 제1픽셀블럭의 드라이버 트랜지스터 및 선택 트랜지스터는 상기 제1방향으로 상기 제2픽셀블럭의 리셋 트랜지스터 또는 상기 제3픽셀블럭의 리셋 트랜지스터와 정렬되고,
    상기 제1픽셀블럭의 선택 트랜지스터는 상기 제2픽셀블럭의 제2수광부와 상기 제3픽셀블럭의 제1수광부 사이에 위치하는 이미지 센서.
  17. 제15항에 있어서,
    상기 복수의 서브 픽셀 어레이들 중 제1서브 픽셀 어레이 및 상기 제1방향으로 상기 제1서브 픽셀 어레이와 인접한 제2서브 픽셀 어레이는 이들이 접하는 경계를 기준으로 비대칭적인 평면형상을 갖는 이미지 센서.
  18. 제15항에 있어서,
    상기 복수의 서브 픽셀 어레이들 중 제1서브 픽셀 어레이 및 상기 제1방향으로 상기 제1서브 픽셀 어레이와 인접한 제2서브 픽셀 어레이는 이들이 접하는 경계를 기준으로 대칭적인 평면형상을 갖는 이미지 센서.
  19. 제18항에 있어서,
    상기 제1서브 픽셀 어레이와 상기 제2서브 픽셀 어레이가 접하는 경계에 인접하게 위치하는 드라이버 트랜지스터들은 드라이브전압을 공급받는 드레인을 공유하는 형태를 갖는 이미지 센서.
  20. 복수의 픽셀블럭들이 배열된 픽셀 어레이를 포함하고,
    상기 복수의 픽셀블럭들 각각은,
    제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부;
    제2방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부;
    상기 제1수광부와 상기 제2수광부 사이에 위치하고, 리셋 트랜지스터를 포함하는 제1구동부; 및
    상기 제1수광부 또는 상기 제2수광부에 인접하게 위치하고, 직렬로 연결된 드라이버 트랜지스터 및 선택 트랜지스터를 포함하는 제2구동부를 포함하고,
    상기 제2구동부는 상기 제1수광부 및 상기 제2수광부 외측 상기 제2방향과 교차하는 제1방향으로 일부가 확장된 형태를 갖는 이미지 센서.
  21. 제20항에 있어서,
    상기 제1플로팅디퓨전, 상기 제2플로팅디퓨전 및 상기 드라이버 트랜지스터의 게이트 및 상기 리셋 트랜지스터의 소스를 전기적으로 연결하는 상호연결부를 더 포함하는 이미지 센서.
  22. 제21항에 있어서,
    상기 상호연결부는 상기 제2방향으로 연장된 일직선 형태를 갖는 이미지 센서.
  23. 제20항에 있어서,
    상기 픽셀 어레이에서 상기 복수의 픽셀블럭들은 지그재그 형태로 배치되는 이미지 센서.
  24. 제20항에 있어서,
    상기 제2방향으로 동일한 라인에 위치하는 픽셀블럭들은 동일한 평면형상을 갖는 이미지 센서.
  25. 제20항에 있어서,
    상기 제2방향으로 홀수번째 라인에 위치하는 픽셀블럭들의 평면형상은 상기 제2방향으로 짝수번째 컬럼에 위치하는 픽셀블럭들의 평면형상과 서로 대칭적인 이미지 센서.
  26. 제20항에 있어서,
    상기 리셋 트랜지스터의 소스는 상기 제2방향으로 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전과 정렬되는 이미지 센서.
  27. 제20항에 있어서,
    상기 복수의 픽셀블럭들 각각에서 상기 드라이버 트랜지스터는 상기 제1방향으로 상기 제1수광부의 피치 또는 상기 제2수광부의 피치에 대응하는 채널길이를 갖는 이미지 센서.
  28. 제20항에 있어서,
    상기 복수의 픽셀블럭들 각각에서 상기 드라이버 트랜지스터는 상기 제2방향으로 상기 제1수광부 및 상기 제2수광부와 정렬되고,
    상기 선택 트랜지스터는 상기 제1수광부 및 상기 제2수광부 외측으로 돌출된 형태를 갖는 이미지 센서.
  29. 제20항에 있어서,
    상기 복수의 픽셀블럭들 중 제1픽셀블럭의 선택 트랜지스터는 상기 제1방향으로 상기 제1픽셀블럭에 인접한 제2픽셀블럭의 제1수광부와 제2수광부 사이에 위치하는 이미지 센서.
  30. 제20항에 있어서,
    상기 픽셀 어레이는 복수의 서브 픽셀 어레이들을 포함하고,
    상기 복수의 서브 픽셀 어레이들 각각은 상기 복수의 픽셀블럭들 중 서로 인접하게 위치하는 제1픽셀블럭 내지 제3픽셀블럭을 포함하며,
    상기 제1픽셀블럭은 상기 제1방향으로 상기 제2픽셀블럭 및 상기 제3픽셀블럭과 인접하고, 상기 제2픽셀블럭 및 상기 제3픽셀블럭은 상기 제2방향으로 정렬되며,
    상기 제1픽셀블럭의 제1수광부는 상기 제1방향으로 상기 제2픽셀블럭의 제2수광부와 정렬되고, 상기 제1픽셀블럭의 제2수광부는 상기 제1방향으로 상기 제3픽셀블럭의 제1수광부와 정렬되는 이미지 센서.
  31. 제30항에 있어서,
    상기 제1픽셀블럭의 드라이버 트랜지스터 및 선택 트랜지스터는 상기 제1방향으로 상기 제2픽셀블럭의 리셋 트랜지스터 또는 상기 제3픽셀블럭의 리셋 트랜지스터와 정렬되고,
    상기 제1픽셀블럭의 선택 트랜지스터는 상기 제2픽셀블럭의 제1수광부와 제2수광부 사이 또는 상기 제3픽셀블럭의 제1수광부와 제2수광부 사이에 위치하는 이미지 센서.
  32. 제30항에 있어서,
    상기 복수의 서브 픽셀 어레이들 중 제1서브 픽셀 어레이 및 상기 제1방향으로 상기 제1서브 픽셀 어레이와 인접한 제2서브 픽셀 어레이는 이들이 접하는 경계를 기준으로 비대칭적인 평면형상을 갖는 이미지 센서.
  33. 제30항에 있어서,
    상기 복수의 서브 픽셀 어레이들 중 제1서브 픽셀 어레이 및 상기 제1방향으로 상기 제1서브 픽셀 어레이와 인접한 제2서브 픽셀 어레이는 이들이 접하는 경계를 기준으로 대칭적인 평면형상을 갖는 이미지 센서.
  34. 제33항에 있어서,
    상기 제1서브 픽셀 어레이와 상기 제2서브 픽셀 어레이가 접하는 경계에 인접하게 위치하는 드라이버 트랜지스터들은 드라이브전압을 공급받는 드레인을 공유하는 형태를 갖는 이미지 센서.
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