CN110099228A - 包括具有锯齿形排列的像素块的像素阵列的图像传感器 - Google Patents

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Abstract

包括具有锯齿形排列的像素块的像素阵列的图像传感器。图像传感器包括具有将光转换为电信号的多个像素块的像素阵列。各像素块包括：第一光接收电路，包括共享第一浮置扩散区的多个单元像素；第二光接收电路，沿第二方向与第一光接收电路相邻排列，并包括共享第二浮置扩散区的多个单元像素；第一驱动电路，在第一光接收电路与第二光接收电路之间；第二驱动电路，与背离第一或第二光接收电路的与第一驱动电路相邻的一侧的另一侧相邻；第三驱动电路，与第一或第二驱动电路相邻。多个像素块包括第一像素块和沿与第二方向交叉的第一方向与第一像素块相邻的第二像素块，第一像素块的第三驱动电路比第一像素块的第一或第二光接收电路更靠近第二像素块的第一或第二光接收电路。

Description

包括具有锯齿形排列的像素块的像素阵列的图像传感器
技术领域
各种实施方式涉及一种图像传感器。
背景技术
图像传感器是接收来自光学图像或者一个或更多个对象的光并将所接收的光转换为形成图像的电信号的装置。最近，随着计算机行业和通信行业的发展，在包括例如数字相机、摄像机、诸如个人通信系统的便携式装置、游戏机、安全相机、医疗微型相机和机器人的各种领域或应用中，对具有改进的集成度和性能的图像传感器的需求正在增加。
发明内容
各种实施方式提供了一种具有改进的性能的图像传感器。
在实施方式中，一种图像传感器可包括像素阵列，该像素阵列包括可操作以将光转换为电信号的多个像素块。所述多个像素块中的每一个可包括：第一光接收电路，其包括共享第一浮置扩散区的多个单元像素；第二光接收电路，其在第二方向上与第一光接收电路相邻排列，并且包括共享第二浮置扩散区的多个单元像素；第一驱动电路，其被设置在第一光接收电路与第二光接收电路之间；第二驱动电路，其与所述第一光接收电路或所述第二光接收电路的另一侧相邻设置，所述另一侧与所述第一光接收电路或所述第二光接收电路的与所述第一驱动电路相邻的一侧背离；以及第三驱动电路，其与第一驱动电路或第二驱动电路相邻设置。所述多个像素块可包括第一像素块以及在与第二方向交叉的第一方向上与第一像素块相邻设置的第二像素块，并且与第一像素块的第一光接收电路或第二光接收电路相比，第一像素块的第三驱动电路被设置为更靠近第二像素块的第一光接收电路或第二光接收电路。
在实施方式中，一种图像传感器可包括像素阵列，该像素阵列包括可操作以将光转换为电信号的多个像素块。所述多个像素块中的每一个包括：第一光接收电路，其包括共享第一浮置扩散区的多个单元像素；第二光接收电路，其在第二方向上与第一光接收电路相邻排列，并且包括共享第二浮置扩散区的多个单元像素；重置晶体管，其与第一光接收电路或第二光接收电路相邻设置；驱动晶体管，其被设置在第一光接收电路与第二光接收电路之间，并且在与第二方向交叉的第一方向上具有与第一光接收电路的节距(pitch)对应的沟道长度；以及选择晶体管，其串联联接到驱动晶体管。
在实施方式中，一种图像传感器可包括像素阵列，该像素阵列包括可操作以将光转换为电信号的多个像素块。所述多个像素块中的每一个可包括：第一光接收电路，其包括共享第一浮置扩散区的多个单元像素；第二光接收电路，其在第二方向上与第一光接收电路相邻排列，并且包括共享第二浮置扩散区的多个单元像素；第一驱动电路，其被设置在第一光接收电路与第二光接收电路之间，并且包括重置晶体管；以及第二驱动电路，其与第一光接收电路或第二光接收电路相邻设置，并且包括串联联接的驱动晶体管和选择晶体管。第二驱动电路的一部分可具有在与第二方向交叉的第一方向上从第一光接收电路和第二光接收电路延伸的形状。
附图说明
图1是示出基于所公开的技术的实施方式的图像传感器的子像素阵列的示例的布局。
图2是示出基于图1所示的图像传感器的子像素阵列的改型的图像传感器的子像素阵列的示例的布局。
图3是示出基于所公开的技术的另一实施方式的图像传感器的子像素阵列的示例的布局。
图4是示出基于图3所示的图像传感器的子像素阵列的改型的图像传感器的子像素阵列的示例的布局。
图5是与基于所公开的技术的一些实施方式的图像传感器的第一子像素阵列至第四子像素阵列对应的等效电路图。
图6是示出基于所公开的技术的实施方式的图像传感器的像素阵列的示例的布局。
图7是示出基于所公开的技术的另一实施方式的图像传感器的像素阵列的示例的布局。
图8是示意性地示出基于所公开的技术的实施方式的图像传感器的示例的框图。
图9是示意性地示出包括基于所公开的技术的一些实施方式的图像传感器的电子装置的示例的图。
具体实施方式
可实现所公开的基于共享像素结构的图像感测技术以实现高质量、高分辨率成像，同时使图像传感器的尺寸最小化。在特定实现方式中，尽管共享像素结构可增加填充因子(即，像素的光敏面积与其总面积之比，或者光电二极管面积与总像素面积之比)，但是特定共享像素结构的操作特性可能随着包括像素晶体管的驱动电路的面积减小而劣化。在这方面，尽管共享像素结构可被设计为增加光电转换元件的光接收面积，但是由于形成像素晶体管的面积相对减小，所以诸如驱动晶体管(DX)、重置晶体管(RX)和选择晶体管(ST)的像素晶体管的性能可能下降。此外，共享像素结构的制造中的工艺偏差可能导致像素具有不均匀的特性并且易受时间噪声影响。
在共享像素结构中，与共享浮置扩散区的各个单元像素相邻的结构(例如，导电线和像素晶体管)的类型和形状的差异也可能导致单元像素由于它们之间引起的交叠电容或寄生电容而具有不均匀的特性。
所公开的技术提供了图像传感器技术，当适当地实现时，所述技术可用于减轻那些和其它问题中的一个或更多个，以提供具有共享像素结构以提供高质量、高分辨率图像，同时能够在有限的面积内使像素晶体管的尺寸最大化的图像传感器。
在下面所描述的具体示例中，使用两个不同的方向D1和D2来说明所公开的技术的特定实现方式的技术设计和特征：第一方向D1可以是水平方向或行方向，不同的第二方向D2可以是垂直方向或列方向。尽管在所公开的技术的一些实施方式中示出了第一方向D1和第二方向D2分别是行方向和列方向，但是应该注意，所公开的技术不限于此。例如，第一方向D1可以是列方向，第二方向D2可以是行方向。
图1是示出基于所公开的技术的实施方式的图像传感器的子像素阵列的示例的布局，图2是示出基于图1所示的图像传感器的子像素阵列的改型的图像传感器的子像素阵列的示例的布局。
如图1和图2所示，基于所公开的技术的实施方式实现的图像传感器和图1所示的图像传感器的改型中的每一个可包括像素阵列，该像素阵列中排列有多个子像素阵列。多个子像素阵列中的每一个可包括多个像素块110-1、110-2、110-3。以下，为了说明方便起见，基于图1所示的示例实现的子像素阵列将被称为“第一子像素阵列101”，基于图2所示的示例实现的子像素阵列将被称为“第二子像素阵列102”。
在第一子像素阵列101和第二子像素阵列102中的每一个中，多个像素块110-1、110-2、110-3可按照锯齿形形式排列。例如，第一子像素阵列101和第二子像素阵列102中的每一个可包括相对于彼此以交错方式设置的至少三个像素块110。这样，基于所公开的技术的一些实施方式实现的图像传感器可确保用于多个像素块110中的每一个中要形成的像素晶体管的空间，并且还可减小当像素晶体管操作时的驱动负载。例如，当从像素块110-1、110-2、110-3中的每一个输出输出信号(例如，图像信号或图像重置信号)时，驱动负载可减小。
详细地讲，第一子像素阵列101和第二子像素阵列102中的每一个可包括按照锯齿形形式设置的第一像素块110-1至第三像素块110-3。第一像素块110-1至第三像素块110-3可被排列为使得第一像素块110-1在第一方向D1上与第二像素块110-2和第三像素块110-3相邻，并且第二像素块110-2和第三像素块110-3在第二方向D2上对齐。第二像素块110-2的形状可以是与第三像素块110-3的二维排列或平面形状相同的二维排列或平面排列。相对于第一像素块110-1与第二像素块110-2和第三像素块110-3邻接的边界，第一像素块110-1的二维排列的区域与第二像素块110-2的二维排列的区域和第三像素块110-3的二维排列的区域可彼此对称。在第一方向D1上，第一像素块110-1的上侧区域与第二像素块110-2的下侧区域关于它们之间的边界对称，并且第一像素块110-1的下侧区域与第三像素块110-3的上侧区域关于它们之间的边界对称。
多个像素块110-1、110-2、110-3中的每一个可具有共享像素结构。例如，多个像素块110-1、110-2、110-3中的每一个可具有8共享像素结构。与4共享像素结构相比，8共享像素结构可容易地增加像素晶体管的尺寸。详细地讲，多个像素块110-1、110-2、110-3中的每一个可包括：第一光接收电路210，其包括共享第一浮置扩散区FD1的多个单元像素；第二光接收电路220，其包括共享第二浮置扩散区FD2的多个单元像素；驱动电路，其包括重置晶体管RX、驱动晶体管DX和选择晶体管SX；以及互联电路250，其将第一光接收电路210、第二光接收电路220和驱动电路电联接。这里，重置晶体管RX、驱动晶体管DX和选择晶体管SX可被称为像素晶体管。
在多个像素块110-1、110-2、110-3中的每一个中，第一光接收电路210和第二光接收电路220可响应于入射光而生成光电荷。第一光接收电路210和第二光接收电路220可具有相同的二维配置。例如，第一光接收电路210可包括四个单元像素(例如，第一单元像素211至第四单元像素214)，这四个单元像素共享第一浮置扩散区FD1并按照2×2矩阵结构排列。第二光接收电路220可包括四个单元像素(例如，第五单元像素225至第八单元像素228)，这四个单元像素共享第二浮置扩散区FD2并按照2×2矩阵结构排列。第一光接收电路210和第二光接收电路220可彼此相邻设置，并且可在第二方向D2上对齐。因此，第一浮置扩散区FD1和第二浮置扩散区FD2也可在第二方向D2上对齐。换言之，第一浮置扩散区FD1和第二浮置扩散区FD2可在第二方向D2上设置在同一条线上。第一浮置扩散区FD1和第二浮置扩散区FD2可通过互联电路250彼此电联接。
在多个像素块110-1、110-2、110-3中的每一个中，第一光接收电路210和第二光接收电路220可在第一方向D1和第二方向D2上分别具有第一节距W1和第二节距W2。在第一光接收电路210和第二光接收电路220中，第一节距W1可以是行方向上的宽度，第二节距W2可以是列方向上的宽度。第一节距W1和第二节距W2可具有相同的长度(W1＝W2)，或者由于在像素块110中设置驱动电路，第一节距W1可大于第二节距W2(W1>W2)。例如，在图1和图2中示出了第一节距W1大于第二节距W2。
在多个像素块110-1、110-2、110-3中的每一个中，第一单元像素211至第八单元像素228中的每一个可包括响应于入射光而生成光电荷的光电转换元件PD以及响应于传输信号TRF(参见图5)而将光电转换元件PD中生成的光电荷传输到浮置扩散区FD的传输晶体管TX。浮置扩散区FD可暂时存储光电转换元件PD中生成的光电荷。光电转换元件PD可包括光电二极管、光电晶体管、光电门、钳位光电二极管(PPD)或其组合。例如，光电转换元件PD可包括有机或/和无机光电二极管。详细地讲，光电转换元件PD可包括有机和无机光电二极管中的任一个，或者可通过将有机光电二极管和无机光电二极管彼此层叠来形成。传输信号TRF可在行驱动器(参见图8中的标号150)中生成，并且可通过从行驱动器延伸并联接到传输门TG的行线(未示出)被施加到传输晶体管TX。光电转换元件PD和浮置扩散区FD可分别用作传输晶体管TX的源极和漏极。
在多个像素块110-1、110-2、110-3中的每一个中，驱动电路可包括第一驱动电路231和第二驱动电路232。在第一子像素阵列101中，第一像素块110-1的第一驱动电路231可在第一方向D1上与第三像素块110-3的第二驱动电路232对齐，并且第一像素块110-1的第二驱动电路232可在第一方向D1上与第二像素块110-2的第一驱动电路231对齐。换言之，在第一方向D1上，第一像素块110-1的第一驱动电路231和第三像素块110-3的第二驱动电路232可并排设置。相反，在第二子像素阵列102中，第一像素块110-1的第一驱动电路231可在第一方向D1上与第二像素块110-2的第二驱动电路232对齐，并且第一像素块110-1的第二驱动电路232可在第一方向D1上与第三像素块110-3的第一驱动电路231对齐。换言之，在第一方向D1上，第一像素块110-1的第一驱动电路231和第二像素块110-2的第二驱动电路232可并排设置。在第一子像素阵列101和第二子像素阵列102中，多个像素块110中的每一个的第一驱动电路231和第二驱动电路232的位置可彼此不同。换言之，在第一子像素阵列101和第二子像素阵列102中，第一驱动电路231和第二驱动电路232可被设置在不同的行处。在第一子像素阵列101和第二子像素阵列102中，多个像素块110中的每一个的第一驱动电路231和第二驱动电路232可按照锯齿形方式设置，这样，第一驱动电路231与第二驱动电路232之间的干扰可最小化。具体地讲，对噪声敏感的第二驱动电路232的干扰可最小化。
第一驱动电路231可响应于重置信号RST(参见图5)而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化以去除其中先前累积的电荷。第二驱动电路232可生成与第一光接收电路210和第二光接收电路220中生成的光电荷的量对应的输出信号，并且可响应于通过行线(未示出)施加的选择信号SEL(参见图5)而将输出信号输出到列线(未示出)。重置信号RST和选择信号SEL可在行驱动器(参见图8中的标号150)中生成，并且可分别通过从行驱动器延伸并联接到重置门RG和选择门SG的行线(未示出)施加到重置晶体管RX和选择晶体管SX。
在第一子像素阵列101中，第一驱动电路231可与第二光接收电路220相邻设置。例如，第一驱动电路231可与第二光接收电路220的第七单元像素227相邻设置。相反，在第二子像素阵列102中，第一驱动电路231可与第一光接收电路210相邻设置。例如，第一驱动电路231可与第一光接收电路210的第一单元像素211相邻设置。
第一驱动电路231可包括重置晶体管RX，重置晶体管RX通过去除光电转换元件PD中先前累积的电荷来执行重置操作。重置晶体管RX可包括第一有源区域241、形成在第一有源区域241上的重置门RG以及形成在第一有源区域241中并且位于重置门RG的两侧的第一结区域243和第二结区域244。第一有源区域241可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。重置信号RST可被施加到重置门RG。第一结区域243可以是重置晶体管RX的漏极。可通过第一结区域243向重置晶体管RX供应重置电压Vr。重置电压Vr可以是正电压。例如，重置电压Vr可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第二结区域244可以是重置晶体管RX的源极。在第二方向D2上，第二结区域244可与第一浮置扩散区FD1和第二浮置扩散区FD2对齐。即，第一浮置扩散区FD1、第二浮置扩散区FD2和第二结区域244可在第二方向D2上设置在同一条线上。这是为了控制互联电路250的形状，从而防止由于互联电路250引起的特性劣化。第二结区域244可电联接到互联电路250，并且可通过互联电路250电联接到第一浮置扩散区FD1和第二浮置扩散区FD2。
在第一子像素阵列101和第二子像素阵列102中，第二驱动电路232可被设置在第一光接收电路210与第二光接收电路220之间，并且可包括在第一方向D1上从光接收电路210和220突出的部分。也就是说，第二驱动电路232可被设置在第一光接收电路210与第二光接收电路220之间，并且可包括第二驱动电路232的在相邻光接收电路210和220之间延伸的部分。例如，第一像素块110-1的第二驱动电路232可被设置在第一像素块110-1的第一光接收电路210和第二光接收电路220之间，并且可包括第二驱动电路232的在第二像素块110-2的第二光接收电路220与第三像素块110-3的第一光接收电路210之间延伸的部分。在多个像素块110中的每一个中，由于第一驱动电路231和第二驱动电路232的形成位置不同并且第二驱动电路232包括第二驱动电路232的在相邻光接收电路210和220之间延伸的部分，所以可容易地增大像素晶体管的尺寸以在有限的面积内提供具有最大尺寸的像素晶体管。
第二驱动电路232可包括：驱动晶体管DX，其接通或关断各个对应光接收电路的电源；以及选择晶体管SX，其为输出信号选择像素或像素块。在第二驱动电路232中，驱动晶体管DX和选择晶体管SX可串联联接。驱动晶体管DX可具有与光接收电路210和220的第一节距W1对应的沟道长度，以有效地防止噪声导致特性劣化。选择晶体管SX可被设置在相邻光接收电路210和220之间以减小当输出诸如图像信号或图像重置信号的输出信号时的驱动负载。换言之，在多个像素块110中的每一个中，选择晶体管SX可具有在第一方向D1上突出的形状。例如，在第一子像素阵列101和第二子像素阵列102中，第一像素块110-1的选择晶体管SX可被设置在第二像素块110-2的第二光接收电路220与第三像素块110-3的第一光接收电路210之间。即，与第一像素块110-1相比，第一像素块110-1的选择晶体管SX可被设置为与第二像素块110-2和第三像素块110-3更加邻近。
串联联接的驱动晶体管DX和选择晶体管SX可具有共享第二有源区域242的形状。驱动晶体管DX和选择晶体管SX可分别包括形成在第二有源区域242上的驱动门DG和选择门SG。第二有源区域242可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。驱动门DG可具有与第一节距W1对应的长度，并且可通过互联电路250电联接到第一浮置扩散区FD1、第二浮置扩散区FD2和重置晶体管RX的源极。行线(未示出)可联接到选择门SG。
结区域可形成在第二有源区域242中并且位于驱动门DG和选择门SG的两侧。第三结区域245可形成在第二有源区域242中并且位于驱动门DG的一侧。第四结区域246可形成在第二有源区域242中并且位于驱动门DG的另一侧，驱动门DG与选择门SG的一侧之间。第五结区域247可形成在第二有源区域242中并且位于选择门SG的另一侧。第三结区域245可以是驱动晶体管DX的漏极。可通过第三结区域245向驱动晶体管DX供应驱动电压Vd。驱动电压Vd可以是正电压。例如，驱动电压Vd可以是电源电压(VDD)或者大于电源电压(VDD)的另一正电压。第四结区域246可以是驱动晶体管DX的源极和选择晶体管SX的漏极。第五结区域247可以是选择晶体管SX的源极。第五结区域247可联接到列线(未示出)，并且输出信号可通过第五结区域247被传输到列线。由于第一驱动电路231和第二驱动电路232的位置不同并且第一驱动电路231和第二驱动电路232彼此分离，所以向驱动晶体管DX供应驱动电压Vd的第一电源线与向重置晶体管RX供应重置电压Vr的第二电源线可彼此分离。这样，当第一驱动电路231和第二驱动电路232操作时，驱动负载可有效地减小。
在多个像素块110-1、110-2、110-3中的每一个中，互联电路250可将第一光接收电路210的第一浮置扩散区FD1、第二光接收电路220的第二浮置扩散区FD2、第一驱动电路231的重置晶体管RX的源极和第二驱动电路232的驱动门DG彼此电联接。因此，互联电路250可包括导电线251以及将导电线251联接到第一浮置扩散区FD1、第二浮置扩散区FD2、重置晶体管RX的源极和驱动门DG的触点252。
导电线251可具有在第二方向D2上延伸的线形。这是为了防止由于互联电路250的形状引起的特性劣化。通过将存在于互联电路250与多个单元像素(例如，第一单元像素211至第八单元像素228)之间的寄生电容控制为具有恒定值，可允许多个单元像素具有均匀的特性。为了有效地防止可能由互联电路250的形状导致的特性劣化，如图1中的点划线所示，基于所公开的技术的实施方式实现的互联电路250的导电线251可在第一单元像素211和第二单元像素212之间从第一浮置扩散区FD1进一步延伸。另外，作为图1所示的互联电路250的导电线251的改型，如图2中的点划线所示，互联电路250的导电线251可在第七单元像素227和第八单元像素228之间从第二浮置扩散区FD2进一步延伸。
如上所述，在图1和图2所示的基于所公开的技术的实施方式实现的图像传感器中，在多个像素块110中的每一个中，由于第一驱动电路231和第二驱动电路232的位置不同并且第二驱动电路232包括在相邻光接收电路210和220之间延伸的第二驱动电路232的部分，所以可容易地增大像素晶体管的尺寸以在有限的面积内提供具有最大尺寸的像素晶体管。通过提供具有与第一光接收电路210和第二光接收电路220的第一节距W1对应的沟道长度的驱动晶体管DX，图像传感器的操作特性可显著改进。
此外，在第一子像素阵列101和第二子像素阵列102中按照锯齿形形式排列的多个像素块110更好地利用了形成有包括像素晶体管的驱动电路的空间，并且第一驱动电路231和第二驱动电路232的驱动负载可减小。这将稍后参照图5详细描述。
此外，在第一子像素阵列101和第二子像素阵列102中，由于多个像素块110中的每一个的第一驱动电路231和第二驱动电路232按照锯齿形方式设置，所以可防止第一驱动电路231和第二驱动电路232的特性由于干扰而劣化。
图3是示出基于所公开的技术的另一实施方式的图像传感器的子像素阵列的示例的布局，图4是示出基于图3所示的图像传感器的子像素阵列的改型的图像传感器的子像素阵列的示例的布局。
如图3和图4所示，基于所公开的技术的另一实施方式实现的图像传感器和图3所示的图像传感器的改型中的每一个可包括像素阵列，该像素阵列中排列有多个子像素阵列。多个子像素阵列中的每一个可包括多个像素块110。以下，为了说明方便起见，基于图3所示的示例实现的子像素阵列将被称为“第三子像素阵列103”，基于图4所示的示例实现的子像素阵列将被称为“第四子像素阵列104”。
在第三子像素阵列103和第四子像素阵列104中的每一个中，多个像素块110可按照锯齿形形式排列。例如，第三子像素阵列103和第四子像素阵列104中的每一个可包括至少三个像素块110，至少三个像素块110相对于彼此按照交错方式设置。这样，基于所公开的技术的一些实施方式实现的图像传感器可确保用于多个像素块110中的每一个中要形成的像素晶体管的空间，并且还可减小像素晶体管操作时的驱动负载。例如，当从各个像素块110输出输出信号(例如，图像信号或图像重置信号)时，驱动负载可减小。
详细地讲，第三子像素阵列103和第四子像素阵列104中的每一个可包括按照锯齿形形式设置的第一像素块110-1至第三像素块110-3。第一像素块110-1至第三像素块110-3可被排列为使得第一像素块110-1在第一方向D1上与第二像素块110-2和第三像素块110-3相邻，并且第二像素块110-2和第三像素块110-3在第二方向D2上对齐。第二像素块110-2的二维排列可与第三像素块110-3的二维排列相同。相对于第一像素块110-1与第二像素块110-2和第三像素块110-3邻接的边界，第一像素块110-1的二维排列的区域与第二像素块110-2的二维排列的区域和第三像素块110-3的二维排列的区域可彼此对称。在第一方向D1上，第一像素块110-1的上侧区域和第二像素块110-2的下侧区域关于它们之间的边界彼此对称，并且第一像素块110-1的下侧区域和第三像素块110-3的上侧区域关于它们之间的边界彼此对称。
多个像素块110-1、110-2、110-3中的每一个可具有共享像素结构。例如，多个像素块110中的每一个可具有8共享像素结构。与4共享像素结构相比，8共享像素结构可容易地增大像素晶体管的尺寸。详细地讲，多个像素块110-1、110-2、110-3中的每一个可包括：第一光接收电路210，其包括共享第一浮置扩散区FD1的多个单元像素；第二光接收电路220，其包括共享第二浮置扩散区FD2的多个单元像素；驱动电路，其包括重置晶体管RX、驱动晶体管DX和选择晶体管SX；以及互联电路250，其将第一光接收电路210、第二光接收电路220和驱动电路电联接。这里，重置晶体管RX、驱动晶体管DX和选择晶体管SX可被称为像素晶体管。
第一光接收电路210和第二光接收电路220可响应于入射光而生成光电荷。第一光接收电路210和第二光接收电路220可具有相同的二维配置。例如，第一光接收电路210可包括共享第一浮置扩散区FD1并按照2×2矩阵结构排列的四个单元像素(例如，第一单元像素211至第四单元像素214)。第二光接收电路220可包括共享第二浮置扩散区FD2并按照2×2矩阵结构排列的四个单元像素(例如，第五单元像素225至第八单元像素228)。第一光接收电路210和第二光接收电路220可彼此相邻设置，并且可在第二方向D2上对齐。因此，第一浮置扩散区FD1和第二浮置扩散区FD2也可在第二方向D2上对齐。换言之，第一浮置扩散区FD1和第二浮置扩散区FD2可在第二方向D2上被设置在同一条线上。第一浮置扩散区FD1和第二浮置扩散区FD2可通过互联电路250彼此电联接。第一光接收电路210和第二光接收电路220可分别在第一方向D1和第二方向D2上具有第一节距W1和第二节距W2。在第一光接收电路210和第二光接收电路220中，第一节距W1可以是在行方向上延伸的宽度，第二节距W2可以是在列方向上延伸的宽度。第一节距W1和第二节距W2可具有相同的长度(W1＝W2)，或者由于在像素块110中设置驱动电路，第一节距W1可大于第二节距W2(W1>W2)。例如，在图3和图4中示出了第一节距W1大于第二节距W2(W1>W2)。
第一单元像素211至第八单元像素228中的每一个可包括：光电转换元件PD，其响应于入射光而生成光电荷；以及传输晶体管TX，其响应于传输信号TRF(参见图5)而将光电转换元件PD中生成的光电荷传输到浮置扩散区FD。浮置扩散区FD可暂时存储光电转换元件PD中生成的光电荷。光电转换元件PD可包括光电二极管、光电晶体管、光电门、钳位光电二极管(PPD)或其组合。例如，光电转换元件PD可包括有机或/和无机光电二极管。详细地讲，光电转换元件PD可包括有机和无机光电二极管中的任一个，或者可通过将有机光电二极管和无机光电二极管彼此层叠来形成。传输信号TRF可在行驱动器(参见图8的标号150)中生成，并且可通过从行驱动器延伸并联接到传输门TG的行线(未示出)被施加到传输晶体管TX。光电转换元件PD和浮置扩散区FD可分别用作传输晶体管TX的源极和漏极。
在多个像素块110-1、110-2、110-3中的每一个中，驱动电路可包括第一驱动电路231和第二驱动电路232。在第三子像素阵列103中，第一像素块110-1的第一驱动电路231可在第一方向D1上与第三像素块110-3的第二驱动电路232对齐，并且第一像素块110-1的第二驱动电路232可在第一方向D1上与第二像素块110-2的第一驱动电路231对齐。相反，在第四子像素阵列104中，第一像素块110-1的第一驱动电路231可在第一方向D1上与第二像素块110-2的第二驱动电路232对齐，并且第一像素块110-1的第二驱动电路232可在第一方向D1上与第三像素块110-3的第一驱动电路231对齐。在第三子像素阵列103和第四子像素阵列104中，多个像素块110中的每一个的第一驱动电路231和第二驱动电路232的位置可彼此不同。换言之，在第三子像素阵列103和第四子像素阵列104中，第一驱动电路231和第二驱动电路232可被设置在不同的行处。在第三子像素阵列103和第四子像素阵列104中，多个像素块110中的每一个的第一驱动电路231和第二驱动电路232可按照锯齿形方式设置，这样，第一驱动电路231与第二驱动电路232之间的干扰可最小化。具体地讲，对噪声敏感的第二驱动电路232的干扰可最小化。
第一驱动电路231可响应于重置信号RST(参见图5)而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化。第二驱动电路232可生成与第一光接收电路210和第二光接收电路220中生成的光电荷的量对应的输出信号，并且可响应于通过行线(未示出)施加的选择信号SEL(参见图5)而将输出信号输出到列线(未示出)。重置信号RST和选择信号SEL可在行驱动器(参见图8的标号150)中生成，并且可分别通过从行驱动器延伸并联接到重置门RG和选择门SG的行线(未示出)被施加到重置晶体管RX和选择晶体管SX。
在第三子像素阵列103和第四子像素阵列104中，第一驱动电路231可被设置在第一光接收电路210与第二光接收电路220之间。第一驱动电路231可包括重置晶体管RX。重置晶体管RX可包括第一有源区域214、形成在第一有源区域241上的重置门RG、以及形成在第一有源区域241中并且位于重置门RG的两侧的第一结区域243和第二结区域244。第一有源区域241可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。重置信号RST可被施加到重置门RG。第一结区域243可以是重置晶体管RX的漏极。可通过第一结区域243向重置晶体管RX供应重置电压Vr。重置电压Vr可以是正电压。例如，重置电压Vr可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第二结区域244可以是重置晶体管RX的源极。在第二方向D2上，第二结区域244可与第一浮置扩散区FD1和第二浮置扩散区FD2对齐。即，第一浮置扩散区FD1、第二浮置扩散区FD2和第二结区域244可在第二方向D2上被设置在同一条线上。这是为了控制互联电路250的形状，从而防止由于互联电路250引起的特性劣化。第二结区域244可电联接到互联电路250，并且可通过互联电路250电联接到第一浮置扩散区FD1和第二浮置扩散区FD2。
在第三子像素阵列103中，第二驱动电路232可与第一光接收电路210相邻设置。相反，在第四子像素阵列104中，第二驱动电路232可与第二光接收电路220相邻设置。在第三子像素阵列103和第四子像素阵列104中，第二驱动电路232可与第一光接收电路210或第二光接收电路220相邻设置，并且可包括在第一方向D1上从光接收电路210和220突出的部分。也就是说，第二驱动电路232可与第一光接收电路210或第二光接收电路220相邻设置，并且可包括第二驱动电路232的在相邻光接收电路210和220之间延伸的部分。例如，在第三子像素阵列103中，第一像素块110-1的第二驱动电路232可包括第二驱动电路232的在第二像素块110-2的第一光接收电路210与第二光接收电路220之间延伸的部分。相反，在第四子像素阵列104中，第一像素块110-1的第二驱动电路232可包括第二驱动电路232的在第三像素块110-3的第一光接收电路210与第二光接收电路220之间延伸的部分。在多个像素块110中的每一个中，由于第一驱动电路231和第二驱动电路232的位置不同并且第二驱动电路232包括第二驱动电路232的在相邻光接收电路210和220之间延伸的部分，所以可容易地增大像素晶体管的尺寸以在有限的面积内提供具有最大尺寸的像素晶体管。
第二驱动电路232可包括驱动晶体管DX和选择晶体管SX。在第二驱动电路232中，驱动晶体管DX和选择晶体管SX可串联联接。驱动晶体管DX可具有与光接收电路210和220的第一节距W1对应的沟道长度，以有效地防止噪声导致特性劣化。选择晶体管SX可被设置在相邻光接收电路210和220之间以减小当输出诸如图像信号或图像重置信号的输出信号时的驱动负载。换言之，在多个像素块110-1、110-2、110-3中的每一个中，选择晶体管SX可具有在第一方向D1上突出的形状。例如，在第三子像素阵列103中，第一像素块110-1的选择晶体管SX可被设置在第二像素块110-2的第一光接收电路210与第二光接收电路220之间。相反，在第四子像素阵列104中，第一像素块110-1的选择晶体管SX可被设置在第三像素块110-3的第一光接收电路210与第二光接收电路220之间。即，在第三子像素阵列103和第四子像素阵列104中，与第一像素块110-1相比，第一像素块110-1的选择晶体管SX可更靠近第二像素块110-2或第三像素块110-3设置。
串联联接的驱动晶体管DX和选择晶体管SX可具有共享第二有源区域242的形状。驱动晶体管DX和选择晶体管SX可分别包括形成在第二有源区域242上的驱动门DG和选择门SG。第二有源区域242可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。驱动门DG可具有与第一节距W1对应的长度，并且可通过互联电路250电联接到第一浮置扩散区FD1、第二浮置扩散区FD2和重置晶体管RX的源极。行线(未示出)可联接到选择门SG。
结区域可形成在第二有源区域242中并位于驱动门DG和选择门SG的两侧。第三结区域245可形成在第二有源区域242中并位于驱动门DG的一侧。第四结区域246可形成在第二有源区域242中并位于驱动门DG的另一侧，驱动门DG与选择门SG的一侧之间。第五结区域247可形成在第二有源区域242中并位于选择门SG的另一侧。第三结区域245可以是驱动晶体管DX的漏极。可通过第三结区域245向驱动晶体管DX供应驱动电压Vd。驱动电压Vd可以是正电压。例如，驱动电压Vd可以是电源电压(VDD)或者大于电源电压(VDD)的另一正电压。第四结区域246可以是驱动晶体管DX的源极和选择晶体管SX的漏极。第五结区域247可以是选择晶体管SX的源极。第五结区域247可联接到列线(未示出)，并且输出信号可通过第五结区域247被传输到列线。由于第一驱动电路231和第二驱动电路232的位置彼此不同，所以向驱动晶体管DX供应驱动电压Vd的第一电源线与向重置晶体管RX供应重置电压Vr的第二电源线可彼此分离。这样，当第一驱动电路231和第二驱动电路232操作时，可有效地减小驱动负载。
在多个像素块110-1、110-2、110-3中的每一个中，互联电路250可将第一光接收电路210的第一浮置扩散区FD1、第二光接收电路220的第二浮置扩散区FD2、第一驱动电路231的重置晶体管RX的源极和第二驱动电路232的驱动门DG彼此电联接。因此，互联电路250可包括导电线251以及将导电线251联接到第一浮置扩散区FD1、第二浮置扩散区FD2、重置晶体管RX的源极和驱动门DG的触点252。
导电线251可具有在第二方向D2上延伸的线形。这是为了防止由于互联电路250的形状引起的特性劣化。通过将存在于互联电路250与多个单元像素(例如，第一单元像素211至第八单元像素228)之间的寄生电容控制为具有恒定值，可允许多个单元像素具有均匀的特性。为了有效地防止可能由互联电路250的形状导致的特性劣化，如图3中的点划线所示，基于所公开的技术的另一实施方式实现的互联电路250的导电线251可在第七单元像素227和第八单元像素228之间从第二浮置扩散区FD2进一步延伸。另外，作为图3所示的互联电路250的导电线251的改型，如图4中的点划线所示，互联电路250的导电线251可在第一单元像素211和第二单元像素212之间从第一浮置扩散区FD1进一步延伸。
如上所述，在图1和图2所示的基于所公开的技术的实施方式实现的图像传感器中，在多个像素块110中的每一个中，由于第一驱动电路231和第二驱动电路232的位置不同并且第二驱动电路232包括第二驱动电路232的在相邻光接收电路210和220之间延伸的部分，所以可容易地增大像素晶体管的尺寸以在有限的面积内提供具有最大尺寸的像素晶体管。具体地讲，通过提供具有与第一光接收电路210和第二光接收电路220的第一节距W1对应的沟道长度的驱动晶体管DX，图像传感器的操作特性可显著改进。
此外，在第三子像素阵列103和第四子像素阵列104中按照锯齿形形式排列的多个像素块110-1、110-2、110-3更好地利用了形成有包括像素晶体管的驱动电路的空间，并且第一驱动电路231和第二驱动电路232的驱动负载可减小。这将在下面参照图5详细描述。
此外，在第三子像素阵列103和第四子像素阵列104中，由于多个像素块110中的每一个的第一驱动电路231和第二驱动电路232按照锯齿形方式设置，所以可防止第一驱动电路231和第二驱动电路232的特性由于干扰而劣化。
图5是与基于所公开的技术的一些实施方式的图像传感器的第一子像素阵列至第四子像素阵列对应的等效电路图。将参照图1至图5描述通过以锯齿形形式设置多个像素块来减小驱动电路的驱动负载的方法。
参照图1至图5，第一子像素阵列101至第四子像素阵列104中的每一个包括以锯齿形形式设置的多个像素块110-1、110-2、110-3。因此，可响应于第一传输信号TRF1至第四传输信号TRF4而启用第二像素块110-2的第一光接收电路210。可响应于第五传输信号TRF5至第八传输信号TRF8而同时启用第一像素块110-1的第一光接收电路210和第二像素块110-2的第二光接收电路220。这是因为第一像素块110-1的第一光接收电路210和第二像素块110-2的第二光接收电路220排列在要被施加传输信号TRF的行线延伸的第一方向D1上。类似地，可响应于第九传输信号TRF9至第十二传输信号TRF12而同时启用第一像素块110-1的第二光接收电路220和第三像素块110-3的第一光接收电路210。可响应于第十三传输信号TRF13至第十六传输信号TRF16而启用第三像素块110-3的第二光接收电路220。
在第五传输信号TRF5至第八传输信号TRF8被施加到第一子像素阵列101至第四子像素阵列104中的每一个的情况下，在第五传输信号TRF5至第八传输信号TRF8被施加到各个光接收电路210和220的定时，在第一像素块110-1和第二像素块110-2中的每一个中的总共八个单元像素当中，仅四个单元像素可操作。例如，响应于第五传输信号TRF5至第八传输信号TRF8，第一像素块110-1可将第一单元像素211至第四单元像素214中生成的光电荷依次传输到第一浮置扩散区FD1，并且第二像素块110-2可将第五单元像素225至第八单元像素228中生成的光电荷依次传输到第二浮置扩散区FD2。结果，当输出诸如图像信号和图像重置信号的输出信号时，在各个像素块110中，驱动负载可减小。
详细地讲，在第五传输信号TRF5至第八传输信号TRF8被施加的定时，由于在第一像素块110-1和第二像素块110-2中的每一个中的总共八个单元像素当中，仅四个单元像素操作，所以基于所公开的技术的实施方式实现的图像传感器可将施加到信号线以用于将诸如重置信号RST和选择信号SEL的输入信号施加到第一驱动电路231和第二驱动电路232的电流量减小一半。另外，基于所公开的技术的实施方式实现的图像传感器可将用于将重置电压Vr和驱动电压Vd供应到第一驱动电路231和第二驱动电路232的电源线的电流量减小一半。这样，第一驱动电路231和第二驱动电路232的驱动负载可减小。用于施加重置信号RST和选择信号SEL的信号线可分别指示联接到重置门RG和选择门SG的行线。
在第五传输信号TRF5至第八传输信号TRF8被施加的定时，由于第一像素块110-1的输出信号被输出到第一列线CL1并且第二像素块110-2的输出信号被输出到第二列线CL2，所以基于所公开的技术的实施方式实现的图像传感器可将要施加到列线CL1和CL2的电流量减小一半。这样，联接到列线的相关双采样(参见图8的标号120)和模数转换器(参见图8的标号130)的驱动负载可减小。
图6是示出基于所公开的技术的实施方式的图像传感器的像素阵列的示例的布局。图6中的像素阵列示出像素块和子像素阵列如图1所示排列的示例。尽管图中未示出，也可应用图2至图4所示的像素块和子像素阵列以形成像素阵列。
如图1和图6所示，像素阵列100可包括多个子像素阵列。多个子像素阵列中的每一个可包括按照锯齿形形式设置的多个像素块110。也就是说，像素阵列100可包括按照锯齿形形式设置的多个像素块110。
在像素阵列100中，在第二方向D2上(例如，沿着同一列)排列的像素块110可具有相同的二维排列。沿着在第二方向D2上延伸的奇数线(例如，奇数列)排列的像素块110的二维排列与沿着在第二方向D2上延伸的偶数线(例如，偶数列)排列的像素块110的二维排列可彼此对称。
多个子像素阵列中的每一个可包括彼此相邻设置的第一像素块110-1至第三像素块110-3。第一像素块110-1可在第一方向D1上与第二像素块110-2和第三像素块110-3相邻，并且第二像素块110-2和第三像素块110-3可在第二方向D2上对齐。第一像素块110-1的第一光接收电路210可在第一方向D1上与第二像素块110-2的第二光接收电路220对齐，并且第一像素块110-1的第二光接收电路220可在第一方向D1上与第三像素块110-3的第一光接收电路210对齐。第一像素块110-1的驱动晶体管DX和选择晶体管SX可在第一方向D1上与第二像素块110-2的重置晶体管RX对齐，并且第一像素块110-1的选择晶体管SX可被设置在第二像素块110-2的第二光接收电路220与第三像素块110-3的第一光接收电路210之间。
多个子像素阵列(例如，第一子像素阵列105以及在第一方向D1上与第一子像素阵列105相邻的第二子像素阵列106)当中的任一个子像素阵列可相对于它们彼此邻接的边界具有不对称二维排列。
如上所述，当在像素阵列100中多个像素块110-1、110-2或110-3按照锯齿形形式设置时，可按照锯齿形方式设置多个像素块110的驱动电路。这样，由于相邻驱动电路230之间的干扰引起的特性劣化可最小化。
图7是示出基于所公开的技术的另一实施方式的图像传感器的像素阵列的示例的布局。图7中的像素阵列示出像素块和子像素阵列如图1所示排列的示例。尽管图中未示出，也可应用图2至图4所示的像素块和子像素阵列以形成像素阵列。
如图1和图7所示，像素阵列100可包括多个子像素阵列。多个子像素阵列中的每一个可包括按照锯齿形形式设置的多个像素块110。也就是说，像素阵列100可包括按照锯齿形形式设置的多个像素块110。
在像素阵列100中，在第二方向D2上(例如，沿着同一列)排列的像素块110-1、110-2或110-3可具有相同的二维排列。沿着在第二方向D2上延伸的奇数线(例如，奇数列)设置的像素块110-1、110-2或110-3的二维排列与沿着在第二方向D2上延伸的偶数线(例如，偶数列)设置的像素块110-1、110-2或110-3的二维排列可彼此对称。
多个子像素阵列中的每一个可包括彼此相邻设置的第一像素块110-1至第三像素块110-3。第一像素块110-1可在第一方向D1上与第二像素块110-2和第三像素块110-3相邻，并且第二像素块110-2和第三像素块110-3可在第二方向D2上对齐。第一像素块110-1的第一光接收电路210可在第一方向D1上与第二像素块110-2的第二光接收电路220对齐，并且第一像素块110-1的第二光接收电路220可在第一方向D1上与第三像素块110-3的第一光接收电路210对齐。第一像素块110-1的驱动晶体管DX和选择晶体管SX可在第一方向D1上与第二像素块110-2的重置晶体管RX对齐，并且第一像素块110-1的选择晶体管SX可被设置在第二像素块110-2的第二光接收电路220与第三像素块110-3的第一光接收电路210之间。
多个子像素阵列(例如，第一子像素阵列107以及在第一方向D1上与第一子像素阵列107相邻的第二子像素阵列108)当中的任一个子像素阵列可相对于它们彼此邻接的边界具有对称二维排列。这样，驱动晶体管DX可与第一子像素阵列107和第二子像素阵列108彼此邻接的边界相邻设置，并且驱动晶体管DX的被供应有驱动电压Vd的漏极可被共享。例如，第一子像素阵列107的第二像素块110-2和第二子像素阵列108的第二像素块110-2可相对于第一子像素阵列107和第二子像素阵列108彼此邻接的边界对称，并且其驱动晶体管DX可具有面向彼此的形状。因此，设置在第一子像素阵列107的第二像素块110-2中的驱动晶体管DX与设置在第二子像素阵列108的第二像素块110-2中的驱动晶体管DX可共享漏极。驱动晶体管DX的共享漏极可被设置在第一子像素阵列107和第二子像素阵列108彼此邻接的边界处。
尽管图中未示出，重置晶体管RX可与第一子像素阵列107和第二子像素阵列108彼此邻接的边界相邻设置，并且重置晶体管RX的被供应有重置电压Vr的漏极可被共享。
如上所述，由于像素阵列100中的相邻子像素阵列相对于它们彼此邻接的边界对称，所以可提供共享驱动晶体管DX的漏极或/和重置晶体管RX的漏极的驱动电路以有效地提供要形成像素晶体管的空间。
图8是示意性地示出基于所公开的技术的实施方式的图像传感器的示例的框图。
如图8所示，图像传感器可包括多个像素块110按照矩阵结构排列的像素阵列100、相关双采样(CDS)120、模数转换器(ADC)130、缓冲器140、行驱动器150、定时发生器160、控制寄存器170和斜坡信号发生器180。
定时发生器160生成一个或更多个控制信号以用于控制行驱动器150、相关双采样120、模数转换器130和斜坡信号发生器180的相应操作。控制寄存器170生成一个或更多个控制信号以用于控制斜坡信号发生器180、定时发生器160和缓冲器140的相应操作。
行驱动器150基于行线来驱动像素阵列100。例如，行驱动器150可生成选择信号以用于在多条行线当中选择任一条行线。多条行线中的每一条联接到多个像素块110。多个像素块110中的每一个联接到一条行线。
多个像素块110中的每一个感测入射光，并通过列线将图像重置信号和图像信号输出到相关双采样120。相关双采样120对其中接收的图像重置信号和图像信号中的每一个执行采样。多条列线中的每一条联接到多个像素块110。多个像素块110中的每一个联接到一条列线。模数转换器130对从斜坡信号发生器180输出的斜坡信号与从相关双采样120输出的采样信号进行比较，并输出比较信号。模数转换器130基于比较信号的转变时间对从定时发生器160提供的时钟信号的数量进行计数，并将计数值输出到缓冲器140。斜坡信号发生器180可在定时发生器160的控制下操作。
缓冲器140存储从模数转换器130输出的多个数字信号，感测并放大各个数字信号，并输出结果信号。因此，缓冲器140可包括存储器(未示出)和感测放大器(未示出)。存储器存储计数值，并且计数值意指与从多个像素块110输出的信号关联的计数值。感测放大器感测并放大从存储器输出的各个计数值。
上面所讨论的图像传感器可用在各种电子装置或系统中。例如，基于所公开的技术的各种实施方式实现的图像传感器可被应用于如图9所示的相机。
图9是示意性地示出包括基于所公开的技术的一些实施方式的图像传感器的电子装置的示例的图。
参照图9，包括基于所公开的技术的各种实施方式实现的图像传感器的电子装置可以是能够拍摄静止图像或移动画面的相机。电子装置可包括光学系统(或光学透镜)910、快门单元911、图像传感器900、用于控制/驱动图像传感器900和快门单元911的驱动单元913、以及信号处理单元912。
光学系统910将来自对象的图像光(入射光)引导到图像传感器900的像素阵列(参见图8的标号100)。光学系统910可由多个光学透镜构造而成。快门单元911控制图像传感器900的光照射时段和光遮蔽时段。驱动单元913控制图像传感器900的透射操作和快门单元911的快门操作。信号处理单元912对从图像传感器900输出的信号执行各种类型的信号处理。信号处理之后的图像信号Dout可被存储在诸如存储器的存储介质中或者被输出到监视器等。
从以上描述显而易见，在所公开的技术的各种实施方式中，由于在多个像素块中的每一个中形成重置晶体管和驱动晶体管的位置彼此不同并且串联联接到驱动晶体管的选择晶体管具有在相邻光接收电路之间延伸的形状，所以可容易地增大像素晶体管的尺寸以在有限的面积内提供具有最大尺寸的像素晶体管。通过提供具有与各个光接收电路的节距对应的沟道长度的驱动晶体管，可显著改进图像传感器的操作特性。
此外，在排列有多个像素块的子像素阵列和像素阵列中，由于多个像素块按照锯齿形形式设置，所以易于提供要形成像素晶体管的空间，并且可减小像素晶体管的驱动负载。
此外，在排列有多个像素块的子像素阵列和像素阵列中，由于执行相同功能的像素晶体管相对于彼此按照交错方式设置，所以可使可能由干扰导致的特性劣化最小化。
尽管出于例示性目的描述了各种实施方式，对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本专利文献要求2018年1月29日提交的韩国专利申请No.10-2018-0010482的优先权和权益，其整体通过引用并入本文。

Claims (34)

1.一种图像传感器，该图像传感器包括：
像素阵列，该像素阵列包括能够操作以将光转换为电信号的多个像素块，
所述多个像素块中的每一个包括：
第一光接收电路，该第一光接收电路包括共享第一浮置扩散区的多个单元像素；
第二光接收电路，该第二光接收电路在第二方向上与所述第一光接收电路相邻排列，并且包括共享第二浮置扩散区的多个单元像素；
第一驱动电路，该第一驱动电路被设置在所述第一光接收电路与所述第二光接收电路之间；
第二驱动电路，该第二驱动电路与所述第一光接收电路或所述第二光接收电路的另一侧相邻设置，所述另一侧与所述第一光接收电路或所述第二光接收电路的与所述第一驱动电路相邻的一侧背离；以及
第三驱动电路，该第三驱动电路与所述第一驱动电路或所述第二驱动电路相邻设置，
其中，所述多个像素块包括第一像素块以及在与所述第二方向交叉的第一方向上与所述第一像素块相邻设置的第二像素块，并且与所述第一像素块的所述第一光接收电路或所述第二光接收电路相比，所述第一像素块的所述第三驱动电路被设置为更靠近所述第二像素块的所述第一光接收电路或所述第二光接收电路。
2.根据权利要求1所述的图像传感器，该图像传感器还包括：
互联电路，该互联电路被配置为将所述第一浮置扩散区、所述第二浮置扩散区、所述第一驱动电路和所述第二驱动电路电联接。
3.根据权利要求1所述的图像传感器，其中，
所述第一驱动电路包括驱动晶体管，
所述第二驱动电路包括重置晶体管，并且
所述第三驱动电路包括串联联接到所述驱动晶体管的选择晶体管。
4.根据权利要求1所述的图像传感器，其中，
所述第一驱动电路包括重置晶体管，
所述第二驱动电路包括驱动晶体管，并且
所述第三驱动电路包括串联联接到所述驱动晶体管的选择晶体管。
5.根据权利要求1所述的图像传感器，
其中，所述第一驱动电路、所述第二驱动电路和所述第三驱动电路分别包括晶体管，并且
其中，所述第一驱动电路的与所述第三驱动电路相邻设置的晶体管或所述第二驱动电路的与所述第三驱动电路相邻设置的晶体管在所述第一方向上具有与所述第一光接收电路的节距对应的沟道长度。
6.一种图像传感器，该图像传感器包括：
像素阵列，该像素阵列包括能够操作以将光转换为电信号的多个像素块，所述多个像素块中的每一个包括：
第一光接收电路，该第一光接收电路包括共享第一浮置扩散区的多个单元像素；
第二光接收电路，该第二光接收电路在第二方向上与所述第一光接收电路相邻排列，并且包括共享第二浮置扩散区的多个单元像素；
重置晶体管，该重置晶体管与所述第一光接收电路或所述第二光接收电路相邻设置；
驱动晶体管，该驱动晶体管被设置在所述第一光接收电路与所述第二光接收电路之间，并且在与所述第二方向交叉的第一方向上具有与所述第一光接收电路的节距对应的沟道长度；以及
选择晶体管，该选择晶体管串联联接到所述驱动晶体管。
7.根据权利要求6所述的图像传感器，该图像传感器还包括：
互联电路，该互联电路被配置为将所述第一浮置扩散区、所述第二浮置扩散区、所述驱动晶体管的栅极和所述重置晶体管的源极电联接。
8.根据权利要求7所述的图像传感器，其中，所述互联电路具有在所述第二方向上延伸的线形。
9.根据权利要求6所述的图像传感器，其中，在所述像素阵列中，所述多个像素块按照锯齿形形式设置。
10.根据权利要求6所述的图像传感器，其中，在所述第二方向中沿着同一条线排列的像素块具有相同的二维排列。
11.根据权利要求6所述的图像传感器，其中，在所述第二方向上沿着奇数线排列的像素块的二维排列与在所述第二方向上沿着偶数线排列的像素块的二维排列对称。
12.根据权利要求6所述的图像传感器，其中，所述重置晶体管的源极在所述第二方向上与所述第一浮置扩散区和所述第二浮置扩散区对齐。
13.根据权利要求6所述的图像传感器，其中，在所述多个像素块中的每一个中，所述选择晶体管具有从所述第一光接收电路和所述第二光接收电路突出的形状。
14.根据权利要求6所述的图像传感器，其中，所述多个像素块当中的第一像素块的所述选择晶体管被设置在沿所述第一方向分别与所述第一像素块的所述第一光接收电路和所述第二光接收电路相邻的光接收电路之间。
15.根据权利要求6所述的图像传感器，
其中，所述像素阵列包括多个子像素阵列，
其中，所述多个子像素阵列中的每一个包括所述多个像素块当中的彼此相邻设置的第一像素块、第二像素块和第三像素块，
其中，所述第一像素块在所述第一方向上与所述第二像素块和所述第三像素块相邻，并且所述第二像素块和所述第三像素块在所述第二方向上对齐，并且
其中，所述第一像素块的所述第一光接收电路在所述第一方向上与所述第二像素块的所述第二光接收电路对齐，并且所述第一像素块的所述第二光接收电路在所述第一方向上与所述第三像素块的所述第一光接收电路对齐。
16.根据权利要求15所述的图像传感器，
其中，所述第一像素块的所述驱动晶体管和所述选择晶体管在所述第一方向上与所述第二像素块的所述重置晶体管或所述第三像素块的所述重置晶体管对齐，并且
其中，所述第一像素块的所述选择晶体管被设置在所述第二像素块的所述第二光接收电路与所述第三像素块的所述第一光接收电路之间。
17.根据权利要求15所述的图像传感器，其中，在所述多个子像素阵列当中，第一子像素阵列以及在所述第一方向上与所述第一子像素阵列相邻的第二子像素阵列具有相对于彼此邻接的边界不对称的二维排列。
18.根据权利要求15所述的图像传感器，其中，在所述多个子像素阵列当中，第一子像素阵列以及在所述第一方向上与所述第一子像素阵列相邻的第二子像素阵列具有相对于彼此邻接的边界对称的二维排列。
19.根据权利要求18所述的图像传感器，其中，所述图像传感器包括与所述第一子像素阵列和所述第二子像素阵列彼此邻接的边界相邻设置的驱动晶体管，并且其中，所述驱动晶体管共享被供应有驱动电压的漏极。
20.一种图像传感器，该图像传感器包括：
像素阵列，该像素阵列包括能够操作以将光转换为电信号的多个像素块，所述多个像素块中的每一个包括：
第一光接收电路，该第一光接收电路包括共享第一浮置扩散区的多个单元像素；
第二光接收电路，该第二光接收电路在第二方向上与所述第一光接收电路相邻排列，并且包括共享第二浮置扩散区的多个单元像素；
第一驱动电路，该第一驱动电路被设置在所述第一光接收电路与所述第二光接收电路之间，并且包括重置晶体管；以及
第二驱动电路，该第二驱动电路与所述第一光接收电路或所述第二光接收电路相邻设置，并且包括串联联接的驱动晶体管和选择晶体管，
其中，所述第二驱动电路的一部分具有在与所述第二方向交叉的第一方向上从所述第一光接收电路和所述第二光接收电路延伸的形状。
21.根据权利要求20所述的图像传感器，该图像传感器还包括：
互联电路，该互联电路被配置为将所述第一浮置扩散区、所述第二浮置扩散区、所述驱动晶体管的栅极和所述重置晶体管的源极电联接。
22.根据权利要求21所述的图像传感器，其中，所述互联电路具有在所述第二方向上延伸的线形。
23.根据权利要求20所述的图像传感器，其中，在所述像素阵列中，所述多个像素块按照锯齿形形式设置。
24.根据权利要求20所述的图像传感器，其中，在所述第二方向上沿着同一条线排列的像素块具有相同的二维排列。
25.根据权利要求20所述的图像传感器，其中，在所述第二方向上沿着奇数线排列的像素块的二维排列与在所述第二方向上沿着偶数线排列的像素块的二维排列对称。
26.根据权利要求20所述的图像传感器，其中，所述重置晶体管的源极在所述第二方向上与所述第一浮置扩散区和所述第二浮置扩散区对齐。
27.根据权利要求20所述的图像传感器，其中，在所述多个像素块中的每一个中，所述驱动晶体管在所述第一方向上具有与所述第一光接收电路的节距或所述第二光接收电路的节距对应的沟道长度。
28.根据权利要求20所述的图像传感器，其中，在所述多个像素块中的每一个中，所述驱动晶体管在所述第二方向上与所述第一光接收电路和所述第二光接收电路对齐，并且所述选择晶体管具有从所述第一光接收电路和所述第二光接收电路突出的形状。
29.根据权利要求20所述的图像传感器，其中，所述多个像素块当中的第一像素块的所述选择晶体管被设置在沿所述第一方向与所述第一像素块相邻的第二像素块的所述第一光接收电路与所述第二光接收电路之间。
30.根据权利要求20所述的图像传感器，
其中，所述像素阵列包括多个子像素阵列，
其中，所述多个子像素阵列中的每一个包括所述多个像素块当中的彼此相邻设置的第一像素块、第二像素块和第三像素块，
其中，所述第一像素块在所述第一方向上与所述第二像素块和所述第三像素块相邻，并且所述第二像素块和所述第三像素块在所述第二方向上对齐，并且
其中，所述第一像素块的所述第一光接收电路在所述第一方向上与所述第二像素块的所述第二光接收电路对齐，并且所述第一像素块的所述第二光接收电路在所述第一方向上与所述第三像素块的所述第一光接收电路对齐。
31.根据权利要求30所述的图像传感器，
其中，所述第一像素块的所述驱动晶体管和所述选择晶体管在所述第一方向上与所述第二像素块的所述重置晶体管或所述第三像素块的所述重置晶体管对齐，并且
其中，所述第一像素块的所述选择晶体管被设置在所述第二像素块的所述第一光接收电路与所述第二光接收电路之间或者所述第三像素块的所述第一光接收电路与所述第二光接收电路之间。
32.根据权利要求30所述的图像传感器，其中，在所述多个子像素阵列当中，第一子像素阵列以及在所述第一方向上与所述第一子像素阵列相邻的第二子像素阵列具有相对于彼此邻接的边界不对称的二维排列。
33.根据权利要求30所述的图像传感器，其中，在所述多个子像素阵列当中，第一子像素阵列以及在所述第一方向上与所述第一子像素阵列相邻的第二子像素阵列具有相对于彼此邻接的边界对称的二维排列。
34.根据权利要求33所述的图像传感器，其中，所述图像传感器包括与所述第一子像素阵列和所述第二子像素阵列彼此邻接的边界相邻设置的驱动晶体管，并且其中，所述驱动晶体管共享被供应有驱动电压的漏极。
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