KR20220010947A - 보호 소자를 갖는 이미지 센싱 장치 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 제1 내지 제n (n은 2 이상의 정수) 피보호 트랜지스터를 포함하는 단위 픽셀 및 각각이 상기 제1 내지 상기 제n 피보호 트랜지스터 중 어느 하나에 접속되는 제1 내지 제n 보호소자를 포함하고, 상기 제1 내지 상기 제n 보호소자 각각은, 제1 도전형의 불순물로 도핑되는 제1 영역, 상기 제1 영역을 둘러싸고 제2 도전형의 불순물로 도핑되는 제2 영역 및 상기 제2 영역을 둘러싸고 상기 제1 도전형의 불순물로 도핑되는 제3 영역을 포함하고, 상기 제1 영역은 컨택부 및 상기 컨택부의 하부에 배치되는 제1 웰을 포함하고, 상기 컨택부의 도핑 농도는 상기 제1 웰의 도핑 농도에 비해 높고, 상기 컨택부는 상기 제1 내지 상기 제n 피보호 트랜지스터 중 어느 하나와 접속될 수 있다.

Description

보호 소자를 갖는 이미지 센싱 장치 {IMAGE SENSING DEVICE HAVING PROTECTION DEVICE}
본 발명은 이미지 센싱 장치에 관한 것으로, 보다 구체적으로는 보호 소자를 가지는 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치(image sensing device)는 광학 영상을 전기 신호로 변환시키는 장치이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device) 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센싱 장치로 구분될 수 있다.
CMOS 이미지 센싱 장치는 간단한 방식으로 구동 가능하다는 장점이 있으며, CMOS 공정 기술을 호환하여 사용할 수 있으므로 최근에는 CMOS 이미지 센싱 장치가 널리 이용되고 있다.
CMOS 이미지 센싱 장치를 생산함에 있어 플라즈마 공정이 널리 활용되고 있다. 예를 들어, 유전체 도포(dielectric deposition), 유전체 식각(dielectric etching), 금속 식각(metal etching), 감광제(photo resist) 제거 및 스퍼터링을 통한 금속 증착 등에 플라즈마가 사용된다.
플라즈마 공정 중, 플라즈마에 의한 소자의 손상(plasma process induced damage)이 발생할 수 있다.
플라즈마에 의해 발생하는 차징 전류가 소자의 게이트에 축적되고, 이로 인한 높은 전계(electric field)는 소자의 전기적인 특성, 예를 들어, 문턱 전압(threshold voltage)의 천이, 드레인 전류의 감소, 및 게이트 산화막의 특성 열화 등을 발생시킬 수 있다.
특히, BEOL(Back End Of Line) 공정 진행 중에는 CMOS 이미지 센싱 장치의 트랜지스터 배선이 완전히 연결되지 않아 차징 전류가 트랜지스터의 게이트에 축적될 수 있고, 축적된 차징 전류가 게이트 산화막으로 누설되어 소자의 신뢰성 저하 및 수율을 감소가 발생할 수 있다.
따라서 플라즈마 공정 중 트랜지스터 게이트를 보호하기 위해 다이오드, BJT(Bipolar junction transistor)와 같은 보호소자가 도입될 수 있다.
그러나, 보호 소자는 항복 전압(Breakdown Voltage) 특성에 따라 이미지 센싱 장치의 센싱 동작 시 영향을 미칠 수 있다. 예를 들어, 보호 소자가 감당할 수 있는 항복 전압의 범위가 지나치게 좁을 경우, 피보호 트랜지스터가 동작할 수 있는 전압 범위가 제한될 수 있고, 이미지 센싱 장치의 포토 다이오드에서 생성되는 광 전하의 양에 민감하게 반응하여 이미지 센싱 장치의 동작 특성을 저해할 수 있다.
본 발명의 기술적 사상은 플라즈마 공정 중 피보호 트랜지스터의 게이트에 차징된 전하를 효과적으로 제거하는 보호소자를 제공하는데 그 목적이 있다.
또한, 본 발명의 실시 예는 보호소자가 높은 항복 전압을 갖도록 함으로서 피보호 트랜지스터의 동작에 영향을 미치지 않는 보호소자를 제공하는데 그 목적이 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 문서에서 개시되는 본 발명의 일 실시 예에 따른 이미지 센싱 장치는 제1 내지 제n (n은 2 이상의 정수) 피보호 트랜지스터를 포함하는 단위 픽셀 및 각각이 상기 제1 내지 상기 제n 피보호 트랜지스터 중 어느 하나에 접속되는 제1 내지 제n 보호소자를 포함하고, 상기 제1 내지 상기 제n 보호소자 각각은, 제1 도전형의 불순물로 도핑되는 제1 영역, 상기 제1 영역을 둘러싸고 제2 도전형의 불순물로 도핑되는 제2 영역 및 상기 제2 영역을 둘러싸고 상기 제1 도전형의 불순물로 도핑되는 제3 영역을 포함하고, 상기 제1 영역은 컨택부 및 상기 컨택부의 하부에 배치되는 제1 웰을 포함하고, 상기 컨택부의 도핑 농도는 상기 제1 웰의 도핑 농도에 비해 높고, 상기 컨택부는 상기 제1 내지 상기 제n 피보호 트랜지스터 중 어느 하나와 접속될 수 있다.
또한, 일 실시 예에서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다.
또한, 일 실시 예에서, 상기 제2 영역은, 플로팅부, 상기 플로팅부의 하부에 배치되는 제2 웰 및 상기 제2 웰의 하부에 배치되는 제1 딥 웰을 포함하고, 상기 플로팅부의 도핑 농도는 상기 제2 웰의 도핑 농도에 비해 높을 수 있다.
또한, 일 실시 예에서, 상기 제2 웰은 상기 제1 웰과 접하도록 배치되고, 상기 컨택부의 도핑 농도는 상기 제2 웰의 도핑 농도에 비해 높을 수 있다.
또한, 일 실시 예에서, 상기 컨택부와 상기 플로팅부를 분리하는 STI(shallow trench isolation)를 더 포함할 수 있다.
또한, 일 실시 예에서, 상기 제3 영역은, 접지부, 상기 접지부의 하부에 배치되는 제3 웰 및 상기 제3 웰의 하부에 배치되는 제2 딥웰을 포함하고, 상기 접지부의 도핑 농도는 상기 제3 웰의 도핑 농도에 비해 높을 수 있다.
또한, 일 실시 예에서, 상기 제3 웰은 상기 제2 웰과 접하도록 배치되고, 상기 컨택부의 도핑 농도는 상기 제3 웰의 도핑 농도에 비해 높을 수 있다.
또한, 일 실시 예에서, 이미지 센싱 장치는 상기 플로팅부와 상기 접지부를 분리하는 STI(shallow trench isolation)를 더 포함할 수 있다.
또한, 일 실시 예에서, 상기 제1 내지 상기 제n 피보호 트랜지스터는 각각 전송 트랜지스터, 선택 트랜지스터 및 리셋 트랜지스터 중 어느 하나일 수 있다.
또한, 일 실시 예에서, 상기 제1 내지 상기 제n 보호소자가 배치되는 영역과 상기 단위 픽셀이 배치되는 영역 사이에 배치되는 분리영역을 더 포함할 수 있다.
또한, 일 실시 예에서, 상기 분리영역은 상기 제1 도전형 불순물로 도핑되는 제1 분리부를 포함하고, 상기 제1 분리부가 접지될 수 있다.
또한, 일 실시 예에서, 상기 분리영역은 상기 제2 도전형 불순물로 도핑되는 제2 분리부를 더 포함하고, 상기 제2 분리부는 상기 제1 분리부가 배치되는 영역과 상기 제1 내지 상기 제n 보호소자가 배치되는 영역 사이에 배치될 수 있다.
또한, 일 실시 예에서 상기 제2 분리부가 접지될 수 있다.
또한, 일 실시 예에서 상기 제2 분리부에 양의 전압이 인가될 수 있다.
다른 실시 예에서, 이미지 센싱 장치는, 픽셀 어레이에 배치되는 피보호 트랜지스터들 및 상기 피보호 트랜지스터들의 게이트에 접속되어 상기 피보호 트랜지스터들에 축적된 전하를 반도체 기판으로 전달하는 보호소자를 포함하고, 상기 보호소자는, P형 불순물로 도핑된 컨택부, 상기 P형 불순물로 도핑되고, 상기 컨택부의 하부에 형성되는 제1 웰, N형 불순물로 도핑되고, 상기 제1 웰을 둘러싸면서 상기 제1 웰에 접하도록 형성되는 제2 웰 및 상기 N형 불순물로 도핑되고, 상기 제2 웰의 하부에 형성되는 제1 딥 웰을 포함하고, 상기 제1 딥 웰은 상기 반도체 기판과 상기 제1 웰 사이에 형성되고, 상기 제1 웰 및 상기 제2 웰은 상기 컨택부에 비해 낮은 농도로 도핑될 수 있다.
다른 실시 예에서, 상기 보호소자는, 상기 P형 불순물로 도핑되고, 상기 제2 웰을 둘러싸면서 상기 제2 웰에 접하도록 형성되는 제3 웰 및 상기 P형 불순물로 도핑되고, 상기 제3 웰의 하부에 형성되는 제2 딥 웰을 포함할 수 있다.
본 발명에서 개시하는 기술은 플라즈마 공정 중 피보호 트랜지스터를 효과적으로 보호하면서도 피보호 트랜지스터의 동작에 영향을 미치지 않는 보호소자를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시 예에 따른 이미지 센싱 장치의 일부를 도시한 것이다.
도 3은 본 발명의 일 실시 예에 따른 제1 보호소자의 단면을 도시한 것이다.
도 4는 본 발명의 다른 실시 예에 따른 이미지 센싱 장치의 일부를 도시한 것이다.
도 5는 본 발명의 다른 실시 예에 따른 제1 보호소자의 단면을 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 이미지 센싱 장치의 회로도 일부를 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 분리영역의 단면을 도시한 것이다.
도 8은 본 발명의 다른 실시 예에 따른 분리영역의 단면을 도시한 것이다.
도 9는 본 발명의 또 다른 실시 예에 따른 분리영역의 단면을 간략히 도시한 것이다.
이하, 본 발명의 다양한 실시 예가 첨부되는 도면을 참조하여 기재된다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 이는 본 발명을 특정한 실시 형태로 한정하려는 것이 아니다.
본 발명은 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 실시 예의 다양한 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.
또한, 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센싱 장치(10)의 구성을 개략적으로 도시한 것이다.
도 1을 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 이미지 센싱 장치(10)는 피보호 트랜지스터(PTR1 내지 PTRn, n은 2 이상의 정수)들을 포함하는 단위 픽셀(400-1 내지 400-m, m은 2 이상의 정수)들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 100), 상기 피보호 트랜지스터(PTR1 내지 PTRn)를 플라즈마에 의한 손상으로부터 보호하는 보호소자(500-1, 500-2 내지 500-n)들이 매트릭스 구조로 배열된 보호소자영역(protection device area, 200) 및 상기 픽셀 어레이(100)와 보호소자영역(200)을 분리하는 분리 영역(isolation, 300)을 포함할 수 있다.
단위 픽셀(400-1 내지 400-m)들이 픽셀 어레이(100) 상에 매트릭스 구조로 배열될 수 있다. 픽셀 어레이(100)에 포함되는 단위 픽셀(400-1 내지 400-m)들은 공유 픽셀 구조일 수 있다. 예시적으로 단위 픽셀(400-1 내지 400-m)들은 하나의 플로팅 디퓨전(미도시)에 대해 4개의 포토 다이오드(미도시)들이 제1 내지 제4 전송 트랜지스터(미도시)들에 의해 각각 접속되는 4 공유 구조를 가질 수 있다.
설명의 편의를 위해 각각의 단위 픽셀(400)들에 포함된 피보호 트랜지스터들을 PTR1 내지 PTRn으로 간략하게 도시한다. 피보호 트랜지스터들(PTR1 내지 PTRn)은 메탈라인(M1 내지 Mn)을 통해 보호소자(500-1 내지 500-n)에 연결될 수 있다.
보호소자영역(200)에는 복수의 보호소자(500-1 내지 500-n)들이 매트릭스 형태로 배치될 수 있다. 복수의 단위 픽셀(400-1 내지 400-m)들에 포함된 피보호 트랜지스터들(PTR1 내지 PTRn) 중 동일한 로오(ROW)에 배치된 단위 픽셀들(400-1 내지 400-m)에 대하여, 동일한 종류의 피보호 트랜지스터(PTR1 내지 PTRn 중 어느 하나)는 하나의 보호소자(500-1 내지 500-n)와 연결될 수 있다.
동일한 종류의 피보호 트랜지스터(PTR1 내지 PTRn 중 어느 하나)란, 복수의 단위 픽셀(400-1 내지 400-m)에 포함된 피보호 트랜지스터(PTR1 내지 PTRn)들 중 서로 다른 단위 픽셀(400-1 내지 400-m)에 포함되면서 하나의 신호라인을 통해 동일한 신호를 수신하여 동일한 기능을 수행하는 트랜지스터를 의미할 수 있다.
예를 들어, 서로 다른 단위 픽셀들(400-1 내지 400-m)에 배치되는 제1 피보호 트랜지스터(PTR1)들은 제1 보호소자(500-1)와 제1 메탈라인(M1)을 통해 전기적으로 연결될 수 있다. 제1 피보호 트랜지스터(PTR1)는 예시적으로 단위 픽셀들(400-1 내지 400-m)에 포함되는 전송 트랜지스터들 중 어느 하나일 수 있다.
이때, 서로 다른 단위 픽셀들(400-1 내지 400-m)에 배치되는 제1 피보호 트랜지스터(PTR1)들은 하나의 신호 라인을 통해 동일한 신호를 수신하여 동일한 기능을 수행하는 트랜지스터들로, 각 단위 픽셀(400-1 내지 400-m)들에서 상응하는 위치에 배치된 포토 다이오드(미도시)의 전하를 플로팅 디퓨전으로 전송할 수 있다.
피보호 트랜지스터(PTR1 내지 PTRn)는 단위 픽셀(400-1 내지 400-m)에 포함되는 트랜지스터들 중 어느 하나일 수 있다. 예를 들어, 픽셀 어레이(100)에 포함되는 단위 픽셀(400-1 내지 400-m)들은 전송 트랜지스터들 외에도 선택 트랜지스터 및 리셋 트랜지스터 등을 포함할 수 있고, 상기 트랜지스터들은 보호소자(500-1 내지 500-n)들의 피보호 트랜지스터(PTR1 내지 PTRn)가 될 수 있다.
보호소자영역(200)에서, 한 로오(ROW)에 배치되는 보호소자(500-1 내지 500-n)의 개수는 단위 픽셀(400-1 내지 400-m)에 각각 포함되는 피보호 트랜지스터(PTR1 내지 PTRn)들의 개수와 동일할 수 있다. 따라서, 보호소자영역(200)에 배치되는 보호소자(500-1 내지 500-n)의 전체 개수는 픽셀 어레이(100)상의 로오(ROW)의 개수와 각 단위 픽셀이 포함하는 피보호 트랜지스터(PTR1 내지 PTRn) 개수의 곱이 될 수 있다.
보호소자(500-1 내지 500-n)는 플라즈마 공정 시, 피보호 트랜지스터의 게이트에 보호소자(500-1 내지 500-n)의 역방향 내압 이상의 전압이 인가되는 것을 억제할 수 있다.
플라즈마 공정 중 고 에너지 이온으로 인해 피보호 트랜지스터(PTR1 내지 PTRn)의 게이트에 과도한 전하가 인가(축적)될 수 있다.
피보호 트랜지스터(PTR1 내지 PTRn)는 반도체 기판 또는 에피텍셜 층에 형성되는 소스, 드레인 영역 및 채널 영역을 포함할 수 있다. 채널 영역의 상부에는 산화막(예컨대, 실리콘 옥사이드 등)이 형성되고 산화막의 상부에 금속으로 구성되는 게이트가 형성될 수 있다.
피보호 트랜지스터(PTR1 내지 PTRn)의 게이트에 연결된 배선이 회로를 구성하지 않을 경우, 인가(축적)된 전하가 배선을 통해 빠져나가지 못할 수 있다. 게이트에 인가(축적)된 전하는 산화막을 통과해 반도체 기판 또는 에피텍셜 층으로 이동할 수 있다.
산화막을 통과하는 전하의 이동으로 인해 산화막의 손상이 발생할 수 있다. 게이트 산화막의 손상이 발생하는 경우, 피보호 트랜지스터(PTR1 내지 PTRn)의 전압 특성이 변화되고 신뢰성 하락이 발생할 수 있다.
반면, 플라즈마 공정 중 보호소자(500-1 내지 500-n)가 피보호 트랜지스터(PTR1 내지 PTRn)의 게이트에 각각 연결되는 경우, 피보호 트랜지스터(PTR1 내지 PTRn)에 과도한 전하가 인가되더라도 인가된 전하가 산화막이 아닌 보호소자(500-1 내지 500-n)쪽으로 이동하여 전하가 보호소자(500-1 내지 500-n)를 통해 반도체 기판으로 배출될 수 있다.
보호소자(500-1 내지 500-n)는 제1 도전형의 불순물로 도핑되는 영역 및 제2 도전형의 불순물로 도핑되는 영역이 교번적으로 배치되는 구조를 가질 수 있다. 또한, 각 도전형의 불순물로 도핑되는 영역이 다른 도전형의 불순물로 도핑되는 영역을 감싸도록 배치될 수 있다. 구체적인 보호소자(500-1 내지 500-n)의 구조는 도 2 내지 도 5를 통해 자세히 설명될 것이다.
이미지 센싱 장치(10)의 동작 시, 피보호 트랜지스터(PTR1 내지 PTRn)의 게이트에 활성화 또는 불활성화 레벨의 신호 전압이 인가됨에 따라 피보호 트랜지스터(PTR1 내지 PTRn)의 게이트에 각각 연결된 보호소자(500-1 내지 500-n)들에 피보호 트랜지스터(PTR1 내지 PTRn)의 게이트에 인가되는 전압과 동일한 전압이 인가될 수 있다.
이때, 보호소자(500-1 내지 500-n)의 내압 특성이 충분히 확보되지 않으면(항복전압 범위가 충분하지 않으면), 센싱 동작 시 의도치 않은 과도한 누설 전류가 피보호 트랜지스터(PTR1 내지 PTRn)의 게이트와 보호소자(500-1 내지 500-n)사이에 발생하게 되어 노이즈로 작용할 수 있다. 항복전압 범위를 초과하는 전압이 보호소자(500-1 내지 500-n)에 인가될 경우, 보호소자(500-1 내지 500-n)의 항복현상(Breakdown)이 발생하여 과도한 누설 전류가 발생할 수 있다.
또한, 보호소자(500-1 내지 500-n)의 내압 특성은 포토 다이오드의 도핑 프로파일에 영향을 미칠 수 있다.
포토 다이오드의 도핑 프로파일이란 포토 다이오드를 구성하는 에피텍셜 층의 도핑 농도 및 도핑 레이아웃등의 포토 다이오드의 도핑과 관련된 구조적 특성 및 물성적 특성을 포함하는 것일 수 있다.
예를 들어, 전송 트랜지스터의 경우, 게이트에 인가되는 신호 전압은 포토 다이오드의 도핑 농도 및 도핑 영역 레이아웃의 영향을 받을 수 있고, 보호소자(500-1 내지 500-n)가 충분한 정전류 전압 범위(항복 전압 내의 전압 범위로 전류가 일정하게 유지되는 전압 범위)를 확보하지 못하는 경우, 포토 다이오드의 도핑 프로파일이 제한될 수 있다.
보호소자(500-1 내지 500-n)의 내압특성은 보호소자(500-1 내지 500-n)에 포함되는 도핑영역들의 도핑 농도 및 STI(shallow trench isolation) 포함 여부 등에 따라 달라질 수 있다. 구체적인 보호소자(500-1 내지 500-n)의 구조는 도 2 내지 도 5를 통해 자세히 설명될 것이다.
분리영역(300)은 픽셀 어레이(100)와 보호소자영역(200)을 분리할 수 있다. 픽셀 어레이(100)와 보호소자영역(200)을 분리하기 위해 분리영역(300)이 보호소자 영역(200)과 픽셀 어레이(100) 사이에 배치될 수 있다.
보호소자영역(200)은 플라즈마 공정 중 피보호 트랜지스터(PTR1 내지 PTRn)의 게이트에 축적된 전하가 이동하는 영역으로 순간적인 고전압이 인가될 수 있다. 픽셀 어레이(100)와 보호소자영역(200)간 충분한 이격 거리가 확보되지 않을 경우, 고전압에 의한 누설 전류가 발생할 수 있다. 누설 전류가 발생함에 따라 이미지 센싱 장치(10) 내부의 소자가 파괴되거나 금속배선의 용융이 발생할 수 있다.
따라서, 분리영역(300)에 의한 픽셀 어레이(100)와 보호소자영역(200)의 적절한 분리가 요구되며, 분리거리는 예시적으로 10um(마이크로 미터) 이상 일 수 있다.
분리영역(300)은 반도체 기판과 동일한 도전형의 불순물로 도핑될 수 있으나, 실시 예에 따라 복수의 도전형 불순물로 도핑된 분리부를 포함할 수 있다. 분리영역(300)의 구체적인 구조는 도 7 내지 9를 통해 자세히 설명될 것이다.
도 2는 본 발명의 일 실시 예에 따른 이미지 센싱 장치의 일부를 도시한 것이다.
도 2에 픽셀 어레이(100) 영역에 대하여, 단위 픽셀(400-1 및 400-m)이 도시된다. 설명의 편의를 위하여, 단위 픽셀(400-1 및 400-m)에 배치된 다른 구성을 생략하고, 각 단위 픽셀에 포함되는 피보호 트랜지스터(PTR1 내지 PTRn)들 중 제1 내지 제4 피보호 트랜지스터들(PTR1 내지 PTR4)만 간략히 도시하기로 한다. 제1 내지 제4 피보호 트랜지스터(PTR1 내지 PTR4)들은 예시적으로 전송 트랜지스터들일 수 있다.
트랜지스터는 게이트, 소스, 드레인, 산화막 및 채널영역을 모두 포함하지만, 설명의 편의를 위해 제1 내지 제4 피보호 트랜지스터들(PTR1 내지 PTR4)의 게이트를 제1 내지 제4 피보호 트랜지스터들(PTR1 내지 PTR4)로 도시하여 설명한다.
또한, 제1 내지 제4 피보호 트랜지스터들(PTR1 내지 PTR4)의 게이트들과 각각 연결되는 제1 내지 제4 메탈라인(M1 내지 M4)이 도시된다.
제1 내지 제4 메탈라인(M1 내지 M4)은 이미지 센싱 장치(10)의 배선 레이아웃에 따라 임의의 배선층에 형성될 수 있다.
제1 게이트 컨택(C1)은 제1 피보호 트랜지스터(PTR1)의 게이트와 제1 메탈라인(M1)을 연결할 수 있다. 제2 게이트 컨택(C2)은 제2 피보호 트랜지스터(PTR2)의 게이트와 제2 메탈라인(M2)을 연결할 수 있다. 제3 게이트 컨택(C3)은 제3 피보호 트랜지스터(PTR3)의 게이트와 제3 메탈라인(M3)을 연결할 수 있다. 제4 게이트 컨택(C4)은 제4 피보호 트랜지스터(PTR4)의 게이트와 제4 메탈라인(M4)을 연결할 수 있다.
제1 내지 제4 메탈라인(M1 내지 M4)들은 픽셀 어레이(100)로부터 분리영역(300)을 거쳐 보호소자영역(200)까지 단위 픽셀(400-1 내지 400-m)들의 로오 방향을 따라 연장될 수 있다. 설명의 편의를 위해 제1 내지 제4 피보호 트랜지스터들(PTR1 내지 PTR4)과 연결되는 제1 내지 제4 메탈라인(M1 내지 M4) 만을 도시하였으나, 이미지 센싱 장치(10)는 피보호 트랜지스터들의 개수에 따라 도시되지 않은 메탈라인들을 더 포함할 수 있다.
앞서 설명한 바와 같이, 제1 내지 제4 메탈라인(M1 내지 M4)들은 각각 보호소자영역(200) 내에서 로오 방향으로 인접하는 단위 픽셀들(400-1 내지 400-m)들에 각각 포함되는 피보호 트랜지스터(PTR1 내지 PTR4)들 중 동일한 종류의 피보호 트랜지스터들(PTR1 내지 PTR4 중 어느 하나)에 공통으로 연결될 수 있다.
예를 들어, 단위 픽셀들(400-1 내지 400-m)에 포함된 제1 피보호 트랜지스터(PTR1)들은 제1 메탈라인(M1)에 공통으로 연결될 수 있다.
제1 메탈라인(M1)은 제1 소자 컨택(C11)을 통해 제1 보호소자(500-1)와 연결될 수 있다. 제2 메탈라인(M2)은 제2 소자 컨택(C21)을 통해 제2 보호소자(500-2)와 연결될 수 있다. 제3 메탈라인(M3)은 제3 소자 컨택(C31)을 통해 제3 보호소자(500-3)와 연결될 수 있다. 제4 메탈라인(M4)은 제4 소자 컨택(C41)을 통해 제4 보호소자(500-4)와 연결될 수 있다.
제1 내지 제4 피보호 트랜지스터(PTR1 내지 PTR4)와 제1 내지 제4 보호소자(500-1 내지 500-4)를 각각 연결하는 제1 내지 제4 메탈라인들(M1 내지 M4)은 2개의 메탈 층으로 형성될 수 있으나, 실시 예에 따라 2 이상의 메탈 층으로 형성될 수 있다. 또한, 제1 내지 제4 메탈라인들(M1 내지 M4)의 형태는 이미지 센싱 장치(20)의 레이아웃에 따라 달라질 수 있다.
본 발명의 일 실시 예에 따르면 보호소자 영역(200)에 배치된 제1 내지 제4 보호소자(500-1 내지 500-4)들은 실질적으로 동일한 구조일 수 있다.
제1 내지 제4 보호소자(500-1 내지 500-4)들은 기판의 일면에 수직하는 방향에서 바라보았을 때 제1 도전형 불순물로 도핑되는 제1 영역(510), 제1 영역(510)을 둘러싸고 제2 도전형 불순물로 도핑되는 제2 영역(520) 및 상기 제2 영역(520)을 둘러싸고 제1 도전형 불순물로 도핑되는 제3 영역(530)을 포함할 수 있다.
상기 제1 내지 제4 보호소자(500-1 내지 500-4)들의 제1 영역(510)은 소자 컨택(C11 내지 C41)을 통해 제1 내지 제4 메탈라인(M1 내지 M4)과 각각 연결될 수 있다.
제1 내지 제4 보호소자(500-1 내지 500-4)의 제2 영역(520)은 플로팅될 수 있다.
제1 내지 제4 보호소자(500-1 내지 500-4)의 제3 영역(530)은 각각 제1 내지 제4 그라운드 컨택(C12, C22, C32, C42)에 의해 접지될 수 있다.
기판의 일면에 수직하는 방향에서 바라본 제1 내지 제4 보호소자(500-1 내지 500-4)들의 도핑 프로파일은 실질적으로 동일한 바, 이하 제1 보호소자(500-1)를 중심으로 설명한다.
제1 영역(510), 제2 영역(520) 및 제3 영역(530)은 각각 P형 불순물, N형 불순물 및 P형 불순물로 도핑될 수 있다. 이에 따라 제1 보호소자(500-1)는 PNP형 BJT(bipolar junction transistor)구조를 가질 수 있다.
제1 보호소자(500-1)의 제1 영역(510)은 BJT의 에미터가 될 수 있고, 제2 영역(520)은 베이스, 제3 영역(530)은 콜랙터가 될 수 있다. 보호소자의 구체적인 형상 및 기능은 도 3을 통해 자세히 설명될 것이다.
BJT 구조의 제1 내지 제4 보호소자(500-1 내지 500-4)가 제1 내지 제4 피보호 트랜지스터(PTR1 내지 PTR4)에 연결됨에 따라, 플라즈마 공정 중 피보호 트랜지스터들의 손상을 방지하고 전하가 이동하는 바이패스 경로를 형성할 수 있다.
픽셀 어레이(100)와 보호소자영역(200) 사이에 배치되는 분리영역(300)은 제1 도전형 불순물로 도핑될 수 있고, 제1 도전형 불순물은 P형 불순물일 수 있다. 분리영역(300)의 구체적인 단면형상은 도 7 내지 9를 통해 자세히 설명될 것이다.
도 3은 본 발명의 일 실시 예에 따른 제1 보호소자의 단면(30)을 도시한 것이다.
도 3에서 도 2의 제1 절단선(A-A')에 의한 제1 보호소자의 단면(30)이 도시된다. 설명의 편의를 위해 제1 보호소자(500-1)를 중심으로 설명하나, 다른 보호소자들(500-2 내지 500-n 등)도 실질적으로 동일한 구조를 가질 수 있다.
도 3의 제1 보호소자(500-1)는 P형 불순물로 도핑된 제1 영역(510), N형 불순물로 도핑된 제2 영역(520) 및 P형 불순물로 도핑된 제3 영역(530)을 포함할 수 있다. 제2 영역(520)은 제1 영역(510)을 둘러싸도록 형성될 수 있다. 또한, 제3 영역(530)은 제2 영역(520)을 둘러싸도록 형성될 수 있다.
제1 영역(510)은 컨택부(511) 및 제1 웰(512)을 포함할 수 있다.
컨택부(511)는 제1 메탈라인(M1)을 통해 제1 피보호 트랜지스터(PTR1)의 게이트와 연결될 수 있다. 컨택부(511)는 제1 메탈라인(M1)과의 컨택부(511)간의 저항을 감소시키기 위해 고농도 불순물로 도핑될 수 있다. 일 실시 예에 따라, 컨택부(511)는 P형 불순물이 shallow junction이 되도록 도핑될 수 있다.
제1 웰(512)은 컨택부(511)에 비해 낮은 도핑 농도를 가질 수 있다.
컨택부(511)와 제1 웰(512)이 동일한 도전형의 불순물로 도핑되어 제1 영역(510) 전체가 BJT의 에미터가 될 수 있다.
제2 영역(520)은 플로팅부(521), 제2 웰(522) 및 제1 딥 웰(523)을 포함할 수 있다. 플로팅부(521)는 제2 웰(522)에 비해 높은 도핑 농도를 가질 수 있다. 일 실시 예에 따라 플로팅부(521)는 N형 불순물이 shallow junction이 되도록 도핑될 수 있다. 플로팅부(521)는 전위가 고정되지 않도록 플로팅될 수 있다.
제2 웰(522)은 컨택부(511)에 비해 낮은 도핑 농도를 가질 수 있고, 제1 웰(512)과 제2 웰(522)은 유사한 도핑농도를 가질 수 있다.
컨택부(511) 및 플로팅부(521)에 비해 상대적으로 낮은 도핑 농도를 갖는 제1 웰(512)과 제2 웰(522)이 접하도록 배치됨으로써 제1 보호소자(500-1)의 항복 전압 범위가 커질 수 있다.
본 발명의 일 실시 예에서, 제1 웰(512)은 낮은 도핑 농도를 가지는 P형 영역이고, 제2 웰 (522)은 낮은 농도를 가지는 N형 영역일 수 있다. 제1 영역(510)을 둘러싸도록 형성된 제2 영역(520)은 BJT의 베이스로 기능할 수 있다.
제2 웰(522)의 하부에 배치되는 제1 딥 웰(523)은 N형 불순물로 도핑될 수 있고, 제2 웰(522)에 비해 낮은 도핑 농도를 가질 수 있다.
제3 영역(530)은 접지부(531), 제3 웰(532) 및 제2 딥 웰(533)을 포함할 수 있다. 접지부(531)는 제3 웰(532)에 비해 높은 도핑 농도를 가질 수 있다. 제3 영역(530)은 BJT의 콜랙터로 기능할 수 있다. 일 실시 예에 따라, 접지부(531)는 P형 불순물이 shallow junction이 되도록 도핑될 수 있다. 제3 웰(532)의 하부에 배치되는 제2 딥 웰(533)은 P형 불순물로 도핑될 수 있고, 제3 웰(532)에 비해 낮은 도핑 농도를 가질 수 있다.
접지부(531)에 그라운드 컨택(C21)을 연결하여 접지되도록 함으로써 제1 보호소자(500-1) 내에서 발생한 HOLE을 캡쳐 할 수 있다.
제1 딥 웰(523) 및 제2 딥웰(533)의 하부에 반도체 기판(540)이 배치될 수 있다. 반도체 기판(540)은 제1 도전형 불순물로 도핑된 실리콘 기판일 수 있으며, 일 실시 예에 따라 P형 불순물로 도핑된 실리콘 기판일 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 이미지 센싱 장치의 일부를 도시한 것이다.
도 4에 도시된 이미지 센싱 장치(40)는 도 2에 도시된 이미지 센싱 장치(20)와 제1 내지 제4 보호소자(500-1 내지 500-4)들의 구조를 제외하고 실질적으로 동일한 바, 중복되는 설명은 생략한다.
도 4에 도시된 제1 내지 제4 보호소자(500-1 내지 500-4)들은 기판의 일면에 수직하는 방향에서 바라보았을 때 제1 도전형 불순물로 도핑되는 제1 영역(510), 제1 영역(510)을 둘러싸고 제2 도전형 불순물로 도핑되는 제2 영역(520) 및 상기 제2 영역(520)을 둘러싸고 제1 도전형 불순물로 도핑되는 제3 영역(530)을 포함할 수 있다.
상기 제1 영역(510)은 고농도의 제1 도전형 불순물로 도핑된 컨택부(511) 및 저농도의 제1 도전형 불순물로 도핑된 제1 웰(512)을 포함할 수 있다.
상기 제2 영역(520)은 고농도의 제2 도전형 불순물로 도핑된 플로팅부(521) 및 저농도의 제2 도전형 불순물로 도핑된 제2 웰(522)을 포함할 수 있다.
상기 제3 영역(530)은 고농도의 제1 도전형 불순물로 도핑된 접지부(531) 및 저농도의 제1 도전형 불순물로 도핑된 제3 웰(532)을 포함할 수 있다.
도 2와 달리 도 4에서는 제1 영역(510)과 제2 영역(520) 사이에 제1 STI(shallow trench isolation)가 형성되고, 제2 영역(520)과 제3 영역(530) 사이에 제2 STI(shallow trench isolation)가 형성될 수 있다. 제1 STI 및 제2 STI는 절연물질(예컨대, 실리콘 산화물 또는 실리콘 질화물 등)로 채워질 수 있다.
제1 STI 및 제2 STI에 의한 보호소자의 특징은 도 5를 통해 자세히 설명될 것이다.
도 5는 본 발명의 다른 실시 예에 따른 제1 보호소자(500-1)의 단면을 도시한 것이다.
도 5에서 도 4의 제2 절단선(B-B')에 의한 제1 보호소자의 단면(50)이 도시된다.
도 5에 도시된 제1 보호소자의 단면(50)은 도 3에서 설명한 제1 보호소자의 단면(30)과 제1 STI 및 제2 STI(STI1, STI2)의 유무를 제외하고 실질적으로 동일한 바, 이하 중복되는 설명을 생략하고 차이점 위주로 설명한다.
제1 STI(STI1)는 컨택부(511)와 플로팅부(521)를 분리할 수 있다. 또한, 제2 STI(STI2)는 플로팅부(521)와 접지부(531)를 분리할 수 있다.
제1 및 제2 STI(STI11, STI12)의 깊이는 보호소자가 요구하는 특성에 따라 달라질 수 있으며, 컨택부(511)와 플로팅부(521)를 분리할 수 있고, 플로팅부(521)와 접지부(531)를 분리할 수 있는 깊이 이상일 수 있다.
제1 및 제2 STI(STI1 및 STI2)에 의해 고농도 도핑 영역인 컨택부(511), 플로팅부(521) 및 접지부(531)가 분리됨으로써 고농도 도핑 영역간 접합으로 인한 항복 전압 감소 현상을 방지할 수 있다.
또한, 제1 STI(STI1)가 형성됨으로써, 컨택부(511)와 제2 웰(522)간의 펀치 스루(Punch through) 현상을 방지할 수 있다. 컨택부(511)에 전압이 인가될 시 컨택부(511)하부의 공간 전하 영역이 넓어져 제2 웰(522)영역을 뚫고 나갈 정도로 확장될 수 있다. 이 경우, 보호소자의 BJT(또는 다이오드) 기능이 약화되어 누설 전류가 발생하는 펀치 스루 현상이 발생할 수 있다. 컨택부(511)와 제2 웰(522)을 제1 STI(STI1)를 통해 일정 거리 이격함으로써 펀치 스루 현상을 방지하고 보호소자의 특성을 향상시킬 수 있다.
도 6은 본 발명의 일 실시 예에 따른 이미지 센싱 장치의 회로도 일부(60)를 도시한 것이다.
픽셀 어레이에 포함된 임의의 단위픽셀(400-k, k는 양의 정수)에 대하여, 단위 픽셀에 포함되는 피보호 트랜지스터들인 제1 내지 제6 피보호 트랜지스터(PTR1 내지 PTR6), 제1 내지 제6 피보호 트랜지스터들(PTR1 내지 PTR6)에 인가되는 제어신호들(TS1, TS2, TS3, TS4, RS 및 SEL) 및 단위픽셀(400-K)에 포함되는 제1 내지 제4 포토 다이오드(PD1 내지 PD4)들이 도시된다. 실시 예에 따라, 임의의 단위픽셀(400-k)은 도시되지 않은 트랜지스터(예컨대, 듀얼 컨버전 게인을 위한 트랜지스터 등)를 더 포함 할 수 있다.
하나의 단위픽셀(400-k)에 제1 내지 제4 포토 다이오드(PD1 내지 PD4)가 구비되고, 제1 내지 제4 포토 다이오드(PD1 내지 PD4)가 각각 제1 내지 제4 피보호 트랜지스터(PTR1 내지 PTR4)를 통해 플로팅 디퓨전(FD)을 공유하는 4 공유 픽셀에 대한 회로를 도시하였으나, 이는 예시적인 것에 불과할 뿐 2 공유 픽셀 또는 공유 픽셀 구조가 아닌 단위픽셀 등도 본 발명의 기술적 사상에 포함될 수 있다.
제1 내지 제4 포토 다이오드(PD1 내지 PD4)에 각각 연결된 제1 내지 제4 피보호 트랜지스터(PTR1 내지 PTR4)들은 전송 트랜지스터일 수 있다. 제1 내지 제4 피보호 트랜지스터들(PTR1 내지 PTR4)은 제1 내지 제4 전송 트랜지스터 제어신호(TS1 내지 TS4)를 각각 인가 받을 수 있다.
제1 내지 제4 피보호 트랜지스터들(PTR1 내지 PTR4)은 각각 인가 받은 제1 내지 제4 전송 트랜지스터 제어신호(TS1 내지 TS4)들의 논리 레벨에 따라(LOGIC HIGH 또는 LOGIC LOW 여부) 제1 내지 제4 포토 다이오드(PD 1 내지 PD4)에서 생성된 광 전하를 플로팅 디퓨전(FD)으로 전송할 수 있다.
제5 피보호 트랜지스터(PTR5)는 리셋 트랜지스터일 수 있다. 제5 피보호 트랜지스터(PTR5)는 인가 받은 리셋 트랜지스터 제어신호(RS)의 논리 레벨에 따라 연결된 소자들을 전원 전압레벨(VDD)로 리셋할 수 있다. 리셋 트랜지스터의 동작에 의해 제1 내지 제4 포토 다이오드(PD 1 내지 PD4)에서 각각 생성된 광 전하의 양을 정확히 측정할 수 있다.
제6 피보호 트랜지스터(PTR6)는 선택 트랜지스터일 수 있다. 제6 피보호 트랜지스터(PTR6)는 인가 받은 선택 트랜지스터 제어신호(SEL)의 논리 레벨에 따라 구동 트랜지스터(DX)로부터 출력된 전압(V pixel out)을 출력할 수 있다. 또한, 보호소자 영역(200)에 제1 내지 제6 피보호 트랜지스터들(PTR1 내지 PTR6)에 각각 대응되는 제1 내지 제6 보호소자(500-1 내지 500-6)들이 도시된다.
제1 내지 제6 피보호 트랜지스터(PTR1 내지 PTR6)들 각각의 게이트에는 제어 신호(TS1, TS2, TS3, TS4, RS 및 SEL)들이 각각 인가되는 신호라인들과 별도로 제1 내지 제6 메탈라인(M1 내지 M6)들을 구비될 수 있다. 상기 제1 내지 제6 메탈라인(M1 내지 M6)들은 각각 제1 내지 제6 보호소자(500-1 내지 500-6)와 접속될 수 있다.
예를 들어, 제1 피보호 트랜지스터(PTR1)는 게이트에 제1 전송 제어 신호(TS1)가 인가되고, 제1 피보호 트랜지스터(PTR1)의 게이트는 제1 메탈라인(M1)을 통해 제1 보호소자(500-1)와 접속될 수 있다.
제1 내지 제6 보호소자(500-1 내지 500-6)는 각각 에미터, 베이스 및 콜랙터를 포함하는 BJT 소자로 구성되며, 제1 내지 제6 보호소자(500-1 내지 500-6) 각각의 에미터가 제1 내지 제6 피보호 트랜지스터(PTR1 내지 PTR6)의 게이트와 각각 접속된다. 또한, 제1 내지 제6 보호소자(500-1 내지 500-6)의 베이스는 플로팅되고, 콜랙터는 접지될 수 있다.
이미지 센싱 장치의 센싱 동작 중, 제1 내지 제6 피보호 트랜지스터(PTR1 내지 PTR6)들의 게이트에 제어신호(TS1, TS2, TS3, TS4, RS 및 SEL)가 인가될 수 있다.
각각의 제어신호(TS1, TS2, TS3, TS4, RS 및 SEL)는 LOGIC HIGH 및 LOGIC LOW 레벨인 2가지 논리 레벨을 가질 수 있다. 각 트랜지스터의 게이트에 LOGIC HIGH 레벨의 제어 신호가 인가된 경우, 해당 트랜지스터가 활성화(턴-온) 되고, LOGIC LOW 레벨의 제어 신호가 인가된 경우 해당 트랜지스터가 불활성화(턴-오프)될 수 있다.
인가되는 제어신호(TS1, TS2, TS3, TS4, RS 및 SEL)는 전압신호일 수 있다. 따라서, 제1 내지 제6 피보호 트랜지스터(PTR1 내지 PTR6)들의 게이트에 각각 인가되는 제어신호(TS1, TS2, TS3, TS4, RS 및 SEL)들이 제1 내지 제6 피보호 트랜지스터(PTR1 내지 PTR6)들과 각각 연결된 제1 내지 제6 보호소자(500-1 내지 500-6)에 영향을 미칠 수 있다.
제1 내지 제6 보호소자(500-1 내지 500-6)의 항복전압이 충분히 확보되지 않을 경우, 피보호 트랜지스터(PTR1 내지 PTR6)들의 게이트에 인가되는 전압에 의해 제1 내지 제6 보호소자(500-1 내지 500-6)로부터 피보호 트랜지스터(PTR1 내지 PTR6)들로 흐르는 누설 전류가 발생할 수 있고, 누설 전류에 의해 이미지 센싱 장치(10)에 노이즈가 발생할 수 있다.
본 발명의 일 실시 예에 따른 제1 내지 제6 보호소자(500-1 내지 500-6)는 충분한 항복전압 범위를 확보함으로써 피보호 트랜지스터(PTR1 내지 PTR6)들의 게이트에 인가되는 전압 범위를 증가시킬 수 있다. 또한 이미지 센싱 장치(10)가 보호소자에 대해 요구하는 내압 특성을 얻을 수 있다.
도 7은 본 발명의 일 실시 예에 따른 분리영역의 단면(70)을 도시한 것이다.
설명의 편의를 위해 픽셀 어레이(100) 및 보호소자 영역(200)은 간략히 도시하였다.
분리영역(300)은 픽셀 어레이(100)와 보호소자 영역(200)사이에 배치될 수 있다. 앞서 설명한 바와 같이 분리영역(300)이 픽셀 어레이(100)와 보호소자 영역(200)사이에 배치됨으로써 플라즈마 공정 중 보호소자 영역(200)을 통해 반도체 기판(540)으로 이동하는 전하가 픽셀 어레이(100)에 배치된 단위 픽셀들에 영향을 미치지 않도록 할 수 있다.
분리영역(300)은 제1 도전형 불순물로 도핑된 제1 분리부(600-1)를 포함할 수 있다. 제1 도전형 불순물은 P형 불순물일 수 있다. 제1 분리부(600-1)는 서로 다른 도핑 농도를 갖는 복수의 영역을 포함할 수 있다.
제1 분리부(600-1)는 제1 표면 분리부(610), 제1 웰 분리부(611) 및 제1 딥 웰 분리부(612)를 포함할 수 있다.
제1 표면 분리부(610)는 제1 분리부(600-1)의 최상단에 위치할 수 있고, 접지될 수 있다.
제1 표면 분리부(610)의 하부에 제1 웰 분리부(611)가 위치할 수 있다. 제1 웰 분리부(611)의 하부에 제1 딥 웰 분리부(612)가 위치할 수 있다. 제1 딥 웰 분리부(612) 하부에 반도체 기판(540)이 위치할 수 있다.
제1 도전형 불순물은 반도체 기판(540)의 도전형과 동일한 도전형 불순물일 수 있다.
제1 표면 분리부(610)는 제1 웰 분리부(611)에 비해 높은 농도로 도핑될 수 있다. 제1 표면 분리부(610)가 높은 농도로 도핑됨으로써 접지 전압을 인가하는 도선과 제1 표면 분리부(620) 간의 저항이 감소될 수 있다.
제1 분리부(600-1)가 제1 도전형 불순물로 도핑됨에 따라 보호소자 영역(200)에서 발생한 HOLE을 용이하게 캡쳐할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 분리영역의 단면(80)을 도시한 것이다.
도 8의 분리영역(300)은 제1 분리부(600-1) 및 제2 분리부(600-2)를 포함할 수 있다. 제1 분리부(600-1)는 앞서 도 7에서 설명한 것과 실질적으로 동일한 바, 중복된 설명을 생략하고 제2 분리부(600-2)에 대해 설명한다.
다른 실시 예에서, 제1 분리부(600-1)는 제2 분리부(600-2)가 형성됨에 따라 픽셀 어레이(100)와 제2 분리부(600-2) 사이에 형성될 수 있다.
분리영역(300)은 제1 도전형 불순물로 도핑된 제1 분리부(600-1) 외에 제2 도전형 불순물로 도핑된 제2 분리부(600-2)를 더 포함할 수 있다. 제2 도전형 불순물은 N형 불순물일 수 있다. 제2 분리부(600-2)는 서로 다른 도핑 농도를 갖는 복수의 영역을 포함할 수 있다.
제2 분리부(600-2)는 제2 표면 분리부(620), 제2 웰 분리부(621) 및 제2 딥 웰 분리부(622)를 포함할 수 있다. 제2 표면 분리부(620)는 제2 분리부(600-2)의 최상단에 위치할 수 있고, 접지될 수 있다.
제2 표면 분리부(620)의 하부에 제2 웰 분리부(621)가 위치할 수 있다. 제2 웰 분리부(621)의 하부에 제2 딥 웰 분리부(622)가 위치할 수 있다. 제2 딥 웰 분리부(622) 하부에 반도체 기판(540)이 위치할 수 있다.
제2 도전형 불순물은 반도체 기판(540)의 도전형과 반대 도전형인 불순물일 수 있다.
제2 표면 분리부(620)는 제2 웰 분리부(621)에 비해 높은 농도로 도핑될 수 있다. 제2 표면 분리부(620)가 높은 농도로 도핑됨으로써 접지 전압 연결 시 도선과 제2 표면 분리부(620)간의 저항이 감소될 수 있다.
제2 분리부(600-2)가 제2 도전형 불순물로 도핑됨에 따라 보호소자에서 발생한 전자를 용이하게 캡쳐할 수 있다. 제1 분리부(600-1)가 제2 분리부(600-2)에 비해 픽셀 어레이(100)에 가깝게 배치됨에 따라 제1 분리부(600-1)에 의한 보호소자 영역(200)의 HOLE 캡쳐는 제2 분리부(600-2)에 의한 전자 캡쳐 이후에 발생할 수 있다.
분리영역(300)은 제1 분리부(600-1) 및 제2 분리부(600-2)를 모두 구비함으로써 전자 및 HOLE을 모두 캡쳐하여 픽셀 어레이(100)의 소자들을 전기적으로 보호할 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 분리영역의 단면을 도시한 것이다.
도 9의 분리영역(300)은 제1 분리부(600-1) 및 제2 분리부(600-2)를 포함할 수 있다. 제1 분리부(600-1) 및 제2 분리부(600-2)의 구조는 앞서 도 8에서 설명한 것과 실질적으로 동일한 바, 중복된 설명을 생략하고 제2 분리부(600-2)에 인가되는 전압에 대해 설명한다.
제2 분리부(600-2)의 제2 표면 분리부(620)에 POSITIVE 전압이 인가됨으로써 접지 전압을 인가하는 경우에 비해 제2 분리부(600-2)의 전자 캡처 능력이 향상될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (16)

  1. 제1 내지 제n (n은 2 이상의 정수) 피보호 트랜지스터를 포함하는 단위 픽셀; 및
    각각이 상기 제1 내지 상기 제n 피보호 트랜지스터 중 어느 하나에 접속되는 제1 내지 제n 보호소자를 포함하고,
    상기 제1 내지 상기 제n 보호소자 각각은,
    제1 도전형의 불순물로 도핑되는 제1 영역, 상기 제1 영역을 둘러싸고 제2 도전형의 불순물로 도핑되는 제2 영역 및 상기 제2 영역을 둘러싸고 상기 제1 도전형의 불순물로 도핑되는 제3 영역을 포함하고,
    상기 제1 영역은 컨택부 및 상기 컨택부의 하부에 배치되는 제1 웰을 포함하고,
    상기 컨택부의 도핑 농도는 상기 제1 웰의 도핑 농도에 비해 높고,
    상기 컨택부는 상기 제1 내지 상기 제n 피보호 트랜지스터 중 어느 하나와 접속되는 이미지 센싱 장치.
  2. 제1 항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 이미지 센싱 장치.
  3. 제1 항에 있어서,
    상기 제2 영역은,
    플로팅부, 상기 플로팅부의 하부에 배치되는 제2 웰 및 상기 제2 웰의 하부에 배치되는 제1 딥 웰을 포함하고,
    상기 플로팅부의 도핑 농도는 상기 제2 웰의 도핑 농도에 비해 높은 이미지 센싱 장치.
  4. 제3 항에 있어서,
    상기 제2 웰은 상기 제1 웰과 접하도록 배치되고,
    상기 컨택부의 도핑 농도는 상기 제2 웰의 도핑 농도에 비해 높은 이미지 센싱 장치.
  5. 제3 항에 있어서,
    상기 컨택부와 상기 플로팅부를 분리하는 STI(shallow trench isolation)를 더 포함하는 이미지 센싱 장치.
  6. 제3 항에 있어서,
    상기 제3 영역은,
    접지부, 상기 접지부의 하부에 배치되는 제3 웰 및 상기 제3 웰의 하부에 배치되는 제2 딥 웰을 포함하고,
    상기 접지부의 도핑 농도는 상기 제3 웰의 도핑 농도에 비해 높은 이미지 센싱 장치.
  7. 제6 항에 있어서,
    상기 제3 웰은 상기 제2 웰과 접하도록 배치되고,
    상기 컨택부의 도핑 농도는 상기 제3 웰의 도핑 농도에 비해 높은 이미지 센싱 장치.
  8. 제6 항에 있어서,
    상기 플로팅부와 상기 접지부를 분리하는 STI(shallow trench isolation)를 더 포함하는 이미지 센싱 장치.
  9. 제1 항에 있어서,
    상기 제1 내지 상기 제n 피보호 트랜지스터는 각각 전송 트랜지스터, 선택 트랜지스터 및 리셋 트랜지스터 중 어느 하나인 이미지 센싱 장치
  10. 제1 항에 있어서,
    상기 제1 내지 상기 제n 보호소자가 배치되는 영역과 상기 단위 픽셀이 배치되는 영역 사이에 배치되는 분리영역을 더 포함하는 이미지 센싱 장치.
  11. 제10 항에 있어서,
    상기 분리영역은 상기 제1 도전형 불순물로 도핑되는 제1 분리부를 포함하고,
    상기 제1 분리부가 접지되는 이미지 센싱 장치.
  12. 제11 항에 있어서,
    상기 분리영역은 상기 제2 도전형 불순물로 도핑되는 제2 분리부를 더 포함하고,
    상기 제2 분리부는 상기 제1 분리부가 배치되는 영역과 상기 제1 내지 상기 제n 보호소자가 배치되는 영역 사이에 배치되는 이미지 센싱 장치.
  13. 제12 항에 있어서,
    상기 제2 분리부가 접지되는 이미지 센싱 장치.
  14. 제12 항에 있어서,
    상기 제2 분리부에 양의 전압이 인가되는 이미지 센싱 장치.
  15. 픽셀 어레이에 배치되는 피보호 트랜지스터들 및
    상기 피보호 트랜지스터들의 게이트에 접속되어 상기 피보호 트랜지스터들에 축적된 전하를 반도체 기판으로 전달하는 보호소자를 포함하고,
    상기 보호소자는,
    P형 불순물로 도핑된 컨택부;
    상기 P형 불순물로 도핑되고, 상기 컨택부의 하부에 형성되는 제1 웰;
    N형 불순물로 도핑되고, 상기 제1 웰을 둘러싸면서 상기 제1 웰에 접하도록 형성되는 제2 웰; 및
    상기 N형 불순물로 도핑되고, 상기 제2 웰의 하부에 형성되는 제1 딥 웰을 포함하고,
    상기 제1 딥 웰은 상기 반도체 기판과 상기 제1 웰 사이에 형성되고,
    상기 제1 웰 및 상기 제2 웰은 상기 컨택부에 비해 낮은 농도로 도핑되는 이미지 센싱 장치.
  16. 제15 항에 있어서,
    상기 보호소자는,
    상기 P형 불순물로 도핑되고, 상기 제2 웰을 둘러싸면서 상기 제2 웰에 접하도록 형성되는 제3 웰; 및
    상기 P형 불순물로 도핑되고, 상기 제3 웰의 하부에 형성되는 제2 딥 웰을 포함하는 이미지 센싱 장치.
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