WO2024069946A1 - 半導体装置 - Google Patents

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WO2024069946A1
WO2024069946A1 PCT/JP2022/036736 JP2022036736W WO2024069946A1 WO 2024069946 A1 WO2024069946 A1 WO 2024069946A1 JP 2022036736 W JP2022036736 W JP 2022036736W WO 2024069946 A1 WO2024069946 A1 WO 2024069946A1
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semiconductor region
semiconductor
region
semiconductor substrate
transistor
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Application number
PCT/JP2022/036736
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English (en)
French (fr)
Inventor
能純 原口
Original Assignee
東京電力ホールディングス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present invention relates to a semiconductor device, for example, a semiconductor device having a solid-state imaging element formed on a semiconductor substrate.
  • imaging devices are attached to the tips of robot arms, etc., in order to carry out work while grasping the conditions inside the facility in a high radiation environment.
  • radiation-resistant cameras equipped with solid-state imaging elements formed on semiconductor substrates that are small, lightweight, and have high image quality, rather than the large, low-image-quality imaging tubes used in conventional radiation-resistant cameras, as imaging devices to be used in high radiation environments.
  • the cumulative dose which is an index of the radiation resistance of an imaging tube
  • the cumulative dose of a solid-state imaging device is several kiloGy to 100 kiloGy.
  • conventional solid-state imaging devices cannot be said to have high radiation resistance.
  • Patent Document 1 discloses a technology for improving the radiation resistance of solid-state imaging elements. Specifically, Patent Document 1 discloses a solid-state imaging element with improved radiation resistance by forming an N-well on a P-well of a semiconductor substrate, and employing a pinned photodiode (PPD) in which a P-type semiconductor region of a pinning layer is formed on the surface portion in contact with an interlayer insulating oxide film (Pre-Metal Dielectric: PMD).
  • PPD pinned photodiode
  • Pre-Metal Dielectric: PMD Pre-Metal Dielectric
  • the PPD has a structure surrounded by an element isolation layer (element isolation oxide film layer) made of STI (Shallow Trench Isolation).
  • Patent Document 1 alone is not sufficient to suppress the dark current of the photodiode that causes whiteout.
  • STI element isolation oxide film layer
  • FIG. 12 is a diagram showing the configuration of one pixel circuit constituting a solid-state imaging device that the present inventors have examined prior to filing the present application.
  • FIG. 13A is a plan view showing a layout configuration of the pixel circuit shown in FIG. 12 as a semiconductor device.
  • FIG. 13B is a diagram showing a schematic cross-sectional structure of the pixel circuit shown in FIG. 13A taken along line AA'.
  • one pixel circuit 90 constituting a solid-state imaging device has a structure in which a photodiode PPD is surrounded by the gate and drain of an overflow transistor (transistor for discharging charge) Mpdr for resetting the photodiode PPD, rather than by STI (e.g., SiO2 ), on a P-type semiconductor substrate 91.
  • STI e.g., SiO2
  • the drain of the overflow transistor Mpdr functions as a guard ring around the photodiode PPD, and the photodiode PPD and STI99 are not in direct contact with each other, which may reduce dark current.
  • FIG. 14 is a schematic diagram showing the expansion of the space charge region when no power supply voltage is applied to the pixel circuit shown in FIG. 13A.
  • FIG. 15 is a diagram for explaining the principle of dark current generation when radiation is irradiated to the pixel circuit shown in FIG. 13A when no power supply voltage is applied to the pixel circuit.
  • FIG. 16 is a diagram for explaining the principle of dark current generation when radiation is irradiated to the pixel circuit shown in FIG. 13A when a power supply voltage is applied to the pixel circuit.
  • the space charge region (depletion layer) 80 formed in the semiconductor substrate (P-type silicon substrate) 91 is shown diagrammatically by a dotted line.
  • the negatively charged electrons have high mobility and are swept to the surrounding electrodes in a relatively short time, where they disappear.
  • the positively charged holes have lower mobility than the electrons and are left behind within the insulator (STI). These holes are gradually swept toward the outside of the insulator, but in the process, they are captured by defects near the interface between the STI 99 and the semiconductor substrate (P-type silicon substrate) 91, and become fixed positive charges (radiation induced positive charges) within the STI 99, as shown in Figure 15.
  • This fixed positive charge causes a portion of the STI 99 near the boundary with the semiconductor substrate 91 to be positively charged (+), so that, as shown in FIG. 14, the region of the semiconductor substrate 91 with a low concentration of P-type impurities near the boundary with the STI 99 is inverted to N-type, forming an N-type inversion region (induced N-region) 81.
  • the interface between the semiconductor substrate 91 and the STI 99 has many defects such as dangling bonds, dark current due to thermal excitation is likely to occur through the defect levels even at room temperature.
  • the P-type impurity concentration of the semiconductor substrate 91 is low, the space charge region 80 near the N-type region 81 in the semiconductor substrate 91 expands significantly, as shown in FIG. 15.
  • the drain of the charge discharging transistor Mpdr and the photodiode PPD are connected through the space charge region 80 in the semiconductor substrate 91. Therefore, electrons that become dark current generated in the N-type inversion region 81 in the semiconductor substrate 91 are likely to flow into the photodiode PPD.
  • a positive power supply voltage VRR (>0V) is applied to the drain electrode of the charge discharging transistor Mpdr, so that some of the multiple electrons that become the dark current generated in the N-type inversion region 81 in the semiconductor substrate 91 flow into the power supply voltage VRR via the drain of the overflow transistor Mpdr. This makes it possible to reduce the dark current that flows into the photodiode PPD.
  • the present invention was made in consideration of the above-mentioned problems, and aims to improve the radiation resistance of solid-state imaging elements.
  • a semiconductor device includes a semiconductor substrate and a pixel circuit formed on the semiconductor substrate, the pixel circuit being characterized in that it includes a first semiconductor region of a first conductivity type in the semiconductor substrate, a second semiconductor region of a second conductivity type formed on the first semiconductor region and constituting a photodiode together with the first semiconductor region, a third semiconductor region of the second conductivity type formed in the semiconductor substrate at a distance from the second semiconductor region so as to surround the photodiode in a plan view seen from a direction perpendicular to the plane of the semiconductor substrate, a gate region formed between the second semiconductor region and the third semiconductor region in the semiconductor substrate in the plan view and constituting an overflow transistor that discharges electric charges accumulated in the photodiode together with the second semiconductor region and the third semiconductor region, and an insulating layer formed in the semiconductor substrate at a distance from the third semiconductor region so as to surround the third semiconductor region in the plan view.
  • the semiconductor device according to the present invention makes it possible to improve the radiation resistance of the solid-state imaging element.
  • 1 is a diagram showing a configuration of one pixel circuit that constitutes a solid-state imaging element as a semiconductor device according to a first embodiment
  • 1 is a plan view showing a layout configuration of a pixel circuit of a semiconductor device according to a first embodiment
  • 2B is a diagram showing a schematic cross-sectional structure of the pixel circuit shown in FIG. 2A taken along the line B-B'.
  • 1 is a plan view showing a layout configuration of a semiconductor device in which a plurality of pixel circuits according to a first embodiment are arranged
  • 5 is a diagram showing a schematic diagram of the expansion of a space charge region when a power supply voltage is not applied to the pixel circuit according to the first embodiment
  • 11 is a plan view showing a layout configuration of a semiconductor device in which a plurality of pixel circuits according to a second embodiment are arranged.
  • 11 is a diagram showing a schematic diagram of the expansion of a space charge region when a power supply voltage is not applied to a pixel circuit according to a second embodiment.
  • FIG. 13 is a diagram illustrating a schematic diagram of a dark current suppression effect when a pixel circuit according to the second embodiment is irradiated with radiation in a case where a power supply voltage is not applied to the pixel circuit.
  • FIG. 13 is a diagram illustrating a schematic diagram of a dark current suppression effect when a pixel circuit according to the second embodiment is irradiated with radiation in a case where a power supply voltage is applied to the pixel circuit.
  • FIG. FIG. 1 is a diagram showing the configuration of one pixel circuit constituting a solid-state imaging device that the present inventors have examined prior to filing the present application.
  • 13 is a plan view showing a layout configuration of the pixel circuit shown in FIG. 12 as a semiconductor device.
  • 13B is a diagram showing a schematic cross-sectional structure of the pixel circuit shown in FIG. 13A taken along the line A-A'.
  • FIG. 13B is a diagram showing a schematic diagram of the expansion of a space charge region when a power supply voltage is not applied to the pixel circuit shown in FIG. 13A.
  • FIG. 13B is a diagram for explaining the principle of generation of dark current when radiation is irradiated to the pixel circuit shown in FIG. 13A in the case where no power supply voltage is applied to the pixel circuit.
  • FIG. 13B is a diagram for explaining the principle of generation of dark current when radiation is irradiated to the pixel circuit shown in FIG. 13A in a case where a power supply voltage is applied to the pixel circuit.
  • FIG. 13B is a diagram showing a schematic diagram of the expansion of a space charge region when a power supply voltage is not applied to the pixel circuit shown in FIG. 13A.
  • FIG. 13B is a diagram for explaining the principle of generation of dark current when radiation is irradiated to the pixel circuit shown in FIG. 13A in the case where no power supply voltage is applied to the pixel circuit.
  • a semiconductor device (100, 100A) comprises a semiconductor substrate (1) and a pixel circuit (10, 10A) formed on the semiconductor substrate, the pixel circuit comprising a first semiconductor region (1) of a first conductivity type (e.g., P type) in the semiconductor substrate, a second semiconductor region (3) of a second conductivity type (e.g., N type) formed on the first semiconductor region and constituting a photodiode (PPD) together with the first semiconductor region, and a front semiconductor region (4) surrounding the photodiode in a plan view seen from a direction perpendicular to the plane of the semiconductor substrate (e.g., the positive side in the Z direction).
  • a first conductivity type e.g., P type
  • N type second conductivity type
  • PPD photodiode
  • the photodiode has a third semiconductor region (6) of the second conductivity type formed in the semiconductor substrate at a distance from the second semiconductor region, a gate region (5) formed between the second semiconductor region and the third semiconductor region in the semiconductor substrate in the plan view, and constituting an overflow transistor (Mpdr) that discharges the charge accumulated in the photodiode together with the second semiconductor region and the third semiconductor region, and an insulating layer (9) formed in the semiconductor substrate at a distance from the third semiconductor region so as to surround the third semiconductor region in the plan view.
  • Mpdr overflow transistor
  • the semiconductor device (100, 100A) described in [1] above may further include a fourth semiconductor region (13) of the second conductivity type formed in the semiconductor substrate, spaced apart from the third semiconductor region and adjacent to the insulating layer in the plan view.
  • the semiconductor device described in [2] above may further include a fifth semiconductor region (11) of the first conductivity type formed between the second semiconductor region and the insulating layer in the semiconductor substrate in the plan view and spaced apart from the second semiconductor region and the insulating layer, and the third semiconductor region may be formed on the fifth semiconductor region.
  • the semiconductor device (100A) described in [3] above may further include a sixth semiconductor region (14) of the first conductivity type formed between the fifth semiconductor region and the insulating layer in the semiconductor substrate in the planar view, the fourth semiconductor region is formed on the sixth semiconductor region, and the impurity concentration of the sixth semiconductor region may be lower than the impurity concentration of the fifth semiconductor region.
  • the sixth semiconductor region may be further formed below the insulating layer.
  • the voltage (VDR) that can be applied to the fourth semiconductor region (13) may be equal to or greater than the voltage (VRR) that can be applied to the third semiconductor region (6).
  • the voltage (VRR) that can be applied to the third semiconductor region may be equal to or lower than the withstand voltage of the semiconductor device.
  • the pixel circuit further includes a transfer transistor (Mtg) that transfers the charge of the photodiode, a charge storage section (FD) that stores the charge transferred by the transfer transistor, a reset transistor (Mfdr) that resets the voltage of the charge storage section, an amplifier transistor (Mdrv) that amplifies a signal corresponding to the charge stored in the charge storage section, and a selection transistor (Msel) that switches whether or not to output the signal amplified by the amplifier transistor to a signal line, and the photodiode
  • the diode may be formed in a polygonal shape in the planar view
  • the third semiconductor region may be formed in a form surrounding at least one side of the polygonal photodiode except for one side in the planar view
  • the gate region may be formed between the second semiconductor region and the third semiconductor region in a form surrounding at least the other side of the photodiode in the planar view
  • the transfer transistor a transfer transistor (Mtg) that transfers the charge of the photod
  • the semiconductor device described in [8] above may have a plurality of pixel circuits, and the pixel circuits may be formed side by side in a column direction (e.g., Y-axis direction) that is a predetermined direction in the plane of the semiconductor substrate and a row direction (e.g., X-axis direction) that is perpendicular to the column direction in the plan view, and the pixel circuits adjacent to each other in the row direction may have the insulating layer common to each other in the row direction.
  • a column direction e.g., Y-axis direction
  • a row direction e.g., X-axis direction
  • FIG. 1 is a diagram showing the configuration of one pixel circuit constituting a solid-state imaging device as a semiconductor device according to a first embodiment.
  • the semiconductor device 100 is, for example, a CMOS image sensor serving as a solid-state imaging element.
  • the semiconductor device 100 is formed on a single semiconductor substrate such as silicon using, for example, a known CMOS LSI (Large Scale Integration) manufacturing process technology.
  • the semiconductor device 100 has a plurality of pixel circuits 10 formed on a semiconductor substrate 1 .
  • the pixel circuit 10 is a five-transistor type pixel circuit in which an overflow transistor Mpdr is further added to a four-transistor type pixel circuit having four transistors, also called an APS (Active Pixel Sensor).
  • the pixel circuit 10 has a photodiode PPD, a transfer transistor Mtg, a charge storage unit FD, a reset transistor Mfdr, an amplification transistor Mdrv, a selection transistor Msel, and an overflow transistor Mpdr.
  • the photodiode PPD is, for example, a pinned photodiode, as described below.
  • the anode electrode is connected to the ground potential GND, and the cathode electrode is connected to the source of the transfer transistor Mtg.
  • the transfer transistor Mtg is an element for transferring the charge of the photodiode PPD.
  • the transfer transistor Mtg is, for example, a MOS transistor of the second conductivity type (N-type).
  • the source electrode is connected to the cathode electrode of the photodiode PPD, and the drain electrode is connected to the gate electrode of the amplification transistor Mdrv and the source electrode of the reset transistor Mfdr.
  • a binary signal ⁇ TG is input to the gate electrode of the transfer transistor Mtg.
  • the transfer transistor Mtg is switched on and off by the signal ⁇ TG.
  • the charge storage unit (floating diffusion) FD stores the charge transferred by the transfer transistor Mtg.
  • the charge storage unit FD is formed at a node where the drain electrode of the transfer transistor Mtg, the gate electrode of the amplification transistor Mdrv, and the source electrode of the reset transistor Mfdr are commonly connected.
  • the charge storage unit FD is realized, for example, by the parasitic capacitance and floating capacitance present at the node.
  • the reset transistor Mfdr is a charge discharging element that resets the voltage of the charge storage unit FD.
  • the reset transistor (charge discharging transistor) Mfdr is, for example, a MOS transistor of the second conductivity type (N-channel type).
  • the source electrode of the reset transistor Mfdr is connected to the charge storage unit FD, and the drain electrode of the reset transistor Mfdr is connected to the power supply voltage VRR.
  • a binary signal ⁇ FDR is input to the gate electrode of the reset transistor Mfdr.
  • the reset transistor Mfdr is switched on/off by the signal ⁇ FDR.
  • the amplifier transistor Mdrv is an element that amplifies a signal corresponding to the charge stored in the charge storage unit FD.
  • the amplifier transistor Mdrv is, for example, a MOS transistor of the second conductivity type (N-channel type) and constitutes a source follower circuit.
  • the drain electrode of the amplifier transistor Mdrv is connected to the power supply voltage VDD, and the gate electrode of the amplifier transistor is connected to the charge storage unit FD.
  • the source electrode of the amplifier transistor Mdrv is connected to the output signal line OUT via the selection transistor Msel.
  • the selection transistor Msel is an element that switches whether or not the signal amplified by the amplifier transistor Mdrv is output to the output signal line OUT.
  • the selection transistor Msel is, for example, a MOS transistor of the second conductivity type (N-channel type).
  • the drain electrode of the selection transistor Msel is connected to the source electrode of the amplification transistor Mdrv, and the source electrode of the selection transistor Msel is connected to the output signal line OUT.
  • a signal ⁇ SEL is input to the gate electrode of the selection transistor Msel.
  • the selection transistor Msel is switched on and off by the signal ⁇ SEL.
  • the overflow transistor Mpdr is an element that discharges the charge accumulated in the photodiode PPD.
  • the overflow transistor Mpdr is, for example, a MOS transistor of the second conductivity type (N-channel type).
  • the overflow transistor Mpdr is connected between the power supply voltage VRR and the cathode electrode of the photodiode PPD. Specifically, the drain electrode of the overflow transistor Mpdr is connected to the power supply voltage VRR, and the source electrode of the overflow transistor Mpdr is connected to the cathode electrode of the photodiode PPD.
  • a binary signal ⁇ PDR is input to the gate electrode of the overflow transistor Mpdr. The on/off of the overflow transistor Mpdr is switched by the signal ⁇ PDR.
  • the power supply voltage VDD is the power supply for the source follower circuit (amplification transistor Mdrv)
  • the power supply voltage VRR is the power supply for resetting the charge storage unit FD and the photodiode PPD.
  • the photodiode PPD accumulates charge according to the received optical signal.
  • the transfer transistor Mtg turns on when the signal ⁇ TG is enabled, and transfers the charge accumulated by the photodiode PPD to the charge accumulation unit FD.
  • the amplification transistor Mdr amplifies a signal according to the charge accumulated in the charge accumulation unit FD and outputs it to node N1.
  • the selection transistor Msel turns on when the signal ⁇ SEL is enabled, and outputs the signal at node N1 to the output signal line OUT.
  • the reset transistor Mfdr turns on when the signal ⁇ FDR is enabled, and connects the power supply voltage VRR to the charge accumulation unit FD. This causes the electrons accumulated in the charge accumulation unit FD to be discharged to the power supply voltage VRR, and the charge accumulation unit FD is reset.
  • the overflow transistor Mpdr turns on when the signal ⁇ PDR is enabled, and connects the power supply voltage VRR, which is higher than the depletion voltage of the photodiode, to the cathode electrode of the photodiode PPD in which charge is accumulated. This causes the electrons accumulated in the photodiode PPD to be discharged to the power supply voltage VRR, and the photodiode PPD is reset. In this way, the overflow transistor Mpdr can function as an electronic shutter for the photodiode PPD.
  • the pixel circuit 10 further includes diodes D1 and D2 formed on the semiconductor substrate 1 due to the structure of the semiconductor device 100 described below.
  • the cathode electrode of the diode D1 is connected to the drain electrode of the overflow transistor Mpdr, and the anode electrode of the diode D1 is connected to the ground potential.
  • the anode electrode of the diode D2 is connected to the ground potential together with the anode electrode of the diode D1.
  • the cathode electrode of the diode D2 is connected to the power supply voltage VDR.
  • the power supply voltage VDR is preferably equal to or higher than the power supply voltage VRR (VDR ⁇ VRR). Details of the power supply voltage VDR will be described later.
  • FIG. 2A is a plan view showing the layout configuration of the pixel circuit 10 of the semiconductor device 100 according to the first embodiment.
  • FIG. 2B is a schematic diagram showing the cross-sectional structure of portion B-B' of pixel circuit 10 shown in FIG. 2A.
  • semiconductor substrate 1 is disposed in a three-dimensional space consisting of the X-axis, Y-axis, and Z-axis, and that the plane of semiconductor substrate 1 is parallel to the X-Y plane. It is also assumed that the line segment connecting points B and B' is parallel to the X-axis.
  • the positive side in the Z-axis direction may be referred to as "up” and the negative side in the Z-axis direction as "down".
  • FIG. 2A shows the layout configuration of pixel circuit 10 in a plan view seen from a direction perpendicular to the plane (XY plane) of semiconductor substrate 1 constituting semiconductor device 100. Note that in FIGS. 2A and 2B, the wiring layers connecting circuit elements are omitted from the illustration, except for the bottom layer.
  • the semiconductor substrate 1 is, for example, a P-type semiconductor substrate.
  • the semiconductor substrate 1 is formed, for example, by doping silicon with a P-type impurity such as B (boron), and functions as a first semiconductor region (P--) of the first conductivity type.
  • a P-type impurity such as B (boron)
  • N-well (N-) 3 is formed as a second semiconductor region of a second conductivity type on a first semiconductor region (P--) of a first conductivity type.
  • the first semiconductor region is the semiconductor substrate 1 (P--) itself.
  • the first semiconductor region (semiconductor substrate 1) and the N-well 3 form a PN junction type photodiode.
  • a pinning layer 4 is formed on the N well 3 as a P-type semiconductor layer (P+) having a higher P-type impurity concentration than the semiconductor substrate 1.
  • the pinning layer 4 is formed, for example, by doping (for example, ion implantation) a P-type impurity (for example, boron (B) or the like) into the surface of the semiconductor substrate 1.
  • a P-type impurity for example, boron (B) or the like
  • the photodiode becomes a buried type photodiode PPD.
  • the buried photodiode PPD is also simply referred to as a "photodiode PPD.”
  • the semiconductor substrate 1 itself is used as the P-type semiconductor region that constitutes the photodiode PPD. The reasons for this are described in detail below.
  • image sensors for visual images require photodiodes that are compatible with visible light.
  • photodiodes that are compatible with visible light.
  • the space charge region (depletion layer) in the PN junction of the photodiode must be formed deep enough to allow light to penetrate the P-type semiconductor substrate (silicon substrate).
  • the attenuation distance d (the distance at which light attenuates to 1/e) of light in a conductive substrate (Si substrate) is expressed as the reciprocal of the absorption coefficient ⁇ of silicon (Si).
  • the depth from the surface of the semiconductor substrate where the N diffusion regions serving as the source and drain of the transistor are formed is approximately 0.2 ⁇ m (submicron).
  • the N well of the photodiode also serves as the source of the transfer transistor Mtg, if the N well of the photodiode is formed deeper, there is a risk that the channel portion and source of the gate of the transfer transistor Mtg will be misaligned in the depth direction of the semiconductor substrate, making it impossible to turn on the transfer transistor normally. For this reason, it is undesirable to form the N well of the photodiode deeper.
  • an N well 3 (N-) is formed to a depth of submicrons ( ⁇ 1.0 ⁇ m) (but deeper than the pinning layer) without further forming a P well in a P type (P--) semiconductor substrate 1 with a low impurity concentration, and a photodiode PPD is formed by the N well 3 and the P type semiconductor substrate 1.
  • the space charge region generated at the PN junction of the photodiode spreads toward areas with a lower impurity concentration, and the space charge region can be spread to a depth of several microns from the surface of the semiconductor substrate 1, making it possible to realize a photodiode that has sufficient sensitivity even to red light with a long wavelength.
  • a P-well may be formed by doping a low concentration of P-type impurities into the semiconductor substrate 1, and an N-well 3 may be formed on the P-well to form the photodiode PPD.
  • the P-well becomes the first semiconductor region.
  • the first semiconductor region is not limited to the semiconductor substrate 1 itself.
  • an N diffusion region 6 as a third semiconductor region of a second conductivity type (N type) is formed at a distance from the N well 3 (pinning layer 4) so as to surround the photodiode PPD.
  • the photodiode PPD is formed, for example, in a polygonal shape in a planar view.
  • a polygonal shape refers to a shape with three or more corners, and examples of such a shape include a triangular shape, a rectangular shape (quadrangle shape), a pentagonal shape, and a hexagonal shape.
  • the photodiode PPD is described as being formed in a rectangular shape as an example, but is not limited to this.
  • the N diffusion region 6 is formed in a shape that surrounds at least one side of the polygonal photodiode PPD, except for one side.
  • the N diffusion region 6 is formed in a shape that surrounds at least three of the four sides of the photodiode PPD.
  • the N diffusion region 6 is formed, for example, by doping (e.g., ion implantation) the surface of the semiconductor substrate 1 with an N-type impurity (such as phosphorus (P)).
  • an N-type impurity such as phosphorus (P)
  • a gate region 5 is formed on the semiconductor substrate 2 between the N well 3 as the second semiconductor region and the N diffusion region 6 as the third semiconductor region.
  • the gate region 5 is, for example, a gate portion of a Metal-Oxide-Semiconductor (MOS) structure formed from a gate oxide film (e.g., SiO 2 ) and an electrode (e.g., polysilicon, etc.) formed on the gate oxide film.
  • MOS Metal-Oxide-Semiconductor
  • the gate region 5 is formed between the N well 3 and the N diffusion region 6 in a form surrounding at least three sides of the N well 3 of the photodiode PPD in plan view.
  • an overflow transistor Mpdr is constructed with the N well 3 as the source electrode, the N diffusion region 6 as the drain electrode, and the gate region 5 as the gate electrode.
  • circuit elements constituting the pixel circuit 10 other than the overflow transistor Mpdr are formed.
  • a transfer transistor Mtg, a charge storage unit FD, a reset transistor Mfdr, an amplifier transistor Mdrv, and a selection transistor Msel are formed.
  • a PMD (Pre Metal Dielectric) 8 which is a transparent insulating film made of SiO 2 or the like, is formed on the surface of the semiconductor substrate 1 by, for example, a CVD (Chemical Vapor Deposition) method.
  • the pixel circuit 10 further includes an insulating layer 9, a fourth semiconductor region 13 of the second conductivity type (N type), and a fifth semiconductor region 11 of the first conductivity type (P type).
  • the insulating layer 9 is an element isolation layer (element isolation oxide layer: STI) for isolating adjacent elements (pixel circuits 10) in the semiconductor device 100.
  • the insulating layer 9 is formed of, for example, a silicon oxide film (SiO 2 ).
  • the insulating layer 9 will also be referred to as "STI 9".
  • the STI 9 is formed in the semiconductor substrate 1 at a distance from the N diffusion region 6 (N++) as the third semiconductor region so as to surround the N diffusion region 6 as the third semiconductor region in a plan view.
  • the fourth semiconductor region 13 is, for example, a diffusion region (N++) of the second conductivity type (N type) formed by doping (e.g., ion implantation) an N type impurity (such as phosphorus (P)) into the surface of the semiconductor substrate 1.
  • N type the second conductivity type
  • P phosphorus
  • the fourth semiconductor region 13 is also referred to as the "N diffusion region 13.”
  • the N diffusion region 13 is formed in the semiconductor substrate 1 so as to be spaced apart from the N diffusion region 6 (N++) as the third semiconductor region and adjacent to the STI 9 in a plan view.
  • the fifth semiconductor region 11 is, for example, a first conductivity type region (P) formed by doping (e.g., ion implantation) a P-type impurity (such as boron (B)) into the surface of the semiconductor substrate 1. That is, the impurity concentration of the fifth semiconductor region 11 (P) is higher than the impurity concentration of the semiconductor substrate 1 (P--) as the first semiconductor region.
  • P first conductivity type region
  • B boron
  • the P well 11 is formed between the N well 3 and the STI 9 as a second semiconductor region in the semiconductor substrate 1, and is spaced apart from the N well 3 and the STI 9 in a plan view. As shown in FIG. 2B, the P well 11 is formed below the N diffusion region 6 as a third semiconductor region. In other words, the N diffusion region 6 is formed on the P well 11.
  • the P well 11 is connected to the ground potential.
  • a P diffusion region 12 having a higher P-type impurity concentration than the P well 11 is formed in a region of the semiconductor substrate 1 that at least partially overlaps with the P well 11 in a planar view, and the P diffusion region 12 is connected to the ground potential.
  • the P well 11 is connected to the ground potential via the P diffusion region 12.
  • the above-mentioned P well 11 (P diffusion region 12) and the N diffusion region 6 serving as the drain electrode of the overflow transistor Mpdr form a diode D1. That is, the diode D1 is formed with the P well 11 (P diffusion region 12) as the anode electrode and the N diffusion region 6 as the cathode electrode.
  • the N diffusion region 13 and the semiconductor substrate 1 form a diode D2. That is, the diode D2 is formed with the semiconductor substrate 1 (P diffusion region 12, P-Sub) as the anode electrode and the N diffusion region 13 as the cathode electrode.
  • FIG. 3 is a plan view showing the layout configuration of a semiconductor device 100 in which multiple pixel circuits 10 according to the first embodiment are arranged.
  • the semiconductor substrate 1 is placed in a three-dimensional space consisting of the X-axis, Y-axis, and Z-axis, and the plane of the semiconductor substrate 1 is parallel to the X-Y plane. Note that in FIG. 3, the wiring layers connecting the circuit elements are omitted except for the bottommost layer.
  • the Y-axis direction which is a predetermined direction, is the column direction
  • the X-axis direction is the row direction.
  • a plurality of pixel circuits 10 are formed on the semiconductor substrate, lined up in the row and column directions in the plane of the semiconductor substrate 1.
  • a transfer transistor Mtg, a reset transistor Mfdr, an amplifier transistor Mdrv, and a selection transistor Msel are formed (arranged) on one side in the column direction (negative side in the Y-axis direction), and a photodiode PPD, an overflow transistor Mpdr, and diodes D1 and D2 are formed on the other side in the column direction (positive side in the Y-axis direction).
  • pixel circuits 10 adjacent to each other in the row direction have a common STI 9 in the row direction.
  • the range of the STI 9 in the row direction (X-axis direction) so that the distance between adjacent photodiodes PPD in the row direction (X-axis direction) is equal, thereby making it possible to make the pixel resolution in the horizontal direction uniform.
  • it is preferable to adjust the range of the STI 9 in the column direction so that the distance between adjacent photodiodes PPD in the column direction (Y-axis direction) is equal, thereby making it possible to make the resolution of pixels in the column direction uniform.
  • FIG. 4 is a schematic diagram showing the expansion of the space charge region when no power supply voltage is applied to the pixel circuit 10 according to the first embodiment.
  • FIG. 5 is a diagram showing a schematic diagram of the dark current suppression effect when radiation is irradiated to a pixel circuit 10 according to embodiment 1 when no power supply voltage is applied to the pixel circuit 10.
  • the N diffusion region 6 serving as the drain electrode of the overflow transistor Mpdr is not in contact with the STI 9 as in the pixel circuit 90 of the previously examined example described above, but is formed at a distance from the STI 9.
  • the electrons are less likely to flow into the photodiode PPD via the space charge region below the drain of the overflow transistor Mpdr compared to the pixel circuit 90 of the previously examined example, making it possible to suppress the inflow of dark current into the photodiode PPD.
  • the N diffusion region 13 is formed apart from the N diffusion region 6 and adjacent to the STI 9. This allows the N diffusion region 13 to function as a drain (discharge destination) of dark current electrons generated near the STI 9. Furthermore, because the N diffusion region 13 is separated from the N diffusion region 6, it becomes possible to independently adjust the voltage of the N diffusion region 13 to an optimal value at which the N diffusion region 13 functions as a drain (discharge destination) of dark current electrons.
  • a P well 11 is formed apart from the N well 3 and the STI 9, and an N diffusion region 6 serving as a drain electrode of the overflow transistor Mpdr is formed on the P well 11.
  • the P well 11 having a higher impurity concentration than the semiconductor substrate 1 is present below the N diffusion region 6 serving as the drain electrode of the overflow transistor Mpdr, the expansion of the space charge region downward (in the negative direction of the Z axis) of the N diffusion region 6 is suppressed as compared to the pixel circuit 90 of the previously studied example, as shown in Fig. 4.
  • This makes it possible to narrow the connection between the space charge region near the photodiode PPD and the space charge region near the edge of the STI 9, as shown in Fig. 4.
  • FIG. 6 is a diagram that shows a schematic diagram of the dark current suppression effect when radiation is irradiated to a pixel circuit 10 according to embodiment 1 when a power supply voltage is applied to the pixel circuit 10.
  • the potential gradient at the edge of the STI 9 increases, so that, as shown in FIG. 6, electrons generated in the STI 9 by radiation are more likely to be discharged to the power supply voltage VDR side via the N diffusion region 13. This makes it possible to further suppress the inflow of dark current into the photodiode PPD.
  • the voltage (power supply voltage VDR) that can be applied to the N diffusion region 13 as the fourth semiconductor region can be equal to or higher than the voltage (power supply voltage VDD) that can be applied to the N diffusion region 6 as the third semiconductor region.
  • the voltage (power supply voltage VDR) that can be applied to the N diffusion region 13 can be equal to or higher than the withstand voltage.
  • the power supply voltage VDR is described in detail below.
  • CMOS image sensors are manufactured using CMOS LSI manufacturing process technology.
  • CMOS image sensors are often manufactured using fine CMOS LSI manufacturing process technology with a process rule of 0.18 ⁇ m or less, in which case the withstand voltage of the CMOS image sensor is approximately 3.3 V.
  • CMOS LSI manufacturing process technology when an NMOS transistor formed using CMOS LSI manufacturing process technology is made to be an enhancement (normally off) type rather than a depletion (normally on) type, it is necessary to increase the impurity concentration of the P well for forming the NMOS transistor.
  • the PN junction withstand voltage between the N diffusion region that becomes the source electrode or drain electrode of the NMOS transistor and the P well is approximately 3.3 V, and this PN junction withstand voltage is the withstand voltage of the CMOS image sensor.
  • the semiconductor device 100 will be considered.
  • the power supply voltage VRR applied to the N diffusion region 6 serving as the drain electrode of the overflow transistor Mpdr is limited by the PN junction withstand voltage between the N diffusion region 6 and the P well 11.
  • This PN junction withstand voltage becomes the withstand voltage of the semiconductor device 100.
  • the power supply voltage VRR that can be applied to the N diffusion region 6 needs to be 3.3 V or less.
  • the power supply voltage VDR applied to the N diffusion region 13 adjacent to the STI 9 is limited by the PN junction breakdown voltage between the N diffusion region 13 and the semiconductor substrate 1 as the first semiconductor region.
  • the semiconductor substrate 1 has a lower impurity concentration than the above-mentioned P well 11. Therefore, the PN junction breakdown voltage between the N diffusion region 13 and the semiconductor substrate 1 is higher than the PN junction breakdown voltage (e.g., 3.3 V) between the above-mentioned N diffusion region 6 and the P well 11.
  • the power supply voltage VDR that can be applied to the N diffusion region 13 higher than the power supply voltage VRR that can be applied to the N diffusion region 6.
  • the power supply voltage VRR is equal to or lower than the withstand voltage of the overflow transistor Mpdr (e.g., 3.3 V or lower)
  • the power supply voltage VDR can be set to a value equal to or higher than the withstand voltage of the overflow transistor Mpdr (VDR ⁇ VRR).
  • the spatial charge region at the edge of the STI 9 becomes larger, but the spatial charge region directly below the P well 11 is narrowed by the P well 11, which has a higher impurity concentration than the semiconductor substrate 1 that exists below the drain electrode (N diffusion region 6) of the overflow transistor Mpdr, making it possible to suppress the inflow of dark current into the photodiode PPD.
  • the solid-state imaging element as the semiconductor device 100 according to the first embodiment can effectively discharge electrons generated by radiation and cause the electrons to flow into the photodiode PPD, as described above, and therefore can significantly suppress dark current caused by the total dose effect of radiation and prevent whiteout of images produced by the solid-state imaging element.
  • the semiconductor device 100 according to the first embodiment can improve the radiation resistance of the solid-state imaging element.
  • FIG. 7A is a plan view showing a layout configuration of a pixel circuit 10A of a semiconductor device 100A according to the second embodiment.
  • FIG. 7B is a schematic diagram showing the cross-sectional structure of portion C-C' of pixel circuit 10 shown in FIG. 7A.
  • FIG. 8 is a plan view showing the layout configuration of a semiconductor device 100A in which multiple pixel circuits 10A according to the second embodiment are arranged.
  • the semiconductor substrate 1 is placed in a three-dimensional space consisting of the X-axis, Y-axis, and Z-axis, and the plane of the semiconductor substrate 1 is parallel to the X-Y plane. Note that in Figures 7A, 7B, and 8, the wiring layers connecting the circuit elements are omitted except for the bottom layer.
  • the Y-axis direction is the column direction and the X-axis direction is the row direction.
  • the semiconductor device 100A according to the second embodiment differs from the semiconductor device 100 according to the first embodiment in that a P-well 14 different from the P-well 11 is formed between the P-well 11 and the STI 9 in each pixel circuit 10A, but is otherwise similar to the semiconductor device 100 according to the first embodiment.
  • a P well 14 as a sixth semiconductor region of a first conductivity type (P type) is formed between a P well 11 as a fifth semiconductor region and an STI 9 as an insulating layer.
  • the P well 14 is formed below the N diffusion region 13.
  • the N diffusion region 13 is formed on the P well 14.
  • the P well 14 may be further formed below the STI 9 as an insulating layer.
  • P wells 11 and 14 are formed in the range from the end of the STI 9 on the photodiode PPD side to the end of the N diffusion region 6 on the photodiode PPD side.
  • P wells 11 and 14 are formed so that the ratio of P wells 11 to P wells 14 in the above range is 1:1. Note that the ratio of P wells 11 to P wells 14 is not limited to the above example.
  • the impurity concentration of the P well 14 (L-Pwell/P-) is lower than the impurity concentration of the P well 11 (Pwell/P). That is, in the semiconductor device 100, the magnitude relationship of the P-type impurity concentrations is P well 11 (P) > P well 14 (P-) > semiconductor substrate 1 (P--).
  • the P-well 14 and the P-well 11 can be formed with impurity concentrations that are different from each other.
  • a P-type impurity such as B (boron) can be ion-implanted into the entire region in the semiconductor substrate 1 where the P-well 14 and the P-well 11 are to be formed, and then, further, a P-type impurity such as B (boron) can be ion-implanted only into the region in which the P-well 11 is to be formed, thereby forming the P-well 14 and the P-well 11 with impurity concentrations that are different from each other.
  • the P diffusion region 12 is formed so as to overlap at least a portion of the P well 11 and at least a portion of the P well 14 in a planar view. That is, as shown in FIG. 7B, the P diffusion region 12 is formed on the P well 11 and the P well 14. For example, by connecting the P diffusion region 12 to a ground potential, the P well 11 and the P well 14 can be connected (biased) to the ground potential.
  • FIG. 9 is a schematic diagram showing the expansion of the space charge region when no power supply voltage is applied to the pixel circuit 10A according to the second embodiment.
  • FIG. 10 is a diagram showing a schematic diagram of the dark current suppression effect when radiation is irradiated to a pixel circuit 10A according to embodiment 2 when no power supply voltage is applied to the pixel circuit 10A.
  • a P-well 14 having a higher P-type impurity concentration than the semiconductor substrate 1 is formed around the STI 9, so the expansion of the space charge region 50 directly below the N diffusion region 13 is suppressed compared to the semiconductor device 100 according to the first embodiment.
  • the N-type inversion region 51 formed when radiation (ionizing radiation) such as gamma rays is irradiated to the pixel circuit 10A narrows, and the space charge region 50 also narrows accordingly.
  • FIG. 11 is a diagram that shows a schematic diagram of the dark current suppression effect when radiation is irradiated to a pixel circuit 10A according to embodiment 2 when a power supply voltage is applied to the pixel circuit 10A.
  • the power supply voltage VDR that can be applied to the P well 14 can be equal to or higher than the power supply voltage VRR.
  • the power supply voltage VDR higher than the power supply voltage VRR, as in the semiconductor device 100 of the first embodiment, it becomes easier to discharge electrons generated near the STI 9 by radiation to the power supply voltage VDR, thereby making it possible to further suppress the inflow of dark current into the photodiode PPD.
  • the semiconductor device 100A according to the second embodiment can further improve the radiation resistance of the solid-state imaging element.
  • the first conductivity type may be N-type and the second conductivity type may be P-type to form elements such as transistors and photodiodes.
  • the semiconductor substrate 1 is of P type, but this is not limiting, and the semiconductor substrate 1 may be of N type.
  • a P-well may be formed by doping an N-type semiconductor substrate with a low concentration of P-type impurities, and the circuit elements constituting the pixel circuits 10 and 10A described above may be formed on the P-well.
  • the case where the power supply voltage VDR is greater than the power supply voltage VDD is illustrated, but this is not limited thereto, and the power supply voltage VDR and the power supply voltage VDD may be the same voltage.
  • Mtg transfer transistor, N1... node, OUT... output signal line, P... pixel boundary line, PPD... embedded photodiode (photodiode), VDD, VRR, VDR... power supply voltage, ⁇ FDR... signal, ⁇ PDR... signal, ⁇ SEL... signal, ⁇ TG... signal.

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Abstract

固体撮像素子の耐放射線性を向上させる。　半導体装置（１００）は、半導体基板（１）に形成された画素回路（１０）を備える。画素回路は、第１導電型の第１半導体領域（１）と、第１半導体領域上に形成され、第１半導体領域とともにフォトダイオード（ＰＰＤ）を構成する第２導電型の第２半導体領域（３）と、平面視においてフォトダイオードを囲むように第２半導体領域と離間して半導体基板に形成された第２導電型の第３半導体領域（６）と、平面視において半導体基板における第２半導体領域と第３半導体領域との間に形成され、第２半導体領域および第３半導体領域とともに、フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタ（Ｍｐｄｒ）を構成するゲート領域（５）と、平面視において第３半導体領域を囲むように第３半導体領域と離間して半導体基板に形成された絶縁層（９）と、を有する。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、半導体基板に形成された固体撮像素子を有する半導体装置に関する。
　原子力施設の廃炉作業では、放射線量の高い環境下において施設内の状況を把握しながら作業を行うために、ロボットアームの先端等に撮像装置が取り付けられている。近年、放射線量の高い環境下において用いられる撮像装置として、従来の耐放射線性カメラに用いられている大型で画質の低い撮像管よりも、小型且つ軽量で高画質の、半導体基板に形成された固体撮像素子を備えた耐放射線カメラが求められている。
　しかしながら、半導体基板に形成された固体撮像素子は、ガンマ線等の放射線によるトータルドーズ効果によって諸特性が劣化することが知られている。例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等の固体撮像素子の場合、光センサとなるフォトダイオードがガンマ線のトータルドーズ効果による電離作用によって暗電流が増大し、ホワイトアウトによる動作不具合を生じる。トータルドーズ効果によるホワイトアウトは、固体撮像素子、ひいてはカメラの寿命を短くする原因にもなる。例えば、撮像管の耐放射線性の指標である累積線量は、数メガＧｙであるが、固体撮像素子の累積線量は、数キロＧｙ～１００キロＧｙである。
　このように、従来の固体撮像素子は、耐放射線性が高いとは言えなかった。
　一方で、固体撮像素子の耐放射線性を向上させるための技術が、特許文献１に開示されている。具体的に、特許文献１には、半導体基板のＰウェル上にＮウェルを形成し、さらに層間絶縁酸化膜（Ｐｒｅ－Ｍｅｔａｌ　Ｄｉｅｌｅｃｔｉｃ：ＰＭＤ）に接する表面部分にピニング層のＰ型半導体領域を形成したピンドフォトダイオード（ＰＰＤ）を採用することにより、耐放射線性を向上させた固体撮像素子が開示されている。ここで、ＰＰＤは、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）から成る素子分離層（素子分離酸化膜層）で囲まれた構造を有している。
特開２０１９－２０１１６４号公報
　しかしながら、特許文献１に開示された技術だけでは、ホワイトアウトの原因となるフォトダイオードの暗電流を抑制するために十分とは言えない。
　例えば、フォトダイオード周囲の素子分離酸化膜層（以下、「ＳＴＩ」とも称する。）に放射線が当たった場合、トータルドーズ効果によって固定正電荷（Ｒａｄｉａｔｉｏｎ　ｉｎｄｕｃｅｄ　ｐｏｓｉｔｉｖｅ　ｃｈａｒｇｅｓ）が発生し、その固定正電荷の影響により、ＳＴＩ近傍のＰウェル領域がＮ型に反転し、Ｎ型反転領域（Ｉｎｄｕｃｅｄ　Ｎ－ｒｅｇｉｏｎ）が形成される。このＮ型反転領域からフォトダイオードのＮ型拡散領域に暗電流が流れ込み、画像のホワイトアウトを引き起こす虞がある。
　本願発明者は、本願に先立って、上記の問題を解決するための新たな構造を有する固体撮像素子を検討した。
　図１２は、本願発明者が本願に先立って検討した固体撮像素子を構成する一つの画素回路の構成を示す図である。
　図１３Ａは、図１２に示した画素回路の、半導体装置としてのレイアウト構成を示す平面図である。
　図１３Ｂは、図１３Ａに示した画素回路のＡ－Ａ’部分の断面構造を模式的に示す図である。
　図１３Ａおよび図１３Ｂに示すように、本願発明者による先行検討例としての固体撮像素子を構成する一つの画素回路９０は、Ｐ型半導体基板９１において、フォトダイオードＰＰＤの周辺を、ＳＴＩ（例えば、ＳｉＯ２）ではなく、フォトダイオードＰＰＤをリセットするためのオーバーフロートランジスタ（電荷排出用トランジスタ）Ｍｐｄｒのゲートおよびドレインで囲んだ構造を有している。
　この構造によれば、オーバーフロートランジスタＭｐｄｒのドレインがフォトダイオードＰＰＤ周辺のガードリングとして機能するとともに、フォトダイオードＰＰＤとＳＴＩ９９が直接接することがないため、暗電流を抑制できる可能性がある。
　しかしながら、上述した構造を採用した場合であっても、オーバーフロートランジスタＭｐｄｒの周囲には必然的にＳＴＩが形成されるため、放射線のトータルドーズ効果によってＳＴＩ付近で発生した暗電流が半導体基板内を通ってフォトダイオードに流れ込むことにより、画像のホワイトアウトを引き起こす可能性があることが、本願発明者の検討により明らかとなった。以下、この点について詳細に説明する。
　図１４は、図１３Ａに示した画素回路に電源電圧が印加されていないときの空間電荷領域の拡がりを模式的に示した図である。
　図１５は、図１３Ａに示した画素回路に電源電圧が印加されていない場合において、当該画素回路に放射線が照射されたときの暗電流の発生原理を説明するための図である。
　図１６は、図１３Ａに示した画素回路に電源電圧が印加された場合において、当該画素回路に放射線が照射されたときの暗電流の発生原理を説明するための図である。
　図１４および図１５において、画素回路９０に電源電圧（ＶＤＤ，ＶＲＲ等）が印加されていない状態を表すために、オーバーフロートランジスタＭｐｄｒのドレイン電極（Ｎウェル９６）がグラウンド電位（０Ｖ）に接続されているものとして説明する。
　図１４乃至図１６において、半導体基板（Ｐ型のシリコン基板）９１内に形成されている空間電荷領域（空乏層）８０を点線で模式的に表している。
　例えば、ガンマ線などの放射線（電離放射線）が画素回路９０に照射された場合を考える。この場合、図１５に示すように、画素回路９０のＳＴＩ９９において、放射線による電離作用によって電子と正孔の対が発生する。
　ＳＴＩ９９内において発生した電子と正孔の対のうち負電荷である電子は、移動度が高いため、比較的短時間で周囲の電極に掃引され、電極において消滅する。一方、正電荷の正孔は、電子より移動度が低いため、絶縁体（ＳＴＩ）内に取り残されてしまう。この正孔は、徐々に絶縁体の外側に向かって掃引されるが、その過程において、ＳＴＩ９９と半導体基板（Ｐ型のシリコン基板）９１との界面近傍に存在する欠陥に捉えられ、図１５に示すように、ＳＴＩ９９内に固定された正電荷（固定正電荷：Ｒａｄｉａｔｉｏｎ　ｉｎｄｕｃｅｄ　ｐｏｓｉｔｉｖｅ　ｃｈａｒｇｅｓ）となる。
　この固定正電荷により、ＳＴＩ９９内の半導体基板９１との境界付近の一部が正（＋）にチャージアップされるため、図１４に示すように、Ｐ型の不純物濃度の低い半導体基板９１におけるＳＴＩ９９との境界付近の領域がＮ型に反転し、Ｎ型反転領域（Ｉｎｄｕｃｅｄ　Ｎ－ｒｅｇｉｏｎ）８１を形成する。
　ここで、半導体基板９１とＳＴＩ９９との界面はダングリングボンド等の欠陥が多いため、常温であっても、欠陥準位を介して熱励起による暗電流が発生し易い。また、半導体基板９１のＰ型の不純物濃度が低いため、図１５に示すように、半導体基板９１におけるＮ型領域８１付近の空間電荷領域８０が大きく拡がる。これにより、電荷排出用トランジスタＭｐｄｒのドレインとフォトダイオードＰＰＤとが、半導体基板９１内の空間電荷領域８０を介して接続された状態となる。そのため、半導体基板９１内のＮ型反転領域８１に発生した暗電流となる電子がフォトダイオードＰＰＤに流れ込みやすくなる。
　なお、実際に画素回路９０を動作させる場合には、図１６に示すように、電荷排出用トランジスタＭｐｄｒのドレイン電極に正の電源電圧ＶＲＲ（＞０Ｖ）が印加されるので、半導体基板９１内のＮ型反転領域８１に発生した暗電流となる複数の電子の一部が、オーバーフロートランジスタＭｐｄｒのドレインを介して電源電圧ＶＲＲに流れ込む。これにより、フォトダイオードＰＰＤに流れ込む暗電流を低減することが可能である。
　しかしながら、オーバーフロートランジスタＭｐｄｒのドレイン電極に正の電源電圧ＶＲＲが印加された場合、空間電荷領域８０が半導体基板９１の深さ方向に更に拡がる。そのため、暗電流となる電子が半導体基板９１の比較的深い領域を通ってフォトダイオードＰＰＤに流れ込み、暗電流が増加するおそれがある。
　本発明は、上述した課題に鑑みてなされたものであり、固体撮像素子の耐放射線性を向上させることを目的とする。
　本発明の代表的な実施の形態に係る半導体装置は、半導体基板と、前記半導体基板に形成された画素回路とを備え、前記画素回路は、前記半導体基板における第１導電型の第１半導体領域と、前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオードを構成する第２導電型の第２半導体領域と、前記半導体基板の平面に垂直な方向から見た平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された前記第２導電型の第３半導体領域と、前記平面視において、前記半導体基板における前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタを構成するゲート領域と、前記平面視において、前記第３半導体領域を囲むように前記第３半導体領域と離間して前記半導体基板に形成された絶縁層と、を有することを特徴とする。
　本発明に係る半導体装置によれば、固体撮像素子の耐放射線性を向上させることが可能となる。
実施の形態１に係る半導体装置としての固体撮像素子を構成する一つの画素回路の構成を示す図である。 実施の形態１に係る半導体装置の画素回路のレイアウト構成を示す平面図である。 図２Ａに示す画素回路のＢ－Ｂ’部分の断面構造を模式的に示す図である。 実施の形態１に係る画素回路を複数配置した半導体装置のレイアウト構成を示す平面図である。 実施の形態１に係る画素回路に電源電圧が印加されていないときの空間電荷領域の拡がりを模式的に示した図である。 実施の形態１に係る画素回路に電源電圧が印加されていない場合において、当該画素回路に放射線が照射されたときの暗電流の抑制効果を模式的に示す図である。 実施の形態１に係る画素回路に電源電圧が印加された場合において、当該画素回路に放射線が照射されたときの暗電流の抑制効果を模式的に示す図である。 実施の形態２に係る半導体装置の画素回路のレイアウト構成を示す平面図である。 図７Ａに示す画素回路のＣ－Ｃ’部分の断面構造を模式的に示す図である。 実施の形態２に係る画素回路を複数配置した半導体装置のレイアウト構成を示す平面図である。 実施の形態２に係る画素回路に電源電圧が印加されていないときの空間電荷領域の拡がりを模式的に示した図である。 実施の形態２に係る画素回路に電源電圧が印加されていない場合において、当該画素回路に放射線が照射されたときの暗電流の抑制効果を模式的に示す図である。 実施の形態２に係る画素回路に電源電圧が印加された場合において、当該画素回路に放射線が照射されたときの暗電流の抑制効果を模式的に示す図である。 本願発明者が本願に先立って検討した固体撮像素子を構成する一つの画素回路の構成を示す図である。 図１２に示した画素回路の、半導体装置としてのレイアウト構成を示す平面図である。 図１３Ａに示した画素回路のＡ－Ａ’部分の断面構造を模式的に示す図である。 図１３Ａに示した画素回路に電源電圧が印加されていないときの空間電荷領域の拡がりを模式的に示した図である。 図１３Ａに示した画素回路に電源電圧が印加されていない場合において、当該画素回路に放射線が照射されたときの暗電流の発生原理を説明するための図である。 図１３Ａに示した画素回路に電源電圧が印加された場合において、当該画素回路に放射線が照射されたときの暗電流の発生原理を説明するための図である。
１．実施の形態の概要
　先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。なお、以下の説明では、一例として、発明の構成要素に対応する図面上の参照符号を、括弧を付して記載している。
　〔１〕本発明の代表的な実施の形態に係る半導体装置（１００，１００Ａ）は、半導体基板（１）と、前記半導体基板に形成された画素回路（１０，１０Ａ）とを備え、前記画素回路は、前記半導体基板における第１導電型（例えば、Ｐ型）の第１半導体領域（１）と、前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオード（ＰＰＤ）を構成する第２導電型（例えば、Ｎ型）の第２半導体領域（３）と、前記半導体基板の平面に垂直な方向（例えば、Ｚ方向正側）から見た平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された前記第２導電型の第３半導体領域（６）と、前記平面視において、前記半導体基板における前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタ（Ｍｐｄｒ）を構成するゲート領域（５）と、前記平面視において、前記第３半導体領域を囲むように前記第３半導体領域と離間して前記半導体基板に形成された絶縁層（９）と、を有することを特徴とする。
　〔２〕上記〔１〕に記載の半導体装置（１００，１００Ａ）において、前記平面視において、前記第３半導体領域と離間し、且つ前記絶縁層に隣接して、前記半導体基板に形成された前記第２導電型の第４半導体領域（１３）を更に有していてもよい。
　〔３〕上記〔２〕に記載の半導体装置において、前記平面視において、前記半導体基板における前記第２半導体領域と前記絶縁層との間に、前記第２半導体領域および前記絶縁層と離間して形成された前記第１導電型の第５半導体領域（１１）を更に有し、前記第３半導体領域は、前記第５半導体領域上に形成されていてもよい。
　〔４〕上記〔３〕に記載の半導体装置（１００Ａ）において、前記平面視において、前記半導体基板における前記第５半導体領域と前記絶縁層の間に形成された前記第１導電型の第６半導体領域（１４）を更に有し、前記第４半導体領域は、前記第６半導体領域上に形成され、前記第６半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度よりも低くてもよい。
　〔５〕上記〔４〕に記載の半導体装置において、前記第６半導体領域は、更に、前記絶縁層の下に形成されていてもよい。
　〔６〕上記〔３〕乃至〔５〕の何れかに記載の半導体装置において、前記第４半導体領域（１３）に印加可能な電圧（ＶＤＲ）は、前記第３半導体領域（６）に印加可能な電圧（ＶＲＲ）以上であってもよい。
　〔７〕上記〔６〕に記載の半導体装置において、前記第３半導体領域に印加可能な電圧（ＶＲＲ）は、前記半導体装置の耐電圧以下であってもよい。
　〔８〕上記〔１〕乃至〔７〕の何れかに記載の半導体装置において、前記画素回路は、前記フォトダイオードの電荷を転送する転送トランジスタ（Ｍｔｇ）と、前記転送トランジスタにより転送された電荷を蓄積する電荷蓄積部（ＦＤ）と、前記電荷蓄積部の電圧をリセットするリセットトランジスタ（Ｍｆｄｒ）と、前記電荷蓄積部に蓄えられた電荷に応じた信号を増幅する増幅トランジスタ（Ｍｄｒｖ）と、前記増幅トランジスタによって増幅された信号を信号線に出力するか否かを切り替える選択トランジスタ（Ｍｓｅｌ）とを更に有し、前記フォトダイオードは、前記平面視において多角形状に形成され、前記第３半導体領域は、前記平面視において、多角形状の前記フォトダイオードの一辺を除く他の一辺以上を囲む形態で形成され、前記ゲート領域は、前記平面視において、少なくとも前記フォトダイオードの前記他の辺を囲む形態で、前記第２半導体領域と前記第３半導体領域との間に形成され、前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記平面視において、前記フォトダイオードの前記一辺側の領域に形成されていてもよい。
　〔９〕上記〔８〕に記載の半導体装置において、前記画素回路を複数有し、複数の前記画素回路は、前記平面視において、前記半導体基板の平面における所定の方向である列方向（例えば、Ｙ軸方向）と前記列方向に垂直な方向である行方向（例えば、Ｘ軸方向）にそれぞれ並んで形成され、前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記絶縁層を有していてもよい。
２．実施の形態の具体例
　以下、本発明の実施の形態の具体例について図を参照して説明する。なお、以下の説明において、各実施の形態において共通する構成要素には同一の参照符号を付し、繰り返しの説明を省略する。また、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実と異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　また、本明細書において、一例として、第１導電型をＰ型とし、第２導電型をＮ型として説明するが、これに限定されるものではない。
　≪実施の形態１≫
　図１は、実施の形態１に係る半導体装置としての固体撮像素子を構成する一つの画素回路の構成を示す図である。
　実施の形態１に係る半導体装置１００は、例えば、固体撮像素子としてのＣＭＯＳイメージセンサである。半導体装置１００は、例えば、公知のＣＭＯＳ　ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）製造プロセス技術を用いて、シリコンなどの単一半導体基板に形成されている。
　半導体装置１００は、半導体基板１に形成された複数の画素回路１０を有している。
　画素回路１０は、例えば、ＡＰＳ（Ａｃｔｉｖｅ　Ｐｉｘｅｌ　Ｓｅｎ　ｓｏｒ）とも称される４つのトランジスタを有する４トランジスタ型画素回路に、オーバーフロートランジスタＭｐｄｒを更に追加した５トランジスタ型画素回路である。具体的に、画素回路１０は、フォトダイオードＰＰＤと、転送トランジスタＭｔｇと、電荷蓄積部ＦＤと、リセットトランジスタＭｆｄｒと、増幅トランジスタＭｄｒｖと、選択トランジスタＭｓｅｌと、オーバーフロートランジスタＭｐｄｒとを有する。
　フォトダイオードＰＰＤは、後述するように、例えば、埋め込み型フォトダイオード（Ｐｉｎｎｅｄ　Ｐｈｏｔｏｄｉｏｄｅ）である。フォトダイオードＰＰＤにおいて、アノード電極がグラウンド電位ＧＮＤに接続され、カソード電極が転送トランジスタＭｔｇのソースに接続されている。
　転送トランジスタＭｔｇは、フォトダイオードＰＰＤの電荷を転送するための素子である。転送トランジスタＭｔｇは、例えば、第２導電型（Ｎ型）のＭＯＳトランジスタである。
　転送トランジスタＭｔｇにおいて、ソース電極はフォトダイオードＰＰＤのカソード電極に接続され、ドレイン電極は、増幅トランジスタＭｄｒｖのゲート電極およびリセットトランジスタＭｆｄｒのソース電極に接続されている。転送トランジスタＭｔｇのゲート電極には、２値の信号φＴＧが入力される。転送トランジスタＭｔｇのオン／オフは、信号φＴＧによって切り替えられる。
　電荷蓄積部（Ｆｌｏａｔｉｎｇ　Ｄｉｆｆｕｓｉｏｎ）ＦＤは、転送トランジスタＭｔｇにより転送された電荷を蓄積する。電荷蓄積部ＦＤは、転送トランジスタＭｔｇのドレイン電極、増幅トランジスタＭｄｒｖのゲート電極、およびリセットトランジスタＭｆｄｒのソース電極が共通に接続されるノードに形成される。電荷蓄積部ＦＤは、例えば、上記ノードに存在する寄生容量や浮遊容量によって実現されている。
　リセットトランジスタＭｆｄｒは、電荷蓄積部ＦＤの電圧をリセットする電荷排出用素子である。リセットトランジスタ（電荷排出用トランジスタ）Ｍｆｄｒは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタである。リセットトランジスタＭｆｄｒのソース電極は、電荷蓄積部ＦＤに接続され、リセットトランジスタＭｆｄｒのドレイン電極は、電源電圧ＶＲＲに接続されている。リセットトランジスタＭｆｄｒのゲート電極には、２値の信号φＦＤＲが入力される。リセットトランジスタＭｆｄｒのオン／オフは、信号φＦＤＲによって切り替えられる。
　増幅トランジスタＭｄｒｖは、電荷蓄積部ＦＤに蓄えられた電荷に応じた信号を増幅する素子である。増幅トランジスタＭｄｒｖは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタであり、ソースフォロア回路を構成する。
　増幅トランジスタＭｄｒｖのドレイン電極は、電源電圧ＶＤＤに接続され、増幅トランジスタのゲート電極は、電荷蓄積部ＦＤに接続されている。増幅トランジスタＭｄｒｖのソース電極は、選択トランジスタＭｓｅｌを介して出力信号線ＯＵＴに接続されている。
　選択トランジスタＭｓｅｌは、増幅トランジスタＭｄｒｖによって増幅された信号を出力信号線ＯＵＴに出力するか否かを切り替える素子である。選択トランジスタＭｓｅｌは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタである。
　選択トランジスタＭｓｅｌのドレイン電極は、増幅トランジスタＭｄｒｖのソース電極に接続され、選択トランジスタＭｓｅｌのソース電極は、出力信号線ＯＵＴに接続されている。選択トランジスタＭｓｅｌのゲート電極には、信号φＳＥＬが入力される。選択トランジスタＭｓｅｌのオン／オフは、信号φＳＥＬによって切り替えられる。
　オーバーフロートランジスタＭｐｄｒは、フォトダイオードＰＰＤに蓄積された電荷を排出する素子である。オーバーフロートランジスタＭｐｄｒは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタである。
　オーバーフロートランジスタＭｐｄｒは、電源電圧ＶＲＲとフォトダイオードＰＰＤのカソード電極との間に接続されている。具体的には、オーバーフロートランジスタＭｐｄｒのドレイン電極は、電源電圧ＶＲＲに接続され、オーバーフロートランジスタＭｐｄｒのソース電極は、フォトダイオードＰＰＤのカソード電極に接続されている。オーバーフロートランジスタＭｐｄｒのゲート電極には、２値の信号φＰＤＲが入力される。オーバーフロートランジスタＭｐｄｒのオン／オフは、信号φＰＤＲによって切り替えられる。
　ここで、電源電圧ＶＤＤは、ソースフォロワ回路（増幅トランジスタＭｄｒｖ）の電源であり、電源電圧ＶＲＲは、電荷蓄積部ＦＤおよびフォトダイオードＰＰＤをリセットするための電源である。電源電圧ＶＤＤと電源電圧ＶＲＲとを分けることにより、画素の動作条件を最適化することが可能となる。なお、電荷蓄積部ＦＤをリセットするための電源電圧とフォトダイオードＰＰＤをリセットするための電源電圧とを分けてもよい。また、本実施の形態では電源電圧ＶＤＤと電源電圧ＶＲＲと分ける場合を例示するが、これに限られず、電源電圧ＶＤＤと電源電圧ＶＲＲとを共通化してもよい。
　フォトダイオードＰＰＤは、受光した光信号に応じて電荷を蓄積する。転送トランジスタＭｔｇは、信号φＴＧがイネーブル状態になった場合にオンし、フォトダイオードＰＰＤによって蓄積された電荷を電荷蓄積部ＦＤに転送する。増幅トランジスタＭｄｒは、電荷蓄積部ＦＤに蓄えられた電荷に応じた信号を増幅してノードＮ１に出力する。選択トランジスタＭｓｅｌは、信号φＳＥＬがイネーブル状態になった場合にオンし、ノードＮ１の信号を出力信号線ＯＵＴに出力する。リセットトランジスタＭｆｄｒは、信号φＦＤＲがイネーブル状態になった場合にオンし、電源電圧ＶＲＲと電荷蓄積部ＦＤとを接続する。これにより、電荷蓄積部ＦＤに蓄積された電子が電源電圧ＶＲＲに排出され、電荷蓄積部ＦＤがリセットされる。
　オーバーフロートランジスタＭｐｄｒは、信号φＰＤＲがイネーブル状態となった場合にオンし、フォトダイオードの空乏化電圧より高い電源電圧ＶＲＲと電荷が蓄積されているフォトダイオードＰＰＤのカソード電極とを接続する。これにより、フォトダイオードＰＰＤに蓄積された電子が電源電圧ＶＲＲに排出され、フォトダイオードＰＰＤがリセットされる。このように、オーバーフロートランジスタＭｐｄｒは、フォトダイオードＰＰＤの電子シャッタとして機能させることができる。
　図１に示すように、実施の形態１に係る画素回路１０は、後述する半導体装置１００の構造に起因して半導体基板１に形成されたダイオードＤ１，Ｄ２を更に有する。ダイオードＤ１のカソード電極は、オーバーフロートランジスタＭｐｄｒのドレイン電極に接続され、ダイオードＤ１のアノード電極はグラウンド電位に接続される。ダイオードＤ２のアノード電極はダイオードＤ１のアノード電極とともにグラウンド電位に接続される。ダイオードＤ２のカソード電極は、電源電圧ＶＤＲに接続される。ここで、電源電圧ＶＤＲは、電源電圧ＶＲＲ以上（ＶＤＲ≧ＶＲＲ）であることが好ましい。なお、電源電圧ＶＤＲの詳細については後述する。
　図２Ａは、実施の形態１に係る半導体装置１００の画素回路１０のレイアウト構成を示す平面図である。
　図２Ｂは、図２Ａに示す画素回路１０のＢ－Ｂ’部分の断面構造を模式的に示す図である。
　以下の説明において、図２Ａおよび図２Ｂ等の平面図および断面図において、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。また、Ｂ点とＢ’点を結ぶ線分がＸ軸と平行であるとする。また、説明の便宜上、Ｚ軸方向正側を“上”、Ｚ軸方向負側を“下”と表記する場合がある。
　図２Ａには、半導体装置１００を構成する半導体基板１の平面（ＸＹ平面）に垂直な方向から見た平面視における画素回路１０のレイアウト構成が示されている。なお、図２Ａおよび図２Ｂにおいて、回路素子同士を接続する配線層のうち最下層を除く他の配線層の表示が省略されている。
　半導体基板１は、例えば、Ｐ型の半導体基板である。半導体基板１は、例えば、シリコンにＰ型の不純物としてのＢ（ボロン）等がドープされることにより形成されており、第１導電型の第１半導体領域（Ｐ－－）として機能する。
　第１導電型の第１半導体領域（Ｐ－－）上に、第２導電型の第２半導体領域としてのＮウェル（Ｎ－）３が形成されている。本実施の形態において、第１半導体領域は、半導体基板１（Ｐ－－）そのものである。第１半導体領域（半導体基板１）とＮウェル３とによって、ＰＮ接合型のフォトダイオードが形成されている。
　半導体装置１００において、Ｎウェル３上に、半導体基板１よりもＰ型の不純物濃度の高いＰ型半導体層（Ｐ＋）としてのピニング層４が形成されている。ピニング層４は、例えば、半導体基板１の表面にＰ型の不純物（例えば、ボロン（Ｂ）等）をドーピング（例えば、イオン注入）することにより形成される。ピニング層４を形成することにより、上記フォトダイオードは、埋め込み型フォトダイオードＰＰＤとなる。
　本実施の形態では、埋め込み型フォトダイオードＰＰＤを単に、「フォトダイオードＰＰＤ」とも称する。
　上述したように、本実施の形態では、半導体基板１そのものを、フォトダイオードＰＰＤを構成するＰ型の半導体領域として用いる。この理由について、以下に詳述する。
　一般に、目視画像用のイメージセンサでは可視光線に対応するフォトダイオードが必要である。フォトダイオードの感度の向上させるために、光電変換により発生した電子－正孔対が再結合を起こす前にこれらを分離し、電子をフローティング状態のフォトダイオードのＮウェルに蓄積することが必要である。そのためには、フォトダイオードのＰＮ接合における空間電荷領域（空乏層）が、光がＰ型の半導体基板（シリコン基板）に透過する深さまで形成される必要がある。この理由は、深い領域まで形成された空間電荷領域内において光電変換により発生した電子と正孔は、電子がＮウェル側へ、正孔がＰ型の半導体基板側（ＧＮＤ）へ、再結合で消滅する前に素早く移動できるため、再結合による光電変換ロスを減らし、光電変換の量子効率向上に大きく寄与するからである。
　一方、導体基板（Ｓｉ基板）中での光の減衰距離ｄ（光が１／ｅに減衰する距離）は、シリコン（Ｓｉ）の吸収係数αの逆数で表される。可視光線の中でも波長の短い青の光（λ＝４４０ｎｍ付近）の減衰距離ｄは、“０．３μｍ”程度であるが、波長の長い赤の光（λ＝６００～７００ｎｍ付近）の減衰距離ｄは、“３～４μｍ”となる。そのため、空間電荷領域は、半導体基板の表面から“３～４μｍ（数ミクロン）”の深さまで形成されていることが望ましい。
　しかしながら、一般的なＣＭＯＳ　ＬＳＩ製造プロセス技術において、トランジスタのソースおよびドレインとしてのＮ拡散領域が形成される半導体基板の表面からの深さは、０．２μｍ（サブミクロン）程度である。また、フォトダイオードのＮウェルは、転送トランジスタＭｔｇのソースを兼ねているため、フォトダイオードのＮウェルをより深くに形成した場合、転送トランジスタＭｔｇのゲートのチャネル部とソースとが半導体基板の深さ方向においてずれが生じ、正常に転送トランジスタをオンさせることができなくなる虞がある。そのため、フォトダイオードのＮウェルをより深くに形成することは望ましくない。
　そこで、本実施の形態に係る半導体装置１００では、不純物濃度の薄いＰ型（Ｐ－－）の半導体基板１にＰウェルを更に形成することなく、Ｎウェル３（Ｎ－）をサブミクロン（＜１．０μｍ）の深さ（ただしピニング層よりは深く）に形成し、Ｎウェル３とＰ型の半導体基板１とによってフォトダイオードＰＰＤを形成する。これにより、フォトダイオードのＰＮ接合で生じる空間電荷領域がより不純物濃度の薄い方へ広がるため、空間電荷領域を半導体基板１の表面から数ミクロンの深さまで広げることができるので、波長の長い赤の光に対しても十分な感度を有するフォトダイオードを実現することができる。
　なお、フォトダイオードの十分な感度が実現できる場合には、例えば、半導体基板１に低濃度のＰ型の不純物をドーピングすることによってＰウェルを形成し、Ｐウェル上にＮウェル３を形成してフォトダイオードＰＰＤを形成してもよい。この場合、上記Ｐウェルが第１半導体領域となる。すなわち、第１半導体領域は、半導体基板１そのものに限定されない。
　図２Ａに示すように、半導体基板１の平面に垂直な方向（Ｚ軸の正側）から見た平面視において、第２導電型（Ｎ型）の第３半導体領域としてのＮ拡散領域６が、フォトダイオードＰＰＤを囲むようにＮウェル３（ピニング層４）と離間して形成されている。
　より具体的には、フォトダイオードＰＰＤは、平面視において、例えば、多角形状に形成されている。ここで、多角形状とは、三つ以上の角を持つ形状を言い、三角形状、矩形状（四角形状）、五角形状、六角形状等を例示することができる。本実施の形態では、一例として、フォトダイオードＰＰＤが矩形状に形成されているものとして説明するが、これに限定されるものではない。
　Ｎ拡散領域６は、平面視において、例えば、多角形状のフォトダイオードＰＰＤの一辺を除く他の一辺以上を囲む形態で形成されている。例えば、本実施の形態のようにフォトダイオードＰＰＤが矩形状の場合、フォトダイオードＰＰＤの四辺のうち少なくとも三辺を囲む形態で、Ｎ拡散領域６が形成される。
　Ｎ拡散領域６は、例えば、半導体基板１の表面にＮ型の不純物（リン（Ｐ）等）をドーピング（例えば、イオン注入）することにより形成される。
　更に、平面視において、第２半導体領域としてのＮウェル３と第３半導体領域としてのＮ拡散領域６との間の半導体基板２上に、ゲート領域５が形成されている。ゲート領域５は、例えば、ゲート酸化膜（例えば、ＳｉＯ２）と、ゲート酸化膜上に形成された電極（例えば、ポリシリコン等）とから形成されたＭＯＳ（Ｍｅｔａｌ－Ｏｘｓｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のゲート部である。例えば、図２Ａに示すように、ゲート領域５は、平面視において、少なくともフォトダイオードＰＰＤのＮウェル３の三辺を囲む形態で、Ｎウェル３とＮ拡散領域６との間に形成されている。
　ここで、Ｎウェル３をソース電極、Ｎ拡散領域６をドレイン電極、ゲート領域５をゲート電極としたオーバーフロートランジスタＭｐｄｒが構成されている。
　図２Ａに示すように、平面視において、矩形状のフォトダイオードＰＰＤの上記一辺（上記三辺以外の辺）側の領域には、オーバーフロートランジスタＭｐｄｒ以外の画素回路１０を構成する回路素子が形成されている。例えば、フォトダイオードＰＰＤのＹ軸負側の一辺側の領域には、転送トランジスタＭｔｇ、電荷蓄積部ＦＤ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌが形成されている。
　図２Ｂに示すように、半導体基板１の表面上には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって、ＳｉＯ２等の透明の絶縁膜であるＰＭＤ（ＰＭＤ：Ｐｒｅ　Ｍｅｔａｌ　Ｄｉｅｌｅｃｔｒｉｃ）８が形成されている。
　更に、実施の形態１に係る画素回路１０は、絶縁層９と、第２導電型（Ｎ型）の第４半導体領域１３と、第１導電型（Ｐ型）の第５半導体領域１１と、を更に有する。
　絶縁層９は、半導体装置１００における隣り合う素子（画素回路１０）同士を分離するための素子分離層（素子分離酸化膜層：ＳＴＩ）である。絶縁層９は、例えば、シリコン酸化膜（ＳｉＯ２）によって形成されている。以下、絶縁層９を「ＳＴＩ９」とも称する。
　図２Ａに示すように、ＳＴＩ９は、平面視において、第３半導体領域としてのＮ拡散領域６（Ｎ＋＋）を囲むように、第３半導体領域としてのＮ拡散領域６と離間して半導体基板１に形成されている。
　第４半導体領域１３は、例えば、半導体基板１の表面にＮ型の不純物（リン（Ｐ）等）をドーピング（例えば、イオン注入）することにより形成された第２導電型（Ｎ型）の拡散領域（Ｎ＋＋）である。以下、第４半導体領域１３を「Ｎ拡散領域１３」とも称する。
　図２Ａに示すように、Ｎ拡散領域１３は、平面視において、第３半導体領域としてのＮ拡散領域６（Ｎ＋＋）と離間し、且つＳＴＩ９に隣接して、半導体基板１に形成されている。
　第５半導体領域１１は、例えば、半導体基板１の表面にＰ型の不純物（ボロン（Ｂ）等）をドーピング（例えば、イオン注入）することにより形成された第１導電型の領域（Ｐ）である。すなわち、第５半導体領域１１（Ｐ）の不純物濃度は、第１半導体領域としての半導体基板１（Ｐ－－）の不純物濃度よりも高い。以下、第５半導体領域１１を「Ｐウェル１１」とも称する。
　図２Ａに示すように、Ｐウェル１１は、平面視において、半導体基板１における第２半導体領域としてのＮウェル３とＳＴＩ９との間に、Ｎウェル３およびＳＴＩ９と離間して形成されている。図２Ｂに示すように、Ｐウェル１１は、第３半導体領域としてのＮ拡散領域６の下層に形成されている。換言すれば、Ｎ拡散領域６は、Ｐウェル１１上に形成されている。
　Ｐウェル１１は、グラウンド電位に接続される。例えば、図２Ａおよび図２Ｂに示すように、半導体基板１における、平面視でＰウェル１１と少なくとも一部が重なる領域に、Ｐウェル１１よりもＰ型の不純物濃度が高いＰ拡散領域１２が形成され、Ｐ拡散領域１２がグラウンド電位に接続される。これにより、Ｐウェル１１は、Ｐ拡散領域１２を介してグラウンド電位に接続される。
　上述したＰウェル１１（Ｐ拡散領域１２）とオーバーフロートランジスタＭｐｄｒのドレイン電極としてのＮ拡散領域６とによって、ダイオードＤ１が形成される。すなわち、Ｐウェル１１（Ｐ拡散領域１２）をアノード電極とし、Ｎ拡散領域６をカソード電極とするダイオードＤ１が形成されている。
　また、Ｎ拡散領域１３と半導体基板１（Ｐ拡散領域１２、Ｐ－Ｓｕｂ）とによってダイオードＤ２が形成される。すなわち、半導体基板１（Ｐ拡散領域１２、Ｐ－Ｓｕｂ）をアノード電極とし、Ｎ拡散領域１３をカソード電極とするダイオードＤ２が形成されている。
　次に、図２Ａおよび図２Ｂに示した画素回路１０を半導体基板１に複数配置する場合の配置例について説明する。
　図３は、実施の形態１に係る画素回路１０を複数配置した半導体装置１００のレイアウト構成を示す平面図である。
　図３において、図２Ａおよび図２Ｂと同様に、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図３において、回路素子同士を接続する配線層のうち最下層を除く他の配線層の表示が省略されている。図３に示す半導体基板１の平面において、所定の方向であるＹ軸方向を列方向、Ｘ軸方向を行方向とする。
　図３に示すように、半導体装置１００において、複数の画素回路１０は、半導体基板において、半導体基板１の平面における行方向および列方向にそれぞれ並んで形成されている。また、各画素回路１０において、例えば、列方向の一方の側（Ｙ軸方向の負側）に、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌが形成（配置）され、列方向の他方の側（Ｙ軸方向の正側）に、フォトダイオードＰＰＤ、オーバーフロートランジスタＭｐｄｒ、およびダイオードＤ１，Ｄ２が形成されている。
　図３に示すように、行方向（Ｘ軸方向）に隣り合う画素回路１０は、行方向において互いに共通するＳＴＩ９を有している。
　ここで、行方向（Ｘ軸方向）に隣り合うフォトダイオードＰＰＤ間の距離が等しくなるように、行方向のＳＴＩ９の範囲を調整することが好ましい。これにより、水平方向の画素の解像度を均一にすることができる。
　同様に、列方向（Ｙ軸方向）に隣り合うフォトダイオードＰＰＤ間の距離が等しくなるように、列方向のＳＴＩ９の範囲を調整することが好ましい。これにより、列方向の画素の解像度を均一にすることができる。
　次に、上述した構造を有する実施の形態１に係る半導体装置１００の効果について説明する。
　図４は、実施の形態１に係る画素回路１０に電源電圧が印加されていないときの空間電荷領域の拡がりを模式的に示した図である。
　図５は、実施の形態１に係る画素回路１０に電源電圧が印加されていない場合において、当該画素回路１０に放射線が照射されたときの暗電流の抑制効果を模式的に示す図である。
　図４および図５において、画素回路９０に電源電圧（ＶＤＲ，ＶＲＲ，ＶＤＤ等）が印加されていない状態を表すために、Ｎ拡散領域６，１３およびＰウェル１１（Ｐ拡散領域１２）がグラウンド電位（０Ｖ）に接続されているものとする。
　図４に示すように、実施の形態１に係る半導体装置１００の画素回路１０において、オーバーフロートランジスタＭｐｄｒのドレイン電極としてのＮ拡散領域６は、上述した先行検討例の画素回路９０のようにＳＴＩ９と接しておらず、ＳＴＩ９と離間して形成されている。これにより、図５に示すように、ＳＴＩ９の周辺で暗電流となる電子が発生した場合であっても、先行検討例の画素回路９０に比べて、当該電子がオーバーフロートランジスタＭｐｄｒのドレイン下部の空間電荷領域を経由してフォトダイオードＰＰＤに流れ込み難くなり、フォトダイオードＰＰＤへの暗電流の流入を抑制することが可能となる。
　また、図４に示すように、Ｎ拡散領域１３が、Ｎ拡散領域６と離間し、且つＳＴＩ９に隣接して形成されている。これにより、Ｎ拡散領域１３をＳＴＩ９近傍で発生した暗電流電子のドレイン（排出先）として機能させることができる。また、Ｎ拡散領域１３がＮ拡散領域６と分離されていることにより、Ｎ拡散領域１３の電圧を、Ｎ拡散領域１３が暗電流電子のドレイン（排出先）として機能する最適な値に独立して調整することが可能となる。
　更に、図４に示すように、Ｎウェル３およびＳＴＩ９と離間してＰウェル１１が形成され、オーバーフロートランジスタＭｐｄｒのドレイン電極としてのＮ拡散領域６は、Ｐウェル１１上に形成されている。
　これによれば、オーバーフロートランジスタＭｐｄｒのドレイン電極としてのＮ拡散領域６の下層に半導体基板１よりも不純物濃度の高いＰウェル１１が存在するので、図４に示すように、Ｎ拡散領域６の下方向（Ｚ軸の負方向）への空間電荷領域の拡がりが、先行検討例の画素回路９０に比べて抑えられる。これにより、図４に示すように、フォトダイオードＰＰＤ付近の空間電荷領域とＳＴＩ９のエッジ付近の空間電荷領域とのつながりを狭めることができる。
　例えば、ガンマ線などの放射線（電離放射線）が画素回路１０に照射された場合を考える。この場合、図５に示すように、ＳＴＩ９のエッジ部において放射線により生じた固定正電荷の影響により、半導体基板１のＳＴＩ９に隣接する一部の領域がＮ型に反転し、Ｎ型反転領域５１が形成されるため、ＳＴＩ９のエッジ付近にも空間電荷領域５０が拡がる。しかしながら、図５に示すように、ＳＴＩ９のエッジ部とＮウェル３との間にＰウェル１１が存在することにより、ＳＴＩ９のエッジ部とＮウェル３との間の空間電荷領域５０が狭まっているため、ＳＴＩ９において放射線により発生した電子がフォトダイオードＰＰＤに到達し難くなる。これにより、フォトダイオードＰＰＤへの暗電流の流入を抑制することが可能となる。
　図６は、実施の形態１に係る画素回路１０に電源電圧が印加された場合において、当該画素回路１０に放射線が照射されたときの暗電流の抑制効果を模式的に示す図である。
　図６に示すように、オーバーフロートランジスタＭｐｄｒのドレイン電極であるＮ拡散領域６に電源電圧ＶＲＲを印加することにより、放射線によってＳＴＩ９で発生した電子の一部は電源電圧ＶＲＲ側に排出される。
　更に、ＳＴＩ９に隣接して形成されたＮ拡散領域１３に電源電圧ＶＤＲを印加することにより、ＳＴＩ９のエッジ部の電位勾配が増大するため、図６に示すように、放射線によってＳＴＩ９において発生した電子がＮ拡散領域１３を経由して電源電圧ＶＤＲ側に排出され易くなる。これにより、フォトダイオードＰＰＤへの暗電流の流入を更に抑制することが可能となる。
　ここで、第４半導体領域としてのＮ拡散領域１３に印加可能な電圧（電源電圧ＶＤＲ）は、第３半導体領域としてのＮ拡散領域６に印加可能な電圧（電源電圧ＶＤＤ）以上とすることが可能である。例えば、Ｎ拡散領域６に印加可能な電圧（電源電圧ＶＤＤ）が、オーバーフロートランジスタＭｐｄｒの耐電圧以下であるとしたとき、Ｎ拡散領域１３に印加可能な電圧（電源電圧ＶＤＲ）は、耐電圧以上とすることが可能である。以下、電源電圧ＶＤＲについて詳述する。
　上述したように、ＳＴＩ９に隣接するＮ拡散領域１３の電圧（電源電圧ＶＤＲ）を上げて電位勾配を増大させることにより、放射線によってＳＴＩ９付近で発生した電子が電源電圧ＶＤＲ側に排出され、フォトダイオードＰＰＤへの暗電流の流入を抑制することが可能となる。したがって、Ｎ拡散領域１３の電圧（電源電圧ＶＤＲ）を可能な限り高くすることが望ましい。
　一般的に、ＣＭＯＳイメージセンサは、ＣＭＯＳ　ＬＳＩ製造プロセス技術によって製造される。例えば、ＣＭＯＳイメージセンサは、現状、プロセスルールが０．１８μｍ以下の微細なＣＭＯＳ　ＬＳＩ製造プロセス技術によって製造されていることが多く、その場合、ＣＭＯＳイメージセンサの耐電圧は約３．３Ｖとなる。例えば、ＣＭＯＳ　ＬＳＩ製造プロセス技術によって形成されるＮＭＯＳトランジスタを、デプレション（ノーマリーオン）型ではなくエンハンスメント（ノーマリーオフ）型にする場合、ＮＭＯＳトランジスタを形成するためのＰウェルの不純物濃度を高くする必要がある。その場合、ＮＭＯＳトランジスタのソース電極またはドレイン電極となるＮ拡散領域とＰウェルとの間のＰＮ接合耐圧は、約３．３Ｖとなり、このＰＮ接合耐圧がＣＭＯＳイメージセンサの耐電圧となる。
　ここで、実施の形態１に係る半導体装置１００について考える。
　半導体装置１００において、オーバーフロートランジスタＭｐｄｒのドレイン電極としてのＮ拡散領域６に印加される電源電圧ＶＲＲは、Ｎ拡散領域６とＰウェル１１との間のＰＮ接合耐圧の制限を受ける。そして、このＰＮ接合耐圧が半導体装置１００の耐電圧となる。例えば、Ｎ拡散領域６とＰウェル１１との間のＰＮ接合耐圧、すなわちオーバーフロートランジスタＭｐｄｒの耐電圧が３．３Ｖである場合、Ｎ拡散領域６に印加可能な電源電圧ＶＲＲは、３．３Ｖ以下にする必要がある。
　一方、ＳＴＩ９に隣接するＮ拡散領域１３に印加される電源電圧ＶＤＲは、Ｎ拡散領域１３と第１半導体領域としての半導体基板１との間のＰＮ接合耐圧の制限を受ける。ここで、半導体基板１は、上述したＰウェル１１よりも不純物濃度が低い。そのため、Ｎ拡散領域１３と半導体基板１との間のＰＮ接合耐圧は、上述したＮ拡散領域６とＰウェル１１との間のＰＮ接合耐圧（例えば、３．３Ｖ）よりも高くなる。
　したがって、Ｎ拡散領域１３に印加可能な電源電圧ＶＤＲを、Ｎ拡散領域６に印加可能な電源電圧ＶＲＲよりも高くすることが可能となる。ここで、電源電圧ＶＲＲは、オーバーフロートランジスタＭｐｄｒの耐電圧以下（例えば、３．３Ｖ以下）であるから、電源電圧ＶＤＲは、オーバーフロートランジスタＭｐｄｒの耐電圧以上の大きさに設定することができる（ＶＤＲ≧ＶＲＲ）。
　電源電圧ＶＤＲを電源電圧ＶＲＲ（オーバーフロートランジスタＭｐｄｒの耐電圧）より大きく設定することにより、放射線によってＳＴＩ９付近で発生した暗電流となる電子が電源電圧ＶＤＲ側に、より排出され易くなるため、フォトダイオードＰＰＤへの暗電流の流入を更に抑制することが可能となる。
　なお、電源電圧ＶＤＲの電圧を上げることにより、ＳＴＩ９のエッジ部の空間電荷領域の拡がりが大きくなるが、オーバーフロートランジスタＭｐｄｒのドレイン電極（Ｎ拡散領域６）の下層に存在する半導体基板１よりも不純物濃度が高いＰウェル１１により、Ｐウェル１１直下の空間電荷領域が狭められるので、フォトダイオードＰＰＤへの暗電流の流入を抑制することが可能である。
　以上、実施の形態１に係る半導体装置１００としての固体撮像素子によれば、上述したように、放射線によって発生した電子の排出とフォトダイオードＰＰＤへの当該電子の流入を効果的に行うことができるので、放射線のトータルドーズ効果による暗電流を大幅に抑制し、固体撮像素子による画像のホワイトアウトを防止することができる。すなわち、実施の形態１に係る半導体装置１００によれば、固体撮像素子の耐放射線性を向上させることが可能となる。
　≪実施の形態２≫
　図７Ａは、実施の形態２に係る半導体装置１００Ａの画素回路１０Ａのレイアウト構成を示す平面図である。
　図７Ｂは、図７Ａに示す画素回路１０のＣ－Ｃ’部分の断面構造を模式的に示す図である。
　図８は、実施の形態２に係る画素回路１０Ａを複数配置した半導体装置１００Ａのレイアウト構成を示す平面図である。
　図７Ａ、図７Ｂ、および図８において、実施の形態１と同様に、半導体基板１が、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図７Ａ、図７Ｂ、および図８において、回路素子同士を接続する配線層のうち最下層を除く他の配線層の表示が省略されている。図８において、Ｙ軸方向を列方向、Ｘ軸方向を行方向とする。
　実施の形態２に係る半導体装置１００Ａは、各画素回路１０ＡにおけるＰウェル１１とＳＴＩ９との間にＰウェル１１とは異なるＰウェル１４が形成されている点において、実施の形態１に係る半導体装置１００と相違し、その他の点においては、実施の形態１に係る半導体装置１００と同様である。
　具体的には、図７Ａおよび図７Ｂに示すように、平面視において、第５半導体領域としてのＰウェル１１と絶縁層としてのＳＴＩ９の間に、第１導電型（Ｐ型）の第６半導体領域としてのＰウェル１４（Ｌ－Ｐｗｅｌｌ／Ｐ－）が形成されている。例えば、Ｐウェル１４は、Ｎ拡散領域１３の下層に形成されている。換言すれば、Ｎ拡散領域１３は、Ｐウェル１４上に形成されている。また、例えば、Ｐウェル１４は、更に、絶縁層としてのＳＴＩ９の下に形成されていてもよい。
　図７Ａおよび図７Ｂに示すように、ＳＴＩ９のフォトダイオードＰＰＤ側の端部からＮ拡散領域６のフォトダイオードＰＰＤ側の端部までの範囲において、Ｐウェル１１とＰウェル１４が形成される。一例として、図７Ａおよび図７Ｂには、上記範囲におけるＰウェル１１とＰウェル１４の割合が１：１となるように、Ｐウェル１１およびＰウェル１４が形成されている。なお、Ｐウェル１１とＰウェル１４の割合は上述の例に限定されない。
　ここで、Ｐウェル１４（Ｌ－Ｐｗｅｌｌ／Ｐ－）の不純物濃度は、Ｐウェル１１（Ｐｗｅｌｌ／Ｐ）の不純物濃度よりも低い。すなわち、半導体装置１００において、Ｐ型の不純物濃度の大小関係は、Ｐウェル１１（Ｐ）＞Ｐウェル１４（Ｐ－）＞半導体基板１（Ｐ－－）である。
　例えば、半導体基板１（Ｐ－－）においてＰウェル１４を形成する領域とＰウェル１１を形成する領域に対して、Ｂ（ボロン）等のＰ型の不純物の濃度を相違させてイオン注入することにより、不純物濃度が互いに異なるＰウェル１４およびＰウェル１１を形成することができる。あるいは、例えば、先ず、半導体基板１におけるＰウェル１４およびＰウェル１１が形成される全領域にＢ（ボロン）等のＰ型の不純物をイオン注入し、次に、Ｐウェル１１を形成する領域にのみ、更にＢ（ボロン）等のＰ型の不純物をイオン注入することにより、不純物濃度が互いに異なるＰウェル１４およびＰウェル１１を形成することができる。
　図７Ａに示すように、Ｐ拡散領域１２は、Ｐウェル１１の少なくとも一部およびＰウェル１４の少なくとも一部に平面視において重なるように形成される。すなわち、図７Ｂに示すように、Ｐ拡散領域１２は、Ｐウェル１１およびＰウェル１４上に形成される。例えば、Ｐ拡散領域１２がグラウンド電位に接続されることにより、Ｐウェル１１およびＰウェル１４をグラウンド電位に接続（バイアス）することができる。
　次に、上述した構造を有する実施の形態２に係る半導体装置１００Ａの効果について説明する。
　図９は、実施の形態２に係る画素回路１０Ａに電源電圧が印加されていないときの空間電荷領域の拡がりを模式的に示した図である。
　図１０は、実施の形態２に係る画素回路１０Ａに電源電圧が印加されていない場合において、当該画素回路１０Ａに放射線が照射されたときの暗電流の抑制効果を模式的に示す図である。
　図９および図１０において、画素回路１０Ａに電源電圧（ＶＤＲ，ＶＲＲ，ＶＤＤ等）が印加されていない状態を表すために、Ｎ拡散領域６，１３およびＰウェル１１，１４（Ｐ拡散領域１２）がグラウンド電位に接続されているものとする。
　図９に示すように、実施の形態２に係る半導体装置１００Ａの画素回路１０Ａにおいて、ＳＴＩ９の周辺に半導体基板１よりもＰ型の不純物濃度の高いＰウェル１４が形成されているため、実施の形態１に係る半導体装置１００と比べて、Ｎ拡散領域１３の直下の空間電荷領域５０の拡がりが抑えられる。
　これにより、図１０に示すように、ガンマ線などの放射線（電離放射線）が画素回路１０Ａに照射された場合に形成されるＮ型反転領域５１が狭くなり、それに応じて、空間電荷領域５０も狭まる。これにより、実施の形態１に係る半導体装置１００に比べて、放射線によってＳＴＩ９で発生した電子がフォトダイオードＰＰＤに到達し難くなり、フォトダイオードＰＰＤへの暗電流の流入を更に抑制することが可能となる。
　図１１は、実施の形態２に係る画素回路１０Ａに電源電圧が印加された場合において、当該画素回路１０Ａに放射線が照射されたときの暗電流の抑制効果を模式的に示す図である。
　図１１に示すように、オーバーフロートランジスタＭｐｄｒのドレイン電極であるＮ拡散領域６に電源電圧ＶＲＲを印加することにより、実施の形態１に係る半導体装置１００と同様に、放射線によってＳＴＩ９において発生した電子の一部は電源ＶＲＲ側に排出される。
　また、ＳＴＩ９に隣接して形成されたＮ拡散領域１３に電源電圧ＶＤＲを印加することにより、実施の形態１に係る半導体装置１００と同様に、図１１に示すように、放射線によってＳＴＩ９において発生した電子がＮ拡散領域１３を経由して電源電圧ＶＤＲ側に排出され易くなる。
　ここで、Ｎ拡散領域１３の直下のＰウェル１４は、Ｐウェル１１よりも不純物濃度が低いため、Ｐウェル１４に印加可能な電源電圧ＶＤＲは、電源電圧ＶＲＲ以上とすることが可能である。
　電源電圧ＶＤＲを電源電圧ＶＲＲよりも高く設定することにより、実施の形態１に係る半導体装置１００と同様に、放射線によってＳＴＩ９付近に発生した電子を電源電圧ＶＤＲへ輩出し易くなるので、フォトダイオードＰＰＤへの暗電流の流入を更に抑制することが可能となる。
　以上、実施の形態２に係る半導体装置１００Ａによれば、固体撮像素子の耐放射線性を更に向上させることが可能となる。
　≪実施の形態の拡張≫
　以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば、第１導電型をＮ型とし、第２導電型をＰ型として、トランジスタやフォトダイオード等の各素子を形成してもよい。
　また、上記実施の形態では、半導体基板１がＰ型である場合を例示したが、これに限られず、半導体基板１はＮ型であってもよい。この場合、例えば、Ｎ型の半導体基板に低濃度のＰ型の不純物をドーピングすることによってＰウェルを形成し、そのＰウェル上に、上述した画素回路１０，１０Ａを構成する各回路素子を形成してもよい。
　また、上記実施の形態では、電源電圧ＶＤＲが電源電圧ＶＤＤより大きい場合を例示したが、これに限られず、電源電圧ＶＤＲと電源電圧ＶＤＤが同じ電圧であってもよい。
　１…半導体基板（第１半導体領域）、３…Ｎウェル（第２半導体領域）、４…ピニング層、５…ゲート領域、６…Ｎ拡散領域（第３半導体領域）、８…ＰＭＤ、９…ＳＴＩ（絶縁層）、１０，１０Ａ…画素回路、１１…Ｐウェル（第５半導体領域）、１２…Ｐ拡散領域、１３…Ｎ拡散領域（第４半導体領域）、１４…Ｐウェル（第６半導体領域）、５０…空間電荷領域、５１…Ｎ型反転領域、１００，１００Ａ…半導体装置、Ｄ１，Ｄ２…ダイオード、ＦＤ…電荷蓄積部、ＧＮＤ…グラウンド電位、Ｍｄｒｖ…増幅トランジスタ、Ｍｆｄｒ…リセットトランジスタ、Ｍｐｄｒ…オーバーフロートランジスタ、Ｍｓｅｌ…選択トランジスタ、Ｍｔｇ…転送トランジスタ、Ｎ１…ノード、ＯＵＴ…出力信号線、Ｐ…画素境界線、ＰＰＤ…埋め込み型フォトダイオード（フォトダイオード）、ＶＤＤ，ＶＲＲ，ＶＤＲ…電源電圧、φＦＤＲ…信号、φＰＤＲ…信号、φＳＥＬ…信号、φＴＧ…信号。

Claims (9)

  1. 　半導体基板と、
    　前記半導体基板に形成された画素回路とを備え、
    　前記画素回路は、
    　前記半導体基板における第１導電型の第１半導体領域と、
    　前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオードを構成する第２導電型の第２半導体領域と、
    　前記半導体基板の平面に垂直な方向から見た平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された前記第２導電型の第３半導体領域と、
    　前記平面視において、前記半導体基板における前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタを構成するゲート領域と、
    　前記平面視において、前記第３半導体領域を囲むように前記第３半導体領域と離間して前記半導体基板に形成された絶縁層と、を有する
    　半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記平面視において、前記第３半導体領域と離間し、且つ前記絶縁層に隣接して、前記半導体基板に形成された前記第２導電型の第４半導体領域を更に有する
    　半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記平面視において、前記半導体基板における前記第２半導体領域と前記絶縁層との間に、前記第２半導体領域および前記絶縁層と離間して形成された前記第１導電型の第５半導体領域を更に有し、
    　前記第３半導体領域は、前記第５半導体領域上に形成されている
    　半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記平面視において、前記半導体基板における前記第５半導体領域と前記絶縁層の間に形成された前記第１導電型の第６半導体領域を更に有し、
    　前記第４半導体領域は、前記第６半導体領域上に形成され、
    　前記第６半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度よりも低い
    　半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記第６半導体領域は、更に、前記絶縁層の下に形成されている
    　半導体装置。
  6. 　請求項３に記載の半導体装置において、
    　前記第４半導体領域に印加可能な電圧は、前記第３半導体領域に印加可能な電圧以上である
    　半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記第３半導体領域に印加可能な電圧は、前記半導体装置の耐電圧以下である
    　半導体装置。
  8. 　請求項１乃至７の何れか一項に記載の半導体装置において、
    　前記画素回路は、前記フォトダイオードの電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、前記電荷蓄積部の電圧をリセットするリセットトランジスタと、前記電荷蓄積部に蓄えられた電荷に応じた信号を増幅する増幅トランジスタと、前記増幅トランジスタによって増幅された信号を信号線に出力するか否かを切り替える選択トランジスタとを更に有し、
    　前記フォトダイオードは、前記平面視において多角形状に形成され、
    　前記第３半導体領域は、前記平面視において、多角形状の前記フォトダイオードの一辺を除く他の一辺以上を囲む形態で形成され、
    　前記ゲート領域は、前記平面視において、少なくとも前記フォトダイオードの前記他の辺を囲む形態で、前記第２半導体領域と前記第３半導体領域との間に形成され、
    　前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記平面視において、前記フォトダイオードの前記一辺側の領域に形成されている
    　半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記画素回路を複数有し、
    　複数の前記画素回路は、前記平面視において、前記半導体基板の平面における所定の方向である列方向と前記列方向に垂直な方向である行方向にそれぞれ並んで形成され、
    　前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記絶縁層を有する
    　ことを特徴とする半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060180745A1 (en) * 2005-02-11 2006-08-17 Samsung Electronics Co., Ltd. Image sensor
JP2008103647A (ja) * 2006-10-20 2008-05-01 National Univ Corp Shizuoka Univ 半導体素子及び固体撮像装置
WO2010074252A1 (ja) * 2008-12-25 2010-07-01 国立大学法人静岡大学 半導体素子及び固体撮像装置
JP2019201164A (ja) * 2018-05-18 2019-11-21 マッハコーポレーション株式会社 半導体素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060180745A1 (en) * 2005-02-11 2006-08-17 Samsung Electronics Co., Ltd. Image sensor
JP2008103647A (ja) * 2006-10-20 2008-05-01 National Univ Corp Shizuoka Univ 半導体素子及び固体撮像装置
WO2010074252A1 (ja) * 2008-12-25 2010-07-01 国立大学法人静岡大学 半導体素子及び固体撮像装置
JP2019201164A (ja) * 2018-05-18 2019-11-21 マッハコーポレーション株式会社 半導体素子

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