JP7078919B2 - 固体撮像素子及びその形成方法 - Google Patents

Description

本発明は、固体撮像素子及びその形成方法に関し、例えば放射線の照射に起因して生じる画質の劣化を防ぐのに適した固体撮像素子及びその形成方法に関する。

近年、宇宙技術分野、原子力分野等では、高性能カメラの運用が期待されている。例えば、特許文献１には、高性能カメラに用いられる固体撮像素子に関する技術が開示されている。

特許文献１に開示された感光素子（固体撮像素子）は、半導体基板に形成されたＰウェル及びその表面に形成されたＮ型の感光領域からなるフォトダイオードと、感光領域の表面に形成された透明絶縁層と、透明絶縁層の表面に形成されたインジウム錫酸化物（ＩＴＯ）からなる透明導電層と、を備える。さらに、この感光素子は、透明導電層から感光領域に対して負電圧を印加することにより、感光領域の表面にＰ型のピン止め層（ピニング層）を形成している。それにより、この感光素子は、感光領域と透明絶縁層との界面において熱励起により発生した暗電流を、ピン止め層を経由してグランドに掃引することができるため、画像の品質を向上させることができる。

特許第３０４９０１５号公報

しかしながら、宇宙空間、原子力施設、放射線施設内等で用いられる電子機器では、通常環境とは異なり、ガンマ線等の放射線の照射によって発生するトータルドーズ効果の電離作用によって、絶縁膜中に固定正電荷が蓄積されるため、その影響で諸特性が劣化してしまうという問題があった。

具体的には、特許文献１に開示された感光素子の構成では、放射線の照射によって発生するトータルドーズ効果の電離作用によって、透明絶縁層に固定正電荷が蓄積されるため、その影響でＰ型のピン止め層がＮ型に反転してしまい、当該ピン止め層が正常に機能しなくなってしまう。その結果、この感光素子では、感光領域と透明絶縁層との界面において暗電流が蓄積されてしまうため、ホワイトアウト等の画質の劣化が発生してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、固体撮像素子は、半導体基板と、前記半導体基板の表面に形成されたＰＮ接合型のフォトダイオードと、前記フォトダイオードの形成面上を含む前記半導体基板の表面上に形成された絶縁膜と、前記絶縁膜上に積層された複数の配線層のうち、前記フォトダイオードに隣接する第１配線層よりも上位階層の配線層に形成され、かつ、負電圧が印加された第１メタル電極と、を備える。

また、一実施の形態によれば、固体撮像素子の形成方法は、半導体基板の表面にＰＮ接合型のフォトダイオードを形成し、前記フォトダイオードの形成面上を含む前記半導体基板の表面上に絶縁膜を形成し、前記絶縁膜上に積層される複数の配線層のうち、前記フォトダイオードに隣接する第１配線層よりも上位階層の配線層に第１メタル電極を形成し、前記第１メタル電極に負電圧を印加する。

前記一実施の形態によれば、固体撮像素子及びその形成方法に関し、例えば放射線の照射に起因して生じる画質の劣化を防ぐのに適した固体撮像素子及びその形成方法を提供することができる。

実施の形態１に係るＣＭＯＳイメージセンサに用いられる画素部の基本的な回路構成を示す図である。 図１に示す画素部の基本的部分の平面レイアウト図である。 図１に示す画素部の基本的部分の断面模式図である。 実施の形態１に係るＣＭＯＳイメージセンサの画素部の第２配線層以下の平面レイアウト図である。 実施の形態１に係るＣＭＯＳイメージセンサの画素部の第３配線層の平面レイアウト図である。 実施の形態１に係るＣＭＯＳイメージセンサの画素部の断面模式図である。 実施の形態２に係るＣＭＯＳイメージセンサの画素部の第２配線層以下の平面レイアウト図である。 実施の形態２に係るＣＭＯＳイメージセンサの画素部の第３配線層の平面レイアウト図である。 実施の形態２に係るＣＭＯＳイメージセンサの画素部の断面模式図である。 埋め込みフォトダイオードの断面模式図である。 図１０に示す埋め込みフォトダイオードに放射線が照射された場合の課題を説明するための図である。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜発明者らによる事前検討＞
実施の形態１にかかるＣＭＯＳイメージセンサ（固体撮像素子）について説明する前に、まず、一般的な表面照射型ＣＭＯＳイメージセンサに設けられた埋め込みフォトダイオードについて説明する。

図１０は、埋め込みフォトダイオードの断面模式図である。
図１０に示すように、シリコン基板に形成されたＰウェルの表面には、Ｎ型拡散領域（Ｎ^－領域）が形成されている。このＮ型拡散領域は、Ｐウェルの表面にＮ型不純物をドーピングすることにより形成されている。ここで、ＰウェルとＮ型拡散領域とによってＰＮ接合型のフォトダイオードが構成されている。

また、Ｐウェルの表面には、Ｎ型拡散領域と間隔を空けて、素子分離領域（ＳＴＩ；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が形成されている。また、Ｎ型拡散領域の表面を含む、素子分離領域に囲まれた活性領域の表面には、Ｐ型のピニング層が形成されている。このピニング層は、素子分離領域に囲まれた活性領域の表面にＰ型不純物をドーピングすることにより形成されている。さらに、その表面には、ＳｉＯ_２絶縁膜（ＰＭＤ；Ｐｒｅ Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）が形成されている。

なお、通常のフォトダイオードは、図１０に示す埋め込みフォトダイオードのうち、ピニング層を持たず、Ｎ型拡散領域の表面が直接ＰＭＤで覆われた構造を有している。

固体撮像素子に用いられるフォトダイオードでは、通常、光信号によって励起された信号電子に加えて、熱励起による暗電流電子が生成される。この暗電流電子の出力は０に近いほどよく、暗電流の増大は、画質の劣化を生じさせる。

例えば、ピニング層を持たない通常のフォトダイオードの場合、Ｎ型拡散領域とＰＭＤとの界面にダングリングボンドや結晶欠陥が多数存在するため、バンド構造の禁制帯領域に欠陥準位が生じてしまう。その結果、熱励起によって生成される暗電流電子が増加して、暗電流が増大してしまう。それに対し、ピニング層を持つ埋め込みフォトダイオードの場合、熱励起によって生成された暗電流電子は、Ｐ型のピニング層及びＰウェルを伝搬してグランドに掃引される。それにより、暗電流の増大が抑制されるため、画像の品質劣化は抑制される。

なお、ピニング層は、活性領域の表面にＰ型不純物のドーピングすることにより形成される場合に限られない。ピニング層は、例えば、特許文献１に開示されているように、基板上に形成されたＩＴＯ透明導電層から感光領域（活性領域）に対して負電圧を印加することにより形成されることもある。

続いて、図１１を用いて、図１０に示す埋め込みフォトダイオードが宇宙空間、原子力施設、放射線施設内等で用いられた場合の課題について説明する。

図１１に示すように、ガンマ線等の放射線が埋め込みフォトダイオードに照射された場合、放射線の照射によって発生するトータルドーズ効果の電離作用により、絶縁体であるＰＭＤ中に電荷が生成される。この電荷のうち、負電荷である電子は、移動度が高いため、比較的短い時間で電極側に掃引され、電極において消滅する。それに対し、正電荷である正孔は、負電荷よりも移動度が低いため、ＰＭＤ中に取り残されてしまう。この正電荷は、徐々にＰＭＤ外に掃引されるが、その過程において、ＰＭＤとシリコン基板との界面近傍に存在する欠陥にトラップされ、固定正電荷となる。このように、ＰＭＤとシリコン基板との界面近傍に固定正電荷が発生すると、埋め込みフォトダイオードの表面に形成されたＰ型のピニング層がＮ型に反転してしまう可能性がある。その場合、ピニング層による暗電流抑制の効果が無くなってしまう可能性がある。

そこで、発明者らは、ピニング層の機能を失わせることなく、放射線の照射に起因して生じる画質の劣化を防ぐことが可能な、実施の形態１にかかるＣＭＯＳイメージセンサ（固体撮像素子）を見出した。

＜実施の形態１＞
まず、図１、図２及び図３を用いて、表面照射型ＣＭＯＳイメージセンサ（固体撮像素子）の画素部の基本構成を説明する。

（ＣＭＯＳイメージセンサの画素部１の基本的な回路構成）
図１は、実施の形態１に係るＣＭＯＳイメージセンサに用いられる画素部の基本的な回路構成を示す図である。図１に示すＣＭＯＳイメージセンサの画素部１は、所謂、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）とも呼ばれる典型的な４トランジスタ型ＣＭＯＳイメージセンサの画素部である。

図１に示すように、画素部１は、４つのＮチャネルＭＯＳトランジスタＴＲ１～ＴＲ４と、フォトダイオードＰＤ１と、を備える。以下、４つのＮチャネルＭＯＳトランジスタＴＲ１～ＴＲ４を、それぞれ、トランスファトランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３、及び、行選択トランジスタＴＲ４とも称す。

フォトダイオードＰＤ１のアノードは、接地電圧線ＧＮＤに接続され、フォトダイオードＰＤ１のカソードは、トランスファトランジスタＴＲ１のソースに接続されている。トランスファトランジスタＴＲ１では、ドレイン（ＴＲ１＿Ｄ）がノードＮ１に接続され、ゲート（ＴＲ１＿Ｇ）が、転送ゲート駆動信号φＴＧの伝搬する転送ゲート駆動ライン４に接続されている。

リセットトランジスタＴＲ２では、ソース（ＴＲ２＿Ｓ）がノードＮ１に接続され、ドレイン（ＴＲ２＿Ｄ）が電源電圧線ＶＤＤに接続され、ゲート（ＴＲ２＿Ｇ）が、リセット信号φＲの伝搬するリセット信号線５に接続されている。

増幅トランジスタＴＲ３では、ソース（ＴＲ３＿Ｓ）がノードＮ２に接続され、ドレイン（ＴＲ３＿Ｄ）が電源電圧線ＶＤＤに接続され、ゲート（ＴＲ３＿Ｇ）がノードＮ１に接続されている。つまり、トランスファトランジスタＴＲ１のドレイン、リセットトランジスタＴＲ２のソース、及び、増幅トランジスタＴＲ３のゲートは、ノードＮ１において互いに接続されている。また、ノードＮ１には、浮遊拡散層容量ＦＤ１が形成されている。

行選択トランジスタＴＲ４では、ソース（ＴＲ４＿Ｓ）が、列方向に設けられた他の複数の画素とともに出力信号線ＶＯＵＴに接続され、ドレインがノードＮ２に接続され、ゲート（ＴＲ４＿Ｇ）が、行選択信号φＳＥＬの伝搬する行選択信号線６に接続されている。

フォトダイオードＰＤ１は、受光した光信号を電気信号に変換する。トランスファトランジスタＴＲ１は、転送ゲート駆動信号φＴＧがアクティブになった場合にオンし、フォトダイオードＰＤ１によって光信号から変換された電気信号をノードＮ１に転送する。それにより、ノードＮ１に形成された浮遊拡散層容量ＦＤ１には、フォトダイオードＰＤ１からの電気信号に応じた電荷が蓄積される。増幅トランジスタＴＲ３は、ノードＮ１の電圧をドライブしてノードＮ２に出力する。行選択トランジスタＴＲ４は、行選択信号φＳＥＬがアクティブになった場合にオンし、ノードＮ２の電圧（即ち、フォトダイオードＰＤ１によって光信号から変換された電気信号）を、出力信号線ＶＯＵＴに出力する。

（画素部１の基本的部分の平面レイアウト図及び断面模式図）
図２は、図１に示す画素部１の基本的部分を画素部１Ｂとして示す平面レイアウト図である。図３は、図２に示す平面レイアウト図のＡ－Ａ’部分の断面模式図である。

図２に示すように、平面視上、画素部１Ｂの大部分を占める領域に、矩形状のフォトダイオードＰＤ１が形成され、その外周を囲むようにして、転送ゲート駆動ライン４のメタルが形成されている。

また、平面視上、矩形状のフォトダイオードＰＤ１の一辺側の周辺領域（図２の紙面の上部）には、４つのトランジスタＴＲ１～ＴＲ４が形成されている。さらに、平面視上、フォトダイオードＰＤ１及びトランジスタＴＲ１～ＴＲ４を挟むようにして、接地電圧線ＧＮＤと、電源電圧線ＶＤＤ及び出力信号線ＶＯＵＴと、が並行に配置されている。

図３に示すように、半導体基板１００に形成されたＰウェル１０１の表面には、Ｎ型拡散領域１０３が形成されている。このＮ型拡散領域１０３は、Ｐウェル１０１の表面にＮ型不純物をドーピングすることにより形成されている。ここで、Ｐウェル１０１とＮ型拡散領域１０３とによってＰＮ接合型のフォトダイオードＰＤ１が構成されている。

また、Ｐウェル１０１の表面には、Ｎ型拡散領域１０３と間隔を空けて、素子分離領域（ＳＴＩ）１０２が形成されている。Ｎ型拡散領域１０３の表面を含む、素子分離領域１０２に囲まれた活性領域の表面には、Ｐ型のピニング層１０４が形成されている。このピニング層１０４は、素子分離領域１０２に囲まれた活性領域の表面にＰ型不純物をドーピングすることにより形成されている。

なお、Ｎ型拡散領域１０３の外周辺（換言すると、フォトダイオードＰＤ１の外周辺）は、図２において一点鎖線１１で示されている。また、素子分離領域１０２とそれに囲まれた活性領域との境界線は、図２において実線１０で示されている。ただし、素子分離領域１０２とそれに囲まれた活性領域との境界線のうち、配線層に隠れている境界線については、破線１０で示されている。

また、Ｐウェル１０１の表面には、Ｎ型拡散領域１０３と分離してＰ型拡散領域１０５が形成されている。このＰ型拡散領域１０５は、Ｐウェル１０１の表面にＰ型不純物をドーピングすることにより形成される。

さらに、半導体基板１００の表面には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、ＳｉＯ_２等の透明の絶縁膜１０６（不図示）が形成されている。

この絶縁膜上に積層された複数の配線層のうち、半導体基板１００に隣接する（最も近接する）第１配線層には、前述した転送ゲート駆動ライン４のメタルが、平面視上、フォトダイオードＰＤ１の外周（Ｎ型拡散領域１０３の外周）を囲むようにして形成されている。それにより、周辺からフォトダイオードＰＤ１に迷光が入り込むのを防ぐことができる。

また、第２配線層には、前述した、接地電圧線ＧＮＤと、電源電圧線ＶＤＤ及び出力信号線ＶＯＵＴとが、平面視上、フォトダイオードＰＤ１及びトランジスタＴＲ１～ＴＲ４を挟むようにして並列に配置されている。なお、第２配線層に配置された接地電圧線ＧＮＤ、電源電圧線ＶＤＤ及び出力信号線ＶＯＵＴを、それぞれ、接地電圧線ＧＮＤ＿２、電源電圧線ＶＤＤ＿２及び出力信号線ＶＯＵＴ＿２とも称す。図３の例では、第２配線層に配置された接地電圧線ＧＮＤ＿２は、ビアＶ１を介して、第１配線層に配置された接地電圧線ＧＮＤ＿１に接続されている。そして、第１配線層に配置された接地電圧線ＧＮＤ＿１は、コンタクトＣＴ１を介して、Ｐ型拡散領域１０５に接続されている。

（本発明の特徴部分が追加された画素部１の平面レイアウト図及び断面模式図）
図４及び図５は、図２に示す画素部１の基本的部分に対し、本発明の特徴の一つを追加した構成の平面レイアウト図である。なお、図４では、複数の配線層のうち第１及び第２配線層のみが示されており、図５では、複数の配線層のうち第３配線層のみが示されている。図６は、図４及び図５に示す平面レイアウト図のＢ－Ｂ’部分の断面模式図である。

図４～図６に示すように、画素部１は、図２に示す画素部１Ｂと比較して、複数の配線層のうち、第１配線層より上位階層の配線層において、メタル電極ＭＴＬがさらに形成されている。本例では、第２及び第３配線層のそれぞれにメタル電極ＭＴＬ＿２，ＭＴＬ＿３が形成され、それらがビアＶ２によって電気的に接続されている。これらメタル電極ＭＴＬ＿２，ＭＴＬ＿３及びビアＶ２によってメタル電極ＭＴＬが構成されている。

メタル電極ＭＴＬ＿２は、第２配線層において、平面視上、フォトダイオードＰＤ１の外周（Ｎ型拡散領域１０３の外周）を囲むようにしてリング状に形成されている。また、メタル電極ＭＴＬ＿３は、第３配線層において、平面視上、フォトダイオードＰＤ１の外周（Ｎ型拡散領域１０３の外周）を囲むようにして形成されている。そのため、フォトダイオードＰＤ１の受ける光がメタル電極ＭＴＬ＿２，ＭＴＬ＿３によって遮られることはない。

ここで、メタル電極ＭＴＬ（メタル電極ＭＴＬ＿２，ＭＴＬ＿３）には、負電圧が印加されている。そのため、ガンマ線等の放射線の照射によって発生するトータルドーズ効果の電離作用によって、絶縁膜１０６に固定正電荷が蓄積された場合でも、メタル電極ＭＴＬの負電圧を用いてフォトダイオードＰＤ１に電界を生じさせることにより、ピニング層１０４が受ける固定正電荷の影響を相殺させることができる。それにより、ピニング層１０４の機能が維持されるため、Ｎ型拡散領域１０３と絶縁膜１０６との界面において熱励起により発生した暗電流は、ピニング層１０４を経由してグランドに掃引される。その結果、画素部１によって表示される画像の品質劣化が抑制される。

なお、仮に、ＭＯＳトランジスタのゲート電極等に用いられるポリシリコンや、第１配線層に形成されるメタルを、メタル電極ＭＴＬとして採用した場合、メタル電極ＭＴＬとフォトダイオードＰＤ１と間の距離が近づきすぎてしまう。この場合、平面視上、フォトダイオードＰＤ１の形成領域のうち、メタル電極ＭＴＬに近い周辺部近傍には電界が生成されるが、中央部に電界がほとんど生成されない。そのため、フォトダイオードＰＤ１の中央部では、ピニング層１０４が受ける固定正電荷の影響を十分に相殺することができない。この問題は、フォトダイオードＰＤ１の形成領域が大きくなるほど顕著になる。

それに対し、本実施の形態にかかるＣＭＯＳイメージセンサの画素部１では、第１配線層より上位階層の配線層に形成されるメタルを、メタル電極ＭＴＬとして採用している。それにより、メタル電極ＭＴＬとフォトダイオードＰＤ１との間の距離が適度に離れるため、平面視上、フォトダイオードＰＤ１の周辺部のみならず中央部にも比較的均一に電界が生成される。そのため、フォトダイオードＰＤ１では、全面にわたって、ピニング層１０４が受ける固定正電荷の影響を相殺することができる。それにより、本実施の形態にかかるＣＭＯＳイメージセンサの画素部１は、ピニング層１０４を精度良く機能させることができるため、暗電流の増大を抑制することができ、その結果、画質の劣化を抑制することができる。

このように、実施の形態１に係るＣＭＯＳイメージセンサの画素部１では、第１配線層よりも上位階層において、平面視上、フォトダイオードＰＤ１の形成領域の外周を囲むようにして、負電圧の印加されたメタル電極ＭＴＬが形成されている。それにより、画素部１は、放射線の照射によって発生するトータルドーズ効果の電離作用によって絶縁膜１０６に固定正電荷が蓄積された場合でも、メタル電極ＭＴＬの負電圧を用いてフォトダイオードＰＤ１に電界を生じさせることにより、ピニング層１０４が受ける固定正電荷の影響を相殺させることができる。それにより、本実施の形態にかかるＣＭＯＳイメージセンサの画素部１は、ピニング層１０４を精度良く機能させることができるため、暗電流の増大を抑制することができ、その結果、画質の劣化を抑制することができる。

なお、本実施の形態にかかるＣＭＯＳイメージセンサの画素部１では、配線層にメタル電極ＭＴＬを形成しているため、特許文献１に開示されているようにＩＴＯ透明導電層を形成する場合と異なり、特殊な製造プロセスは不要である。そのため、製造上の問題やＩＴＯ透明電極追加に伴うプロセスコストの増大を抑制することができる。

本実施の形態では、フォトダイオードＰＤ１が、ピニング層１０４で予め覆われた埋め込み型の構造である場合を例に説明したが、これに限られない。フォトダイオードＰＤ１は、ピニング層１０４で予め覆われていない構造であってもよい。この場合、メタル電極ＭＴＬに印加される負電圧を大きくすることによって、Ｎ型拡散領域１０３の表面に、ピニング層１０４に相当するＰ型拡散領域を形成することができる。

また、本実施の形態では、メタル電極ＭＴＬが２つの配線層に跨って形成された場合を例に説明したが、これに限られない。メタル電極ＭＴＬは、第１配線層より上位階層の一つの配線層にのみ形成されてもよいし、第１配線層より上位階層の３つ以上の配線層に跨って形成されてもよい。

＜実施の形態２＞
図７及び図８は、実施の形態２に係る表面照射型ＣＭＯＳイメージセンサの画素部２の平面レイアウト図である。なお、図７では、複数の配線層のうち第１及び第２配線層のみが示されており、図８では、複数の配線層のうち第３配線層のみが示されている。図９は、図７及び図８に示す平面レイアウト図のＣ－Ｃ’部分の断面模式図である。

図７～図９に示すように、画素部２は、画素部１と比較して、メタル電極ＭＴＬ＿２ａをさらに備える。メタル電極ＭＴＬ＿２ａは、第２配線層において、平面視上、フォトダイオードＰＤ１の形成領域の一部と重なるように形成されている。本例では、メタル電極ＭＴＬ＿２ａは、第２配線層において、平面視上、フォトダイオードＰＤ１の形成領域の中央部と重なるように、メタル電極ＭＴＬ２の一辺から対向する他辺にかけて帯状に形成されている。また、メタル電極ＭＴＬ＿２ａは、メタル電極ＭＴＬ＿２と電気的に接続されている。そのため、メタル電極ＭＴＬ＿２ａにも負電圧が印加されている。

画素部２のその他の構造については、画素部１の場合と同様であるため、その説明を省略する。

このように、実施の形態２に係るＣＭＯＳイメージセンサの画素部２では、第１配線層よりも上位階層において、平面視上、フォトダイオードＰＤ１の形成領域の外周を囲むようにして、負電圧の印加されたメタル電極ＭＴＬが形成されている。それにより、画素部２は、放射線の照射によって発生するトータルドーズ効果の電離作用によって絶縁膜１０６に固定正電荷が蓄積された場合でも、メタル電極ＭＴＬの負電圧を用いてフォトダイオードＰＤ１に電界を生じさせることにより、ピニング層１０４が受ける固定正電荷の影響を相殺させることができる。それにより、本実施の形態にかかるＣＭＯＳイメージセンサの画素部２は、ピニング層１０４を精度良く機能させることができるため、暗電流の増大を抑制することができ、その結果、画質の劣化を抑制することができる。

さらに、本実施の形態にかかるＣＭＯＳイメージセンサの画素部２では、第１配線層よりも上位階層において、平面視上、フォトダイオードＰＤ１の形成領域の一部（特に中央部）と重なるようにして、負電圧の印加されたメタル電極ＭＴＬ＿２ａが形成されている。それにより、画素部２は、フォトダイオードＰＤ１上面の周辺部のみならず中央部にも強い電界を生じさせることができる。つまり、画素部２は、フォトダイオードＰＤ１上面の全面にわたってより均一に電界を生じさせることができる。それにより、画素部２は、ピニング層１０４が受ける固定正電荷の影響をより高精度に相殺させることができる。それにより、本実施の形態にかかるＣＭＯＳイメージセンサの画素部２は、ピニング層１０４をより精度良く機能させることができるため、暗電流の増大をさらに抑制することができ、その結果、画質の劣化をさらに抑制することができる。

なお、本実施の形態では、メタル電極ＭＴＬとして、メタル電極ＭＴＬ＿２，ＭＴＬ＿３に加えてメタル電極ＭＴＬ＿２ａが設けられている場合について説明したが、これに限られない。メタル電極ＭＴＬとして、メタル電極ＭＴＬ＿２ａ単体が設けられていてもよい。その場合でも、メタル電極ＭＴＬ＿２ａを、第１配線層よりも上位階層の配線層に形成することにより、メタル電極ＭＴＬ＿２ａとフォトダイオードＰＤ１との間の距離を適度に離すことができるため、フォトダイオードＰＤ１上面の全面にわたって比較的均一に電界を生じさせることができる。

また、本実施の形態では、平面視上、メタル電極ＭＴＬ＿２ａがフォトダイオードＰＤ１の形成領域の一部と重なるように形成されているが、メタル電極ＭＴＬ＿２ａの幅を、他の最も細い配線幅を有するメタル配線の配線幅に対応する幅とすることにより（具体的には、プロセスルール上の最小寸法とすることにより）、遮光によるフォトダイオードＰＤ１の感度低下の影響は最小限に抑えられる。

また、本実施の形態では、平面視上、メタル電極ＭＴＬ＿２ａが矩形状のフォトダイオードＰＤ１の形成領域の一辺から対向する他辺にかけて帯状に形成されているが、これに限られない。メタル電極ＭＴＬ＿２ａは、フォトダイオードＰＤ１上面の全面にわたって均一に電界を生じさせることができ、かつ、遮光によるフォトダイオードＰＤ１の感度低下を許容範囲に抑えられるのであれば、どのような形状であってもよい。また、メタル電極ＭＴＬ＿２ａは、第１配線層よりも上位階層であればどの配線層に配置されてもよい。

さらに、本実施の形態では、フォトダイオードＰＤ１が、ピニング層１０４で予め覆われた埋め込み型の構造である場合を例に説明したが、これに限られない。フォトダイオードＰＤ１は、ピニング層１０４で予め覆われていない構造であってもよい。この場合、メタル電極ＭＴＬに印加された負電圧を大きくすることによって、Ｎ型拡散領域１０３の表面に、ピニング層１０４に相当するＰ型拡散領域を形成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。例えば、各ＭＯＳトランジスタの導電型は、Ｐ型からＮ型、Ｎ型からＰ型にそれぞれ置き換えられてもよい。

１，２ 画素部
１Ｂ 画素部の基本的部分
４ 転送ゲート駆動ライン
５ リセット信号線
６ 行選択信号線
１０ 素子分離領域とそれに囲まれた活性領域との境界線
１１ Ｎ型拡散領域の外周辺
１００ 半導体基板
１０１ Ｐウェル
１０２ 素子分離領域
１０３ Ｎ型拡散領域
１０４ ピニング層
１０５ Ｐ型拡散領域
１０６ 絶縁膜
ＣＴ１ コンタクト
ＦＤ１ 浮遊拡散容量
ＭＴＬ メタル電極
ＭＴＬ＿１ 第１層に配線されたメタル電極
ＭＴＬ＿２ 第２層に配線されたメタル電極
ＭＴＬ＿２ａ 第２層に配置された追加メタル電極
Ｎ１，Ｎ２ ノード
ＰＤ１ フォトダイオード
ＴＲ１ トランスファトランジスタ
ＴＲ２ リセットトランジスタ
ＴＲ３ 増幅トランジスタ
ＴＲ４ 行選択トランジスタ
ＧＮＤ 接地電圧線
ＧＮＤ＿１ 第１層に配線された接地電圧線
ＧＮＤ＿２ 第２層に配線された接地電圧線
Ｖ１，Ｖ２ ビア
ＶＤＤ 電源電圧線
ＶＤＤ＿２ 第２層に配線された電源電圧線
ＶＯＵＴ 出力信号線
ＶＯＵＴ＿２ 第２層に配線された出力信号線

Claims (15)

1. 半導体基板と、
   前記半導体基板の表面に形成されたＰＮ接合型のフォトダイオードと、
   前記フォトダイオードの形成面上を含む前記半導体基板の表面上に形成された絶縁膜と、
   前記絶縁膜上に積層された複数の配線層のうち、前記フォトダイオードに隣接する第１配線層よりも上位階層の配線層に形成され、かつ、負電圧が印加された第１メタル電極と、
   を備え、
   前記第１メタル電極は、平面視上、前記フォトダイオードの形成領域の外周を囲むように形成されている、
   固体撮像素子。
2. 前記第１メタル電極は、
   前記複数の配線層のうち、前記第１配線層よりも上位階層の２以上の配線層において形成されている、
   請求項１に記載の固体撮像素子。
3. 前記第１メタル電極は、
   前記２以上の配線層間に設けられたビアを含む、
   請求項２に記載の固体撮像素子。
4. 前記複数の配線層のうち前記第１配線層よりも上位階層の配線層において、平面視上、前記フォトダイオードの形成領域の一部と重なるように形成され、かつ、前記第１メタル電極と電気的に接続された第２メタル電極をさらに備えた、
   請求項１～３の何れか一項に記載の固体撮像素子。
5. 前記第２メタル電極は、平面視上、前記フォトダイオードの形成領域の中央部と重なるように形成されている、
   請求項４に記載の固体撮像素子。
6. 前記第２メタル電極は、平面視上、矩形状の前記フォトダイオードの形成領域の一辺から前記中央部を通過して対向する他辺にかけて帯状に形成され、
   前記第２メタル電極は、他の最も細い配線幅を有するメタル配線の配線幅、に対応する帯幅となるように形成されている、
   請求項５に記載の固体撮像素子。
7. 前記第１メタル電極は、さらに、平面視上、前記フォトダイオードの形成領域の一部と重なるように形成されている、
   請求項１に記載の固体撮像素子。
8. 平面視上、前記第１メタル電極のうち前記フォトダイオードの形成領域の一部と重なる部分は、前記フォトダイオードの形成領域の中央部と重なるように形成されている、
   請求項７に記載の固体撮像素子。
9. 平面視上、前記第１メタル電極のうち前記フォトダイオードの形成領域の一部と重なる部分は、他の最も細い配線幅を有するメタル配線の配線幅、に対応する帯幅を有するように帯状に形成されている、
   請求項８に記載の固体撮像素子。
10. 前記フォトダイオードは、
    前記半導体基板に形成された一方の導電型のウェルと、
    前記ウェル上に形成された他方の導電型の拡散領域と、によって構成される、
    請求項１～９の何れか一項に記載の固体撮像素子。
11. 前記フォトダイオードは、
    前記半導体基板に形成された一方の導電型のウェルと、
    前記ウェル上に形成された他方の導電型の拡散領域と、
    前記拡散領域の表面に形成された一方の導電型のピニング層と、によって構成される、
    請求項１～９の何れか一項に記載の固体撮像素子。
12. 前記第１配線層において、平面視上、前記フォトダイオードの形成領域の外周を囲むように形成され、かつ、前記第１メタル電極と電気的に分離して形成されたメタル配線をさらに備えた、
    請求項１～１１の何れか一項に記載の固体撮像素子。
13. 半導体基板と、
    前記半導体基板の表面に形成されたＰＮ接合型のフォトダイオードと、
    前記フォトダイオードの形成面上を含む前記半導体基板の表面上に形成された絶縁膜と、
    前記絶縁膜上に積層された複数の配線層のうち、前記フォトダイオードに隣接する第１配線層よりも上位階層の配線層に形成され、かつ、負電圧が印加された第１メタル電極と、
    を備え、
    前記第１配線層において、平面視上、前記フォトダイオードの形成領域の外周を囲むように形成され、かつ、前記第１メタル電極と電気的に分離して形成されたメタル配線をさらに備えた、
    固体撮像素子。
14. 半導体基板の表面にＰＮ接合型のフォトダイオードを形成し、
    前記フォトダイオードの形成面上を含む前記半導体基板の表面上に絶縁膜を形成し、
    前記絶縁膜上に積層される複数の配線層のうち、前記フォトダイオードに隣接する第１配線層よりも上位階層の配線層に、平面視上、前記フォトダイオードの形成領域の外周を囲むように第１メタル電極を形成し、
    前記第１メタル電極に負電圧を印加する、
    固体撮像素子の形成方法。
15. 半導体基板の表面にＰＮ接合型のフォトダイオードを形成し、
    前記フォトダイオードの形成面上を含む前記半導体基板の表面上に絶縁膜を形成し、
    前記絶縁膜上に積層される複数の配線層のうち、前記フォトダイオードに隣接する第１配線層において、平面視上、前記フォトダイオードの形成領域の外周を囲むようにメタル配線を形成し、
    前記絶縁膜上に積層される複数の配線層のうち、前記フォトダイオードに隣接する第１配線層よりも上位階層の配線層に、前記メタル配線と電気的に分離するように第１メタル電極を形成し、
    前記第１メタル電極に負電圧を印加する、
    固体撮像素子の形成方法。

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