WO2023182517A1 - 半導体装置及び固体撮像装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
Definitions
- the present disclosure relates to a semiconductor device and a solid-state imaging device.
- TOF type sensors As a type of sensor used to measure the distance to an object, a TOF (Time of Flight) sensor that acquires a distance image using the flight time of light is known. TOF type sensors are expected to be applied to fields such as next-generation automatic driving of automobiles, automatic robot driving, and drone flight.
- a solid-state imaging device including a semiconductor device having a pixel including a photodiode for detecting light for distance measurement is used to obtain a distance image.
- Japanese Patent Application Publication No. 2019-106519 describes a pixel structure of a solid-state imaging device that constitutes a TOF sensor that uses an SOI (Silicon on Insulator) substrate that can operate at low voltage and high speed. There is.
- SOI Silicon on Insulator
- the device described in Japanese Patent Application Laid-open No. 2019-106519 is equipped with a sensor element (called a "lock-in pixel") that has the function of time-domain modulating the detection of electrons (charges) generated within a pixel, thereby eliminating disturbances. Even in situations where there is strong sunlight, etc., the disturbance light can be easily removed.
- the BOX (Buried OXide) layer also referred to as a buried oxide film
- the film is formed to have a relatively thick film thickness of about 100 to 1000 nm.
- the present disclosure aims to provide a semiconductor device and a solid-state imaging device that have low power consumption and can operate at high speed.
- a semiconductor device of the present disclosure includes a sensor element section that constitutes a part of a pixel, and a peripheral circuit section adjacent to the sensor element section, and a circuit element in the peripheral circuit section.
- the formed semiconductor layer, an insulating layer having a first surface in contact with the semiconductor layer, and a support substrate of a first conductivity type in contact with a second surface opposite to the first surface of the insulating layer are laminated.
- the semiconductor device is formed at a position in contact with the second surface of the support substrate, and is provided in an area including at least a region where the circuit element is formed and a part of the sensor element section.
- a first semiconductor layer of a first conductivity type whose potential is neutralized is formed at a position on a side of the support substrate in contact with the second surface, forms a potential barrier, and is bonded to the support substrate.
- a second semiconductor layer of a second conductivity type forming a photodiode, and a charge from the photodiode formed at a position in contact with the second surface of the support substrate of the sensor element section;
- the insulating layer includes a first insulating layer and a second insulating layer thinner than the first insulating layer provided in a region where the transfer electrode is located.
- the solid-state imaging device of the present disclosure includes a semiconductor device of the present disclosure in which a plurality of pixels are arranged in a two-dimensional manner, and a control unit that reads out charges from each of the plurality of pixels using the second semiconductor layer of the semiconductor device. It includes.
- the present disclosure it is possible to provide a semiconductor device that has low power consumption and can operate at high speed, and a solid-state imaging device that includes this semiconductor device.
- FIG. 1 is a configuration diagram showing an example of a solid-state imaging device according to an embodiment of the present disclosure.
- 1 is a diagram showing an example of a semiconductor device according to an embodiment of the present disclosure, and is a cross-sectional view of a region corresponding to one pixel (pixel 10).
- 1 is a diagram showing an example of a semiconductor device according to an embodiment of the present disclosure, and is a potential diagram plotting the highest potential in a predetermined range W.
- FIG. FIG. 2B is an enlarged view of part A in FIG. 2A.
- FIG. 4 is an enlarged view corresponding to FIG. 3 showing a modified example of the semiconductor device shown in FIG. 2;
- FIG. 1 is a configuration diagram showing an example of a solid-state imaging device 100 according to an embodiment of the present disclosure.
- the solid-state imaging device 100 of this embodiment may be a solid-state imaging device that functions as an image sensor, as shown in FIG.
- this solid-state imaging device 100 is configured with a so-called two-dimensional image sensor that includes at least a semiconductor device 11, a control unit 110, a vertical shift register 112, a horizontal shift register 114, and a signal processing circuit 116 (1161 to 116y). be able to.
- the semiconductor device 11 may include a plurality of (x ⁇ y) pixels 1011 to 10xy arranged two-dimensionally in x rows and y columns. Note that, in the following, when each part of the solid-state imaging device 100 is collectively referred to, the symbols "x" and "y” indicating each part will be omitted, and the parts will be referred to as, for example, "pixel 10." Although the configuration of the semiconductor device 11 according to the present embodiment will be described later, the pixel 10 according to the present embodiment is a sensor element having a function of time domain modulating the detection of electrons (charges) generated within the pixel. It may be a lock-in pixel.
- the region where the pixels 10 of the semiconductor device 11 are formed corresponds to the imaging region of the solid-state imaging device 100.
- the solid-state imaging device 100 shown in FIG. 1 has a rectangular imaging area, the shape of the imaging area is not particularly limited, and may be circular, for example.
- the semiconductor device 11 shown in FIG. 1 shows a configuration in which a plurality of pixels 10 are arranged in a matrix, the arrangement of the pixels 10 is not particularly limited, and for example, the pixels 10 are arranged in a staggered manner. may have been done.
- the pixels 10 are connected to a signal line 122 through which a selection signal SL flows for each row (hereinafter referred to as "pixel row") to select a pixel row from which charges generated in each pixel 10 are to be read, and a gate voltage ( (Details will be described later)
- a signal line 124 for applying V TG and a signal line 126 for applying a reset voltage V RT for resetting the charge charged by the detection electrode 30 may be provided. That is, the solid-state imaging device 100 may have x signal lines 122, x signal lines 124, and x signal lines 126, respectively.
- the vertical shift register 112 may be provided along one side of the semiconductor device 11 and may be connected to each pixel 10 via a signal line 122, a signal line 124, and a signal line 126. Further, the vertical shift register 112 may be connected to the control unit 110 and apply a selection signal to the signal line 122 and a gate voltage V TG to the signal line 124 under the control of the control unit 110. A reset voltage V RT can be applied to signal line 126 .
- the solid-state imaging device 100 can include y vertical signal lines 120 and y signal processing circuits 116. Charges read out from each pixel 10 are read out to the signal processing circuit 116 via the vertical signal line 120.
- the signal processing circuit 116 can include a noise cancellation circuit that performs correlated double sampling (CDS), an A/D (Analog/Digital) conversion circuit, and the like.
- the horizontal shift register 114 may be provided along a side of the semiconductor device 11 that intersects the side on which the vertical shift register 112 is provided, and may be connected to the control unit 110.
- the horizontal shift register 114 can sequentially select the signal processing circuits 116 under the control of the control unit 110 and output the read charges to the outside.
- each signal processing circuit 116 performs noise cancellation processing on the signal for one pixel row selected by the vertical shift register 112.
- the subsequent analog signal is converted into a digital signal by an A/D conversion circuit.
- the image data for one pixel row, which has become a digital signal, is horizontally scanned by the horizontal shift register 114 and output to the outside of the solid-state imaging device 100.
- FIG. 2 is a diagram showing an example of a semiconductor device according to an embodiment of the present disclosure, in which FIG. 2A is a cross-sectional view of a region corresponding to one pixel (pixel 10), and FIG. 2B is a cross-sectional view of a region corresponding to one pixel (pixel 10), and FIG. It is an electromagnetic diagram in which the highest potential is plotted.
- the semiconductor device 11 according to the present embodiment includes a p-type (p-) support substrate 14, an insulating layer 20, and a semiconductor layer on which a pixel circuit 50 as an example of a circuit element is formed. 22 are stacked in order.
- the semiconductor device 11 according to this embodiment can be constructed using an SOI substrate in which an insulating film is embedded between two semiconductor layers.
- p-type is an example of the first conductivity type of the present disclosure
- n-type is an example of the second conductivity type of the present disclosure.
- the support substrate 14 can be made of, for example, a silicon (Si) semiconductor substrate with an impurity concentration of about 6 ⁇ 10 11 cm ⁇ 3 .
- This support substrate 14 is disposed on a surface of the insulating layer 20 opposite to the surface on the semiconductor layer 22 side (corresponding to the second surface; hereinafter also simply referred to as the "back surface").
- the thickness of the support substrate 14 may be determined depending on the light to be detected.
- the material of the support substrate 14 may also be determined depending on the light to be detected, and is not limited to silicon, but may include germanium (Ge), cadmium telluride (CdTe), and zinc cadmium telluride (ZnCdTe). etc. may also be used.
- the concentration of impurities is not particularly limited either.
- the semiconductor layer 22 is in contact with the surface of the insulating layer 20 opposite to the surface on the support substrate 14 side (corresponding to the first surface; hereinafter also simply referred to as the "surface"), and is an N-type MOS transistor. It may refer to a layer in which a pixel circuit 50 including a transistor 52 functioning as an amplification transistor, a transistor 54 functioning as a selection transistor, etc. is formed. Note that in FIG. 2A, the semiconductor layer 22 is shown in a state after the pixel circuit 50 is formed.
- the transistor 52 may have a control terminal connected to a detection electrode 30 described later, one main terminal connected to a power supply line applying voltage VDD, and the other main terminal connected to the transistor 54.
- the transistor 54 may have a control terminal connected to the signal line 122, one main terminal connected to the transistor 52, and the other main terminal connected to the signal line 120.
- a gate insulating film 56 is formed under the gate electrode 53 (not shown) of the transistor 52 and the gate electrode 55 of the transistor 54, respectively. The thickness of this gate insulating film 56 can be approximately 3 to 7 nm.
- the insulating layer 20 may be an insulating film disposed between the semiconductor layer 22 and the support substrate 14.
- the insulating layer 20 includes a BOX layer 20A as an example of a first insulating layer having a predetermined thickness, and a thermal oxide film 20B as an example of a second insulating layer thinner than the BOX layer 20A. and, including. Details of the insulating layer 20 will be described later.
- the pixel 10 of the semiconductor device 11 having the above-described stacked structure is composed of a sensor element section SA functioning as a lock-in pixel section and a peripheral circuit section CA provided at a position adjacent to the sensor element section SA in plan view. It's good that it has been done.
- the sensor element section SA is an area where detection electrodes 30 and transfer electrodes 62, which will be described later, are arranged to function as a lock-in pixel section
- the peripheral circuit section CA is an area where a pixel circuit 50 is formed. It is.
- the semiconductor device 11 includes a hole accumulation layer 18 whose potential is neutralized and a potential barrier layer 16 that forms a potential barrier.
- the hole integration layer 18 is an example of the first semiconductor layer of the present disclosure
- the potential barrier layer 16 is an example of the second semiconductor layer of the present disclosure.
- the potential barrier layer 16 can be composed of an n-type well layer, and may be provided on the surface of the support substrate 14 on the insulating layer 20 side (hereinafter referred to as "front surface").
- a photodiode is formed using a pn junction between a p-type support substrate 14 and an n-type potential barrier layer 16.
- this potential barrier layer 16 serves as a potential barrier layer for suppressing holes from being injected from the hole accumulation layer 18 into the support substrate 14 when the support substrate 14 and the potential barrier layer 16 are depleted. also works.
- the hole accumulation layer 18 can be composed of a p-type well layer, is provided on the front surface side of the support substrate 14, is in contact with the back surface of the insulating layer 20, and has a neutralized potential.
- the hole integration layer 18 according to the present embodiment is provided in a region corresponding to the lower part of the pixel circuit 50 and connects the photodiode and semiconductor circuit formed under the insulating layer 20 from the pixel circuit 50 etc. on the insulating layer 20. Shield electrostatically. Further, the hole accumulation layer 18 is also provided in a part of the sensor element section SA, and has a function of attracting and accumulating holes generated by the photodiode upon irradiation with light.
- the semiconductor device 11 according to the present embodiment includes a detection electrode 30 as an example of a third semiconductor layer that detects charges from a photodiode.
- the semiconductor device 11 according to the present embodiment may be provided with a drain electrode 28, which is an example of a fourth semiconductor layer that discharges charges from the photodiode, at a position adjacent to the detection electrode 30.
- the detection electrode 30 is an n-type (n+) semiconductor layer, and is provided on the front surface side of the support substrate 14 , in a region of the support substrate 14 that is in contact with the back surface of the insulating layer 20 and is not in contact with the hole accumulation layer 18 . It can be provided in contact with the back surface of the insulating layer 20.
- two detection electrodes 30 shown as a detection electrode 30 1 and a detection electrode 30 2 in FIG. 2A, respectively) are arranged in the sensor element section SA.
- the drain electrode 28 is an n-type (n+) semiconductor layer, and like the detection electrode 30, it is provided on the front surface side of the support substrate 14, and the hole accumulation layer 18 of the support substrate 14 is in contact with the back surface of the insulating layer 20. It can be provided in contact with the back surface of the insulating layer 20 in a region that is not in contact with the insulating layer 20 .
- the same number of drain electrodes 28 as the detection electrodes are arranged in the sensor element part SA so as to be lined up with the detection electrodes 30.
- An adjustment layer 44 may be provided between the detection electrode 30 and the drain electrode 28 and the potential barrier layer 16.
- This adjustment layer 44 can be composed of a p-type well layer.
- Both the hole accumulation layer 18 and the adjustment layer 44 may be formed of p-type well layers, but may have different impurity concentrations. Specifically, the hole accumulation layer 18 has a higher impurity concentration than the adjustment layer 44. It is good if it is set high.
- a p-type (p+) back electrode 12 having a higher concentration than the support substrate 14 may be provided on the back surface of the support substrate 14 .
- a plurality of p-type (p+) electrodes 24 and 26 may be provided in a region of the support substrate 14 that is different from the region where the pixel circuit 50 is provided.
- the electrodes 24 and 26 and the back electrode 12 are electrically connected, and when a voltage, specifically a voltage VBB is applied by a power source 131 and a voltage VBB2 is applied by a power source 132, the supporting substrate 14 And it is possible to deplete the potential barrier layer 16.
- Voltage VBB2 is, for example, about 0V to 4V.
- the voltage VBB is determined depending on the degree of depletion of the support substrate 14 and the thickness of the support substrate 14.
- the potential barrier layer 16 is preferably provided at least on the lower surface of the hole accumulation layer 18, and is preferably provided on the lower surface of the hole accumulation layer 18 and the adjustment layer 44. It is more preferable that the support substrate 14 be provided entirely between the support substrate 14 and the support substrate 14 .
- the potential barrier layer 16 also has a function of causing electrons to drift toward the detection electrode 30 in a direction along the back surface of the insulating layer 20 (hereinafter referred to as "horizontal direction").
- the semiconductor device 11 according to the present embodiment further includes a transfer electrode 62 that controls the transfer of charge to the detection electrode 30.
- the semiconductor device 11 according to the present embodiment may be provided with a reset electrode 42 that resets the charges charged by the drain electrode 28.
- the transfer electrode 62 is disposed on the front surface side of the insulating layer 20 in the sensor element section SA.
- a plurality of transfer electrodes 62 for example, two transfer electrodes 62 (in FIG. 2A, they are shown as transfer electrodes 62 1 and 62 2 , respectively) may be arranged in the sensor element portion SA.
- the transfer electrode 62 is connected to the signal line 124, and has a function of transferring charge to the detection electrode 30 by applying a gate voltage VTG from the signal line 124.
- the transfer electrode 62 can be made of polysilicon, and its conductivity type can be n-type (n+), p-type (p+), or both n-type and p-type.
- the reset electrode 42 is disposed on the surface side of the insulating layer 20 in a region between the drain electrode 28 and the detection electrode 30 of the sensor element section SA. Similar to the transfer electrode 62, polysilicon can be used for the reset electrode 42, and a plurality of reset electrodes, for example two, may be provided in the sensor element section SA. Further, the reset electrode 42 is connected to a signal line 126, and when resetting the charge charged by the detection electrode 30, a reset voltage VRT is applied from the signal line 126 to the reset electrode 42. In this embodiment, the insulating layer 20 below the reset electrode 42 functions as a gate oxide film.
- the charges charged in the detection electrode 30 can also be reset by applying the reset voltage VRT to the drain electrode 28, but it is preferable to use the reset electrode 42 described above because it facilitates generation of the reset signal.
- the reset voltage VRT is, for example, about 10V.
- the semiconductor device 11 may include a drift layer 17 provided from a region where the reset electrode 42 and the transfer electrode 62 are provided to the hole accumulation layer 18.
- This drift layer 17 can be formed of an n-type well layer like the potential barrier layer 16, but may have a higher impurity concentration than the potential barrier layer 16.
- the drift layer 17 can function as a layer that moves (drifts) charges in the horizontal direction.
- a gate voltage V TG is applied to each of the two transfer electrodes 62 1 and 62 2 .
- the gate voltage V TG applied to each transfer electrode 62 1 and 62 2 is switched during the imaging period (period in which light is irradiated).
- the potential (charge) distribution in the range W is as shown in FIG. 2B. become. In this case, the generated electrons are transferred to the detection electrode 301 .
- the gate voltage V TG of -2V is applied to the transfer electrode 62 1 and the gate voltage V TG of 1V is switched to be applied to the transfer electrode 62 2 , the generated electrons are transferred to the detection electrode 30 2 .
- the timing of light irradiation is shifted, the amount of signal charges discharged by the detection electrode 301 and the amount of signal charges discharged by the detection electrode 302 will be different.
- the delay time of the optical pulse can be estimated from the ratio of the amounts of signal charges discharged.
- the pixel circuit 50 of the semiconductor device 11 may further include a plurality of (two in FIG. 2A) charge amplifiers Cs.
- a plurality of charge amplifiers Cs By providing a plurality of charge amplifiers Cs, time-resolved imaging such as optical flight time measurement can be performed.
- the transfer of charges to the detection electrode 30 is controlled by applying the gate voltage V TG to the transfer electrode 62 disposed on the surface of the insulating layer 20. be done. Therefore, if the thickness of the insulating layer 20 in the portion where the transfer electrode 62 is disposed is thin, the distance between the transfer electrode 62 and the detection electrode 30 becomes small, and the value of the required gate voltage V TG becomes proportionally small. It gets better.
- the insulating layer 20 is made uniformly thin, the insulating layer 20 and each electrode of the pixel circuit 50 provided on the surface side of the insulating layer 20 will be thinner, especially in the portion of the insulating layer 20 that constitutes the peripheral circuit section CA.
- the distance between the electrode and the like formed on the back side of the device becomes short, and a large capacitive coupling is generated between the two. Since this large capacitive coupling may adversely affect the operation of peripheral circuits, uniformly thinning the insulating layer 20 cannot be said to be a preferable solution to the above problem. Therefore, in the semiconductor device 11 of the present disclosure, by employing two insulating layers with different thicknesses as the insulating layer 20, it is possible to reduce power consumption and operate at high speed without adversely affecting the operation of the circuit. The structure has been adopted.
- a film 20B can be included.
- the BOX layer 20A may be a buried oxide film provided in advance on the SOI substrate.
- the film thickness W1 of this BOX layer 20A is a size that does not cause large capacitive coupling between the semiconductor layer 22 (particularly the pixel circuit 50) and the support substrate 14 (particularly the electrodes formed on the support substrate 14), for example. It may be set to 100 to 1000 nm. Furthermore, the BOX layer 20A according to this embodiment is not formed in the region where the thermal oxide film 20B is formed.
- the thermal oxide film 20B may be a SiO 2 film obtained by thermally oxidizing the surface of the support substrate 14.
- the thickness W2 of this thermal oxide film 20B may be set to, for example, 4 to 10 nm.
- the thermal oxide film 20B may be formed to cover the entire sensor element section SA. Specifically, as shown in FIG. 3, the outer edge of the thermal oxide film 20B may be formed so as to be located between the drain electrode 28 and the electrode of the transistor 54 in plan view.
- the insulating layer 20 under the transfer electrode 62 and the reset electrode 42 is composed of the thermal oxide film 20B, and the lower part of the pixel circuit is composed of the BOX layer 20A.
- the thermal oxide film 20B is illustrated as the second insulating layer, but the second insulating layer is thinner than the first insulating layer (specifically, the BOX layer 20A). As long as it is a layer, there are no limitations on its formation method, material, etc. Further, the above-mentioned values of the film thicknesses of the BOX layer 20A and the thermal oxide film 20B are merely examples, and can be adjusted as appropriate as long as their functions can be maintained. For example, the thermal oxide film 20B may be formed thicker than the gate insulating film 56 of the transistors 52 and 54.
- the method for manufacturing the semiconductor device 11 including the insulating layer 20 having the above-described structure is based on a conventional manufacturing method for a semiconductor device used in a TOF sensor, except for forming an insulating layer with a different thickness as the insulating layer 20. I can do it. Therefore, detailed description of steps other than the step of forming the insulating layer 20 will be omitted below.
- a semiconductor layer 22 with a thickness of about 90 nm, a BOX layer 20A with a thickness of about 200 nm, and a support substrate 14 with a thickness of about 700 ⁇ m are formed.
- An SOI substrate formed by sequentially laminating layers is prepared.
- a predetermined semiconductor layer is formed on the surface of the support substrate 14 and the semiconductor layer 22 by activating the semiconductor layer 22, applying photoresist, and implanting impurities.
- the BOX layer 20A that covers the sensor element part SA is etched out of the BOX layer 20A.
- the surface of the support substrate 14 exposed by etching the BOX layer 20A is heated to, for example, about 800 to 1100° C. to form a thermal oxide film 20B with a predetermined thickness W2 (specifically, 4 to 10 nm). do.
- polysilicon is deposited on the surface of the substrate on which the thermal oxide film 20B is formed using a CVD (Chemical Vapor Deposition) method, etc., and the transfer electrode 62 and the reset electrode 42 (in addition to the transistors 52 and 54 in some cases) are deposited.
- Various electrodes are formed by dry etching a polysilicon film patterned with photoresist (not shown) to match the gate electrode (gate electrode). Thereafter, ion implantation into the semiconductor layer 22 and formation of an interlayer film by depositing a CVD film are performed to complete the manufacture of the semiconductor device 11.
- RIE Reactive Ion Etching
- wet etching it is possible to suppress crystal disorder caused by etching damage to the surface of the support substrate 14, and it is possible to suppress an increase in dark current.
- chemical dry etching in addition to suppressing damage caused by etching to the surface of the support substrate 14 in the same way as when wet etching is used, dimensional changes after etching can be suppressed. It can also be made smaller.
- the film thickness W2 of the insulating layer 20 covering the sensor element part SA is the film thickness of the part covering the peripheral circuit part CA.
- W1 the voltage required for control by the transfer electrode 62 can be reduced compared to the voltage required in conventional devices (for example, 3.0 V or more) while suppressing an increase in capacitive coupling between circuits. I can do it. This makes it possible to reduce power consumption and speed up operation compared to conventional semiconductor devices.
- the insulating layer 20 of the semiconductor device 11 according to the embodiment described above is exemplified by forming the thermal oxide film 20B over the entire sensor element portion SA
- the present disclosure is not limited to this structure.
- the semiconductor device 11A according to this modification may have the same structure as the semiconductor device 11 described above except for the structure of the insulating layer 70.
- the same components as the semiconductor device 11 described above are given the same reference numerals, and the explanation thereof will be omitted, and the explanation will focus on the components different from the semiconductor device 11. Assumed to be performed.
- FIG. 4 is an enlarged view corresponding to FIG. 3 showing a modified example of the semiconductor device shown in FIG. 2.
- an insulating layer 70 disposed between a semiconductor layer 22 and a support substrate 14 is a BOX layer 70A as an example of a first insulating layer.
- a thermal oxide film 70B as an example of a second insulating layer thinner than the BOX layer 70A, which is similar to the insulating layer 20 described above.
- the thermal oxide film 70B is disposed only under the transfer electrode 62 and the reset electrode 42, and the BOX layer is provided in other regions including the sensor element part SA. It is different from the insulating layer 20 described above in that 70A is provided.
- the thermal oxide film 70B is provided only under the transfer electrode 62 and the reset electrode 42 as in the semiconductor device 11A according to this modification, the voltage applied to the transfer electrode 62 and the reset electrode 42 is , the voltage required by conventional devices can be reduced. Furthermore, like the semiconductor device 11, the pixel circuit 50 is disposed on the relatively thick BOX layer 70A, so there is no risk of increased capacitive coupling.
- the thermal oxide film 70B is provided only under the transfer electrode 62 and the reset electrode 42, but in a semiconductor device with a circuit structure that does not use the reset electrode 42, the thermal oxide film 70B is provided only under the transfer electrode 62.
- a thermal oxide film 70B may be provided thereon.
- the insulating layers 20 and 70 shown in the above-described embodiment and modified example are made of two different oxide films and have their film thicknesses changed, there is no method for forming regions with different film thicknesses. is not limited to this. Therefore, similar film thickness adjustment may be performed, for example, by forming a bottomed recess at a suitable location on the surface of one insulating film (eg, BOX layer).
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Abstract
本開示の半導体装置は、センサ素子部と、周辺回路部とを有し、半導体層と絶縁層と第1導電型の支持基板とが積層されてなり、回路素子が形成された領域及びセンサ素子部の一部領域を少なくとも含む領域に設けられた電位が中性化された第1導電型の第1半導体層と、電位障壁を形成し支持基板と接合してフォトダイオードを形成する第2導電型の第2半導体層と、センサ素子部に形成された、フォトダイオードからの電荷を検出する第2導電型の第3半導体層と、絶縁層の第1の面側であってセンサ素子部に配設された、第3半導体層に電荷を転送するための転送電極と、を含み、絶縁層は、第1の絶縁層と、転送電極が位置する領域に設けられた第1の絶縁層よりも薄い第2の絶縁層と、を含む。
Description
本開示は、半導体装置及び固体撮像装置に関する。
対象物との距離の測定に用いるセンサの一種として、光の飛行時間を用いて距離画像を取得するTOF(Time Of Flight、光飛行時間)型のセンサが知られている。TOF型のセンサは、次世代自動車の自動運転や自動ロボット走行、ドローン飛行等の分野への適用が期待されている。このTOF型のセンサでは、距離画像の取得に、測距用の光を検出するフォトダイオードを含む画素を有する半導体装置を含む固体撮像装置が用いられる。
例えば特開2019-106519号公報には、TOF型のセンサを構成する固体撮像装置の画素構造に、低電圧で高速動作が可能となるSOI(Silicon on Insulator)基板を利用したものが記載されている。
特開2019-106519号公報に記載の装置は、画素内で発生した電子(電荷)の検出を時間領域変調する機能を有するセンサ素子(「ロックインピクセル」と呼ばれる)を設けることで、外乱となる太陽光等が強い状況でもその外乱光を容易に削除できるものである。他方、特開2019-106519号公報の半導体装置に含まれる、表面に制御電極が形成されるBOX(Buried OXide)層(埋込酸化膜ともいう)は、周囲に生成され得る容量カップリングを考慮して、その膜厚を100~1000nm程度と比較的厚く形成されるのが通常である。したがって、この比較的厚いBOX層を介して伝わる電界によってロックインピクセルの電位の制御を行うためには、電荷転送のためにBOX層上に設けられた制御電極へ印可する電圧を高くする必要がある。当該電圧が高いと動作の高速化に支障が生じることがある。また、消費電力の増大の要因にもなる。
本開示は、上記の事情を踏まえ、消費電力が小さく且つ動作の高速化が可能な半導体装置及び固体撮像装置を提供することを目的とする。
上記課題を解決するために、本開示の半導体装置は、画素の一部を構成するセンサ素子部と、前記センサ素子部に隣接する周辺回路部とを有すると共に、前記周辺回路部に回路素子が形成された半導体層と、前記半導体層に接する第1の面を備える絶縁層と、前記絶縁層の前記第1の面と対向する第2の面に接する第1導電型の支持基板とが積層された半導体装置であって、前記支持基板の前記第2の面に接する側の位置に形成され、前記回路素子が形成された領域及び前記センサ素子部の一部領域を少なくとも含む領域に設けられた、電位が中性化された第1導電型の第1半導体層と、前記支持基板の前記第2の面に接する側の位置に形成され、電位障壁を形成し、前記支持基板と接合してフォトダイオードを形成する第2導電型の第2半導体層と、前記センサ素子部の前記支持基板の前記第2の面に接する側の位置に形成された、前記フォトダイオードからの電荷を検出する第2導電型の第3半導体層と、前記絶縁層の前記第1の面側であって前記センサ素子部に配設され
た、前記第3半導体層に電荷を転送するための転送電極と、を含み、前記絶縁層は、第1の絶縁層と、前記転送電極が位置する領域に設けられた、前記第1の絶縁層よりも薄い第2の絶縁層と、を含むものである。
た、前記第3半導体層に電荷を転送するための転送電極と、を含み、前記絶縁層は、第1の絶縁層と、前記転送電極が位置する領域に設けられた、前記第1の絶縁層よりも薄い第2の絶縁層と、を含むものである。
また、本開示の固体撮像装置は、複数の画素が2次元状に配置された本開示の半導体装置と、前記半導体装置の前記第2半導体層により前記複数の画素の各々から電荷を読み出す制御部と、を含むものである。
本開示によれば、消費電力が小さく且つ動作の高速化が可能な半導体装置及びこの半導体装置を含む固体撮像装置を提供することができる。
この出願は、日本国で2022年3月25日に出願された特願2022-050288号に基づいており、その内容は本出願の内容としてその一部を形成する。
また、本開示は以下の詳細な説明によりさらに完全に理解できるであろう。本願のさらなる応用範囲は、以下の詳細な説明により明らかとなろう。しかしながら、詳細な説明及び特定の実例は、本開示の望ましい実施の形態であり、説明の目的のためにのみ記載されているものである。この詳細な説明から、種々の変更、改変が、本開示の精神と範囲内で、当業者にとって明らかであるからである。
出願人は、記載された実施の形態のいずれをも公衆に献上する意図はなく、開示された改変、代替案のうち、特許請求の範囲内に文言上含まれないかもしれないものも、均等論下での発明の一部とする。
また、本開示は以下の詳細な説明によりさらに完全に理解できるであろう。本願のさらなる応用範囲は、以下の詳細な説明により明らかとなろう。しかしながら、詳細な説明及び特定の実例は、本開示の望ましい実施の形態であり、説明の目的のためにのみ記載されているものである。この詳細な説明から、種々の変更、改変が、本開示の精神と範囲内で、当業者にとって明らかであるからである。
出願人は、記載された実施の形態のいずれをも公衆に献上する意図はなく、開示された改変、代替案のうち、特許請求の範囲内に文言上含まれないかもしれないものも、均等論下での発明の一部とする。
以下、図面を参照して本開示を実施するための各実施の形態について説明する。なお、以下では本開示の目的を達成するための説明に必要な範囲を模式的に示し、本開示の該当部分の説明に必要な範囲を主に説明することとし、説明を省略する箇所については公知技術によるものとする。また、図中の互いに同一又は相当する部材には同一あるいは類似の符号を付し、重複した説明は省略する。さらに、一の図面中に互いに同一又は相当する部材が複数個含まれている場合には、図を見易くするために、そのうちのいくつかにのみ符号を付している場合がある。
はじめに、本開示の一実施の形態に係る固体撮像装置の構成について説明する。図1は、本開示の一実施の形態に係る固体撮像装置100の一例を示す構成図である。本実施形態の固体撮像装置100は、図1に示すように、イメージセンサとして機能する固体撮像装置であってよい。詳しくは、この固体撮像装置100は、半導体装置11、制御部110、垂直シフトレジスタ112、水平シフトレジスタ114、及び信号処理回路116(1161~116y)を少なくとも含む、いわゆる2次元イメージセンサで構成することができる。
半導体装置11は、x行、かつy列の2次元状に配置された複数(x×y個)の画素1011~10xyを含んでいてよい。なお、以下では、固体撮像装置100の各部について総称する場合は、個々を示す「x」、「y」の符号の記載を省略し、例えば、「画素10」のように称するものとする。本実施の形態に係る半導体装置11の構成は後述するが、本実施の形態に係る画素10は、画素内で発生した電子(電荷)の検出を時間領域変調する機能を有するセンサ素子である、ロックインピクセルであってよい。
半導体装置11の画素10が形成された領域が、固体撮像装置100における撮像領域に対応する。なお、図1に示した固体撮像装置100は、撮像領域が矩形状である形態を例示しているが、撮像領域の形状は特に限定されるものではなく、例えば円形状であってもよい。また、図1に示した半導体装置11は、複数の画素10がマトリクス状に配置された形態を示したが、画素10の配置の仕方は特に限定されるものではなく、例えば、千鳥状に配置されていてもよい。
画素10は、その行(以下、「画素行」という)毎に、各画素10で発生した電荷を読み出す画素行を選択するための選択信号SLが流れる信号線122、各画素10にゲート電圧(詳細後述)VTGを印加するための信号線124、及び検出電極30によりチャージされた電荷をリセットするためのリセット電圧VRTを印加するための信号線126が設けられていてよい。すなわち、固体撮像装置100は、信号線122、信号線124及び信号線126を各々x本ずつ有していてよい。
垂直シフトレジスタ112は、半導体装置11の一方の辺に沿って設けられていてよく、信号線122、信号線124及び信号線126を介して各画素10に接続されていてよい。また、垂直シフトレジスタ112は、制御部110に接続されていてよく、制御部110の制御に応じて、信号線122に選択信号を印加し、信号線124にゲート電圧VTGを印加し、また信号線126にリセット電圧VRTを印加することができる。
一方で、画素10は、図1に示すように、その列(以下、「画素列」という)毎に、垂直信号線120が設けられていてよく、各垂直信号線120は、信号処理回路116に接続されていてよい。すなわち、固体撮像装置100は、y本の垂直信号線120と、y個の信号処理回路116を含むことができる。各画素10から読み出された電荷は、垂直信号線120により、信号処理回路116に読み出される。信号処理回路116は、その図示は省略するが、相関2重サンプリング(CDS:Correlated DoubleSampling)等を行うノイズキャンセル回路や、A/D(Analog/Digital)変換回路等を含むことができる。
水平シフトレジスタ114は、半導体装置11の垂直シフトレジスタ112が設けられた辺と交差する辺に沿って設けられていてよく、制御部110に接続されていてよい。水平シフトレジスタ114は、制御部110の制御に応じて、信号処理回路116を順次選択して、読み出された電荷を外部に出力させ得る。
上記構成により、本実施の形態に係る固体撮像装置100では、垂直シフトレジスタ112によって選択された1画素行分の信号に対して、各信号処理回路116によってノイズキャンセル処理が行われ、ノイズキャンセル処理後のアナログ信号がA/D変換回路によってデジタル信号に変換される。デジタル信号となった1画素行分の画像データは、水平シフトレジスタ114により水平走査されて、固体撮像装置100の外部に出力される。
次に、本開示の一実施の形態に係る半導体装置11の構成について説明する。
図2は、本開示の一実施の形態に係る半導体装置の一例を示した図であって、図2Aは1画素(画素10)に対応する領域の断面図、図2Bは所定の範囲Wにおける最も高い電位をプロットした電位図である。本実施の形態に係る半導体装置11は、図2Aに示すように、p型(p-)の支持基板14と、絶縁層20と、回路素子の一例としての画素回路50が形成された半導体層22とが順に積層されて構成される。本実施の形態に係る半導体装置11は、2つの半導体層の間に絶縁膜を埋め込んだSOI基板を用いて構成することができる。本実施の形態においては、p型が本開示の第1導電型の一例であり、n型が本開示の第2導電型の一例である。
支持基板14は、例えば不純物の濃度が6×1011cm-3程度のシリコン(Si)の半導体基板で構成することができる。この支持基板14は、絶縁層20の半導体層22側の面とは反対側の面(第2の面に対応。以下、単に「裏面」ともいう)側に配設される。なお、支持基板14の厚み(図2Aにおける上下方向の厚さ)は、検出対象の光に応じて
定めればよい。また、支持基板14の材質等も、検出対象の光に応じて定めればよく、例えば、シリコンに限定されず、ゲルマニウム(Ge)、テルル化カドミウム(CdTe)、及びテルル化亜鉛カドミウム(ZnCdTe)等を用いてもよい。さらに、不純物の濃度も特に限定されない。
定めればよい。また、支持基板14の材質等も、検出対象の光に応じて定めればよく、例えば、シリコンに限定されず、ゲルマニウム(Ge)、テルル化カドミウム(CdTe)、及びテルル化亜鉛カドミウム(ZnCdTe)等を用いてもよい。さらに、不純物の濃度も特に限定されない。
半導体層22は、絶縁層20の支持基板14側の面とは反対側の面(第1の面に対応。以下、単に「表面」ともいう)に接しており、N型のMOSトランジスタである増幅トランジスタとして機能するトランジスタ52及び選択トランジスタとして機能するトランジスタ54等を含む画素回路50が形成された層を指すものであってよい。なお、図2Aにおいては、半導体層22は画素回路50が形成された後の状態が示されている
トランジスタ52は、制御端子が後述する検出電極30に接続され、一方の主端子が電圧VDDを印加する電源線に接続され、また他方の主端子がトランジスタ54に接続されているものであってよい。また、トランジスタ54は、制御端子が信号線122に接続され、一方の主端子がトランジスタ52に接続され、また他方の主端子が信号線120に接続されているものであってよい。トランジスタ52のゲート電極53(図示省略)及びトランジスタ54のゲート電極55の下部には、ゲート絶縁膜56がそれぞれ成膜されている。このゲート絶縁膜56の膜厚としては、3~7nm程度とすることができる。
絶縁層20は、半導体層22と支持基板14の間に配設された絶縁膜であってよい。本実施の形態に係る絶縁層20は、所定の厚さを有する第1の絶縁層の一例としてのBOX層20Aと、BOX層20Aよりも薄い第2の絶縁層の一例としての熱酸化膜20Bと、を含む。絶縁層20の詳細については後述する。
上述した積層構造を有する半導体装置11の画素10は、平面視で、ロックインピクセル部として機能するセンサ素子部SAと、このセンサ素子部SAに隣接する位置に設けられる周辺回路部CAとで構成されていてよい。このうち、センサ素子部SAは、ロックインピクセル部として機能するための後述する検出電極30や転送電極62が配設される領域であり、周辺回路部CAは、画素回路50が形成される領域である。
また、本実施の形態に係る半導体装置11は、電位が中性化されたホール集積層18と、電位障壁を形成する電位障壁層16とを含む。ホール集積層18は本開示の第1半導体層の一例であり、電位障壁層16は本開示の第2半導体層の一例である。
電位障壁層16は、n型のwell層で構成することができ、支持基板14の絶縁層20側の面(以下、「表面」)側に設けられていてよい。この半導体装置11では、p型の支持基板14とn型の電位障壁層16とのpn接合を用いたフォトダイオードが形成される。また、この電位障壁層16は、支持基板14及び電位障壁層16を空乏化する際に、ホール集積層18から支持基板14に対してホールが注入されるのを抑制するための電位障壁層としても機能する。
ホール集積層18は、p型のwell層で構成することができ、支持基板14の表面側に設けられ、絶縁層20の裏面に接しており、電位が中性化されている。本実施の形態に係るホール集積層18は、画素回路50の下部に対応する領域に設けられ、絶縁層20下に形成されるフォトダイオードや半導体回路を、絶縁層20上の画素回路50等から静電的にシールドする。また、ホール集積層18は、センサ素子部SAの一部にも設けられ、光が照射されたことによりフォトダイオードによって発生したホール(正孔)を誘引かつ集積する機能を有する。
さらに、本実施の形態に係る半導体装置11は、フォトダイオードからの電荷を検出す
る第3半導体層の一例としての検出電極30を含む。加えて、本実施の形態に係る半導体装置11は、この検出電極30に隣接する位置に、フォトダイオードからの電荷を排出する第4半導体層の一例としてのドレイン電極28が設けられていてよい。
る第3半導体層の一例としての検出電極30を含む。加えて、本実施の形態に係る半導体装置11は、この検出電極30に隣接する位置に、フォトダイオードからの電荷を排出する第4半導体層の一例としてのドレイン電極28が設けられていてよい。
検出電極30は、n型(n+)の半導体層であって、支持基板14の表面側に設けられ、絶縁層20の裏面に接した支持基板14のホール集積層18が接していない領域に、絶縁層20の裏面に接した状態で設けることができる。この検出電極30は、センサ素子部SA内に、例えば2個(図2Aでは、それぞれ検出電極301及び検出電極302として示している)配設されている。
ドレイン電極28は、n型(n+)の半導体層であって、検出電極30と同様に、支持基板14の表面側に設けられ、絶縁層20の裏面に接した支持基板14のホール集積層18が接していない領域に、絶縁層20の裏面に接した状態で設けることができる。このドレイン電極28は、センサ素子部SA内に、検出電極30と並ぶように検出電極と同数だけ配設されている。
検出電極30及びドレイン電極28と、電位障壁層16との間には、調整層44が設けられていてよい。この調整層44はp型のwell層で構成することができる。ホール集積層18と調整層44とはいずれもp型のwell層で構成され得るが、不純物濃度が異なっていてよく、具体的には、ホール集積層18の方が調整層44よりも不純物濃度が高く設定されているとよい。
支持基板14の裏面には、支持基板14よりも高濃度のp型(p+)の裏面電極12が設けられていてよい。加えて、支持基板14の画素回路50が設けられた領域とは異なる領域には、p型(p+)の電極24、26が複数設けられていてよい。電極24、26と裏面電極12とは電気的に接続されており、これらに電圧、具体的には電源131により電圧VBBが印加され、電源132により電圧VBB2が印加されることで、支持基板14及び電位障壁層16を空乏化させることが可能なものである。電圧VBB2は、例えば、0V~4V程度である。一方、電圧VBBは、支持基板14の空乏化の程度や支持基板14の厚みに応じて定められる。
上述した構成に関連して、本実施の形態に係る電位障壁層16は、少なくともホール集積層18の下面に設けられていることが好ましく、ホール集積層18や調整層44といったp型の半導体層と支持基板14との間全体に設けられていることがより好ましい。また、電位障壁層16は、電子を検出電極30に向けて絶縁層20の裏面に沿った方向(以下、「水平方向」という)にドリフトさせる機能をも有する。
また、本実施の形態に係る半導体装置11は、検出電極30への電荷の転送を制御する転送電極62をさらに含む。加えて、本実施の形態に係る半導体装置11は、ドレイン電極28によりチャージされた電荷をリセットするリセット電極42が設けられていてよい。
転送電極62は、絶縁層20の表面側であって、センサ素子部SAに配設されるものである。この転送電極62は、センサ素子部SA内に複数個、例えば2個(図2Aでは、それぞれ転送電極621及び転送電極622として示している)配設されていてよい。また、転送電極62は、信号線124に接続され、信号線124よりゲート電圧VTGが印加されることにより、検出電極30に電荷を転送するための機能を有する。転送電極62は、ポリシリコンを用いることができ、その導電型は、n型(n+)、p型(p+)、及びn型とp型の両方とすることができる。
リセット電極42は、絶縁層20の表面側であって、センサ素子部SAのドレイン電極28と検出電極30との間の領域に配設されるものである。このリセット電極42は、転送電極62と同様に、ポリシリコンを用いることができ、センサ素子部SA内に複数個、例えば2個配設されていてよい。また、リセット電極42は、信号線126に接続されており、検出電極30によりチャージされた電荷をリセットする場合には、この信号線126からリセット電極42へリセット電圧VRTが印加される。本実施の形態では、このリセット電極42の下部の絶縁層20が、ゲート酸化膜として機能する。検出電極30にチャージされた電荷のリセットは、ドレイン電極28にリセット電圧VRTを印可することによっても可能であるが、上述のリセット電極42を採用すれば、リセット信号の生成が容易になり好ましい。なお、リセット電圧VRTは、例えば10V程度である。
また、本実施の形態に係る半導体装置11は、リセット電極42及び転送電極62が設けられた領域からホール集積層18にわたって設けられたドリフト層17を含んでいてよい。このドリフト層17は、電位障壁層16と同様にn型のwell層で構成することができるが、電位障壁層16に比べて不純物濃度が高くなっていてよい。ドリフト層17は、水平方向に電荷を移動(ドリフト)させる層として機能し得る。
図2に示した半導体装置11では、2つの転送電極621及び転送電極622のそれぞれにゲート電圧VTGが印加される。そして、この半導体装置11を含む固体撮像装置100において撮像を行う際は、撮像期間(光が照射されている期間)中に各転送電極621、622に印可されるゲート電圧VTGを切り替える。例えば、1Vのゲート電圧VTGを転送電極621に印加し、-2Vのゲート電圧VTGを転送電極622に印加した場合、範囲Wの電位(電荷)の分布は図2Bに示したようになる。この場合、発生した電子は、検出電極301に転送される。その後、-2Vのゲート電圧VTGを転送電極621に印加し、1Vのゲート電圧VTGを転送電極622に印加するように切り替えると、発生した電子は、検出電極302に転送される。ここで、光が照射されるタイミングがずれると、検出電極301により排出される信号電荷の量と検出電極302により排出される信号電荷の量とが異なることになる。照射される光が測距用の光パルスの場合、この排出される信号電荷の量の比から、光パルスの遅れ時間を推定することができる。
上述した制御に関連して、本実施の形態に係る半導体装置11の画素回路50は、複数(図2Aでは2つ)のチャージアンプCsをさらに有していてもよい。複数のチャージアンプCsを設けることにより、光飛行時間計測等の時間分解撮像を行うことができる。
ところで、本実施の形態に係る半導体装置11は、上述した通り、検出電極30への電荷の転送は、絶縁層20表面に配設された転送電極62にゲート電圧VTGを印可することによって制御される。したがって、転送電極62が配設された部分の絶縁層20の厚さが薄ければ、転送電極62と検出電極30の距離が小さくなり、それに比例して必要なゲート電圧VTGの値も小さくてよくなる。他方で、絶縁層20を一様に薄くすると、この絶縁層20のうち、特に周辺回路部CAを構成する部分において、絶縁層20表面側に設けられた画素回路50の各電極と絶縁層20の裏面側に形成された電極等との距離が近くなり、両者の間に大きな容量カップリングが生成されてしまう。この大きな容量カップリングは周辺回路の動作に悪影響を及ぼす可能性があるため、絶縁層20を一様に薄くすることは上記課題の好ましい解決策とは言えない。そこで、本開示の半導体装置11においては、絶縁層20として膜厚の異なる2つの絶縁層を採用することで、回路の動作への悪影響が生じることなく、消費電力を抑えて高速な動作を可能とした構造を採用している。
本実施の形態に係る半導体装置11の絶縁層20においては、図3に示すように、画素10内の周辺回路部CAに設けられたBOX層20Aと、センサ素子部SAに設けられた熱酸化膜20Bとを含むことができる。
BOX層20Aは、SOI基板に予め設けられた埋込酸化膜であってよい。このBOX層20Aの膜厚W1は、半導体層22(特に画素回路50)と支持基板14(特に支持基板14に形成された電極等)との間に大きな容量カップリングが発生しない大きさ、例えば100~1000nmに設定されていてよい。また、本実施の形態に係るBOX層20Aは、熱酸化膜20Bが形成された領域には形成されていない。
熱酸化膜20Bは、支持基板14の表面を熱酸化させることによって得られたSiO2膜であってよい。この熱酸化膜20Bの膜厚W2は、例えば4~10nmに設定されていてよい。そして、熱酸化膜20Bは、センサ素子部SAの全体を覆うように成膜されていてよい。具体的には、図3に示したように、熱酸化膜20Bの外縁が、平面視でドレイン電極28とトランジスタ54の電極の間に位置するように成膜されていてよい。これにより、転送電極62の下部とリセット電極42の下部の絶縁層20は熱酸化膜20Bで構成され、画素回路の下部はBOX層20Aで構成されることとなる。なお、本実施の形態においては、第2の絶縁層として熱酸化膜20Bを例示しているが、第2の絶縁層は、第1の絶縁層(具体的にはBOX層20A)よりも薄い層であれば、その形成方法や材料等は何ら限定されない。また、上述したBOX層20A及び熱酸化膜20Bの膜厚の値は一例であって、その機能が維持できる範囲であれば適宜調整することができる。例えば、熱酸化膜20Bの膜厚は、トランジスタ52、54のゲート絶縁膜56の膜厚よりは厚く形成されていてよい。
以下、上述した構造の絶縁層20を含む半導体装置11の製造方法について、その一例を簡単に説明する。なお、本開示の半導体装置11の製造方法は、絶縁層20として異なる厚さの絶縁層を形成する点を除き、TOF型のセンサに用いられる半導体装置のための従来の製造方法を流用することができる。そこで、以下には絶縁層20の形成工程以外の工程についてはその詳細な説明を省略する。
本実施の形態に係る半導体装置11を製造する場合は、先ず、例えば90nm程度の厚さの半導体層22と、200nm程度の厚さのBOX層20Aと、700μm程度の厚さの支持基板14を順に積層してなるSOI基板を準備する。次いで、半導体層22のアクティブ化やフォトレジストの塗布及び不純物の注入等を行って、支持基板14の表面や半導体層22に所定の半導体層を形成する。そして、基板表面に転送電極62を構成するポリシリコンを堆積させる前に、BOX層20Aのうち、センサ素子部SAを覆うBOX層20Aのみをエッチングする。次いでBOX層20Aがエッチングされることで露出した支持基板14の表面を、例えば800~1100℃程度に加熱して所定の膜厚W2(具体的には4~10nm)の熱酸化膜20Bを形成する。そして、熱酸化膜20Bが形成された基板の表面にポリシリコンをCVD(Chemical Vapor Deposition)法等を用いて堆積させ、転送電極62やリセット電極42(場合によってはこれに加えてトランジスタ52、54のゲート電極)に合わせてフォトレジスト(図示せず)でパターニングを行なったポリシリコン膜のドライエッチングを行うことで、各種の電極を形成する。その後、半導体層22へのイオン注入やCVD膜の堆積による層間膜の成膜等を行って半導体装置11の製造を完了する。
上記製造方法において、BOX層20Aを部分的にエッチングする方法としては、一般的に用いられるRIE(Reactive Ion Etching)法だけでなく、ウェットエッチングやケミカルドライエッチングを採用することもできる。BOX層20Aのエッチングにウェットエッチングを用いた場合には、支持基板14の表面へのエッチングによるダメージに起因する結晶の乱れ等を抑制でき、暗電流の増大を抑制することができる。また、BOX層20Aのエッチングにケミカルドライエッチングを用いた場合には、ウェットエッチングを用いた場合と同様に支持基板14の表面へのエッチングによるダメージを抑制できることに加え、エッチング後の寸法変化をより小さくすることもできる。
以上説明した通り、本実施の形態に係る半導体装置及びこれを用いた固体撮像装置によれば、センサ素子部SAを覆う絶縁層20の膜厚W2を、周辺回路部CAを覆う部分の膜厚W1よりも薄くしたことで、回路間の容量カップリングの増大を抑えつつ、転送電極62による制御に必要な電圧を従来の装置で必要な電圧(例えば3.0V以上)に比べて小さくすることができる。これにより、従来の半導体装置に対する消費電力の低減と、動作の高速化を実現することができる。
ところで、上述した一実施の形態に係る半導体装置11の絶縁層20は、センサ素子部SAの全体に熱酸化膜20Bを形成した場合を例示したが、本開示はこの構造に限定されない。具体的には、センサ素子部SAの絶縁層20上に設けられる電極の下に位置する絶縁層さえ薄ければ、上述した一実施の形態に係る半導体装置11と同様の効果を得ることができる。そこで、以下には、上述した本実施の形態の一変形例として、絶縁層20の構造を変更した例を簡単に説明する。なお、本変形例に係る半導体装置11Aは、絶縁層70の構造を除き、上述した半導体装置11と同様の構造を有しているものであってよい。そのため、本変形例に係る半導体装置11Aのうち、上述の半導体装置11と同様の構成については同一の符号を付してその説明を省略し、半導体装置11とは異なる構成部分を中心に説明を行うものとする。
図4は、図2に示す半導体装置の一変形例を示した図3に対応する拡大図である。本変形例に係る半導体装置11Aは、図4に示すように、半導体層22と支持基板14との間に配設される絶縁層70が、第1の絶縁層の一例としてのBOX層70Aと、BOX層70Aよりも薄い第2の絶縁層の一例としての熱酸化膜70Bとを含むことは上述した絶縁層20と同様である。しかしながら、本変形例に係る絶縁層70は、熱酸化膜70Bが転送電極62の下部とリセット電極42の下部にのみ配設され、それ以外のセンサ素子部SAを含む他の領域にはBOX層70Aが配設されている点で、上述した絶縁層20とは相違している。
本変形例に係る半導体装置11Aのように、熱酸化膜70Bを転送電極62及びリセット電極42の下部のみに配設した場合であっても、転送電極62及びリセット電極42に印可される電圧は、従来の装置で必要であった電圧に比べて小さくすることができる。また、画素回路50は半導体装置11と同様に、比較的厚いBOX層70A上に配設されているため、容量カップリングが大きくなる恐れもない。
なお、上記変形例においては熱酸化膜70Bを転送電極62及びリセット電極42の下部のみに配設しているが、リセット電極42を用いない回路構造の半導体装置においては、転送電極62の下部のみに熱酸化膜70Bを配設すればよい。また、上述した一実施の形態及び変形例において示した絶縁層20、70は、異なる2つの酸化膜を用いてその膜厚を変化させているが、異なる膜厚の領域を形成するための手法はこれに限定されない。したがって、例えば一の絶縁膜(例えばBOX層)の表面の適所に有底の凹部を形成することによって同様の膜厚調整を行ってもよい。
本開示は上述した実施の形態に限定されるものではなく、本開示の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本開示の技術思想に含まれるものである。
本明細書中で引用する刊行物、特許出願及び特許を含むすべての文献を、各文献を個々に具体的に示し、参照して組み込むのと、また、その内容のすべてをここで述べるのと同じ限度で、ここで参照して組み込む。
本開示の説明に関連して(特に以下の請求項に関連して)用いられる名詞及び同様な指示語の使用は、本明細書中で特に指摘したり、明らかに文脈と矛盾したりしない限り、単数及び複数の両方に及ぶものと解釈される。語句「備える」、「有する」、「含む」及び「包含する」は、特に断りのない限り、オープンエンドターム(すなわち「~を含むが限らない」という意味)として解釈される。本明細書中の数値範囲の具陳は、本明細書中で特に指摘しない限り、単にその範囲内に該当する各値を個々に言及するための略記法としての役割を果たすことだけを意図しており、各値は、本明細書中で個々に列挙されたかのように、明細書に組み込まれる。本明細書中で説明されるすべての方法は、本明細書中で特に指摘したり、明らかに文脈と矛盾したりしない限り、あらゆる適切な順番で行うことができる。本明細書中で使用するあらゆる例又は例示的な言い回し(例えば「など」)は、特に主張しない限り、単に本開示をよりよく説明することだけを意図し、本開示の範囲に対する制限を設けるものではない。明細書中のいかなる言い回しも、請求項に記載されていない要素を、本開示の実施に不可欠であるものとして示すものとは解釈されないものとする。
本明細書中では、本開示を実施するため本発明者が知っている最良の形態を含め、本開示の好ましい実施の形態について説明している。当業者にとっては、上記説明を読めば、これらの好ましい実施の形態の変形が明らかとなろう。本発明者は、熟練者が適宜このような変形を適用することを期待しており、本明細書中で具体的に説明される以外の方法で本開示が実施されることを予定している。したがって本開示は、準拠法で許されているように、本明細書に添付された請求項に記載の内容の修正及び均等物をすべて含む。さらに、本明細書中で特に指摘したり、明らかに文脈と矛盾したりしない限り、すべての変形における上記要素のいずれの組合せも本開示に包含される。
Claims (6)
- 画素の一部を構成するセンサ素子部と、前記センサ素子部に隣接する周辺回路部とを有すると共に、前記周辺回路部に回路素子が形成された半導体層と、前記半導体層に接する第1の面を備える絶縁層と、前記絶縁層の前記第1の面と対向する第2の面に接する第1導電型の支持基板とが積層された半導体装置であって、
前記支持基板の前記第2の面に接する側の位置に形成され、前記回路素子が形成された領域及び前記センサ素子部の一部領域を少なくとも含む領域に設けられた、電位が中性化された第1導電型の第1半導体層と、
前記支持基板の前記第2の面に接する側の位置に形成され、電位障壁を形成し、前記支持基板と接合してフォトダイオードを形成する第2導電型の第2半導体層と、
前記センサ素子部の、前記支持基板の前記第2の面に接する側の位置に形成された、前記フォトダイオードからの電荷を検出する第2導電型の第3半導体層と、
前記絶縁層の前記第1の面側であって前記センサ素子部に配設された、前記第3半導体層に電荷を転送するための転送電極と、を備え、
前記絶縁層は、
第1の絶縁層と、
前記転送電極が位置する領域に設けられた、前記第1の絶縁層よりも薄い第2の絶縁層と、を備える、
半導体装置。 - 前記センサ素子部の前記支持基板の前記第2の面に接する側の位置に前記第3半導体層と並んで配設された、前記フォトダイオードからの電荷を排出する第2導電型の第4半導体層と、
前記絶縁層の前記第1の面側であって前記センサ素子部の前記第3半導体層と前記第4半導体層との間の領域に配設された、前記第3半導体層によりチャージされた電荷をリセットするリセット電極と、をさらに備え、
前記第2の絶縁層は、前記リセット電極が位置する領域に設けられている、
請求項1に記載の半導体装置。 - 前記第2の絶縁層は、前記センサ素子部全体に設けられている、
請求項1に記載の半導体装置。 - 前記第1の絶縁層は、埋込酸化膜で構成され、前記第2の絶縁層は、熱酸化膜で構成される、
請求項1乃至請求項3のいずれか1項に記載の半導体装置。 - 前記第1の絶縁層の膜厚は、100~1000nmであり、前記第2の絶縁層の膜厚は、4~10nmである、
請求項1乃至請求項4のいずれか1項に記載の半導体装置。 - 複数の画素が2次元状に配置された請求項1乃至請求項5のいずれか1項に記載の半導体装置と、
前記半導体装置の前記第2半導体層により前記複数の画素の各々から電荷を読み出す制御部と、を備える、
固体撮像装置。
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