JP2000277718A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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Abstract
(57)【要約】
【課題】 高分解能であるライン型もしくはエリア型イ
メージセンサー集積回路装置を提供することを目的とす
る。 【解決手段】 SOI基板を用いた半導体集積回路装置に
おいて、選択的にSOI領域を形成して、信号処理回路はS
OI領域中に形成し、フォトダイオードはバルク領域中に
形成し、かつフォトダイオードは側壁ならびに底部に拡
散層を設けたトレンチ構造にして、その内部は絶縁膜な
いしは絶縁膜と電位を与えられる多結晶シリコンから構
成することにより、ゼルサイズは小さいながらもＳ／Ｎ
比が十分にあるフォトダイオード構造とした。
メージセンサー集積回路装置を提供することを目的とす
る。 【解決手段】 SOI基板を用いた半導体集積回路装置に
おいて、選択的にSOI領域を形成して、信号処理回路はS
OI領域中に形成し、フォトダイオードはバルク領域中に
形成し、かつフォトダイオードは側壁ならびに底部に拡
散層を設けたトレンチ構造にして、その内部は絶縁膜な
いしは絶縁膜と電位を与えられる多結晶シリコンから構
成することにより、ゼルサイズは小さいながらもＳ／Ｎ
比が十分にあるフォトダイオード構造とした。
Description
【０００１】
【発明の属する技術分野】本発明はSOI(Silicon On I
nsulator)型半導体基板を用いた半導体集積回路装置に
関し、特に、ダイオード型フォトセンサーと、その信号
処理回路を1チップ上に搭載した効果的な技術に関する
ものである。
nsulator)型半導体基板を用いた半導体集積回路装置に
関し、特に、ダイオード型フォトセンサーと、その信号
処理回路を1チップ上に搭載した効果的な技術に関する
ものである。
【０００２】
【従来の技術】図４に従来のSOI基板を用いた半導体集
積回路装置の断面図を示す。この場合ダイオード１０５
型フォトセンサーは所謂プレーナー型で形成されてお
り、ダイオード１０５型フォトセンサーおよびその信号
処理回路は半導体基板１０１と埋め込み絶縁膜１０２に
より絶縁分離された表面半導体中に形成されている。SO
I基板に信号処理回路を形成する目的は低電圧動作、低
消費電力、高速化ならびにノイズの影響を避けるためで
ある。
積回路装置の断面図を示す。この場合ダイオード１０５
型フォトセンサーは所謂プレーナー型で形成されてお
り、ダイオード１０５型フォトセンサーおよびその信号
処理回路は半導体基板１０１と埋め込み絶縁膜１０２に
より絶縁分離された表面半導体中に形成されている。SO
I基板に信号処理回路を形成する目的は低電圧動作、低
消費電力、高速化ならびにノイズの影響を避けるためで
ある。
【０００３】
【発明が解決しようとする課題】近年、ダイオード型フ
ォトセンサーを搭載したライン型イメージセンサーICお
よびエリアイメージセンサーICには高分解能であること
が求められており、それはダイオード型フォトセンサー
のセルサイズの縮小化を指す。しかしフォトセンサーの
Ｓ／Ｎ比を一定値以上に維持しながらサイズの縮小を図
ることは困難になってきている。セルサイズの縮小にと
もない単位セル当たりの信号の絶対値は小さくなるが、
雑音レベルはサイズに比例して小さくならないからであ
る。
ォトセンサーを搭載したライン型イメージセンサーICお
よびエリアイメージセンサーICには高分解能であること
が求められており、それはダイオード型フォトセンサー
のセルサイズの縮小化を指す。しかしフォトセンサーの
Ｓ／Ｎ比を一定値以上に維持しながらサイズの縮小を図
ることは困難になってきている。セルサイズの縮小にと
もない単位セル当たりの信号の絶対値は小さくなるが、
雑音レベルはサイズに比例して小さくならないからであ
る。
【０００４】本発明は上記課題を解消してセルサイズが
小さくても十分Ｓ／Ｎ比のあるダイオード型フォトセン
サーの構造を提供することを目的とする。
小さくても十分Ｓ／Ｎ比のあるダイオード型フォトセン
サーの構造を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。 （１） 半導体基板内に形成した埋込絶縁層によって、
素子の形成される主面部分を絶縁分離したSOI型半導体
集積回路装置において、前記半導体基板に埋込絶縁層を
形成しない領域を設け、この領域にダイオード型フォト
センサーを形成することを特徴とする半導体集積回路装
置。
に、本発明は次の手段を用いた。 （１） 半導体基板内に形成した埋込絶縁層によって、
素子の形成される主面部分を絶縁分離したSOI型半導体
集積回路装置において、前記半導体基板に埋込絶縁層を
形成しない領域を設け、この領域にダイオード型フォト
センサーを形成することを特徴とする半導体集積回路装
置。
【０００６】（２） 前記ダイオード型フォトセンサー
は半導体基板内に形成したトレンチと該トレンチ側壁お
よび底部に設けた拡散層と前記半導体基板に埋込絶縁層
を形成しない領域とから成ることを特徴とする半導体集
積回路装置。 （３） 前記半導体基板内に形成したトレンチ内部が絶
縁膜で埋め込まれていることを特徴とする半導体集積回
路装置。
は半導体基板内に形成したトレンチと該トレンチ側壁お
よび底部に設けた拡散層と前記半導体基板に埋込絶縁層
を形成しない領域とから成ることを特徴とする半導体集
積回路装置。 （３） 前記半導体基板内に形成したトレンチ内部が絶
縁膜で埋め込まれていることを特徴とする半導体集積回
路装置。
【０００７】（４） 前記半導体基板内に形成したトレ
ンチ内部は、絶縁膜と電位を与えられる多結晶シリコン
とから形成されていることを特徴とする半導体集積回路
装置。
ンチ内部は、絶縁膜と電位を与えられる多結晶シリコン
とから形成されていることを特徴とする半導体集積回路
装置。
【０００８】
【発明の実施の形態】以下本発明の実施の形態を図面に
基づいて説明する。図１は本発明の半導体集積回路装置
の一実施例を示す模式的断面図である。Ｐ型の単結晶シ
リコンである半導体基板１０１中に、例えばＳＩＭＯＸ
(Separation by Implanted Oxygen)法により半導体
基板１０１に選択的に酸素イオンを注入することによ
り、部分的に形成した埋込絶縁膜１０２を形成する。部
分的に形成された埋込絶縁膜１０２によって半導体基板
１０１と絶縁された領域(以下ＳＯＩ領域という)が形成
される。勿論、選択的に埋込絶縁膜が形成されていない
領域には、単結晶シリコン基板１０１の状態ままの領域
(以下バルク領域という)が形成されることになる。つま
り、半導体基板１０１には、選択的に形成された埋め込
み絶縁膜１０２その上に半導体領域が形成されることに
なる。
基づいて説明する。図１は本発明の半導体集積回路装置
の一実施例を示す模式的断面図である。Ｐ型の単結晶シ
リコンである半導体基板１０１中に、例えばＳＩＭＯＸ
(Separation by Implanted Oxygen)法により半導体
基板１０１に選択的に酸素イオンを注入することによ
り、部分的に形成した埋込絶縁膜１０２を形成する。部
分的に形成された埋込絶縁膜１０２によって半導体基板
１０１と絶縁された領域(以下ＳＯＩ領域という)が形成
される。勿論、選択的に埋込絶縁膜が形成されていない
領域には、単結晶シリコン基板１０１の状態ままの領域
(以下バルク領域という)が形成されることになる。つま
り、半導体基板１０１には、選択的に形成された埋め込
み絶縁膜１０２その上に半導体領域が形成されることに
なる。
【０００９】ＳＯＩ領域には信号処理回路を構成する第
１のＭＯＳンジスター１０３が形成され、その第１のＭ
ＯＳトランジスター１０３の平面的な周囲には底部が埋
込絶縁膜１０２に達するフィールド酸化膜１０４が設け
られ、完全に周囲とは絶縁された状態になっている。一
方、バルク領域には溝状のトレンチ１０６と、トレンチ
１０６の側壁ならびに底部に設けられたN型拡散層１０
７、とトレンチ１０６内部を埋め込む絶縁膜１０８とか
ら成るフォトダイオード１０５が形成されている。更に
バルク領域には、そのフォトダイオード１０５で得られ
た信号を転送する第２のＭＯＳトランジスター１０９が
形成されている。
１のＭＯＳンジスター１０３が形成され、その第１のＭ
ＯＳトランジスター１０３の平面的な周囲には底部が埋
込絶縁膜１０２に達するフィールド酸化膜１０４が設け
られ、完全に周囲とは絶縁された状態になっている。一
方、バルク領域には溝状のトレンチ１０６と、トレンチ
１０６の側壁ならびに底部に設けられたN型拡散層１０
７、とトレンチ１０６内部を埋め込む絶縁膜１０８とか
ら成るフォトダイオード１０５が形成されている。更に
バルク領域には、そのフォトダイオード１０５で得られ
た信号を転送する第２のＭＯＳトランジスター１０９が
形成されている。
【００１０】なお、第１及び第２のＭＯＳトランジスタ
ー１０３、１０９は、ゲート電極１１４及びソース・ド
レイン領域である拡散領域１１３が形成されている。フ
ォトダイオードを構成するトレンチ１０５の巾は０．３
μｍから３．０μｍであり、深さは対象となる光の波長
にもよるが、１μｍから１０μｍ程度である。図１にお
いて、平面サイズが小さくても光の吸収によって発生し
たキャリアーを集められる拡散の有効領域は大きいた
め、Ｓ／Ｎ比を劣化させずにセルサイズをコンパクトに
することが可能となっている。特にこの構造は長波長側
に対して有利な構造である。
ー１０３、１０９は、ゲート電極１１４及びソース・ド
レイン領域である拡散領域１１３が形成されている。フ
ォトダイオードを構成するトレンチ１０５の巾は０．３
μｍから３．０μｍであり、深さは対象となる光の波長
にもよるが、１μｍから１０μｍ程度である。図１にお
いて、平面サイズが小さくても光の吸収によって発生し
たキャリアーを集められる拡散の有効領域は大きいた
め、Ｓ／Ｎ比を劣化させずにセルサイズをコンパクトに
することが可能となっている。特にこの構造は長波長側
に対して有利な構造である。
【００１１】図２は本発明の半導体集積回路装置の別の
実施例を示す模式的断面図である。信号処理用の第１の
ＭＯＳトランジスター１０３がＳＯＩ領域に形成されて
いるのは図１の実施例と同様である。しかし、バルク領
域に形成されているフォトダイオード１０５のトレンチ
１０６内の構成が異なる。トレンチ１０６の内壁には、
Ｎ型拡散層が形成されている。その表面には、絶縁膜１
１０が形成され、絶縁膜１１０の表面には、多結晶シリ
コン１１１が形成されている。この構造は、この多結晶
シリコン１１１には電位を与える構成となっている。
実施例を示す模式的断面図である。信号処理用の第１の
ＭＯＳトランジスター１０３がＳＯＩ領域に形成されて
いるのは図１の実施例と同様である。しかし、バルク領
域に形成されているフォトダイオード１０５のトレンチ
１０６内の構成が異なる。トレンチ１０６の内壁には、
Ｎ型拡散層が形成されている。その表面には、絶縁膜１
１０が形成され、絶縁膜１１０の表面には、多結晶シリ
コン１１１が形成されている。この構造は、この多結晶
シリコン１１１には電位を与える構成となっている。
【００１２】図には示していないが、電位はコンタクト
孔を介して金属配線と多結晶シリコン１１１を電気的に
接触させることで成しとげられる。フォトダイオード１
０５に検知される雑音信号の主な発生領域は半導体基板
１０１表面と絶縁膜の界面に偏在する界面準位である。
本実施例の構造において、ホールで埋めるような電位を
多結晶シリコン１１１に与えることにより、実質的に界
面準位を低減できる。このため、ドラスティックに雑音
レベルを減らすことが可能となる。
孔を介して金属配線と多結晶シリコン１１１を電気的に
接触させることで成しとげられる。フォトダイオード１
０５に検知される雑音信号の主な発生領域は半導体基板
１０１表面と絶縁膜の界面に偏在する界面準位である。
本実施例の構造において、ホールで埋めるような電位を
多結晶シリコン１１１に与えることにより、実質的に界
面準位を低減できる。このため、ドラスティックに雑音
レベルを減らすことが可能となる。
【００１３】図３は本発明の半導体集積回路装置の別の
実施例を示す模式的断面図である。図１、図２では半導
体基板中に選択的にＳＯＩ領域を形成した実施例を示し
たが、図３に示す実施例は、一度半導体基板全域をＳＯ
Ｉ領域とした後、フォトリソグラフィー法とエッチング
により、選択的に表面半導体層と絶縁膜を除去し半導体
基板を露出させ、そこにフォトダイオード１０５を形成
したものである。効果は図１および図２に示した実施例
と同等である。
実施例を示す模式的断面図である。図１、図２では半導
体基板中に選択的にＳＯＩ領域を形成した実施例を示し
たが、図３に示す実施例は、一度半導体基板全域をＳＯ
Ｉ領域とした後、フォトリソグラフィー法とエッチング
により、選択的に表面半導体層と絶縁膜を除去し半導体
基板を露出させ、そこにフォトダイオード１０５を形成
したものである。効果は図１および図２に示した実施例
と同等である。
【００１４】
【発明の効果】上述したように、本発明の構造により、
Ｓ／Ｎ比が高く、かつサイズがコンパクトであるフォト
ダイオードが実現できるため、高分解能であるラインな
いしエリア型イメージセンサー集積回路装置を供給する
ことが可能となる。
Ｓ／Ｎ比が高く、かつサイズがコンパクトであるフォト
ダイオードが実現できるため、高分解能であるラインな
いしエリア型イメージセンサー集積回路装置を供給する
ことが可能となる。
【図１】図１は、本発明の半導体集積回路装置の一実施
例を示す模式的断面図である。
例を示す模式的断面図である。
【図２】図２は、本発明の別の半導体集積回路装置の一
実施例を示す模式的断面図である。
実施例を示す模式的断面図である。
【図３】図３は、本発明の別の半導体集積回路装置の一
実施例を示す模式的断面図である。
実施例を示す模式的断面図である。
【図４】図４は、従来の半導体集積回路装置の一実施例
を示す模式的断面図である。
を示す模式的断面図である。
１０１ 半導体基板 １０２ 埋込絶縁膜 １０３ 第１のＭＯＳトランジスター １０４ フィールド酸化膜 １０５ フォトダイオード １０６ トレンチ １０７ Ｎ型拡散層 １０８ 絶縁膜 １０９ 第２のＭＯＳトランジスター １１０ 絶縁膜 １１１ 多結晶シリコン １１２ ゲート電極 １１３ 拡散層
Claims (4)
- 【請求項１】 半導体基板内に形成した埋込絶縁層によ
って、素子の形成される主面部分を絶縁分離したSOI型
半導体集積回路装置において、前記半導体基板に埋込絶
縁層を形成しない領域を設け、この領域にダイオード型
フォトセンサーを形成することを特徴とする半導体集積
回路装置。 - 【請求項２】 前記ダイオード型フォトセンサーは半導
体基板内に形成したトレンチと該トレンチ側壁および底
部に設けた拡散層と前記半導体基板に埋込絶縁層を形成
しない領域とから成ることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項３】 前記半導体基板内に形成したトレンチ内
部が絶縁膜で埋め込まれていることを特徴とする請求項
１又は２記載の半導体集積回路装置。 - 【請求項４】 前記半導体基板内に形成したトレンチ内
部は、絶縁膜と電位を与えられる多結晶シリコンとから
形成されていることを特徴とする請求項１又は２記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08428999A JP3325536B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08428999A JP3325536B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277718A true JP2000277718A (ja) | 2000-10-06 |
| JP3325536B2 JP3325536B2 (ja) | 2002-09-17 |
Family
ID=13826322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08428999A Expired - Lifetime JP3325536B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325536B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024787A (ja) * | 2004-07-08 | 2006-01-26 | Sony Corp | 固体撮像装置及びその製造方法 |
| JP2007221121A (ja) * | 2006-02-14 | 2007-08-30 | Internatl Business Mach Corp <Ibm> | ピクセル・センサ・セルおよび製造方法（増加したキャパシタンスを有するｃｍｏｓ撮像装置のフォトダイオード） |
| JP2012080045A (ja) * | 2010-10-06 | 2012-04-19 | Lapis Semiconductor Co Ltd | 半導体装置 |
| JP2013168611A (ja) * | 2012-02-17 | 2013-08-29 | Kyushu Institute Of Technology | 同一基板へのｃｍｏｓ及びトレンチダイオードの作製方法 |
| WO2023182517A1 (ja) * | 2022-03-25 | 2023-09-28 | ラピスセミコンダクタ株式会社 | 半導体装置及び固体撮像装置 |
-
1999
- 1999-03-26 JP JP08428999A patent/JP3325536B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024787A (ja) * | 2004-07-08 | 2006-01-26 | Sony Corp | 固体撮像装置及びその製造方法 |
| JP4654623B2 (ja) * | 2004-07-08 | 2011-03-23 | ソニー株式会社 | 固体撮像装置の製造方法 |
| JP2007221121A (ja) * | 2006-02-14 | 2007-08-30 | Internatl Business Mach Corp <Ibm> | ピクセル・センサ・セルおよび製造方法（増加したキャパシタンスを有するｃｍｏｓ撮像装置のフォトダイオード） |
| JP2012080045A (ja) * | 2010-10-06 | 2012-04-19 | Lapis Semiconductor Co Ltd | 半導体装置 |
| US8928101B2 (en) | 2010-10-06 | 2015-01-06 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
| JP2013168611A (ja) * | 2012-02-17 | 2013-08-29 | Kyushu Institute Of Technology | 同一基板へのｃｍｏｓ及びトレンチダイオードの作製方法 |
| WO2023182517A1 (ja) * | 2022-03-25 | 2023-09-28 | ラピスセミコンダクタ株式会社 | 半導体装置及び固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3325536B2 (ja) | 2002-09-17 |
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