JPWO2021149650A5 - - Google Patents

Description

図１は、実施の形態１に係るフォトセンサの部分的なレイアウト構成を示す平面図である。 図２Ａは、実施の形態１に係るフォトセンサを図１に示すＩＩＡ－ＩＩＡ線から見た場合の断面図である。 図２Ｂは、実施の形態１に係るフォトセンサの他の例を示す断面図である。 図３は、実施の形態１の変形例１に係るフォトセンサの断面図である。 図４は、実施の形態１の変形例２に係るフォトセンサの断面図である。 図５は、フォトセンサに発生する電界ベクトルを示す模式図である。 図６は、実施の形態１の変形例３に係るフォトセンサのレイアウト構成を示す平面図である。 図７は、実施の形態２に係るフォトセンサの画素回路を示すブロック構成図である。 図８は、図７に示す画素回路の動作を示すタイミングチャートである。 図９は、実施の形態２に係るフォトセンサの画素回路の他の例を示すブロック構成図である。 図１０は、実施の形態２に係るフォトセンサのレイアウト構成を示す平面図である。 図１１は、実施の形態２に係るフォトセンサを図１０に示すＸＩ－ＸＩ線から見た場合の断面図である。 図１２は、実施の形態２に係るフォトセンサの他の例を示す断面図である。 図１３は、実施の形態２の変形例１に係るフォトセンサのレイアウト構成を示す平面図である。 図１４は、実施の形態２の変形例１に係るフォトセンサを図１３に示すＸＩＶ－ＸＩＶ線から見た場合の断面図である。 図１５は、実施の形態２の変形例１に係るフォトセンサを図１３に示すＸＶ－ＸＶ線から見た場合の断面図である。 図１６は、実施の形態２の変形例２に係るフォトセンサの断面図である。 図１７は、実施の形態２の変形例３に係るフォトセンサのレイアウト構成を示す平面図である。 図１８は、実施の形態２の変形例３に係るフォトセンサを図１７に示すＸＶＩＩＩ－ＸＶＩＩＩ線から見た場合の断面図である。 図１９は、実施の形態２の変形例３に係るフォトセンサを示す断面図である。 図２０は、実施の形態３に係るフォトセンサのレイアウト構成を示す平面図である。 図２１は、実施の形態３に係るフォトセンサを図２０に示すＸＸＩ－ＸＸＩ線から見た場合の断面図である。 図２２は、フォトセンサを備える距離測定システムを示すブロック構成である。

実施の形態１のフォトセンサ１００では、第２半導体層２０２がＡＰＤ領域１０に対して１対１で設けられているが、変形例２のフォトセンサ１００Ｂでは、第２半導体層２０２が複数のＡＰＤ領域１０で共通化されている。具体的には、フォトセンサ１００Ｂの第２半導体層２０２は、第１半導体層２０１の上方に位置する第２半導体層２０２から第２保護層２１２の下方に位置する第２半導体層２０２を経由して隣の第１半導体層２０１の上方に位置する第２半導体層２０２まで繋がっている。第２半導体層２０２は、平面視した場合に、フォトセンサ１００Ｂの全面に形成されている。この場合、実施の形態１の第４半導体層２０４は形成されなくて良い。

変形例３に係るフォトセンサ１００Ｃでは、同図の縦方向に延びる分離領域２０と横方向に延びる分離領域２０とが交差する領域において、トレンチ２０７が存在せず、トレンチ２０７の代わりに第１保護層２１１、又は、第２保護層２１２が埋め込まれている。この構成によれば、隣り合うＡＰＤ領域１０同士が第１保護層２１１、又は、第２保護層２１２で導通しやすくなり、第１の半導体基板１０１の第２主面Ｓ２の電圧を固定しやすくなる。これにより、フォトセンサ１００Ｃの感度のばらつきを低減することができる。

また、フォトセンサ１００は、第１半導体層２０１に接続された第１コンタクト４０１と、保護層（例えば第１保護層２１１及び第２保護層２１２）に電圧を印加する第２コンタクト４０２と、をさらに備える。第１主面Ｓ１のうち分離領域２０が占める分離領域面２１には、第１コンタクト４０１、第２コンタクト４０２及びトレンチ２０７のいずれもが接していなくてもよい。

これによれば、第１コンタクト４０１、第２コンタクト４０２及びトレンチ２０７が、分離領域面２１に設けられていない構造とすることができ、分離領域２０の幅を狭くすることができる。これにより、フォトセンサ１００の開口率を高めることができ、フォトセンサ１００を高感度化することができる。

これによれば、フォトセンサ１００Ｄを高集積化することが可能となり、フォトセンサ１００Ｄの開口率を高めることが可能となる。

これによれば、フォトセンサ１００Ｈを高集積化することが可能となり、フォトセンサ１００Ｈの開口率を高めることが可能となる。