JP2000294757A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Abstract
(57)【要約】
【課題】 高分解能であるライン型もしくはエリア型イ
メージセンサー集積回路装置の製造方法を提供すること
を目的とする。 【解決手段】 SOI基板を用いた半導体集積回路装置に
おいて、信号処理回路はSOI領域中に形成し、フォトダ
イオードはバルク領域中に側壁ならびに底部に拡散層を
設けたトレンチ構造にして、その内部は絶縁膜ないしは
絶縁膜と電位を与えられる多結晶シリコンから成る半導
体集積回路装置の製造方法により、ゼルサイズは小さい
ながらもＳ／Ｎ比が十分にあるフォトダイオードを搭載
した半導体集積回路装置とした。
メージセンサー集積回路装置の製造方法を提供すること
を目的とする。 【解決手段】 SOI基板を用いた半導体集積回路装置に
おいて、信号処理回路はSOI領域中に形成し、フォトダ
イオードはバルク領域中に側壁ならびに底部に拡散層を
設けたトレンチ構造にして、その内部は絶縁膜ないしは
絶縁膜と電位を与えられる多結晶シリコンから成る半導
体集積回路装置の製造方法により、ゼルサイズは小さい
ながらもＳ／Ｎ比が十分にあるフォトダイオードを搭載
した半導体集積回路装置とした。
Description
【０００１】
【発明の属する技術分野】本発明はSOI(Silicon On Ins
ulator)型半導体基板を用いた半導体集積回路装置の製
造方法に関し、特に、ダイオード型フォトセンサーと、
その信号処理回路を1チップ上に搭載した効果的な技術
に関するものである。
ulator)型半導体基板を用いた半導体集積回路装置の製
造方法に関し、特に、ダイオード型フォトセンサーと、
その信号処理回路を1チップ上に搭載した効果的な技術
に関するものである。
【０００２】
【従来の技術】図４に従来のSOI基板を用いた半導体集
積回路装置の断面図を示す。この場合ダイオード型フォ
トセンサーは所謂プレーナー型で形成されており、ダイ
オード型フォトセンサーおよびその信号処理回路は半導
体基板と絶縁分離された表面半導体中に形成されてい
る。SOI基板に信号処理回路を形成する目的は低電圧動
作、低消費電力、高速化ならびにノイズの影響を避ける
ためである。
積回路装置の断面図を示す。この場合ダイオード型フォ
トセンサーは所謂プレーナー型で形成されており、ダイ
オード型フォトセンサーおよびその信号処理回路は半導
体基板と絶縁分離された表面半導体中に形成されてい
る。SOI基板に信号処理回路を形成する目的は低電圧動
作、低消費電力、高速化ならびにノイズの影響を避ける
ためである。
【０００３】
【発明が解決しようとする課題】近年、ダイオード型フ
ォトセンサーを搭載したライン型イメージセンサーICお
よびエリアイメージセンサーICには高分解能であること
が求められており、それはダイオード型フォトセンサー
のセルサイズの縮小化を指す。しかしフォトセンサーの
Ｓ／Ｎ比を一定値以上に維持しながらサイズの縮小を図
ることは困難になってきている。セルサイズの縮小にと
もない単位セル当たりの信号の絶対値は小さくなるが、
雑音レベルはサイズに比例して小さくならないからであ
る。
ォトセンサーを搭載したライン型イメージセンサーICお
よびエリアイメージセンサーICには高分解能であること
が求められており、それはダイオード型フォトセンサー
のセルサイズの縮小化を指す。しかしフォトセンサーの
Ｓ／Ｎ比を一定値以上に維持しながらサイズの縮小を図
ることは困難になってきている。セルサイズの縮小にと
もない単位セル当たりの信号の絶対値は小さくなるが、
雑音レベルはサイズに比例して小さくならないからであ
る。
【０００４】本発明は上記課題を解消してセルサイズが
小さくても十分Ｓ／Ｎ比のあるダイオード型フォトセン
サーの製造方法を提供することを目的とする。
小さくても十分Ｓ／Ｎ比のあるダイオード型フォトセン
サーの製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。 （１）半導体基板内に形成した埋込絶縁層によって、素
子の形成される主面部分を絶縁分離したSOI型半導体集
積回路装置の製造方法において、前記埋込絶縁層を部分
的に形成する工程と、前記埋込絶縁層が設けられていな
い領域にダイオード型フォトセンサーを形成する工程と
を備えたことを特徴とする半導体集積回路装置の製造方
法。 （２）半導体基板内に形成した埋込絶縁層によって、素
子の形成される主面部分を絶縁分離したSOI型半導体集
積回路装置の製造方法において、前記埋込絶縁層を全面
に形成した半導体基板を用い、前記半導体基板の部分的
に半導体基板主面及び埋込絶縁層を除去する工程と、前
記除去を行なった領域にダイオード型フォトセンサーを
形成する工程とを備えたことを特徴とする半導体集積回
路装置の製造方法。 （３）ダイオード型フォトセンサーの製造方法におい
て、半導体基板内にトレンチを形成する工程と、該トレ
ンチ側壁および底部に拡散層を設ける工程とから成るこ
とを特徴とする半導体集積回路装置の製造方法。 （４）ダイオード型フォトセンサーの製造方法におい
て、半導体基板内に形成したトレンチ内部を絶縁膜で埋
め込む工程とから成ることを特徴とする半導体集積回路
装置の製造方法。 （５）ダイオード型フォトセンサーの製造方法におい
て、半導体基板内に形成したトレンチ内部を多結晶シリ
コンで埋め込む工程とから成ることを特徴とする半導体
集積回路装置の製造方法。
に、本発明は次の手段を用いた。 （１）半導体基板内に形成した埋込絶縁層によって、素
子の形成される主面部分を絶縁分離したSOI型半導体集
積回路装置の製造方法において、前記埋込絶縁層を部分
的に形成する工程と、前記埋込絶縁層が設けられていな
い領域にダイオード型フォトセンサーを形成する工程と
を備えたことを特徴とする半導体集積回路装置の製造方
法。 （２）半導体基板内に形成した埋込絶縁層によって、素
子の形成される主面部分を絶縁分離したSOI型半導体集
積回路装置の製造方法において、前記埋込絶縁層を全面
に形成した半導体基板を用い、前記半導体基板の部分的
に半導体基板主面及び埋込絶縁層を除去する工程と、前
記除去を行なった領域にダイオード型フォトセンサーを
形成する工程とを備えたことを特徴とする半導体集積回
路装置の製造方法。 （３）ダイオード型フォトセンサーの製造方法におい
て、半導体基板内にトレンチを形成する工程と、該トレ
ンチ側壁および底部に拡散層を設ける工程とから成るこ
とを特徴とする半導体集積回路装置の製造方法。 （４）ダイオード型フォトセンサーの製造方法におい
て、半導体基板内に形成したトレンチ内部を絶縁膜で埋
め込む工程とから成ることを特徴とする半導体集積回路
装置の製造方法。 （５）ダイオード型フォトセンサーの製造方法におい
て、半導体基板内に形成したトレンチ内部を多結晶シリ
コンで埋め込む工程とから成ることを特徴とする半導体
集積回路装置の製造方法。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１(ａ)〜(ｄ)は本発明の半導体
集積回路装置の製造方法の一実施例を示す模式的断面図
である。P型の単結晶シリコンである半導体基板１０１
の表面にフォトリソグラフィー法によりフォトレジスト
パターン１１６を形成して、所謂SIMOX法(Separation b
y IMplanted OXygen)により酸素イオン打ち込みを部分
的に行う。この状態を図１(ａ)に示す。次にフォトレジ
ストを剥離した後、１３００℃程度の熱処理により打ち
込んだ酸素イオンをシリコンと反応させ選択的に半導体
基板１０１中に埋込絶縁膜１０２を形成する。
に基づいて説明する。図１(ａ)〜(ｄ)は本発明の半導体
集積回路装置の製造方法の一実施例を示す模式的断面図
である。P型の単結晶シリコンである半導体基板１０１
の表面にフォトリソグラフィー法によりフォトレジスト
パターン１１６を形成して、所謂SIMOX法(Separation b
y IMplanted OXygen)により酸素イオン打ち込みを部分
的に行う。この状態を図１(ａ)に示す。次にフォトレジ
ストを剥離した後、１３００℃程度の熱処理により打ち
込んだ酸素イオンをシリコンと反応させ選択的に半導体
基板１０１中に埋込絶縁膜１０２を形成する。
【０００７】SIMOX法の場合シリコン活性層の厚さが約
０．１μｍ以下に限られてしまうので、ある程度の厚さ
が必要な場合はここでエピタキシャル成長を行い、活性
層の厚さを調節する場合もある。次に所謂LOCOS法によ
り、素子分離領域であるフィールド絶縁膜１０４と活性
素子領域となる部分を作り分ける。この状態を示したの
が図１(ｂ)である。次にフォトリソグラフィー法とドラ
イエッチ法により半導体基板１０１の埋込絶縁膜の無い
部分(バルク領域と呼ぶ)中にトレンチ１０６を形成し、
固体拡散法もしくは斜めイオン打ち込み法によりトレン
チ１０６の側壁並びに底部に拡散層１０７を形成し、ト
レンチ１０６をＣＶＤ法等により絶縁膜で埋め込む。こ
の様子を図１(ｃ)に示す。トレンチ１０５の巾は０．３
μｍから３．０μｍであり、深さは１μｍから１０μｍ
程度である。拡散層１０７はＮ型の場合にはリンまたは
砒素のイオン打ち込み、もしくはAsSG(As Silicate Gla
ss)を用いた固体拡散法により形成し、濃度は1×1017／
cm3から１×1020／cm3である。CVD法によるトレンチ内
埋込絶縁膜１０８の形成は、トレンチ内部及び半導体基
板主面部分全面に絶縁膜を被着した後エッチバックする
ことで達成可能である。またこの時、絶縁膜被着前に熱
酸化を行う場合もある。
０．１μｍ以下に限られてしまうので、ある程度の厚さ
が必要な場合はここでエピタキシャル成長を行い、活性
層の厚さを調節する場合もある。次に所謂LOCOS法によ
り、素子分離領域であるフィールド絶縁膜１０４と活性
素子領域となる部分を作り分ける。この状態を示したの
が図１(ｂ)である。次にフォトリソグラフィー法とドラ
イエッチ法により半導体基板１０１の埋込絶縁膜の無い
部分(バルク領域と呼ぶ)中にトレンチ１０６を形成し、
固体拡散法もしくは斜めイオン打ち込み法によりトレン
チ１０６の側壁並びに底部に拡散層１０７を形成し、ト
レンチ１０６をＣＶＤ法等により絶縁膜で埋め込む。こ
の様子を図１(ｃ)に示す。トレンチ１０５の巾は０．３
μｍから３．０μｍであり、深さは１μｍから１０μｍ
程度である。拡散層１０７はＮ型の場合にはリンまたは
砒素のイオン打ち込み、もしくはAsSG(As Silicate Gla
ss)を用いた固体拡散法により形成し、濃度は1×1017／
cm3から１×1020／cm3である。CVD法によるトレンチ内
埋込絶縁膜１０８の形成は、トレンチ内部及び半導体基
板主面部分全面に絶縁膜を被着した後エッチバックする
ことで達成可能である。またこの時、絶縁膜被着前に熱
酸化を行う場合もある。
【０００８】この後は通常のMOS形成工程同様に、ゲー
ト絶縁膜を形成し、多結晶シリコン等を用いてゲート電
極１１２、１１４を形成した後、ソース、ドレインとな
る拡散層１１３、１１５を形成する。その様子を図１
(ｄ)に示す。このような構造にすることで、平面サイズ
が小さくても光の吸収によって発生したキャリアーを集
められる拡散の有効領域は大きいため、Ｓ／Ｎ比を劣化
させずにセルサイズをコンパクトにすることが可能とな
っている。特にこの構造は長波長側に対して有利な構造
である。
ト絶縁膜を形成し、多結晶シリコン等を用いてゲート電
極１１２、１１４を形成した後、ソース、ドレインとな
る拡散層１１３、１１５を形成する。その様子を図１
(ｄ)に示す。このような構造にすることで、平面サイズ
が小さくても光の吸収によって発生したキャリアーを集
められる拡散の有効領域は大きいため、Ｓ／Ｎ比を劣化
させずにセルサイズをコンパクトにすることが可能とな
っている。特にこの構造は長波長側に対して有利な構造
である。
【０００９】図２(ａ)〜(ｄ)は本発明の半導体集積回路
装置の製造方法の別の実施例を示す模式的断面図であ
る。図２(ａ)、(ｂ)は図１(ａ)、(ｂ)と同様の方法によ
り選択的に半導体基板１０１中に埋込絶縁膜１０２を設
け、素子分離領域と活性領域をLOCOS法により形成す
る。次に、フォトリソグラフィー法とドライエッチ法に
よりバルク領域中にトレンチ１０６を形成し、固体拡散
法もしくは斜めイオン打ち込み法によりトレンチ１０６
の側壁並びに底部に拡散層１０７を形成し、熱酸化によ
り絶縁膜１０８を形成する。次にＣＶＤ法により多結晶
シリコンをトレンチ１０６内部及び半導体基板主面部分
全面に被着した後エッチバックを行う。この状態を図２
(ｃ)に示す。トレンチ１０５の巾は図１同様０．３μｍ
から３．０μｍであり、深さは１μｍから１０μｍ程度
である。トレンチ内部に埋め込まれた多結晶シリコン１
１１は被着時に同時にリンをドープする、もしくは被着
後にプリデポジション法(炉中でのPOCl3拡散)を行うこ
とで導電性をもたせる。
装置の製造方法の別の実施例を示す模式的断面図であ
る。図２(ａ)、(ｂ)は図１(ａ)、(ｂ)と同様の方法によ
り選択的に半導体基板１０１中に埋込絶縁膜１０２を設
け、素子分離領域と活性領域をLOCOS法により形成す
る。次に、フォトリソグラフィー法とドライエッチ法に
よりバルク領域中にトレンチ１０６を形成し、固体拡散
法もしくは斜めイオン打ち込み法によりトレンチ１０６
の側壁並びに底部に拡散層１０７を形成し、熱酸化によ
り絶縁膜１０８を形成する。次にＣＶＤ法により多結晶
シリコンをトレンチ１０６内部及び半導体基板主面部分
全面に被着した後エッチバックを行う。この状態を図２
(ｃ)に示す。トレンチ１０５の巾は図１同様０．３μｍ
から３．０μｍであり、深さは１μｍから１０μｍ程度
である。トレンチ内部に埋め込まれた多結晶シリコン１
１１は被着時に同時にリンをドープする、もしくは被着
後にプリデポジション法(炉中でのPOCl3拡散)を行うこ
とで導電性をもたせる。
【００１０】次に、図１同様、通常のMOS形成工程同様
に、ゲート絶縁膜を形成し、多結晶シリコン等を用いて
ゲート電極１１２、１１４を形成した後、ソース、ドレ
インとなる拡散層１１３、１１５を形成する。その様子
を図２(ｄ)に示す。この方法は多結晶シリコンのエッチ
バック時、多結晶シリコンと絶縁膜の選択比を十分にと
っておくことで下地絶縁膜の膜減りを抑えることが可能
であり、図１に比べ安定した製造法である。
に、ゲート絶縁膜を形成し、多結晶シリコン等を用いて
ゲート電極１１２、１１４を形成した後、ソース、ドレ
インとなる拡散層１１３、１１５を形成する。その様子
を図２(ｄ)に示す。この方法は多結晶シリコンのエッチ
バック時、多結晶シリコンと絶縁膜の選択比を十分にと
っておくことで下地絶縁膜の膜減りを抑えることが可能
であり、図１に比べ安定した製造法である。
【００１１】さらに、多結晶シリコン１１１に電位を与
える構成とすれば、フォトダイオードに検知される雑音
信号の主な発生領域は半導体基板表面と絶縁膜の界面に
偏在する界面準位であるが、界面準位をホールで埋める
ような電位を多結晶シリコン１１１に与えることによ
り、実質的に界面準位を低減できるため、ドラスティッ
クに雑音レベルを減らすことが可能となり、Ｓ／N比の
点でも有利な構造である。
える構成とすれば、フォトダイオードに検知される雑音
信号の主な発生領域は半導体基板表面と絶縁膜の界面に
偏在する界面準位であるが、界面準位をホールで埋める
ような電位を多結晶シリコン１１１に与えることによ
り、実質的に界面準位を低減できるため、ドラスティッ
クに雑音レベルを減らすことが可能となり、Ｓ／N比の
点でも有利な構造である。
【００１２】図３は本発明の半導体集積回路装置の製造
方法の別の実施例を示す模式的断面図である。SIMOX法
もしくは張り合わせ法による全面に埋込絶縁膜を有する
SOI型半導体基板１０１の表面にフォトリソグラフィー
法によりフォトレジストパターン１１７を形成して、ド
ライエッチ法により部分的に埋込絶縁膜１０２上の半導
体層を除去する。さらにそのフォトレジスト１１７およ
び半導体層１１８をマスクとして埋込絶縁膜１０２をエ
ッチングにより部分的に除去する。この状態を図３(ａ)
に示す。
方法の別の実施例を示す模式的断面図である。SIMOX法
もしくは張り合わせ法による全面に埋込絶縁膜を有する
SOI型半導体基板１０１の表面にフォトリソグラフィー
法によりフォトレジストパターン１１７を形成して、ド
ライエッチ法により部分的に埋込絶縁膜１０２上の半導
体層を除去する。さらにそのフォトレジスト１１７およ
び半導体層１１８をマスクとして埋込絶縁膜１０２をエ
ッチングにより部分的に除去する。この状態を図３(ａ)
に示す。
【００１３】埋込絶縁膜の部分除去はフォトレジスト１
１７を除去した後、半導体層１１８だけをマスクとして
用いても構わない。また埋込絶縁膜の除去は露出する半
導体基板１０１にダメージが入らないよう通常はウェッ
トエッチ法を用いるが、低ダメージであればドライエッ
チ法でも構わない。この後は図２に示した製造法と同様
に、素子分離領域形成、トレンチ型フォトトランジスタ
ー形成、MOSトランジスター形成を行う。この状態を図3
(ｂ)に示す。この製造法による素子特性の効果は図１お
よび図２に示した実施例と同等である。
１７を除去した後、半導体層１１８だけをマスクとして
用いても構わない。また埋込絶縁膜の除去は露出する半
導体基板１０１にダメージが入らないよう通常はウェッ
トエッチ法を用いるが、低ダメージであればドライエッ
チ法でも構わない。この後は図２に示した製造法と同様
に、素子分離領域形成、トレンチ型フォトトランジスタ
ー形成、MOSトランジスター形成を行う。この状態を図3
(ｂ)に示す。この製造法による素子特性の効果は図１お
よび図２に示した実施例と同等である。
【００１４】
【発明の効果】上述したように、本発明の製造方法によ
り、Ｓ／Ｎ比が高く、かつサイズがコンパクトであるフ
ォトダイオードが実現できるため、高分解能であるライ
ンないしエリア型イメージセンサー集積回路装置を供給
することが可能となる。
り、Ｓ／Ｎ比が高く、かつサイズがコンパクトであるフ
ォトダイオードが実現できるため、高分解能であるライ
ンないしエリア型イメージセンサー集積回路装置を供給
することが可能となる。
【図１】図１（ａ）〜（ｄ）は、本発明の半導体集積回
路装置の製造方法を示す工程順断面図である。
路装置の製造方法を示す工程順断面図である。
【図２】図２（ａ）〜（ｄ）は、本発明の別の半導体集
積回路装置の製造方法を示す工程順断面図である。
積回路装置の製造方法を示す工程順断面図である。
【図３】図３（ａ）〜（ｂ）は、本発明の別の半導体集
積回路装置の製造方法を示す工程順断面図である。
積回路装置の製造方法を示す工程順断面図である。
【図４】図４は、従来の半導体集積回路装置の一実施例
を示す模式的断面図である。
を示す模式的断面図である。
１０１ 半導体基板 １０２ 埋込絶縁膜 １０３ ＭＯＳトランジスター １０４ フィールド酸化膜 １０５ フォトダイオード １０６ トレンチ １０７ Ｎ型拡散層 １０８ 絶縁膜 １０９ ＭＯＳトランジスター １１０ 絶縁膜 １１１ 多結晶シリコン １１２ ゲート電極 １１３ 拡散層 １１４ ゲート電極 １１５ 拡散層 １１６ フォトレジスト １１７ フォトレジスト １１８ 半導体層
Claims (5)
- 【請求項１】 半導体基板内に形成した埋込絶縁層によ
って、素子の形成される主面部分を絶縁分離したSOI型
半導体集積回路装置の製造方法において、前記埋込絶縁
層を部分的に形成する工程と、前記埋込絶縁層が設けら
れていない領域にダイオード型フォトセンサーを形成す
る工程とを備えたことを特徴とする半導体集積回路装置
の製造方法。 - 【請求項２】 半導体基板内に形成した埋込絶縁層によ
って、素子の形成される主面部分を絶縁分離したSOI型
半導体集積回路装置の製造方法において、前記埋込絶縁
層を全面に形成した半導体基板を用い、前記半導体基板
の部分的に半導体基板主面及び埋込絶縁層を除去する工
程と、前記除去を行なった領域にダイオード型フォトセ
ンサーを形成する工程とを備えたことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項３】 ダイオード型フォトセンサーの製造方法
において、半導体基板内にトレンチを形成する工程と、
該トレンチ側壁および底部に拡散層を設ける工程とから
成ることを特徴とする請求項１又は２記載の半導体集積
回路装置の製造方法。 - 【請求項４】 ダイオード型フォトセンサーの製造方法
において、半導体基板内に形成したトレンチ内部を絶縁
膜で埋め込む工程とから成ることを特徴とする請求項３
記載の半導体集積回路装置の製造方法。 - 【請求項５】 ダイオード型フォトセンサーの製造方法
において、半導体基板内に形成したトレンチ内部を多結
晶シリコンで埋め込む工程とから成ることを特徴とする
請求項３記載の半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09872799A JP3325538B2 (ja) | 1999-04-06 | 1999-04-06 | 半導体集積回路装置の製造方法 |
| US09/542,563 US6380037B1 (en) | 1999-04-06 | 2000-04-04 | Method of manufacturing a semiconductor integrated circuit device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP09872799A JP3325538B2 (ja) | 1999-04-06 | 1999-04-06 | 半導体集積回路装置の製造方法 |
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|---|---|
| JP2000294757A true JP2000294757A (ja) | 2000-10-20 |
| JP3325538B2 JP3325538B2 (ja) | 2002-09-17 |
Family
ID=14227566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09872799A Expired - Lifetime JP3325538B2 (ja) | 1999-04-06 | 1999-04-06 | 半導体集積回路装置の製造方法 |
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| JP2007221121A (ja) * | 2006-02-14 | 2007-08-30 | Internatl Business Mach Corp <Ibm> | ピクセル・センサ・セルおよび製造方法（増加したキャパシタンスを有するｃｍｏｓ撮像装置のフォトダイオード） |
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| JP2010232555A (ja) * | 2009-03-27 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
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| WO2023182517A1 (ja) * | 2022-03-25 | 2023-09-28 | ラピスセミコンダクタ株式会社 | 半導体装置及び固体撮像装置 |
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| US6864516B2 (en) * | 2002-02-28 | 2005-03-08 | Advanced Micro Devices, Inc. | SOI MOSFET junction degradation using multiple buried amorphous layers |
| JP2004207387A (ja) * | 2002-12-24 | 2004-07-22 | Sumitomo Mitsubishi Silicon Corp | Ｓｉｍｏｘ基板およびその製造方法 |
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1999
- 1999-04-06 JP JP09872799A patent/JP3325538B2/ja not_active Expired - Lifetime
-
2000
- 2000-04-04 US US09/542,563 patent/US6380037B1/en not_active Expired - Lifetime
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