JP7156611B2 - 固体撮像素子及びその形成方法 - Google Patents
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Description
図1は、実施の形態1にかかるCMOSイメージセンサ(固体撮像素子)に用いられる画素部1の基本的な回路構成を示す図である。図1に示すCMOSイメージセンサの画素部1は、所謂、APS(Active Pixel Sensor)とも呼ばれる典型的な4トランジスタ型CMOSイメージセンサの画素部である。
実施の形態1にかかるCMOSイメージセンサに用いられる画素部1の詳細な構造について説明する前に、発明者らが事前検討した内容について説明する。
図2は、図1に示す画素部1の第1比較例である画素部50の平面レイアウト図である。図3は、図2に示す平面レイアウト図のA-A’部分の断面模式図である。なお、画素部50の回路構成については、画素部1の場合と同様であるため、その説明を省略する。
図5は、図1に示す画素部1の第2比較例である画素部60の平面レイアウト図である。図6は、図5に示す平面レイアウト図のB-B’部分の断面模式図である。なお、画素部60の回路構成については、画素部1の場合と同様であるため、その説明を省略する。
図8は、図1に示す画素部1の平面レイアウト図である。なお、図8では、第1配線層のメタル以下が示されており、第2層以上のメタルは省略されている。図9は、図8に示す平面レイアウト図のC-C’部分の断面模式図である。図10は、図8に示す平面レイアウト図のD-D’部分の断面模式図である。
一般的なCMOSプロセスでは、トランジスタのソース、ドレイン及びポリシリコンゲートのそれぞれの抵抗率を低下させるため技術として金属シリサイド技術が採用されることが多い。しかしながら、CMOSイメージセンサに用いられるフォトダイオードPPDは、シリサイド形成時における表面の金属汚染、及び、シリサイド化による結晶欠陥の発生等による暗電流増加を避けるため、例えばシリサイドブロック膜(絶縁膜)でマスクされることでシリサイド化されないようにしている。
4 転送ゲート駆動ライン
5 リセット信号線
6 行選択信号線
10 素子分離領域とそれに囲まれた活性領域との境界線
11 N型拡散領域の外周辺
100 半導体基板
101 Pウェル
102 素子分離領域
103 N型拡散領域(N-領域)
104 ピニング層
105 PMD(絶縁膜)
106 N型反転領域
107 ガードリング領域(P++領域)
108 N型拡散領域(N++領域)
108a ガードリング領域(N++領域)
109 ポリシリコン
CT1 コンタクト
MTL1 メタル(ノードN1)
FD 浮遊拡散容量
N1,N2 ノード
PPD フォトダイオード
MTG トランスファトランジスタ
MR リセットトランジスタ
MDR 増幅トランジスタ
MSEL 行選択トランジスタ
GND 接地電圧線
VDD 電源電圧線
VOUT 出力信号線
Claims (14)
- 半導体基板と、
前記半導体基板のPウェル上に形成され、当該PウェルとともにPN接合型のフォトダイオードを構成するN型拡散領域と、
平面視上、前記フォトダイオードを囲むようにして前記半導体基板に形成された素子分離領域と、
前記素子分離領域と前記N型拡散領域との間に前記N型拡散領域と分離するようにして形成され、接地電圧又は当該接地電圧より高い電圧が印加されたN型の第1ガードリング領域と、
を備え、
前記第1ガードリング領域のN型不純物の濃度は、前記N型拡散領域のN型不純物の濃度よりも高い、
固体撮像素子。 - 前記第1ガードリング領域は、平面視上、前記素子分離領域の内周辺に沿って前記素子分離領域と隣接するように形成されている、
請求項1に記載の固体撮像素子。 - 前記第1ガードリング領域の表面上に設けられた金属シリサイドをさらに備えた、
請求項1又は2に記載の固体撮像素子。 - 前記第1ガードリング領域と前記N型拡散領域との間に、前記N型拡散領域及び前記第1ガードリング領域と分離するようにして形成され、接地電圧が印加されたP型の第2ガードリング領域をさらに備えた、
請求項1又は2に記載の固体撮像素子。 - 前記第1ガードリング領域には、前記接地電圧が印加され、
前記第1及び前記第2ガードリング領域の少なくとも何れかの表面上に設けられた金属シリサイドをさらに備えた、
請求項4に記載の固体撮像素子。 - 前記第1ガードリング領域には、前記接地電圧よりも高い電圧が印加され、
前記第1及び前記第2ガードリング領域の少なくとも何れかの表面上に、前記第1及び前記第2ガードリング領域が電気的に分離するようにして設けられた金属シリサイドをさらに備えた、
請求項4に記載の固体撮像素子。 - 平面視上、前記素子分離領域に囲まれた前記半導体基板の表面のうち少なくとも前記N型拡散領域の全面を含む領域に形成されたP型のピニング層をさらに備え、
前記第2ガードリング領域のP型不純物の濃度は、前記ピニング層のP型不純物の濃度よりも高い、
請求項4~6の何れか一項に記載の固体撮像素子。 - 第1のN型拡散領域である前記N型拡散領域とは別の、浮遊拡散容量が形成された第2のN型拡散領域と、
第1のN型拡散領域と前記第2のN型拡散領域との間のPウェル上に設けられたポリシリコンゲートと、をさらに備え、
前記第1及び前記第2ガードリング領域は、さらに、前記素子分離領域と前記第2のN型拡散領域との間に、互いに分離するように、かつ、前記第2のN型拡散領域と分離するようにして形成されている、
請求項4~7の何れか一項に記載の固体撮像素子。 - 平面視上、前記素子分離領域に囲まれた前記半導体基板の表面のうち少なくとも前記N型拡散領域の全面を含む領域に形成されたP型のピニング層をさらに備えた、
請求項1~6の何れか一項に記載の固体撮像素子。 - 半導体基板のPウェル上に、当該PウェルとともにPN接合型のフォトダイオードを構成するためのN型拡散領域を形成し、
平面視上、前記フォトダイオードを囲むようにして前記半導体基板に素子分離領域を形成し、
接地電圧又は当該接地電圧より高い電圧が印加されたN型の第1ガードリング領域を、前記素子分離領域と前記N型拡散領域との間に前記N型拡散領域と分離するようにして形成する、
固体撮像素子の形成方法であって、
前記N型拡散領域よりも高濃度のN型不純物をドーピングすることにより、前記第1ガードリング領域を、前記半導体基板上のNチャネルMOSトランジスタのドレイン及びソースとして用いられる拡散領域とともに形成する、
固体撮像素子の形成方法。 - P型の第2ガードリング領域を、前記第1ガードリング領域と前記N型拡散領域との間に、前記N型拡散領域及び前記第1ガードリング領域と分離するようにしてさらに形成する、
請求項10に記載の固体撮像素子の形成方法。 - P型不純物をドーピングすることにより、前記第2ガードリング領域を、前記半導体基板上のPチャネルMOSトランジスタのドレイン及びソースとして用いられる拡散領域とともに形成する、
請求項11に記載の固体撮像素子の形成方法。 - 平面視上、前記素子分離領域に囲まれた前記半導体基板の表面のうち少なくとも前記N型拡散領域の全面を含む領域に、P型のピニング層をさらに形成し、
前記第2ガードリング領域は、前記ピニング層よりも高濃度のP型不純物をドーピングすることにより形成される、
請求項11又は12に記載の固体撮像素子の形成方法。 - 平面視上、前記素子分離領域に囲まれた前記半導体基板の表面のうち少なくとも前記N型拡散領域の全面を含む領域に、P型のピニング層をさらに形成する、
請求項10~12の何れか一項に記載の固体撮像素子の形成方法。
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