JP5367459B2

JP5367459B2 - 半導体撮像装置

Info

Publication number: JP5367459B2
Application number: JP2009129262A
Authority: JP
Inventors: 英敏小池
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-05-28
Filing date: 2009-05-28
Publication date: 2013-12-11
Anticipated expiration: 2029-05-28
Also published as: TWI422022B; US20100301444A1; TW201106480A; JP2010278232A; US8816413B2; CN101901820B; CN101901820A

Description

本発明は、例えばＣＭＯＳイメージセンサ等の半導体撮像装置に関する。

半導体撮像装置、特にＣＭＯＳイメージセンサは、近年微細化が進み、１．４μｍピッチ以降では、配線として銅（Ｃｕ）を使用するのが一般的である。Ｃｕ配線を用いた撮像装置は、Ｃｕの拡散及び酸化を防止するため、Ｃｕ配線上にＳｉ_３Ｎ_４膜により構成されたキャップ層が形成される。このＳｉＮキャップ層は、光の透過率を低下させる。このため、画素領域において、光路上のＳｉＮキャップ層が除去されている。

一方、画素領域の周囲には、画素領域とほぼ同様の構成のダミー画素領域、黒基準信号を生成するための黒基準領域、アナログ信号処理領域、及びデジタル信号処理領域としてのロジック回路領域が配置されている。これらの領域には光が照射されず、画素上にＣｕ配線も存在する。このため、ＳｉＮキャップ層は除去していない（例えば特許文献１参照）。

ところで、半導体装置の処理工程において、例えばゲート酸化膜に生じた未結合手としてのダングリングボンドを水素により終端させる、所謂シンター処理と呼ばれる熱処理が行なわれる。しかし、上記ＳｉＮキャップ層は水素を通過しにくいため、シンター処理において、ＳｉＮキャップ層が除去された画素領域と、ＳｉＮキャップ層を有するダミー画素領域、黒基準領域やロジック回路領域では水素が基板へ導入される量に差が生じる。すなわち、画素領域に比べてダミー画素領域、黒基準領域及びロジック回路領域への水素導入量が少なく、これらの領域においてダングリングボンドが十分に終端されない箇所が残る。このため、ダミー画素領域、黒基準領域やロジック回路領域においてトランジスタのリーク電流が増大し、特に、暗時において、画素領域とダミー画素領域、黒基準領域、アナログ信号処理領域やロジック回路領域の特性に差が生じるという問題があった。

特開２００８−１９９０５９号公報

本発明は、画素領域とその他の領域の半導体素子の特性を揃えることが可能な半導体撮像装置を提供しようとするものである。

本発明の半導体撮像装置の態様は、複数の光電変換素子が配置された画素領域と、前記画素領域の周辺に配置されたダミー画素領域、黒基準領域、ロジック回路領域を含む回路領域と、前記画素領域及び前記回路領域に配置された銅配線と、前記銅配線上に配置され、シリコン窒化膜により構成されたキャップ層とを具備し、前記画素領域及び前記回路領域の前記銅配線上以外の前記キャップ層が除去され、前記ダミー画素領域において、前記銅配線の無い領域が垂直方向上の同一位置に無いことを特徴とする。

本発明は、画素領域とその他の領域の半導体素子の特性を揃えることが可能な半導体撮像装置を提供する。

本発明に係る半導体撮像装置の実施形態を示す平面図。図１に示すＩＩ−ＩＩ線に沿った断面図。図２に示す半導体撮像装置の製造方法を示す断面図。図３に続く製造工程を示す断面図。図４に続く製造工程を示す断面図。図５に続く製造工程を示す断面図。図６に続く製造工程を示す断面図。従来の半導体撮像装置の暗時の出力特性を示す図。本実施形態に係る半導体撮像装置の暗時の出力特性を示す図。本発明の変形例を示す断面図。

以下、本発明の実施の形態について、図面を参照して説明する。

図１は、本実施形態が適用される半導体撮像装置の一例を示している。この半導体撮像装置１において、画素領域（ＰＥＲ）２は、後述する複数の画素が行及び列にマトリクス状に配置されている。これら画素は、例えば光電変換素子としてのフォトダイオードとトランジスタにより構成されている。画素領域２の周囲にはダミー画素領域（ＤＭＲ）３が配置されている。このダミー画素領域３は、例えば画素領域２と同様の構成とされている。ダミー画素領域３の行及び列に対応して黒基準領域４が配置されている。この黒基準領域４は、例えば遮光されたフォトダイオードとトランジスタにより構成され、黒基準信号を生成する。フォトダイオードとトランジスタは、画素領域２と同様の構成とされている。黒基準領域４及びダミー画素領域３の周囲には、アナログ信号回路及びデジタル信号回路を含むロジック回路領域５が形成されている。

図２は、図１のＩＩ−ＩＩ線に沿った断面図を示している。

半導体基板としてのシリコン基板１１内の素子分離領域１２は、基板１１の表面領域を画素領域（ＰＥＲ）２とダミー画素領域（ＤＰＲ）３とを分離している。画素領域２とダミー画素領域３の基板１１上には、転送トランジスタＴａ、Ｔｂを構成するゲート電極１３ａ、１３ｂがゲート絶縁膜を介して形成されている。これらゲート電極１３ａ、１３ｂの一方側面に対応する基板１１内に光電変換素子としてのＮ型フォトダイオード領域１４ａ、１４ｂ、Ｐ型フォトダイオード領域１５ａ、１５ｂが形成され、ゲート電極１３ａ、１３ｂの他方側面に対応する基板１１内に例えばドレイン領域としての拡散層１６ａ、１６ｂが形成されている。

基板１１の上には、ゲート電極１３ａ、１３ｂを覆う第１層間絶縁膜１７及び第２層間絶縁膜１９が形成されている。第１層間絶縁膜１７内に拡散層１６に接続されたコンタクト１８ａ、１８ｂが形成され、第２層間絶縁膜１９内に第１Ｃｕ（銅）配線２０ａ、２０ｂ、２０ｃが形成されている。第１Ｃｕ配線２０ａ、２０ｂは、コンタクト１８ａ、１８ｂに接続されている。これら第１Ｃｕ配線２０ａ、２０ｂ、２０ｃ上には、例えばシリコン窒化膜により構成された第１キャップ層２１が形成されている。この第１キャップ層２１は、銅の拡散を防止するものである。この第１キャップ層２１は光の透過率が低いため、画素領域２のＮ型及びＰ型フォトダイオード１４ａ、１５ａの上部に位置する部分は除去されている。さらに、この第１キャップ層２１は、後述するアニール処理において、水素の透過を妨げる。このため、ダミー画素領域３、図示せぬ黒基準領域４、及びロジック回路領域５において、第１Ｃｕ配線上以外の第１キャップ層２１が除去されている。

第１キャップ層２１及び第２層間絶縁膜１９上に第３層間絶縁膜２２が形成されている。この第３層間絶縁膜２２及び第１キャップ層１９内にコンタクト２３ａ、２３ｂが形成され、第３層間絶縁膜２２内に第２Ｃｕ配線２３ｃが形成されている。コンタクト２３ａ、２３ｂは、第１Ｃｕ配線２０ａ、２０ｂにそれぞれ接続されるとともに、第２Ｃｕ配線２３ｃに接続されている。第２Ｃｕ配線２３ｃの上には、第２キャップ層２４が形成されている。この第２キャップ層２４も画素領域２の上方、ダミー画素領域３、黒基準領域４、及びロジック回路領域５の第２Ｃｕ配線上以外の領域において除去されている。

第２キャップ層２４、第３層間絶縁膜２２上にパッシベーション膜としての例えばシリコン酸化膜２５が形成され、このシリコン酸化膜２５上にパッシベーション膜としての例えばシリコン窒化膜２６が形成される。シリコン窒化膜２６、シリコン酸化膜２５、第２キャップ層２４内に例えばアルミニウムにより構成されたボンディングパッド２７ａが形成されている。このボンディングパッド２７ａは、第２Ｃｕ配線２３ｃに接続されている。

また、画素領域２において、フォトダイオード１４ａ、１５ａに対応するシリコン窒化膜２６上にはカラーフィルタ２８が形成され、このカラーフィルタ２８上にマイクロレンズ２９が形成されている。さらに、ダミー画素領域３、黒基準領域４、ロジック回路領域５に対応するシリコン窒化膜２６上には、例えばアルミニウムにより構成された遮光膜２７ｂが形成され、ダミー画素領域３、黒基準領域４、ロジック回路領域５は、遮光膜２７ｂにより遮光されている。

次に、図３乃至図７を参照して上記構成の半導体撮像装置の製造方法について説明する。図３乃至図７において、図２と同一部分には同一符号を付す。

図３に示すように、例えばＰ型のシリコン基板１１内に例えばシリコン酸化膜により素子分離領域１２が形成される。この後、基板１１上にゲート絶縁膜としてのシリコン酸化膜、及びポリシリコン層が形成される。これらポリシリコン層及びシリコン酸化膜がエッチングされ、転送トランジスタＴａ、Ｔｂのゲート電極１３ａ、１３ｂが形成される。これらゲート電極１３ａ、１３ｂ及び図示せぬ例えばレジストパターンをマスクとしてＮ型不純物、及びＰ型不純物がイオン注入され、Ｎ型フォトダイオード１４ａ、１４ｂ、Ｐ型フォトダイオード１５ａ、１５ｂ、及びＮ型拡散層１６ａ、１６ｂが形成される。

この後、図４に示すように、基板１１上に例えばシリコン酸化膜が例えば化学気相成長（ＣＶＤ）により堆積される。このシリコン酸化膜が、化学機械的研磨（ＣＭＰ）法を用いて平坦化され、第１層間絶縁膜１７が形成される。この第１層間絶縁膜１７に、フォトリソグラフィー法を用いて拡散層１６ａ、１６ｂを露出する第１コンタクトホールが形成され、この第１コンタクトホール内に例えばタングステンが埋め込まれ、コンタクト１８ａ、１８ｂが形成される。

次いで、基板１１の全面に例えばシリコン酸化膜により構成された第２層間絶縁膜１９が堆積される。この第２層間絶縁膜１９に、フォトリソグラフィー法を用いてコンタクト１８ａ、１８ｂを露出する第１配線溝やその他の第１配線溝が形成される。その後、全面にＣｕ膜が堆積され、ＣＭＰ法を用いてＣｕ膜が平坦化され、第１配線溝内に第１Ｃｕ配線２０ａ、２０ｂ、２０ｃが形成される。続いて、第１Ｃｕ配線２０ａ、２０ｂ、２０ｃの酸化及び拡散防止のため、第１Ｃｕ配線２０ａ、２０ｂ、２０ｃ及び第２層間絶縁膜１９の全面にシリコン窒化膜が堆積され、キャップ層２１が形成される。

次に、図５に示すように、光の透過率低下を防止するため、画素領域２の光路上のキャップ層２１が、フォトリソグラフィー法を用いて除去される。この時、ダミー画素領域３の第１Ｃｕ配線２０ｂ、２０ｃ上以外のキャップ層２１、及び図示せぬ黒基準領域やロジック回路領域の第１Ｃｕ配線上以外のキャップ層が除去される。すなわち、例えばダミー画素領域３、黒基準領域及びロジック回路領域において、第１Ｃｕ配線上以外のキャップ層２１の殆どが除去される。

次に、図６に示すように、全面に例えばシリコン酸化膜により構成された第３層間絶縁膜２２が堆積され、キャップ層２１及び第２層間絶縁膜１９が覆われる。この後、フォトリソグラフィー法を用いて、第３層間絶縁膜２２、キャップ層２１に第１Ｃｕ配線２０ａ、２０ｂを露出する第２コンタクトホール及び第２コンタクトホールと連通する第２配線溝が形成される。続いて、第２Ｃｕ膜が全面に堆積され、ＣＭＰ法を用いて第２Ｃｕ膜が平坦化される。このデュアルダマシン工程により、第２コンタクト２３ａ、２３ｂ及び第２Ｃｕ配線２３ｃが形成される。この後、全面に第２Ｃｕ配線２３ｃの酸化及び拡散防止のためのシリコン窒化膜が堆積され、キャップ層２４が形成される。

次に、図７に示すように、光の透過率低下を防止するため、画素領域２の光路上のキャップ層２４がフォトリソグラフィー法を用いて除去される。この時、ダミー画素領域３や図示せぬ黒基準領域やロジック回路領域においても、第２Ｃｕ配線上以外のキャップ層２４が除去される。

次に、図２に示すように、例えばシリコン酸化膜により構成されたパッシベーション膜２５とシリコン窒化膜により構成されたパッシベーション膜２６が順次堆積される。その後、基板１１は、水素ガス雰囲気内で４００℃程度の温度により熱処理としてのシンター処理が行われる。この処理により、シリコン窒化膜中に含まれる水素がシリコン基板中に拡散され、シリコンとゲート酸化膜との界面のダングリングボンドが水素により終端される。

この後、フォトリソグラフィー法を用いて、パッシベーション膜２６、２５、キャップ層２１がエッチングされ、第２Ｃｕ配線２３ｃを露出する開口が形成される。次いで、アルミニウム層が堆積され、フォトリソグラフィー法を用いてアルミニウム層がパターニングされる。この結果、開口内にボンディングパッド２７ａが形成され、ダミー画素領域３や黒基準領域及びロジック回路領域上に光を遮断するための遮光膜２７ｂが形成される。次いで、画素領域２の光路に対応するパッシベーション膜２６上にカラーフィルタ２８とマイクロレンズ２９が形成され、半導体撮像装置としてのＣＭＯＳイメージセンサが完成される。カラーフィルタは、例えばＲ、Ｇ、Ｇｒ、Ｇｂにより構成されている。

上記実施形態によれば、画素領域２では光路上のシリコン窒化膜により構成されたキャップ層２１、２４を除去している。さらに、ダミー画素領域３や黒基準領域やロジック回路領域の第１、第２Ｃｕ配線２０ｂ、２０ｃ、２３ｃ上以外のキャップ層２１、２４も除去している。このため、熱処理において、画素領域２と、ダミー画素領域３、黒基準領域及びロジック回路領域とにおいて、水素が基板へ入る量を均一化することができる。したがって、画素領域２、ダミー画素領域３、黒基準領域及びロジック回路領域のダングリングボンドを水素により確実に終端させることができ、トランジスタのリーク電流を抑制することができる。このため、画素領域２と、ダミー画素領域３、黒基準領域及びロジック回路領域とにおいて、暗時の出力特性の差を抑制することが可能である。

図８、図９は、図１に示すIII−III線（Ｘアドレス）に沿った画素の暗時の出力レベル（Ｒ、Ｇ、Ｇｒ、Ｇｂ）を示すものであり、図８は従来例、図９は本実施形態の場合を示している。

暗時の出力レベルは、Ｘアドレスに沿って一定であることが理想である。しかし、図８に示す従来例の場合、ダミー画素領域や黒基準領域及びロジック回路領域において、リーク電流が生じるため、これらの領域からの出力レベルと画素領域からの出力レベルとに約２５ＬＳＢの差が生じている。

これに対して、図９に示す本実施形態の場合、ダミー画素領域や黒基準領域及びロジック回路領域のリーク電流が抑制されている。このため、これらの領域からの出力レベルと画素領域からの出力レベルと差は、約５ＬＳＢに改善されていることが分かる。

また、上記実施形態によれば、第１、第２Ｃｕ配線２０ａ、２０ｂ、２０ｃ、及び第１Ｃｕ配線２３ｃ上にシリコン窒化膜により構成されたキャップ層２１、２４が形成されている。このため、Ｃｕの拡散及び酸化を防止することが可能である。

図１０は、本発明の変形例を示すものである。

図２に示す実施形態の場合、ダミー画素領域３において、第１Ｃｕ配線２０ｂと第１Ｃｕ配線２０ｃとの間で第１Ｃｕ配線の無い領域と、第２Ｃｕ配線２３ｃの無い領域が、垂直方向上のほぼ同一位置に存在している。

これに対して、図１０に示す変形の場合、ダミー画素領域３において、第１Ｃｕ配線２０ｂと第１Ｃｕ配線２０ｃとの間で第１Ｃｕ配線の無い領域と、第２Ｃｕ配線２３ｃと第２Ｃｕ配線２３ｄとの間で第２Ｃｕ配線の無い領域が、垂直方向上の同一位置に無い。しかも、これら第１、第２Ｃｕ配線２０ｂ、２０ｃ、２３ｃ、２３ｄ上には、光の透過率が低いシリコン窒化膜により構成されたキャップ層２１、２４が形成されている。したがって、本変形例によれば、遮光性能を向上させることが可能である。

また、上記実施形態は、ＣＭＯＳイメージセンサに本発明を適用した場合について説明したが、これに限らず、Ｃｕ配線を用いた他のセンサや半導体装置に適用可能なことは言うまでもない。

その他、本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

１…半導体撮像装置、２…画素領域、３…ダミー画素領域、４…黒基準領域、５…ロジック回路領域、１１…シリコン基板、Ｔａ、Ｔｂ…転送トランジスタ、２０ａ、２０ｂ、２０ｃ…第１Ｃｕ配線、２３ｃ、２３ｄ…第２Ｃｕ配線、２１、２４…キャップ層（シリコン窒化膜）。

Claims

複数の光電変換素子が配置された画素領域と、
前記画素領域の周辺に配置されたダミー画素領域、黒基準領域、ロジック回路領域を含む回路領域と、
前記画素領域及び前記回路領域に配置された銅配線と、
前記銅配線上に配置され、シリコン窒化膜により構成されたキャップ層と
を具備し、
前記画素領域及び前記回路領域の前記銅配線上以外の前記キャップ層が除去され、前記ダミー画素領域において、前記銅配線の無い領域が垂直方向上の同一位置に無いことを特徴とする半導体撮像装置。