JPS6312148A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（既　　要〕 本発明にかかる半導体装置は、半導体基板主面から該基
板内に堀込まれた溝の内面に絶縁膜が形成され、該絶縁
膜は液溝の底部近傍において開口され、液溝の内部を埋
めるように充填された導電材料が、該開口を通して該基
板と電気的に接続されるように構成されており、この部
分をアイソレーション領域とすることにより、従来の所
謂トレンチアイソレーション技術のもつ利点を有する上
に、該導電材料が該基板と電気的に接続されることによ
って、該従来のトレンチアイソレーションの場合のよう
に、該溝側面に寄生チャネルが発生し素子間にリーク電
流が生ずるのを有効に防止することができる。なお上記
アイソレーション領域をダイナミックＲＡＭ用のキャパ
シタとして利用することもできる。

〔産業上の利用分野〕

本発明は半導体装置に関し、特に半導体ｒｃにおけるア
イソレーション領域の改良に関する。

〔従来の技術〕

従来、この種のアイソレーションを行うにあたっては、
所謂ＬＯＣＯＳ法による選択酸化膜が、比較的簡便な方
法として最も広く用いられている。かかる選択酸化を行
うにあたっては、例えばシリコン基板表面に例えば５０
０人程度のシリコン酸化膜を介して５１３Ｎ４をＣＶＤ
　（ケミカル　ベーパ　デポジション）によって形成し
、ｉｆ　Ｓ　ｉ　３　Ｎ　４からなる被覆層にパターニ
ングによって開口部を形成し、該開口部を通して該基板
表面を所定の深さまで酸化することによって所謂フィー
ルド酸化膜が形成される。しかしながら、この場合、該
フィールド酸化膜の両端には、所謂バーズビーク（鳥の
くちばし状をした領域）が発生するため、該フィールド
酸化膜（アイソレーション領域）の幅は該開口部によっ
て規定される最小寸法より必ず大きくなり（例えば該最
小寸法幅の２倍程度に膨らむ）、このために該アイソレ
ーション領域幅（分離帯域）が素子の微細化に伴う高集
積化の妨げとなる。

またかかる選択酸化膜によってアイソレーションを行っ
た場合には、ＣＭＯＳ構造をとったとき、所謂ランチア
ンプを防止するための特別な対策が何等講じられておら
ず、したがって該ランチアップ防止には、素子間を十分
に離して該素子間に形成されるラテラルｐｎｐ　　（又
はｎｐｎ）トランジスタの利得を下げる必要があり、こ
のことも素子の微細化の妨げとなる。なおここでいうラ
ッチアップとは、第２図に示されるようなＣＭＯＳ構造
の半導体装置（上記選択酸化により形成されたフィール
ド酸化膜２′によってアイソレーションを行う）におい
ては、ｎウェル８′内に形成されたｐ＋領領域ソース・
ドレイン領域）１０′とｐ型基板１′内に形成されたｎ
″領域９′との間に、ｎｐｎ　）ランジスタＱ１とｐｎ
ｐトランジスタＱｚ　　（所謂サイリスク構造）が形成
されることにより、何らかの原因（例えば配線上のノイ
ズ）によって該トランジスタＱ、、Ｑ！が順方向にバイ
アスされると、これらのトランジスタが全体としてサイ
リスクとして動作し、該サイリスク部分を流れつづける
電流によって素子が過熱状態となる現象をいい、このよ
うなラフチアツブを防止するためには、例えば上記トラ
ンジスタＱ１のエミッタ・コレクタ間を離して（すなわ
ち素子間を十分に離して）該トランジスタの利得（電流
増巾率）を下げる必要が生ずるのである。なお、１１′
はゲートを示している。

一方、これに対し、従来よりトレンチアイソレーション
と称される技術が知られている。かかるトレンチアイソ
レーションは、第３図に示すように、半導体基板１′に
深い溝３′を堀り、その中に絶縁物４′を充填するよう
にしたもので、少くとも形状的には上記選択酸化膜（Ｌ
ＯＣＯＳ法）の欠点のすべてを解決することができる。

すなわち液溝３′の加工寸法が分離帯幅そのものとなっ
て、該ａ３′によって規定される狭い寸法幅のアイソレ
ーション領域を形成することができ、また上記第３図に
示すようにＣＭＯＳ構造に該トレンチアイソレーション
を適用した場合には、ｎウェル８′下方に所定の深さま
で突出する該トレンチアイソレーション領域によって、
ｎウェル８′とｐ型基板１′のｎ″領領域′間に形成さ
れるトランジスタＱ。

のベース部分の距離が長くなり、該ベース内のキャリア
が該突出したトレンチアイソレーション領域にさえぎら
れて拡散しにくくなり、その結果、上記選択酸化膜によ
るアイソレーションの場合に生じたようなランチアップ
を有効に防止することができる。

ところでかかるトレンチアイソレーションを行うにあた
り、液溝３′の中をすべて絶縁物４′（例えば５ｉ（ｈ
）で埋戻すと、該埋戻し工程自体が容易ではない。この
ことは該ＳｉＯ□をＣＶＤで付着させるとき溝の中に隙
間のない良質な膜が形成しにくいことによるもので、こ
れは該５ｉ０２自体の性質によるものであるから、容易
に改善することができない。また仮に該ＳｉＯ□で該溝
内を充填すると、シリコン基板との間の熱膨張係数の相
異から該シリコン基板にストレスを与え、近傍のキャリ
アのライフタイムを短くしまた液溝に沿って寄生チャネ
ルができ易い。

このため第４図に示すように、液溝３′の内面に酸化等
により絶縁膜４″をつけ、次いで残部をポリシリコンロ
′で埋戻すようにしたトレンチアイソレーション構造が
考えられている。この場合、該ポリシリコンはＳｉＯ□
に比べると溝の中のような隙間に良好にデポジションで
きる性質があり、それだけ工程上のメリットがある。し
かしこの場合、埋め戻されたポリシリコンロ′は電気的
にフローティング状態なので、何らかの理由で（例えば
当該アイソレーション領域が接しているｐｎ接合でイン
パクトイオン化が起ったとき生ずる高エネルギーをもっ
たキャリアが、該ポリシリコンロ′内に注入される等に
より）、該ポリシリコンロ′がチャージアップされると
、該ポリシリコンロ′が所謂ゲート電極となって、液溝
３′の側面にやはり寄生チャネルＳが発生し、該寄生チ
ャネルＳを通して隣接素子間（例えば隣接するｎ″領域
間）にリーク電流が生じて、誤動作の原因になるという
問題点があった。

〔発明が解決しようとする問題点〕

本発明はかかる問題点を解決するためになされたもので
、上記従来のトレンチアイソレーション技術のもつ利点
を有する上に、該従来のトレンチアイソレーション技術
において問題となった該ポリシリコン（ａ内部の導電材
料）のチャーシア・ノブを防止し、それによって上述し
たような溝側面における寄生チャネルの発生を有効に阻
止するようにしたものである。

〔問題点を解決するための手段〕

上記問題点を解決するために本発明においては、半導体
基板主面から該基板内に堀込まれた溝の内面に絶縁膜が
形成され、該絶縁膜は液溝の底部近傍において開口され
、液溝の内部を埋めるように充填された導電材料が、該
開口を通して該基板と電気的に接続される、半導体装置
が提供される。

〔作　用〕

上記構成によれば、該導電材料が該開口を通して該基板
と電気的に接続されるため、該導電材料は該基板と同一
電位となって上述したようなチャージアップをされるこ
とがなく、したがって上記寄生チャネルの発生を有効に
防止することができる。

〔実施例〕

第１図は本発明の１実施例としての半導体装置を示すも
ので、本発明がＣＭＯＳ構造のものに適用される場合が
示されているが、本発明がそれ以外の半導体装置のアイ
ソレーション領域にも適用されうろことはいうまでもな
い。

該第１図中、１はｐ型半導体基板であり、２は上記選択
酸化によって形成されたフィールド酸化膜、３１　、３
２は本発明によるトレンチアイソレーション領域であっ
て、そのうち、ｎウェル８に接して形成されたトレンチ
アイソレーション領域３２は、該フィールド酸化膜２と
組合せて形成されており、その理由については後述する
。

咳トレンチアイソレーション領域３１　、３２には、基
板ｌの表面から該基板内に所定深さの溝３　（例えば深
さ５μｍ、溝開口部の幅１μｍ）が堀込まれ、次いで液
溝３の内壁面に例えば厚さ１０００人の酸化膜４が形成
され、次いで液溝３の底部に形成された酸化膜部分が例
えば垂直方向の選択的工・ノチングによって除去され、
これにより該絶縁膜４はＭ　ａ３の底部近傍において開
口される。次いで液溝３の内壁には、該基板１と同じ導
電型（この場合ｐ型）の不純物がドーピングされたポリ
シリコン層６が、例えばＣＶＤによってデポジットされ
、これにより該デポジットされたポリシリコン層６と該
基板１とが、第１図中にコンタクト部５として示すよう
に、互に電気的に接続される。なお該ポリシリコン層６
に該ｐ型不純物をドーピングする手段としては、例えば
該ポリシリコン層６内にボロンなどを気相拡散するとか
あるいはＢＳＧ（ボロン　シリケート　ガラス）などを
固相拡散するとかすればよく、このようにして該ポリシ
リコン層６に該基板１と同じ導電型（この場合ｐ型）の
不純物がドーピングされることにより、該ポリシリコン
層６の電位が確実に該基板１と同一の電位となるように
される。また該ポリシリコン層６を第１図に示すように
ａ３の所定の内表面にのみデポジットさせるには、該溝
内表面を含む基板全面に該ポリシリコン層をデポジット
させたあと、その全面に所定のレジストを塗布して露光
すれば、該溝内表面における所定の深さから下方のレジ
スト領域は露光されることがなく、したがつてその部分
をマスクにしてエツチングすることにより、該所定の溝
内表面にのみ該ポリシリコン層６がデポジットされるこ
とになる。次いで該溝３内の残部に、更にポリシリコン
層７が埋め込まれ、トレンチアイソレーション領域３１
　、３２が形成される。

この場合、該ポリシリコン層６と該ポリシリコンＮ７と
の間に所定の絶縁膜（例えば厚さ１００人程度のＳｉＯ
□を形成するとか、Ｓｉ３Ｎ、をデポジットさせる。）
をはさむようにすれば、該ポリシリコン層７を蓄積電極
とするダイナミックＲＡＭ用のキャパシタを形成するこ
とができる。したがってこのようにして上記アイソレー
ション領域３１　、３２をダイナミックＲＡＭのキャパ
シタとして兼用した場合には、高集積度のＣＭＯＳ型の
ダイナミックＲＡＭを構成することができる。なお該ア
イソレーション領域３１　、３２をキャパシタとして利
用しない場合には、該ポリシリコン層６上に直接ポリシ
リコン層７を充填すればよいことはいうまでもないが、
これらポリシリコン層６，７の間に上述したような極め
て薄い絶縁膜を介在させても、アイソレーションの機能
に何等支障はない。

なお、上記第１図に示されるＣＭＯ５構造の半導体装置
において、８は上述したｎウェル、９はｐ型基板１内に
゛形成されたｎ″領域ソース・ドレイン領域）、１０は
該ｎウェル８内に形成されたｐ゛領域ソース・ドレイン
領域）、１１は各ソースドレイン領域９，１０と組合せ
られるゲート部分を示す。このようなＣＭＯ５構造の半
導体装置に上記アイソレーション領域３１　、３２を適
用した場合、該ウェル８を液溝３に当接させるようにし
て該ウェル８の横方向への拡散をストップさせることが
できるので、該ウェル８の周囲に要する面積をおさえる
ことができる。また上記アイソレーション領域３１　、
３２における溝３の側面には比較的厚い酸化膜４が形成
できるので、該ウェル８のｎ領域と該基板１のｐ領域の
両方が液溝３に接しても、耐圧上の問題は生じない。

ここで該ｎウェル８と接するトレンチアイソレーション
領域３２を上記フィールド絶縁膜２と組合せるようにし
て構成する理由は、該ｎウェル８が該アイソレーション
領域３２に接した部分では、液溝３の側面に寄生チャネ
ルが発生するおそれがあるからである。すなわち、本発
明によって構成される上記アイソレーション領域３１　
、３２においては、該溝３内に埋め込まれている導電材
料（ポリシリコン層６）が基板１に電気的に接続されて
おり、そのために、該ｎウェル８内に形成されるトラン
ジスタのソース・ドレイン領域１０を液溝３に接触させ
ると、該ｎウェル８が該基板１に対し逆バイアスされて
いることにより、該溝側面のｎウェル８内に寄生チャネ
ル（所謂ＭＯＳトランジスタとしてのチャネル）が発生
し、該寄生チャネルを通じてリーク電流が生ずるおそれ
がある。

このため上述したようなウェルが接するトレンチアイソ
レーション領域３２には、上記従来の所謂ＬＯＣＯ５法
によるフィールド酸化膜２を組合せて、８亥トレンチア
イソレーション領域３２と、３亥ウエル内のトランジス
タのソース・ドレイン領域１０との接触を回避している
。

同様な理由によって、該ウェル（第１図の場合はｎウェ
ル８の中においても、トランジスタ同志の離間には上述
したようなトレンチアイソレーションを用いることなく
、上記フィールド酸化膜２が用いられる。すなわち該ｎ
ウェル８内にトレンチアイソレーション領域を設けた場
合には、言亥トレンチアイソレーションＳ頁域が８亥ｎ
ウェル８を通して該ｐ型基板１内に突出することによっ
て、上記ｎウェル８に接するトレンチアイソレーション
領域３２について述べたのと同様の理由によって、寄生
チャネルが発生するおそれがあるからである。これに対
して該基板１と同−導電型領域上のトランジスタは、上
述したトレンチアイソレーション領域（例えば３１）に
よって離間される。このようにして、上記第１図に示さ
れる半導体装置の場合、ｐ型基板１内に形成されるトラ
ンジスタ同志（ソース・ドレイン領域９同志）の離間に
は、上述したトレンチアイソレーション（すなわち所定
の溝寸法により規定される狭いアイソレーション）を行
うことができ、これによって該基板内に形成されるトラ
ンジスタをきわめて高い集積度で集積できるとともに、
本発明においては、該／＃３内に埋め込まれたポリシリ
コン層のチャージアンプの問題がなく、上記従来技術に
おいて問題となったような寄生チャネルの発生を有効に
防止することができる。なお、本発明による半導体装置
においても、ポンディングパッドが設けられるアイソレ
ーション領域には、通常上記トレンチアイソレーション
とフィールド酸化膜２とを組み合せ、フィールド酸化膜
部分によって所定の寸法を確保するようにされる。

なお、上記第１図に示されるようなＣＭＯＳ構造のもの
において、該ウェル８の周囲に上述したトレンチアイソ
レーション領域３２を設けることによって上述したラッ
チアップが有効に防止されることは明らかである。すな
わち前述したように、ランチアンプを起す原因であるラ
テラルｎｐｎ　）ランジスクＱ、のベース領域中に該ト
レンチアイソレーション領域３２が入ることによって、
当該トランジスタのコレクタ・エミッタ間、すなわちｎ
ウェル８とｎ゛ソース領域９間の電流が阻止されるから
である。これに加えて、１４ｍ３の底部においては、該
絶縁膜４の開口を通して高濃度のボロンが、該ポリシリ
コン層６へのドーピング過程で、該基板１内に拡散する
ので、このことも該ｎｐｎトランジスタＱ、の利得を下
げ、該ランチアンプ阻止に有効に機能する。

〔発明の効果〕

本発明によれば、狭い寸法幅のアイソレーション領域を
形成することによって素子の微細化に伴う高集積化を図
り、またＣＭＯＳ構造をとったときのラフチアツブを有
効に阻止することができるとともに、従来のトレンチア
イソレーションを行う場合に問題となった、チャージア
ップに伴う寄生チャネルの発生をも有効に狙止し、誤動
作の原因をなくすことができる。

【図面の簡単な説明】

第１図は、本発明の１実施例としての半導体装置の構成
を示す図、 第２図は、従来技術である選択酸化によってアイソレー
ションを行った場合に生ずるラフチアツブ現象を説明す
る図、 第３図および第４図は、それぞれ従来技術としてのトレ
ンチアイソレーション領域の構成を示す図である。 （符号の説明） １．１′・・・半導体基板、 ２．２′・・・選択酸化により形成されたフィールド酸
化膜、 ３１　、３２・・・トレンチアイソレーション領域、３
．３′・・・溝、　　　　４．４”・・・絶縁膜、４′
・・・絶縁物、　　　　　５・・・コンタクト部、６．
６’、７・・・ポリシリコン層、 ８．８′・・・ウェル、 ９．９’、１０．１０’・・・ソース・ドレイン領域。 １″ 従来技術としてのトレンチ アイソレーションの１例を示す図 第３図 １′ 従来技術としてのトレンチ アイソレーションの他の例を示す図 第４図

Claims (1)

【特許請求の範囲】
1. １、半導体基板（１）の主面から該基板内に堀込まれた
   溝（３）の内面に絶縁膜（４）が形成され、該絶縁膜（
   ４）は該溝（３）の底部近傍において開口され、該溝（
   ３）の内部を埋めるように充填された導電材料（６）、
   （７）が、該開口を通して該基板（１）と電気的に接続
   されることを特徴とする半導体装置。