JPS62298162A - Ｓｏｉ ｍｉｓトランジスタ - Google Patents
Ｓｏｉ ｍｉｓトランジスタInfo
- Publication number
- JPS62298162A JPS62298162A JP14026986A JP14026986A JPS62298162A JP S62298162 A JPS62298162 A JP S62298162A JP 14026986 A JP14026986 A JP 14026986A JP 14026986 A JP14026986 A JP 14026986A JP S62298162 A JPS62298162 A JP S62298162A
- Authority
- JP
- Japan
- Prior art keywords
- film
- island
- substrate
- semiconductor
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 23
- 239000012535 impurity Substances 0.000 abstract description 7
- 239000004020 conductor Substances 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 20
- 238000005530 etching Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、側壁の寄生Ｍ Ｉ Ｓ トランジスタによ
るリーク電流が少ないＳｏｌ ＭＩＳ（ＳｉＯｎ
Ｉｎ５ｕｌａｔｏｒ Ｍｅｔａｌ Ｉｎ５ｕｌａｔｅ
ｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トランジスタに関す
るものである。
るリーク電流が少ないＳｏｌ ＭＩＳ（ＳｉＯｎ
Ｉｎ５ｕｌａｔｏｒ Ｍｅｔａｌ Ｉｎ５ｕｌａｔｅ
ｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トランジスタに関す
るものである。
Ｓｏｌ ＭＩＳ）ランジスタは寄生容量が少なく素子
分離も容易にできるので、高性能ＬＳＩ用素子として注
目されている。ＳＯＩ膜のうち活性領域以外を全てエッ
チオフしてしまい、残った半導体島にＭＩＳトランジス
タを崩成する方法は、製造プロセスが容易でかつ完全な
素子分離が可能であり、最も優れた構造を実現し得る。
分離も容易にできるので、高性能ＬＳＩ用素子として注
目されている。ＳＯＩ膜のうち活性領域以外を全てエッ
チオフしてしまい、残った半導体島にＭＩＳトランジス
タを崩成する方法は、製造プロセスが容易でかつ完全な
素子分離が可能であり、最も優れた構造を実現し得る。
しかしながら、このようにして形成されたＳＯＩ Ｍ
ＩＳＩ−ランジスタは、その構造上、半導体島側壁に寄
生ＭＩＳ）ランジスタが形成されやすく、リーク電流が
大きいという欠点がある。その原因は２つ考えられる。
ＩＳＩ−ランジスタは、その構造上、半導体島側壁に寄
生ＭＩＳ）ランジスタが形成されやすく、リーク電流が
大きいという欠点がある。その原因は２つ考えられる。
原因の１つは構造上半導体島の表面からも側面からも空
乏層が拡がり、側面の特に上部における閾電圧が低下す
ることによる。原因の他の１つは側面の絶縁膜と半導体
の界面には多くの準位が発生しやすく、これが正に帯電
しやすい性質を持っているために特にｎチャネルＳＯＩ
ＭＩＳ）ランジスタにおいて側面の閾電圧が低下す
ることによるものである曇このため従来から側面の閾電
圧を上げることを目的として、側面の基板不純物濃度を
高める工夫が成されて来た。
乏層が拡がり、側面の特に上部における閾電圧が低下す
ることによる。原因の他の１つは側面の絶縁膜と半導体
の界面には多くの準位が発生しやすく、これが正に帯電
しやすい性質を持っているために特にｎチャネルＳＯＩ
ＭＩＳ）ランジスタにおいて側面の閾電圧が低下す
ることによるものである曇このため従来から側面の閾電
圧を上げることを目的として、側面の基板不純物濃度を
高める工夫が成されて来た。
第２図は従来のＳｏｌ ＭＩＳ）ランジスタのチャネ
ルに垂直な面で切った断面構造図である。
ルに垂直な面で切った断面構造図である。
図中、１は絶縁基板、２はシリコンの半導体基板、３は
ゲート絶縁膜、７はチャネルストッパである。
ゲート絶縁膜、７はチャネルストッパである。
このような構造のＳＯＩ ＭＩＳトランジスタは、絶縁
基板１上に半導体島をＫＯＨやヒドラジンなどの異方性
エツチング法で形成すると、サイドはテーパーかつ（。
基板１上に半導体島をＫＯＨやヒドラジンなどの異方性
エツチング法で形成すると、サイドはテーパーかつ（。
従って、このエツチングにマスクとして使用した材料（
例えば３ｉ０２）をそのまま残し、上から半導体基板の
半導体中の不純物と同タイプのイオン注入を行い適当な
アニールを実施すれば第２図に示すようなチャネルスト
ツバ領域７ （高不純物濃度領域）を形成することがで
き、側面の閾電圧を上げることができる。この結果リー
クは抑制される。
例えば３ｉ０２）をそのまま残し、上から半導体基板の
半導体中の不純物と同タイプのイオン注入を行い適当な
アニールを実施すれば第２図に示すようなチャネルスト
ツバ領域７ （高不純物濃度領域）を形成することがで
き、側面の閾電圧を上げることができる。この結果リー
クは抑制される。
しかしながら、前述のチャネルストッパはイオン注入と
アニール工程によって形成されるために、比較的深く内
側に入り込み、有効な表面のチャネル巾が減少してしま
う。また、半導体島の形成には液体を用いた異方性エツ
チングが必要で、微細なＭ Ｉ Ｓ ）ランジスタの形
成には向かない。
アニール工程によって形成されるために、比較的深く内
側に入り込み、有効な表面のチャネル巾が減少してしま
う。また、半導体島の形成には液体を用いた異方性エツ
チングが必要で、微細なＭ Ｉ Ｓ ）ランジスタの形
成には向かない。
微細な半導体島を形成するためにドライエツチング技術
を用いた場合には、第３図のように半導体島の０［１３
璧は垂直に立つため、イオン注入による不純物の導入は
不可能であり、側壁によるリークを抑制することはでき
ない。なお、第３図の参照番号は、第２図と同一の要素
に同一の番号を付して示している。
を用いた場合には、第３図のように半導体島の０［１３
璧は垂直に立つため、イオン注入による不純物の導入は
不可能であり、側壁によるリークを抑制することはでき
ない。なお、第３図の参照番号は、第２図と同一の要素
に同一の番号を付して示している。
従って、本発明の目的は、微細なＭＩＳＩ−ランジスタ
においても側壁によるリーク電流が少な（、かつ半導体
島の表面全てが実効チャネル中として機能するようなＳ
ＯＩ Ｍｉｓ）ランジスタを提供することにある。
においても側壁によるリーク電流が少な（、かつ半導体
島の表面全てが実効チャネル中として機能するようなＳ
ＯＩ Ｍｉｓ）ランジスタを提供することにある。
第１の本発明のＳＯＩ ＭＩＳ）ランジスタは、絶縁
基板上に島状半導体膜の側壁のうち、少なくともチャネ
ルが形成される領域に、薄い絶縁膜を介して導電性の膜
が設けられ、この膜に側壁のチャネルが消滅するような
電位が加えられることを特徴としている。
基板上に島状半導体膜の側壁のうち、少なくともチャネ
ルが形成される領域に、薄い絶縁膜を介して導電性の膜
が設けられ、この膜に側壁のチャネルが消滅するような
電位が加えられることを特徴としている。
第２の本発明のＳｏｌ Ｍｉｓ）ランジスタは、絶縁
基板上の島状半導体膜の側壁のうち、少なくともチャネ
ルが形成される領域とソースとなる領域に、薄い絶縁膜
を介してチャネルとなるべき島状半導体膜と同じタイプ
の導電性の半導体が連続して設けられ、この半導体とソ
ースが金属配線により接続され、同電位に保たれること
を特徴としている。
基板上の島状半導体膜の側壁のうち、少なくともチャネ
ルが形成される領域とソースとなる領域に、薄い絶縁膜
を介してチャネルとなるべき島状半導体膜と同じタイプ
の導電性の半導体が連続して設けられ、この半導体とソ
ースが金属配線により接続され、同電位に保たれること
を特徴としている。
以下の説明では説明の便宜上ｎチャネルＳＯＩＭＯ３）
ランジスタを例にとるが、これ以外のＳＯＩ Ｍｉｓ
）ランジスタ例えばｐチャネルＳＯｆ ＭＯＳ）ラン
ジスタでも加える電圧の極性や不純物のタイプが逆であ
るだけで本質的には同じである。
ランジスタを例にとるが、これ以外のＳＯＩ Ｍｉｓ
）ランジスタ例えばｐチャネルＳＯｆ ＭＯＳ）ラン
ジスタでも加える電圧の極性や不純物のタイプが逆であ
るだけで本質的には同じである。
第１図に本発明のＳＯＩ ＭＯＳ）ランジスタの基本
構成の断面図を示す。図中、１は絶縁基板、２は半導体
基板、３はゲート絶縁膜、４はゲート、５は絶縁膜、６
は側壁ゲートである。
構成の断面図を示す。図中、１は絶縁基板、２は半導体
基板、３はゲート絶縁膜、４はゲート、５は絶縁膜、６
は側壁ゲートである。
第１図に示すように、本発明の構造では半導体島の側面
に薄い側壁ゲート膜を介して側壁ゲート６が存在する。
に薄い側壁ゲート膜を介して側壁ゲート６が存在する。
このとき側壁ゲート６の電位を側面のチャネルが消滅す
る方向すなわち負にバイアスしておけば、ごく薄い（約
１００人）蓄積層が形成され、側壁によるチャネル性の
リークは減少させることができる。
る方向すなわち負にバイアスしておけば、ごく薄い（約
１００人）蓄積層が形成され、側壁によるチャネル性の
リークは減少させることができる。
この構造では側面にテーパーが付いている必要はな（、
微細加工に適したドライエツチング技術が使える。また
、側面に形成される蓄積層はたかだか１００人程度の厚
みなので、実効的なトランジスタ巾の減少は無視できる
。これが第１の発明の原理である。
微細加工に適したドライエツチング技術が使える。また
、側面に形成される蓄積層はたかだか１００人程度の厚
みなので、実効的なトランジスタ巾の減少は無視できる
。これが第１の発明の原理である。
ここで、側壁ゲート６をｐ型のポリシリコンで形成し、
ソースの側壁にも廻して、ソースへの金属配線コンタク
トを取る時にこのポリシリコンにも同時に同じコンタク
ト穴でコンタクトを取ることを考える。この場合は、半
導体島の側壁はよほど界面準位あるいは界面固定電荷の
密度が高くない限り、ｐ型の側壁ゲート６の存在のため
にほぼフラットバンド状態となる。このためリークは充
分抑制できる。また、ソースコンタクトと側壁ゲートへ
のコンタクトが共用できるので面積的なハンディキャン
プはなくなる。これが第２の発明の原理である。
ソースの側壁にも廻して、ソースへの金属配線コンタク
トを取る時にこのポリシリコンにも同時に同じコンタク
ト穴でコンタクトを取ることを考える。この場合は、半
導体島の側壁はよほど界面準位あるいは界面固定電荷の
密度が高くない限り、ｐ型の側壁ゲート６の存在のため
にほぼフラットバンド状態となる。このためリークは充
分抑制できる。また、ソースコンタクトと側壁ゲートへ
のコンタクトが共用できるので面積的なハンディキャン
プはなくなる。これが第２の発明の原理である。
（実施例〕
次に本発明の実施例について説明する。
第４図は、第１及び第２の発明の実施例に共通の側壁ゲ
ートを形成する製造工程を示す図である。
ートを形成する製造工程を示す図である。
第４図（ａ）は、絶縁基板１１上のシリコン膜よりなる
半導体基板１２をドライエツチングで島状にし、約２０
０人の熱酸化膜（絶縁膜）１３を成長させたあと、約２
０００人のポリシリコン膜１４をＣＶＤ法で成長させた
所である。第４図（ｂ）は、スパッタエツチングを用い
てシリコンの基板１２の側壁にのみポリシリコン膜１４
を残した所である。
半導体基板１２をドライエツチングで島状にし、約２０
０人の熱酸化膜（絶縁膜）１３を成長させたあと、約２
０００人のポリシリコン膜１４をＣＶＤ法で成長させた
所である。第４図（ｂ）は、スパッタエツチングを用い
てシリコンの基板１２の側壁にのみポリシリコン膜１４
を残した所である。
第１の発明の実施例であるＳＯＩ ＭＯＳ）ランジス
タでは、ポリシリコン膜１４を形成する際にｎ型の不純
物を導入しておく。さらにポリシリコン膜１４をスパッ
タエッチする際に、第５図（ａ）の平面図に示すように
ポリシリコンｌｊ！１４への電極引出し部１５を形成す
るために、この引出し部１５に対応する部分のみレジス
トマスクをかけておく必要がある。第５図（ａ）の工程
のあとは、半導体島表面にある酸化膜１３を除去したあ
と、第１図に示すようにゲート酸化膜３を約２００人成
長させる。
タでは、ポリシリコン膜１４を形成する際にｎ型の不純
物を導入しておく。さらにポリシリコン膜１４をスパッ
タエッチする際に、第５図（ａ）の平面図に示すように
ポリシリコンｌｊ！１４への電極引出し部１５を形成す
るために、この引出し部１５に対応する部分のみレジス
トマスクをかけておく必要がある。第５図（ａ）の工程
のあとは、半導体島表面にある酸化膜１３を除去したあ
と、第１図に示すようにゲート酸化膜３を約２００人成
長させる。
この際、ポリシリコン膜１４の表面にも同程度の酸化膜
（絶縁膜）５が成長する。その後は通常の方法で第５図
（ｂ）の平面図に示すようにポリシリコンゲート１６（
第１図のゲート４に相当）、コンタクトホール１７を形
成し、金属配線１８を形成する。
（絶縁膜）５が成長する。その後は通常の方法で第５図
（ｂ）の平面図に示すようにポリシリコンゲート１６（
第１図のゲート４に相当）、コンタクトホール１７を形
成し、金属配線１８を形成する。
この第１の発明の実施例であるＳｏｌ ＭＯＳによれ
ば、側壁ポリシリコン膜の電位を側壁に蓄積層が形成さ
れる値、例えば−２■に設定するだけで、側壁による寄
生リーク電流を抑制することができる。この蓄積層はた
かだか１００人の厚みなので、有効なトランジスタ巾が
減少することはない。
ば、側壁ポリシリコン膜の電位を側壁に蓄積層が形成さ
れる値、例えば−２■に設定するだけで、側壁による寄
生リーク電流を抑制することができる。この蓄積層はた
かだか１００人の厚みなので、有効なトランジスタ巾が
減少することはない。
第２の発明の実施例であるＳＯＩ ＭＯＳ）ランジス
タでは、第４図（ａ）のポリシリコンＩ４１４を成長さ
せる際にｐ型の不純物を後のソースドレイン形成のため
のｎ型不純物注入に負けない程度高濃度に導入して基り
。さらに、ポリシリコン膜１４をスパッタエッチする際
には、第１の発明の実施例のようなポリシリコン膜１４
への電極引出し部は形成しないので、マスクは用いない
、スパッタエッチ後の上から見た形状は第６図（ａ）の
ようになる。
タでは、第４図（ａ）のポリシリコンＩ４１４を成長さ
せる際にｐ型の不純物を後のソースドレイン形成のため
のｎ型不純物注入に負けない程度高濃度に導入して基り
。さらに、ポリシリコン膜１４をスパッタエッチする際
には、第１の発明の実施例のようなポリシリコン膜１４
への電極引出し部は形成しないので、マスクは用いない
、スパッタエッチ後の上から見た形状は第６図（ａ）の
ようになる。
その後は通常の方法で、ポリシリコンゲート１６、コン
タクトホール１７．１７”を形成する。コンタクトホー
ルを形成する際、ソースとなるべき領域へのコンタクト
ホールと側壁のポリシリコン膜１４へのコンタクトホー
ルは、第６図（ｂ）のように共通化したコンタクトホー
ル１７′とする。最後に、金属配線１８を形成する。
タクトホール１７．１７”を形成する。コンタクトホー
ルを形成する際、ソースとなるべき領域へのコンタクト
ホールと側壁のポリシリコン膜１４へのコンタクトホー
ルは、第６図（ｂ）のように共通化したコンタクトホー
ル１７′とする。最後に、金属配線１８を形成する。
この第２の発明の実施例であるＳｏｌ ＭＯＳトラン
ジスタによれば、側壁ポリシリコン膜がｐ型でかつ常に
ソースと同電位なので、半導体島の側面はつねにほぼフ
ラットバンドの状態にあり、寄生リーク電流を抑制する
ことができる。また、ソースコンタクトと側壁ポリシリ
コン膜へのコンタクトは共通のコンタクトホールで実現
できるので、面積的にも優位にある。
ジスタによれば、側壁ポリシリコン膜がｐ型でかつ常に
ソースと同電位なので、半導体島の側面はつねにほぼフ
ラットバンドの状態にあり、寄生リーク電流を抑制する
ことができる。また、ソースコンタクトと側壁ポリシリ
コン膜へのコンタクトは共通のコンタクトホールで実現
できるので、面積的にも優位にある。
以上説明したように、本発明によれば、微細なＭｉｓト
ランジスタにおいても側壁によるリーク電流が少なく、
かつ半導体島の表面全てが実効チャネル巾として機能す
るようなＳｏｌ Ｍｉｓ）ランジスタを得ることがで
きる。
ランジスタにおいても側壁によるリーク電流が少なく、
かつ半導体島の表面全てが実効チャネル巾として機能す
るようなＳｏｌ Ｍｉｓ）ランジスタを得ることがで
きる。
第１図は本発明のＳＯＩ ＭＩＳトランジスタの基本構
造を示す断面図、 第２図及び第３図は従来構造のＳＯＩ Ｍｉｓトラン
ジスタの断面図、 第４図は第１及び第２の本発明の実施例の共通部分の製
造工程を示す断面図、 第５図は第１の発明の実施例を示す図、第６図は第２の
発明の実施例を示す図である。 １．１１・・・・・絶縁基板 ２．１２・・・・・半導体基板 ３・・・・・・・ゲート絶縁膜 ４・・・・・・・ゲート ５．１３・・・・・絶縁膜 ６・・・・・・・側壁ゲート ７・・・・・・・チャネルストッパ １４・・・・・・・ポリシリコン膜 １５・・・・・・・ポリシリコン膜の電極取り出し部 １６・・・・・・・ポリシリコンゲート１７．１７’
・・・・コンタクトホール１８・・・・・・・金属配線
造を示す断面図、 第２図及び第３図は従来構造のＳＯＩ Ｍｉｓトラン
ジスタの断面図、 第４図は第１及び第２の本発明の実施例の共通部分の製
造工程を示す断面図、 第５図は第１の発明の実施例を示す図、第６図は第２の
発明の実施例を示す図である。 １．１１・・・・・絶縁基板 ２．１２・・・・・半導体基板 ３・・・・・・・ゲート絶縁膜 ４・・・・・・・ゲート ５．１３・・・・・絶縁膜 ６・・・・・・・側壁ゲート ７・・・・・・・チャネルストッパ １４・・・・・・・ポリシリコン膜 １５・・・・・・・ポリシリコン膜の電極取り出し部 １６・・・・・・・ポリシリコンゲート１７．１７’
・・・・コンタクトホール１８・・・・・・・金属配線
Claims (2)
- （１）絶縁基板上に島状半導体膜の側壁のうち、少なく
ともチャネルが形成される領域に、薄い絶縁膜を介して
導電性の膜が設けられ、この膜に側壁のチャネルが消滅
するような電位が加えられることを特徴とするＳＯＩＭ
ＩＳトランジスタ。 - （２）絶縁基板上の島状半導体膜の側壁のうち、少なく
ともチャネルが形成される領域とソースとなる領域に、
薄い絶縁膜を介してチャネルとなるべき島状半導体膜と
同じタイプの導電型の半導体が連続して設けられ、この
半導体とソースが金属配線により接続され、同電位に保
たれることを特徴とするＳＯＩＭＩＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14026986A JPS62298162A (ja) | 1986-06-18 | 1986-06-18 | Ｓｏｉ ｍｉｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14026986A JPS62298162A (ja) | 1986-06-18 | 1986-06-18 | Ｓｏｉ ｍｉｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298162A true JPS62298162A (ja) | 1987-12-25 |
Family
ID=15264843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14026986A Pending JPS62298162A (ja) | 1986-06-18 | 1986-06-18 | Ｓｏｉ ｍｉｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060035A (en) * | 1989-07-13 | 1991-10-22 | Mitsubishi Denki Kabushiki Kaisha | Silicon-on-insulator metal oxide semiconductor device having conductive sidewall structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181670A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | Ｍｏｓ型半導体装置 |
-
1986
- 1986-06-18 JP JP14026986A patent/JPS62298162A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181670A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | Ｍｏｓ型半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060035A (en) * | 1989-07-13 | 1991-10-22 | Mitsubishi Denki Kabushiki Kaisha | Silicon-on-insulator metal oxide semiconductor device having conductive sidewall structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6437405B2 (en) | Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate | |
| US6294817B1 (en) | Source/drain-on insulator (S/DOI) field effect transistor using oxidized amorphous silicon and method of fabrication | |
| JP3207181B2 (ja) | 電界効果トランジスタ | |
| JP3529220B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05343686A (ja) | 半導体装置およびその製造方法 | |
| JP4027440B2 (ja) | 半導体基板の製造方法 | |
| JP4870288B2 (ja) | 半導体装置およびその製造方法と集積回路と半導体システム | |
| US6433372B1 (en) | Dense multi-gated device design | |
| JPS62298162A (ja) | Ｓｏｉ ｍｉｓトランジスタ | |
| KR100263475B1 (ko) | 반도체 소자의 구조 및 제조 방법 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPS63305562A (ja) | 半導体装置 | |
| JP2917931B2 (ja) | インバータ構造 | |
| JPS61271854A (ja) | 半導体素子分離構造及びその製造方法 | |
| JPH0563948B2 (ja) | ||
| JPH03793B2 (ja) | ||
| JPS60105247A (ja) | 半導体装置の製造方法 | |
| JP2917720B2 (ja) | 縦型電界効果トランジスタ | |
| JPH0620134B2 (ja) | 半導体装置 | |
| JPH0722625A (ja) | 半導体装置 | |
| JPH0669502A (ja) | Ｍｉｓ型高耐圧トランジスタ | |
| JPS60251669A (ja) | 半導体装置 | |
| JPH0294478A (ja) | 絶縁ゲート型トランジスタ | |
| JPH04241465A (ja) | 電界効果型半導体装置の製造方法 | |
| JPH0252469A (ja) | 半導体装置の製造方法 |