JPH03126264A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03126264A JPH03126264A JP26700389A JP26700389A JPH03126264A JP H03126264 A JPH03126264 A JP H03126264A JP 26700389 A JP26700389 A JP 26700389A JP 26700389 A JP26700389 A JP 26700389A JP H03126264 A JPH03126264 A JP H03126264A
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Landscapes
- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置の製造方法に関し、特に同一主
面上にｐ形とｎ形が隣接して形成されたｐ−ｎショート
基板を用いた半導体装置の製造方法に関するものである
。
面上にｐ形とｎ形が隣接して形成されたｐ−ｎショート
基板を用いた半導体装置の製造方法に関するものである
。
第５図（ａ）、（ｂ）、（Ｃ）は従来のコレクタ・ショ
ート形ＩＧＢＴにおけるｐ−ｎショート基板の製造方法
を説明するための図である。
ート形ＩＧＢＴにおけるｐ−ｎショート基板の製造方法
を説明するための図である。
第５図（ａ）において、ｎ−基板３１の一方の主面にマ
スク３２を形成し、このマスク３２を介してｐ形ドーパ
ントの高濃度ガス拡散を行い、表面濃度が１０２０ｃｍ
−’程度の２１コレクタ領域１ａを形成する。次に第５
図（ｂ）に示すように、マスク３２を除去した後に、新
たにマスク３３を形成し、ｎ形ドーパントの高濃度ガス
拡散を行うことによりｎ“コレクタ領域１ｂを形成する
。以降の工程は、通常のＭＯＳ Ｆ ＥＴのプロセスに
準拠して行われる。完成したコレクタ・ショート形ＩＧ
ＢＴの断面図を第５図（Ｃ）に示す。
スク３２を形成し、このマスク３２を介してｐ形ドーパ
ントの高濃度ガス拡散を行い、表面濃度が１０２０ｃｍ
−’程度の２１コレクタ領域１ａを形成する。次に第５
図（ｂ）に示すように、マスク３２を除去した後に、新
たにマスク３３を形成し、ｎ形ドーパントの高濃度ガス
拡散を行うことによりｎ“コレクタ領域１ｂを形成する
。以降の工程は、通常のＭＯＳ Ｆ ＥＴのプロセスに
準拠して行われる。完成したコレクタ・ショート形ＩＧ
ＢＴの断面図を第５図（Ｃ）に示す。
第５図（Ｃ）において、２はｎ′″ベース領域であり、
この表面の一部領域にはｐ形不純物を選択的に拡散する
ことによりｐ″′ウェル領域３が形成され、さらに、こ
のｐ１ウェル領域３の表面の一部領域には高濃度のｎ形
不純物を選択的に拡散することによりｎ１エミツタ領域
４が形成されている。ｎ−ベース領域２の表面とｎ＋エ
ミッタ領域４の表面とで挟まれたｐ９ウェル領域３の表
面上にはゲート絶縁膜５が形成され、このゲート絶縁膜
５は隣接するＩ ＧＢＴセル間で一体となるようにｎ−
ベース領域２の表面上にも形成されている。ゲート絶縁
膜５上には、例えばポリシリコンからなるゲート電極６
が形成され、また、ｐ“ウェル領域３およびｎ＋エミッ
タ領域４の両方に電気的に接続するように、例えばアル
ミなどの金属のエミッタ電極７が形成されている。なお
、ゲート電極６およびエミッタ電極７は絶縁膜８を介し
た多層構造とすることにより、全ＩＧＢＴセルに対して
それぞれ共通に電気的につながった構造となっている。
この表面の一部領域にはｐ形不純物を選択的に拡散する
ことによりｐ″′ウェル領域３が形成され、さらに、こ
のｐ１ウェル領域３の表面の一部領域には高濃度のｎ形
不純物を選択的に拡散することによりｎ１エミツタ領域
４が形成されている。ｎ−ベース領域２の表面とｎ＋エ
ミッタ領域４の表面とで挟まれたｐ９ウェル領域３の表
面上にはゲート絶縁膜５が形成され、このゲート絶縁膜
５は隣接するＩ ＧＢＴセル間で一体となるようにｎ−
ベース領域２の表面上にも形成されている。ゲート絶縁
膜５上には、例えばポリシリコンからなるゲート電極６
が形成され、また、ｐ“ウェル領域３およびｎ＋エミッ
タ領域４の両方に電気的に接続するように、例えばアル
ミなどの金属のエミッタ電極７が形成されている。なお
、ゲート電極６およびエミッタ電極７は絶縁膜８を介し
た多層構造とすることにより、全ＩＧＢＴセルに対して
それぞれ共通に電気的につながった構造となっている。
ｐ＋コレクタ領域１ａおよびｎ″″コレクタ領域１ｂの
表面には金属のコレクタ電極９が形成され、ｐ９コレク
タ領域１ａとｎゝコレクタ領域１ｂはそれぞれ共通に電
気的につながった構造となっている（特願昭６２−３０
８１９６号、特願昭６３−２２１１１０号参照）。
表面には金属のコレクタ電極９が形成され、ｐ９コレク
タ領域１ａとｎゝコレクタ領域１ｂはそれぞれ共通に電
気的につながった構造となっている（特願昭６２−３０
８１９６号、特願昭６３−２２１１１０号参照）。
次に動作について説明する。
ｎ−ベース領域２とｎ０エミツタ領域４とで挟まれたｐ
＋ウェル領域３の表面付近はｎチャネルのＭＯＳ構造と
なっており、ゲート端子Ｇを通じてゲート電極６に正電
圧を印加することによりゲート電極６直下のｐフェル領
域３の表面近傍に形成されたチャネルを通じて、電子が
ｎ＋エミッタ領域４よりｎ−ベース領域２へと流れる。
＋ウェル領域３の表面付近はｎチャネルのＭＯＳ構造と
なっており、ゲート端子Ｇを通じてゲート電極６に正電
圧を印加することによりゲート電極６直下のｐフェル領
域３の表面近傍に形成されたチャネルを通じて、電子が
ｎ＋エミッタ領域４よりｎ−ベース領域２へと流れる。
図中ｅはこのようにして流れる電子の移動経路を示す。
一方、ｐ０コレクタ領域１ａからは少数キャリアである
正孔がｈで示す移動経路でｎ−ベース領域２に注入され
、その一部は上記電子と再結合して消滅し、残りは正孔
電流としてｐ′″ウェル領域３を流れる。また、電子の
うち正孔と再結合しない残りはｎ０コレクタ領域１ｂに
流れる。このように、コレクタ・ショート形Ｉ ＧＢＴ
は基本的にバイポーラ動作をし、ｎ−ベース領域２では
電導度変調の効果により電導度が増大することから、従
来のパワーＭＯＳに比べて低いオン電圧、大きい電流容
量を実現できる利点がある。また、コレクタ領域がｐ＋
のみで構成されている通常のＩＧＢＴに比較して、コレ
クタ・ショート形ＩＧＢＴでは、ｐ１コレクタ領域１ａ
とｎ＋コレクタ領域１ｂのパターンおよび拡散プロファ
イルを最適化することにより、通常のＩＧＢＴには必要
であフたライフタイム制御工程が不要になるという製造
上の利点もある。
正孔がｈで示す移動経路でｎ−ベース領域２に注入され
、その一部は上記電子と再結合して消滅し、残りは正孔
電流としてｐ′″ウェル領域３を流れる。また、電子の
うち正孔と再結合しない残りはｎ０コレクタ領域１ｂに
流れる。このように、コレクタ・ショート形Ｉ ＧＢＴ
は基本的にバイポーラ動作をし、ｎ−ベース領域２では
電導度変調の効果により電導度が増大することから、従
来のパワーＭＯＳに比べて低いオン電圧、大きい電流容
量を実現できる利点がある。また、コレクタ領域がｐ＋
のみで構成されている通常のＩＧＢＴに比較して、コレ
クタ・ショート形ＩＧＢＴでは、ｐ１コレクタ領域１ａ
とｎ＋コレクタ領域１ｂのパターンおよび拡散プロファ
イルを最適化することにより、通常のＩＧＢＴには必要
であフたライフタイム制御工程が不要になるという製造
上の利点もある。
以上、従来のコレクタ・ショート形ＩＧＢＴにおけるｐ
−ｎショート基板の製造方法を素子動作と合せて説明し
たが、この技術はＳＩサイリスタ、ＧＴＯにも同様に適
用されるものである。
−ｎショート基板の製造方法を素子動作と合せて説明し
たが、この技術はＳＩサイリスタ、ＧＴＯにも同様に適
用されるものである。
従来のアノード・ショート構造を備えた半導体装置は以
上のようにして製造されているため、特にアノード面の
ｐｎ接合部近傍における低濃度領域の広がりが無視でき
ない割合になり、実効的なアノード面積が低下する問題
点があった。また、高濃度拡散に伴なう表面付近での欠
陥発生が積極的に防止されていないため、高温動作時の
リーク電流の増加、耐圧の劣化、コンタクト抵抗の増加
等の問題点もあった。
上のようにして製造されているため、特にアノード面の
ｐｎ接合部近傍における低濃度領域の広がりが無視でき
ない割合になり、実効的なアノード面積が低下する問題
点があった。また、高濃度拡散に伴なう表面付近での欠
陥発生が積極的に防止されていないため、高温動作時の
リーク電流の増加、耐圧の劣化、コンタクト抵抗の増加
等の問題点もあった。
この発明は、上記のような問題点を解消するためになさ
れたもので、実効的なアノード面積を増加できるととも
に、高濃度拡散に伴なう表面付近での欠陥を回復でき、
コンタクト抵抗を最小限に低減することのできるアノー
ド・ショート構造を備えた半導体装置の製造方法を得る
ことを目的とする。
れたもので、実効的なアノード面積を増加できるととも
に、高濃度拡散に伴なう表面付近での欠陥を回復でき、
コンタクト抵抗を最小限に低減することのできるアノー
ド・ショート構造を備えた半導体装置の製造方法を得る
ことを目的とする。
この発明に係る請求項（１）に記載の半導体装置の製造
方法は、第１の導電形の半導体基板の第１の主面に１本
以上のトレンチ溝を所定の深さに形成する工程と、トレ
ンチ溝に絶縁物を埋め込むことにより絶縁領域を形成す
る工程と、絶縁領域で囲まれた領域毎に第２の導電形の
第１の半導体領域と第１の導電形の第２の半導体領域を
形成する工程と、第１と第２の半導体領域の表面に絶縁
膜を形成する工程と、第１と第２の半導体領域の表面を
溶融するように熱エネルギーを与え溶融した半導体領域
を単結晶化する工程と、第１の導電形の半導体基板の第
２の主面に、第１の主電極と第１の制御電極を備えた半
導体装置を形成する工程と、前記半導体基板の第１の主
面上に第２の主電極を形成する工程を有するものである
。
方法は、第１の導電形の半導体基板の第１の主面に１本
以上のトレンチ溝を所定の深さに形成する工程と、トレ
ンチ溝に絶縁物を埋め込むことにより絶縁領域を形成す
る工程と、絶縁領域で囲まれた領域毎に第２の導電形の
第１の半導体領域と第１の導電形の第２の半導体領域を
形成する工程と、第１と第２の半導体領域の表面に絶縁
膜を形成する工程と、第１と第２の半導体領域の表面を
溶融するように熱エネルギーを与え溶融した半導体領域
を単結晶化する工程と、第１の導電形の半導体基板の第
２の主面に、第１の主電極と第１の制御電極を備えた半
導体装置を形成する工程と、前記半導体基板の第１の主
面上に第２の主電極を形成する工程を有するものである
。
また、この発明に係る請求項 （２）に記載の半導体装
置の製造方法は、第１の導電形の半導体基板の第１の主
面に１本以上のトレンチ溝を所定の深さに形成する工程
と、トレンチ溝に絶縁物を埋め込むことにより絶縁領域
を形成する工程と、絶縁領域で囲まれた領域毎に第１の
導電形の第１の半導体領域と第２の導電形の第２の半導
体領域を形成する工程と、前記第１の半導体領域に第２
の導電形の不純物をイオン注入する工程および前記第１
の半導体領域に第２の導電形の不純物をイオン注入する
工程とにより、第１の半導体領域の表面付近に特に高濃
度な第３の半導体領域を形成し、また、第２の半導体領
域の表面付近に特に高濃度な第４の半導体領域を形成し
、前記第３と第４の半導体領域が溶融するように熱エネ
ルギーを与え、溶融した半導体領域の表面を単結晶化す
る工程と、前記第１の導電形の半導体基板の第２の主面
に第１の主電極と第１の制御電極を備えた半導体装置を
形成する工程と、前記半導体基板の第１の主面上に第２
の主電極を形成する工程とを含むものである。
置の製造方法は、第１の導電形の半導体基板の第１の主
面に１本以上のトレンチ溝を所定の深さに形成する工程
と、トレンチ溝に絶縁物を埋め込むことにより絶縁領域
を形成する工程と、絶縁領域で囲まれた領域毎に第１の
導電形の第１の半導体領域と第２の導電形の第２の半導
体領域を形成する工程と、前記第１の半導体領域に第２
の導電形の不純物をイオン注入する工程および前記第１
の半導体領域に第２の導電形の不純物をイオン注入する
工程とにより、第１の半導体領域の表面付近に特に高濃
度な第３の半導体領域を形成し、また、第２の半導体領
域の表面付近に特に高濃度な第４の半導体領域を形成し
、前記第３と第４の半導体領域が溶融するように熱エネ
ルギーを与え、溶融した半導体領域の表面を単結晶化す
る工程と、前記第１の導電形の半導体基板の第２の主面
に第１の主電極と第１の制御電極を備えた半導体装置を
形成する工程と、前記半導体基板の第１の主面上に第２
の主電極を形成する工程とを含むものである。
（作用）
この発明の請求項 （１）に記載の発明においては、熱
エネルギーの走査による溶融再結晶時の偏析効果によっ
て表面接合部が移動する現象を絶縁領域の存在によって
防止した上で再結晶化が行える。
エネルギーの走査による溶融再結晶時の偏析効果によっ
て表面接合部が移動する現象を絶縁領域の存在によって
防止した上で再結晶化が行える。
また、請求項（２）に記載の発明においては、あらかじ
め高濃度に形成された半導体領域上にイオン注入を行い
、溶融再結晶化により活性化プロファイル形成と結晶回
復が行えるため、長時間の拡散工程が不要になる。
め高濃度に形成された半導体領域上にイオン注入を行い
、溶融再結晶化により活性化プロファイル形成と結晶回
復が行えるため、長時間の拡散工程が不要になる。
（実施例）
以下、この発明の一実施例をコンタクト・ショート形Ｉ
ＧＢＴの製造方法にならい、図面に基づいて説明する。
ＧＢＴの製造方法にならい、図面に基づいて説明する。
第１図（ａ）〜（６）はこの発明の一実施例を示す半導
体装置の工程断面図である。まず、第１図（ａ）に示す
ように、ｎ′″ベース領域２のコレクタ側主面にトレン
チ溝１０を形成する。次に、第１図（ｂ）に示すように
、トレンチ溝１ｏを二酸化シリコンで埋め込むことによ
り、絶縁領域１１を形成する。次に、コレクタ側主面に
酸化膜を形成し、絶縁領域１１にそってパターニングす
ることにより、第１の拡散デボマスク１２を形成し、ｐ
形ドーパントをガス拡散してｐ０コレクタ領域１ａを形
成する。次に、第１図（Ｃ）に示すように、第１の拡散
デボマスク１２を除去した後、改めて第２の拡散デボマ
スク１３を形成し、ｎ形ドーパントをガス拡散してｎ“
コレクタ領域１ｂを形成する。次に、第１図（ｄ）に示
すように、第２の拡散デボマスク１３を除去した後、酸
化膜１４と窒化膜１５をＣＶＤ法によって形成する。こ
のような構成のｎ−ベース領域２のコレクタ側からアル
ゴンレーザの光１００を照射すると、照射領域直下のシ
リコンが溶融して溶融シリコン領域１６ができる。アル
ゴンレーザの光１００をアノード側主面上でｐ、ｎとも
拡散されていない領域を始点として走査することにより
再結晶化を行うことができる。
体装置の工程断面図である。まず、第１図（ａ）に示す
ように、ｎ′″ベース領域２のコレクタ側主面にトレン
チ溝１０を形成する。次に、第１図（ｂ）に示すように
、トレンチ溝１ｏを二酸化シリコンで埋め込むことによ
り、絶縁領域１１を形成する。次に、コレクタ側主面に
酸化膜を形成し、絶縁領域１１にそってパターニングす
ることにより、第１の拡散デボマスク１２を形成し、ｐ
形ドーパントをガス拡散してｐ０コレクタ領域１ａを形
成する。次に、第１図（Ｃ）に示すように、第１の拡散
デボマスク１２を除去した後、改めて第２の拡散デボマ
スク１３を形成し、ｎ形ドーパントをガス拡散してｎ“
コレクタ領域１ｂを形成する。次に、第１図（ｄ）に示
すように、第２の拡散デボマスク１３を除去した後、酸
化膜１４と窒化膜１５をＣＶＤ法によって形成する。こ
のような構成のｎ−ベース領域２のコレクタ側からアル
ゴンレーザの光１００を照射すると、照射領域直下のシ
リコンが溶融して溶融シリコン領域１６ができる。アル
ゴンレーザの光１００をアノード側主面上でｐ、ｎとも
拡散されていない領域を始点として走査することにより
再結晶化を行うことができる。
酸化＠１４と窒化膜１５を形成するのは主に２つの理由
があげられる。第１はアルゴンレーザの光１００の吸収
効率Ｒを上昇させることであり、これは膜厚を制御する
ことによってなされる。例えば窒化膜１５のみの場合、
吸収効率Ｒは最高３８％であるが、窒化膜厚６００人に
酸化膜厚８３５人を組み合せることによりＲ＝６０％ま
で引き上げることができる。第２は再結晶後のアノード
面の平坦性を維持するためである。
があげられる。第１はアルゴンレーザの光１００の吸収
効率Ｒを上昇させることであり、これは膜厚を制御する
ことによってなされる。例えば窒化膜１５のみの場合、
吸収効率Ｒは最高３８％であるが、窒化膜厚６００人に
酸化膜厚８３５人を組み合せることによりＲ＝６０％ま
で引き上げることができる。第２は再結晶後のアノード
面の平坦性を維持するためである。
レーザ光照射領域とその近傍との間での温度勾配により
発生する応力でシリコン表面に凹凸ができ、窒化膜１５
がない場合、その程度は１０００Å以上にもなりえるが
、窒化膜１５を形成することにより１００Å以下に抑え
ることが可能である。溶融シリコン領域１６におけるド
ーパントの拡散係数は固体に比べて著しく高いため、溶
融シリコン領域１６が接合部を横切る際、接合形状が変
化してしまう問題がある。そこで、第５図（ｂ）に示す
ような縦方向の接合部にあたる領域に、第１図（ｄ）に
示したような絶縁領域１１を設けることによって上記の
問題を解決した。また、この際、絶縁領域１１の深さは
溶融シリコン領域１６の深さより深く形成する必要があ
る。アルゴンレーザを用いた場合、溶融シリコン領域１
６の深さは最大０６７μｍ程度なので、絶縁領域１１の
深さは１μｍ以上あれば充分である。
発生する応力でシリコン表面に凹凸ができ、窒化膜１５
がない場合、その程度は１０００Å以上にもなりえるが
、窒化膜１５を形成することにより１００Å以下に抑え
ることが可能である。溶融シリコン領域１６におけるド
ーパントの拡散係数は固体に比べて著しく高いため、溶
融シリコン領域１６が接合部を横切る際、接合形状が変
化してしまう問題がある。そこで、第５図（ｂ）に示す
ような縦方向の接合部にあたる領域に、第１図（ｄ）に
示したような絶縁領域１１を設けることによって上記の
問題を解決した。また、この際、絶縁領域１１の深さは
溶融シリコン領域１６の深さより深く形成する必要があ
る。アルゴンレーザを用いた場合、溶融シリコン領域１
６の深さは最大０６７μｍ程度なので、絶縁領域１１の
深さは１μｍ以上あれば充分である。
このようにしてコレクタ側表面の再結晶化を行った後、
窒化＠１５．酸化膜１４を除去する。次に第１図（ｅ）
に示すように、ｐ“ウェル領域３からコレクタ電極９ま
でを従来通りに製造することにより、アノード側表面の
結晶性が従来に比較して格段に改善されたコレクタ・シ
ョート形ＩＧＢＴを得ることができる。（なお、レーザ
光線による再結晶化については、に、Ｓｕｇａｈａｒａ
、 ｅｔ ａｌ。
窒化＠１５．酸化膜１４を除去する。次に第１図（ｅ）
に示すように、ｐ“ウェル領域３からコレクタ電極９ま
でを従来通りに製造することにより、アノード側表面の
結晶性が従来に比較して格段に改善されたコレクタ・シ
ョート形ＩＧＢＴを得ることができる。（なお、レーザ
光線による再結晶化については、に、Ｓｕｇａｈａｒａ
、 ｅｔ ａｌ。
Ａｐｐｌ、Ｐｈｒｓ、Ｌｅｔｔ、４８（５）、３Ｆｅｂ
ｒｕａｒｙ、ｐ３５６〜ｐ３５８１９８６参照。） 第２図（ａ）〜（Ｃ）は、この発明の他の実施例を示す
半導体装置の製造方法の主要工程を示す断面図である。
ｒｕａｒｙ、ｐ３５６〜ｐ３５８１９８６参照。） 第２図（ａ）〜（Ｃ）は、この発明の他の実施例を示す
半導体装置の製造方法の主要工程を示す断面図である。
この製造工程は、まず、第１図（ｅ）に示した工程後に
従来の製造方法によってエミッタ電極７とコレクタ電極
９を除いた工程が完了したものに、バターニングされた
絶縁膜１７が形成されており％ Ｐ”形ドーパント１８
をイオン注入することによりｐ＋＋コレクタ高濃度領域
１９が形成される（第２図（ａ））。次に第２図（ｂ）
に示すように、絶縁膜１７を除去した後、パターニング
された絶縁膜２０を形成し、ｎ１形ドーパント２１をイ
オン注入することによりｎ１コレクタ高濃度領域２２を
形成する。次に第２図（Ｃ）に示すように、酸化膜１４
と窒化膜１５を順次形成しアルゴンレーザの光１００に
よりｐ０コレクタ領域１９とｎ＋＋コレクタ領域２２を
再結晶化して表面活性化濃度をさらに上昇させる。参考
のため第４図にアルゴンレーザを照射する前後でのＡｓ
の濃度プロファイルの変化を示す。レーザのパワーを上
げると濃度プロファイルのピークが表面側に移動する様
子がわかる。
従来の製造方法によってエミッタ電極７とコレクタ電極
９を除いた工程が完了したものに、バターニングされた
絶縁膜１７が形成されており％ Ｐ”形ドーパント１８
をイオン注入することによりｐ＋＋コレクタ高濃度領域
１９が形成される（第２図（ａ））。次に第２図（ｂ）
に示すように、絶縁膜１７を除去した後、パターニング
された絶縁膜２０を形成し、ｎ１形ドーパント２１をイ
オン注入することによりｎ１コレクタ高濃度領域２２を
形成する。次に第２図（Ｃ）に示すように、酸化膜１４
と窒化膜１５を順次形成しアルゴンレーザの光１００に
よりｐ０コレクタ領域１９とｎ＋＋コレクタ領域２２を
再結晶化して表面活性化濃度をさらに上昇させる。参考
のため第４図にアルゴンレーザを照射する前後でのＡｓ
の濃度プロファイルの変化を示す。レーザのパワーを上
げると濃度プロファイルのピークが表面側に移動する様
子がわかる。
従来１０２０〜１０ ”ｃｍ−’の表面濃度を確保する
ためには、長時間の拡散工程を必要としていたものが上
記実施例では不要となり、高濃度領域での実効活性化濃
度を上げることができ、加えて結晶性回復工程も同時に
行えるようになった。
ためには、長時間の拡散工程を必要としていたものが上
記実施例では不要となり、高濃度領域での実効活性化濃
度を上げることができ、加えて結晶性回復工程も同時に
行えるようになった。
なお、上記実施例は、コレクタ・ショート形ＩＧＥＴに
適用した場合について説明したが、これらの構造および
製造方法は一般にバイポーラ形電子素子に適用が可能で
ある。その一つの実施例としてＳＩサイリスタに適用さ
れた時の素子の断面構造図を第３図に示す。同図におい
て、２３はｐ＋ゲート領域、２４はｎ９カソード領域、
２５はゲート電極、２６はカソード電極である。この素
子はゲートに印加した電圧によりｐ″″ゲート領域２３
の接合部での空乏層の伸びを制御してチャネル２７の開
閉を行いスイッチングを行うものである。
適用した場合について説明したが、これらの構造および
製造方法は一般にバイポーラ形電子素子に適用が可能で
ある。その一つの実施例としてＳＩサイリスタに適用さ
れた時の素子の断面構造図を第３図に示す。同図におい
て、２３はｐ＋ゲート領域、２４はｎ９カソード領域、
２５はゲート電極、２６はカソード電極である。この素
子はゲートに印加した電圧によりｐ″″ゲート領域２３
の接合部での空乏層の伸びを制御してチャネル２７の開
閉を行いスイッチングを行うものである。
（発明の効果）
以上説明したように、この発明の請求項 （１）に記載
の発明は、ｐ−ｎショート領域を絶縁領域で分離した上
で熱エネルギーによる再結晶工程を行うので、ショート
・パターンに何ら影響を与えることなく結晶性を回復さ
せることができる効果がある。
の発明は、ｐ−ｎショート領域を絶縁領域で分離した上
で熱エネルギーによる再結晶工程を行うので、ショート
・パターンに何ら影響を与えることなく結晶性を回復さ
せることができる効果がある。
また、請求項（２）に記載の発明は、従来の拡散に加え
、表面付近にドーパントを注入して高濃度な半導体領域
を形成した上で熱エネルギーによる再結晶工程を行うの
で、実効活性化濃度が充分に高い表面濃度プロファイル
が得られ、また、長時間の拡散工程も不要であるという
効果がある。
、表面付近にドーパントを注入して高濃度な半導体領域
を形成した上で熱エネルギーによる再結晶工程を行うの
で、実効活性化濃度が充分に高い表面濃度プロファイル
が得られ、また、長時間の拡散工程も不要であるという
効果がある。
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図はこの発明の半導体装置の製造
方法の他の実施例を示す工程断面図、第３図はこの発明
をＳＩサイリスタに適用した一例を示す断面図、第４図
はレーザ照射前後でのＡｓの濃度プロファイルの変化を
示すＡｓ濃度と表面深さの関係を示す図、第５図は従来
の半導体装置の製造方法を示す工程断面図である。 図において、１ａはｐ０コレクタ領域、１ｂはｎゝコレ
クタ領域、２はｎ−ベース領域、３はｐ１ウェル領域、
４はｎ４′エミツタ領域、５はゲート絶縁膜、６はゲー
ト電極、７はエミッタ領域、８は絶縁膜、９はコレクタ
電極、１０はトレンチ溝、１１は絶縁領域、１２．１３
は拡散デボマスク、１４は酸化膜、１５は窒化膜、１６
は溶融シリコン領域、１７．２０はバターニングされた
絶縁膜、１８はｐ４′形ドーパント、１９はｐ＋＋コレ
クタ高濃度領域、２１はｎ０形ドーパント、２２はｎ＋
＋コレクタ高濃度領域である。 なお、各図中の同一符号は同一または相当部分を示す。 第１ 図その１ 第 １ 図その２ 第 ２ 図そ の ド１８ ｐ十 １ソ ρ”コし／７，５’高藁鷹ト曙域゛ 第 図 第 図 そ の ｚ ｎ＋＋コしクタ＆ｊＦ演４９４゛ 第 図 Ｄｅｐｔｈ ｆｏｒ Ａｓ （μｍ） 書（自発） 第 図 １、事件の表示 平 特願＠１−２６７００３号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 代表者 ５、？１＠正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書の第１０頁４行の「コンタクトＪを、「コ
レクタ」と補正する。 （２）同じく第１３頁４行の「再結晶化については、」
を、［再結晶化の詳細については、」と補正する。 （３）同じく第１３頁５行の「＾ｐｐ１．Ｐｈｒｓ、Ｌ
ｅｔｔＪを、ｒＡｐｐｌ、Ｐｈｙｓ、ＬｅｔｔＪと補正
する。 （４）図面中、第５図（Ｃ）を別紙のように補正する。 以 上
示す工程断面図、第２図はこの発明の半導体装置の製造
方法の他の実施例を示す工程断面図、第３図はこの発明
をＳＩサイリスタに適用した一例を示す断面図、第４図
はレーザ照射前後でのＡｓの濃度プロファイルの変化を
示すＡｓ濃度と表面深さの関係を示す図、第５図は従来
の半導体装置の製造方法を示す工程断面図である。 図において、１ａはｐ０コレクタ領域、１ｂはｎゝコレ
クタ領域、２はｎ−ベース領域、３はｐ１ウェル領域、
４はｎ４′エミツタ領域、５はゲート絶縁膜、６はゲー
ト電極、７はエミッタ領域、８は絶縁膜、９はコレクタ
電極、１０はトレンチ溝、１１は絶縁領域、１２．１３
は拡散デボマスク、１４は酸化膜、１５は窒化膜、１６
は溶融シリコン領域、１７．２０はバターニングされた
絶縁膜、１８はｐ４′形ドーパント、１９はｐ＋＋コレ
クタ高濃度領域、２１はｎ０形ドーパント、２２はｎ＋
＋コレクタ高濃度領域である。 なお、各図中の同一符号は同一または相当部分を示す。 第１ 図その１ 第 １ 図その２ 第 ２ 図そ の ド１８ ｐ十 １ソ ρ”コし／７，５’高藁鷹ト曙域゛ 第 図 第 図 そ の ｚ ｎ＋＋コしクタ＆ｊＦ演４９４゛ 第 図 Ｄｅｐｔｈ ｆｏｒ Ａｓ （μｍ） 書（自発） 第 図 １、事件の表示 平 特願＠１−２６７００３号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 代表者 ５、？１＠正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書の第１０頁４行の「コンタクトＪを、「コ
レクタ」と補正する。 （２）同じく第１３頁４行の「再結晶化については、」
を、［再結晶化の詳細については、」と補正する。 （３）同じく第１３頁５行の「＾ｐｐ１．Ｐｈｒｓ、Ｌ
ｅｔｔＪを、ｒＡｐｐｌ、Ｐｈｙｓ、ＬｅｔｔＪと補正
する。 （４）図面中、第５図（Ｃ）を別紙のように補正する。 以 上
Claims (2)
- （１）第１の導電形の半導体基板の第１の主面に１本以
上のトレンチ溝を所定の深さに形成する工程と、前記ト
レンチ溝に絶縁物を埋め込むことにより絶縁領域を形成
する工程と、前記絶縁領域で囲まれた領域毎に第２の導
電形の第１の半導体領域と第１の導電形の第２の半導体
領域を形成する工程と、前記第１と第２の半導体領域の
表面に絶縁膜を形成する工程と、前記第１と第２の半導
体領域の表面を溶融するように熱エネルギーを与え溶融
した半導体領域を単結晶化する工程と、前記第１の導電
形の半導体基板の第２の主面に第１の主電極と第１の制
御電極を形成する工程と、前記半導体基板の第１の主面
上に第２の主電極を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - （２）第１の導電形の半導体基板の第１の主面に１本以
上のトレンチ溝を所定の深さに形成する工程と、前記ト
レンチ溝に絶縁物を埋め込むことにより絶縁領域を形成
する工程と、前記絶縁領域で囲まれた領域毎に第１の導
電形の第１の半導体領域と第２の導電形の第２の半導体
領域を形成する工程と、前記第１の半導体領域に第２の
導電形の不純物をイオン注入する工程および前記第２の
半導体領域に第１の導電形の不純物をイオン注入する工
程とにより、前記第１の半導体領域の表面付近に高濃度
な第３の半導体領域を形成し、また、第２の半導体領域
の表面付近に高濃度な第４の半導体領域を形成し、前記
第３と第４の半導体領域が溶融するように熱エネルギー
を与え、溶融した半導体領域の表面を単結晶化する工程
と、前記第１の導電形の半導体基板の第２の主面に第１
の主電極と第１の制御電極を形成する工程と、前記半導
体基板の第１の主面上に第２の主電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26700389A JPH03126264A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26700389A JPH03126264A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03126264A true JPH03126264A (ja) | 1991-05-29 |
Family
ID=17438710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26700389A Pending JPH03126264A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03126264A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103763A (ja) * | 2002-09-09 | 2004-04-02 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| WO2004109808A1 (ja) * | 2003-06-05 | 2004-12-16 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置およびその製造方法 |
| CN102945804A (zh) * | 2012-12-07 | 2013-02-27 | 株洲南车时代电气股份有限公司 | 一种沟槽栅型igbt芯片制作方法 |
-
1989
- 1989-10-12 JP JP26700389A patent/JPH03126264A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103763A (ja) * | 2002-09-09 | 2004-04-02 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| WO2004109808A1 (ja) * | 2003-06-05 | 2004-12-16 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置およびその製造方法 |
| EP1630872A1 (en) * | 2003-06-05 | 2006-03-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and its manufacturing method |
| EP1630872A4 (en) * | 2003-06-05 | 2008-03-19 | Mitsubishi Electric Corp | SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
| US7504707B2 (en) | 2003-06-05 | 2009-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7629226B2 (en) | 2003-06-05 | 2009-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| CN102945804A (zh) * | 2012-12-07 | 2013-02-27 | 株洲南车时代电气股份有限公司 | 一种沟槽栅型igbt芯片制作方法 |
| CN102945804B (zh) * | 2012-12-07 | 2015-04-15 | 株洲南车时代电气股份有限公司 | 一种沟槽栅型igbt芯片制作方法 |
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