JP2004103763A

JP2004103763A - 半導体装置の製造方法

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Publication number: JP2004103763A
Application number: JP2002262499A
Authority: JP
Inventors: Haruo Nakazawa; 中澤　治雄
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-09-09
Filing date: 2002-09-09
Publication date: 2004-04-02
Anticipated expiration: 2022-09-09
Also published as: JP3960174B2

Abstract

【課題】裏面拡散層の活性化を図り、かつ裏面拡散層の表面濃度を高くし、所定の注入効率と裏面電極との良好なコンタクトを得ることで、安定した低オン電圧特性を有する半導体装置の製造方法を提供する。
【解決手段】高濃度のｐ型コレクタ層を形成するために、裏面より、冷却イオン注入１２を行い、つぎに、長時間の低温アニールを行って、裏面の多結晶層を最表面まで再結晶化して、再結晶層３２とする。再結晶層とすることで、ｐコレクタ層の活性化率を高め、正孔の注入効率を高め低オン電圧特性と、コレクタ電極との良好なコンタクト性を確保する。
【選択図】　　　　図７

Description

【０００１】
【発明の属する技術分野】
この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を構成するように結びつけて、１チップ上に集積して形成した集積回路（以下、ＩＣと称す）が多用されている。このようなＩＣの中で、電力用半導体素子を含むものはパワーＩＣと呼ばれている。
【０００３】
ＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチングおよび電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えた電力用の半導体素子である。
ＩＧＢＴは、汎用インバータ、ＡＣサーボや無停電電源（ＵＰＳ）、スイッチング電源などの産業分野をはじめ、電子レンジ、炊飯器、ストロボなどの民生機器分野への応用が拡大してきている。さらに、新しいデバイス構造で、より低オン電圧のものが開発され、応用装置の低損失化や高効率化が図られてきている。
【０００４】
ＩＧＢＴの素子構造には、パンチスルー型、ノンパンチスルー型、そしてフィールドストップ型などがある。そして、現在量産されているＩＧＢＴは、一部オーディオ・パワー・アンプ用のｐチャネル型を除いて、ほぼ全て、ｎチャネル型の縦型二重拡散構造となっている。以下に、ｎチャネル型ＩＧＢＴを例に挙げて各構造について説明する。
【０００５】
パンチスルー型は、エピタキシャル基板と言われる基板を用いて製作される。エピタキシャル基板は、ｐ^＋支持基板上にｎバッファ層となるｎ^＋層とその上へｎ活性層となるｎ⁻層をエピタキシャル成長で形成した基板であり、パンチスルー型は、ｎ活性層中の空乏層がｎバッファ層に到達する構造である。例えば、耐圧６００Ｖ系に対しては、ｎ活性層の厚さは１００μｍで十分であるが、ｐ^＋支持基板部を含むと総厚さは３００μｍから４００μｍになる。
【０００６】
この総厚さを減らすために、エピタキシャル基板を用いずに、安価なＦＺ（Ｆｌｏａｔｉｎｇ　Ｚｏｎｅ）基板を用いて、チップの低コスト化を図った、低ドーズ量で浅いｐ^＋コレクタ層を採用したノンパンチスルー型ＩＧＢＴ（ＮＰＴ−ＩＧＢＴ）およびフィールドストップ型ＩＧＢＴ（ＦＳ−ＩＧＢＴ）が開発された。つぎに、これらのＩＧＢＴについて説明する。
【０００７】
図１０は、低ドーズ量で、拡散深さが浅いｐ型コレクタ層を採用したノンパンチスルー型ＩＧＢＴの要部断面図である。この図は１／２セルを示している。以下、ノンパンチスルー型ＩＧＢＴをＮＰＴ−ＩＧＢＴと称す。
ＮＰＴ−ＩＧＢＴは、厚いｐ^＋支持基板があるエピタキシャル基板を用いないので、基板の総厚さはパンチスルー型よりも大幅に薄くなる。この構造では、低ドーズ量で拡散深さが浅いｐ型コレクタ層５８の濃度と層厚で、ｐ型コレクタ層５８からｎドリフト層（ＦＺ−ｎ基板５１）への正孔の注入効率を制御できるので、ライフタイム制御をせずに高速スイッチングが可能である。しかし、正孔の注入効率がパンチスルー型より小さいため、ｎドリフト層（ＦＺ−ｎ基板５１）での伝導度変調の程度が弱くなり、パンチスルー型と比べてオン電圧はやや高めとなる。しかし、前記したように、エピタキシャル基板を用いずに、安価なＦＺ基板を用いているため、チップの低コスト化を図ることができる。尚、図中の５２はｐベース層、５３はｎエミッタ層、５４はゲート酸化膜、５５はゲート電極、５６は層間絶縁膜、５７はエミッタ電極である。
【０００８】
図１１は、フィールドストップ型ＩＧＢＴの要部断面図である。基本構造は、パンチスルー型ＩＧＢＴと同じであるが、やはりエピタキシャル基板は用いずにＦＺ基板を用いて基板の総厚さを１５０μｍから２００μｍとしている。パンチスルー型と同じく活性層は６００Ｖ耐圧に応じて１００μｍ程度にしてあり、空乏化させる。そのため、活性層下にはｎ^＋層（ｎバッファ層８１）を設ける。コレクタ側は、低ドーズ量の浅いｐ^＋拡散層を低注入のｐ型コレクタ層５８として用いる。これにより、ＮＰＴ−ＩＧＢＴの場合と同様にライフタイム制御は不要である。（さらに、オン電圧の低減を目的として、チップ表面に狭く深い溝を形成し、その側面にＭＯＳＦＥＴを形成したトレンチＩＧＢＴの構造をこのフィールドストップ（ＦＳ）型ＩＧＢＴと組み合わせた構造のものもある。）また、設計の最適化を図るなどにより、最近は総厚さの低減が進んできている。
【０００９】
しかし、これら基板を用いた薄層のＩＧＢＴを実現するために、裏面バックラップや裏面からのイオン注入、裏面熱処理などが必要になるため製造プロセスの技術的課題も多い。
〔従来例〕
以下、ＮＰＴ−ＩＧＢＴを中心に述べていく。従来例１は、通常のイオン注入（室温イオン注入）と電気炉による熱処理（低温アニール）により活性化を図った場合、従来例２は、冷却（コールド）イオン注入と電気炉による熱処理（低温アニール）により活性化を図った場合である。
〔従来例１〕
図１２から図１６は、従来例１のＮＰＴ−ＩＧＢＴの製造方法であり、工程順に示した要部工程断面図である。
【００１０】
（１）ＦＺ−ｎ基板５１ａ（ＦＺ法で製作したｎ型基板）の表面側にゲート酸化膜５４（ここでは、ＳｉＯ_２）と多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極５５を堆積、加工、その表面に層間絶縁膜５６（ＢＰＳＧ：ボロンドープリンガラス）を堆積し、加工し、絶縁ゲート構造が作られる。
（２）ＦＺ−ｎ基板５１ａにｐ型ベース層５２（ｐ^＋）を形成した後に、このｐ型ベース層５２の表面層にｎ型エミッタ層５３を形成する。
（３）ｎ型エミッタ層５３に接するようにアルミ・シリコン膜からなる表面電極（エミッタ電極５７）を形成する。アルミ・シリコン膜は、安定した接合性を低抵抗配線を実現するために、その後、４００〜５００℃程度の低温で熱処理される（図１２）。さらに、図１２には表記しないが、表面を覆うようにポリイミド膜からなる絶縁保護膜を形成する。
〔ここまで、表面側のプロセスが完了〕
（４）次に裏面側より、所望の厚さまでＦＺ−ｎ基板５１ａをバックラップしてＦＺ−ｎ基板５１とする（図１３）。
（５）次に、高濃度のｐ型コレクタ層５８（ｐ^＋層）を形成するために、Ｂ^＋（ボロン６１）、１×１０^１５ｃｍ^−２、４５ｋｅＶ、傾斜角０度で、室温イオン注入７２（通常のイオン注入）を行う（図１４）。つぎに、４２０℃、１ｈｒの短時間で低温アニールを電気炉８０で行う（図１５）。
（６）その後、高濃度のｐ型コレクタ層５８（ｐ^＋層）上に、アルミニウム層、チタン層、ニッケル層、金層の４層からなる裏面電極（コレクタ電極５９）を形成する（図１６）。
最後に、
（７）表面電極層（コレクタ電極５９）の表面には、アルミワイヤ電極が超音波ワイヤボンディング装置により固着され、もう一方の裏面電極側は、はんだ層を介して固定部材に接続される（図示せず）。
【００１１】
図２０中で示した（従来例１）は、このようにして製作されたＮＰＴ−ＩＧＢＴの広がり抵抗法（ＳＲ）により測定した裏面拡散層の不純物濃度分布図である（４層の裏面電極は除いて測定）。
ｐ^＋層（ｐ型コレクタ層５８）のピーク濃度は、５×１０^１６ｃｍ^−３と低く、活性化（活性化率１％）が図れていない。そのため所定の注入効率が得られず、良好な特性を有するデバイスを得ることは困難であり、またｐ型コレクタ層５８とコレクタ電極５９との良好なコンタクトは得られない。
【００１２】
つぎに、この活性化率を向上する方法として、発明者らが開示した製造方法（特許文献１参照）について説明する。
〔従来例２〕
図１７から図１９は、従来例２のＮＰＴ−ＩＧＢＴの要部製造工程断面図である。
【００１３】
従来例１の図１４から図１６に相当する工程において、高濃度のｐ型コレクタ層５８（ｐ^＋層）を形成するために、ｐ^＋層のイオン注入をＢ^＋（ボロン６１）、１×１０^１５ｃｍ^−２、４５ｋｅＶ、傾斜角０度で、液体窒素温度（−１９６℃）で冷却（コールド）イオン注入を行う（図１７）。つぎに、４２０℃、１ｈｒの短時間で低温アニールを電気炉８０で行う（図１８）。つぎに、従来例１の図１８の工程と同様に、高濃度のｐ型コレクタ層５８（ｐ^＋層）上に、アルミニウム層、チタン層、ニッケル層、金層の４層からなる裏面電極（コレクタ電極５９）を形成する（図１９）。
【００１４】
図２０中の（従来例２）は、このようにして製作されるＮＰＴ−ＩＧＢＴの広がり抵抗法（ＳＲ）により測定した裏面拡散層の不純物濃度分布図である（４層の裏面電極は除いて測定）。
ｐ^＋層（ｐ型コレクタ層５８）のピーク濃度は、１．４×１０^１９ｃｍ^−３と高くなり、ｐ層が活性化（活性化率９％）されていることがわかる。
【００１５】
【特許文献１】特願２００１−１０３３８８号公報
【００１６】
【発明が解決しようとする課題】
しかし、この従来例２においては、１０％程度の活性化を得ることができるが、冷却イオン注入と１時間程度の電気炉などによる短時間の低温アニールでは、多結晶層（アモルファス状のものと結晶状のものが混在した層）が表面に存在し、この多結晶層は活性化率が低いために、裏面拡散層（ｐ型コレクタ層５８）の表面付近では活性化した不純物の濃度が低くなる（３．５×１０^１２ｃｍ^−３）。そのため、裏面電極（コレクタ電極５９）との良好なコンタクトを得ることは困難であり、そのため低オン電圧特性を得ることは困難である。但し、前記の１０％程度の活性化率は、良好な正孔の注入効率が得られるので高速スイッチング特性は得られる。
【００１７】
この発明の目的は、裏面拡散層の活性化を図り、かつ裏面拡散層の表面濃度を高くし、所定の注入効率と裏面電極との良好なコンタクトを得ることで、低オン電圧特性と高速スイッチング特性を有する半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記の目的を達成するために、ドリフト層を形成する第１導電型低不純物濃度の基板を用い、該基板の第１主面側に形成された素子活性領域およびその第１電極と、前記基板の第２主面の最表面側に形成された第２導電型高不純物濃度層および第２電極とを備えた半導体装置の製造方法において、
前記基板の前記第１主面側に前記素子活性領域および前記第１電極を形成し、しかる後、前記第２主面から冷却イオン注入で第２導電型不純物を導入する工程と、その後、低温アニール処理を施して前記第２導電型不純物を活性化する工程と、表面に形成された多結晶層を除去して第２導電型高不純物層を形成する工程とを有する製造方法とする。
【００１９】
また、ドリフト層を形成する第１導電型低不純物濃度の基板を用い、該基板の第１主面側に形成された素子活性領域およびその第１電極と、前記基板の第２主面の最表面側に形成された第２導電型高不純物濃度層および第２電極とを備えた半導体装置の製造方法において、
前記基板の前記第１主面側に前記素子活性領域および前記第１電極を形成し、しかる後、前記第２主面から冷却イオン注入で第２導電型不純物を導入する工程と、その後、低温アニール処理を施して前記第２導電型不純物を活性化し、且つ、表面に形成された多結晶層を単結晶化して第２導電型高不純物層を形成する工程とを有する製造方法とする。
【００２０】
また、前記基板の前記第１主面側に前記素子活性領域および前記第１電極を形成した後、前記基板の第２主面側を所定の厚さまで削り落とし、その後、前記第２主面から冷却イオン注入で第２導電型不純物を導入する工程を含むとよい。
また、前記低温アニール処理をレーザー光を用いたレーザーアニールで行うとよい。
【００２１】
また、前記ドリフト層と前記第２導電型高不純物層とに挟まれた第１導電型高不純物バッファ層を形成する工程を含んでもよい。
〔作用〕
冷却イオン注入した場合、室温イオン注入と異なり、打ち込まれた領域には多結晶層が形成される。この多結晶層は、アニールによって、徐々に単結晶化が進み再結晶層が形成される。この単結晶化によって、打ち込まれた不純物が、格子間位置から移動してＳｉ原子と置換して置換型不純物となり、活性化する。従来例２のように、低温アニールの場合、１時間程度の短時間では、再結晶化が完全に進まずに多結晶層が表面に残る。
【００２２】
そのため、短時間の低温アニールの場合には、表面の多結晶層を除去することで、再結晶化した高濃度の裏面拡散層（ｐ型コレクタ層）を表面に露出させて、この高濃度の裏面拡散層と裏面電極（コレクタ電極）とを接触させるために、良好なコンタクトを得ることができる。
また、低温アニールの温度を１５時間以上と長くすることで、多結晶層を表面まで再結晶化して、裏面拡散層（ｐ型コレクタ層）の表面濃度を高め、裏面電極（コレクタ電極）との良好なオーミック性を得ることができる。
【００２３】
また、レーザーアニールは、活性領域箇所の表面（エミッタ電極、ｎ型エミッタ層、ｐ型ベース層など）を加熱することなく、裏面拡散層（ｐ型コレクタ層）近傍のみを局部的に加熱できる。また、その加熱温度は１０００℃程度と高温にできるために、裏面拡散層（ｐ型コレクタ層）の活性化率を高め、多結晶層３１を最表面まで再結晶化できて、裏面電極（コレクタ電極）との良好なコンタクトを得ることができる。
【００２４】
【発明の実施の形態】
〔実施例１〕
図１から図６は、この発明の第１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。図１、図２、図６は、従来例１の図１２、図１３、図１６とそれぞれ同じである。この半導体装置はＮＰＴ−ＩＧＢＴを例として挙げた。
（１）ＦＺ−ｎ基板１ａ（ＦＺ法で製作したｎ型基板）の表面側にゲート酸化膜４（ここでは、ＳｉＯ_２）と多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極５を堆積、加工、その表面に層間絶縁膜６（ＢＰＳＧ：ボロンドープリンガラス）を堆積し、加工し、絶縁ゲート構造が作られる。
（２）ＦＺ−ｎ基板１ａにｐ型ベース層２（ｐ^＋）を形成した後に、このｐ型ベース層２の表面層にｎ型エミッタ層３を形成する。
（３）ｎ型エミッタ層３に接するようにアルミ・シリコン膜からなる表面電極（エミッタ電極７）を形成する。アルミ・シリコン膜は、安定した接合性を低抵抗配線を実現するために、その後、４００〜５００℃程度の低温で熱処理される。
さらに、図２には表記しないが、表面を覆うようにポリイミド膜からなる絶縁保護膜を形成する（図１）。
〔ここまでで、表面側のプロセスが完了〕
（４）次に裏面側より、所望の厚さまでＦＺ−ｎ基板１ａをバックラップする。
ラップ後はＦＺ−ｎ基板１となる（図２）。
（５）次に高濃度のｐ型コレクタ層８（ｐ^＋層）を形成するために、裏面より、Ｂ^＋（ボロン１１）を、１×１０^１５ｃｍ^−２、４５ｋｅＶ、傾斜角０度の条件で、液体窒素温度（−１９６℃）において冷却イオン注入１２を行う（図３）。
【００２５】
続いて、電気炉３０により熱処理（アニール）を行う。熱処理は、４２０℃の低温アニールであり、アニール時間は１ｈｒである。この低温アニールにより、冷却イオン注入１２で形成された多結晶層３１が再結晶化して、再結晶層３２を形成するが、低温アニールの時間が短いために、最表面に多結晶層３１が残留する（図４）。
【００２６】
その後、ＨＦ処理（ＨＦ：Ｈ_２Ｏ＝１：２０、エッチング時間４０ｓ）を行い、１１０ｎｍ程度最表面に形成された多結晶層３１を除去し、再結晶層３２である高濃度の不純物層を表面に露出させる（図５）。
なお、ここではＨＦ処理（ウエットエッチング）により最表面の多結晶層３１を除去する場合の例を示したが、ＣＦ_４によるプラズマアッシャー処理やイオンビームエッチングなどのドライエッチングや機械的研磨など、表面の多結晶層３１を除去できる方法であればどの方法を用いても構わない。しかし、多結晶層３１を除去した後の表面は結晶性が確保されている必要がある。
（６）その後、高濃度のｐ型コレクタ層８（ｐ^＋層）上に、アルミニウム層、チタン層、ニッケル層、金層の４層からなる裏面電極であるコレクタ電極９を形成する（図６）。
最後に、
（７）エミッタ電極７の表面には、アルミワイヤ電極が超音波ワイヤボンディング装置により固着され、もう一方のコレクタ電極９は、はんだ層を介して固定部材に接続される（図示せず）。
【００２７】
このように、多結晶層３２を除去することで、高濃度のｐ型コレクタ層８を露出させ、この高濃度のｐ型コレクタ層上にコレクタ電極９を形成できるので良好なコンタクトを得ることができる。
また、低温アニールでの活性化率を高めるためには、前記の冷却イオン注入の温度を０℃以下の温度で行うとよいが、−５０℃以下の温度でその効果は顕著になる（実施例では一例として−１９６℃の温度で行った）。この温度が０℃を超える高い温度では、室温イオン注入と同じように、活性化率は数％と低くなってしまう。
【００２８】
また、低温アニール温度は、表面電極（エミッタ電極７）に影響を及ぼさない５００℃以下の温度がよく、また、裏面拡散層（ｐ型コレクタ層８）と裏面電極（コレクタ電極９）とのコンタクト性を確保するためには３５０℃以上がよい。
そのため、低温アニールは、３５０℃〜５００℃の範囲の温度で行うとよい。また、低温アニール時間は１時間から５時間程度とし、この時間で、再結晶化されずに残った最表面層の多結晶層を前記の方法で除去することで、裏面拡散層（ｐ型コレクタ層８）の表面濃度を高め、裏面電極（コレクタ電極９）との良好なコンタクトを確保することができる。
【００２９】
図２０中の（実施例１）は、このようにして製作されるＮＰＴ−ＩＧＢＴの広がり抵抗法（ＳＲ）により測定した裏面拡散層の不純物濃度分布図である（４層の裏面電極は除いて測定）。
ｐ^＋層（ｐ型コレクタ層８）のピーク濃度は、１．４×１０^１９ｃｍ^−３と高く、表面濃度も６．５×１０^１７ｃｍ^−３まで向上することがわかる。この方法によれば、ｐ^＋層全体の濃度を高くでき、また、表面濃度も高くできるため裏面電極と良好なコンタクトができる。ＮＰＴ−ＩＧＢＴの場合、良好な正孔注入が行われ、低オン電圧特性と高速スイッチング特性が得られる。
〔実施例２〕
図７、図８は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００３０】
第１実施例との違いは、低温アニールの時間を１５時間と長時間行い、多結晶層３１を完全に再結晶化（単結晶化）する点にある。
第１実施例の図３の工程と同様に、高濃度のｐ型コレクタ層８（ｐ^＋層）を形成するために、裏面より、Ｂ^＋（ボロン１１）を、１×１０^１５ｃｍ^−２、４５ｋｅＶ、傾斜角０度の条件で、液体窒素温度（−１９６℃）において冷却イオン注入１２を行う。
【００３１】
続いて、電気炉により低温アニールを４２０℃で１５時間行い、多結晶層を完全に再結晶化してｐ型コレクタ層８となる再結晶層３２を形成する。１５時間という長時間の低温アニールで、最表面まで再結晶化される（図７）。
続いての工程は、第１実施例の図６の工程と同じように、ｐ型コレクタ層８上にコレクタ電極を形成する（図８）。
【００３２】
冷却イオン注入は液体窒素温度（−１９６℃）で行ったが、前記したように、０℃以下の温度で行なっても同様の効果が得られる。特に前記したように−５０℃以下でその効果は顕著となる。また、低温アニールの温度を４２０℃としたが、３５０℃〜５００℃の範囲であれば構わない。
図２１は、アニール時間と再結晶化層（再結晶層）の厚みの関係を示す図である。アニール温度は、３５０℃、４２０℃、５００℃である。
【００３３】
この再結晶層は、室温イオン注入では見られず、冷却イオン注入で見られる現象である。実測から、冷却イオン注入で形成された表面の多結晶層の厚みは、アニール時間を長くすることにより、その厚みが薄くなることが判った。つまり、多結晶下の再結晶層が拡大していくことが判った。
図２１から、従来例２の１ｈｒアニールの場合に比べ、１５ｈｒアニールでは、再結晶化が充分に図れていることがわかる。また、１５ｈｒの長時間アニールでは、アニール温度によらず再結晶化が図られる。再結晶化が図られることで、裏面とのコンタクト性が向上し、低オン電圧特性が得られる。
【００３４】
図２０中の（実施例２）は、このようにして製作されるＮＰＴ−ＩＧＢＴの広がり抵抗法（ＳＲ）により測定した裏面拡散層の不純物濃度分布図である（４層の裏面電極は除いて測定）。
ｐ^＋層（ｐ型コレクタ層８）のピーク濃度は、１．１×１０^２０ｃｍ^−３と高く、表面濃度も２．３×１０^１７ｃｍ^−３まで向上することがわかる。この方法によれば、ｐ^＋層の濃度も高く維持でき、ｐ^＋層の表面濃度も高くなるため裏面電極（コレクタ電極９）とのコンタクトも良好に保てる。活性化率も８６％の高い値が得られる。ＮＰＴ−ＩＧＢＴの場合、良好な正孔注入が行なわれて、低オン電圧特性と高速スイッチング特性が得られる。
〔実施例３〕
図９は、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【００３５】
第２実施例との違いは、低温アニールをレーザーアニールで行うことで、多結晶層３１を再結晶化（単結晶化）する点である。この図は、レーザーアニールのみで再結晶化している状態を示している。
第１実施例の図３の工程と同様に、高濃度のｐ型コレクタ層８（ｐ^＋層）を形成するために、裏面より、Ｂ^＋（ボロン１１）を、１×１０^１５ｃｍ^−２、４５ｋｅＶ、傾斜角０度の条件で、液体窒素温度（−１９６℃）において冷却イオン注入１２を行う。
【００３６】
続いて、図４と同様に電気炉アニールを４２０℃で、１〜５時間の条件（従来例２と同じ条件）で行った後に、表面の多結晶層３１を再結晶化するために、レーザー光３３を用いてレーザーアニールを行う。レーザーアニールの条件は、ＸｅＣｌエキシマレーザー（波長：３０８ｎｍ、半値幅５０ｎｍ、周波数１００Ｈｚ、一回の照射エリアを約１ｍｍ角として９０％オーバーラップで照射）で行う。このレーザーアニールにおけるレーザー光３３の移動により、多結晶層３１が再結晶層３２となる。このように、基板１を固定してレーザー光３３を移動して照射しても、逆に基板１を移動してレーザー光３３を固定して照射してもどちらでも構わない。
【００３７】
このように、第１実施例で残留した多結晶層３１をレーザーアニールで再結晶化することで、高濃度のｐ型コレクタ層を形成することができる。その結果、高い正孔の注入効率と、コレクタ電極９との良好なコンタクトが得られる。
また、前記したように多結晶層３１が薄い場合（１μｍ程度以下）には、前記したようにレーザーアニールの前に電気炉アニールを行わず、レーザーアニールのみで多結晶層３１の再結晶化を図ることもできる。
【００３８】
前記したように、冷却イオン注入は０℃以下で行うとよい。また、レーザーの波長は、短すぎると加熱深さが浅くなり、長くなると加熱エネルギーが小さくなるので、２３０ｎｍ〜６００ｎｍの範囲がよい。
図２０中の（実施例３）は、このようにして製作されるＮＰＴ−ＩＧＢＴの広がり抵抗法（ＳＲ）により測定した裏面拡散層の不純物濃度分布図である（４層の裏面電極は除いて測定）。
【００３９】
ｐ^＋層（ｐ型コレクタ層８）のピーク濃度は、５．２×１０^１９ｃｍ^−３と高く、表面濃度も１．３×１０^１９ｃｍ^−３になる。活性化率も７２％まで向上する。エキシマレーザーの効果により最表面のイオン注入層を瞬時に再結晶化することができる。この方法によれば、ｐ^＋層の濃度も高くでき、表面濃度も高くなるため裏面電極（コレクタ電極９）との良好なコンタクトを確保できる。ＮＰＴ−ＩＧＢＴの場合、良好な正孔注入が行なわれて、低オン電圧特性と高速スイッチング特性が得られる。
【００４０】
尚、ここでは、ＸｅＣｌについて説明したが、他にもＫｒＦ（波長２４８ｎｍ）、ＸｅＦ（波長３５１ｎｍ）や固体レーザーのＹＡＧ２ω（ＹＡＧの第２高調波）（波長５３２ｎｍ）、ＹＡＧ３ω（ＹＡＧの第３高調波）でも同様の効果を得ることができる。
また、ここでは、ＮＰＴ−ＩＧＢＴを例にとって説明したが、本方法は、ｎバッファ層を有するＦＳ−ＩＧＢＴのｐ^＋層の活性化にもそのまま利用できることは明らかである。その場合、電気炉アニールを先におこなった後にレーザー照射をおこなう、あるいは、レーザー照射をおこなった後に、電気炉アニールをおこなう等、電気炉アニールとレーザーアニールを併用してもよい。
【００４１】
前記の各実施例ではＮＰＴ−ＩＧＢＴを例として挙げたが、ｎ型バッファ層を有するＦＳ−ＩＧＢＴにも本発明は適用できる。また、この他に、ＭＯＳサイリスタなど他の構造の半導体装置の裏面拡散層の活性化に、本発明が有効であることは勿論である。
【００４２】
【発明の効果】
この発明では、１）冷却イオン注入を用いて、低温活性化のために低温アニールを行った後、最表面の多結晶層を除去する。２）冷却イオン注入を用いて、低温活性化のための低温アニールを長時間おこない最表面の多結晶層を完全に再結晶化させる。３）冷却イオン注入を用いて、低温活性化および最表面の多結晶層を再結晶化させるためにレーザーアニールを用いる。などの手段を講じることで、
素子の表面側（エミッタ電極など）に影響を与えることなく、裏面拡散層の不純物濃度を高めることができて、正孔の注入効率の適正化と裏面電極との良好なコンタクトを図ることができる。
【００４３】
その結果、安定した低オン電圧特性を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図７】この発明の第２実施例の半導体装置の要部製造工程断面図
【図８】図７に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図９】この発明の第３実施例の半導体装置の要部製造工程断面図
【図１０】作用を説明する要部製造工程断面図
【図１１】図１０に続く、作用を説明する要部製造工程断面図
【図１２】従来例１のＮＰＴ−ＩＧＢＴの要部製造工程断面図
【図１３】図１４に続く、従来例１のＮＰＴ−ＩＧＢＴの要部製造工程断面図
【図１４】図１６に続く、従来例１のＮＰＴ−ＩＧＢＴの要部製造工程断面図
【図１５】図１７に続く、従来例１のＮＰＴ−ＩＧＢＴの要部製造工程断面図
【図１６】図１８に続く、従来例１のＮＰＴ−ＩＧＢＴの要部製造工程断面図
【図１７】従来例２のＮＰＴ−ＩＧＢＴの要部製造工程断面図
【図１８】図１９に続く、従来例２のＮＰＴ−ＩＧＢＴの要部製造工程断面図
【図１９】図２０に続く、従来例２のＮＰＴ−ＩＧＢＴの要部製造工程断面図
【図２０】ピーク濃度と拡散深さの関係図（ｐ型コレクタ層のプロフィル図）
【図２１】再結晶化層（再結晶層）の厚みとアニール時間との関係を示す図
【符号の説明】
１　　ＦＺ−ｎ基板（ラップ後）
１ａ　ＦＺ−ｎ基板（ラップ後）
２　　ｐ型ベース層
３　　ｎ型エミッタ層
４　　ゲート酸化膜
５　　ゲート電極
６　　層間絶縁膜
７　　エミッタ電極
８　　ｐ型コレクタ層
９　　コレクタ電極
１１　　ボロン
１２　　冷却イオン注入
３０　　電気炉
３１　　多結晶層
３２　　再結晶層
３３　　レーザー光

Claims

ドリフト層を形成する第１導電型低不純物濃度の基板を用い、該基板の第１主面側に形成された素子活性領域およびその第１電極と、前記基板の第２主面の最表面側に形成された第２導電型高不純物濃度層および第２電極とを備えた半導体装置の製造方法において、
前記基板の前記第１主面側に前記素子活性領域および前記第１電極を形成し、しかる後、前記第２主面から冷却イオン注入で第２導電型不純物を導入する工程と、その後、低温アニール処理を施して前記第２導電型不純物を活性化する工程と、表面に形成された多結晶層を除去して第２導電型高不純物層を形成する工程とを有することを特徴とする半導体装置の製造方法。
ドリフト層を形成する第１導電型低不純物濃度の基板を用い、該基板の第１主面側に形成された素子活性領域およびその第１電極と、前記基板の第２主面の最表面側に形成された第２導電型高不純物濃度層および第２電極とを備えた半導体装置の製造方法において、
前記基板の前記第１主面側に前記素子活性領域および前記第１電極を形成し、しかる後、前記第２主面から冷却イオン注入で第２導電型不純物を導入する工程と、その後、低温アニール処理を施して前記第２導電型不純物を活性化し、且つ、表面に形成された多結晶層を単結晶化して第２導電型高不純物層を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記基板の前記第１主面側に前記素子活性領域および前記第１電極を形成した後、前記基板の第２主面側を所定の厚さまで削り落とし、しかる後、前記第２主面から冷却イオン注入で第２導電型不純物を導入する工程を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記低温アニール処理をレーザー光を用いたレーザーアニールで行うことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
前記ドリフト層と前記第２導電型高不純物層とに挟まれた第１導電型高不純物バッファ層を形成する工程を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。