JPH0493080A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0493080A JPH0493080A JP2212333A JP21233390A JPH0493080A JP H0493080 A JPH0493080 A JP H0493080A JP 2212333 A JP2212333 A JP 2212333A JP 21233390 A JP21233390 A JP 21233390A JP H0493080 A JPH0493080 A JP H0493080A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 182
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 64
- 239000010703 silicon Substances 0.000 claims abstract description 64
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 62
- 238000005530 etching Methods 0.000 claims abstract description 40
- 230000005669 field effect Effects 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims description 25
- 230000015572 biosynthetic process Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 21
- 150000002500 ions Chemical class 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 19
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 19
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
- 125000006850 spacer group Chemical group 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 239000000969 carrier Substances 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 229910005091 Si3N Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical class [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 241001354529 Lasthenia Species 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は特に集積回路用の電界効果トランジスタによ
り構成される半導体装置およびその製造方法に関するも
のである。
り構成される半導体装置およびその製造方法に関するも
のである。
近年、電界効果型トランジスタにより構成された集積回
路は、構成素子の微細化か大きく進展し、その最小加工
寸法は１ミクロン以下いわゆるサブミクロン領域に達し
ている。しかし、この微細化を妨げる要因の一つとして
ホットキャリア効果等の信頼性に関する問題かあり、構
成素子の構造や製造方法について、多くの改良がなされ
てきた。
路は、構成素子の微細化か大きく進展し、その最小加工
寸法は１ミクロン以下いわゆるサブミクロン領域に達し
ている。しかし、この微細化を妨げる要因の一つとして
ホットキャリア効果等の信頼性に関する問題かあり、構
成素子の構造や製造方法について、多くの改良がなされ
てきた。
その中でもドレイン付近の電界強度を下げ、結果的に電
源電圧を大きくとれるデバイス構造の製造方法としてＧ
ＯＬＤ（Ｇａｔｅ−Ｄｒａｉｎ ０ｖｅｒ １ａｐｐｅ
ｄ ＬＤＤ）〔井沢 他、１９８７年インターナショナ
ル エレクトロン デバイス ミーティング テクニカ
ルダイジェスト オブ ペーパーズ ３８頁−４１頁（
ＩＺＡＷＡ ｅｔａｌ、 Ｔｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＭｅｅｔｉｎｇ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｐａｐｅｒｓ
ｐｐ、３８−４］。
源電圧を大きくとれるデバイス構造の製造方法としてＧ
ＯＬＤ（Ｇａｔｅ−Ｄｒａｉｎ ０ｖｅｒ １ａｐｐｅ
ｄ ＬＤＤ）〔井沢 他、１９８７年インターナショナ
ル エレクトロン デバイス ミーティング テクニカ
ルダイジェスト オブ ペーパーズ ３８頁−４１頁（
ＩＺＡＷＡ ｅｔａｌ、 Ｔｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＭｅｅｔｉｎｇ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｐａｐｅｒｓ
ｐｐ、３８−４］。
１９８７）の提案がある。
このＧＯＬＤの構造とその製造方法を第５図に基づいて
説明する。
説明する。
第５図（ａ）〜（ｄ）はＧＯＬＤの電界効果型トランジ
スタの主要部の製造方法を示す工程順断面図である。
スタの主要部の製造方法を示す工程順断面図である。
第５図（ａ）に示すように、ｐ型のシリコン基板１００
上にゲート酸化膜１、下層の薄い多結晶シリコン膜２、
上層の厚い多結晶シリコン膜３、シリコン酸化膜４が順
次形成される。そして、ゲート形成予定部のシリコン酸
化膜４上に、レジストパターン５がホトリソグラフィ工
程により形成される。薄い多結晶シリコン膜２と厚い多
結晶シリコン３膜との界面には、膜厚約０．５〜１．０
ナノメタの自然酸化膜（図示せず）が形成されている。
上にゲート酸化膜１、下層の薄い多結晶シリコン膜２、
上層の厚い多結晶シリコン膜３、シリコン酸化膜４が順
次形成される。そして、ゲート形成予定部のシリコン酸
化膜４上に、レジストパターン５がホトリソグラフィ工
程により形成される。薄い多結晶シリコン膜２と厚い多
結晶シリコン３膜との界面には、膜厚約０．５〜１．０
ナノメタの自然酸化膜（図示せず）が形成されている。
次に第５図（ｂ）に示すように、レジストパターン５を
マスクに用いてシリコン酸化膜４をエツチングすること
により、シリコン酸化膜パターン４Ａが形成された後、
さらにこのシリコン酸化膜パターン４Ａをマスクに用い
、酸化膜に対して選択性の高いドライエツチングにより
厚い多結晶シリコン膜３をエツチングする。この時、薄
い多結晶シリコン膜２の表面に形成された自然酸化膜か
、エツチングストッパの働きをし、厚い多結晶シリコン
膜３か等方的にエツチングされ、多結晶シリコン膜パタ
ーン３Ａが形成される。その後、シリコン酸化膜パター
ン４Ａ、多結晶シリコン膜パターン３Ａをマスクに用い
て、リンをイオン注入することにより、ｐ型のシリコン
基板１００中にソースおよびドレインとなるｎ型の低濃
度の半導体領域６Ａ、６Ｂが形成される。
マスクに用いてシリコン酸化膜４をエツチングすること
により、シリコン酸化膜パターン４Ａが形成された後、
さらにこのシリコン酸化膜パターン４Ａをマスクに用い
、酸化膜に対して選択性の高いドライエツチングにより
厚い多結晶シリコン膜３をエツチングする。この時、薄
い多結晶シリコン膜２の表面に形成された自然酸化膜か
、エツチングストッパの働きをし、厚い多結晶シリコン
膜３か等方的にエツチングされ、多結晶シリコン膜パタ
ーン３Ａが形成される。その後、シリコン酸化膜パター
ン４Ａ、多結晶シリコン膜パターン３Ａをマスクに用い
て、リンをイオン注入することにより、ｐ型のシリコン
基板１００中にソースおよびドレインとなるｎ型の低濃
度の半導体領域６Ａ、６Ｂが形成される。
次に第５図（Ｃ）に示すように、シリコン酸化膜パター
ン４Ａおよび多結晶シリコン膜パターン３Ａの側面に酸
化膜７Ａ、７Ｂが形成される。そして、この酸化膜７Ａ
、７Ｂをマスクに用いて、第５図（ｂ）に示す薄い多結
晶シリコン膜２をエツチングすることにより実質的にゲ
ート電極となる多結晶シリコン膜パターン２Ａが形成さ
れる。
ン４Ａおよび多結晶シリコン膜パターン３Ａの側面に酸
化膜７Ａ、７Ｂが形成される。そして、この酸化膜７Ａ
、７Ｂをマスクに用いて、第５図（ｂ）に示す薄い多結
晶シリコン膜２をエツチングすることにより実質的にゲ
ート電極となる多結晶シリコン膜パターン２Ａが形成さ
れる。
そして最後に、第５図（ｄ）に示すように、酸化膜７Ａ
、７Ｂおよびシリコン酸化膜パターン４Ａをマスクに用
い、高濃度のヒ素がイオン注入されることにより、ｐ型
のシリコン基板１００巾にソースおよびトレインの一部
となるｎ型の半導体領域８Ａ、８Ｂか形成される。
、７Ｂおよびシリコン酸化膜パターン４Ａをマスクに用
い、高濃度のヒ素がイオン注入されることにより、ｐ型
のシリコン基板１００巾にソースおよびトレインの一部
となるｎ型の半導体領域８Ａ、８Ｂか形成される。
このような工程で製造されたＧＯＬＤ構造の電界効果型
トランジスタは、ゲート電極となる多結晶シリコン膜パ
ターン２Ａに対して、ソースおよびドレインとなるｎ型
の半導体領域６Ａ、６Ｂが充分にオーバーラツプ（０，
２ミクロン以上）しており、このオーバーラツプにより
次のような特徴を有する。
トランジスタは、ゲート電極となる多結晶シリコン膜パ
ターン２Ａに対して、ソースおよびドレインとなるｎ型
の半導体領域６Ａ、６Ｂが充分にオーバーラツプ（０，
２ミクロン以上）しており、このオーバーラツプにより
次のような特徴を有する。
（１） ドレイン付近に印加される電界か通常の製造
方法により形成された電界効果型トランジスタ（単一ド
レイン）と比へ小さいため、ホットキャリアの発生か抑
制され、信頼性か高い。
方法により形成された電界効果型トランジスタ（単一ド
レイン）と比へ小さいため、ホットキャリアの発生か抑
制され、信頼性か高い。
（２）オーバーラツプの一部分すなわぢ半導体領域８Ａ
、８Ｂか高濃度であり、通常のＬＤＤ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の電界効果型トラ
ンジスタと比較して、抵抗か小さいため駆動力か優れて
いる。
、８Ｂか高濃度であり、通常のＬＤＤ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の電界効果型トラ
ンジスタと比較して、抵抗か小さいため駆動力か優れて
いる。
しかしなから、このようなＧＯＬＤ構造を有する従来の
電界効果型トランジスタは、次のような問題点があった
。
電界効果型トランジスタは、次のような問題点があった
。
（１）第５図（ｂ）に示す工程において、多結晶シリコ
ン膜３をエツチングするときに、下層の多結晶シリコン
膜２の表面に形成されている極めて薄い自然酸化膜をエ
ツチングストッパとして用いるため、酸化膜に対して大
きな（数百倍）選択比をもつ特殊なエッチャントが必要
となる。しかし、現状では、酸化膜等に数百倍の大きな
選択比のあるエツチングは等方性になりやすく、多結晶
シリコン膜パターン３Ａに細りが生じる。その結果、ゲ
ート電極の電気抵抗か大きくなる。
ン膜３をエツチングするときに、下層の多結晶シリコン
膜２の表面に形成されている極めて薄い自然酸化膜をエ
ツチングストッパとして用いるため、酸化膜に対して大
きな（数百倍）選択比をもつ特殊なエッチャントが必要
となる。しかし、現状では、酸化膜等に数百倍の大きな
選択比のあるエツチングは等方性になりやすく、多結晶
シリコン膜パターン３Ａに細りが生じる。その結果、ゲ
ート電極の電気抵抗か大きくなる。
（２）多結晶シリコン膜パターン３Ａに細りか生しるこ
とにより、シリコン酸化膜パターン４Ａがオーバーハン
グになるため、多結晶シリコン膜パターン３への側面に
残置させた酸化膜７Ａ、７Ｂのカバレッジ形状か悪くな
り、さらにこの酸化膜リコン膜パターン２Ａを形成する
ためのマスクとして用いるため、ゲート電極の幅にバラ
ツキが生じやすい。
とにより、シリコン酸化膜パターン４Ａがオーバーハン
グになるため、多結晶シリコン膜パターン３への側面に
残置させた酸化膜７Ａ、７Ｂのカバレッジ形状か悪くな
り、さらにこの酸化膜リコン膜パターン２Ａを形成する
ためのマスクとして用いるため、ゲート電極の幅にバラ
ツキが生じやすい。
（３） シリコン基板１００上にゲート電極となる多
結晶シリコン膜パターン２Ａ、３Ａか形成され、さらに
この多結晶シリコン膜パターン３ＡＪ二に、シリコン酸
化膜パターン４Ａが形成されるため、シリコン基板１０
０の表面の凹凸か大きくなり２層目の配線の平坦性に問
題が生じる。
結晶シリコン膜パターン２Ａ、３Ａか形成され、さらに
この多結晶シリコン膜パターン３ＡＪ二に、シリコン酸
化膜パターン４Ａが形成されるため、シリコン基板１０
０の表面の凹凸か大きくなり２層目の配線の平坦性に問
題が生じる。
この発明の目的は上記問題点に鑑み、ゲート電極となる
導電膜の細りをなくすことにより電気抵抗を小さくし、
かっホットキャリア等を抑制することのできる半導体装
置およびその製造方法を提供することである。
導電膜の細りをなくすことにより電気抵抗を小さくし、
かっホットキャリア等を抑制することのできる半導体装
置およびその製造方法を提供することである。
請求項（１）記載の半導体装置は、第１導電型の半導体
層に形成されて側面にテーパのついた溝と、この溝の表
面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜上
に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り出
した薄いゲート電極膜かゲート電極から離れるに従って
薄くなるようテーパのついた逆Ｔ字型のゲート電極を有
し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１導
電型の半導体層中に、ゲート電極からソースおよびトレ
インに向かって、ソースおよびトレインの一部となる低
濃度の第２導電型の第１の半導体領域と高濃度の第２導
電型の第２の半導体領域とか順に形成され、少なくとも
低濃度の第２導電型の第１の半導体領域か完全にゲート
電極膜下に有するものである。
層に形成されて側面にテーパのついた溝と、この溝の表
面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜上
に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り出
した薄いゲート電極膜かゲート電極から離れるに従って
薄くなるようテーパのついた逆Ｔ字型のゲート電極を有
し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１導
電型の半導体層中に、ゲート電極からソースおよびトレ
インに向かって、ソースおよびトレインの一部となる低
濃度の第２導電型の第１の半導体領域と高濃度の第２導
電型の第２の半導体領域とか順に形成され、少なくとも
低濃度の第２導電型の第１の半導体領域か完全にゲート
電極膜下に有するものである。
請求項（２）記載の半導体装置の製造方法は、次のとお
りである。
りである。
第１導電型の半導体層上に所定の厚みの第１の被膜を形
成する。第１の被膜の所定の領域を選択的に除去する。
成する。第１の被膜の所定の領域を選択的に除去する。
第１の被膜を選択的に除去することにより露出した半導
体層を等方性エツチングすることにより、第１の被膜の
端部かオーバーハングするよう側面にテーパのついた溝
を形成する。
体層を等方性エツチングすることにより、第１の被膜の
端部かオーバーハングするよう側面にテーパのついた溝
を形成する。
この溝の表面にゲート絶縁膜を形成する。このゲート絶
縁膜上および第１の被膜上に導電膜を平坦に形成する。
縁膜上および第１の被膜上に導電膜を平坦に形成する。
この導電膜をエッチバックしてゲート絶縁膜上に所定の
厚みの導電膜を残すとともに他の領域の導電膜を除去す
ることにより、テーパのついた薄い張り出し電極を有す
る逆Ｔ字型のゲート電極を形成する。第１の被膜を除去
し、ゲート電極の膜厚の厚い部分をマスクに用いて、第
２導電型の不純物をゲート電極の端部を透過させてイオ
ン注入することにより、ソースおよびドレインの一部と
なる低濃度の第２導電型の第１の半導体領域を形成する
。ゲート電極の側壁に第２の被膜を形成する。この第２
の被膜およびゲート電極をマスクに用いて、第２導電型
の不純物をイオン注入することにより、ソースおよびド
ルインとなる高濃度の第２導電型の第２の半導体領域を
特徴する 請求項（３）記載の半導体装置は、第１導電型の半導体
層に形成されて側面にテーパのついた溝と、この溝の表
面にゲート絶縁膜を形成し、さらにこきゲート絶縁膜上
に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り出
した薄いゲート電極膜かゲート電極から離れるに従って
薄くなるようテーパのついた逆Ｔ字型のゲート電極を有
し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１導
電型の半導体層中にソースおよびドレインとなる高濃度
の第２導電型の半導体領域を存するものである。
厚みの導電膜を残すとともに他の領域の導電膜を除去す
ることにより、テーパのついた薄い張り出し電極を有す
る逆Ｔ字型のゲート電極を形成する。第１の被膜を除去
し、ゲート電極の膜厚の厚い部分をマスクに用いて、第
２導電型の不純物をゲート電極の端部を透過させてイオ
ン注入することにより、ソースおよびドレインの一部と
なる低濃度の第２導電型の第１の半導体領域を形成する
。ゲート電極の側壁に第２の被膜を形成する。この第２
の被膜およびゲート電極をマスクに用いて、第２導電型
の不純物をイオン注入することにより、ソースおよびド
ルインとなる高濃度の第２導電型の第２の半導体領域を
特徴する 請求項（３）記載の半導体装置は、第１導電型の半導体
層に形成されて側面にテーパのついた溝と、この溝の表
面にゲート絶縁膜を形成し、さらにこきゲート絶縁膜上
に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り出
した薄いゲート電極膜かゲート電極から離れるに従って
薄くなるようテーパのついた逆Ｔ字型のゲート電極を有
し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１導
電型の半導体層中にソースおよびドレインとなる高濃度
の第２導電型の半導体領域を存するものである。
請求項（４）記載の半導体装置の製造方法は、次のとお
りである。
りである。
第１導電型の半導体層上に所定の厚みの第１の被膜を形
成する。第１の被膜の所定の領域を選択的に除去する。
成する。第１の被膜の所定の領域を選択的に除去する。
第１の被膜を選択的に除去することにより露出した半導
体層を等方性エツチンクすることにより、第１の被膜の
端部かオーバーハングするよう側面にテーパのついた溝
を形成する。
体層を等方性エツチンクすることにより、第１の被膜の
端部かオーバーハングするよう側面にテーパのついた溝
を形成する。
この溝の表面にゲート絶縁膜を形成する。このゲート絶
縁膜上および第１の被膜上に導電膜を平坦に形成する。
縁膜上および第１の被膜上に導電膜を平坦に形成する。
この導電膜をエッチバックしてゲ−１・絶縁膜上に所定
の厚みの導電膜を残すとともに他の領域の導電膜を除去
することにより、テーパのついた薄い張り出し電極を有
する逆Ｔ字型のゲ−１−電極を形成する。第１の被膜を
除去し、ゲート電極の膜厚の厚い部分をマスクに用いて
、第２導電型の不純物をゲート電極の端部を透過させて
イオン注入することにより、ソースおよびドレインとな
る高濃度の第２導電型の第３の半導体領域を特徴する 請求項（５）記載の半導体装置は、第１導電型の半導体
層に形成されて側面にテーパのついた溝と、この溝の表
面に形成されて側面にテーパのついた溝と、この溝の表
面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜上
に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り出
した薄いゲート電極膜がゲート電極から離れるに従って
薄くなるようテーパのついた逆Ｔ字型のゲート電極と、
この逆Ｔ字型に張り出した薄いゲート電極下にオーバー
ラツプするように形成したソースおよびドレインの一部
となる低濃度の第２導電型の第４の半導体領域と、この
第４の半導体領域の内側に形成したソースおよびドレイ
ンとなる高濃度の第２導電型の第５の半導体領域とを備
えたものである。
の厚みの導電膜を残すとともに他の領域の導電膜を除去
することにより、テーパのついた薄い張り出し電極を有
する逆Ｔ字型のゲ−１−電極を形成する。第１の被膜を
除去し、ゲート電極の膜厚の厚い部分をマスクに用いて
、第２導電型の不純物をゲート電極の端部を透過させて
イオン注入することにより、ソースおよびドレインとな
る高濃度の第２導電型の第３の半導体領域を特徴する 請求項（５）記載の半導体装置は、第１導電型の半導体
層に形成されて側面にテーパのついた溝と、この溝の表
面に形成されて側面にテーパのついた溝と、この溝の表
面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜上
に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り出
した薄いゲート電極膜がゲート電極から離れるに従って
薄くなるようテーパのついた逆Ｔ字型のゲート電極と、
この逆Ｔ字型に張り出した薄いゲート電極下にオーバー
ラツプするように形成したソースおよびドレインの一部
となる低濃度の第２導電型の第４の半導体領域と、この
第４の半導体領域の内側に形成したソースおよびドレイ
ンとなる高濃度の第２導電型の第５の半導体領域とを備
えたものである。
請求項（６）記載の半導体装置の製造方法は、次のとお
りである。
りである。
第１導電型の半導体層上に所定の厚みの第１の被膜を形
成する。第１の被膜の所定の領域を選択的に除去する。
成する。第１の被膜の所定の領域を選択的に除去する。
第１の被膜を選択的に除去することにより露出した半導
体層を等方性エツチングすることにより、第１の被膜の
端部かオーバーハングよう側面にテーパのついた溝を形
成する。この溝の表面にゲート絶縁膜を形成する。この
ゲート絶縁膜上および第１の被膜上に導電膜を平坦に形
成する。この導電膜をエッチバックしてゲート絶縁膜上
に所定の厚みの導電膜を残すとともに他の領域の導電膜
を除去することにより、テーパのついた薄い張り出し電
極を有する逆Ｔ字型のゲート電極を形成する。第１の被
膜を除去し、ゲート電極の膜厚の厚い部分をマスクに用
いて、第２導電型の第１の不純物を逆Ｔ字型のゲート電
極の端部を透過させてイオン注入することにより、ソー
スおよびドレインの一部となる低濃度の第２導電型の第
４の半導体領域を形成する。ゲート電極の膜厚の厚い部
分をマスクに用いて、第２導電型の第１の不純物より拡
散速度の小さい第２導電型の第２の不純物をイオン注入
することにより、ソースおよびトレインとなる第２導電
型の第５の半導体領域を第４の半導体領域の内側に形成
する。
体層を等方性エツチングすることにより、第１の被膜の
端部かオーバーハングよう側面にテーパのついた溝を形
成する。この溝の表面にゲート絶縁膜を形成する。この
ゲート絶縁膜上および第１の被膜上に導電膜を平坦に形
成する。この導電膜をエッチバックしてゲート絶縁膜上
に所定の厚みの導電膜を残すとともに他の領域の導電膜
を除去することにより、テーパのついた薄い張り出し電
極を有する逆Ｔ字型のゲート電極を形成する。第１の被
膜を除去し、ゲート電極の膜厚の厚い部分をマスクに用
いて、第２導電型の第１の不純物を逆Ｔ字型のゲート電
極の端部を透過させてイオン注入することにより、ソー
スおよびドレインの一部となる低濃度の第２導電型の第
４の半導体領域を形成する。ゲート電極の膜厚の厚い部
分をマスクに用いて、第２導電型の第１の不純物より拡
散速度の小さい第２導電型の第２の不純物をイオン注入
することにより、ソースおよびトレインとなる第２導電
型の第５の半導体領域を第４の半導体領域の内側に形成
する。
請求項（７）記載の半導体装置は、第１導電型の半導体
層に形成されて側面にテーパのついた溝と、この溝の表
面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜上
に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り出
した薄いゲート電極膜かゲート電極から離れるに従って
薄くなるようテーパのついた逆Ｔ字型のゲート電極を有
し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１導
電型の半導体層中に、ゲート電極からソースおよびドレ
インに向かって、ソースおよびトレインの一部となる低
濃度の第２導電型の第１の半導体領域および高濃度の第
２導電型の第２の半導体領域とが順に形成され、少なく
とも低濃度の第２導電型の第１の半導体領域か完全にゲ
ート電極膜下に有する第１トランジスタを備えるととも
に、半導体層に形成されて側面にテーパのついた第２の
溝と、この第２の溝の表面に形成したゲート絶縁膜と、
このゲート絶縁膜上に形成した四角形のゲート電極と、
この四角形のゲート電極にオーバーラツプしないように
形成した低濃度の第２導電型の第３の半導体領域と、こ
の第３の半導体領域の外側に形成した第２導電型の第４
の半導体領域とからなる第２トランジスタを備えたもの
である。
層に形成されて側面にテーパのついた溝と、この溝の表
面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜上
に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り出
した薄いゲート電極膜かゲート電極から離れるに従って
薄くなるようテーパのついた逆Ｔ字型のゲート電極を有
し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１導
電型の半導体層中に、ゲート電極からソースおよびドレ
インに向かって、ソースおよびトレインの一部となる低
濃度の第２導電型の第１の半導体領域および高濃度の第
２導電型の第２の半導体領域とが順に形成され、少なく
とも低濃度の第２導電型の第１の半導体領域か完全にゲ
ート電極膜下に有する第１トランジスタを備えるととも
に、半導体層に形成されて側面にテーパのついた第２の
溝と、この第２の溝の表面に形成したゲート絶縁膜と、
このゲート絶縁膜上に形成した四角形のゲート電極と、
この四角形のゲート電極にオーバーラツプしないように
形成した低濃度の第２導電型の第３の半導体領域と、こ
の第３の半導体領域の外側に形成した第２導電型の第４
の半導体領域とからなる第２トランジスタを備えたもの
である。
請求項（８）記載の半導体装置の製造方法は、次のとお
りである。
りである。
第１導電型の半導体層上に所定の厚みの第１の被膜を形
成する。第１の被膜の第１トランジスタ形成領域および
第２トランジスタ形成領域を選択的に除去する。第１の
被膜を選択的に除去することにより露出した半導体層を
等方性エツチングすることにより、第１の被膜の端部が
オーバーハングよう側面にテーパのついた第１および第
２の溝を形成する。この第１および第２の溝の表面にゲ
ート絶縁膜を形成する。このゲート絶縁膜上および第１
の被膜上に導電膜を平坦に形成する。この導電膜をエッ
チバックしてゲート絶縁膜上に所定の厚みの導電膜を残
すとともに他の領域の導電膜を除去することにより、テ
ーパのついた薄い張り出し電極を有する逆Ｔ字型の第１
および第２のゲート電極を形成する。この第１および第
２のゲート電極上に、著しくエツチング速度の遅い第１
のシリコン熱酸化膜を形成する。第１の被膜を除去し、
第１および第２のゲート電極の膜厚の厚い部分をマスク
に用いて、第２導電型の不純物を第１および第２のゲー
ト電極の端部を透過させてイオン注入することにより、
ソースおよびドレインの一部となる低濃度の第２導電型
の第１および第３の半導体領域を形成する。第１のゲー
ト電極を形成した第１トランジスタ形成領域に、第２の
被膜を形成する。第２トランジスタ形成領域の第２のゲ
ート電極の膜厚の厚い部分の側壁に第３の被膜を形成す
る。第２トランジスタ形成領域の第３の半導体領域上に
、第２のシリコン熱酸化膜を形成する。第３の被膜を除
去した後、第１および第２のシリコン熱酸化膜をマスク
に用いて第２トランジスタ形成領域の第２のゲート電極
の張り出し部分を除去することにより、四角形の第３の
ゲート電極を形成する。第２のシリコン熱酸化膜および
第２の被膜を除去した後、第１１−ランジスタ形成領域
の第１のゲート電極および第２トランジスタ形成領域の
第３のゲート電極の側壁に第４の被膜を形成する。第１
のゲート電極と第３のゲート電極と第４の被膜とをマス
クに用いて、第２導電型の不純物をイオン注入すること
により、ソースおよびトレインとなる高濃度の第２導電
型の第２および第４の半導体領域を形成する。
成する。第１の被膜の第１トランジスタ形成領域および
第２トランジスタ形成領域を選択的に除去する。第１の
被膜を選択的に除去することにより露出した半導体層を
等方性エツチングすることにより、第１の被膜の端部が
オーバーハングよう側面にテーパのついた第１および第
２の溝を形成する。この第１および第２の溝の表面にゲ
ート絶縁膜を形成する。このゲート絶縁膜上および第１
の被膜上に導電膜を平坦に形成する。この導電膜をエッ
チバックしてゲート絶縁膜上に所定の厚みの導電膜を残
すとともに他の領域の導電膜を除去することにより、テ
ーパのついた薄い張り出し電極を有する逆Ｔ字型の第１
および第２のゲート電極を形成する。この第１および第
２のゲート電極上に、著しくエツチング速度の遅い第１
のシリコン熱酸化膜を形成する。第１の被膜を除去し、
第１および第２のゲート電極の膜厚の厚い部分をマスク
に用いて、第２導電型の不純物を第１および第２のゲー
ト電極の端部を透過させてイオン注入することにより、
ソースおよびドレインの一部となる低濃度の第２導電型
の第１および第３の半導体領域を形成する。第１のゲー
ト電極を形成した第１トランジスタ形成領域に、第２の
被膜を形成する。第２トランジスタ形成領域の第２のゲ
ート電極の膜厚の厚い部分の側壁に第３の被膜を形成す
る。第２トランジスタ形成領域の第３の半導体領域上に
、第２のシリコン熱酸化膜を形成する。第３の被膜を除
去した後、第１および第２のシリコン熱酸化膜をマスク
に用いて第２トランジスタ形成領域の第２のゲート電極
の張り出し部分を除去することにより、四角形の第３の
ゲート電極を形成する。第２のシリコン熱酸化膜および
第２の被膜を除去した後、第１１−ランジスタ形成領域
の第１のゲート電極および第２トランジスタ形成領域の
第３のゲート電極の側壁に第４の被膜を形成する。第１
のゲート電極と第３のゲート電極と第４の被膜とをマス
クに用いて、第２導電型の不純物をイオン注入すること
により、ソースおよびトレインとなる高濃度の第２導電
型の第２および第４の半導体領域を形成する。
この発明の構成によれば、次のような作用を得ることか
できる。
できる。
（１）１回の導電膜の堆積で逆Ｔ字型のゲート電極を形
成することができるため、従来のような膜厚制御の必要
な薄い自然酸化膜を形成する工程と、その自然酸化膜を
エッチングス１〜ツバとして用いるために、極めて高度
の制御性を必要とするエツチングの工程を必要としない
。
成することができるため、従来のような膜厚制御の必要
な薄い自然酸化膜を形成する工程と、その自然酸化膜を
エッチングス１〜ツバとして用いるために、極めて高度
の制御性を必要とするエツチングの工程を必要としない
。
（２）第１の被膜の所定の領域をエツチングし、さらに
露出した第１導電型の半導体層の表面を当方性エツチン
グでエツチングして側面にテーパのついた溝を形成し、
この溝上にゲート酸化膜および逆Ｔ字型のゲート電極を
形成する。そなわち逆Ｔ字型のゲート電極の膜厚の厚い
部分は、第１の被膜をエツチングした領域に形成するた
め、ゲート電極にパターンの細りを生じることなく、電
気抵抗の小さいゲート電極を得ることかできる。
露出した第１導電型の半導体層の表面を当方性エツチン
グでエツチングして側面にテーパのついた溝を形成し、
この溝上にゲート酸化膜および逆Ｔ字型のゲート電極を
形成する。そなわち逆Ｔ字型のゲート電極の膜厚の厚い
部分は、第１の被膜をエツチングした領域に形成するた
め、ゲート電極にパターンの細りを生じることなく、電
気抵抗の小さいゲート電極を得ることかできる。
（３）第１導電型の半導体層をエツチングして形成した
溝に、ゲート電極を形成することにより、ゲート電極の
位置が他の領域より低い位置となり半導体層の表面の凹
凸が小さくなるため、２層目の配線に対する段差か小さ
くなり平坦化を図ることかできる。
溝に、ゲート電極を形成することにより、ゲート電極の
位置が他の領域より低い位置となり半導体層の表面の凹
凸が小さくなるため、２層目の配線に対する段差か小さ
くなり平坦化を図ることかできる。
（４）逆Ｔ字型のゲート電極の端部すなわち張り出した
部分はテーパがついているので、この逆Ｔ字型のゲート
電極の端部を透過させてイオン注入を行ったとき、ゲー
ト電極の端上ではゲー ト電極の先端になるにしたがっ
て、不純物濃度が高くなる濃度のプロファイルか生しる
ことにより電界の緩和かはかられ、ホットキャリアの発
生か抑制される。
部分はテーパがついているので、この逆Ｔ字型のゲート
電極の端部を透過させてイオン注入を行ったとき、ゲー
ト電極の端上ではゲー ト電極の先端になるにしたがっ
て、不純物濃度が高くなる濃度のプロファイルか生しる
ことにより電界の緩和かはかられ、ホットキャリアの発
生か抑制される。
さらに請求項（７）および（８）の構成によれば、同一
半導体層上に形成した、第１のゲート電極の端部にソー
スおよびトレインとなる第１の半導体領域かオーバーラ
ツプした第１トランジスタと、第２のゲート電極にソー
スおよびｌ・レインとなる第３の半導体領域がオーバー
ラツプしていない第２トランジスタとを混用することが
できる。第］、 ｌ−ランジスタは、ホットギヤリアの
発生を抑制することができ、また第２トランジスタはゲ
ート容量の増加を抑制することかできる。
半導体層上に形成した、第１のゲート電極の端部にソー
スおよびトレインとなる第１の半導体領域かオーバーラ
ツプした第１トランジスタと、第２のゲート電極にソー
スおよびｌ・レインとなる第３の半導体領域がオーバー
ラツプしていない第２トランジスタとを混用することが
できる。第］、 ｌ−ランジスタは、ホットギヤリアの
発生を抑制することができ、また第２トランジスタはゲ
ート容量の増加を抑制することかできる。
第１図（ａ）〜（ｅ）は、この発明の第１の実施例の半
導体装置の製造方法を示す工程順断面図である。
導体装置の製造方法を示す工程順断面図である。
第１図（ａ）に示すように、第１導電型の半導体層とな
るＰ型のシリコン基板＋００上に、第１の被膜となる高
濃度のリンを含有する膜厚約２５０（ｎｍ）の酸化膜（
以下ｒＰＳＧ膜９」という。）を形成し、このＰＳＧ膜
９上に、膜厚約５０ （ｎｍ）のＳ １３ Ｎ４膜１０
を形成する。
るＰ型のシリコン基板＋００上に、第１の被膜となる高
濃度のリンを含有する膜厚約２５０（ｎｍ）の酸化膜（
以下ｒＰＳＧ膜９」という。）を形成し、このＰＳＧ膜
９上に、膜厚約５０ （ｎｍ）のＳ １３ Ｎ４膜１０
を形成する。
次に第１図（ｂ）に示すように、ホトリソグラフィ工程
によりゲート電極形成領域Ｘの５ｉｓＮ４膜１０および
ＰＳＧＳｅＯ２ツチングして除去し、さらに表面か露出
したシリコン基板１００を等方性エツチングでエツチン
グすることにより、深さ約１５０（ｎｍ）の溝２００を
形成する。この溝２００は側面にテーパを有しており、
また溝２００にはＰＳＧＳｅＯ２部かエツチング深さ（
約１５０ｎｍ）と同程度にオーバーハングしている。そ
して、このエツチングしたシリコン基板１００上に、膜
厚約１０〜２０（ｎｍ）のゲート酸化膜１１を形成し、
このゲート酸化膜ｌｌ上およびＳ ｌ ３Ｎ４膜１０」
二に、導電膜１２を平坦に形成する。
によりゲート電極形成領域Ｘの５ｉｓＮ４膜１０および
ＰＳＧＳｅＯ２ツチングして除去し、さらに表面か露出
したシリコン基板１００を等方性エツチングでエツチン
グすることにより、深さ約１５０（ｎｍ）の溝２００を
形成する。この溝２００は側面にテーパを有しており、
また溝２００にはＰＳＧＳｅＯ２部かエツチング深さ（
約１５０ｎｍ）と同程度にオーバーハングしている。そ
して、このエツチングしたシリコン基板１００上に、膜
厚約１０〜２０（ｎｍ）のゲート酸化膜１１を形成し、
このゲート酸化膜ｌｌ上およびＳ ｌ ３Ｎ４膜１０」
二に、導電膜１２を平坦に形成する。
この導電膜１２として、多結晶シリコン膜を用いた。
次に第１図（Ｃ）に示すように、導電膜１２をエッチバ
ックすることにより、５ｊ３Ｎ＋膜１０上の導電膜１２
を除去し、かつゲート酸化膜ｌｌ上に膜厚約３５０（ｎ
ｍ）程度の導電膜１２を残すことにより、逆Ｔ字型のゲ
ート電極１２八を形成する。そして、このゲート電極１
２Ａの表面を熱酸化することにより、膜厚約５０〜１０
１００（ｎ程度のシリコン熱酸化膜１３を形成する。
ックすることにより、５ｊ３Ｎ＋膜１０上の導電膜１２
を除去し、かつゲート酸化膜ｌｌ上に膜厚約３５０（ｎ
ｍ）程度の導電膜１２を残すことにより、逆Ｔ字型のゲ
ート電極１２八を形成する。そして、このゲート電極１
２Ａの表面を熱酸化することにより、膜厚約５０〜１０
１００（ｎ程度のシリコン熱酸化膜１３を形成する。
このシリコン熱酸化膜１３は、多結晶シリコン膜からな
る導電膜１２およびＰＳＧＳｅＯ２較して、著しくエツ
チング速度が遅いものである。
る導電膜１２およびＰＳＧＳｅＯ２較して、著しくエツ
チング速度が遅いものである。
次に第１図（ｄ）に示すように、Ｓｉ＊Ｎ４膜ｌＯおよ
びＰＳＧＳｅＯ２去した後、ゲート電極＋２Ａおよびシ
リコン基板１００の表面に、膜厚約２０（ｎｍ）程度の
シリコン熱酸化膜１４を形成する。
びＰＳＧＳｅＯ２去した後、ゲート電極＋２Ａおよびシ
リコン基板１００の表面に、膜厚約２０（ｎｍ）程度の
シリコン熱酸化膜１４を形成する。
その後、シリコン熱酸化膜１３およびゲート電極＋２Ａ
の膜厚の厚い部分をマスクに用い、リンをゲート電極１
２Ａの端部すなわち張り出した部分を透過させて、イオ
ン注入することにより、第１の半導体領域となる低濃度
のｎ型の半導体装置１５Ａ、１５Ｂを形成する。
の膜厚の厚い部分をマスクに用い、リンをゲート電極１
２Ａの端部すなわち張り出した部分を透過させて、イオ
ン注入することにより、第１の半導体領域となる低濃度
のｎ型の半導体装置１５Ａ、１５Ｂを形成する。
なおリンをイオン注入する前に、シリコン熱酸化膜１３
およびゲート電極１２Ａの膜厚の厚い部分の側壁に、シ
リコン酸化膜（図示せず）をゲート電極１２Ａの膜厚の
薄い部分の端部より内側に形成することにより、ゲート
電極１２Ａと第１の半導体領域１５Ａ、１５Ｂとのオー
バーラツプ量を制御しても良い。またＰＳＧＳｅＯ２去
するとき、例えばＨ２ＣとＨＦとの混合エツチング液を
用いるとＰＳＧＳｅＯ２へシリコン熱酸化膜１３のエツ
チング速度を小さくすることかできる。したかって、シ
リコン熱酸化膜１３はほとんど除去されず、ＰＳＧＳｅ
Ｏ２を除去することかできる。
およびゲート電極１２Ａの膜厚の厚い部分の側壁に、シ
リコン酸化膜（図示せず）をゲート電極１２Ａの膜厚の
薄い部分の端部より内側に形成することにより、ゲート
電極１２Ａと第１の半導体領域１５Ａ、１５Ｂとのオー
バーラツプ量を制御しても良い。またＰＳＧＳｅＯ２去
するとき、例えばＨ２ＣとＨＦとの混合エツチング液を
用いるとＰＳＧＳｅＯ２へシリコン熱酸化膜１３のエツ
チング速度を小さくすることかできる。したかって、シ
リコン熱酸化膜１３はほとんど除去されず、ＰＳＧＳｅ
Ｏ２を除去することかできる。
次に第１図（ｅ）に示すように、ゲート電極１２Ａの膜
厚の厚い部分の側壁にスペーサとしてシリコン酸化膜１
６Ａ、１６Ｂを形成する。そして、シリコン熱酸化膜１
３、シリコン酸化膜１６Ａ、１６Ｂおよびグー１〜電極
１２Ａをマスクに用いて、ヒ素をイオン注入することに
より、第２の半導体領域となる高濃度のｎ型の半導体領
域１７Ａおよび１７Ｂを形成する。
厚の厚い部分の側壁にスペーサとしてシリコン酸化膜１
６Ａ、１６Ｂを形成する。そして、シリコン熱酸化膜１
３、シリコン酸化膜１６Ａ、１６Ｂおよびグー１〜電極
１２Ａをマスクに用いて、ヒ素をイオン注入することに
より、第２の半導体領域となる高濃度のｎ型の半導体領
域１７Ａおよび１７Ｂを形成する。
このように形成した電界効果型トランジスタは、ソース
およびドレインの一部となる低濃度の半導体領域１５Ａ
、１５Ｂかゲート電極１．２Ａにオーバーラツプしてい
る。またゲート電極１２Ａの端上に形成した半導体領域
１５Ａ、１５Ｂの不純物濃度は、深さ方向およびチャネ
ル方向に緩い傾斜を持つ分布になるので、チャネル方向
の電界か緩和された高耐圧なトランジスタか得られる。
およびドレインの一部となる低濃度の半導体領域１５Ａ
、１５Ｂかゲート電極１．２Ａにオーバーラツプしてい
る。またゲート電極１２Ａの端上に形成した半導体領域
１５Ａ、１５Ｂの不純物濃度は、深さ方向およびチャネ
ル方向に緩い傾斜を持つ分布になるので、チャネル方向
の電界か緩和された高耐圧なトランジスタか得られる。
またゲート電極＋２Ａの膜厚の厚い部分にパターンの細
りかなく、電気抵抗の小さいチーｌ−電極か得られる。
りかなく、電気抵抗の小さいチーｌ−電極か得られる。
さらにシリコン基板１００をエツチングした溝２００に
、ゲート酸化膜１１およびゲート電極１２Ａを形成する
ことにより、ゲート電極１２Ａかシリコン基板＋００の
他の領域に比べ低い位置にあるため、２層目の配線に対
する段差を小さくすることかでき、表面を平坦化するこ
とができる。
、ゲート酸化膜１１およびゲート電極１２Ａを形成する
ことにより、ゲート電極１２Ａかシリコン基板＋００の
他の領域に比べ低い位置にあるため、２層目の配線に対
する段差を小さくすることかでき、表面を平坦化するこ
とができる。
第２図（ａｌ〜（ｄ）は、この発明の第２の実施例の半
導体装置の製造方法を示す工程順断面図である。
導体装置の製造方法を示す工程順断面図である。
第２図（ａ）〜（Ｃ）に示す工程は、第１図（ａ）〜（
Ｃ）に示す工程と同様であるため、説明を省略する。
Ｃ）に示す工程と同様であるため、説明を省略する。
第２図（ｄ）に示すように、第２図（Ｃ）に示すＳｉ３
Ｎ４膜ｌＯおよびＰＳＧＳｅＯ２去した後、ゲート電極
１２Ａおよびシリコン基板１００の表面に膜厚約２０（
ｎｍ）程度のシリコン熱酸化膜１４を形成する。その後
、シリコン熱酸化膜１３およびゲート電極＋２Ａの膜厚
の厚い部分をマスクに用いて、ヒ素をゲート電極１２Ａ
の端部すなわち張り出した部分を透過させてイオン注入
することにより、第３の半導体領域となる高濃度のｎ型
の半導体領域１８Ａ、１８Ｂを形成する。
Ｎ４膜ｌＯおよびＰＳＧＳｅＯ２去した後、ゲート電極
１２Ａおよびシリコン基板１００の表面に膜厚約２０（
ｎｍ）程度のシリコン熱酸化膜１４を形成する。その後
、シリコン熱酸化膜１３およびゲート電極＋２Ａの膜厚
の厚い部分をマスクに用いて、ヒ素をゲート電極１２Ａ
の端部すなわち張り出した部分を透過させてイオン注入
することにより、第３の半導体領域となる高濃度のｎ型
の半導体領域１８Ａ、１８Ｂを形成する。
このように形成した電界効果型トランジスタは、ヒ素を
ゲート電極１２Ａの端部を透過させてイオン注入するた
め、ゲート電極＋２Ａの端部の直下付近の不純物濃度は
、深さ方向およびチャネル方向に緩い傾斜を持つ分布に
なる。これによりチャネル方向の電界は緩和され、高耐
圧なトランジスタを得ることかできる。またゲート電極
１２Ａの膜厚の厚い部分にパターンの細りかなく、電気
抵抗の小さいゲート電極か得られる。さらにシリコン基
板１００をエツチングした溝２００に、ゲート酸化膜１
１およびゲート電極１２Ａを形成することにより、ゲー
ト電極１２Ａかシリコン基板１００の他の領域に比へ低
い位置にあるため、２層目の配線に対する段差を小さく
することかでき、表面を平坦化することができる。
ゲート電極１２Ａの端部を透過させてイオン注入するた
め、ゲート電極＋２Ａの端部の直下付近の不純物濃度は
、深さ方向およびチャネル方向に緩い傾斜を持つ分布に
なる。これによりチャネル方向の電界は緩和され、高耐
圧なトランジスタを得ることかできる。またゲート電極
１２Ａの膜厚の厚い部分にパターンの細りかなく、電気
抵抗の小さいゲート電極か得られる。さらにシリコン基
板１００をエツチングした溝２００に、ゲート酸化膜１
１およびゲート電極１２Ａを形成することにより、ゲー
ト電極１２Ａかシリコン基板１００の他の領域に比へ低
い位置にあるため、２層目の配線に対する段差を小さく
することかでき、表面を平坦化することができる。
第３図（ａ）〜（ｅ）は、この発明の第３の実施例の半
導体装置の製造方法を示す工程順断面図である。
導体装置の製造方法を示す工程順断面図である。
第３図（ａ）〜（Ｃ）に示す工程は、第１図（ａ）〜（
Ｃ）に示す工程と同様であるため、説明を省略する。
Ｃ）に示す工程と同様であるため、説明を省略する。
第３図（ｄ）に示すように、第３図（Ｃ）に示すＳｌ
３Ｎ４膜１０およびＰＳＧＳｅＯ２去した後、ゲート電
極１２Ａおよびシリコン基板１００の表面に、膜厚約２
０Ｃｎｍ）程度のシリコン熱酸化膜１４を形成する。そ
の後、シリコン熱酸化膜１３およびグー１〜電極１２Ａ
の膜厚の厚い部分をマスクに用い、グー１〜電極１２△
の端部すなわち張り出した部分を透過させて、シリコン
基板１００中にリンをイオン注入することにより、第４
の半導体装置となる低濃度のｎ型の半導体領域１９Ａ、
１９Ｂを形成する。
３Ｎ４膜１０およびＰＳＧＳｅＯ２去した後、ゲート電
極１２Ａおよびシリコン基板１００の表面に、膜厚約２
０Ｃｎｍ）程度のシリコン熱酸化膜１４を形成する。そ
の後、シリコン熱酸化膜１３およびグー１〜電極１２Ａ
の膜厚の厚い部分をマスクに用い、グー１〜電極１２△
の端部すなわち張り出した部分を透過させて、シリコン
基板１００中にリンをイオン注入することにより、第４
の半導体装置となる低濃度のｎ型の半導体領域１９Ａ、
１９Ｂを形成する。
次に第３図（ｅ）に示すように、シリコン熱酸化膜１３
および多結晶シリコン膜１２Ａの膜厚の厚い部分をマス
クに用い、リンよりも拡散速度の遅いヒ素を多結晶シリ
コン膜１２Ａの端部を透過させて、シリコン基板１００
中にイオン注入することにより、第５の半導体領域とな
る高濃度のｎ型の半導体領域２ＯＡ、２０Ｂを形成する
。
および多結晶シリコン膜１２Ａの膜厚の厚い部分をマス
クに用い、リンよりも拡散速度の遅いヒ素を多結晶シリ
コン膜１２Ａの端部を透過させて、シリコン基板１００
中にイオン注入することにより、第５の半導体領域とな
る高濃度のｎ型の半導体領域２ＯＡ、２０Ｂを形成する
。
このように形成した電界効果型トランジスタのソースお
よびドレインとなる半導体領域１９Ａ。
よびドレインとなる半導体領域１９Ａ。
１９Ｂおよび半導体領域２ＯＡ、２０Ｂと、ゲート電極
１２Ａとがオーバーラツプしている。またゲート電極１
２Ａの端部の直下付近の不純物濃度は、深さ方向および
チャネル方向に緩い傾斜を持つ分布になる。これにより
チャネル方向の電界は緩和され、高耐圧なトランジスタ
を得ることかできる。さらにシリコン基板１００をエツ
チングした溝２００に、ゲート酸化膜１１およびゲート
電極１２Ａを形成することにより、ゲート電極１２Ａか
シリコン基板１００の他の領域に比へ低い位置にあるた
め、２層目の配線に対する段差を小さくすることかでき
、表面を平坦化することができる。
１２Ａとがオーバーラツプしている。またゲート電極１
２Ａの端部の直下付近の不純物濃度は、深さ方向および
チャネル方向に緩い傾斜を持つ分布になる。これにより
チャネル方向の電界は緩和され、高耐圧なトランジスタ
を得ることかできる。さらにシリコン基板１００をエツ
チングした溝２００に、ゲート酸化膜１１およびゲート
電極１２Ａを形成することにより、ゲート電極１２Ａか
シリコン基板１００の他の領域に比へ低い位置にあるた
め、２層目の配線に対する段差を小さくすることかでき
、表面を平坦化することができる。
第４図（ａ）〜（（至）は、この発明の第４の実施例の
半導体装置の製造方法を示す工程順断面図である。
半導体装置の製造方法を示す工程順断面図である。
第４図（ａ）に示すように、ソースおよびドレインとゲ
ート電極とがオーバーラツプしたＬＤＤ構造のトランジ
スタを形成する領域（以下「第１１−ランジスタ形成領
域Ｘ」という。）と、ソースおよびドレインとゲート電
極とかオーバーラツプしないＬＤＤ構造のトランジスタ
を形成する領域（以下「第２トランジスタ形成領域Ｙ」
という。）とを分離するために、シリコン基板１００を
熱酸化することにより、ＬＯＣＯ３層２１を層成１た後
、シリコン基板１００上およびＬＯＣＯ３層２１上に、
第１の被膜となる膜厚約２５０（ｎｍ）程度のＰＳＧＳ
ｅＯ２成し、このＰＳＧＳｅＯ２に、膜厚約５０［ｎｍ
：ｌのＳｉ３Ｎ＋膜１０を形成する。
ート電極とがオーバーラツプしたＬＤＤ構造のトランジ
スタを形成する領域（以下「第１１−ランジスタ形成領
域Ｘ」という。）と、ソースおよびドレインとゲート電
極とかオーバーラツプしないＬＤＤ構造のトランジスタ
を形成する領域（以下「第２トランジスタ形成領域Ｙ」
という。）とを分離するために、シリコン基板１００を
熱酸化することにより、ＬＯＣＯ３層２１を層成１た後
、シリコン基板１００上およびＬＯＣＯ３層２１上に、
第１の被膜となる膜厚約２５０（ｎｍ）程度のＰＳＧＳ
ｅＯ２成し、このＰＳＧＳｅＯ２に、膜厚約５０［ｎｍ
：ｌのＳｉ３Ｎ＋膜１０を形成する。
次に第４図（ｂ）に示すように、ホトリソグラフィ工程
により、第１および第２トランジスタ形成領域Ｘ． Ｙ
のゲート電極となる各領域のＳｉｓＮ４膜１０およびＰ
ＳＧＳｅＯ２ツチングして除去し、さらに表面が露出し
たシリコン基板１００を等方性エツチングでエツチング
することにより、深さ約１５０［ｎｍ）の溝２００を形
成する。この溝２００は側面にテーパを有しており、ま
た溝２００にはＰＳＧＳｅＯ２部がエツチング深さ（約
１５０ｎｍ）と同程度にオーバーハングしている。そし
て露出したシリコン基板１００上に、膜厚約１０〜２０
［ｎｍ）程度のゲート酸化膜１１を形成し、このゲート
酸化膜ｌｌ上およびＳｉ３Ｎ４膜１０」二に、多結晶シ
リコン膜からなる導電膜１２を平坦に形成する。
により、第１および第２トランジスタ形成領域Ｘ． Ｙ
のゲート電極となる各領域のＳｉｓＮ４膜１０およびＰ
ＳＧＳｅＯ２ツチングして除去し、さらに表面が露出し
たシリコン基板１００を等方性エツチングでエツチング
することにより、深さ約１５０［ｎｍ）の溝２００を形
成する。この溝２００は側面にテーパを有しており、ま
た溝２００にはＰＳＧＳｅＯ２部がエツチング深さ（約
１５０ｎｍ）と同程度にオーバーハングしている。そし
て露出したシリコン基板１００上に、膜厚約１０〜２０
［ｎｍ）程度のゲート酸化膜１１を形成し、このゲート
酸化膜ｌｌ上およびＳｉ３Ｎ４膜１０」二に、多結晶シ
リコン膜からなる導電膜１２を平坦に形成する。
次に第４図（Ｃ）に示すように、第１および第２トラン
ジスタ形成領域Ｘ， Ｙの導電膜１２をエッチバックす
ることにより、Ｓｉ３Ｎ４膜１０上の導電膜１２を除去
し、かつゲート酸化膜１１」二に膜厚約３５０（ｎｍ）
程度の導電膜１２を残すことこより、第１および第２の
ゲート電極となる逆Ｔ字型のゲート電極１２Ａ，１２Ａ
’ を形成する。
ジスタ形成領域Ｘ， Ｙの導電膜１２をエッチバックす
ることにより、Ｓｉ３Ｎ４膜１０上の導電膜１２を除去
し、かつゲート酸化膜１１」二に膜厚約３５０（ｎｍ）
程度の導電膜１２を残すことこより、第１および第２の
ゲート電極となる逆Ｔ字型のゲート電極１２Ａ，１２Ａ
’ を形成する。
そして、このゲート電極１２Ａ，１２Ａ’ の表面を熱
酸化することにより、膜厚約１５０（ｎｍ）程度の第１
のシリコン熱酸化膜１３′ を形成する。
酸化することにより、膜厚約１５０（ｎｍ）程度の第１
のシリコン熱酸化膜１３′ を形成する。
このシリコン熱酸化膜１３′ は、著しくエツチング速
度の遅いものである。
度の遅いものである。
そして、Ｓｉ３Ｎ＋膜１０およびＰＳＧＳｅＯ２去した
後、ゲート電極１２Ａ．１２Ａ’ およびシリコン基板
１００の表面に、膜厚約２０（ｎｍ）程度のシリコン熱
酸化膜２２を形成する。その後、シリコン熱酸化膜１３
′ およびゲート電極１２ＡＩ２Ａ’ の膜厚の厚い部
分をマスクに用いて、リンをゲート電極１２Ａ，＋２Ａ
’ の端部すなわち張り出した部分を透過させて、イオ
ン注入することにより、第１および第３の半導体領域と
なる低濃度のｎ型の半導体領域２３．２３’ を形成す
る。
後、ゲート電極１２Ａ．１２Ａ’ およびシリコン基板
１００の表面に、膜厚約２０（ｎｍ）程度のシリコン熱
酸化膜２２を形成する。その後、シリコン熱酸化膜１３
′ およびゲート電極１２ＡＩ２Ａ’ の膜厚の厚い部
分をマスクに用いて、リンをゲート電極１２Ａ，＋２Ａ
’ の端部すなわち張り出した部分を透過させて、イオ
ン注入することにより、第１および第３の半導体領域と
なる低濃度のｎ型の半導体領域２３．２３’ を形成す
る。
次に第４図（ｄ）に示すように、全面に膜厚約３０〜５
０ 〔ｎｍ〕程度のＳｉ３Ｎ＋膜２４を形成し、このＳ
ｉ３Ｎ＋膜２４上に、ＰＳＧ膜２５を形成する。そして
、ホトリックラフイエ程により、第１トランジスタ形成
領域Ｘに、第２の被膜となるＰＳＧ膜２５を残置させる
とともに、第２トランジスタ形成領域Ｙのゲート電極１
２八′の側壁に、シリコン熱酸化膜２２およびＳｉ３Ｎ
４膜２４を介して、第３の被膜となるＰＳＧ膜２５′を
残置させる。但し、第２トランジスタ形成領域Ｙに残置
させたＰＳＧ膜２５′ は、ゲート電極１２Ａの端部す
なわち張り出した部分の先端より内側に形成する。この
第２トランジスタ形成領域Ｙに残置させるＰＳＧ膜２５
′ の膜厚は、全面に形成するＰＳＧ膜２５の膜厚によ
り制御することができる。
０ 〔ｎｍ〕程度のＳｉ３Ｎ＋膜２４を形成し、このＳ
ｉ３Ｎ＋膜２４上に、ＰＳＧ膜２５を形成する。そして
、ホトリックラフイエ程により、第１トランジスタ形成
領域Ｘに、第２の被膜となるＰＳＧ膜２５を残置させる
とともに、第２トランジスタ形成領域Ｙのゲート電極１
２八′の側壁に、シリコン熱酸化膜２２およびＳｉ３Ｎ
４膜２４を介して、第３の被膜となるＰＳＧ膜２５′を
残置させる。但し、第２トランジスタ形成領域Ｙに残置
させたＰＳＧ膜２５′ は、ゲート電極１２Ａの端部す
なわち張り出した部分の先端より内側に形成する。この
第２トランジスタ形成領域Ｙに残置させるＰＳＧ膜２５
′ の膜厚は、全面に形成するＰＳＧ膜２５の膜厚によ
り制御することができる。
次に第４図（ｅ）に示すように、第２トランジスタ形成
領域Ｙの表面に露出している３ １３Ｎ＋膜２４を除去
し、さらにこのＳ １３ Ｎ４膜２４を除去した領域の
シリコン基板１００の表面を熱酸化することにより、膜
厚約５０（ｎｍ）程度の第２のシリコン熱酸化膜２６を
形成する。
領域Ｙの表面に露出している３ １３Ｎ＋膜２４を除去
し、さらにこのＳ １３ Ｎ４膜２４を除去した領域の
シリコン基板１００の表面を熱酸化することにより、膜
厚約５０（ｎｍ）程度の第２のシリコン熱酸化膜２６を
形成する。
次に第４図（ｆ）に示すように、ＰＳＧ膜２５．２５お
よびＳｉ３Ｎ４膜２４を順に除去した後、第１１・ラン
ジスタ形成領域Ｘのみに、膜厚約１０１００（ｎ程度の
ＰＳＧ膜２７を形成する。そして、シリコン酸化膜１３
’、２６およびＰＳＧ膜２７をマスクに用いて、トラン
ジスタ形成領域Ｙのゲート電極１２Ａ’ の端部すなわ
ち張り出した部分をドライエツチングにより除去するこ
とにより、第３のゲート電極となる四角形のゲート電極
１２Ｂを形成する。
よびＳｉ３Ｎ４膜２４を順に除去した後、第１１・ラン
ジスタ形成領域Ｘのみに、膜厚約１０１００（ｎ程度の
ＰＳＧ膜２７を形成する。そして、シリコン酸化膜１３
’、２６およびＰＳＧ膜２７をマスクに用いて、トラン
ジスタ形成領域Ｙのゲート電極１２Ａ’ の端部すなわ
ち張り出した部分をドライエツチングにより除去するこ
とにより、第３のゲート電極となる四角形のゲート電極
１２Ｂを形成する。
次に第４図（ｇ）に示すように、ＰＳＧ膜２７およびシ
リコン熱酸化膜２６．２２を除去した後、ゲト電極１２
Ａおよびゲート電極１２Ｂの側壁にスペーサとして、第
４の被膜となるシリコン酸化膜２８．２９を形成し、さ
らに露出しているシリコン基板１００の表面に、膜厚約
２０（ｎｍ）程度のシリコン熱酸化膜３０を形成する。
リコン熱酸化膜２６．２２を除去した後、ゲト電極１２
Ａおよびゲート電極１２Ｂの側壁にスペーサとして、第
４の被膜となるシリコン酸化膜２８．２９を形成し、さ
らに露出しているシリコン基板１００の表面に、膜厚約
２０（ｎｍ）程度のシリコン熱酸化膜３０を形成する。
そして、シリコン熱酸化膜１３．シリコン酸化膜２８，
２９゜多結晶シリコン膜＋２Ａおよび多結晶シリコン膜
１２Ｂをマスクに用いて、ヒ素をシリコン基板１００中
にイオン注入することにより、第２の半導体領域となる
高濃度のｎ型の半導体領域３１３２を形成する。
２９゜多結晶シリコン膜＋２Ａおよび多結晶シリコン膜
１２Ｂをマスクに用いて、ヒ素をシリコン基板１００中
にイオン注入することにより、第２の半導体領域となる
高濃度のｎ型の半導体領域３１３２を形成する。
このように同一シリコン基板１００上に形成したゲート
電極１２Ａにソースおよびドレインの一部となる半導体
領域２３がオーバーラツプしたＬＤＤ構造のトランジス
タ（以下「第１トランジスタ」という。）と、ゲート電
極１２Ｂにソースおよびドレインとなる半導体領域２３
．３２かオーバーラツプしていないＬＤＤ構造のトラン
ジスタ（以下「第２トランジスタ」という。）とは、混
用することかできる。
電極１２Ａにソースおよびドレインの一部となる半導体
領域２３がオーバーラツプしたＬＤＤ構造のトランジス
タ（以下「第１トランジスタ」という。）と、ゲート電
極１２Ｂにソースおよびドレインとなる半導体領域２３
．３２かオーバーラツプしていないＬＤＤ構造のトラン
ジスタ（以下「第２トランジスタ」という。）とは、混
用することかできる。
第１トランジスタは、ゲート電極］２Ａの端部直下の不
純物濃度がなだらかに分布していることによりホットキ
ャリアの発生が抑制されるため、信頼性が高く、高耐圧
化および高電流化を図ることかできるが、その反面、そ
の構造上、ゲート容量か増加する。そこでホットキャリ
アの発生による劣化が顕著であるところでは、この第１
トランジスタを用い、またホットキャリアの発生による
劣化よりもゲート容量の増加か問題になるところでは、
第２トランジスタを用いることにより、総体的に、高集
積で高速かつ高信頼性のＬＳＩを実現することができる
。
純物濃度がなだらかに分布していることによりホットキ
ャリアの発生が抑制されるため、信頼性が高く、高耐圧
化および高電流化を図ることかできるが、その反面、そ
の構造上、ゲート容量か増加する。そこでホットキャリ
アの発生による劣化が顕著であるところでは、この第１
トランジスタを用い、またホットキャリアの発生による
劣化よりもゲート容量の増加か問題になるところでは、
第２トランジスタを用いることにより、総体的に、高集
積で高速かつ高信頼性のＬＳＩを実現することができる
。
またゲート電極１２Δ、１２Ｂの膜厚の厚い部分にはパ
ターンの細りかなく、電気抵抗の小さ（することかでき
る。さらにシリコン基板１００をエツチングした溝２０
０に、ゲート酸化膜１１およびゲート電極１２Ａ、１２
Ｂを形成することにより、ゲート電極１２Ａ、１２Ｂか
シリコン基板１００の他の領域に比へ低い位置にあるた
め、２層目の配線に対する段差を小さくすることができ
、表面を平坦化することがてきる。
ターンの細りかなく、電気抵抗の小さ（することかでき
る。さらにシリコン基板１００をエツチングした溝２０
０に、ゲート酸化膜１１およびゲート電極１２Ａ、１２
Ｂを形成することにより、ゲート電極１２Ａ、１２Ｂか
シリコン基板１００の他の領域に比へ低い位置にあるた
め、２層目の配線に対する段差を小さくすることができ
、表面を平坦化することがてきる。
なお第１．第２．第３の実施例において、シリコン熱酸
化膜１３は必ずしも形成しなくても良い。
化膜１３は必ずしも形成しなくても良い。
また第２の実施例において、第２図（Ｃ）に示すＳＩ３
Ｎ４膜１０およびＰＳＧ膜９を除去した後、ゲト電極１
２Ａの側壁に、シリコン酸化膜等を形成し、このシリコ
ン酸化膜の膜厚を制御することにより、その後に形成す
るソースおよびトレインとなる高濃度の第２導電型の第
３の半導体領域と、ゲート電極１２Ａとのオーバーラツ
プ量を制御しても良い。
Ｎ４膜１０およびＰＳＧ膜９を除去した後、ゲト電極１
２Ａの側壁に、シリコン酸化膜等を形成し、このシリコ
ン酸化膜の膜厚を制御することにより、その後に形成す
るソースおよびトレインとなる高濃度の第２導電型の第
３の半導体領域と、ゲート電極１２Ａとのオーバーラツ
プ量を制御しても良い。
この発明の半導体装置およびその製造方法によれば、半
導体層上に形成した第１の被膜を所定の領域をエツチン
グし、さらにこのエツチングにより露出した半導体層を
等方性エツチングてエツチングすることにより形成した
溝上に、ゲート酸化膜を介して逆Ｔ字型のゲート電極を
形成することにより、従来のようなゲート電極のパター
ンの細りをなくすことができる。したがって、電気抵抗
の小さなゲート電極を得ることができる。また半導体層
に形成した溝」二に、逆Ｔ字型のゲート電極を形成する
ことによりゲート電極の位置を他の領域より低い位置と
なり、半導体層の表面の凹凸が小さくなる。したがって
、２層目の配線に対する段差が小さくし、平坦化を行う
ことができる。また逆Ｔ字型のゲート電極の端子の不純
物濃度は、緩やかに傾斜する分布を有するため、ホット
キャリアを抑制でき、ドレイン付近の電界を緩和するこ
とのできる高耐圧の１−ランジスタを得ることかできる
。さらに請求項（７）または（８）記載の半導体装置お
よびその製造方法によれば、ホットキャリアの発生を抑
制できる第１トランジスタと、ゲート容量の増加を抑制
できる第２１−ランジスタとを混用することかできる。
導体層上に形成した第１の被膜を所定の領域をエツチン
グし、さらにこのエツチングにより露出した半導体層を
等方性エツチングてエツチングすることにより形成した
溝上に、ゲート酸化膜を介して逆Ｔ字型のゲート電極を
形成することにより、従来のようなゲート電極のパター
ンの細りをなくすことができる。したがって、電気抵抗
の小さなゲート電極を得ることができる。また半導体層
に形成した溝」二に、逆Ｔ字型のゲート電極を形成する
ことによりゲート電極の位置を他の領域より低い位置と
なり、半導体層の表面の凹凸が小さくなる。したがって
、２層目の配線に対する段差が小さくし、平坦化を行う
ことができる。また逆Ｔ字型のゲート電極の端子の不純
物濃度は、緩やかに傾斜する分布を有するため、ホット
キャリアを抑制でき、ドレイン付近の電界を緩和するこ
とのできる高耐圧の１−ランジスタを得ることかできる
。さらに請求項（７）または（８）記載の半導体装置お
よびその製造方法によれば、ホットキャリアの発生を抑
制できる第１トランジスタと、ゲート容量の増加を抑制
できる第２１−ランジスタとを混用することかできる。
その結果、最小線幅Ｏ，Ｓミクロン以下の集積回路にお
いても電源電圧を下げる必要かなく、高い駆動電流を得
ることかできるトランジスタを得ることができ、集積回
路の微細化に大きく貢献することかできる。
いても電源電圧を下げる必要かなく、高い駆動電流を得
ることかできるトランジスタを得ることができ、集積回
路の微細化に大きく貢献することかできる。
第１図（ａ）〜（ｅ）は、この発明の第１の実施例の半
導体装置の製造方法を示す工程順断面図、第２図（ａ）
〜（ｄ）は、この発明の第２の実施例の半導体装置の製
造方法を示す工程順断面図、第３図（ａ）〜（ｅ）は、
この発明の第３の実施例の半導体装置の製造方法を示す
工程順断面図、第４図（ａ）〜（ｇ＋は、この発明の第
４の実施例の半導体装置の製造方法を示す工程順断面図
、第５図（ａ）〜（ｄ）はＧ ＯＬ Ｄの電界効果型ト
ランジスタの主要部の製造方法を示す工程順断面図であ
る。 １００・・シリコン基板（半導体層）、２００・・・溝
、９・・・第１の被膜、１１・・・ゲート酸化膜、１２
・・・導電膜、１２Ａ、１２Ａ’、１２Ｂ・・・ゲート
電極、１５Ａ、１５Ｂ、２３・・・第１の半導体領域、
１６Ａ、１６Ｂ・・・第２の被膜、１７Ａ、１７Ｂ３２
・・・第２の半導体領域、１８Ａ、１８Ｂ、２３・・・
第３の半導体領域、＋９Ａ、１９Ｂ・・第４の半導体領
域、２ＯＡ、２０Ｂ・・・第５の半導体領域、１３゛
・・・第１のシリコン熱酸化膜、２６・・・第２のシリ
コン熱酸化膜、２５・・・第２の被膜、２５′ ・・第
３の被膜、Ｘ・・・第１トランジスタ形成領域、Ｙ・・
・第２トランジスタ形成領域、２８．２９・・・第４の
被膜 １００−−−シ））つスＬ臂（牛導俸曇）２００− 溝 ９−一一第ｊの飯腺 １１−一−ケ゛−１−紡イヒ膜 １２−＠’ｆｉＥ朕 ２Ａ、１ ２Ａ、１ ２Ｂ −・−ゲート軛１５Ａ、１
５Ｂ、２３ −−一第フの生前りレ幌叫べ１６Ａ、１６
Ｂ−−一第２０級映 １７Ａ、１７Ｂ 、３２−一一第２の十帽セ予祿１８Ａ
、１８Ｂ、２３−−一第′：３Ｑ嘴杆碩坊１９Ａ、１９
Ｂ、３２−一一第＋Ｑ半轡俸頭載２０Ａ ２０Ｂ−一一
第５の＃−４杯屈蝋゛１３ ・−第１０シ１）つンタ酬
乃賄ヒ嘆２６−−−第２のシリフン埼ヒ瞬 ２５−一一第２の轍朦 ２５’−一一第３の叔碇 Ｘ−一一第１ＨランヅスタＤ床碩境 Ｙ−−一第２トランシヌタセベ■橡 ２８．２９−一一第十のＭ碇 ／ 第 図 第 図 ６Ａ １１５に３ 第 図 第 図 ／゛ ＝Ｊ−−≦二１ｉ
導体装置の製造方法を示す工程順断面図、第２図（ａ）
〜（ｄ）は、この発明の第２の実施例の半導体装置の製
造方法を示す工程順断面図、第３図（ａ）〜（ｅ）は、
この発明の第３の実施例の半導体装置の製造方法を示す
工程順断面図、第４図（ａ）〜（ｇ＋は、この発明の第
４の実施例の半導体装置の製造方法を示す工程順断面図
、第５図（ａ）〜（ｄ）はＧ ＯＬ Ｄの電界効果型ト
ランジスタの主要部の製造方法を示す工程順断面図であ
る。 １００・・シリコン基板（半導体層）、２００・・・溝
、９・・・第１の被膜、１１・・・ゲート酸化膜、１２
・・・導電膜、１２Ａ、１２Ａ’、１２Ｂ・・・ゲート
電極、１５Ａ、１５Ｂ、２３・・・第１の半導体領域、
１６Ａ、１６Ｂ・・・第２の被膜、１７Ａ、１７Ｂ３２
・・・第２の半導体領域、１８Ａ、１８Ｂ、２３・・・
第３の半導体領域、＋９Ａ、１９Ｂ・・第４の半導体領
域、２ＯＡ、２０Ｂ・・・第５の半導体領域、１３゛
・・・第１のシリコン熱酸化膜、２６・・・第２のシリ
コン熱酸化膜、２５・・・第２の被膜、２５′ ・・第
３の被膜、Ｘ・・・第１トランジスタ形成領域、Ｙ・・
・第２トランジスタ形成領域、２８．２９・・・第４の
被膜 １００−−−シ））つスＬ臂（牛導俸曇）２００− 溝 ９−一一第ｊの飯腺 １１−一−ケ゛−１−紡イヒ膜 １２−＠’ｆｉＥ朕 ２Ａ、１ ２Ａ、１ ２Ｂ −・−ゲート軛１５Ａ、１
５Ｂ、２３ −−一第フの生前りレ幌叫べ１６Ａ、１６
Ｂ−−一第２０級映 １７Ａ、１７Ｂ 、３２−一一第２の十帽セ予祿１８Ａ
、１８Ｂ、２３−−一第′：３Ｑ嘴杆碩坊１９Ａ、１９
Ｂ、３２−一一第＋Ｑ半轡俸頭載２０Ａ ２０Ｂ−一一
第５の＃−４杯屈蝋゛１３ ・−第１０シ１）つンタ酬
乃賄ヒ嘆２６−−−第２のシリフン埼ヒ瞬 ２５−一一第２の轍朦 ２５’−一一第３の叔碇 Ｘ−一一第１ＨランヅスタＤ床碩境 Ｙ−−一第２トランシヌタセベ■橡 ２８．２９−一一第十のＭ碇 ／ 第 図 第 図 ６Ａ １１５に３ 第 図 第 図 ／゛ ＝Ｊ−−≦二１ｉ
Claims (8)
- （１）第１導電型の半導体層と、この第１導電型の半導
体層に形成されたソースおよびドレインと、前記第１導
電型の半導体層上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上に形成されたゲート電極膜とを有する電界
効果型トランジスタからなる半導体装置であって、 前記第１導電型の半導体層に形成されて側面にテーパの
ついた溝と、この溝の表面にゲート絶縁膜を形成し、さ
らにこのゲート絶縁膜上に逆Ｔ字型のゲート電極を形成
して、逆Ｔ字型に張り出した薄いゲート電極膜が前記ゲ
ート電極から離れるに従って薄くなるようテーパのつい
た前記逆Ｔ字型のゲート電極を有し、前記逆Ｔ字型に張
り出した薄いゲート電極膜下の前記第１導電型の半導体
層中に、前記ゲート電極からソースおよびドレインに向
かって、ソースおよびドレインの一部となる低濃度の第
２導電型の第１の半導体領域と高濃度の第２導電型の第
２の半導体領域とが順に形成され、少なくとも低濃度の
第２導電型の第１の半導体領域が完全に前記ゲート電極
膜下に有する半導体装置。 - （２）第１導電型の半導体層上に所定の厚みの第１の被
膜を形成する工程と、 前記第１の被膜の所定の領域を選択的に除去する工程と
、 前記第１の被膜を選択的に除去することにより露出した
前記半導体層を等方性エッチングすることにより、前記
第１の被膜の端部がオーバーハングするよう側面にテー
パのついた溝を形成する工程と、 この溝の表面にゲート絶縁膜を形成する工程と、このゲ
ート絶縁膜上および前記第１の被膜上に導電膜を平坦に
形成する工程と、 この導電膜をエッチバックして前記ゲート絶縁膜上に所
定の厚みの前記導電膜を残すとともに他の領域の前記導
電膜を除去することにより、テーパのついた薄い張り出
し電極を有する逆Ｔ字型のゲート電極を形成する工程と
、 前記第１の被膜を除去し、前記ゲート電極の膜厚の厚い
部分をマスクに用いて、第２導電型の不純物を前記ゲー
ト電極の端部を透過させてイオン注入することにより、
ソースおよびドレインの一部となる低濃度の第２導電型
の第１の半導体領域を形成する工程と、 前記ゲート電極の側壁に第２の被膜を形成する工程と、 この第２の被膜および前記ゲート電極をマスクに用いて
、第２導電型の不純物をイオン注入することにより、ソ
ースおよびドレインとなる高濃度の第２導電型の第２の
半導体領域を形成する工程とを含む半導体装置の製造方
法。 - （３）第１導電型の半導体層と、この第１導電型の半導
体層に形成されたソースおよびドレインと、前記第１導
電型の半導体層上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上に形成されたゲート電極膜とを有する電界
効果型トランジスタからなる半導体装置であって、 前記第１導電型の半導体層に形成されて側面にテーパの
ついた溝と、この溝の表面にゲート絶縁膜を形成し、こ
のゲート絶縁膜上に逆Ｔ字型のゲート電極を形成して、
逆Ｔ字型に張り出した薄いゲート電極膜が前記ゲート電
極から離れるに従って薄くなるようテーパのついた前記
逆Ｔ字型のゲート電極を有し、前記逆Ｔ字型に張り出し
た薄いゲート電極膜下の前記第１導電型の半導体層中に
ソースおよびドレインとなる高濃度の第２導電型の半導
体領域を有する半導体装置。 - （４）第１導電型の半導体層上に所定の厚みの第１の被
膜を形成する工程と、 前記第１の被膜の所定の領域を選択的に除去する工程と
、 前記第１の被膜を選択的に除去することにより露出した
前記半導体層を等方性エッチングすることにより、前記
第１の被膜の端部がオーバーハングするよう側面にテー
パのついた溝を形成する工程と、 この溝の表面にゲート絶縁膜を形成する工程と、このゲ
ート絶縁膜上および前記第１の被膜上に導電膜を平坦に
形成する工程と、 この導電膜をエッチバックして前記ゲート絶縁膜上に所
定の厚みの前記導電膜を残すとともに他の領域の前記導
電膜を除去することにより、テーパのついた薄い張り出
し電極を有する逆Ｔ字型のゲート電極を形成する工程と
、 前記第１の被膜を除去し、前記ゲート電極の膜厚の厚い
部分をマスクに用いて、第２導電型の不純物を前記ゲー
ト電極の端部を透過させてイオン注入することにより、
ソースおよびドレインとなる高濃度の第２導電型の第３
の半導体領域を形成する工程とを含む半導体装置の製造
方法。 - （５）第１導電型の半導体層と、この第１導電型の半導
体層に形成されたソースおよびドレインと、前記第１導
電型の半導体層上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上に形成されたゲート電極膜とを有する電界
効果型トランジスタからなる半導体装置であって、 前記第１導電型の半導体層に形成されて側面にテーパの
ついた溝と、この溝の表面に形成されて側面にテーパの
ついた溝と、この溝の表面にゲート絶縁膜を形成し、こ
のゲート絶縁膜上に逆Ｔ字型のゲート電極を形成して、
逆Ｔ字型に張り出した薄いゲート電極膜が前記ゲート電
極から離れるに従って薄くなるようテーパのついた前記
逆Ｔ字型のゲート電極と、この逆Ｔ字型に張り出した薄
いゲート電極下にオーバーラップするように形成したソ
ースおよびドレインの一部となる低濃度の第２導電型の
第４の半導体領域と、この第４の半導体領域の内側に形
成したソースおよびドレインとなる高濃度の第２導電型
の第５の半導体領域とを備えた半導体装置。 - （６）第１導電型の半導体層上に所定の厚みの第１の被
膜を形成する工程と、 前記第１の被膜の所定の領域を選択的に除去する工程と
、 前記第１の被膜を選択的に除去することにより露出した
前記半導体層を等方性エッチングすることにより、前記
第１の被膜の端部がオーバーハングよう側面にテーパの
ついた溝を形成する工程と、この溝の表面にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上および前記第
１の被膜上に導電膜を平坦に形成する工程と、 この導電膜をエッチバックして前記ゲート絶縁膜上に所
定の厚みの前記導電膜を残すとともに他の領域の前記導
電膜を除去することにより、テーパのついた薄い張り出
し電極を有する逆Ｔ字型のゲート電極を形成する工程と
、 前記第１の被膜を除去し、前記ゲート電極の膜厚の厚い
部分をマスクに用いて、第２導電型の第１の不純物を前
記逆Ｔ字型のゲート電極の端部を透過させてイオン注入
することにより、ソースおよびドレインの一部となる低
濃度の第２導電型の第４の半導体領域を形成する工程と
、 前記ゲート電極の膜厚の厚い部分をマスクに用いて、前
記第２導電型の第１の不純物より拡散速度の小さい第２
導電型の第２の不純物をイオン注入することにより、ソ
ースおよびトレインとなる第２導電型の第５の半導体領
域を前記第４の半導体領域の内側に形成する工程とを含
む半導体装置の製造方法。 - （７）第１導電型の半導体層と、この第１導電型の半導
体層に形成されたソースおよびドレインと、前記第１導
電型の半導体層上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上に形成されたゲート電極とを有する電界効
果型トランジスタからなく半導体装置であって、 前記第１導電型の半導体層に形成されて側面にテーパの
ついた溝と、この溝の表面にゲート絶縁膜を形成し、さ
らにこのゲート絶縁膜上に逆Ｔ字型のゲート電極を形成
して、逆Ｔ字型に張り出した薄いゲート電極膜が前記ゲ
ート電極から離れるに従って薄くなるようテーパのつい
た前記逆Ｔ字型のゲート電極を有し、前記逆Ｔ字型に張
り出した薄いゲート電極膜下の前記第１導電型の半導体
層中に、ゲート電極からソースおよびドレインに向かっ
て、ソースおよびドレインの一部となる低濃度の第２導
電型の第１の半導体領域および高濃度の第２導電型の第
２の半導体領域とが順に形成され、少なくとも低濃度の
第２導電型の第１の半導体領域が完全に前記ゲート電極
膜下に有する第１トランジスタを備えるとともに、前記
半導体層に形成されて側面にテーパのついた第２の溝と
、この第２の溝の表面に形成したゲート絶縁膜と、この
ゲート絶縁膜上に形成した四角形のゲート電極と、この
四角形のゲート電極にオーバーラップしないように形成
した低濃度の第２導電型の第３の半導体領域と、この第
３の半導体領域の外側に形成した第２導電型の第４の半
導体領域とからなる第２トランジスタを備えた半導体装
置。 - （８）第１導電型の半導体層上に所定の厚みの第１の被
膜を形成する工程と、 前記第１の被膜の第１トランジスタ形成領域および第２
トランジスタ形成領域を選択的に除去する工程と、 前記第１の被膜を選択的に除去することにより露出した
前記半導体層を等方性エッチングすることにより、前記
第１の被膜の端部がオーバーハングよう側面にテーパの
ついた第１および第２の溝を形成する工程と、 この第１および第２の溝の表面にゲート絶縁膜を形成す
る工程と、 このゲート絶縁膜上および前記第１の被膜上に導電膜を
平坦に形成する工程と、 この導電膜をエッチバックして前記ゲート絶縁膜上に所
定の厚みの前記導電膜を残すとともに他の領域の前記導
電膜を除去することにより、テーパのついた薄い張り出
し電極を有する逆Ｔ字型の第１および第２のゲート電極
を形成する工程と、この第１および第２のゲート電極上
に、著しくエッチング速度の遅い第１のシリコン熱酸化
膜を形成する工程と、 前記第１の被膜を除去し、前記第１および第２のゲート
電極の膜厚の厚い部分をマスクに用いて、第２導電型の
不純物を前記第１および第２のゲート電極の端部を透過
させてイオン注入することにより、ソースおよびドレイ
ンの一部となる低濃度の第２導電型の第１および第３の
半導体領域を形成する工程と、 前記第１のゲート電極を形成した第１トランジスタ形成
領域に、第２の被膜を形成する工程と、前記第２トラン
ジスタ形成領域の前記第２のゲート電極の膜厚の厚い部
分の側壁に第３の被膜を形成する工程と、 前記第２トランジスタ形成領域の前記第３の半導体領域
上に、第２のシリコン熱酸化膜を形成する工程と、 前記第３の被膜を除去した後、前記第１および第２のシ
リコン熱酸化膜をマスクに用いて前記第２トランジスタ
形成領域の前記第２のゲート電極の張り出し部分を除去
することにより、四角形の第３のゲート電極を形成する
工程と、 前記第２のシリコン熱酸化膜および前記第２の被膜を除
去した後、前記第１トランジスタ形成領域の前記第１の
ゲート電極および前記第２トランジスタ形成領域の前記
第３のゲート電極の側壁に第４の被膜を形成する工程と
、 前記第１のゲート電極と前記第３のゲート電極と前記第
４の被膜とをマスクに用いて、第２導電型の不純物をイ
オン注入することにより、ソースおよびドレインとなる
高濃度の第２導電型の第２および第４の半導体領域を形
成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212333A JP2548832B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212333A JP2548832B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493080A true JPH0493080A (ja) | 1992-03-25 |
| JP2548832B2 JP2548832B2 (ja) | 1996-10-30 |
Family
ID=16620803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2212333A Expired - Fee Related JP2548832B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548832B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655786A2 (en) * | 1993-11-30 | 1995-05-31 | Sony Corporation | Gate electrode formed in trench and method of making the same |
| JPH08316478A (ja) * | 1995-05-12 | 1996-11-29 | Lg Semicon Co Ltd | 逆ｔ形トランジスタの改良された製造方法 |
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
| US6828203B2 (en) | 1998-01-23 | 2004-12-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7148527B2 (en) | 2002-12-18 | 2006-12-12 | Samsung Electronics Co., Ltd. | Semiconductor devices with enlarged recessed gate electrodes |
-
1990
- 1990-08-08 JP JP2212333A patent/JP2548832B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0655786A2 (en) * | 1993-11-30 | 1995-05-31 | Sony Corporation | Gate electrode formed in trench and method of making the same |
| EP0655786A3 (en) * | 1993-11-30 | 1996-02-28 | Sony Corp | Gate electrode formed in trench and manufacturing method. |
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| US6828203B2 (en) | 1998-01-23 | 2004-12-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6878599B2 (en) | 1998-01-23 | 2005-04-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7125779B2 (en) | 1998-01-23 | 2006-10-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7148527B2 (en) | 2002-12-18 | 2006-12-12 | Samsung Electronics Co., Ltd. | Semiconductor devices with enlarged recessed gate electrodes |
| US7541656B2 (en) | 2002-12-18 | 2009-06-02 | Samsung Electronics Co., Ltd. | Semiconductor devices with enlarged recessed gate electrodes |
| US7871914B2 (en) | 2002-12-18 | 2011-01-18 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices with enlarged recessed gate electrodes |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2548832B2 (ja) | 1996-10-30 |
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