JPH11238884A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】 （修正有）
【課題】 ゲート電極の強電界に起因して発生するホッ
トキャリヤ効果を防止してデバイスの信頼性を向上させ
た半導体デバイスを提供する。 【解決手段】 ゲート電極２３ａを所定の厚さの主体部
と主体部の少なくとも一方の側面に主体部より厚さの薄
い腕部を基板に面した側に形成させた形状とし、かつ、
ゲート絶縁膜２２をゲート電極２３ａの腕部の箇所に相
当する部分がその他の箇所より厚く形成したことを特徴
とする。
トキャリヤ効果を防止してデバイスの信頼性を向上させ
た半導体デバイスを提供する。 【解決手段】 ゲート電極２３ａを所定の厚さの主体部
と主体部の少なくとも一方の側面に主体部より厚さの薄
い腕部を基板に面した側に形成させた形状とし、かつ、
ゲート絶縁膜２２をゲート電極２３ａの腕部の箇所に相
当する部分がその他の箇所より厚く形成したことを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特にゲート電極のエッジ部分に対応するゲート絶縁
膜の厚さを増加させてホットキャリヤ効果を防止して素
子の電気的特性を改善するのに適した半導体デバイス及
びその製造方法に関する。
し、特にゲート電極のエッジ部分に対応するゲート絶縁
膜の厚さを増加させてホットキャリヤ効果を防止して素
子の電気的特性を改善するのに適した半導体デバイス及
びその製造方法に関する。
【０００２】
【従来の技術】半導体集積デバイスにおいて、高集積化
された高性能の半導体集積回路を得るために、半導体集
積回路を構成するトランジスタのサイズを小さくするた
めの研究が続いている。このような努力の結果として、
半導体集積回路の製造技術がサブミクロンの水準に達す
るに至っている。半導体デバイスの縮小寸法は、水平方
向での寸法の縮小とともにこれに比例して垂直方向での
寸法の縮小が行われることによって素子の特性が釣り合
う。ところで、素子の寸法が小さくなると、例えばトラ
ンジスタにおいてソースとドレインとの間の間隙が近く
なると、所望しない素子の特性が発生する。その代表的
なものが短チャネル効果である。
された高性能の半導体集積回路を得るために、半導体集
積回路を構成するトランジスタのサイズを小さくするた
めの研究が続いている。このような努力の結果として、
半導体集積回路の製造技術がサブミクロンの水準に達す
るに至っている。半導体デバイスの縮小寸法は、水平方
向での寸法の縮小とともにこれに比例して垂直方向での
寸法の縮小が行われることによって素子の特性が釣り合
う。ところで、素子の寸法が小さくなると、例えばトラ
ンジスタにおいてソースとドレインとの間の間隙が近く
なると、所望しない素子の特性が発生する。その代表的
なものが短チャネル効果である。
【０００３】短チャネル効果を解決するためには、水平
寸法（ゲート長さ）を縮小するとともに垂直寸法（ゲー
ト絶縁膜の厚さ、接合深さ等）をも縮小しなければなら
ず、また、印加電圧を低くし、基板のドーピング濃度を
高くし、特にチャネル領域のドーピングプロファイルを
調節しなければならない。さらに、デバイスの動作電源
はそのデバイスを使用する電子製品で要求する値を満足
しなければならない。しかしながら、半導体デバイスの
寸法は縮小しているが、未だそのデバイスを用いる電子
製品で要求する動作電源は減少していない。このため、
半導体デバイスは、特にＮＭＯＳトランジスタの場合、
ソースとドレインとの間の間隙が小さくなることによっ
て発生する短チャネル効果に起因して、ソースから印加
される電子がドレイン近傍の急激な高電界によって加速
されて発生するホットキャリヤに弱い構造となる。かか
るホットキャリヤは、短チャネル及び高い印加電圧に起
因するドレイン接合近傍の高電界がその原因である。
寸法（ゲート長さ）を縮小するとともに垂直寸法（ゲー
ト絶縁膜の厚さ、接合深さ等）をも縮小しなければなら
ず、また、印加電圧を低くし、基板のドーピング濃度を
高くし、特にチャネル領域のドーピングプロファイルを
調節しなければならない。さらに、デバイスの動作電源
はそのデバイスを使用する電子製品で要求する値を満足
しなければならない。しかしながら、半導体デバイスの
寸法は縮小しているが、未だそのデバイスを用いる電子
製品で要求する動作電源は減少していない。このため、
半導体デバイスは、特にＮＭＯＳトランジスタの場合、
ソースとドレインとの間の間隙が小さくなることによっ
て発生する短チャネル効果に起因して、ソースから印加
される電子がドレイン近傍の急激な高電界によって加速
されて発生するホットキャリヤに弱い構造となる。かか
るホットキャリヤは、短チャネル及び高い印加電圧に起
因するドレイン接合近傍の高電界がその原因である。
【０００４】以下、従来の半導体デバイスの製造方法を
添付図面を参照して説明する。図１は従来の技術による
半導体デバイスの製造方法を説明するための工程断面図
である。図１（ａ）に示すように、選択的にフィールド
酸化膜（図示せず）が形成された半導体基板１１上の活
性領域にゲート絶縁膜１２を形成する。そして、ゲート
絶縁膜１２上にゲート電極用ポリシリコン層１３とキャ
ップ絶縁膜１４を順次に形成する。次いで、図１（ｂ）
に示すように、キャップ絶縁膜１４上にフォトレジスト
（図示せず）を塗布した後、露光及び現像工程でそのフ
ォトレジストをパターニングする。パターニングされた
フォトレジストをマスクとして用いてエッチング工程で
キャップ絶縁膜１４、ポリシリコン層１３を順次に除去
することにより、ゲート電極１３ａを形成する。
添付図面を参照して説明する。図１は従来の技術による
半導体デバイスの製造方法を説明するための工程断面図
である。図１（ａ）に示すように、選択的にフィールド
酸化膜（図示せず）が形成された半導体基板１１上の活
性領域にゲート絶縁膜１２を形成する。そして、ゲート
絶縁膜１２上にゲート電極用ポリシリコン層１３とキャ
ップ絶縁膜１４を順次に形成する。次いで、図１（ｂ）
に示すように、キャップ絶縁膜１４上にフォトレジスト
（図示せず）を塗布した後、露光及び現像工程でそのフ
ォトレジストをパターニングする。パターニングされた
フォトレジストをマスクとして用いてエッチング工程で
キャップ絶縁膜１４、ポリシリコン層１３を順次に除去
することにより、ゲート電極１３ａを形成する。
【０００５】この後、図１（ｃ）に示すように、ゲート
電極１３ａをマスクとして用いた不純物イオン注入工程
でゲート電極１３ａの両側の基板１１の表面内にＬＤＤ
領域１５を形成する。次いで、図１（ｄ）に示すよう
に、ゲート電極１３ａを含む半導体基板１１の全面に絶
縁層を形成した後、絶縁層をエッチバックすることによ
り、ゲート電極１３ａの両側面に絶縁側壁１６を形成す
る。そして、絶縁側壁１６とゲート電極１３ａをマスク
として用いた不純物イオン注入工程でソース／ドレイン
不純物領域１７、１７ａを形成する。
電極１３ａをマスクとして用いた不純物イオン注入工程
でゲート電極１３ａの両側の基板１１の表面内にＬＤＤ
領域１５を形成する。次いで、図１（ｄ）に示すよう
に、ゲート電極１３ａを含む半導体基板１１の全面に絶
縁層を形成した後、絶縁層をエッチバックすることによ
り、ゲート電極１３ａの両側面に絶縁側壁１６を形成す
る。そして、絶縁側壁１６とゲート電極１３ａをマスク
として用いた不純物イオン注入工程でソース／ドレイン
不純物領域１７、１７ａを形成する。
【０００６】
【発明が解決しようとする課題】しかし、上記のような
従来の半導体デバイスの製造方法は、素子が高集積化す
るにつれてチャネル長さが減少し、ドレイン付近でゲー
ト電極によるホットキャリヤ効果が生じ、素子の電気的
特性が低下する問題点があった。本発明は上記の問題点
を解決するためになされたものであり、その目的とする
ところは、ホットキャリヤ効果を防止して素子の電気的
特性を改善した半導体デバイス及びその製造方法を提供
することにある。
従来の半導体デバイスの製造方法は、素子が高集積化す
るにつれてチャネル長さが減少し、ドレイン付近でゲー
ト電極によるホットキャリヤ効果が生じ、素子の電気的
特性が低下する問題点があった。本発明は上記の問題点
を解決するためになされたものであり、その目的とする
ところは、ホットキャリヤ効果を防止して素子の電気的
特性を改善した半導体デバイス及びその製造方法を提供
することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体デバイスは、ゲート電極を所定の厚さ
の主体部と主体部の少なくとも一方の側面に主体部より
厚さの薄い腕部を基板に面した側に形成させた形状と
し、かつ、ゲート絶縁膜をゲート電極の腕部の箇所に相
当する部分がその他の箇所より厚く形成したことを特徴
とする。
の本発明の半導体デバイスは、ゲート電極を所定の厚さ
の主体部と主体部の少なくとも一方の側面に主体部より
厚さの薄い腕部を基板に面した側に形成させた形状と
し、かつ、ゲート絶縁膜をゲート電極の腕部の箇所に相
当する部分がその他の箇所より厚く形成したことを特徴
とする。
【０００８】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態の半導体デバイス及びその製造方法を説明す
る。図２は本実施形態による半導体デバイスの構造を説
明するための構造断面図である。図２に示すように、半
導体基板２１上にゲート絶縁膜２２を介してゲート電極
２３ａが形成され、基板２１には低濃度不純物領域２５
を備えたＬＤＤ構造のソース／ドレイン不純物領域２７
が形成されている。本実施形態はゲート電極２３ａの形
状とゲート絶縁膜２２の形状に特徴がある。すなわち、
図示のように、ゲート電極２３ａは所定の幅の主体部の
基板に向く箇所でその両側に突出する細い腕部を延ばし
た、逆Ｔ字状の形状で、しかも、そのＴ字の主体部から
突出している腕部分が基板から順次離れるように曲げら
れた形状である。見方を変えれば、ゲート電極２３ａは
中央部分が厚くその両端部分が薄く形成されている。そ
の薄くされた両端部分が基板から離れるように湾曲して
曲げられている。そのゲート電極２３ａの両端部分の形
状によって、ゲート絶縁膜２２はゲート電極２３ａの基
板から離れるように曲げられた腕部の下側の部分が他の
部分に比べて厚くされている。すなわち、ゲート絶縁膜
２２はゲート電極２３ａの両端部分が中央部分より厚く
形成されている。図示のように、低濃度不純物領域２５
はゲート電極２３ａの薄くされた両腕部分の下側に形成
され、ゲート電極２３ａの主体部、すなわちゲート絶縁
膜２２の薄い部分がチャネル領域となっている。本実施
形態は、ゲート電極２３ａの腕部分は両側に形成されて
いるが、後述のように、ゲート電極の一方の側にのみ腕
部分を形成させてもよい。その場合、ドレイン側のゲー
ト絶縁膜の厚さを厚くするようにする。
実施形態の半導体デバイス及びその製造方法を説明す
る。図２は本実施形態による半導体デバイスの構造を説
明するための構造断面図である。図２に示すように、半
導体基板２１上にゲート絶縁膜２２を介してゲート電極
２３ａが形成され、基板２１には低濃度不純物領域２５
を備えたＬＤＤ構造のソース／ドレイン不純物領域２７
が形成されている。本実施形態はゲート電極２３ａの形
状とゲート絶縁膜２２の形状に特徴がある。すなわち、
図示のように、ゲート電極２３ａは所定の幅の主体部の
基板に向く箇所でその両側に突出する細い腕部を延ばし
た、逆Ｔ字状の形状で、しかも、そのＴ字の主体部から
突出している腕部分が基板から順次離れるように曲げら
れた形状である。見方を変えれば、ゲート電極２３ａは
中央部分が厚くその両端部分が薄く形成されている。そ
の薄くされた両端部分が基板から離れるように湾曲して
曲げられている。そのゲート電極２３ａの両端部分の形
状によって、ゲート絶縁膜２２はゲート電極２３ａの基
板から離れるように曲げられた腕部の下側の部分が他の
部分に比べて厚くされている。すなわち、ゲート絶縁膜
２２はゲート電極２３ａの両端部分が中央部分より厚く
形成されている。図示のように、低濃度不純物領域２５
はゲート電極２３ａの薄くされた両腕部分の下側に形成
され、ゲート電極２３ａの主体部、すなわちゲート絶縁
膜２２の薄い部分がチャネル領域となっている。本実施
形態は、ゲート電極２３ａの腕部分は両側に形成されて
いるが、後述のように、ゲート電極の一方の側にのみ腕
部分を形成させてもよい。その場合、ドレイン側のゲー
ト絶縁膜の厚さを厚くするようにする。
【０００９】図３は本発明の第１実施形態の半導体デバ
イスの製造方法を説明するための工程断面図である。図
３（ａ）に示すように、半導体基板２１上にゲート絶縁
膜２２を形成し、その上にゲート電極形成用導電層、例
えばポリシリコン層２３を形成する。ポリシリコン層２
３上にフォトレジスト２４を塗布した後、露光及び現像
工程でフォトレジスト２４をパターニングしてゲート電
極の主体部となる領域を定める。次いで、図３（ｂ）に
示すように、パターニングされたフォトレジスト２４を
マスクとして用いてエッチング工程でポリシリコン層２
３を所定の深さだけエッチングする。すなわち、従来の
ようにフォトレジストの形状にゲート電極をエッチング
せずに、主体部だけ所定の厚さにエッチングし、その両
側に薄い厚さのポリシリコン層２３を残す。次いで、マ
スクを用いずにポリシリコン層２３の全面に低濃度のｎ
- 不純物を注入することにより、残されたポリシリコン
層２３に対応する半導体基板２１の表面内に低濃度不純
物領域２５を形成する。
イスの製造方法を説明するための工程断面図である。図
３（ａ）に示すように、半導体基板２１上にゲート絶縁
膜２２を形成し、その上にゲート電極形成用導電層、例
えばポリシリコン層２３を形成する。ポリシリコン層２
３上にフォトレジスト２４を塗布した後、露光及び現像
工程でフォトレジスト２４をパターニングしてゲート電
極の主体部となる領域を定める。次いで、図３（ｂ）に
示すように、パターニングされたフォトレジスト２４を
マスクとして用いてエッチング工程でポリシリコン層２
３を所定の深さだけエッチングする。すなわち、従来の
ようにフォトレジストの形状にゲート電極をエッチング
せずに、主体部だけ所定の厚さにエッチングし、その両
側に薄い厚さのポリシリコン層２３を残す。次いで、マ
スクを用いずにポリシリコン層２３の全面に低濃度のｎ
- 不純物を注入することにより、残されたポリシリコン
層２３に対応する半導体基板２１の表面内に低濃度不純
物領域２５を形成する。
【００１０】図３（ｃ）に示すように、フォトレジスト
２４を除去し、残されたポリシリコン層２３を含む半導
体基板２１の全面に絶縁膜を堆積した後、エッチバック
して絶縁側壁２６を形成する。この絶縁側壁２６をマス
クとして用いたエッチング工程で半導体基板２１の表面
が露出されるように残されたポリシリコン層２３及びゲ
ート絶縁膜２２をエッチングして、ゲート電極２３ａを
形成する。側壁２６の下側にあるポリシリコン層は除去
されないので、その部分が残り、逆Ｔ字形のゲート電極
となる。絶縁側壁２６及びゲート電極２３ａを含む全面
に高濃度のｎ+ 不純物を注入することにより、ゲート電
極２３ａ両側の半導体基板２１の表面内にソース／ドレ
イン不純物領域２７を形成する。この後に酸化工程を施
す。酸化は露出している外側から進むので、図３（ｄ）
に示すように、ゲート電極２３ａの腕部分の下側のゲー
ト絶縁膜２２の厚さが、外側に向かうほど厚くなり、ゲ
ート電極２３ａの主体部から両側に延びている腕部分の
ポリシリコン層が上方に向かって湾曲する。すなわち、
ゲート絶縁膜２２はゲート電極の中央部分に比べて順次
厚くなるように形成される。上記のように、ゲート電極
２３ａの両エッジ部分に対応するゲート絶縁膜２２の厚
さが厚くなることにより、ドレイン不純物領域２７付近
で強い電界に起因して発生するホットキャリヤ現象が防
止される。
２４を除去し、残されたポリシリコン層２３を含む半導
体基板２１の全面に絶縁膜を堆積した後、エッチバック
して絶縁側壁２６を形成する。この絶縁側壁２６をマス
クとして用いたエッチング工程で半導体基板２１の表面
が露出されるように残されたポリシリコン層２３及びゲ
ート絶縁膜２２をエッチングして、ゲート電極２３ａを
形成する。側壁２６の下側にあるポリシリコン層は除去
されないので、その部分が残り、逆Ｔ字形のゲート電極
となる。絶縁側壁２６及びゲート電極２３ａを含む全面
に高濃度のｎ+ 不純物を注入することにより、ゲート電
極２３ａ両側の半導体基板２１の表面内にソース／ドレ
イン不純物領域２７を形成する。この後に酸化工程を施
す。酸化は露出している外側から進むので、図３（ｄ）
に示すように、ゲート電極２３ａの腕部分の下側のゲー
ト絶縁膜２２の厚さが、外側に向かうほど厚くなり、ゲ
ート電極２３ａの主体部から両側に延びている腕部分の
ポリシリコン層が上方に向かって湾曲する。すなわち、
ゲート絶縁膜２２はゲート電極の中央部分に比べて順次
厚くなるように形成される。上記のように、ゲート電極
２３ａの両エッジ部分に対応するゲート絶縁膜２２の厚
さが厚くなることにより、ドレイン不純物領域２７付近
で強い電界に起因して発生するホットキャリヤ現象が防
止される。
【００１１】図４は本発明の第２実施形態による半導体
デバイスの製造方法を説明するための工程断面図であ
る。図４（ａ）に示すように、半導体基板２１上にゲー
ト絶縁膜２２を形成し、その上にゲート電極用ポリシリ
コン層２３を順次に積層形成する。この後、ポリシリコ
ン層２３上にフォトレジスト２４を塗布した後、露光及
び現像工程でパターニングしてゲート電極領域を定め
る。次いで、パターニングされたフォトレジスト２４を
マスクとして用いてエッチング工程でポリシリコン層２
３とゲート絶縁膜２２を選択的に除去することによりゲ
ート電極２３ａを形成する。この後、図４（ｂ）に示す
ように、フォトレジスト２４を除去した後、ゲート電極
２３ａを含む基板２１の全面に再びフォトレジスト２４
ａを塗布する。ゲート電極２３ａの両方の端部のうち何
れか一方がその側面から一定の幅だけ露出されるよう
に、露光及び現像工程でフォトレジスト２４ａをパター
ニングする。
デバイスの製造方法を説明するための工程断面図であ
る。図４（ａ）に示すように、半導体基板２１上にゲー
ト絶縁膜２２を形成し、その上にゲート電極用ポリシリ
コン層２３を順次に積層形成する。この後、ポリシリコ
ン層２３上にフォトレジスト２４を塗布した後、露光及
び現像工程でパターニングしてゲート電極領域を定め
る。次いで、パターニングされたフォトレジスト２４を
マスクとして用いてエッチング工程でポリシリコン層２
３とゲート絶縁膜２２を選択的に除去することによりゲ
ート電極２３ａを形成する。この後、図４（ｂ）に示す
ように、フォトレジスト２４を除去した後、ゲート電極
２３ａを含む基板２１の全面に再びフォトレジスト２４
ａを塗布する。ゲート電極２３ａの両方の端部のうち何
れか一方がその側面から一定の幅だけ露出されるよう
に、露光及び現像工程でフォトレジスト２４ａをパター
ニングする。
【００１２】図４（ｃ）に示すように、フォトレジスト
２４ａをマスクとして用いて、エッチング工程でゲート
電極２３ａの露出された端部を所定の深さまでエッチン
グする。すなわち、ゲート電極の主体部から突出する腕
部を形成する。この実施形態の場合、腕部はゲート電極
の一方の側のみである。そして、ゲート電極２３ａをマ
スクとして用いて低濃度のｎー不純物を注入することに
より、ゲート電極２３ａ両側の半導体基板２１の表面内
に低濃度不純物領域２５を形成する。なお、図示の例で
は低濃度の不純物注入は、ゲート電極２３ａの一方の端
部が所定の深さ除去されてから行ったが、それ以前、す
なわちゲート電極となる部分をエッチングした後いつ行
っても良い。フォトレジスト２４ａを除去した後、酸化
工程を施す。すると、ゲート電極２３ａの厚さが端部で
薄いため、その酸化工程によってゲート絶縁膜２２の端
部がより活発に酸化し、図４（ｄ）に示すように、その
端部が厚くなって、エッチングされたゲート電極２３ａ
の端部が上方に向かって湾曲する。これにより、所定部
分のエッチングされたゲート電極２３ａの端部に対応す
るゲート絶縁膜２２の厚さが、他の領域に比べて更に厚
く形成される。この酸化工程が完了したあと、ゲート電
極２３ａを含む半導体基板２１の全面に絶縁膜を形成し
た後エッチバックすることにより、ゲート電極２３ａの
両側面に絶縁側壁２６を形成する。この後、ゲート電極
２３ａ及び絶縁側壁２６をマスクとして用いて高濃度の
ｎ+ 不純物を注入することにより、ゲート電極２３ａ両
側の半導体基板２１の表面内にソース／ドレイン不純物
領域２７を形成する。この実施形態は、上記のようにゲ
ート電極２３ａの片側だけに腕部を形成させその部分の
ゲート絶縁膜２２を厚くした例である。
２４ａをマスクとして用いて、エッチング工程でゲート
電極２３ａの露出された端部を所定の深さまでエッチン
グする。すなわち、ゲート電極の主体部から突出する腕
部を形成する。この実施形態の場合、腕部はゲート電極
の一方の側のみである。そして、ゲート電極２３ａをマ
スクとして用いて低濃度のｎー不純物を注入することに
より、ゲート電極２３ａ両側の半導体基板２１の表面内
に低濃度不純物領域２５を形成する。なお、図示の例で
は低濃度の不純物注入は、ゲート電極２３ａの一方の端
部が所定の深さ除去されてから行ったが、それ以前、す
なわちゲート電極となる部分をエッチングした後いつ行
っても良い。フォトレジスト２４ａを除去した後、酸化
工程を施す。すると、ゲート電極２３ａの厚さが端部で
薄いため、その酸化工程によってゲート絶縁膜２２の端
部がより活発に酸化し、図４（ｄ）に示すように、その
端部が厚くなって、エッチングされたゲート電極２３ａ
の端部が上方に向かって湾曲する。これにより、所定部
分のエッチングされたゲート電極２３ａの端部に対応す
るゲート絶縁膜２２の厚さが、他の領域に比べて更に厚
く形成される。この酸化工程が完了したあと、ゲート電
極２３ａを含む半導体基板２１の全面に絶縁膜を形成し
た後エッチバックすることにより、ゲート電極２３ａの
両側面に絶縁側壁２６を形成する。この後、ゲート電極
２３ａ及び絶縁側壁２６をマスクとして用いて高濃度の
ｎ+ 不純物を注入することにより、ゲート電極２３ａ両
側の半導体基板２１の表面内にソース／ドレイン不純物
領域２７を形成する。この実施形態は、上記のようにゲ
ート電極２３ａの片側だけに腕部を形成させその部分の
ゲート絶縁膜２２を厚くした例である。
【００１３】
【発明の効果】本発明半導体デバイスは、ゲート絶縁膜
のゲート電極の少なくとも一方の側が他の部分より厚く
なっているので、ゲート電極による強い電界に起因して
発生するホットキャリヤを防止できる。これにより、素
子の電気的特性を改善させる効果がある。また、本発明
の製造方法においては、ゲート電極の形状を主体部とそ
の少なくとも一方の側に主体部より薄い腕部を形成させ
たので、その後酸化工程を施すだけで、ゲート絶縁膜の
ゲート電極の端部の部分を厚くすることができる。すな
わち、ゲート絶縁膜のゲート電極の端部の厚さを厚くす
ることが簡単にできる。
のゲート電極の少なくとも一方の側が他の部分より厚く
なっているので、ゲート電極による強い電界に起因して
発生するホットキャリヤを防止できる。これにより、素
子の電気的特性を改善させる効果がある。また、本発明
の製造方法においては、ゲート電極の形状を主体部とそ
の少なくとも一方の側に主体部より薄い腕部を形成させ
たので、その後酸化工程を施すだけで、ゲート絶縁膜の
ゲート電極の端部の部分を厚くすることができる。すな
わち、ゲート絶縁膜のゲート電極の端部の厚さを厚くす
ることが簡単にできる。
【図１】 従来の技術による半導体デバイスの製造方法
を説明するための工程断面図。
を説明するための工程断面図。
【図２】 本発明実施形態による半導体デバイスの構造
を説明するための構造断面図。
を説明するための構造断面図。
【図３】 本発明の第１実施形態による半導体デバイス
の製造方法を説明するための工程断面図。
の製造方法を説明するための工程断面図。
【図４】 は本発明の第２実施形態による半導体デバイ
スの製造方法を説明するための工程断面図。
スの製造方法を説明するための工程断面図。
１１、２１ 半導体基板 １２、２２ ゲート絶縁膜 １３ａ、２３ａ ゲート電極 １５、２５ ＬＤＤ領域 １６、２６ 絶縁側壁 ２７ ソース／ドレイン不純物領域
Claims (5)
- 【請求項１】 半導体基板上の所定部分ゲート絶縁膜を
介してゲート電極が形成され、一方基板にはゲート電極
の両側の部分に不純物領域が形成されている半導体デバ
イスにおいて、 前記ゲート電極を所定の厚さの主体部と主体部の少なく
とも一方の側面に主体部より厚さの薄い腕部を基板に面
した側に形成させた形状とし、かつ、ゲート絶縁膜をゲ
ート電極の腕部の箇所に相当する部分がその他の箇所よ
り厚くなるように形成したことを特徴とする半導体デバ
イス。 - 【請求項２】 ゲート絶縁膜上に形成されているゲート
電極の腕部はゲート電極から離れるに従って基板から離
れる方向に曲がっていることを特徴とする請求項１記載
の半導体デバイス。 - 【請求項３】 ゲート電極の両側に腕部が形成され、そ
の腕部の下側のゲート絶縁膜が厚く形成されることを特
徴とする請求項１記載の半導体デバイス。 - 【請求項４】 半導体基板上にゲート絶縁膜とゲート電
極形成用導電層とを形成し、その導電層のゲート電極の
主体部となる部分の両側を所定の深さだけエッチングし
て、所定の厚さのゲート電極の主体部を形成させ、基板
に低濃度不純物を注入して主体部の側面に側壁を形成さ
せ、その側壁をマスクとして導電層の残された部分を除
去して逆Ｔ字形のゲート電極を形成させ、その後酸化工
程を施してゲート絶縁膜の両端部を厚くすることを特徴
とする半導体デバイスの製造方法。 - 【請求項５】 半導体基板上にゲート絶縁膜とゲート電
極と形成し、基板には不純物領域を形成させる半導体デ
バイスの製造方法において、ゲート絶縁膜とゲート電極
形成用導電層とを形成し、導電層とゲート絶縁膜とをエ
ッチングしてゲート電極となる部分の幅だけ残し、その
残されたゲート電極の一方側の端部を側面から一定幅だ
け、所定の深さにエッチングして除去し、主体部とその
一方の側面から延びる腕部とを有するゲート電極を形成
させ、しかる後酸化工程を施してゲート絶縁膜のゲート
電極の腕部に対応する部分を他の部分より厚くすること
を特徴とする半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR3066/1998 | 1998-02-04 | ||
| KR1019980003066A KR100272528B1 (ko) | 1998-02-04 | 1998-02-04 | 반도체소자 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238884A true JPH11238884A (ja) | 1999-08-31 |
Family
ID=19532458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10282296A Pending JPH11238884A (ja) | 1998-02-04 | 1998-10-05 | 半導体デバイス及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6057582A (ja) |
| JP (1) | JPH11238884A (ja) |
| KR (1) | KR100272528B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103837A (ja) * | 2005-10-07 | 2007-04-19 | Elpida Memory Inc | 非対称構造を有する電界効果型トランジスタを含む半導体装置およびその製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7391087B2 (en) * | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
| JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Ｍｏｓトランジスタ、トランジスタ製造方法 |
| US6740944B1 (en) * | 2001-07-05 | 2004-05-25 | Altera Corporation | Dual-oxide transistors for the improvement of reliability and off-state leakage |
| US6710424B2 (en) | 2001-09-21 | 2004-03-23 | Airip | RF chipset architecture |
| US6856160B1 (en) | 2002-06-10 | 2005-02-15 | Advanced Micro Devices, Inc. | Maximum VCC calculation method for hot carrier qualification |
| US6825684B1 (en) | 2002-06-10 | 2004-11-30 | Advanced Micro Devices, Inc. | Hot carrier oxide qualification method |
| KR100866112B1 (ko) * | 2002-06-28 | 2008-10-30 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| KR100832706B1 (ko) * | 2006-12-11 | 2008-05-28 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
| US10115720B2 (en) | 2016-04-15 | 2018-10-30 | Magnachip Semiconductor, Ltd. | Integrated semiconductor device and method for manufacturing the same |
| KR101780147B1 (ko) * | 2016-04-15 | 2017-09-20 | 매그나칩 반도체 유한회사 | 다중 전압 반도체 소자 및 그 제조 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144393A (en) * | 1989-04-04 | 1992-09-01 | Mitsubishi Denki Kabushiki Kaisha | Structure for a PSD type field effect transistor |
| JPH0817235B2 (ja) * | 1990-08-29 | 1996-02-21 | 株式会社東芝 | オフセットゲート構造トランジスタおよびその製造方法 |
| JP2744126B2 (ja) * | 1990-10-17 | 1998-04-28 | 株式会社東芝 | 半導体装置 |
| US5182619A (en) * | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
| KR970011744B1 (ko) * | 1992-11-04 | 1997-07-15 | 마쯔시다덴기산교 가부시기가이샤 | 상보형 반도체장치 및 그 제조방법 |
| US5330920A (en) * | 1993-06-15 | 1994-07-19 | Digital Equipment Corporation | Method of controlling gate oxide thickness in the fabrication of semiconductor devices |
| US5610430A (en) * | 1994-06-27 | 1997-03-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having reduced gate overlapping capacitance |
-
1998
- 1998-02-04 KR KR1019980003066A patent/KR100272528B1/ko not_active IP Right Cessation
- 1998-10-01 US US09/164,631 patent/US6057582A/en not_active Expired - Lifetime
- 1998-10-05 JP JP10282296A patent/JPH11238884A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103837A (ja) * | 2005-10-07 | 2007-04-19 | Elpida Memory Inc | 非対称構造を有する電界効果型トランジスタを含む半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100272528B1 (ko) | 2000-12-01 |
| US6057582A (en) | 2000-05-02 |
| KR19990069047A (ko) | 1999-09-06 |
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