KR100480802B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 소자의 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것이다.
이와같은 본 발명의 반도체 소자의 제조방법은 상기 필드 산화막을 포함한 전면에 게이트 절연막 및 폴리 실리콘막을 차례로 형성하는 단계; 상기 폴리 실리콘막상에 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막상의 일정영역에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 이용하여 상기 금속 실리사이드막을 선택적으로 제거함과 동시에 상기 폴리 실리콘막을 표면으로부터 소정두께만큼 제거하는 단계; 상기 감광막 패턴을 리플로우시키는 단계; 상기 리플로우된 감광막 패턴을 마스크로 하여 잔존하는 폴리 실리콘막을 선택적으로 제거하여 역 T자형 게이트 전극을 형성하는 단계; 상기 역 T자형 게이트 전극 양측의 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자에 관한 것으로 특히, 소자의 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 집적화에 따라 점차 미세화하여 서브 마이크론급의 반도체 소자들이 개발되어 지고 있다.
이와 같은 추세에 따라 트랜지스터에서도 소오스 영역과 드레인 영역 사이의 채널 길이가 짧아지므로 해서 숏채널 효과(Short Channel Effect)인 핫 캐리어(Hot Carrier), 펀치쓰루(Punch Through)현상 등이 발생되었다.
참고문헌 [Chenming Huet al.,"Hot Electron-Induced MOSFET Degradation Model,
Monitor and Improvement,"IEEE Transactions on Electron Devices, Vol, ED 32.
NO.2. 1985.pp. 375 - 385]에 의하면 핫 캐리어로 인한 불안정성은 짧은 채널 길이와 높은 인가전압에서 기인한 드레인 접합 근처에서의 매우 높은 전계가 그 원인이다.
따라서, 숏채널 효과인 핫 캐리어에 취약한 기존의 트랜지스터 소자 구조를 개선한 LDD(Lightly Doped Drain)구조가 제안되었다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 구조 및 제조방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 구조를 나타낸 구조단면도이다.
도 1에 도시된 바와 같이, 활성영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)이 형성되고, 상기 활성영역의 소정부위에 게이트 절연막(13) 및 게이트 전극(17)이 형성된다.
그리고 상기 게이트 전극(17)의 양측면에 측벽 스페이서(19)가 형성되고, 상기 게이트 전극(17) 및 측벽 스페이서(19) 양측의 반도체 기판(11)에 LDD 구조를 갖는 소오스/드레인 불순물 영역(20)이 형성된다.
도 2a - 도 2d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 활성영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)을 형성하고, 상기 필드 산화막(12)을 포함한 전면에 게이트 절연막(13) 및 게이트 전극용 다결정 실리콘층(14) 그리고 금속 실리사이드막(15)을 차례로 형성하고, 상기 금속 실리사이드막(15)상에 감광막(16)을 도포한 후, 상기 감광막(16)을 노광 및 현상공정으로 패터닝한다.
이어서, 도 2b에 도시된 바와 같이, 상기 패터닝된 감광막(16)을 마스크로 사용하여 상기 금속 실리사이드막(15)과 게이트 전극용 다결정 실리콘층(14) 및 게이트 절연막(13)을 선택적으로 제거하여 게이트 전극(17)을 형성한다.
그리고 상기 감광막(16)을 제거하고, 상기 게이트 전극(17)을 마스크로 하여 저농도 불순물 이온을 주입을 하여 저농도 불순물 영역(18)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 전면에 측벽 스페이서용 절연막(도면에 도시하지 않음)을 증착하여 상기 게이트 전극(17) 및 게이트 절연막(13)의 양측면에 남도록 에치백(Etch Back)공정을 실시하여 측벽 스페이서(19)를 형성한다.
그리고 도 2d에 도시된 바와 같이, 상기 측벽 스페이서(19)와 게이트 전극(17)을 마스크로 하여 전면에 고농도 불순물 이온을 주입함으로써 LDD구조를 갖는 소오스/드레인 불순물 영역(20)을 형성한다.
그러나 이와 같은 종래의 반도체 소자의 구조 및 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 종래에는 게이트 전극을 마스크로 이용하여 저농도 불순물 영역을 형성하고, 게이트 전극 측면에 측벽 스페이서를 형성하여 고농도 불순물 이온주입하여 LDD구조를 갖는 소오스/드레인 영역을 형성함으로써 공정이 복잡하고, 미세 선폭을 정의하기 어려우므로 서브 마이크론급 이하의 소자에서는 소자의 신뢰성을 만족시킬 수 없다.
둘째, 저농도 불순물 영역 상측에 측벽 스페이서가 형성되어 있으며, 상기 측벽 스페이서의 막질이 일반적인 게이트 절연막의 막질에 비해 떨어지므로 부 전하 발생이 현저해지고, 뿐만 아니라 발생된 부 전하는 저농도 불순물 영역의 표면을 공핍화시키는 방향으로 작용함으로써 저농도 불순물 영역의 저항을 증가시키며, 이 저항 증가는 저농도 불순물 영역의 불순물량이 적을 수로 증가해진다.
셋째, 저농도 불순물 영역의 저항 증가는 외부적으로 상호 컨덕턴스(Conductance)의 감소, 문턱전압(Threshold Voltage)의 증가를 가져오기 때문에 소자의 특성을 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 특히 역 T자형 게이트 전극을 형성하고, 측벽 스페이서의 형성공정을 생략하여 한 번의 고농도 불순물 이온을 주입함으로써 공정순서를 단순화시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 필드영역과 활성영역으로 정의된 기판의 필드영역에 필드 산화막을 형성하는 단계; 상기 필드 산화막을 포함한 전면에 게이트 절연막 및 폴리 실리콘막을 차례로 형성하는 단계; 상기 폴리 실리콘막상에 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막상의 일정영역에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 이용하여 상기 금속 실리사이드막을 선택적으로 제거함과 동시에 상기 폴리 실리콘막을 표면으로부터 소정두께만큼 제거하는 단계; 상기 감광막 패턴을 리플로우시키는 단계; 상기 리플로우된 감광막 패턴을 마스크로 하여 잔존하는 폴리 실리콘막을 선택적으로 제거하여 역 T자형 게이트 전극을 형성하는 단계; 상기 역 T자형 게이트 전극 양측의 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 구조 및 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 반도체 소자의 구조를 나타낸 구조단면도이다.
도 3에 도시된 바와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(31)의 필드영역에 필드 산화막(32)이 형성되고, 상기 활성영역의 소정부위에 게이트 절연막(33) 및 역 T자형 게이트 전극(37)이 형성된다.
그리고 상기 역 T자형 게이트 전극(37) 양측의 반도체 기판(31)에 LDD 구조를 갖는소오스/드레인 불순물 영역(38)이 형성된다.
여기서 상기 역 T자형 게이트 전극(37)은 폴리 실리콘막(34)과 금속 실리사이드막(35)으로 형성되고, 상기 폴리 실리콘막(34)상에 폴리 실리콘막(34) 보다 작게 금속 실리사이드막(35)으로 이루어진다.
도 4a - 도 4d는 본 발명의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 4a에 도시된 바와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(31)의 필드영역에 필드 산화막(32)을 형성하고, 상기 필드 산화막(32)을 포함한 전면에 게이트 절연막(33)과 게이트 전극용 폴리 실리콘막(34) 그리고 고융점 금속(도면에는 도시되지 않음)을 차례로 증착한 후 열처리한다.
이때, 열처리에 의하여 고융점 금속과 폴리 실리콘막(34)이 만나는 계면에서 금속 실리사이드막(35)을 형성한다.
그리고 상기 금속 실리사이드막(35)상에 감광막(36)을 도포한 후, 상기 감광막(36)을 노광 및 현상공정으로 패터닝(Pattering)한다.
이어서, 도 4b에 도시된 바와 같이, 상기 패터닝된 감광막(36)을 마스크로 이용하여 금속 실리사이드막(35)을 선택적으로 제거하고, 상기 폴리 실리콘막(34)은 소정 깊이로 제거한다.
이때, 오버 에치(Over etch)를 충분히 하여 폴리 실리콘막(34)의 두께가 200Å 정도 남도록 한다.
이어, 도 4c에 도시된 바와 같이, 적당한 온도로 열처리하여 상기 감광막(36)을 리플로우 (Reflow)시킨다. (리플로우 되는 크기는 온도와 시간으로 조절이 가능하다.)
그리고 도 4d에 도시된 바와 같이, 상기 리플로우된 감광막(36a)을 마스크로 이용하여 이방성 식각 공정으로 상기 잔존하는 폴리 실리콘막(34)을 제거하여 역 T자형 게이트 전극(37)을 형성한다.
이어. 상기 역 T자형 게이트 전극(37)을 마스크로 이용하여 상기 역 T자형 게이트 전극(37) 양측의 반도체 기판(31)에 한 번의 고농도 불순물 이온을 주입하여 역 T자형 게이트 전극(37) 양측 얇은 부분의 반도체 기판(31)에 저농도 불순물 영역을 형성하고, 상기 역 T자형 게이트 전극(37) 측면의 반도체 기판(31)에 고농도 불순물 영역을 형성하여 LDD 구조를 소오스/드레인 불순물 영역(38)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 역 T자형의 게이트 전극을 형성함으로써 한 번의 불순물 이온주입으로 LDD 구조를 갖는 소오스/드레인 불순물 영역을 형성하기 때문에 공정순서를 단순화시킨다.
둘째, 측벽 스페이서를 형성할 필요가 없으므로 부전하 발생을 방지할 수 있어 소자의 특성을 향상시킬 수 있다.
도 1은 종래의 반도체 소자의 구조를 나타낸 구조단면도
도 2a - 도 2d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명의 반도체 소자의 구조를 나타낸 구조단면도
도 4a - 도 4d는 본 발명의 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 절연막 34 : 폴리 실리콘막
35 : 금속 실리사이드막 36 : 감광막
36a : 리플로우된 감광막 37 : 역 T자형 게이트 전극
38 : LDD 구조를 갖는 소오스/드레인 불순물 영역

Claims (2)

  1. 필드영역과 활성영역으로 정의된 기판의 필드영역에 필드 산화막을 형성하는 단계;
    상기 필드 산화막을 포함한 전면에 게이트 절연막 및 폴리 실리콘막을 차례로 형성하는 단계;
    상기 폴리 실리콘막상에 금속 실리사이드막을 형성하는 단계;
    상기 금속 실리사이드막상의 일정영역에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 이용하여 상기 금속 실리사이드막을 선택적으로 제거함과 동시에 상기 폴리 실리콘막을 표면으로부터 소정두께만큼 제거하는 단계;
    상기 감광막 패턴을 리플로우시키는 단계;
    상기 리플로우된 감광막 패턴을 마스크로 하여 잔존하는 폴리 실리콘막을 선택적으로 제거하여 역 T자형 게이트 전극을 형성하는 단계;
    상기 역 T자형 게이트 전극 양측의 기판에 LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 잔존하는 폴리 실리콘막은 두께가 200Å정도 남도록 선택적으로 제거함을 특징으로 하는 반도체 소자의 제조방법.
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