JP2548832B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2548832B2 JP2548832B2 JP2212333A JP21233390A JP2548832B2 JP 2548832 B2 JP2548832 B2 JP 2548832B2 JP 2212333 A JP2212333 A JP 2212333A JP 21233390 A JP21233390 A JP 21233390A JP 2548832 B2 JP2548832 B2 JP 2548832B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は特に集積回路用の電界効果トランジスタに
より構成される半導体装置およびその製造方法に関する
ものである。
より構成される半導体装置およびその製造方法に関する
ものである。
近年、電界効果型トランジスタにより構成された集積
回路は、構成素子の微細化が大きく進展し、その最小加
工寸法は１ミクロン以下いわゆるサブミクロン領域に達
している。しかし、この微細化を妨げる要因の一つとし
てホットキャリア効果等の信頼性に関する問題があり、
構成素子の構造や製造方法について、多くの改良がなさ
れてきた。その中でもドレイン付近の電界強度を下げ、
結果的に電源電圧を大きくとれるデバイス構造の製造方
法としてGOLD（Gate−Drain Over lapped LDD）〔井沢
他、1987年インターナショナル エレクトロン デバ
イス ミーティング テクニカルダイジェスト オブ
ペーパーズ 38頁−41頁（IZAWA etal,InternationalEl
ectron Device Meeting Technical Digest of Papers p
p.38−41,1987）の提案がある。
回路は、構成素子の微細化が大きく進展し、その最小加
工寸法は１ミクロン以下いわゆるサブミクロン領域に達
している。しかし、この微細化を妨げる要因の一つとし
てホットキャリア効果等の信頼性に関する問題があり、
構成素子の構造や製造方法について、多くの改良がなさ
れてきた。その中でもドレイン付近の電界強度を下げ、
結果的に電源電圧を大きくとれるデバイス構造の製造方
法としてGOLD（Gate−Drain Over lapped LDD）〔井沢
他、1987年インターナショナル エレクトロン デバ
イス ミーティング テクニカルダイジェスト オブ
ペーパーズ 38頁−41頁（IZAWA etal,InternationalEl
ectron Device Meeting Technical Digest of Papers p
p.38−41,1987）の提案がある。
このGOLDの構造とその製造方法を第５図に基づいて説
明する。
明する。
第５図（ａ）〜（ｄ）はGOLDの電界効果型トランジス
タの主要部の製造方法を示す工程順断面図である。
タの主要部の製造方法を示す工程順断面図である。
第５図（ａ）に示すように、ｐ型のシリコン基板100
上にゲート酸化膜１、下層の薄い多結晶シリコン膜２、
上層の厚い多結晶シリコン膜３、シリコン酸化膜４が順
次形成される。そして、ゲート形成予定部のシリコン酸
化膜４上に、レジストパターン５がホトリゾグラフィ工
程により形成される。薄い多結晶シリコン膜２と厚い多
結晶シリコン３膜との界面には、膜厚約0.5〜1.0ナノメ
ータの自然酸化膜（図示せず）が形成されている。
上にゲート酸化膜１、下層の薄い多結晶シリコン膜２、
上層の厚い多結晶シリコン膜３、シリコン酸化膜４が順
次形成される。そして、ゲート形成予定部のシリコン酸
化膜４上に、レジストパターン５がホトリゾグラフィ工
程により形成される。薄い多結晶シリコン膜２と厚い多
結晶シリコン３膜との界面には、膜厚約0.5〜1.0ナノメ
ータの自然酸化膜（図示せず）が形成されている。
次に第５図（ｂ）に示すように、レジストパターン５
をマスクに用いてシリコン酸化膜４をエッチングするこ
とにより、シリコン酸化膜パターン4Aが形成された後、
さらにこのシリコン酸化膜パターン4Aをマスクに用い、
酸化膜に対して選択性の高いドライエッチングにより厚
い多結晶シリコン膜３をエッチングする。この時、薄い
多結晶シリコン膜２の表面に形成された自然酸化膜が、
エッチングストッパの働きをし、厚い多結晶シリコン膜
３が等方的にエッチングされ、多結晶シリコン膜パター
ン3Aが形成される。その後、シリコン酸化膜パターン4
A,多結晶シリコン膜パターン3Aをマスクに用いて、リン
をイオン注入することにより、ｐ型のシリコン基板100
中にソースおよびドレインとなるｎ型の低濃度の半導体
領域6A,6Bが形成される。
をマスクに用いてシリコン酸化膜４をエッチングするこ
とにより、シリコン酸化膜パターン4Aが形成された後、
さらにこのシリコン酸化膜パターン4Aをマスクに用い、
酸化膜に対して選択性の高いドライエッチングにより厚
い多結晶シリコン膜３をエッチングする。この時、薄い
多結晶シリコン膜２の表面に形成された自然酸化膜が、
エッチングストッパの働きをし、厚い多結晶シリコン膜
３が等方的にエッチングされ、多結晶シリコン膜パター
ン3Aが形成される。その後、シリコン酸化膜パターン4
A,多結晶シリコン膜パターン3Aをマスクに用いて、リン
をイオン注入することにより、ｐ型のシリコン基板100
中にソースおよびドレインとなるｎ型の低濃度の半導体
領域6A,6Bが形成される。
次に第５図（ｃ）示すように、シリコン酸化膜パター
ン4Aおよび多結晶シリコン膜パターン3Aの側面に酸化膜
7A,7Bが形成される。そして、この酸化膜7A,7Bをマスク
に用いて、第５図（ｂ）に示す薄い多結晶シリコン膜２
をエッチングすることにより実質的にゲート電極となる
多結晶シリコン膜パターン2Aが形成される。
ン4Aおよび多結晶シリコン膜パターン3Aの側面に酸化膜
7A,7Bが形成される。そして、この酸化膜7A,7Bをマスク
に用いて、第５図（ｂ）に示す薄い多結晶シリコン膜２
をエッチングすることにより実質的にゲート電極となる
多結晶シリコン膜パターン2Aが形成される。
そして最後に、第５図（ｄ）に示すように、酸化膜7
A,7Bおよびシリコン酸化膜パターン4Aをマスクに用い、
高濃度のヒ素がイオン注入されることにより、ｐ型のシ
リコン基板100中にソースおよびドレインの一部となる
ｎ型の半導体領域8A,8Bが形成される。
A,7Bおよびシリコン酸化膜パターン4Aをマスクに用い、
高濃度のヒ素がイオン注入されることにより、ｐ型のシ
リコン基板100中にソースおよびドレインの一部となる
ｎ型の半導体領域8A,8Bが形成される。
このような工程で製造されたGOLD構造の電界効果型ト
ランジスタは、ゲート電極となる多結晶シリコン膜パタ
ーン2Aに対して、ソースおよびドレインとなるｎ型の半
導体領域6A,6Bが充分にオーバーラップ（0.2ミクロン以
上）しており、このオーバーラップにより次のような特
徴を有する。
ランジスタは、ゲート電極となる多結晶シリコン膜パタ
ーン2Aに対して、ソースおよびドレインとなるｎ型の半
導体領域6A,6Bが充分にオーバーラップ（0.2ミクロン以
上）しており、このオーバーラップにより次のような特
徴を有する。
（１） ドレイン付近に印加される電界が通常の製造法
により形成された電界効果型トランジスタ（単一ドレイ
ン）と比べ小さいため、ホットキャリアの発生が抑制さ
れ、信頼性が高い。
により形成された電界効果型トランジスタ（単一ドレイ
ン）と比べ小さいため、ホットキャリアの発生が抑制さ
れ、信頼性が高い。
（２） オーバーラップの一部分すなわち半導体領域8
A,8Bが高濃度であり、通常のLDD （Lightly Doped Drai
n）構造の電界効果型トランジスタと比較して、抵抗が
小さいため駆動力が優れている。
A,8Bが高濃度であり、通常のLDD （Lightly Doped Drai
n）構造の電界効果型トランジスタと比較して、抵抗が
小さいため駆動力が優れている。
しかしながら、このようなGOLD構造を有する従来の電
界効果型トランジスタは、次のような問題点があった。
界効果型トランジスタは、次のような問題点があった。
（１） 第５図（ｂ）に示す工程において、多結晶シリ
コン膜３をエッチングするときに、下層の多結晶シリコ
ン膜２の表面に形成されている極めて薄い自然酸化膜を
エッチングストッパとして用いるため、酸化膜に対して
大きな（数百倍）選択比をもつ特殊なエッチャントが必
要となる。しかし、現状では、酸化膜等に数百倍の大き
な選択比のあるエッチングは等方性になりやすく、多結
晶シリコン膜パターン3Aに細りが生じる。その結果、ゲ
ート電極の電気抵抗が大きくなる。
コン膜３をエッチングするときに、下層の多結晶シリコ
ン膜２の表面に形成されている極めて薄い自然酸化膜を
エッチングストッパとして用いるため、酸化膜に対して
大きな（数百倍）選択比をもつ特殊なエッチャントが必
要となる。しかし、現状では、酸化膜等に数百倍の大き
な選択比のあるエッチングは等方性になりやすく、多結
晶シリコン膜パターン3Aに細りが生じる。その結果、ゲ
ート電極の電気抵抗が大きくなる。
（２） 多結晶シリコン膜パターン3Aに細りが生じるこ
とにより、シリコン酸化膜パターン4Aがオーバーハング
になるため、多結晶シリコン膜パターン3Aの側面に残置
させた酸化膜7A,7Bのカバレッジ形状が悪くなり、さら
にこの酸化膜リコン膜パターン2Aを形成するためのマス
クとして用いるため、ゲート電極の幅にバラツキが生じ
やすい。
とにより、シリコン酸化膜パターン4Aがオーバーハング
になるため、多結晶シリコン膜パターン3Aの側面に残置
させた酸化膜7A,7Bのカバレッジ形状が悪くなり、さら
にこの酸化膜リコン膜パターン2Aを形成するためのマス
クとして用いるため、ゲート電極の幅にバラツキが生じ
やすい。
（３） シリコン基板100上にゲート電極となる多結晶
シリコン膜パターン2A,3Aが形成され、さらにこの多結
晶シリコン膜パターン3A上に、シリコン酸化膜パターン
4Aが形成されるため、シリコン基板100の表面の凹凸が
大きくなり２層目の配線の平坦性に問題が生じる。
シリコン膜パターン2A,3Aが形成され、さらにこの多結
晶シリコン膜パターン3A上に、シリコン酸化膜パターン
4Aが形成されるため、シリコン基板100の表面の凹凸が
大きくなり２層目の配線の平坦性に問題が生じる。
この発明の目的は上記問題点に鑑み、ゲート電極とな
る導電膜の細りをなくすことにより電気抵抗を小さく
し、かつホットキャリア等を抑制することのできる半導
体装置およびその製造方法を提供することである。
る導電膜の細りをなくすことにより電気抵抗を小さく
し、かつホットキャリア等を抑制することのできる半導
体装置およびその製造方法を提供することである。
請求項（１）記載の半導体装置は、第１導電型の半導
体層に形成されて側面にテーパのついた溝と、この溝の
表面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜
上に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り
出した薄いゲート電極膜がゲート電極から離れるに従っ
て薄くなるようテーパのついた逆Ｔ字型のゲート電極を
有し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１
導電型の半導体層中に、ゲート電極からソースおよびド
レインに向かって、ソースおよびドレインの一部となる
低濃度の第２導電型の第１の半導体領域と高濃度の第２
導電型の第２の半導体領域とが順に形成され、少なくと
も低濃度の第２導電型の第１の半導体領域が完全にゲー
ト電極膜下に有するものである。
体層に形成されて側面にテーパのついた溝と、この溝の
表面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜
上に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り
出した薄いゲート電極膜がゲート電極から離れるに従っ
て薄くなるようテーパのついた逆Ｔ字型のゲート電極を
有し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１
導電型の半導体層中に、ゲート電極からソースおよびド
レインに向かって、ソースおよびドレインの一部となる
低濃度の第２導電型の第１の半導体領域と高濃度の第２
導電型の第２の半導体領域とが順に形成され、少なくと
も低濃度の第２導電型の第１の半導体領域が完全にゲー
ト電極膜下に有するものである。
請求項（２）記載の半導体装置の製造方法は、次のと
りである。
りである。
第１導電型の半導体層上に所定の厚みの第１の被膜を
形成する。第１の被膜の所定の領域を選択的に除去す
る。第１の被膜を選択的に除去することにより露出した
半導体層を等方性エッチングすることにより、第１の被
膜の端部がオーバーハングするよう側面にテーパのつい
た溝を形成する。この溝の表面にゲート絶縁膜を形成す
る。このゲート絶縁膜上および第１の被膜上に導電膜を
平坦に形成する。この導電膜をエッチバックしてゲート
絶縁膜上に所定の厚みの導電膜を残すとともに他の領域
の導電膜を除去することにより、テーパのついた薄い張
り出し電極を有する逆Ｔ字型のゲート電極を形成する。
第１の被膜を除去し、ゲート電極の被膜の厚い部分をマ
スクに用いて、第２導電型の不純物をゲート電極の端部
を透過させてイオン注入することにより、ソースおよび
ドレインの一部となる低濃度の第２導電型の第１の半導
体領域を形成する。ゲート電極の側壁に第２の被膜を形
成する。この第２の被膜およびゲート電極をマスクに用
いて、第２導電型の不純物をイオン注入することによ
り、ソースおよびドレインとなる高濃度の第２導電型の
第２の半導体領域を形成する。
形成する。第１の被膜の所定の領域を選択的に除去す
る。第１の被膜を選択的に除去することにより露出した
半導体層を等方性エッチングすることにより、第１の被
膜の端部がオーバーハングするよう側面にテーパのつい
た溝を形成する。この溝の表面にゲート絶縁膜を形成す
る。このゲート絶縁膜上および第１の被膜上に導電膜を
平坦に形成する。この導電膜をエッチバックしてゲート
絶縁膜上に所定の厚みの導電膜を残すとともに他の領域
の導電膜を除去することにより、テーパのついた薄い張
り出し電極を有する逆Ｔ字型のゲート電極を形成する。
第１の被膜を除去し、ゲート電極の被膜の厚い部分をマ
スクに用いて、第２導電型の不純物をゲート電極の端部
を透過させてイオン注入することにより、ソースおよび
ドレインの一部となる低濃度の第２導電型の第１の半導
体領域を形成する。ゲート電極の側壁に第２の被膜を形
成する。この第２の被膜およびゲート電極をマスクに用
いて、第２導電型の不純物をイオン注入することによ
り、ソースおよびドレインとなる高濃度の第２導電型の
第２の半導体領域を形成する。
請求項（３）記載の半導体装置は、第１導電型の半導
体層に形成されて側面にテーパのついた溝と、この溝の
表面にゲート絶縁膜を形成し、さらにこきゲート絶縁膜
上に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り
出した薄いゲート電極膜がゲート電極から離れるに従っ
て薄くなるようテーパのついた逆Ｔ字型のゲート電極を
有し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１
導電型の半導体層中にソースおよびドレインとなる高濃
度の第２導電型の半導体領域を有するものである。
体層に形成されて側面にテーパのついた溝と、この溝の
表面にゲート絶縁膜を形成し、さらにこきゲート絶縁膜
上に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り
出した薄いゲート電極膜がゲート電極から離れるに従っ
て薄くなるようテーパのついた逆Ｔ字型のゲート電極を
有し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１
導電型の半導体層中にソースおよびドレインとなる高濃
度の第２導電型の半導体領域を有するものである。
請求項（４）記載の半導体装置の製造方法は、次のと
おりである。
おりである。
第１導電型の半導体層上に所定の厚みの第１の被膜を
形成する。第１の被膜の所定の領域を選択的に除去す
る。第１の被膜を選択的に除去することにより露出した
半導体層を等方性エッチングすることにより、第１の被
膜の端部がオーバーハングするよう側面にテーパのつい
た溝を形成する。この溝の表面にゲート絶縁膜を形成す
る。このゲート絶縁膜上および第１の被膜上に導電膜を
平坦に形成する。この導電膜をエッチバックしてゲート
絶縁膜上に所定の厚みの導電膜を残すとともに他の領域
の導電膜を除去することにより、テーパのついた薄い張
り出し電極を有する逆Ｔ字型のゲート電極を形成する。
第１の被膜を除去し、ゲート電極の膜厚の厚い部分をマ
スクに用いて、第２導電型の不純物をゲート電極の端部
を透過させてイオン注入することにより、ソースおよび
ドレインとなる高濃度の第２導電型の第３の半導体領域
を形成する。
形成する。第１の被膜の所定の領域を選択的に除去す
る。第１の被膜を選択的に除去することにより露出した
半導体層を等方性エッチングすることにより、第１の被
膜の端部がオーバーハングするよう側面にテーパのつい
た溝を形成する。この溝の表面にゲート絶縁膜を形成す
る。このゲート絶縁膜上および第１の被膜上に導電膜を
平坦に形成する。この導電膜をエッチバックしてゲート
絶縁膜上に所定の厚みの導電膜を残すとともに他の領域
の導電膜を除去することにより、テーパのついた薄い張
り出し電極を有する逆Ｔ字型のゲート電極を形成する。
第１の被膜を除去し、ゲート電極の膜厚の厚い部分をマ
スクに用いて、第２導電型の不純物をゲート電極の端部
を透過させてイオン注入することにより、ソースおよび
ドレインとなる高濃度の第２導電型の第３の半導体領域
を形成する。
請求項（５）記載の半導体装置は、第１導電型の半導
体層に形成されて側面にテーパのついた溝と、この溝の
表面に形成されて側面にテーパのついた溝と、この溝の
表面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜
上に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り
出した薄いゲート電極膜がゲート電極から離れるに従っ
て薄くなるようテーパのついた逆Ｔ字型のゲート電極
と、この逆Ｔ字型に張り出した薄いゲート電極下にオー
バーラップするように形成したソースおよびドレインの
一部となる低濃度の第２導電型の第４の半導体領域と、
この第４の半導体領域の内側に形成したソースおよびド
レインとなる高濃度の第２導電型の第５の半導体領域と
を備えたものである。
体層に形成されて側面にテーパのついた溝と、この溝の
表面に形成されて側面にテーパのついた溝と、この溝の
表面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜
上に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り
出した薄いゲート電極膜がゲート電極から離れるに従っ
て薄くなるようテーパのついた逆Ｔ字型のゲート電極
と、この逆Ｔ字型に張り出した薄いゲート電極下にオー
バーラップするように形成したソースおよびドレインの
一部となる低濃度の第２導電型の第４の半導体領域と、
この第４の半導体領域の内側に形成したソースおよびド
レインとなる高濃度の第２導電型の第５の半導体領域と
を備えたものである。
請求項（６）記載の半導体装置の製造方法は、次のと
おりである。
おりである。
第１導電型の半導体層上に所定の厚みの第１の被膜を
形成する。第１の被膜の所定の領域を選択的に除去す
る。第１の被膜を選択的に除去することにより露出した
半導体層を等方性エッチングすることにより、第１の被
膜の端部がオーバーハングよう側面にテーパのついた溝
を形成する。この溝の表面にゲート絶縁膜を形成する。
このゲート絶縁膜上および第１の被膜上に導電膜を平坦
に形成する。この導電膜をエッチバックしてゲート絶縁
膜上に所定の厚みの導電膜を残すとともに他の領域の導
電膜を除去することにより、テーパのついた薄い張り出
し電極を有する逆Ｔ字型のゲート電極を形成する。第１
の被膜を除去し、ゲート電極の膜厚の厚い部分をマスク
に用いて、第２導電型の第１の不純物を逆Ｔ字型のゲー
ト電極の端部を透過させてイオン注入することにより、
ソースおよびドレインの一部となる低濃度の第２導電型
の第４の半導体領域を形成する。ゲート電極の膜厚の厚
い部分をマスクに用いて、第２導電型の第１の不純物よ
り拡散速度の小さい第２導電型の第２の不純物をイオン
注入することにより、ソースおよびトレインとなる第２
導電型の第５の半導体領域を第４の半導体領域の内側に
形成する。
形成する。第１の被膜の所定の領域を選択的に除去す
る。第１の被膜を選択的に除去することにより露出した
半導体層を等方性エッチングすることにより、第１の被
膜の端部がオーバーハングよう側面にテーパのついた溝
を形成する。この溝の表面にゲート絶縁膜を形成する。
このゲート絶縁膜上および第１の被膜上に導電膜を平坦
に形成する。この導電膜をエッチバックしてゲート絶縁
膜上に所定の厚みの導電膜を残すとともに他の領域の導
電膜を除去することにより、テーパのついた薄い張り出
し電極を有する逆Ｔ字型のゲート電極を形成する。第１
の被膜を除去し、ゲート電極の膜厚の厚い部分をマスク
に用いて、第２導電型の第１の不純物を逆Ｔ字型のゲー
ト電極の端部を透過させてイオン注入することにより、
ソースおよびドレインの一部となる低濃度の第２導電型
の第４の半導体領域を形成する。ゲート電極の膜厚の厚
い部分をマスクに用いて、第２導電型の第１の不純物よ
り拡散速度の小さい第２導電型の第２の不純物をイオン
注入することにより、ソースおよびトレインとなる第２
導電型の第５の半導体領域を第４の半導体領域の内側に
形成する。
請求項（７）記載の半導体装置は、第１導電型の半導
体層に形成されて側面にテーパのついた溝と、この溝の
表面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜
上に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り
出した薄いゲート電極膜がゲート電極から離れるに従っ
て薄くなるようテーパのついた逆Ｔ字型のゲート電極を
有し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１
導電型の半導体層中に、ゲート電極からソースおよびド
レインに向かって、ソースおよびドレインの一部となる
低濃度の第２導電型の第１の半導体領域および高濃度の
第２導電型の第２の半導体領域とが順に形成され、少な
くとも低濃度の第２導電型の第１の半導体領域が完全に
ゲート電極膜下に有する第１トランジスタを備えるとと
もに、半導体層に形成されて側面にテーパのついた第２
の溝と、この第２の溝の表面に形成したゲート絶縁膜
と、このゲート絶縁膜上に形成した四角形のゲート電極
と、この四角形のゲート電極にオーバーラップしないよ
うに形成した低濃度の第２導電型の第３の半導体領域
と、この第３の半導体領域の外側に形成した第２導電型
の第４の半導体領域とからなる第２トランジスタを備え
たものである。
体層に形成されて側面にテーパのついた溝と、この溝の
表面にゲート絶縁膜を形成し、さらにこのゲート絶縁膜
上に逆Ｔ字型のゲート電極を形成して、逆Ｔ字型に張り
出した薄いゲート電極膜がゲート電極から離れるに従っ
て薄くなるようテーパのついた逆Ｔ字型のゲート電極を
有し、逆Ｔ字型に張り出した薄いゲート電極膜下の第１
導電型の半導体層中に、ゲート電極からソースおよびド
レインに向かって、ソースおよびドレインの一部となる
低濃度の第２導電型の第１の半導体領域および高濃度の
第２導電型の第２の半導体領域とが順に形成され、少な
くとも低濃度の第２導電型の第１の半導体領域が完全に
ゲート電極膜下に有する第１トランジスタを備えるとと
もに、半導体層に形成されて側面にテーパのついた第２
の溝と、この第２の溝の表面に形成したゲート絶縁膜
と、このゲート絶縁膜上に形成した四角形のゲート電極
と、この四角形のゲート電極にオーバーラップしないよ
うに形成した低濃度の第２導電型の第３の半導体領域
と、この第３の半導体領域の外側に形成した第２導電型
の第４の半導体領域とからなる第２トランジスタを備え
たものである。
請求項（８）記載の半導体装置の製造方法は、次のと
おりである。
おりである。
第１導電型の半導体層上に所定の厚みの第１の被膜を
形成する。第１の被膜の第１トランジスタ形成領域およ
び第２トランジスタ形成領域を選択的に除去する。第１
の被膜を選択的に除去することにより露出した半導体層
を等方性エッチングすることにより、第１の被膜の端部
がオーバーハングよう側面にテーパのついた第１および
第２の溝を形成する。この第１および第２の溝の表面に
ゲート絶縁膜を形成する。このゲート絶縁膜上および第
１の被膜上に導電膜を平坦に形成する。この導電膜をエ
ッチバックしてゲート絶縁膜上に所定の厚みの導電膜を
残すとともに他の領域の導電膜を除去することにより、
テーパのついた薄い張り出し電極を有する逆Ｔ字型の第
１および第２のゲート電極を形成する。この第１および
第２のゲート電極上に、著しくエッチング速度の遅い第
１のシリコン熱酸化膜を形成する。第１の被膜を除去
し、第１および第２のゲート電極の膜厚の厚い部分をマ
スクに用いて、第２導電型の不純物を第１および第２の
ゲート電極の端部を透過させてイオン注入することによ
り、ソースおよびドレインの一部となる低濃度の第２導
電型の第１および第３の半導体領域を形成する。第１の
ゲート電極を形成した第１トランジスタ形成領域に、第
２の被膜を形成する。第２トランジスタ形成領域の第２
のゲート電極の膜厚の厚い部分の側壁に第３の被膜を形
成する。第２トランジスタ形成領域の第３の半導体領域
上に、第２のシリコン熱酸化膜を形成する。第３の被膜
を除去した後、第１および第２のシリコン熱酸化膜をマ
スクに用いて第２トランジスタ形成領域の第２のゲート
電極の張り出し部分を除去することにより、四角形の第
３のゲート電極を形成する。第２のシリコン熱酸化膜お
よび第２の被膜を除去した後、第１トランジスタ形成領
域の第１のゲート電極および第２トランジスタ形成領域
の第３のゲート電極の側壁に第４の被膜を形成する。第
１のゲート電極と第３のゲート電極と第４の被膜とをマ
スクに用いて、第２導電型の不純物をイオン注入するこ
とにより、ソースおよびドレインとなる高濃度の第２導
電型の第２および第４の半導体領域を形成する。
形成する。第１の被膜の第１トランジスタ形成領域およ
び第２トランジスタ形成領域を選択的に除去する。第１
の被膜を選択的に除去することにより露出した半導体層
を等方性エッチングすることにより、第１の被膜の端部
がオーバーハングよう側面にテーパのついた第１および
第２の溝を形成する。この第１および第２の溝の表面に
ゲート絶縁膜を形成する。このゲート絶縁膜上および第
１の被膜上に導電膜を平坦に形成する。この導電膜をエ
ッチバックしてゲート絶縁膜上に所定の厚みの導電膜を
残すとともに他の領域の導電膜を除去することにより、
テーパのついた薄い張り出し電極を有する逆Ｔ字型の第
１および第２のゲート電極を形成する。この第１および
第２のゲート電極上に、著しくエッチング速度の遅い第
１のシリコン熱酸化膜を形成する。第１の被膜を除去
し、第１および第２のゲート電極の膜厚の厚い部分をマ
スクに用いて、第２導電型の不純物を第１および第２の
ゲート電極の端部を透過させてイオン注入することによ
り、ソースおよびドレインの一部となる低濃度の第２導
電型の第１および第３の半導体領域を形成する。第１の
ゲート電極を形成した第１トランジスタ形成領域に、第
２の被膜を形成する。第２トランジスタ形成領域の第２
のゲート電極の膜厚の厚い部分の側壁に第３の被膜を形
成する。第２トランジスタ形成領域の第３の半導体領域
上に、第２のシリコン熱酸化膜を形成する。第３の被膜
を除去した後、第１および第２のシリコン熱酸化膜をマ
スクに用いて第２トランジスタ形成領域の第２のゲート
電極の張り出し部分を除去することにより、四角形の第
３のゲート電極を形成する。第２のシリコン熱酸化膜お
よび第２の被膜を除去した後、第１トランジスタ形成領
域の第１のゲート電極および第２トランジスタ形成領域
の第３のゲート電極の側壁に第４の被膜を形成する。第
１のゲート電極と第３のゲート電極と第４の被膜とをマ
スクに用いて、第２導電型の不純物をイオン注入するこ
とにより、ソースおよびドレインとなる高濃度の第２導
電型の第２および第４の半導体領域を形成する。
この発明の構成にによれば、次のような作用を得るこ
とができる。
とができる。
（１） １回の導電膜の堆積で逆Ｔ字型のゲート電極を
形成することができるため、従来のような膜厚制御の必
要な薄い自然酸化膜を形成する工程と、その自然酸化膜
をエッチングストッパとして用いるために、極めて高度
の制御性を必要とするエッチングの工程を必要としな
い。
形成することができるため、従来のような膜厚制御の必
要な薄い自然酸化膜を形成する工程と、その自然酸化膜
をエッチングストッパとして用いるために、極めて高度
の制御性を必要とするエッチングの工程を必要としな
い。
（２） 第１の被膜の所定の領域をエッチングし、さら
に露出した第１導電型の半導体層の表面を当方性エッチ
ングでエッチングして側面にテーパのついた溝を形成
し、この溝上にゲート酸化膜および逆Ｔ字型のゲート電
極を形成する。そなわち逆Ｔ字型のゲート電極の膜厚の
厚い部分は、第１の被膜をエッチングした領域に形成す
るため、ゲート電極にバターンの細りを生じることな
く、電気抵抗の小さいゲート電極を得ることができる。
に露出した第１導電型の半導体層の表面を当方性エッチ
ングでエッチングして側面にテーパのついた溝を形成
し、この溝上にゲート酸化膜および逆Ｔ字型のゲート電
極を形成する。そなわち逆Ｔ字型のゲート電極の膜厚の
厚い部分は、第１の被膜をエッチングした領域に形成す
るため、ゲート電極にバターンの細りを生じることな
く、電気抵抗の小さいゲート電極を得ることができる。
（３） 第１導電型の半導体層をエッチングして形成し
た溝に、ゲート電極を形成することにより、ゲート電極
の位置が他の領域より低い位置となり半導体層の表面の
凹凸が小さくなるため、２層目の配線に対する段差が小
さくなり平坦化を図ることができる （４） 逆Ｔ字型のゲート電極の端部すなわち張り出し
た部分はテーパがついているので、この逆Ｔ字型のゲー
ト電極の端部を透過させてイオン注入を行ったとき、ゲ
ート電極の端下ではゲート電極の先端になるにしたがっ
て、不純物濃度が高くなる濃度のプロファイルが生じる
ことにより電界の緩和がはかられ、ホットキャリアの発
生が抑制される。
た溝に、ゲート電極を形成することにより、ゲート電極
の位置が他の領域より低い位置となり半導体層の表面の
凹凸が小さくなるため、２層目の配線に対する段差が小
さくなり平坦化を図ることができる （４） 逆Ｔ字型のゲート電極の端部すなわち張り出し
た部分はテーパがついているので、この逆Ｔ字型のゲー
ト電極の端部を透過させてイオン注入を行ったとき、ゲ
ート電極の端下ではゲート電極の先端になるにしたがっ
て、不純物濃度が高くなる濃度のプロファイルが生じる
ことにより電界の緩和がはかられ、ホットキャリアの発
生が抑制される。
さらに請求項（７）および（８）の構成によれば、同
一半導体層上に形成した、第１のゲート電極の端部にソ
ースおよびドレインとなる第１の半導体領域がオーバー
ラップした第１トランジスタと、第２のゲート電極にソ
ースおよびトレインとなる第３の半導体領域がオーバー
ラップしていない第２トランジスタとを混用することが
できる。第１トランジスタは、ホットキャリアの発生を
抑制することができ、また第２トランジスタはゲート容
量の増加を抑制することができる。
一半導体層上に形成した、第１のゲート電極の端部にソ
ースおよびドレインとなる第１の半導体領域がオーバー
ラップした第１トランジスタと、第２のゲート電極にソ
ースおよびトレインとなる第３の半導体領域がオーバー
ラップしていない第２トランジスタとを混用することが
できる。第１トランジスタは、ホットキャリアの発生を
抑制することができ、また第２トランジスタはゲート容
量の増加を抑制することができる。
第１図（ａ）〜（ｅ）は、この発明の第１の実施例の
半導体装置の製造方法を示す工程順断面図である。
半導体装置の製造方法を示す工程順断面図である。
第１図（ａ）に示すように、第１導電型の半導体層と
なるＰ型のシリコン基板100上に、第１の被膜となる高
濃度のリンを含有する膜厚約250〔nm〕の酸化膜（以下
「PSG膜９」という。）を形成し、このPSG膜９上に、膜
厚約50〔nm〕のSi3N4膜10を形成する。
なるＰ型のシリコン基板100上に、第１の被膜となる高
濃度のリンを含有する膜厚約250〔nm〕の酸化膜（以下
「PSG膜９」という。）を形成し、このPSG膜９上に、膜
厚約50〔nm〕のSi3N4膜10を形成する。
次に第１図（ｂ）に示すように、ホトリソグラフィ工
程によりゲート電極形成領域ＸのSi3N4膜10およびPSG膜
９をエッチングして除去し、さらに表面が露出したシリ
コン基板100を等方性エッチングでエッチングすること
により、深さ約150〔nm〕の溝200を形成する。この溝20
0は側面にテーパをしており、また溝200にはPSG膜９の
端部がエッチング深さ（約150nm）と同程度にオーバー
ハングしている。そして、このエッチングしたシリコン
基板100上に、膜厚約10〜20〔nm〕のゲート酸化膜11を
形成し、このゲート酸化膜11およびSi3N4膜10上に、導
電膜12を平坦に形成する。
程によりゲート電極形成領域ＸのSi3N4膜10およびPSG膜
９をエッチングして除去し、さらに表面が露出したシリ
コン基板100を等方性エッチングでエッチングすること
により、深さ約150〔nm〕の溝200を形成する。この溝20
0は側面にテーパをしており、また溝200にはPSG膜９の
端部がエッチング深さ（約150nm）と同程度にオーバー
ハングしている。そして、このエッチングしたシリコン
基板100上に、膜厚約10〜20〔nm〕のゲート酸化膜11を
形成し、このゲート酸化膜11およびSi3N4膜10上に、導
電膜12を平坦に形成する。
この導電膜12として、多結晶シリコン膜を用いた。
次に第１図（ｃ）に示すように、導電膜12をエッチバ
ックすることにより、Si3N4膜10上の導電膜12を除去
し、かつゲート酸化膜11上に膜厚約350〔nm〕程度の導
電膜12を残すことにより、逆Ｔ字型のゲート電極12Aを
形成する。そして、このゲート電極12Aの表面を熱酸化
することにより、膜厚約50〜100〔nm〕程度のシリコン
熱酸化膜13を形成する。
ックすることにより、Si3N4膜10上の導電膜12を除去
し、かつゲート酸化膜11上に膜厚約350〔nm〕程度の導
電膜12を残すことにより、逆Ｔ字型のゲート電極12Aを
形成する。そして、このゲート電極12Aの表面を熱酸化
することにより、膜厚約50〜100〔nm〕程度のシリコン
熱酸化膜13を形成する。
このシリコン熱酸化膜13は、多結晶シリコン膜からな
る導電膜12およびPSG膜９に比較して、著しくエッチン
グ速度が遅いものである。
る導電膜12およびPSG膜９に比較して、著しくエッチン
グ速度が遅いものである。
次に第１図（ｄ）に示すように、Si3N4膜10およびPSG
膜９を除去した後、ゲート電極12Aおよびシリコン基板1
00の表面に、膜厚約20〔nm〕程度のシリコン熱酸化膜14
を形成する。その後、シリコン熱酸化膜13およびゲート
電極12Aの膜厚の厚い部分をマスクに用い、リンをゲー
ト電極12Aの端部すなわち張り出した部分を透過させ
て、イオン注入することにより、第１の半導体領域とな
る低濃度のｎ型の半導体領域15A,15Bを形成する。
膜９を除去した後、ゲート電極12Aおよびシリコン基板1
00の表面に、膜厚約20〔nm〕程度のシリコン熱酸化膜14
を形成する。その後、シリコン熱酸化膜13およびゲート
電極12Aの膜厚の厚い部分をマスクに用い、リンをゲー
ト電極12Aの端部すなわち張り出した部分を透過させ
て、イオン注入することにより、第１の半導体領域とな
る低濃度のｎ型の半導体領域15A,15Bを形成する。
なおリンをイオン注入する前に、シリコン熱酸化膜13
およびゲート電極12Aの膜厚の厚い部分の側壁に、シリ
コン酸化膜（図示せず）をゲート電極12Aの膜厚の薄い
部分の端部より内側に形成することにより、ゲート電極
12Aと第１の半導体領域15A,15Bとのオーバーラップ量を
制御しても良い。またPSG膜９を除去するとき、例えばH
2OとHFとの混合エッチングを液を用いるとPSG膜９に比
べシリコン熱酸化膜13のエッチング速度を小さくするこ
とができる。したがって、シリコン熱酸化膜13はほとん
ど除去されず、PSG膜９のみを除去することができる。
およびゲート電極12Aの膜厚の厚い部分の側壁に、シリ
コン酸化膜（図示せず）をゲート電極12Aの膜厚の薄い
部分の端部より内側に形成することにより、ゲート電極
12Aと第１の半導体領域15A,15Bとのオーバーラップ量を
制御しても良い。またPSG膜９を除去するとき、例えばH
2OとHFとの混合エッチングを液を用いるとPSG膜９に比
べシリコン熱酸化膜13のエッチング速度を小さくするこ
とができる。したがって、シリコン熱酸化膜13はほとん
ど除去されず、PSG膜９のみを除去することができる。
次に第１図（ｅ）に示すように、ゲート電極12Aの膜
厚の厚い部分の側壁にスペーサとしてシリコン酸化膜16
A,16Bを形成する。そして、シリコン熱酸化膜13、シリ
コン酸化膜16A,16Bおよびゲート電極12Aをマスクに用い
て、ヒ素をイオン注入することにより、第２の半導体領
域となる高濃度のｎ型の半導体領域17Aおよび17Bを形成
する。
厚の厚い部分の側壁にスペーサとしてシリコン酸化膜16
A,16Bを形成する。そして、シリコン熱酸化膜13、シリ
コン酸化膜16A,16Bおよびゲート電極12Aをマスクに用い
て、ヒ素をイオン注入することにより、第２の半導体領
域となる高濃度のｎ型の半導体領域17Aおよび17Bを形成
する。
このように形成した電界効果型トランジスタは、ソー
スおよびドレインの一部となる低濃度の半導体領域15A,
15Bがゲート電極12Aにオーバーラップしている。またゲ
ート電極12Aの端下に形成した半導体領域15A,15Bの不純
物濃度は、深さ方向およびチャネル方向に緩い傾斜を持
つ分布になるので、チャネル方向の電界が緩和された高
耐圧なトランジスタが得られる。またゲート電極12Aの
膜厚の厚い部分にパターンの細りがなく、電気抵抗の小
さいゲート電極が得られる。さらにシリコン基板100を
エッチングした溝200に、ゲート酸化膜11およびゲート
電極12Aを形成することにより、ゲート電極12Aがシリコ
ン基板100の他の領域に比べ低い位置にあるため、２層
目の配線に対する段差を小さくすることができ、表面を
平坦化することができる。
スおよびドレインの一部となる低濃度の半導体領域15A,
15Bがゲート電極12Aにオーバーラップしている。またゲ
ート電極12Aの端下に形成した半導体領域15A,15Bの不純
物濃度は、深さ方向およびチャネル方向に緩い傾斜を持
つ分布になるので、チャネル方向の電界が緩和された高
耐圧なトランジスタが得られる。またゲート電極12Aの
膜厚の厚い部分にパターンの細りがなく、電気抵抗の小
さいゲート電極が得られる。さらにシリコン基板100を
エッチングした溝200に、ゲート酸化膜11およびゲート
電極12Aを形成することにより、ゲート電極12Aがシリコ
ン基板100の他の領域に比べ低い位置にあるため、２層
目の配線に対する段差を小さくすることができ、表面を
平坦化することができる。
第２図（ａ）〜（ｄ）は、この発明の第２の実施例の
半導体装置の製造方法を示す工程順断面図である。
半導体装置の製造方法を示す工程順断面図である。
第２図（ａ）〜（ｃ）に示す工程は、第１図（ａ）〜
（ｃ）に示す工程と同様であるため、説明を省略する。
（ｃ）に示す工程と同様であるため、説明を省略する。
第２図（ｄ）に示すように、第２図（ｃ）に示すSi3N
4膜10およびPSG膜９を除去した後、ゲート電極12Aおよ
びシリコン基板100の表面に膜厚約20〔nm〕程度のシリ
コン熱酸化膜14を形成する。その後、シリコン熱酸化膜
13およびゲート電極12Aの膜厚の厚い部分をマスクに用
いて、ヒ素をゲート電極12Aの端部すなわち張り出した
部分を透過させてイオン注入することにより、第３の半
導体領域となる高濃度のｎ型の半導体領域18A,18Bを形
成する。
4膜10およびPSG膜９を除去した後、ゲート電極12Aおよ
びシリコン基板100の表面に膜厚約20〔nm〕程度のシリ
コン熱酸化膜14を形成する。その後、シリコン熱酸化膜
13およびゲート電極12Aの膜厚の厚い部分をマスクに用
いて、ヒ素をゲート電極12Aの端部すなわち張り出した
部分を透過させてイオン注入することにより、第３の半
導体領域となる高濃度のｎ型の半導体領域18A,18Bを形
成する。
このように形成した電界効果型トランジスタは、ヒ素
をゲート電極12Aの端部を透過させてイオン注入するた
め、ゲート電極12Aの端部の直下付近の不純物濃度は、
深さ方向およびチャネル方向に緩い傾斜を持つ分布にな
る。これによりチャネル方向の電界は緩和され、高耐圧
なトランジスタを得ることができる。またゲート電極12
Aの膜厚の厚い部分にパターンの細りがなく、電気抵抗
の小さいゲート電極が得られる。さらにシリコン基板10
0をエッチングした溝200に、ゲート酸化膜11おびゲート
電極12Aを形成することにより、ゲート電極12Aがシリコ
ン基板100の他の領域に比べ低い位置にあるため、２層
目の配線に対する段差を小さくすることができ、表面を
平坦化することができる。
をゲート電極12Aの端部を透過させてイオン注入するた
め、ゲート電極12Aの端部の直下付近の不純物濃度は、
深さ方向およびチャネル方向に緩い傾斜を持つ分布にな
る。これによりチャネル方向の電界は緩和され、高耐圧
なトランジスタを得ることができる。またゲート電極12
Aの膜厚の厚い部分にパターンの細りがなく、電気抵抗
の小さいゲート電極が得られる。さらにシリコン基板10
0をエッチングした溝200に、ゲート酸化膜11おびゲート
電極12Aを形成することにより、ゲート電極12Aがシリコ
ン基板100の他の領域に比べ低い位置にあるため、２層
目の配線に対する段差を小さくすることができ、表面を
平坦化することができる。
第３図（ａ）〜（ｅ）は、この発明の第３の実施例の
半導体装置の製造方法を示す工程順断面図である。
半導体装置の製造方法を示す工程順断面図である。
第３図（ａ）〜（ｃ）に示す工程は、第１図（ａ）〜
（ｃ）に示す工程と同様であるため、説明を省略する。
（ｃ）に示す工程と同様であるため、説明を省略する。
第３図（ｄ）に示すように、第３図（ｃ）に示すSi3N
4膜10およびPSG膜９を除去した後、ゲート電極12Aおよ
びシリコン基板100の表面に、膜厚約20〔nm〕程度のシ
リコン熱酸化膜14を形成する。その後、シリコン熱酸化
膜13およびゲート電極12Aの膜厚の厚い部分をマスクに
用い、ゲート電極12Aの端部すなわち張り出した部分を
透過させて、シリコン基板100中にリンをイオン注入す
ることにより、第４の半導体領域となる低濃度のｎ型の
半導体領域19A,19Bを形成する。
4膜10およびPSG膜９を除去した後、ゲート電極12Aおよ
びシリコン基板100の表面に、膜厚約20〔nm〕程度のシ
リコン熱酸化膜14を形成する。その後、シリコン熱酸化
膜13およびゲート電極12Aの膜厚の厚い部分をマスクに
用い、ゲート電極12Aの端部すなわち張り出した部分を
透過させて、シリコン基板100中にリンをイオン注入す
ることにより、第４の半導体領域となる低濃度のｎ型の
半導体領域19A,19Bを形成する。
次に第３図（ｅ）に示すように、シリコン熱酸化膜13
および多結晶シリコン膜12Aの膜厚の厚い部分をマスク
に用い、リンよりも拡散速度の遅いヒ素を多結晶シリコ
ン膜12Aの端部を透過させて、シリコン基板100中にイオ
ン注入することにより、第５の半導体領域となる高濃度
のｎ型の半導体領域20A,20Bを形成する。
および多結晶シリコン膜12Aの膜厚の厚い部分をマスク
に用い、リンよりも拡散速度の遅いヒ素を多結晶シリコ
ン膜12Aの端部を透過させて、シリコン基板100中にイオ
ン注入することにより、第５の半導体領域となる高濃度
のｎ型の半導体領域20A,20Bを形成する。
このように形成した電界効果型トランジスタのソース
およびドレインとなる半導体領域19A,19Bおよび半導体
領域20A,20Bと、ゲート電極12Aとがオーバーラップして
いる。またゲート電極12Aの端部の直下付近の不純物濃
度は、深さ方向およびチャネル方向に緩い傾斜を持つ分
布になる。これによりチャネル方向の電界は緩和され、
高耐圧なトランジスタを得ることができる。さらにシリ
コン基板100をエッチングした溝200に、ゲート酸化膜11
およびゲート電極12Aを形成することにより、ゲート電
極12Aがシリコン基板100の他の領域に比べ低い位置にあ
るため、２層目の配線に対する段差を小さくすることが
でき、表面を平坦化することができる。
およびドレインとなる半導体領域19A,19Bおよび半導体
領域20A,20Bと、ゲート電極12Aとがオーバーラップして
いる。またゲート電極12Aの端部の直下付近の不純物濃
度は、深さ方向およびチャネル方向に緩い傾斜を持つ分
布になる。これによりチャネル方向の電界は緩和され、
高耐圧なトランジスタを得ることができる。さらにシリ
コン基板100をエッチングした溝200に、ゲート酸化膜11
およびゲート電極12Aを形成することにより、ゲート電
極12Aがシリコン基板100の他の領域に比べ低い位置にあ
るため、２層目の配線に対する段差を小さくすることが
でき、表面を平坦化することができる。
第４図（ａ）〜（ｇ）は、この発明の第４の実施例の
半導体装置の製造方法を示す工程順断面図である。
半導体装置の製造方法を示す工程順断面図である。
第４図（ａ）に示すように、ソースおよびドレインと
ゲート電極とがオーバーラップしたLDD構造のトランジ
スタを形成する領域（以下「第１トランジスタ形成領域
Ｘ」という。）と、ソースおよびドレインとゲート電極
とがオーバーラップしないLDD構造のトランジスタを形
成する領域（以下「第２トランジスタ形成領域Ｙ」とい
う。）とを分離するために、シリコン基板100を熱酸化
することにより、LOCOS層21を形成した後、シリコン基
板100上およびLOCOS層21上に、第１の被膜となる膜厚約
250〔nm〕程度のPSG膜９を形成し、このPSG膜９上に、
膜厚約50〔nm〕のSi3N4膜10を形成する。
ゲート電極とがオーバーラップしたLDD構造のトランジ
スタを形成する領域（以下「第１トランジスタ形成領域
Ｘ」という。）と、ソースおよびドレインとゲート電極
とがオーバーラップしないLDD構造のトランジスタを形
成する領域（以下「第２トランジスタ形成領域Ｙ」とい
う。）とを分離するために、シリコン基板100を熱酸化
することにより、LOCOS層21を形成した後、シリコン基
板100上およびLOCOS層21上に、第１の被膜となる膜厚約
250〔nm〕程度のPSG膜９を形成し、このPSG膜９上に、
膜厚約50〔nm〕のSi3N4膜10を形成する。
次に第４図（ｂ）に示すように、ホトリソグラフィ工
程により、第１および第２トランジスタ形成領域X,Yの
ゲート電極となる各領域のSi3N4膜10およびPSG膜９をエ
ッチングして除去し、さらに表面が露出したシリコン基
板100を等方性エッチングでエッチングすることによ
り、深さ約150〔nm〕の溝200を形成する。この溝200は
側面にテーパを有しており、また溝200にはPSG膜９の端
部がエッチング深さ（約150nm）と同程度にオーバーハ
ングしている。そして露出したシリコン基板100上に、
膜厚約10〜20〔nm〕程度のゲート酸化膜11を形成し、こ
のゲート酸化膜11およびSi3N4膜10上に、多結晶シリコ
ン膜からなる導電膜12を平坦に形成する。
程により、第１および第２トランジスタ形成領域X,Yの
ゲート電極となる各領域のSi3N4膜10およびPSG膜９をエ
ッチングして除去し、さらに表面が露出したシリコン基
板100を等方性エッチングでエッチングすることによ
り、深さ約150〔nm〕の溝200を形成する。この溝200は
側面にテーパを有しており、また溝200にはPSG膜９の端
部がエッチング深さ（約150nm）と同程度にオーバーハ
ングしている。そして露出したシリコン基板100上に、
膜厚約10〜20〔nm〕程度のゲート酸化膜11を形成し、こ
のゲート酸化膜11およびSi3N4膜10上に、多結晶シリコ
ン膜からなる導電膜12を平坦に形成する。
次に第４図（ｃ）に示すように、第１および第２トラ
ンジスタ形成領域X,Yの導電膜12をエッチバックするこ
とにより、Si3N4膜10上の導電膜12を除去し、かつゲー
ト酸化膜11上に膜厚約350〔nm〕程度の導電膜12を残す
ことにより、第１およ第２のゲート電極となる逆Ｔ字型
のゲート電極12A,12A′を形成する。そして、このゲー
ト電極12A,12A′の表面を熱酸化することにより、膜厚
約150〔nm〕程度のシリコン熱酸化膜13′を形成する。
このシリコン熱酸化膜13′は、著しくエッチング速度の
遅いものである。
ンジスタ形成領域X,Yの導電膜12をエッチバックするこ
とにより、Si3N4膜10上の導電膜12を除去し、かつゲー
ト酸化膜11上に膜厚約350〔nm〕程度の導電膜12を残す
ことにより、第１およ第２のゲート電極となる逆Ｔ字型
のゲート電極12A,12A′を形成する。そして、このゲー
ト電極12A,12A′の表面を熱酸化することにより、膜厚
約150〔nm〕程度のシリコン熱酸化膜13′を形成する。
このシリコン熱酸化膜13′は、著しくエッチング速度の
遅いものである。
そして、Si3N4膜10およびPSG膜９を除去した後、ゲー
ト電極12A,12A′およびシリコン基板100の表面に、膜厚
約20〔nm〕程度のシリコン熱酸化膜22を形成する。その
後、シリコン熱酸化膜13′およびゲート電極12A,12A′
の膜厚の厚い部分をマスクに用いて、リンをゲート電極
12A,12A′の端部すなわち張り出した部分を透過させ
て、イオン注入することにより、第１および第３の半導
体領域となる低濃度のｎ型の半導体領域23,23′を形成
する。
ト電極12A,12A′およびシリコン基板100の表面に、膜厚
約20〔nm〕程度のシリコン熱酸化膜22を形成する。その
後、シリコン熱酸化膜13′およびゲート電極12A,12A′
の膜厚の厚い部分をマスクに用いて、リンをゲート電極
12A,12A′の端部すなわち張り出した部分を透過させ
て、イオン注入することにより、第１および第３の半導
体領域となる低濃度のｎ型の半導体領域23,23′を形成
する。
次に第４図（ｄ）に示すように、全面に膜厚約30〜50
〔nm〕程度のSi3N4膜24を形成し、このSi3N4膜24上に、
PSG膜25を形成する。そして、ホトリソグラフィ工程に
より、第１トランジスタ形成領域Ｘに、第２の被膜とな
るPSG膜25を残置させるとともに、第２トランジスタ形
成領域Ｙのゲート電極12A′の側壁に、シリコン熱酸化
膜22およびSi3N4膜24を介して、第３の被膜となるPSG膜
25′を残置させる。但し、第２トランジスタ形成領域Ｙ
に残置させたPSG膜25′は、ゲート電極12Aの端部すなわ
ち張り出した部分の先端より内側に形成する。この第２
トランジスタ形成領域Ｙに残置させるPSG膜25′の膜厚
は、全面に形成するPSG膜25の膜厚により制御すること
ができる。
〔nm〕程度のSi3N4膜24を形成し、このSi3N4膜24上に、
PSG膜25を形成する。そして、ホトリソグラフィ工程に
より、第１トランジスタ形成領域Ｘに、第２の被膜とな
るPSG膜25を残置させるとともに、第２トランジスタ形
成領域Ｙのゲート電極12A′の側壁に、シリコン熱酸化
膜22およびSi3N4膜24を介して、第３の被膜となるPSG膜
25′を残置させる。但し、第２トランジスタ形成領域Ｙ
に残置させたPSG膜25′は、ゲート電極12Aの端部すなわ
ち張り出した部分の先端より内側に形成する。この第２
トランジスタ形成領域Ｙに残置させるPSG膜25′の膜厚
は、全面に形成するPSG膜25の膜厚により制御すること
ができる。
次に第４図（ｅ）に示すように、第２トランジスタ形
成領域Ｙの表面に露出しているSi3N4膜24を除去し、さ
らにこのSi3N4膜24を除去した領域のシリコン基板100の
表面を熱酸化することにより、膜厚約50〔nm〕程度の第
２のシリコン熱酸化膜26を形成する。
成領域Ｙの表面に露出しているSi3N4膜24を除去し、さ
らにこのSi3N4膜24を除去した領域のシリコン基板100の
表面を熱酸化することにより、膜厚約50〔nm〕程度の第
２のシリコン熱酸化膜26を形成する。
次に第４図（ｆ）に示すように、PSG膜25,25′および
Si3N4膜24を順に除去した後、第１トランジスタ形成領
域Ｘのみに、膜厚約100〔nm〕程度のPSG膜27を形成す
る。そして、シリコン酸化膜13′,26およびPSG膜27をマ
スクに用いて、トランジスタ形成領域Ｙのゲート電極12
A′の端部すなわち張り出した部分をドライエッチング
により除去することにより、第３のゲート電極となる四
角形のゲート電極12Bを形成する。
Si3N4膜24を順に除去した後、第１トランジスタ形成領
域Ｘのみに、膜厚約100〔nm〕程度のPSG膜27を形成す
る。そして、シリコン酸化膜13′,26およびPSG膜27をマ
スクに用いて、トランジスタ形成領域Ｙのゲート電極12
A′の端部すなわち張り出した部分をドライエッチング
により除去することにより、第３のゲート電極となる四
角形のゲート電極12Bを形成する。
次に第４図（ｇ）に示すように、PSG膜27およびシリ
コン熱酸化膜26,22を除去した後、ゲート電極12Aおよび
ゲート電極12Bの側壁にスペーサとして第４の被膜とな
るシリコン酸化膜28,29を形成し、さらに露出している
シリコン基板100の表面に、膜厚約20〔nm〕程度のシリ
コン熱酸化膜30を形成する。そして、シリコン熱酸化膜
13,シリコン酸化膜28,29,多結晶シリコン膜12Aおよび多
結晶シリコン膜12Bをマスクに用いて、ヒ素をシリコン
基板100中にイオン注入することにより、第２の半導体
領域となる高濃度のｎ型の半導体領域31,32を形成す
る。
コン熱酸化膜26,22を除去した後、ゲート電極12Aおよび
ゲート電極12Bの側壁にスペーサとして第４の被膜とな
るシリコン酸化膜28,29を形成し、さらに露出している
シリコン基板100の表面に、膜厚約20〔nm〕程度のシリ
コン熱酸化膜30を形成する。そして、シリコン熱酸化膜
13,シリコン酸化膜28,29,多結晶シリコン膜12Aおよび多
結晶シリコン膜12Bをマスクに用いて、ヒ素をシリコン
基板100中にイオン注入することにより、第２の半導体
領域となる高濃度のｎ型の半導体領域31,32を形成す
る。
このように同一シリコン基板100上に形成したゲート
電極12Aにソースおよびドレインの一部となる半導体領
域23がオーバーラップしたLDD構造のトランジスタ（以
下「第１トランジスタ」という。）と、ゲート電極12B
にソースおよびドレインとなる半導体領域23,32がオー
バーラップしていないLDD構造のトランジスタ（以下
「第２トランジスタ」という。）とは、混用することが
できる。
電極12Aにソースおよびドレインの一部となる半導体領
域23がオーバーラップしたLDD構造のトランジスタ（以
下「第１トランジスタ」という。）と、ゲート電極12B
にソースおよびドレインとなる半導体領域23,32がオー
バーラップしていないLDD構造のトランジスタ（以下
「第２トランジスタ」という。）とは、混用することが
できる。
第１トランジスタは、ゲート電極12Aの端部直下の不
純物濃度がなだらかに分布していることによりホットキ
ャリアの発生が抑制されるため、信頼性が高く、高耐圧
化および高電流化を図ることができるが、その反面、そ
の構造上、ゲート容量が増加する。そこでホットキャリ
アの発生による劣化が顕著であるところでは、この第１
トランジスタを用い、またホットキャリアの発生による
劣化よりもゲート容量の増加が問題になるところでは、
第２トランジスタを用いることにより、総体的に、高集
積で高速かつ高信頼性のLSIを実現することができる。
純物濃度がなだらかに分布していることによりホットキ
ャリアの発生が抑制されるため、信頼性が高く、高耐圧
化および高電流化を図ることができるが、その反面、そ
の構造上、ゲート容量が増加する。そこでホットキャリ
アの発生による劣化が顕著であるところでは、この第１
トランジスタを用い、またホットキャリアの発生による
劣化よりもゲート容量の増加が問題になるところでは、
第２トランジスタを用いることにより、総体的に、高集
積で高速かつ高信頼性のLSIを実現することができる。
またゲート電極12A,12Bの膜厚の厚い部分にはパター
ンの細りがなく、電気抵抗の小さくすることができる。
さらにシリコン基板100をエッチングした溝200に、ゲー
ト酸化膜11およびゲート電極12A,12Bを形成することに
より、ゲート電極12A,12Bがシリコン基板100の他の領域
に比べ低い位置にあるため、２層目の配線に対する段差
を小さくすることができ、表面を平坦化することができ
る。
ンの細りがなく、電気抵抗の小さくすることができる。
さらにシリコン基板100をエッチングした溝200に、ゲー
ト酸化膜11およびゲート電極12A,12Bを形成することに
より、ゲート電極12A,12Bがシリコン基板100の他の領域
に比べ低い位置にあるため、２層目の配線に対する段差
を小さくすることができ、表面を平坦化することができ
る。
なお第1,第2,第３の実施例において、シリコン熱酸化
膜13は必ずしも形成しなくても良い。
膜13は必ずしも形成しなくても良い。
また第２の実施例において、第２図（ｃ）に示すSi3N
4膜10およびPSG膜９を除去した後、ゲート電極12Aの側
壁に、シリコン酸化膜等を形成し、このシリコン酸化膜
の膜厚を制御することにより、その後に形成するソース
およびドレインとなる高濃度の第２導電型の第３の半導
体領域と、ゲート電極12Aとのオーバーラップ量を制御
しても良い。
4膜10およびPSG膜９を除去した後、ゲート電極12Aの側
壁に、シリコン酸化膜等を形成し、このシリコン酸化膜
の膜厚を制御することにより、その後に形成するソース
およびドレインとなる高濃度の第２導電型の第３の半導
体領域と、ゲート電極12Aとのオーバーラップ量を制御
しても良い。
この発明の半導体装置およびその製造方法によれば、
半導体層上に形成した第１の被膜を所定の領域をエッチ
ングし、さらにこのエッチングにより露出した半導体層
を等方性エッチングでエッチングすることにより形成し
た溝上に、ゲート酸化膜を介して逆Ｔ字型のゲート電極
を形成することにより、従来のようなゲート電極のパタ
ーンの細りをなくすことができる。したがって、電気抵
抗の小さなゲート電極を得ることができる。また半導体
層に形成した溝上に、逆Ｔ字型のゲート電極を形成する
ことによりゲート電極の位置を他の領域より低い位置と
なり、半導体層の表面の凹凸が小さくなる。したがっ
て、２層目の配線に対する段差が小さくし、平坦化を行
うことができる。また逆Ｔ字型のゲート電極の端下の不
純物濃度は、緩やかに傾斜する分布を有するため、ホッ
トキャリアを抑制でき、ドレイン付近の電界を緩和する
ことのできる高耐圧のトランジスタを得ることができ
る。さらに請求項（７）または（８）記載の半導体装置
およびその製造方法によれば、ホットキャリアの発生を
抑制できる第１トランスタと、ゲート容量の増加を抑制
できる第２トランジスタとを混用することができる。
半導体層上に形成した第１の被膜を所定の領域をエッチ
ングし、さらにこのエッチングにより露出した半導体層
を等方性エッチングでエッチングすることにより形成し
た溝上に、ゲート酸化膜を介して逆Ｔ字型のゲート電極
を形成することにより、従来のようなゲート電極のパタ
ーンの細りをなくすことができる。したがって、電気抵
抗の小さなゲート電極を得ることができる。また半導体
層に形成した溝上に、逆Ｔ字型のゲート電極を形成する
ことによりゲート電極の位置を他の領域より低い位置と
なり、半導体層の表面の凹凸が小さくなる。したがっ
て、２層目の配線に対する段差が小さくし、平坦化を行
うことができる。また逆Ｔ字型のゲート電極の端下の不
純物濃度は、緩やかに傾斜する分布を有するため、ホッ
トキャリアを抑制でき、ドレイン付近の電界を緩和する
ことのできる高耐圧のトランジスタを得ることができ
る。さらに請求項（７）または（８）記載の半導体装置
およびその製造方法によれば、ホットキャリアの発生を
抑制できる第１トランスタと、ゲート容量の増加を抑制
できる第２トランジスタとを混用することができる。
その結果、最小線幅0.5ミクロン以下の集積回路にお
いても電源電圧を下げる必要がなく、高い駆動電流を得
ることができるトランジスタを得ることができ、集積回
路の微細化に大きく貢献することができる。
いても電源電圧を下げる必要がなく、高い駆動電流を得
ることができるトランジスタを得ることができ、集積回
路の微細化に大きく貢献することができる。
第１図（ａ）〜（ｅ）は、この発明の第１の実施例の半
導体装置の製造方法を示す工程順断面図、第２図（ａ）
〜（ｄ）は、この発明の第２の実施例の半導体装置の製
造方法を示す工程順断面図、第３図（ａ）〜（ｅ）は、
この発明の第３の実施例の半導体装置の製造方法を示す
工程順断面図、第４図（ａ）〜（ｇ）は、この発明の第
４の実施例の半導体装置の製造方法を示す工程順断面
図、第５図（ａ）〜（ｄ）はGOLDの電界効果型トランジ
スタの主要部の製造方法を示す工程順断面図である。 100……シリコン基板（半導体層）、200……溝、９……
第１の被膜、11……ゲート酸化膜、12……導電膜、12A,
12A′,12B……ゲート電極、15A,15B,23……第１の半導
体領域、16A,16B……第２の被膜、17A,17B,32……第２
の半導体領域、18A,18B,23′……第３の半導体領域、19
A,19B……第４の半導体領域、20A,20B……第５の半導体
領域、13′……第１のシリコン熱酸化膜、26……第２の
シリコン熱酸化膜、25……第２の被膜、25′……第３の
被膜、Ｘ……第１トランジスタ形成領域、Ｙ……第２ト
ランジスタ形成領域、28,29……第４の被膜
導体装置の製造方法を示す工程順断面図、第２図（ａ）
〜（ｄ）は、この発明の第２の実施例の半導体装置の製
造方法を示す工程順断面図、第３図（ａ）〜（ｅ）は、
この発明の第３の実施例の半導体装置の製造方法を示す
工程順断面図、第４図（ａ）〜（ｇ）は、この発明の第
４の実施例の半導体装置の製造方法を示す工程順断面
図、第５図（ａ）〜（ｄ）はGOLDの電界効果型トランジ
スタの主要部の製造方法を示す工程順断面図である。 100……シリコン基板（半導体層）、200……溝、９……
第１の被膜、11……ゲート酸化膜、12……導電膜、12A,
12A′,12B……ゲート電極、15A,15B,23……第１の半導
体領域、16A,16B……第２の被膜、17A,17B,32……第２
の半導体領域、18A,18B,23′……第３の半導体領域、19
A,19B……第４の半導体領域、20A,20B……第５の半導体
領域、13′……第１のシリコン熱酸化膜、26……第２の
シリコン熱酸化膜、25……第２の被膜、25′……第３の
被膜、Ｘ……第１トランジスタ形成領域、Ｙ……第２ト
ランジスタ形成領域、28,29……第４の被膜
Claims (8)
- 【請求項１】第１導電型の半導体層と、この第１導電型
の半導体層に形成されたソースおよびドレインと、前記
第１導電型の半導体層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極膜とを有す
る電界効果型トランジスタからなる半導体装置であっ
て、 前記第１導電型の半導体層に形成されて側面にテーパの
ついた溝と、この溝の表面にゲート絶縁膜を形成し、さ
らにこのゲート絶縁膜上に逆Ｔ字型のゲート電極を形成
して、逆Ｔ字型に張り出した薄いゲート電極膜が前記ゲ
ート電極から離れるに従って薄くなるようテーパのつい
た前記逆Ｔ字型のゲート電極を有し、前記逆Ｔ字型に張
り出した薄いゲート電極膜下の前記第１導電型の半導体
層中に、前記ゲート電極からソースおよびドレインに向
かって、ソースおよびドレインの一部となる低濃度の第
２導電型の第１の半導体領域と高濃度の第２導電型の第
２の半導体領域とが順に形成され、少なくとも低濃度の
第２導電型の第１の半導体領域が完全に前記ゲート電極
膜下に有する半導体装置。 - 【請求項２】第１導電型の半導体層上に所定の厚みの第
１の被膜を形成する工程と、 前記第１の被膜の所定の領域を選択的に除去する工程
と、 前記第１の被膜を選択的に除去することにより露出した
前記半導体層を等方性エッチングすることにより、前記
第１の被膜の端部がオーバーハングするよう側面にテー
パのついた溝を形成する工程と、 この溝の表面にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上および前記第１の被膜上に導電膜を
平坦に形成する工程と、 この導電膜をエッチバックして前記ゲート絶縁膜上に所
定の厚みの前記導電膜を残すとともに他の領域の前記導
電膜を除去することにより、テーパのついた薄い張り出
し電極を有する逆Ｔ字型のゲート電極を形成する工程
と、 前記第１の被膜を除去し、前記ゲート電極の膜厚の厚い
部分をマスクに用いて、第２導電型の不純物を前記ゲー
ト電極の端部を透過させてイオン注入することにより、
ソースおよびドレインの一部となる低濃度の第２導電型
の第１の半導体領域を形成する工程と、 前記ゲート電極の側壁に第２の被膜を形成する工程と、 この第２の被膜および前記ゲート電極をマスクに用い
て、第２導電型の不純物をイオン注入することにより、
ソースおよびドレインとなる高濃度の第２導電型の第２
の半導体領域を形成する工程とを含む半導体装置の製造
方法。 - 【請求項３】第１導電型の半導体層と、この第１導電型
の半導体層に形成されたソースおよびドレインと、前記
第１導電型の半導体層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極膜とを有す
る電界効果型トランジスタからなる半導体装置であっ
て、 前記第１導電型の半導体層に形成されて側面にテーパの
ついた溝と、この溝の表面にゲート絶縁膜を形成し、こ
のゲート絶縁膜上に逆Ｔ字型のゲート電極を形成して、
逆Ｔ字型に張り出した薄いゲート電極膜が前記ゲート電
極から離れるに従って薄くなるようテーパのついた前記
逆Ｔ字型のゲート電極を有し、前記逆Ｔ字型に張り出し
た薄いゲート電極膜下の前記第１導電型の半導体層中に
ソースおよびドレインとなる高濃度の第２導電型の半導
体領域を有する半導体装置。 - 【請求項４】第１導電型の半導体層上に所定の厚みの第
１の被膜を形成する工程と、 前記第１の被膜の所定の領域を選択的に除去する工程
と、 前記第１の被膜を選択的に除去することにより露出した
前記半導体層を等方性エッチングすることにより、前記
第１の被膜の端部がオーバーハングするよう側面にテー
パのついた溝を形成する工程と、 この溝の表面にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上および前記第１の被膜上に導電膜を
平坦に形成する工程と、 この導電膜をエッチングして前記ゲート絶縁膜上に所定
の厚みの前記導電膜を残すとともに他の領域の前記導電
膜を除去することにより、テーパのついた薄い張り出し
電極を有する逆Ｔ字型のゲート電極を形成する工程と、 前記第１の被膜を除去し、前記ゲート電極の膜厚の厚い
部分をマスクに用いて、第２導電型の不純物を前記ゲー
ト電極の端部を透過させてイオン注入することにより、
ソースおよびドレインとなる高濃度の第２導電型の第３
の半導体領域を形成する工程とを含む半導体装置の製造
方法。 - 【請求項５】第１導電型の半導体層と、この第１導電型
の半導体層に形成されたソースおよびドレインと、前記
第１導電型の半導体層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極膜とを有す
る電界効果型トランジスタからなる半導体装置であっ
て、 前記第１導電型の半導体層に形成されて側面にテーパの
ついた溝と、この溝の表面に形成されて側面にテーパの
ついた溝と、この溝の表面にゲート絶縁膜を形成し、こ
のゲート絶縁膜上に逆Ｔ字型のゲート電極を形成して、
逆Ｔ字型に張り出した薄いゲート電極膜が前記ゲート電
極から離れるに従って薄くなるようテーパのついた前記
逆Ｔ字型のゲート電極と、この逆Ｔ字型に張り出した薄
いゲート電極下にオーバーラップするように形成したソ
ースおよびドレインの一部となる低濃度の第２導電型の
第４の半導体領域と、この第４の半導体領域の内側に形
成したソースおよびドレインとなる高濃度の第２導電型
の第５の半導体領域とを備えた半導体装置。 - 【請求項６】第１導電型の半導体層上に所定の厚みの第
１の被膜を形成する工程と、 前記第１の被膜の所定の領域を選択的に除去する工程
と、 前記第１の被膜を選択的に除去することにより露出した
前記半導体層を等方性エッチングすることにより、前記
第１の被膜の端部がオーバーハングよう側面にテーパの
ついた溝を形成する工程と、 この溝の表面にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上および前記第１の被膜上に導電膜を
平坦に形成する工程と、 この導電膜をエッチバックして前記ゲート絶縁膜上に所
定の厚みの前記導電膜を残すとともに他の領域の前記導
電膜を除去することにより、テーパのついた薄い張り出
し電極を有する逆Ｔ字型のゲート電極を形成する工程
と、 前記第１の被膜を除去し、前記ゲート電極の膜厚の厚い
部分をマスクに用いて、第２導電型の第１の不純物を前
記逆Ｔ字型のゲート電極の端部を透過させてイオン注入
することにより、ソースおよびドレインの一部となる低
濃度の第２導電型の第４の半導体領域を形成する工程
と、 前記ゲート電極の膜厚の厚い部分をマスクに用いて、前
記第２導電型の第１の不純物より拡散速度の小さい第２
導電型の第２の不純物をイオン注入することにより、ソ
ースおよびトレインとなる第２導電型の第５の半導体領
域を前記第４の半導体領域の内側に形成する工程とを含
む半導体装置の製造方法。 - 【請求項７】第１導電型の半導体層と、この第１導電型
の半導体層に形成されたソースおよびドレインと、前記
第１導電型の半導体層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極とを有する
電界効果型トランジスタからなく半導体装置であって、 前記第１導電型の半導体層に形成されて側面にテーパの
ついた溝と、この溝の表面にゲート絶縁膜を形成し、さ
らにこのゲート絶縁膜上に逆Ｔ字型のゲート電極を形成
して、逆Ｔ字型に張り出した薄いゲート電極膜が前記ゲ
ート電極から離れるに従って薄くなるようテーパのつい
た前記逆Ｔ字型のゲート電極を有し、前記逆Ｔ字型に張
り出した薄いゲート電極膜下の前記第１導電型の半導体
層中に、ゲート電極からソースおよびドレインに向かっ
て、ソースおよびドレインの一部となる低濃度の第２導
電型の第１の半導体領域および高濃度の第２導電型の第
２の半導体領域とが順に形成され、少なくとも低濃度の
第２導電型の第１の半導体領域が完全に前記ゲート電極
膜下に有する第１トランジスタを備えるとともに、前記
半導体層に形成されて側面にテーパのついた第２の溝
と、この第２の溝の表面に形成したゲート絶縁膜と、こ
のゲート絶縁膜上に形成した四角形のゲート電極と、こ
の四角形のゲート電極にオーバーラップしないように形
成した低濃度の第２導電型の第３の半導体領域と、この
第３の半導体領域の外側に形成した第２導電型の第４の
半導体領域とからなる第２トランジスタを備えた半導体
装置。 - 【請求項８】第１導電型の半導体層上に所定の厚みの第
１の被膜を形成する工程と、 前記第１の被膜の第１トランジスタ形成領域および第２
トランジスタ形成領域を選択的に除去する工程と、 前記第１の被膜を選択的に除去することにより露出した
前記半導体層を等方性エッチングすることにより、前記
第１の被膜の端部がオーバーハングよう側面にテーパの
ついた第１および第２の溝を形成する工程と、 この第１および第２の溝の表面にゲート絶縁膜を形成す
る工程と、 このゲート絶縁膜上および前記第１の被膜上に導電膜を
平坦に形成する工程と、 この導電膜をエッチバックして前記ゲート絶縁膜上に所
定の厚みの前記導電膜を残すとともに他の領域の前記導
電膜を除去することにより、テーパのついた薄い張り出
し電極を有する逆Ｔ字型の第１および第２のゲート電極
を形成する工程と、 この第１および第２のゲート電極上に、著しくエッチン
グ速度の遅い第１のシリコン熱酸化膜を形成する工程
と、 前記第１の被膜を除去し、前記第１および第２のゲート
電極の膜厚の厚い部分をマスクに用いて、第２導電型の
不純物を前記第１および第２のゲート電極の端部を透過
させてイオン注入することにより、ソースおよびドレイ
ンの一部となる低濃度の第２導電型の第１および第３の
半導体領域を形成する工程と、 前記第１のゲート電極を形成した第１トランジスタ形成
領域に、第２の被膜を形成する工程と、 前記第２トランジスタ形成領域の前記第２のゲート電極
の膜厚の厚い部分の側壁に第３の被膜を形成する工程
と、 前記第２トランジスタ形成領域の前記第３の半導体領域
上に、第２のシリコン熱酸化膜を形成する工程と、 前記第３の被膜を除去した後、前記第１および第２のシ
リコン熱酸化膜をマスクに用いて前記第２トランジスタ
形成領域の前記第２のゲート電極の張り出し部分を除去
することにより、四角形の第３のゲート電極を形成する
工程と、 前記第２のシリコン熱酸化膜および前記第２の被膜を除
去した後、前記第１トランジスタ形成領域の前記第１の
ゲート電極および前記第２トランジスタ形成領域の前記
第３のゲート電極の側壁に第４の被膜を形成する工程
と、 前記第１のゲート電極と前記第３のゲート電極と前記第
４の被膜とをマスクに用いて、第２導電型の不純物をイ
オン注入することにより、ソースおよびドレインとなる
高濃度の第２導電型の第２および第４の半導体領域を形
成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212333A JP2548832B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212333A JP2548832B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493080A JPH0493080A (ja) | 1992-03-25 |
| JP2548832B2 true JP2548832B2 (ja) | 1996-10-30 |
Family
ID=16620803
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP2548832B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153952A (ja) * | 1993-11-30 | 1995-06-16 | Sony Corp | 半導体装置及びその製造方法 |
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
| KR0144165B1 (ko) * | 1995-05-12 | 1998-07-01 | 문정환 | 인버스 티(t)형 트랜지스터의 개선된 제조방법 |
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1990
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