以下、発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
(実施形態1)
図1は、実施形態1に係る表示装置の概略構成の一例を示す図である。
実施形態1に係る表示装置10は、例えば表示装置10が搭載される電子機器の電源回路200から各種電源電圧が印加され、例えば電子機器のホストプロセッサである制御回路300から出力された信号に基づいて画像表示を行う。表示装置10が搭載される電子機器としては、例えば、電子ペーパー型表示装置を含む。
図1に示す例において、表示装置10は、例えば電気泳動層を有する電気泳動型表示パネルを具備した電気泳動装置(電気泳動型ディスプレイ(EPD:Electrophoretic Display))である。表示装置10はモノクロ表示であっても良く、複数の色のカラーフィルタ等を用いたカラー表示であっても良い。表示装置10は、画素PXの画素電極に光を反射する材料が採用されていても良いし、透光性画素電極と金属等の反射膜の組み合わせによって反射膜が光を反射する構成であっても良い。また、表示装置10はシートディスプレイなどのフレキシブルディスプレイであっても良い。
表示装置10は、薄膜トランジスタ(TFT:Thin Film Transistor)基板100上に、表示部11と、表示パネル駆動部20と、が設けられている。表示部11内には、第1方向(図中のX方向)と、この第1方向に直交する第2方向(図中のY方向)に2次元のマトリクス状に並ぶ複数の画素PXが構成される。以下、第1方向(図中のX方向)を行方向、第2方向(図中のY方向)を列方向とも称する。また、画素PXが行方向に並ぶ行を画素行、画素PXが列方向に並ぶ列を画素列とも称する。図1では、n×m個(行方向にn個、列方向にm個)の画素PXがマトリクス配置された例を示している。
電源回路200は、本実施形態に係る表示装置10の各部に与える各種電源電圧を生成する電源生成部である。電源回路200は、表示パネル駆動部20と接続されている。この電源回路200から表示パネル駆動部20に各種電源電圧が供給される。
制御回路300は、本実施形態に係る表示装置10の動作を制御する演算処理部である。制御回路300は、表示パネル駆動部20と接続されている。制御回路300は、例えば制御用ICで構成され、この制御用ICから表示パネル駆動部20に映像信号や各種制御信号が供給される。
表示パネル駆動部20は、ソース駆動部21、ゲート駆動部22、及び処理部23を備えている。
本実施形態において、ソース駆動部21は、TFT基板100上の表示部11の外側の領域(以下、「額縁領域」とも称する)12に形成される薄膜トランジスタ(TFT)回路である。
本実施形態において、ゲート駆動部22は、TFT基板100上の額縁領域12に形成される薄膜トランジスタ(TFT)回路である。また、図1に示すように、本実施形態において、ゲート駆動部22は、TFT基板100の第1方向(図中のX方向)の一方の額縁領域12に配置されている。
本実施形態において、処理部23は、表示制御用ICに設けられる。表示制御用ICは、例えば、TFT基板100上の額縁領域12にCOG(Chip On Glass)実装されたチップである。
表示パネル駆動部20は、処理部23によって映像信号を保持し、順次、ソース駆動部21を介して表示パネル10に出力する。ソース駆動部21は、ソースバスライン(映像信号線)DTL1,・・・,DTLnによって表示部11内の各画素列と電気的に接続され、各ソースバスライン(映像信号線)DTL1,・・・,DTLnにそれぞれソース駆動信号(映像信号)SIG1,・・・,SIGnを伝送する。各ソース駆動信号(映像信号)SIG1,・・・,SIGnは、各画素列の各画素PXに供給される。
以下、p列目(pは、1からnの整数)の画素列の各画素PXに接続されるソースバスライン(映像信号線)をDTLpと称し、ソースバスライン(映像信号線)DTLpに供給されるソース駆動信号(映像信号)をSIGpと称する。
表示パネル駆動部20は、ゲート駆動部22によって表示部11内の各画素行を選択する。ゲート駆動部22は、第1ゲートバスライン(第1走査線)SCL1(P),・・・,SCLm(P)及び第2ゲートバスライン(第2走査線)SCL1(N),・・・,SCLm(N)によって表示部11内の各画素行と電気的に接続され、各第1ゲートバスライン(第1走査線)SCL1(P),・・・,SCLm(P)にそれぞれ第1ゲート駆動信号(第1走査信号)GATE1(P),・・・,GATEm(P)を伝送し、各第2ゲートバスライン(第2走査線)SCL1(N),・・・,SCLm(N)にそれぞれ第2ゲート駆動信号(第2走査信号)GATE1(N),・・・,GATEm(N)を伝送する。各第1ゲート駆動信号(第1走査信号)GATE1(P),・・・,GATEm(P)及び第2ゲート駆動信号(第2走査信号)GATE1(N),・・・,GATEm(N)は、各画素行の各画素PXに供給される。
以下、q行目(qは、1からmの整数)の画素行に接続される第1ゲートバスライン(第1走査線)をSCLq(P)、第2ゲートバスライン(第2走査線)をSCLq(N)と称し、第1ゲートバスライン(第1走査線)SCLq(P)に供給される第1ゲート駆動信号(第1走査信号)をGATEq(P)、第2ゲートバスライン(第2走査線)SCLq(N)に供給される第2ゲート駆動信号(第2走査信号)をGATEq(N)と称する。
図2は、実施形態1に係る表示装置の画素構成の一例を示す図である。図2に示す例では、q行p列の画素PXにおける構成を示している。
本実施形態では、画素PXを構成する画素トランジスタTRを、PMOSトランジスタ(第1画素トランジスタ)PTRと、NMOSトランジスタ(第2画素トランジスタ)NTRと、を含むCMOS(相補型MOS)構成としている。
PMOSトランジスタ(第1画素トランジスタ)PTRのゲートには、第1ゲートバスライン(第1走査線)SCLq(P)が接続される。NMOSトランジスタ(第2画素トランジスタ)NTRのゲートには、第2ゲートバスライン(第2走査線)SCLq(N)が接続される。
また、PMOSトランジスタ(第1画素トランジスタ)PTRとNMOSトランジスタ(第2画素トランジスタ)NTRとは、それぞれのソース経路、及びそれぞれのドレイン経路が並列的に接続される。PMOSトランジスタ(第1画素トランジスタ)PTRのソースと、NMOSトランジスタ(第2画素トランジスタ)NTRのソースとが、ソースバスライン(映像信号線)DTLpに接続されている。また、PMOSトランジスタ(第1画素トランジスタ)PTRのドレインとNMOSトランジスタ(第2画素トランジスタ)NTRのドレインとが接続される。
すなわち、PMOSトランジスタ(第1画素トランジスタ)PTRとNMOSトランジスタ(第2画素トランジスタ)NTRとが並列接続されて、画素トランジスタTRが構成される。また、PMOSトランジスタ(第1画素トランジスタ)PTRのドレインとNMOS(第2画素トランジスタ)トランジスタNTRのドレインとの接続点に、画素電極Pixが設けられている。画素電極Pixと共通電位VCOMを供給する共通電極との間に、画素容量CSが構成される。
PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRのソースには、ソース駆動部21からソースバスライン(映像信号線)DTLpを介して、電圧上限値がVsig(+)、電圧下限値がVsig(−)のソース駆動信号(映像信号)SIGpが供給される。すなわち、ソース駆動信号(映像信号)SIGpの取り得る電圧範囲は、Vsig(−)からVsig(+)までの電圧範囲となる。
また、本実施形態において、ソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)と電圧下限値Vsig(−)とは、GND電位に対して等しい電位差を有している(|Vsig(+)−GND|=|GND−Vsig(−)|)。すなわち、ソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)と電圧下限値Vsig(−)との半値がGND電位となる。本実施形態において、ソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)は、例えば+15Vであり、ソース駆動信号(映像信号)SIGpの電圧下限値Vsig(−)は、例えば−15Vである。
本実施形態においては、第1ゲートバスライン(第1走査線)SCLq(P)を介してPMOSトランジスタ(第1画素トランジスタ)PTRのゲートにGND電位が供給されることで、PMOSトランジスタ(第1画素トランジスタ)PTRがオン待機状態となり、第2ゲートバスライン(第2走査線)SCLq(N)を介してNMOSトランジスタ(第2画素トランジスタ)NTRのゲートにGND電位よりも高い電位が供給されることで、NMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。
この状態でソース駆動信号(映像信号)SIGpが供給されることで、ソース駆動信号(映像信号)SIGpに応じた電荷が画素電極Pixにチャージされる。画素電極Pixは、ソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)と電圧下限値Vsig(−)との間の電圧値を取り得る。すなわち、画素電極Pixが取り得る電圧範囲は、ソース駆動信号(映像信号)SIGpと同様のVsig(−)からVsig(+)までの電圧範囲となる。
図2に示す構成では、PMOSトランジスタ(第1画素トランジスタ)PTRは、2つのPMOSトランジスタptrが直列接続されて構成され、NMOSトランジスタ(第2画素トランジスタ)NTRは、2つのNMOSトランジスタntrが直列接続されて構成された例を示している。
PMOSトランジスタ(第1画素トランジスタ)PTRは、1つのPMOSトランジスタptrで構成され、NMOSトランジスタ(第2画素トランジスタ)NTRは、1つのNMOSトランジスタntrで構成されていても良い。
また、PMOSトランジスタ(第1画素トランジスタ)PTRは、3つの以上のPMOSトランジスタptrが直列接続されて構成され、NMOSトランジスタ(第2画素トランジスタ)NTRは、PMOSトランジスタptrと同数のNMOSトランジスタntrが直列接続されて構成されていても良い。
図3は、実施形態1に係る表示装置のゲート駆動部における1画素分の構成例を示す図である。図4は、実施形態1に係る表示装置の概略構成を示す図である。図4は、実施形態1に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。なお、本実施形態では、表示部11におけるGND電位に対して+側の電位を「正極性電位」と称し、GND電位に対して−側の電位を「負極性電位」と称する。
図3及び図4に示すように、本実施形態に係るゲート駆動部22は、ゲートパルス生成部220と、バッファ回路部221と、を備えている。
図3に示す例では、q行目の画素行に対応する構成を示している。すなわち、図3では、q行目の画素行に接続される第1ゲートバスライン(第1走査線)SCLq(P)に供給される第1ゲート駆動信号(第1走査信号)GATEq(P)、及び、第2ゲートバスライン(第2走査線)SCLq(N)に供給される第2ゲート駆動信号(第2走査信号)GATEq(N)を生成する構成を示している。
本実施形態において、処理部23は、電源回路200から、ソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)よりも高い第1正極性電位VGHと、ソース駆動信号(映像信号)SIGpの電圧下限値Vsig(−)よりも低い負極性電位VGLとが印加されて動作する。本実施形態において、第1正極性電位VGHは、例えば+17.2Vであり、負極性電位VGLは、例えば−17.2Vである。
また、処理部23には、制御回路300から、例えばハイ電位が3.3V、ロー電位がGND電位の信号が入力される。処理部23は、制御回路300から入力される信号に基づき、映像信号の1フレーム期間のスタートパルスである第1スタートパルスVP及び第2スタートパルスVNと、映像信号の1水平期間で繰り返されるPchクロックパルスCLKP及びNchクロックパルスCLKNとを生成して出力する。
第1スタートパルスVPは、ロー電位がGND電位、ハイ電位が第1正極性電位VGHであり、1フレーム期間内の所定期間においてハイ電位となるパルス状の信号である。第2スタートパルスVNは、ロー電位が負極性電位VGL、ハイ電位が第1正極性電位VGHよりも低い第2正極性電位VGJであり、第1スタートパルスVPと同様に、1フレーム期間内の所定期間においてハイ電位となるパルス状の信号である。本実施形態において、第2正極性電位VGJは、例えば+3.3Vである。
PchクロックパルスCLKPは、ロー電位がGND電位、ハイ電位が第1正極性電位VGHであり、1水平期間内の所定期間においてハイ電位となるパルス状の信号である。NchクロックパルスCLKNは、ロー電位が負極性電位VGL、ハイ電位が第1正極性電位VGHよりも低い第2正極性電位VGJであり、PchクロックパルスCLKPと同様に、1水平期間内の所定期間においてハイ電位となるパルス状の信号である。本実施形態において、第2正極性電位VGJは、例えば+3.3Vである。
ゲートパルス生成部220は、第1ゲートバスライン(第1走査線)SCLq(P)に供給される第1ゲート駆動信号(第1走査信号)GATEq(P)を生成する第1シフトレジスタ220Pと、第2ゲートバスライン(第2走査線)SCLq(N)に供給される第2ゲート駆動信号(第2走査信号)GATEq(N)を生成する第2シフトレジスタ220Nと、を備えている。
第1シフトレジスタ220Pは、電源回路200から、第1正極性電位VGHと、GND電位とが印加されて動作する。第1シフトレジスタ220Pは、処理部23から、第1スタートパルスVPと、PchクロックパルスCLKPとが入力され、1水平期間毎にシフトした第1ゲート駆動信号(第1走査信号)GATEq(P)を生成する。第1ゲート駆動信号(第1走査信号)GATEq(P)は、ハイ電位が第1正極性電位VGH、ロー電位がGND電位となるパルス状の信号である。
第2シフトレジスタ220Nは、電源回路200から、第2正極性電位VGJと、負極性電位VGLとが印加されて動作する。第2シフトレジスタ220Nは、処理部23から、第2スタートパルスVNと、NchクロックパルスCLKNが入力され、1水平期間毎にシフトした第2ゲート駆動信号(第2走査信号)GATEq(N)を生成する。第2ゲート駆動信号(第2走査信号)GATEq(N)は、ハイ電位が第2正極性電位VGJ、ロー電位が負極性電位VGLとなるパルス状の信号である。
バッファ回路部221は、第1バッファ回路221Pと、第2バッファ回路221Nと、を備えている。
第1バッファ回路221Pは、第1シフトレジスタ220Pによって生成された第1ゲート駆動信号(第1走査信号)GATEq(P)を、第1ゲートバスライン(第1走査線)SCLq(P)を介してPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに供給する。
第2バッファ回路221Nは、第2シフトレジスタ220Nによって生成された第2ゲート駆動信号(第2走査信号)GATEq(N)を、第2ゲートバスライン(第2走査線)SCLq(N)を介してNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに供給する。
上述した構成により、第1ゲート駆動信号(第1走査信号)GATEq(P)のロー期間、すなわち、第2ゲート駆動信号(第2走査信号)GATEq(N)のハイ期間において、PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となり、ソース駆動信号(映像信号)SIGpが供給されることで、ソース駆動信号(映像信号)SIGpに応じた電荷が画素電極Pixにチャージされる。
図5は、実施形態1の比較例に係る表示装置のゲート駆動部における1画素分の構成例を示す図である。図6は、実施形態1に係る表示装置の額縁領域におけるゲート駆動部の配置例を示す図である。図7は、図5に示す比較例に係る表示装置の額縁領域におけるゲート駆動部の配置例を示す図である。図6及び図7に示す例では、TFT基板100の第1方向(X方向)の一方の基板端(A)から表示部(11)までの額縁領域(12)におけるゲート駆動部22の配置例を示している。
図5に示す比較例では、処理部からハイ電位が3.3V、ロー電位がGND電位のスタートパルスVPがゲート駆動部に入力される例を示している。この場合、ハイ電位が第1正極性電位、ロー電位がGND電位の第1ゲート駆動信号(第1走査信号)GATEq(P)を生成するためには、バッファ回路部の前段に、1あるいは複数段のレベル変換回路部を設ける必要がある。また、ハイ電位が第2正極性電位VGJ、ロー電位が負極性電位VGLの第2ゲート駆動信号(第2走査信号)GATEq(N)を生成するためには、バッファ回路部の前段に、1あるいは複数段のレベル変換回路部を設ける必要がある。これにより、電圧値が異なる電源電圧の供給数が増え、これに伴い、電源回路にかかるコストが高くなり、表示装置の価格の上昇を招く可能性がある。また、レベル変換回路部が大きくなると、TFT基板100の第1方向(図中のX方向)の額縁領域12の狭額縁化の阻害要因となる(図7参照)。
本実施形態に係る表示装置10では、レベル変換回路部を必要としないか、又は、レベル変換回路部も設ける場合でも、必要最小限の回路構成に留めることが可能である。このため、図5に示す比較例よりも電圧値が異なる電源電圧の供給数を抑制することができ、電源回路200にかかるコストを低減することができる。また、TFT基板100の第1方向(図中のX方向)の額縁領域12の狭額縁化が可能となる(図6参照)。
以下、図8を参照して、本実施形態に係る表示装置10における動作例について説明する。図8は、実施形態1に係る表示装置の図4に示す構成におけるタイミングチャートである。
図8に示す(a)は、第1スタートパルスVPを示している。図8に示す(b)は、PchクロックパルスCLKPを示している。図8に示す(c)は、第2スタートパルスVNを示している。図8に示す(d)は、NchクロックパルスCLKNを示している。図8に示す(e)は、第1ゲート駆動信号(第1走査信号)GATEq(P)を示している。図8に示す(f)は、第2ゲート駆動信号(第2走査信号)GATEq(N)を示している。図8に示す(g)は、映像信号SIGpを示している。図8に示す(h)は、q行p列の画素PXの画素電極Pixの電位を示している。
図8では、フレーム1においてq行p列の画素PXに電圧上限値Vsig(+)のソース駆動信号(映像信号)SIGpが供給され、フレーム2においてq行p列の画素PXに電圧下限値Vsig(−)のソース駆動信号(映像信号)SIGpが供給されている例を示している。
時刻tn0において、第1ゲート駆動信号(第1走査信号)GATEq(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq(N)がハイ電位(第2正極性電位VGJ)となると、PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。このとき、q行p列の画素PXの画素電極Pixにチャージされた電荷が放電し、画素電極Pixの電位がGND電位となる。
フレーム1の時刻tn1において、電圧上限値Vsig(+)のソース駆動信号(映像信号)SIGpが供給されると、q行p列の画素PXの画素電極Pixにソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)が供給され、画素容量CSにソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)に応じた電荷がチャージされる。
その後、時刻tn2において、第1ゲート駆動信号(第1走査信号)GATEq(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq(N)がロー電位(負極性電位VGL)となると、PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。これにより、時刻tn3においてソース駆動信号(映像信号)SIGpがGND電位となっても、画素容量CSによって画素電極Pixの電位がソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)に維持される。
フレーム2の時刻tp0において、第1ゲート駆動信号(第1走査信号)GATEq(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq(N)がハイ電位(第2正極性電位VGJ)となると、PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。このとき、q行p列の画素PXの画素電極Pixにチャージされた電荷が放電し、画素電極Pixの電位がGND電位となる。
時刻tp1において、電圧下限値Vsig(−)のソース駆動信号(映像信号)SIGpが供給されると、q行p列の画素PXの画素電極Pixにソース駆動信号(映像信号)SIGpの電圧下限値Vsig(−)が供給され、画素容量CSにソース駆動信号(映像信号)SIGpの電圧下限値Vsig(−)に応じた電荷がチャージされる。
その後、時刻tp2において、第1ゲート駆動信号(第1走査信号)GATEq(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq(N)がロー電位(負極性電位VGL)となると、PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。これにより、時刻tp3においてソース駆動信号(映像信号)SIGpがGND電位となっても、画素容量CSによって画素電極Pixの電位がソース駆動信号(映像信号)SIGpの電圧下限値Vsig(−)に維持される。
このように、本実施形態に係る表示装置10では、ソース駆動信号(映像信号)SIGpの電圧範囲(|Vsig(+)−Vsig(−)|)よりも電圧振幅値が小さい第1ゲート駆動信号(第1走査信号)GATEq(P)及び第2ゲート駆動信号(第2走査信号)GATEq(N)を用いて、画素トランジスタTRを駆動することができる。
従って、画素トランジスタTRを構成するPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRの特性劣化のリスクを低くすることができ、信頼性の低下を抑制することができる。
また、本実施形態では、PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRのオンタイミング(時刻tn0、時刻tp0)では、ソース駆動信号(映像信号)SIGpをGND電位としている。
例えば、画素電極Pixがソース駆動信号(映像信号)SIGpの下限電圧Vsig(−)を維持した状態で、ソース駆動信号(映像信号)SIGpが上限電圧Vsig(+)となり、PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオンとなると、瞬間的に画素トランジスタTRのソース−ドレイン間に|Vsig(+)−Vsig(−)|の電圧(|Vsig(+)|=|−Vsig(−)|=Vsigとしたとき、2×Vsig)が印加された状態で、画素容量CSに蓄積された電荷が移動する(大きな電流が流れる)ことととなり、画素トランジスタTRを構成するPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRの劣化要因となる可能性がある。
本実施形態では、上述したように、PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRをオン待機状態として画素容量CSに蓄積された電荷を放電し(時刻tn0、時刻tp0)、画素電極Pixの電位をGND電位としてから、ソース駆動信号(映像信号)SIGpを供給する(時刻tn1、時刻tp1)。
これにより、PMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオンとなるタイミング(時刻tn1、時刻tp1)で画素容量CSに蓄積された電荷が移動する(電流が流れる)ことを防ぐことができ、画素トランジスタTRを構成するPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRの劣化を抑制することができる。
また、本実施形態では、第2ゲート駆動信号(第2走査信号)GATEq(N)のハイ電位を、第1正極性電圧VGHよりも低い第2正極性電圧VGJとしている。
例えば、第1ゲート駆動信号(第1走査信号)GATEq(P)のロー電位及び第2ゲート駆動信号(第2走査信号)GATEq(N)のハイ電位の双方をGND電位とした場合、画素トランジスタTRを構成するPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRのソース−ゲート間のオフセット電圧によって画素PXにGND電位を書き込めず、画素電極Pixに放電残圧Voffset(Voffset(P),Voffset(N))が現れる(図8中の破線)。
本実施形態では、上述したように、第2ゲート駆動信号(第2走査信号)GATEq(N)のハイ電位を、第1正極性電位VGHよりも低い第2正極性電位VGJとしている。
この第2正極性電位VGJを、ソース駆動信号(映像信号)SIGpの電圧上限値と電圧下限値との電位差の半値であるGND電位に対し、NMOSトランジスタ(第2画素トランジスタ)NTRのソース−ゲート間のオフセット電圧分だけ高い値とすることで、NMOSトランジスタ(第2画素トランジスタ)NTRを介して、画素PXにGND電位を書き込むことができる。
なお、上述した構成に代えて、第1ゲート駆動信号(第1走査信号)GATEq(P)のロー電位を、ソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)と電圧下限値Vsig(−)との電位差の半値であるGND電位に対し、PMOSトランジスタ(第1画素トランジスタ)PTRのソース−ゲート間のオフセット電圧分だけ低い値とすることで、PMOSトランジスタ(第1画素トランジスタ)PTRを介して、画素PXにGND電位を書き込むことができる。
次に、本実施形態に係る表示装置10におけるTFT基板100の構造について説明する。
図9は、実施形態1に係る表示装置の表示部における画素の配置例を示す図である。図10は、実施形態1に係る表示装置の1画素の構成例を示す図である。図11は、図10に示す平面図をX−X’線で切断した断面図である。
図11に示すように、TFT基板100は、基材1と、基材1の一方の面1a上に設けられた第1ゲートバスライン(第1走査線)SCLq(P)、第2ゲートバスライン(第2走査線)SCLq(N)、及びゲート駆動部22を構成する薄膜トランジスタ(TFT)のゲートと、基材1の一方の面1a上に設けられたゲート絶縁膜13とを有する。ゲート絶縁膜13は、第1ゲートバスライン(第1走査線)SCLq(P)、第2ゲートバスライン(第2走査線)SCLq(N)、及び薄膜トランジスタ(TFT)のゲートを覆っている。
また、図11に示すように、TFT基板100は、ゲート絶縁膜13上に設けられた半導体膜32と、ゲート絶縁膜13上に設けられた層間絶縁膜24とを有する。層間絶縁膜24は、半導体膜32を覆っている。半導体膜32は、画素トランジスタTRに対応して設けられており、第1ゲートバスライン(第1走査線)SCLq(P)において、半導体膜32と交差する部分が、NMOSトランジスタ(第2画素トランジスタ)NTRのゲートを構成し、第2ゲートバスライン(第2走査線)SCLq(N)において、半導体膜32と交差する部分が、PMOSトランジスタ(第1画素トランジスタ)PTRのゲートを構成する。
また、図9、図10、及び図11に示すように、TFT基板100は、薄膜トランジスタ(TFT)のソース及びドレインと、第2反射膜31と、を有する。第2反射膜31は、層間絶縁膜24上にそれぞれ設けられている。
第2反射膜31は、例えば、ソース及びドレインと同一組成の導電膜で構成されている。
また、TFT基板100は、ソースバスライン(映像信号線)DTLpと、画素トランジスタTRのソース及びドレインと、を有する。これらソースバスライン(映像信号線)DTLp、画素トランジスタTRのソース及びドレインは、第2反射膜31と同様に、層間絶縁膜24上にそれぞれ設けられ、例えば、同一組成の導電膜で構成されている。なお、図9及び図10に示す例では、画素トランジスタTRのソース及びドレインの図示を省略している。
また、図11に示すように、TFT基板100は、層間絶縁膜24上に設けられた絶縁性の平坦化膜33を有する。平坦化膜33は、第2反射膜31を覆っている。また、平坦化膜33は、ソースバスライン(映像信号線)DTLpと、ここでは図示しない画素トランジスタTRのソース及びドレインとを覆っている。平坦化膜33の上面33aは平坦であり、基材1の一方の面1aに平行となっている。
また、図11に示すように、TFT基板100は、平坦化膜33上に設けられた共通電極41と、共通電極41上に設けられた第1反射膜43と、平坦化膜33上に設けられた絶縁膜45と、を有する。
図10に示すように、各画素PXにおいて、第1反射膜43と、第2反射膜31は、平面視で並んで配置されている。
図11に示すように、絶縁膜45は、共通電極41と第1反射膜43とを覆っている。絶縁膜45は、画素PXにおける画素容量CS(図2参照)の誘電体である。画素容量CSは、画素電極Pixと共通電極41の第2反射膜31との両方、もしくは何れか一方とで形成されればよく、共通電極41もしくは第2反射膜43のどちらか一方がない構造であっても良い。
また、図10及び図11に示すように、TFT基板100は、絶縁膜45上に設けられた画素電極Pixを有する。画素電極Pixは、絶縁膜45を介して共通電極41を覆っている。画素電極Pixは、ここでは図示しない画素トランジスタTRのドレインと接続されている。
画素電極Pixの平面視による形状は、例えば矩形である。図9に示したように、複数の画素電極Pixは、表示部11において、X方向と、X方向と交差するY方向とにそれぞれ並んでおり、2次元のマトリクス状に配置されている。本実施形態では、画素電極Pixと平面視で重なる領域が、1つの画素PXとなっている。
次に、TFT基板100の各部を構成する材料について、例を挙げて説明する。基材1は、ガラスもしくは可撓性の樹脂基板で構成されている。第1ゲートバスライン(第1走査線)SCLq(P)、第2ゲートバスライン(第2走査線)SCLq(N)、及び薄膜トランジスタ(TFT)のゲートは、モリブデンを含む材料で構成されている。ゲート絶縁膜13は、シリコン酸化膜及びシリコン窒化膜で構成されている。例えば、ゲート絶縁膜13は、基材1側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。
半導体膜32は、ポリシリコンで構成されている有機絶縁膜である。層間絶縁膜24は、シリコン酸化膜及びシリコン窒化膜で構成されている。例えば、層間絶縁膜24は、基材1側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。
第2反射膜31は、チタン及びアルミニウムで構成されている。例えば、第2反射膜31は、基材1側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。
平坦化膜33は、アクリル樹脂で構成されている。共通電極41は、透光性の導電膜であるITO(Indium Tin Oxide)で構成されている。第1反射膜43は、モリブデン及びアルミニウムで構成されている。例えば、第1反射膜43は、基材1側からモリブデン、アルミニウム、モリブデンがこの順で積層された積層構造の膜で構成されている。
絶縁膜45は、シリコン窒化膜で構成されている。画素電極Pixは、ITOで構成されている。
なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でTFT基板100の各部を構成しても良い。例えば、第1ゲートバスライン(第1走査線)SCLq(P)、第2ゲートバスライン(第2走査線)SCLq(N)、及び薄膜トランジスタ(TFT)のゲートは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていても良い。また、例えば、第2反射膜31は、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていても良い。
上述したように、本実施形態では、各画素PXの平面視において、共通電極41のない領域には、第2反射膜31を設け、共通電極41上に第1反射膜43を設けている。具体的には、図10に示すように、各画素PXの平面視において、第1反射膜43と第2反射膜31とは、平面視で並んで配置されている。このうち、第1反射膜43は、画素トランジスタTRのチャネル領域を遮光する機能を有している。
屋外のような強い光が表示装置10に当たる環境下では、表示面に入射する光が電気泳動層を透過して、画素トランジスタTRのチャネル領域に入射すると、光伝導効果によって画素トランジスタTRに光リーク電流が流れ、画素トランジスタTRの動作が不安定になって表示不良や誤動作が発生することが懸念される。本実施形態では、第1反射膜43によって画素トランジスタTRのチャネル領域を遮光することにより、光リーク電流による表示不良や誤動作を抑制している。
図12は、図11に示す断面図の変形例を示す図である。図12に示すように、TFT基板100は、画素電極Pix上に設けられた保護膜61を備える。保護膜61は、例えばレジストである。このような構成であれば、画素電極Pixは保護膜61に覆われて保護される。これにより、例えば、TFT基板100が搬送される際に、TFT基板100に外部物体が接触するような事態が生じても、外部物体が画素電極Pixに直接接触することを防ぐことができる。また、複数枚のTFT基板100を重ねた場合でも、TFT基板100の画素電極Pixが他のTFT基板100に直接接触することを防ぐことができる。このため、画素電極Pixが傷つくことを防ぐことができる。
次に、実施形態1に係る表示装置10の構造について説明する。図13は、実施形態1に係る表示装置の構造例を示す断面図である。図13に示すように、実施形態1に係る表示装置10は、上述のTFT基板100と、TFT基板100と対向して配置された対向基板130と、TFT基板100と対向基板130との間に配置された電気泳動層160と、シール部152と、を備える。
対向基板130は、基材131と、対向電極133とを有する。基材131は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極133は、基材131において、TFT基板100と対向する面側に設けられている。対向電極133は、透光性の導電膜であるITOで構成されている。対向電極133と画素電極Pixは、電気泳動層160を挟んで対向している。
シール部152は、TFT基板100と対向基板130との間に設けられている。TFT基板100、対向基板130及びシール部152により囲まれた内部の空間に電気泳動層160が封止されている。シール部152には接続部材153が設けられている。対向電極133は、接続部材153を介して、TFT基板100の共通電極41または第2反射膜43と接続される。これにより、対向電極133に共通電位VCOMが供給される。
電気泳動層160は、複数のマイクロカプセル163を含む。マイクロカプセル163の内部には、複数の黒色微粒子161と、複数の白色微粒子162と、分散液165とが封入されている。複数の黒色微粒子161及び複数の白色微粒子162は、分散液165に分散されている。分散液165は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子161は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子162は、電気泳動粒子であり、例えば正に帯電した酸化チタン(TiO2)が用いられる。
画素電極Pixと対向電極133との間に電界が形成されることにより、黒色微粒子161と白色微粒子162との分散状態が変化する。黒色微粒子161と白色微粒子162の分散状態に応じて、電気泳動層160を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極133に共通電位VCOM(例えば、GND電位)が供給され、画素電極Pixに負の電位が供給されると、負に帯電している黒色微粒子161は対向基板130側に移動し、正に帯電している白色微粒子162はTFT基板100側に移動する。これにより、対向基板130側からTFT基板100を見ると、画素電極Pixと平面視で重なる領域(画素)は、黒表示となる。
(変形例)
図14は、実施形態1の変形例に係る表示装置の概略構成の一例を示す図である。図15は、実施形態1の変形例に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。図16は、実施形態1の変形例に係る表示装置の第1方向(X方向)の一方の額縁領域における第1ゲート駆動部の配置例を示す図である。図17は、実施形態1の変形例に係る表示装置の第1方向(X方向)の他方の額縁領域における第2ゲート駆動部の配置例を示す図である。図16に示す例では、TFT基板100aの第1方向(X方向)の一方の基板端Aから表示部11aまでの額縁領域12における第1ゲート駆動部22a−1の配置例を示している。図17に示す例では、TFT基板100aの第1方向(X方向)の他方の基板端Bから表示部11aまでの額縁領域12における第2ゲート駆動部22a−2の配置例を示している。
上述した実施形態1では、ゲート駆動部22を第1方向(図中のX方向)の一方の額縁領域12に設けた例を示したが、図14から図17に示す実施形態1の変形例では、第1ゲート駆動部22a−1を第1方向(図中のX方向)の一方の額縁領域12に設け、第2ゲート駆動部22a−2を第1方向(図中のX方向)の他方の額縁領域12に設けた例を示している。
図14から図17に示す実施形態1の変形例では、第1ゲート駆動部22a−1を構成する各構成部と第2ゲート駆動部22a−2を構成する各構成部とは同一である。具体的に、第1ゲートパルス生成部220a−1を構成する第1シフトレジスタ220Pa−1と第2ゲートパルス生成部220a−2を構成する第1シフトレジスタ220Pa−2とは同一である。また、第1ゲートパルス生成部220a−1を構成する第2シフトレジスタ220Na−1と第2ゲートパルス生成部220a−2を構成する第2シフトレジスタ220Na−2とは同一である。また、バッファ回路部221a−1を構成する第1バッファ回路221Pa−1とバッファ回路部221a−2を構成する第1バッファ回路221Pa−2とは同一である。また、バッファ回路部221a−1を構成する第2バッファ回路221Na−1とバッファ回路部221a−2を構成する第2バッファ回路221Na−2とは同一である。すなわち、第1ゲートバスライン(第1走査線)SCLq(P)は、第1ゲート駆動部22a−1及び第2ゲート駆動部22a−2の双方から第1ゲート駆動信号(第1走査信号)GATEq(P)が供給され、第2ゲートバスライン(第2走査線)SCLq(N)は、第1ゲート駆動部22a−1及び第2ゲート駆動部22a−2の双方から第2ゲート駆動信号(第2走査信号)GATEq(N)が供給される。
処理部23aは、第1ゲート駆動部22a−1及び第2ゲート駆動部22a−2の双方に、第1スタートパルスVP、第2スタートパルスVN、PchクロックパルスCLKP、及びNchクロックパルスCLKNを出力する。
図14から図17に示す実施形態1の変形例では、第1ゲートバスライン(第1走査線)SCLq(P)及び第2ゲートバスライン(第2走査線)SCLq(N)の負荷が第1ゲート駆動部22a−1と第2ゲート駆動部22a−2とで分担される。これにより、第1ゲート駆動部22a−1及び第2ゲート駆動部22a−2のそれぞれから見た第1ゲートバスライン(第1走査線)SCLq(P)及び第2ゲートバスライン(第2走査線)SCLq(N)の時定数が低下するので、1水平期間を短くすることができ、例えば、表示部11aの高精細化が可能となる。
図5に示す比較例において、同一構成のゲート駆動部を第1方向(X方向)の双方の額縁領域12に設けた場合でも同様に表示部の高精細化は可能であるが、図14から図17に示す実施形態1の変形例では、電圧値が異なる電源電圧の供給数を抑制しつつ、表示部11aの高精細化を実現することができる。また、図16及び図17に示すように、TFT基板100aの第1方向(図中のX方向)の額縁領域12の狭額縁化が可能である。
以上説明したように、実施形態1に係る表示装置10は、画素PXを構成する画素トランジスタTRを、PMOSトランジスタ(第1画素トランジスタ)PTRとNMOSトランジスタ(第2画素トランジスタ)NTRとが並列接続されたCMOS(相補型MOS)構成とし、PMOSトランジスタ(第1画素トランジスタ)PTRのゲートに第1ゲート駆動信号(第1走査信号)GATEq(P)を供給する第1シフトレジスタ220Pと、NMOSトランジスタ(第2画素トランジスタ)NTRのゲートに第2ゲート駆動信号(第2走査信号)GATEq(N)を供給する第2シフトレジスタ220Nと、を備える。第1シフトレジスタ220Pは、PMOSトランジスタ(第1画素トランジスタ)PTRのソースに供給されるソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)よりも高い第1正極性電位VGHと、表示部11におけるGND電位とが印加されて動作し、第1ゲート駆動信号(第1走査信号)GATEq(P)のハイ電位を第1正極性電位VGH、ロー電位をGND電位とする。第2シフトレジスタ220Nは、第1正極性電位VGHよりも低い第2正極性電位VGJと、NMOSトランジスタ(第2画素トランジスタ)NTRのソースに供給されるソース駆動信号(映像信号)SIGpの電圧下限値Vsig(−)よりも低い負極性電位VGLとが印加されて動作し、第2ゲート駆動信号(第2走査信号)GATEq(N)のハイ電位を第2正極性電位VGJ、ロー電位を負極性電位VGLとする。
これにより、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路200にかかるコストを低減することができる。また、TFT基板100の第1方向(X方向)の額縁領域12に配置される回路を少なくすることができ、TFT基板100の第1方向(X方向)の額縁領域12の狭額縁化が可能となる。
また、第2正極性電位VGJを、ソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)と電圧下限値Vsig(−)との電位差の半値であるGND電位に対し、NMOSトランジスタ(第2画素トランジスタ)NTRのソース−ゲート間のオフセット電圧分だけ高い値とすることで、NMOSトランジスタ(第2画素トランジスタ)NTRを介して、画素PXにGND電位を書き込むことができる。
また、実施形態1の変形例に係る表示装置10aは、TFT基板100aの第1方向(X方向)の一方の額縁領域12に第1シフトレジスタ220Pa−1及び第2シフトレジスタ220Na−1を設け、TFT基板100aの第1方向(X方向)の他方の額縁領域12に第1シフトレジスタ220Pa−2及び第2シフトレジスタ220Na−2を設け、第1シフトレジスタ220Pa−1及び第1シフトレジスタ220Pa−2の双方から、第1ゲート駆動信号(第1走査信号)GATEq(P)を供給し、第2シフトレジスタ220Na−1及び第2シフトレジスタ220Na−2の双方から、第2ゲート駆動信号(第2走査信号)GATEq(N)を供給することで、第1ゲートバスライン(第1走査線)SCLq(P)及び第2ゲートバスライン(第2走査線)SCLq(N)の時定数が低下するので、1水平期間を短くすることができる。これにより、電圧値が異なる電源電圧の供給数を抑制しつつ、表示部11aの高精細化を実現することができる。また、TFT基板100aの第1方向(X方向)の額縁領域12の狭額縁化が可能である。
本実施形態により、電圧値が異なる電源電圧の供給数を抑制可能な表示装置10,10aを提供することができる。
(実施形態2)
以下、上述した実施形態1と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態2の表示装置について実施形態1との相違点を中心に説明する。
図18は、実施形態2に係る表示装置の概略構成の一例を示す図である。図19は、実施形態2に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。図20は、実施形態2に係る表示装置の第1方向(X方向)の一方の額縁領域における第1ゲート駆動部の配置例を示す図である。図21は、実施形態2に係る表示装置の第1方向(X方向)の他方の額縁領域における第2ゲート駆動部の配置例を示す図である。図20に示す例では、TFT基板100bの第1方向(X方向)の一方の基板端Aから表示部11bまでの額縁領域12における第1ゲート駆動部22b−1の配置例を示している。図21に示す例では、TFT基板100bの第1方向(X方向)の他方の基板端Bから表示部11bまでの額縁領域12における第2ゲート駆動部22b−2の配置例を示している。
図18から図21に示す本実施形態に係る表示装置10bは、TFT基板100bの第1方向(図中のX方向)の一方の額縁領域12に設けられた第1ゲート駆動部22b−1から、第1ゲートバスライン(第1走査線)SCLq(P)に第1ゲート駆動信号(第1走査信号)GATEq(P)を供給し、TFT基板100bの第1方向(図中のX方向)の他方の額縁領域12に設けられた第2ゲート駆動部22b−2から、第2ゲートバスライン(第1走査線)SCLq(N)に第2ゲート駆動信号(第2走査信号)GATEq(N)を供給する構成である。
第1ゲート駆動部22b−1は、第1ゲートパルス生成部220b−1と、バッファ回路部221b−1と、を備えている。
第1ゲートパルス生成部220b−1は、第1ゲート駆動信号(第1走査信号)GATEq(P)を生成する第1シフトレジスタ220Pb−1を備えている。
バッファ回路部221b−1は、第1シフトレジスタ220Pb−1によって生成された第1ゲート駆動信号(第1走査信号)GATEq(P)を第1ゲートバスライン(第1走査線)SCLq(P)に供給する第1バッファ回路221Pb−1を備えている。
第2ゲート駆動部22b−2は、第2ゲートパルス生成部220b−2と、バッファ回路部221b−2と、を備えている。
第2ゲートパルス生成部220b−2は、第2ゲート駆動信号(第2走査信号)GATEq(N)を生成する第2シフトレジスタ220Nb−2を備えている。
バッファ回路部221b−2は、第2シフトレジスタ220Nb−2によって生成された第2ゲート駆動信号(第2走査信号)GATEq(N)を第2ゲートバスライン(第2走査線)SCLq(N)に供給する第2バッファ回路221Nb−2を備えている。
処理部23bは、第1ゲート駆動部22b−1に第1スタートパルスVP及びPchクロックパルスCLKPを出力し、第2ゲート駆動部22b−2に、第2スタートパルスVN及びNchクロックパルスCLKNを出力する。
本実施形態に係る表示装置10bでは、上述したように、TFT基板100bの第1方向(図中のX方向)の一方の額縁領域12に、第1シフトレジスタ220Pb−1及び第1バッファ回路221Pb−1を設け、TFT基板100bの第1方向(図中のX方向)の他方の額縁領域12に、第2シフトレジスタ220Nb−2及び第2バッファ回路221Nb−2を設けている。このため、図20及び図21に示すように、実施形態1の構成よりもTFT基板100bの第1方向(図中のX方向)の額縁領域12の狭額縁化が可能である。また、実施形態1と同様に、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路200にかかるコストを低減することができる。
以上説明したように、実施形態2に係る表示装置10bは、第1シフトレジスタ220Pb−1を第1方向(X方向)の一方の額縁領域12に設け、第2シフトレジスタ220Nb−2を第1方向(X方向)の他方の額縁領域12に設けている。これにより、実施形態1よりもTFT基板100bの第1方向(X方向)の額縁領域12の狭額縁化が可能である。
また、実施形態1と同様に、電圧値が異なる電源電圧の供給数を抑制することができるので、電源回路200にかかるコストを低減することができ、表示装置10bの低価格化が実現可能である。
本実施形態により、電圧値が異なる電源電圧の供給数を抑制可能な表示装置10bを提供することができる。
(実施形態3)
以下、上述した実施形態1,2と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態3の表示装置について実施形態1,2との相違点を中心に説明する。
図22は、実施形態3に係る表示装置の概略構成の一例を示す図である。図23は、実施形態3に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。図24は、実施形態3に係る表示装置の第1方向(X方向)の一方の額縁領域における第1ゲート駆動部の配置例を示す図である。図25は、実施形態3に係る表示装置の第1方向(X方向)の他方の額縁領域における第2ゲート駆動部の配置例を示す図である。図24に示す例では、TFT基板100cの第1方向(X方向)の一方の基板端Aから表示部11cまでの額縁領域12における第1ゲート駆動部22c−1の配置例を示している。図25に示す例では、TFT基板100cの第1方向(X方向)の他方の基板端Bから表示部11cまでの額縁領域12における第2ゲート駆動部22c−2の配置例を示している。
図22から図25に示す構成では、TFT基板100cの第1方向(図中のX方向)の一方の額縁領域12に設けられた第1ゲート駆動部22c−1から、奇数行に並ぶ画素PXに第1ゲート駆動信号(第1走査信号)GATEq(P)及び第2ゲート駆動信号(第2走査信号)GATEq(N)を供給し、TFT基板100cの第1方向(図中のX方向)の他方の額縁領域12に設けられた第2ゲート駆動部22c−2から、偶数行に並ぶ画素PXに第1ゲート駆動信号(第1走査信号)GATEq+1(P)及び第2ゲート駆動信号(第2走査信号)GATEq+1(N)を供給する。
図22から図25に示す構成において、第1ゲート駆動部22c−1は、第1ゲートパルス生成部220c−1と、バッファ回路部221c−1と、を備えている。
第1ゲートパルス生成部220c−1は、奇数行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq(P)に第1ゲート駆動信号(第1走査信号)GATEq(P)を供給する第1シフトレジスタ220Pc−1と、奇数行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第1走査線)SCLq(N)に第2ゲート駆動信号(第2走査信号)GATEq(N)を供給する第2シフトレジスタ220Nc−1と、を備えている。
バッファ回路部221c−1は、第1シフトレジスタ220Pc−1によって生成された第1ゲート駆動信号(第1走査信号)GATEq(P)を、奇数行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq(P)に供給する第1バッファ回路221Pc−1と、第2シフトレジスタ220Nc−1によって生成された第2ゲート駆動信号(第2走査信号)GATEq(N)を、奇数行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第2走査線)SCLq(N)に供給する第2バッファ回路221Nc−1と、を備えている。
また、図22から図25に示す構成において、第2ゲート駆動部22c−2は、第2ゲートパルス生成部220c−2と、バッファ回路部221c−2と、を備えている。
第1ゲートパルス生成部220c−2は、偶数行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq+1(P)に第1ゲート駆動信号(第1走査信号)GATEq+1(P)を供給する第1シフトレジスタ220Pc−2と、偶数行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第1走査線)SCLq+1(N)に第2ゲート駆動信号(第2走査信号)GATEq+1(N)を供給する第2シフトレジスタ220Nc−2と、を備えている。
バッファ回路部221c−2は、第1シフトレジスタ220Pc−2によって生成された第1ゲート駆動信号(第1走査信号)GATEq+1(P)を、偶数行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq+1(P)に供給する第1バッファ回路221Pc−2と、第2シフトレジスタ220Nc−2によって生成された第2ゲート駆動信号(第2走査信号)GATEq+1(N)を、偶数行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第2走査線)SCLq+1(N)に供給する第2バッファ回路221Nc−2と、を備えている。
処理部23cは、第1ゲート駆動部22c−1の第1シフトレジスタ220Pc−1に第1スタートパルスVP及び第1PchクロックパルスCLKP1を出力する。また、処理部23cは、第1ゲート駆動部22c−1の第2シフトレジスタ220Nc−1に第2スタートパルスVN及び第1NchクロックパルスCLKN1を出力する。また、処理部23cは、第2ゲート駆動部22c−2の第1シフトレジスタ220Pc−2に第1スタートパルスVP及び第2PchクロックパルスCLKP2を出力する。また、処理部23cは、第2ゲート駆動部22c−2の第2シフトレジスタ220Nc−2に第2スタートパルスVN及び第2NchクロックパルスCLKN2を出力する。
本実施形態に係る表示装置10cでは、図24に示すように、2行分の画素PXの幅の額縁領域12で1行分の第1ゲート駆動部22c−1の回路を配置することができる。また、本実施形態に係る表示装置10cでは、図25に示すように、2行分の画素PXの幅の額縁領域12で1行分の第2ゲート駆動部22c−2の回路を配置することができる。このため、実施形態1の構成よりもTFT基板100cの第1方向(図中のX方向)の額縁領域12の狭額縁化が可能である。また、実施形態1と同様に、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路200にかかるコストを低減することができる。
以下、図26を参照して、本実施形態に係る表示装置10cにおける動作例について説明する。図26は、実施形態3に係る表示装置の図22から図25に示す構成におけるタイミングチャートである。
図26に示す(a)は、第1スタートパルスVPを示している。
図26に示す(b−1)は、第1PchクロックパルスCLKP1を示している。図26に示す(b−2)は、第2PchクロックパルスCLKP2を示している。
図26に示す(c)は、第2スタートパルスVNを示している。図26に示す(d−1)は、第1NchクロックパルスCLKN1を示している。図26に示す(d−2)は、第2NchクロックパルスCLKN2を示している。
図26に示す(e−1)は、第1ゲートパルス生成部220c−1から出力される第1ゲート駆動信号(第1走査信号)GATEq(P)を示している。図26に示す(e−2)は、第2ゲートパルス生成部220c−2から出力される第1ゲート駆動信号(第1走査信号)GATEq+1(P)を示している。
図26に示す(f−1)は、第1ゲートパルス生成部220c−1から出力される第2ゲート駆動信号(第2走査信号)GATEq(N)を示している。図26に示す(f−2)は、第2ゲートパルス生成部220c−2から出力される第2ゲート駆動信号(第2走査信号)GATEq+1(N)を示している。
図26に示す例では、時刻t0から時刻t4までの期間が奇数行であるq行目の画素PXにソース駆動信号(映像信号)が書き込まれる水平期間を示し、時刻t4から時刻t8までの期間が偶数行であるq+1行目の画素PXにソース駆動信号(映像信号)が書き込まれる水平期間を示している。
時刻t0において、第1ゲート駆動信号(第1走査信号)GATEq(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq(N)がハイ電位(第2正極性電位VGJ)となると、q行目の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。
時刻t1において、q行目の画素PXにソース駆動信号(映像信号)が供給されると、q行目の画素PXの画素電極Pixにソース駆動信号(映像信号)が供給され、画素容量CSにソース駆動信号(映像信号)に応じた電荷がチャージされる。
その後、時刻t2において、第1ゲート駆動信号(第1走査信号)GATEq(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq(N)がロー電位(負極性電位VGL)となると、q行目の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。これにより、時刻t3においてソース駆動信号(映像信号)がGND電位となっても、画素容量CSによって画素電極Pixの電位が維持される。
時刻t4において、第1ゲート駆動信号(第1走査信号)GATEq+1(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq+1(N)がハイ電位(第2正極性電位VGJ)となると、q+1行目のPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。
時刻t5において、q+1行目の画素PXにソース駆動信号(映像信号)が供給されると、q+1行目の画素PXの画素電極Pixにソース駆動信号(映像信号)が供給され、画素容量CSにソース駆動信号(映像信号)に応じた電荷がチャージされる。
その後、時刻t6において、第1ゲート駆動信号(第1走査信号)GATEq+1(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq+1(N)がロー電位(負極性電位VGL)となると、q+1行目の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。これにより、時刻t7においてソース駆動信号(映像信号)がGND電位となっても、画素容量CSによって画素電極Pixの電位が維持される。
(変形例)
図27は、実施形態3の変形例に係る表示装置の概略構成の一例を示す図である。図28は、実施形態3の変形例に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。図29は、実施形態3の変形例に係る表示装置の第1方向(X方向)の一方の額縁領域における第1ゲート駆動部の配置例を示す図である。図30は、実施形態3の変形例に係る表示装置の第1方向(X方向)の他方の額縁領域における第2ゲート駆動部の配置例を示す図である。図29に示す例では、TFT基板100dの第1方向(X方向)の一方の基板端Aから表示部11dまでの額縁領域12における第1ゲート駆動部22d−1の配置例を示している。図30に示す例では、TFT基板100dの第1方向(X方向)の他方の基板端Bから表示部11dまでの額縁領域12における第2ゲート駆動部22d−2の配置例を示している。
図27から図30に示す実施形態3の変形例に係る表示装置10dの構成では、TFT基板100dの第1方向(図中のX方向)の一方の額縁領域12に設けられた第1ゲート駆動部22d−1から、b+2×c×a行(aは1以上の整数、bは1以上a以下の整数、cは0以上の整数、ここでは、a=2)に並ぶ画素PXに第1ゲート駆動信号(第1走査信号)GATEq(P),GATEq+1(P)及び第2ゲート駆動信号(第2走査信号)GATEq(N),GATEq+1(N)を供給し、TFT基板100dの第1方向(図中のX方向)の他方の額縁領域12に設けられた第2ゲート駆動部22c−2から、b+(2×c+1)×a行に並ぶ画素PXに第1ゲート駆動信号(第1走査信号)GATEq+2(P),GATEq+3(P)及び第2ゲート駆動信号(第2走査信号)GATEq+2(N),GATEq+3(N)を供給する。なお、上述した実施形態3に係る表示装置10cでは、a=1である場合の例を示している。
図27から図30に示す構成において、第1ゲート駆動部22d−1は、第1ゲートパルス生成部220d−1と、バッファ回路部221d−1と、を備えている。
第1ゲートパルス生成部220d−1は、b+2×c×a行に並ぶ画素PXのうち、bの値が1である行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq(P)に第1ゲート駆動信号(第1走査信号)GATEq(P)を供給する第1シフトレジスタ220Pd−1と、b+2×c×a行に並ぶ画素PXのうち、bの値が2である行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq+1(P)に第1ゲート駆動信号(第1走査信号)GATEq+1(P)を供給する第1シフトレジスタ220Pd−2と、b+2×c×a行に並ぶ画素PXのうち、bの値が1である行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第1走査線)SCLq(N)に第2ゲート駆動信号(第2走査信号)GATEq(N)を供給する第2シフトレジスタ220Nd−1と、b+2×c×a行に並ぶ画素PXのうち、bの値が2である行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第1走査線)SCLq+1(N)に第2ゲート駆動信号(第2走査信号)GATEq+1(N)を供給する第2シフトレジスタ220Nd−2と、を備えている。
バッファ回路部221d−1は、b+2×c×a行に並ぶ画素PXのうち、bの値が1である行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq(P)に対し、第1シフトレジスタ220Pd−1によって生成された第1ゲート駆動信号(第1走査信号)GATEq(P)を供給する第1バッファ回路221Pd−1と、b+2×c×a行に並ぶ画素PXのうち、bの値が2である行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq+1(P)に対し、第1シフトレジスタ220Pd−2によって生成された第1ゲート駆動信号(第1走査信号)GATEq+1(P)を、供給する第1バッファ回路221Pd−2と、b+2×c×a行に並ぶ画素PXのうち、bの値が1である行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第2走査線)SCLq(N)に対し、第2シフトレジスタ220Nd−1によって生成された第2ゲート駆動信号(第2走査信号)GATEq(N)を供給する第2バッファ回路221Nd−1と、b+2×c×a行に並ぶ画素PXのうち、bの値が2である行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第2走査線)SCLq+1(N)に対し、第2シフトレジスタ220Nd−2によって生成された第2ゲート駆動信号(第2走査信号)GATEq+1(N)を供給する第2バッファ回路221Nd−2と、を備えている。
また、図27から図30に示す構成において、第2ゲート駆動部22d−2は、第2ゲートパルス生成部220d−2と、バッファ回路部221d−2と、を備えている。
第1ゲートパルス生成部220d−2は、b+(2×c+1)×a行に並ぶ画素PXのうち、bの値が1である行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq+2(P)に第1ゲート駆動信号(第1走査信号)GATEq+2(P)を供給する第1シフトレジスタ220Pd−3と、b+(2×c+1)×a行に並ぶ画素PXのうち、bの値が2である行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq+3(P)に第1ゲート駆動信号(第1走査信号)GATEq+3(P)を供給する第1シフトレジスタ220Pd−4と、b+(2×c+1)×a行に並ぶ画素PXのうち、bの値が1である行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第1走査線)SCLq+2(N)に第2ゲート駆動信号(第2走査信号)GATEq+2(N)を供給する第2シフトレジスタ220Nd−3と、b+(2×c+1)×a行に並ぶ画素PXのうち、bの値が2である行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第1走査線)SCLq+3(N)に第2ゲート駆動信号(第2走査信号)GATEq+3(N)を供給する第2シフトレジスタ220Nd−4と、を備えている。
バッファ回路部221d−2は、b+(2×c+1)×a行に並ぶ画素PXのうち、bの値が1である行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq+2(P)に対し、第1シフトレジスタ220Pd−3によって生成された第1ゲート駆動信号(第1走査信号)GATEq+2(P)を供給する第1バッファ回路221Pd−3と、b+(2×c+1)×a行に並ぶ画素PXのうち、bの値が2である行に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq+3(P)に対し、第1シフトレジスタ220Pd−4によって生成された第1ゲート駆動信号(第1走査信号)GATEq+3(P)を供給する第1バッファ回路221Pd−4と、b+(2×c+1)×a行に並ぶ画素PXのうち、bの値が1である行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第2走査線)SCLq+2(N)に対し、第2シフトレジスタ220Nd−3によって生成された第2ゲート駆動信号(第2走査信号)GATEq+2(N)を供給する第2バッファ回路221Nd−3と、b+(2×c+1)×a行に並ぶ画素PXのうち、bの値が2である行に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第2走査線)SCLq+3(N)に対し、第2シフトレジスタ220Nd−4によって生成された第2ゲート駆動信号(第2走査信号)GATEq+3(N)を供給する第2バッファ回路221Nd−4と、を備えている。
処理部23dは、第1ゲート駆動部22d−1の第1シフトレジスタ220Pd−1に第1スタートパルスVP及び第1PchクロックパルスCLKP1を出力する。また、処理部23dは、第1ゲート駆動部22d−1の第1シフトレジスタ220Pd−2に第1スタートパルスVP及び第2PchクロックパルスCLKP2を出力する。また、処理部23dは、第1ゲート駆動部22d−1の第2シフトレジスタ220Nd−1に第2スタートパルスVN及び第1NchクロックパルスCLKN1を出力する。また、処理部23dは、第1ゲート駆動部22d−1の第2シフトレジスタ220Nd−2に第2スタートパルスVN及び第2NchクロックパルスCLKN2を出力する。また、処理部23dは、第2ゲート駆動部22d−2の第1シフトレジスタ220Pd−3に第1スタートパルスVP及び第3PchクロックパルスCLKP3を出力する。また、処理部23dは、第2ゲート駆動部22d−2の第1シフトレジスタ220Pd−4に第1スタートパルスVP及び第4PchクロックパルスCLKP4を出力する。また、処理部23dは、第2ゲート駆動部22d−2の第2シフトレジスタ220Nd−3に第2スタートパルスVN及び第3NchクロックパルスCLKN3を出力する。また、処理部23dは、第2ゲート駆動部22d−2の第2シフトレジスタ220Nd−4に第2スタートパルスVN及び第4NchクロックパルスCLKN4を出力する。
実施形態3の変形例に係る表示装置10dでは、図29に示すように、2a行(ここでは、4行)分の画素PXの幅の額縁領域12でa行(ここでは、2行)分の第1ゲート駆動部22d−1の回路を配置することができる。また、実施形態3の変形例に係る表示装置10dでは、図30に示すように、2a行(ここでは、4行)分の画素PXの幅の額縁領域12でa行(ここでは、2行)分の第2ゲート駆動部22d−2の回路を配置することができる。このため、実施形態1の構成よりもTFT基板100dの第1方向(図中のX方向)の額縁領域12の狭額縁化が可能である。また、実施形態1と同様に、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路200にかかるコストを低減することができる。
以下、図31を参照して、実施形態3の変形例に係る表示装置10dにおける動作例について説明する。図31は、実施形態3の変形例に係る表示装置の図27から図30に示す構成におけるタイミングチャートである。
図31に示す(a)は、第1スタートパルスVPを示している。
図31に示す(b−1)は、第1PchクロックパルスCLKP1を示している。図31に示す(b−2)は、第2PchクロックパルスCLKP2を示している。図31に示す(b−3)は、第3PchクロックパルスCLKP3を示している。図31に示す(b−4)は、第4PchクロックパルスCLKP4を示している。
図31に示す(c)は、第2スタートパルスVNを示している。
図31に示す(d−1)は、第1NchクロックパルスCLKN1を示している。図31に示す(d−2)は、第2NchクロックパルスCLKN2を示している。図31に示す(d−3)は、第3NchクロックパルスCLKN3を示している。図31に示す(d−4)は、第4NchクロックパルスCLKN4を示している。
図31に示す(e−1)は、第1ゲートパルス生成部220d−1から出力される第1ゲート駆動信号(第1走査信号)GATEq(P)を示している。図31に示す(e−2)は、第2ゲートパルス生成部220d−2から出力される第1ゲート駆動信号(第1走査信号)GATEq+1(P)を示している。図31に示す(e−3)は、第3ゲートパルス生成部220d−3から出力される第1ゲート駆動信号(第1走査信号)GATEq+2(P)を示している。図31に示す(e−4)は、第4ゲートパルス生成部220d−4から出力される第1ゲート駆動信号(第1走査信号)GATEq+3(P)を示している。
図31に示す(f−1)は、第1ゲートパルス生成部220d−1から出力される第2ゲート駆動信号(第2走査信号)GATEq(N)を示している。図31に示す(f−2)は、第2ゲートパルス生成部220d−2から出力される第2ゲート駆動信号(第2走査信号)GATEq+1(N)を示している。図31に示す(f−3)は、第3ゲートパルス生成部220d−3から出力される第2ゲート駆動信号(第2走査信号)GATEq+2(N)を示している。図31に示す(f−4)は、第4ゲートパルス生成部220d−4から出力される第2ゲート駆動信号(第2走査信号)GATEq+3(N)を示している。
図31に示す例では、時刻t0から時刻t4までの期間がq行目の画素PXにソース駆動信号(映像信号)が書き込まれる水平期間を示し、時刻t4から時刻t8までの期間がq+1行目の画素PXにソース駆動信号(映像信号)が書き込まれる水平期間を示し、時刻t8から時刻t12までの期間がq+2行目の画素PXにソース駆動信号(映像信号)が書き込まれる水平期間を示し、時刻t12から時刻t16までの期間がq+3行目の画素PXにソース駆動信号(映像信号)が書き込まれる水平期間を示している。
時刻t0において、第1ゲート駆動信号(第1走査信号)GATEq(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq(N)がハイ電位(第2正極性電位VGJ)となると、p行目の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。
時刻t1において、p行目の画素PXにソース駆動信号(映像信号)が供給されると、p行目の画素PXの画素電極Pixにソース駆動信号(映像信号)が供給され、画素容量CSにソース駆動信号(映像信号)に応じた電荷がチャージされる。
その後、時刻t2において、第1ゲート駆動信号(第1走査信号)GATEq(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq(N)がロー電位(負極性電位VGL)となると、p行目の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。これにより、時刻t3においてソース駆動信号(映像信号)がGND電位となっても、画素容量CSによって画素電極Pixの電位が維持される。
時刻t4において、第1ゲート駆動信号(第1走査信号)GATEq+1(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq+1(N)がハイ電位(第2正極性電位VGJ)となると、q+1行目のPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。
時刻t5において、q+1行目の画素PXにソース駆動信号(映像信号)が供給されると、q+1行目の画素PXの画素電極Pixにソース駆動信号(映像信号)が供給され、画素容量CSにソース駆動信号(映像信号)に応じた電荷がチャージされる。
その後、時刻t6において、第1ゲート駆動信号(第1走査信号)GATEq+1(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq+1(N)がロー電位(負極性電位VGL)となると、q+1行目の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。これにより、時刻t7においてソース駆動信号(映像信号)がGND電位となっても、画素容量CSによって画素電極Pixの電位が維持される。
時刻t8において、第1ゲート駆動信号(第1走査信号)GATEq+2(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq+2(N)がハイ電位(第2正極性電位VGJ)となると、q+2行目の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。
時刻t9において、q+2行目の画素PXにソース駆動信号(映像信号)が供給されると、q+2行目の画素PXの画素電極Pixにソース駆動信号(映像信号)が供給され、画素容量CSにソース駆動信号(映像信号)に応じた電荷がチャージされる。
その後、時刻t10において、第1ゲート駆動信号(第1走査信号)GATEq+2(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq+2(N)がロー電位(負極性電位VGL)となると、q+2行目の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。これにより、時刻t11においてソース駆動信号(映像信号)がGND電位となっても、画素容量CSによって画素電極Pixの電位が維持される。
時刻t12において、第1ゲート駆動信号(第1走査信号)GATEq+3(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq+3(N)がハイ電位(第2正極性電位VGJ)となると、q+3行目のPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。
時刻t13において、q+3行目の画素PXにソース駆動信号(映像信号)が供給されると、q+3行目の画素PXの画素電極Pixにソース駆動信号(映像信号)が供給され、画素容量CSにソース駆動信号(映像信号)に応じた電荷がチャージされる。
その後、時刻t14において、第1ゲート駆動信号(第1走査信号)GATEq+3(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq+3(N)がロー電位(負極性電位VGL)となると、q+3行目の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。これにより、時刻t15においてソース駆動信号(映像信号)がGND電位となっても、画素容量CSによって画素電極Pixの電位が維持される。
以上説明したように、実施形態3に係る表示装置10c,10dは、b+2×c×a行(aは1以上の整数、bは1以上a以下の整数、cは0以上の整数)に並ぶ画素PXに対し、TFT基板100c,100dの第1方向(X方向)の一方の額縁領域12に設けられた第1シフトレジスタから、第1ゲート駆動信号(第1走査信号)を供給し、同様に、TFT基板100c,100dの第1方向(X方向)の一方の額縁領域12に設けられた第2シフトレジスタから、第2ゲート駆動信号(第1走査信号)を供給する。また、b+(2×c+1)×a行に並ぶ画素PXに対し、TFT基板100c,100dの第1方向(X方向)の他方の額縁領域12に設けられた第1シフトレジスタから第1ゲート駆動信号(第1走査信号)を供給し、同様に、TFT基板100c,100dの第1方向(X方向)の他方の額縁領域12に設けられた第2シフトレジスタから、第2ゲート駆動信号(第1走査信号)を供給する。
上述した構成により、TFT基板100c,100dの第1方向(X方向)の一方の額縁領域12において、2a行分の画素PXの幅の額縁領域12でa行分の第1ゲート駆動部の回路を配置することができる。また、TFT基板100c,100dの第1方向(X方向)の他方の額縁領域12において、2a行分の画素PXの幅の額縁領域12でa行分の第2ゲート駆動部の回路を配置することができる。これにより、実施形態1よりもTFT基板100c,100dの第1方向(X方向)の額縁領域12の狭額縁化が可能である。
また、実施形態1と同様に、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路200にかかるコストを低減することができるので、表示装置10c,10dの低価格化が実現可能である。
本実施形態により、電圧値が異なる電源電圧の供給数を抑制可能な表示装置10c,10dを提供することができる。
(実施形態4)
以下、上述した実施形態1と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態4の表示装置について実施形態1との相違点を中心に説明する。
図32は、実施形態4に係る表示装置の概略構成の一例を示す図である。図33は、実施形態4に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。
本実施形態に係る表示装置10eは、TFT基板100eの第1方向(図中のX方向)の一方の額縁領域12に設けられた第1ゲート駆動部22e−1から、各行の奇数列に並ぶ画素PXに第1ゲート駆動信号(第1走査信号)GATEq(1/2)(P)及び第2ゲート駆動信号(第2走査信号)GATEq(1/2)(N)を供給し、TFT基板100eの第1方向(図中のX方向)の他方の額縁領域12に設けられた第2ゲート駆動部22e−2から、各行の偶数列に並ぶ画素PXに第1ゲート駆動信号(第1走査信号)GATEq(2/2)(P)及び第2ゲート駆動信号(第2走査信号)GATEq(2/2)(N)を供給する。
図32及び図33に示す構成において、第1ゲート駆動部22e−1は、第1ゲートパルス生成部220e−1と、バッファ回路部221e−1と、を備えている。
第1ゲートパルス生成部220e−1は、各行の奇数列に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq(1/2)(P)に第1ゲート駆動信号(第1走査信号)GATEq(1/2)(P)を供給する第1奇数列シフトレジスタ220Pe−1と、各行の奇数列に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第1走査線)SCLq(1/2)(N)に第2ゲート駆動信号(第2走査信号)GATEq(1/2)(N)を供給する第2奇数列シフトレジスタ220Ne−1と、を備えている。
バッファ回路部221e−1は、第1奇数列シフトレジスタ220Pe−1によって生成された第1ゲート駆動信号(第1走査信号)GATEq(1/2)(P)を、各行の奇数列に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq(1/2)(P)に供給する第1奇数列バッファ回路221Pe−1と、第2奇数列シフトレジスタ220Ne−1によって生成された第2ゲート駆動信号(第2走査信号)GATEq(1/2)(N)を、各行の奇数列に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第2走査線)SCLq(1/2)(N)に供給する第2奇数列バッファ回路221Ne−1と、を備えている。
また、図32及び図33に示す構成において、第2ゲート駆動部22e−2は、第2ゲートパルス生成部220e−2と、バッファ回路部221e−2と、を備えている。
第1ゲートパルス生成部220e−2は、各行の偶数列に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq(2/2)(P)に第1ゲート駆動信号(第1走査信号)GATEq(2/2)(P)を供給する第1偶数列シフトレジスタ220Pe−2と、各行の偶数列に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第1走査線)SCLq(2/2)(N)に第2ゲート駆動信号(第2走査信号)GATEq(2/2)(N)を供給する第2偶数列シフトレジスタ220Ne−2と、を備えている。
バッファ回路部221e−2は、第1偶数列シフトレジスタ220Pe−2によって生成された第1ゲート駆動信号(第1走査信号)GATEq(2/2)(P)を、各行の偶数列に属する画素PXのPMOSトランジスタ(第1画素トランジスタ)PTRのゲートに接続された第1ゲートバスライン(第1走査線)SCLq(2/2)(P)に供給する第1偶数列バッファ回路221Pe−2と、第2偶数列シフトレジスタ220Ne−2によって生成された第2ゲート駆動信号(第2走査信号)GATEq(2/2)(N)を、各行の偶数列に属する画素PXのNMOSトランジスタ(第2画素トランジスタ)NTRのゲートに接続された第2ゲートバスライン(第2走査線)SCLq(2/2)(N)に供給する第2偶数列バッファ回路221Ne−2と、を備えている。
処理部23eは、第1ゲート駆動部22e−1の第1奇数列シフトレジスタ220Pe−1に第1スタートパルスVP及び第1PchクロックパルスCLKP1/2を出力する。また、処理部23eは、第1ゲート駆動部22e−1の第2奇数列シフトレジスタ220Ne−1に第2スタートパルスVN及び第1NchクロックパルスCLKN1/2を出力する。また、処理部23eは、第2ゲート駆動部22e−2の第1偶数列シフトレジスタ220Pe−2に第1スタートパルスVP及び第2PchクロックパルスCLKP2/2を出力する。また、処理部23eは、第2ゲート駆動部22e−2の第2偶数列シフトレジスタ220Ne−2に第2スタートパルスVN及び第2NchクロックパルスCLKN2/2を出力する。
また、本実施形態に係る表示装置10eのソース駆動部21eは、1水平期間を第1期間と第2期間とに時分割し、第1期間において、奇数列に並ぶ画素PXに映像信号を供給し、第2期間において、偶数列に並ぶ画素PXに映像信号を供給する映像信号選択部211を備えている。
本実施形態において、ソース駆動部21eは、TFT基板100eの第2方向(図中のY方向)の額縁領域12に配置されている。
図34は、実施形態4に係る表示装置のソース駆動部における映像信号選択部の構成例を示す図である。図34では、ソース駆動信号(映像信号)SIGp/p+1を時分割し、奇数列であるp列目のソースバスライン(映像信号線)DTLpにソース駆動信号(映像信号)SIGpを供給し、偶数列であるp+1列目のソースバスライン(映像信号線)DTLp+1にソース駆動信号(映像信号)SIGp+1を供給する構成を示している。
図34に示すように、映像信号選択部211は、奇数列であるp列目のソースバスライン(映像信号線)DTLpにソース駆動信号(映像信号)SIGpを供給する奇数列映像信号選択回路211−1と、偶数列であるp+1列目のソースバスライン(映像信号線)DTLp+1にソース駆動信号(映像信号)SIGp+1を供給する偶数列映像信号選択回路211−2と、を備えている。
奇数列映像信号選択回路211−1は、ソース駆動信号(映像信号)SIGpをp列目のソースバスライン(映像信号線)DTLpに供給する第1トランジスタ回路TRS1を備えている。
偶数列映像信号選択回路211−2は、ソース駆動信号(映像信号)SIGp+1をp+1列目のソースバスライン(映像信号線)DTLp+1に供給する第2トランジスタ回路TRS2を備えている。
また、奇数列映像信号選択回路211−1及び偶数列映像信号選択回路211−2は、ソースバスライン(映像信号線)DTLp,DTLp+1をGND電位にリセットする映像信号線リセットトランジスタTRRを備えている。
本実施形態では、第1トランジスタ回路TRS1及び第2トランジスタ回路TRS2を、PMOSトランジスタ(第1映像選択トランジスタ)PTRと、NMOSトランジスタ(第2映像選択トランジスタ)NTRと、を含むCMOS(相補型MOS)構成としている。
第1トランジスタ回路TRS1のPMOSトランジスタ(第1映像選択トランジスタ)PTRのゲートには、処理部23eから第1奇数列映像選択信号ASWP1が供給される。第1トランジスタ回路TRS1のNMOSトランジスタ(第2画素トランジスタ)NTRのゲートには、処理部23eから第2奇数列映像選択信号ASWN1が供給される。第1奇数列映像選択信号ASWP1は、ハイ電位が第1正極性電位VGH、ロー電位がGND電位となるパルス状の信号である。第2奇数列映像選択信号ASWN1は、ハイ電位が第2正極性電位VGJ、ロー電位が負極性電位VGLとなるパルス状の信号である。
また、第1トランジスタ回路TRS1のPMOSトランジスタ(第1映像選択トランジスタ)PTRとNMOSトランジスタ(第2映像選択トランジスタ)NTRとは、それぞれのソース経路、及びそれぞれのドレイン経路が並列的に接続される。また、PMOSトランジスタ(第1映像選択トランジスタ)PTRのドレインとNMOSトランジスタ(第2映像選択トランジスタ)NTRのドレインとが接続される。
すなわち、PMOSトランジスタ(第1映像選択トランジスタ)PTRとNMOSトランジスタ(第2映像選択トランジスタ)NTRとが並列接続されて、第1トランジスタ回路TRS1が構成される。また、PMOSトランジスタ(第1映像選択トランジスタ)PTRのドレインとNMOSトランジスタ(第2映像選択トランジスタ)NTRのドレインとの接続点に、ソースバスライン(映像信号線)DTLpが接続される。
第1トランジスタ回路TRS1のPMOSトランジスタ(第1映像選択トランジスタ)PTR及びNMOSトランジスタ(第2映像選択トランジスタ)NTRのソースには、処理部23eからソース駆動信号(映像信号)SIGp/p+1が供給される。
第2トランジスタ回路TRS2のPMOSトランジスタ(第1映像選択トランジスタ)PTRのゲートには、処理部23eから第1偶数列映像選択信号ASWP2が供給される。第2トランジスタ回路TRS2のNMOSトランジスタ(第2画素トランジスタ)NTRのゲートには、処理部23eから第2偶数列映像選択信号ASWN2が供給される。第1偶数列映像選択信号ASWP2は、ハイ電位が第1正極性電位VGH、ロー電位がGND電位となるパルス状の信号である。第2偶数列映像選択信号ASWN2は、ハイ電位が第2正極性電位VGJ、ロー電位が負極性電位VGLとなるパルス状の信号である。
また、第2トランジスタ回路TRS2のPMOSトランジスタ(第1映像選択トランジスタ)PTRとNMOSトランジスタ(第2映像選択トランジスタ)NTRとは、それぞれのソース経路、及びそれぞれのドレイン経路が並列的に接続される。また、PMOSトランジスタ(第1映像選択トランジスタ)PTRのドレインとNMOSトランジスタ(第2映像選択トランジスタ)NTRのドレインとが接続される。
すなわち、PMOSトランジスタ(第1映像選択トランジスタ)PTRとNMOSトランジスタ(第2映像選択トランジスタ)NTRとが並列接続されて、第2トランジスタ回路TRS2が構成される。また、PMOSトランジスタ(第1映像選択トランジスタ)PTRのドレインとNMOSトランジスタ(第2映像選択トランジスタ)NTRのドレインとの接続点に、ソースバスライン(映像信号線)DTLp+1が接続される。
第2トランジスタ回路TRS2のPMOSトランジスタ(第1映像選択トランジスタ)PTR及びNMOSトランジスタ(第2映像選択トランジスタ)NTRのソースには、処理部23eからソース駆動信号(映像信号)SIGp/p+1が供給される。
図34に示す例では、PMOSトランジスタ(第1映像選択トランジスタ)PTRは、2つのPMOSトランジスタptrが直列接続されて構成され、NMOSトランジスタ(第2映像選択トランジスタ)NTRは、2つのNMOSトランジスタntrが直列接続されて構成された例を示している。
PMOSトランジスタ(第1映像選択トランジスタ)PTRは、1つのPMOSトランジスタptrで構成され、NMOSトランジスタ(第2映像選択トランジスタ)NTRは、1つのNMOSトランジスタntrで構成されていても良い。
また、PMOSトランジスタ(第1映像選択トランジスタ)PTRは、3つの以上のPMOSトランジスタptrが直列接続されて構成され、NMOSトランジスタ(第2映像選択トランジスタ)NTRは、PMOSトランジスタptrと同数のNMOSトランジスタntrが直列接続されて構成されていても良い。
映像信号線リセットトランジスタTRRは、NMOSトランジスタNTRで構成される。NMOSトランジスタNTRのソースは、ソースバスライン(映像信号線)DTLp,DTLp+1に接続される。NMOSトランジスタNTRのドレインは、GND電位とされている。NMOSトランジスタNTRのゲートには、処理部23eから映像信号線リセット信号TRRSが供給される。映像信号線リセット信号TRRSは、ハイ電位が処理部23eの電源電圧VDD、ロー電位が負極性電位VGLの制御信号である。
図34に示す例では、映像信号線リセットトランジスタTRRを構成するNMOSトランジスタNTRは、2つのNMOSトランジスタntrが直列接続されて構成された例を示している。
映像信号線リセットトランジスタTRRを構成するNMOSトランジスタNTRは、1つのNMOSトランジスタntrで構成されていても良い。
また、映像信号線リセットトランジスタTRRを構成するNMOSトランジスタNTRは、3つの以上のNMOSトランジスタntrが直列接続されて構成されていても良い。
ここで、ソース駆動信号(映像信号)SIGp/p+1の取り得る電圧範囲は、Vsig(−)からVsig(+)までの電圧範囲となる。
また、本実施形態において、ソース駆動信号(映像信号)SIGpの電圧上限値Vsig(+)と電圧下限値Vsig(−)とは、GND電位に対して等しい電位差を有している(|Vsig(+)−GND|=|GND−Vsig(−)|)。すなわち、ソース駆動信号(映像信号)SIGp/p+1の電圧上限値Vsig(+)と電圧下限値Vsig(−)との半値がGND電位となる。本実施形態において、ソース駆動信号(映像信号)SIGp/p+1の電圧上限値Vsig(+)は、例えば+15Vであり、ソース駆動信号(映像信号)SIGp/p+1の電圧下限値Vsig(−)は、例えば−15Vである。
本実施形態においては、第1トランジスタ回路TRS1のPMOSトランジスタ(第1映像選択トランジスタ)PTRのゲートに第1奇数列映像選択信号ASWP1のロー電位であるGND電位が供給されることで、PMOSトランジスタ(第1映像選択トランジスタ)PTRがオン待機状態となり、NMOSトランジスタ(第2映像選択トランジスタ)NTRのゲートに第2奇数列映像選択信号ASWN1のハイ電位である第2正極性電位VGJが供給されることで、NMOSトランジスタ(第2映像選択トランジスタ)NTRがオン待機状態となる。
また、本実施形態においては、第2トランジスタ回路TRS2のPMOSトランジスタ(第1映像選択トランジスタ)PTRのゲートに第1偶数列映像選択信号ASWP2のロー電位であるGND電位が供給されることで、PMOSトランジスタ(第1映像選択トランジスタ)PTRがオン待機状態となり、NMOSトランジスタ(第2映像選択トランジスタ)NTRのゲートに第2偶数列映像選択信号ASWN2のハイ電位である第2正極性電位VGJが供給されることで、NMOSトランジスタ(第2映像選択トランジスタ)NTRがオン待機状態となる。
本実施形態において、処理部23eは、第1奇数列映像選択信号ASWP1、第2奇数列映像選択信号ASWN1、第1偶数列映像選択信号ASWP2、及び第2偶数列映像選択信号ASWN2のタイミング制御を行うことでソース駆動信号(映像信号)SIGp/p+1を時分割し、奇数列であるp列目のソースバスライン(映像信号線)DTLpにソース駆動信号(映像信号)SIGpを供給し、偶数列であるp+1列目のソースバスライン(映像信号線)DTLp+1にソース駆動信号(映像信号)SIGp+1を供給する。
本実施形態において、ソース駆動部21eは、上述したように、TFT基板100eの第2方向(図中のY方向)の額縁領域12に配置される。処理部23eに対し、全てのソースバスライン(映像信号線)DTL1,・・・,DTLnが接続される構成では、ソースバスライン(映像信号線)DTL1,・・・,DTLnの幅がTFT基板100eの第2方向(図中のY方向)の額縁領域12の幅に占める割合が大きく、TFT基板100eの第2方向(図中のY方向)の額縁領域12の狭額縁化の阻害要因となる。
本実施形態に係る表示装置10eでは、ソース駆動部21eに映像信号選択部211を備え、1水平期間内において、奇数列に属する画素PXにソース駆動信号(映像信号)を供給する期間(第1期間T1)と、偶数列に属する画素PXにソース駆動信号(映像信号)を供給する期間(第2期間T2)とを設けることで、処理部23eとソース駆動部21eとの間の配線数を減らすことができる。このため、上述した実施形態1から実施形態3の構成よりもTFT基板100eの第2方向(図中のY方向)の額縁領域12の狭額縁化が可能である。また、映像信号選択部211で用いられる電源は、第1ゲート駆動部22e−1及び第2ゲート駆動部22e−2で使用する電源と同一であるため、実施形態1と同様に、電源回路200にかかるコストを低減することができる。
以下、図35を参照して、実施形態4に係る表示装置10eにおける動作例について説明する。図35は、実施形態4に係る表示装置の図32から図34に示す構成におけるタイミングチャートである。
図35に示す(a)は、第1スタートパルスVPを示している。
図35に示す(b−1)は、第1PchクロックパルスCLKP1/2を示している。図35に示す(b−2)は、第2PchクロックパルスCLKP2/2を示している。
図35に示す(c)は、第2スタートパルスVNを示している。
図35に示す(d−1)は、第1NchクロックパルスCLKN1/2を示している。図35に示す(d−2)は、第2NchクロックパルスCLKN2/2を示している。
図35に示す(e−1)は、第1ゲートパルス生成部220e−1から出力される第1ゲート駆動信号(第1走査信号)GATEq(1/2)(P)を示している。図35に示す(e−2)は、第2ゲートパルス生成部220e−2から出力される第1ゲート駆動信号(第1走査信号)GATEq(2/2)(P)を示している。
図35に示す(f−1)は、第1ゲートパルス生成部220e−1から出力される第2ゲート駆動信号(第2走査信号)GATEq(1/2)(N)を示している。図35に示す(f−2)は、第2ゲートパルス生成部220e−2から出力される第2ゲート駆動信号(第2走査信号)GATEq(2/2)(N)を示している。
図35に示す(g−1)は、第1奇数列映像選択信号ASWP1を示している。図35に示す(g−2)は、第1偶数列映像選択信号ASWP2を示している。
図35に示す(h−1)は、第2奇数列映像選択信号ASWN1を示している。図35に示す(h−2)は、第2偶数列映像選択信号ASWN2を示している。
図35に示す(i)は、ソース駆動信号(映像信号)SIGp/p+1を示している。
図35に示す(j−1)は、ソース駆動信号(映像信号)SIGpを示している。図35に示す(j−2)は、ソース駆動信号(映像信号)SIGp+1を示している。
図35に示す(k−1)は、q行p列の画素PXの画素電極Pixの電位を示している。図35に示す(k−2)は、q行p+1列の画素PXの画素電極Pixの電位を示している。
図35に示す例では、時刻t0から時刻t4までの期間がq行p列の画素PXにソース駆動信号(映像信号)が書き込まれる水平期間を示し、時刻t4から時刻t8までの期間がq行p+1列の画素PXにソース駆動信号(映像信号)が書き込まれる水平期間を示している。
時刻t0において、第1ゲート駆動信号(第1走査信号)GATEq(1/2)(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq(1/2)(N)がハイ電位(第2正極性電位VGJ)となると、q行p列の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。
時刻t1において、第1奇数列映像選択信号ASWP1がロー電位(GND電位)となり、第2奇数列映像選択信号ASWN1がハイ電位(第2正極性電位VGJ)となると、奇数列映像信号選択回路211−1の第1トランジスタTRS1がオン状態となり、q行p列の画素PXの画素電極Pixにソース駆動信号(映像信号)SIGpが供給され、q行p列の画素PXの画素容量CSにソース駆動信号(映像信号)SIGpに応じた電荷がチャージされる。
その後、時刻t2において、第1ゲート駆動信号(第1走査信号)GATEq(1/2)(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq(1/2)(N)がロー電位(負極性電位VGL)となると、q行p列の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。
時刻t3において、第1奇数列映像選択信号ASWP1がハイ電位(第1正極性電位VGH)となり、第2奇数列映像選択信号ASWN1がロー電位(負極性電位VGL)となると、奇数列映像信号選択回路211−1の第1トランジスタTRS1がオフ状態となる。このとき、ソース駆動信号(映像信号)SIGpがGND電位となっても、画素容量CSによってq行p列の画素PXの画素電極Pixの電位が維持される。時刻t1から時刻t3までの期間が、本開示における第1期間T1に相当する。
時刻t4において、第1ゲート駆動信号(第1走査信号)GATEq(2/2)(P)がロー電位(GND電位)となり、第2ゲート駆動信号(第2走査信号)GATEq(2/2)(N)がハイ電位(第2正極性電位VGJ)となると、q行p+1列の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオン待機状態となる。
時刻t5において、第1偶数列映像選択信号ASWP2がロー電位(GND電位)となり、第2偶数列映像選択信号ASWN2がハイ電位(第2正極性電位VGJ)となると、偶数列映像信号選択回路211−2の第1トランジスタTRS1がオン状態となり、q行p+1列の画素PXの画素電極Pixにソース駆動信号(映像信号)SIGp+1が供給され、q行p+1列の画素PXの画素容量CSにソース駆動信号(映像信号)SIGp+1に応じた電荷がチャージされる。
その後、時刻t6において、第1ゲート駆動信号(第1走査信号)GATEq(2/2)(P)がハイ電位(第2正極性電位VGH)となり、第2ゲート駆動信号(第2走査信号)GATEq(2/2)(N)がロー電位(負極性電位VGL)となると、q行p+1列の画素PXのPMOSトランジスタ(第1画素トランジスタ)PTR及びNMOSトランジスタ(第2画素トランジスタ)NTRがオフ状態となる。
時刻t7において、第1偶数列映像選択信号ASWP2がハイ電位(第1正極性電位VGH)となり、第2偶数列映像選択信号ASWN2がロー電位(負極性電位VGL)となると、偶数列映像信号選択回路211−2の第1トランジスタTRS1がオフ状態となる。このとき、ソース駆動信号(映像信号)SIGp+1がGND電位となっても、画素容量CSによってq行p+1列の画素PXの画素電極Pixの電位が維持される。時刻t5から時刻t7までの期間が、本開示における第2期間T2に相当する。
以上説明したように、実施形態4に係る表示装置10eは、1水平期間内において、各行の奇数列に属する画素PXにソース駆動信号(映像信号)を供給する第1期間T1と、偶数列に属する画素PXにソース駆動信号(映像信号)を供給する第2期間T2とを設け、第1期間T1において、各行の奇数列に属する画素PXにソース駆動信号(映像信号)を供給し、第2期間T2において、各行の偶数列に属する画素PXにソース駆動信号(映像信号)を供給する映像信号選択部211を備えている。
これにより、TFT基板100eの第2方向(図中のY方向)の額縁領域12の配線数を減らすことができ、TFT基板100eの第2方向(図中のY方向)の額縁領域12の狭額縁化が可能となる。
また、映像信号選択部211で用いられる電源は、第1ゲート駆動部22e−1及び第2ゲート駆動部22e−2で使用する電源と同一であるため、実施形態1と同様に、電圧値が異なる電源電圧の供給数を抑制することができる。これにより、電源回路200にかかるコストを低減することができ、表示装置10eの低価格化が実現可能である。
本実施形態により、電圧値が異なる電源電圧の供給数を抑制可能な表示装置10eを提供することができる。
上述した各実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本実施形態によりもたらされるものと解される。