JP6966928B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

近年、携帯電話及び電子ペーパー等のモバイル電子機器向けの表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ）では、画素が書き換え時の電位を保持するメモリ性を有しており、フレーム毎に１回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持されるため、低消費電力駆動が可能である。例えば、画素トランジスタをＰチャネルトランジスタとＮチャネルトランジスタとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）構成とすることで、低消費電力化を図る技術が開示されている（例えば、特許文献１）。

特開２０１１−２２１１２５号公報

画素トランジスタのゲートに与えるゲート駆動信号の電圧振幅値は、画素トランジスタのソースに与えられるソース駆動信号の電圧上限値及び電圧下限値によって決まる。すなわち、画素トランジスタのオフ状態を維持するためのゲート駆動信号の電圧値は、ソース駆動信号の電圧下限値よりも低くする必要があり、画素トランジスタのオン状態を維持するためのゲート駆動信号の電圧値は、ソース駆動信号の電圧上限値よりも高くする必要がある。

本発明は、信頼性の低下を抑制すると共に、低消費電力駆動を実現可能な表示装置を提供することを目的とする。

本発明の一態様に係る表示装置は、第１方向及び当該第１方向に交わる第２方向にマトリクス状に並ぶ複数の画素を構成する画素容量及び画素トランジスタ、前記第１方向に並ぶ前記各画素に電気的に接続される複数の走査線、及び前記第２方向に並ぶ前記各画素に電気的に接続される複数の映像信号線を備えたＴＦＴ基板と、前記ＴＦＴ基板に設けられ、前記走査線を介して前記画素トランジスタをオンオフ制御する駆動部と、を備え、前記画素トランジスタは、前記映像信号線と前記画素容量との間に電気的に接続されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタに電気的に並列接続されたＮＭＯＳトランジスタと、を含み、前記走査線は、前記ＮＭＯＳトランジスタのゲートに電気的に接続される第１走査線と、前記ＰＭＯＳトランジスタのゲートに電気的に接続される第２走査線と、を含み、前記駆動部は、前記ＰＭＯＳトランジスタのゲートを駆動する第１走査信号を、ａ個（ａは、１以上の整数）のレベル変換部を経由し生成して前記第１走査線に供給すると共に、前記ＮＭＯＳトランジスタのゲートを駆動する第２走査信号を、ｂ個（ｂは、ａよりも大きい整数）のレベル変換部を経由し生成して前記第２走査線に供給し、前記ａと前記ｂとは、互いに異なる整数である。

本発明の一態様に係る表示装置は、第１方向及び当該第１方向に交わる第２方向にマトリクス状に並ぶ複数の画素を構成する画素容量及び画素トランジスタ、前記第１方向に並ぶ前記各画素に電気的に接続される複数の走査線、及び前記第２方向に並ぶ前記各画素に電気的に接続される複数の映像信号線を備えたＴＦＴ基板と、前記ＴＦＴ基板に設けられ、前記走査線を介して前記画素トランジスタをオンオフ制御する駆動部と、を備え、前記画素トランジスタは、前記映像信号線と前記画素容量との間に電気的に接続されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタに電気的に並列接続されたＮＭＯＳトランジスタと、を含み、前記走査線は、前記ＮＭＯＳトランジスタのゲートに電気的に接続される第１走査線と、前記ＰＭＯＳトランジスタのゲートに電気的に接続される第２走査線と、を含み、前記駆動部は、ＧＮＤ電位をロー電位、所定の正極性電圧をハイ電位とする正極性パルスのハイ電位を、前記映像信号線に供給される映像信号の電圧上限値よりも低く、前記正極性電圧よりも高い第１正極性電圧に変換する第１レベル変換部と、前記第１レベル変換部の出力を、１水平期間毎にシフトして出力するシフトレジスタと、前記シフトレジスタの出力のロー電位とハイ電位とを反転させる反転バッファと、前記反転バッファの出力のハイ電位を、前記映像信号線に供給される映像信号の電圧上限値よりも高い第２正極性電圧に変換した第１走査信号を生成し、前記第１走査線に供給する第２レベル変換部と、前記シフトレジスタの出力のロー電位を、ＧＮＤ電位よりも低く、前記映像信号線に供給される映像信号の電圧下限値よりも高い第１負極性電圧に変換する第３レベル変換部と、前記第３レベル変換部の出力のハイ電位を、前記第１正極性電圧よりも低い第３正極性電圧に変換する第４レベル変換部と、前記第４レベル変換部の出力のロー電位を、前記映像信号線に供給される映像信号の電圧下限値よりも低い第２負極性電圧に変換した第２走査信号を生成し、前記第２走査線に供給する第５レベル変換部と、を備える。

図１は、実施形態に係る表示装置の概略構成の一例を示す図である。 図２は、実施形態に係る表示装置の図１とは異なる概略構成の一例を示す図である。 図３は、実施形態に係る表示装置における画素の構成の一例を示す図である。 図４は、実施形態に係る表示装置におけるゲート駆動部の構成の一例を示す図である。 図５は、図４に示す構成における各部電圧遷移を示す図である。 図６は、図４に示す構成における各部電圧遷移を示す図である。 図７は、図４に示す構成における各部波形例を示す図である。 図８は、実施形態の比較例における画素トランジスタの構成及びゲート駆動部の構成の一例を示す図である。 図９は、実施形態に係るＴＦＴ基板の表示領域における画素の配置例を示す図である。 図１０は、実施形態に係るＴＦＴ基板の１画素の構成例を示す図である。 図１１は、図１０に示す平面図をＸ−Ｘ’線で切断した断面図である。 図１２は、実施形態に係るＴＦＴ基板の額縁領域におけるゲート駆動部の配置例を示す図である。 図１３は、実施形態に係るＴＦＴ基板の額縁領域においてゲート駆動部を構成する薄膜トランジスタの断面図である。 図１４は、図１１に示す断面図の変形例を示す図である。 図１５は、実施形態に係る表示装置の構造例を示す断面図である。

以下、発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１は、実施形態に係る表示装置の概略構成の一例を示す図である。

実施形態に係る表示装置１０は、例えば表示装置１０が搭載される電子機器の電源回路２００から各種電源電圧が印加され、例えば電子機器のホストプロセッサである制御回路３００から出力された信号に基づいて画像表示を行う。表示装置１０が搭載される電子機器としては、例えば、電子ペーパー型表示装置を含む。

図１に示す例において、表示装置１０は、例えば電気泳動層を有する電気泳動型表示パネルを具備した電気泳動装置（電気泳動型ディスプレイ（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ））である。表示装置１０はモノクロ表示であっても良く、複数の色のカラーフィルタ等を用いたカラー表示であっても良い。表示装置１０は、画素ＰＸの画素電極に光を反射する材料が採用されていても良いし、透光性画素電極と金属等の反射膜の組み合わせによって反射膜が光を反射する構成であっても良い。また、表示装置１０はシートディスプレイなどのフレキシブルディスプレイであっても良い。

表示装置１０は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００上に、表示領域１１と、表示パネル駆動部２０と、が設けられている。表示領域１１内には、第１方向（図中のＸ方向）と、この第１方向に直交する第２方向（図中のＹ方向）に２次元のマトリクス状に並ぶ複数の画素ＰＸが構成される。以下、第１方向（図中のＸ方向）を行方向、第２方向（図中のＹ方向）を列方向とも称する。また、画素ＰＸが行方向に並ぶ行を画素行、画素ＰＸが列方向に並ぶ列を画素列とも称する。図１では、ｎ×ｍ個（行方向にｎ個、列方向にｍ個）の画素ＰＸがマトリクス配置された例を示している。

電源回路２００は、本実施形態に係る表示装置１０の各部に与える各種電源電圧を生成する電源生成部である。電源回路２００は、表示パネル駆動部２０と接続されている。この電源回路２００から表示パネル駆動部２０に各種電源電圧が供給される。

制御回路３００は、本実施形態に係る表示装置１０の動作を制御する演算処理部である。制御回路３００は、表示パネル駆動部２０と接続されている。制御回路３００は、例えば制御用ＩＣで構成され、この制御用ＩＣから表示パネル駆動部２０に映像信号や各種制御信号が供給される。

表示パネル駆動部２０は、ソース駆動部２１及びゲート駆動部２２を備えている。

ソース駆動部２１は、例えば、ＴＦＴ基板１００上の表示領域１１の外側の領域（以下、「額縁領域」とも称する）１２に設けられる表示用ＩＣで構成される。

本実施形態において、ゲート駆動部２２は、ＴＦＴ基板１００上の額縁領域１２に形成される薄膜トランジスタ（ＴＦＴ）回路である。

表示パネル駆動部２０は、ソース駆動部２１によって映像信号を保持し、順次、表示パネル１０に出力する。ソース駆動部２１は、ソースバスライン（映像信号線）ＤＴＬ１，・・・，ＤＴＬｎによって表示領域１１内の各画素列と電気的に接続され、各ソースバスライン（映像信号線）ＤＴＬ１，・・・，ＤＴＬｎにそれぞれソース駆動信号（映像信号）ＳＩＧ１，・・・，ＳＩＧｎを伝送する。各ソース駆動信号（映像信号）ＳＩＧ１，・・・，ＳＩＧｎは、各画素列の各画素ＰＸに供給される。

以下、ｐ列目（ｐは、１からｎの整数）の画素列の各画素ＰＸに接続されるソースバスライン（映像信号線）をＤＴＬｐと称し、ソースバスライン（映像信号線）ＤＴＬｐに供給されるソース駆動信号（映像信号）をＳＩＧｐと称する。

表示パネル駆動部２０は、ゲート駆動部２２によって表示領域１１内の各画素行を選択する。ゲート駆動部２２は、第１ゲートバスライン（第１走査線）ＳＣＬ１（Ｐ），・・・，ＳＣＬｍ（Ｐ）及び第２ゲートバスライン（第２走査線）ＳＣＬ１（Ｎ），・・・，ＳＣＬｍ（Ｎ）によって表示領域１１内の各画素行と電気的に接続され、各第１ゲートバスライン（第１走査線）ＳＣＬ１（Ｐ），・・・，ＳＣＬｍ（Ｐ）にそれぞれ第１ゲート駆動信号（第１走査信号）ＧＡＴＥ１（Ｐ），・・・，ＧＡＴＥｍ（Ｐ）を伝送し、各第２ゲートバスライン（第２走査線）ＳＣＬ１（Ｎ），・・・，ＳＣＬｍ（Ｎ）にそれぞれ第２ゲート駆動信号（第２走査信号）ＧＡＴＥ１（Ｎ），・・・，ＧＡＴＥｍ（Ｎ）を伝送する。各第１ゲート駆動信号（第１走査信号）ＧＡＴＥ１（Ｐ），・・・，ＧＡＴＥｍ（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥ１（Ｎ），・・・，ＧＡＴＥｍ（Ｎ）は、各画素行の各画素ＰＸに供給される。

以下、ｑ行目（ｑは、１からｍの整数）の画素行に接続される第１ゲートバスライン（第１走査線）をＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）をＳＣＬｑ（Ｎ）と称し、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に供給される第１ゲート駆動信号（第１走査信号）をＧＡＴＥｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）に供給される第２ゲート駆動信号（第２走査信号）をＧＡＴＥｑ（Ｎ）と称する。

図２は、実施形態に係る表示装置の図１とは異なる概略構成の一例を示す図である。

図１では、ゲート駆動部２２を図中の表示領域１１の右側の額縁領域１２に設けた例を示したが、図２では、図中の表示領域１１の右側の額縁領域１２に、奇数行の各画素行に接続されるゲートバスライン（走査線）にゲート駆動信号（走査信号）を供給するゲート駆動部２２−１を設け、図中の表示領域１１の左側の額縁領域１２に、偶数行の各画素行に接続されるゲートバスライン（走査線）にゲート駆動信号（走査信号）を供給するゲート駆動部２２−２を設けた例を示している。

図２に示す例では、表示領域１１の左右両側の額縁領域１２のＹ方向の幅を均等にすることができる。また、図２に示す例では、左右両側の額縁領域１２のＹ方向の幅をそれぞれ狭くすることができ、表示装置１０の狭額縁化が可能である。

本実施形態では、図１に示すように、ゲート駆動部２２を図中の表示領域１１の右側（又は左側）に設ける態様であっても良いし、図２に示すように、ゲート駆動部２２−１，２２−２をそれぞれ図中の表示領域１１の左右に設ける態様であっても良い。ゲート駆動部の配置態様により本実施形態が限定されるものではない。

図３は、実施形態に係る表示装置における画素の構成の一例を示す図である。図３に示す例では、ｑ行ｐ列の画素ＰＸにおける構成を示している。

本実施形態では、画素ＰＸを構成する画素トランジスタＴＲを、ＰＭＯＳトランジスタＰＴＲと、ＮＭＯＳトランジスタＮＴＲと、を含むＣＭＯＳ（相補型ＭＯＳ）構成としている。

ＰＭＯＳトランジスタＰＴＲのゲートには、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）が接続される。ＮＭＯＳトランジスタＮＴＲのゲートには、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）が接続される。

また、ＰＭＯＳトランジスタＰＴＲとＮＭＯＳトランジスタＮＴＲとは、それぞれのソース経路、及びそれぞれのドレイン経路が並列的に接続される。ＰＭＯＳトランジスタＰＴＲのソースと、ＮＭＯＳトランジスタＮＴＲのソースとが、ソースバスライン（映像信号線）ＤＴＬｐに接続されている。また、ＰＭＯＳトランジスタＰＴＲのドレインとＮＭＯＳトランジスタＮＴＲのドレインとが接続される。

すなわち、ＰＭＯＳトランジスタＰＴＲとＮＭＯＳトランジスタＮＴＲとが並列接続されて、画素トランジスタＴＲが構成される。また、ＰＭＯＳトランジスタＰＴＲのドレインとＮＭＯＳトランジスタＮＴＲのドレインとの接続点に、画素電極Ｐｉｘが設けられている。画素電極Ｐｉｘと共通電位ＶＣＯＭを供給する共通電極との間に、画素容量ＣＳが構成される。

ＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲのソースには、ソース駆動部２１からソースバスライン（映像信号線）ＤＴＬｐを介して、電圧上限値がＶｓｉｇ（＋）、電圧下限値がＶｓｉｇ（−）のソース駆動信号（映像信号）ＳＩＧｐが供給される。すなわち、ソース駆動信号（映像信号）ＳＩＧｐの取り得る電圧範囲は、Ｖｓｉｇ（−）からＶｓｉｇ（＋）までの電圧範囲となる。

また、本実施形態において、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）とは、ＧＮＤ電位に対して等しい電位差を有している（｜Ｖｓｉｇ（＋）−ＧＮＤ｜＝｜ＧＮＤ−Ｖｓｉｇ（−）｜）。すなわち、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との半値がＧＮＤ電位となる。

本実施形態においては、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）を介してＰＭＯＳトランジスタＰＴＲのゲートにＧＮＤ電位が供給されることで、ＰＭＯＳトランジスタＰＴＲがオン待機状態となり、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）を介してＮＭＯＳトランジスタＮＴＲのゲートにＧＮＤ電位よりも高い電位が供給されることで、ＮＭＯＳトランジスタＮＴＲがオン待機状態となる。

この状態でソース駆動信号（映像信号）ＳＩＧｐが供給されることで、ソース駆動信号（映像信号）ＳＩＧｐに応じた電荷が画素電極Ｐｉｘにチャージされる。画素電極Ｐｉｘは、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との間の電圧値を取り得る。すなわち、画素電極Ｐｉｘが取り得る電圧範囲は、ソース駆動信号（映像信号）ＳＩＧｐと同様のＶｓｉｇ（−）からＶｓｉｇ（＋）までの電圧範囲となる。

図３に示す構成では、ＰＭＯＳトランジスタＰＴＲは、２つのＰＭＯＳトランジスタｐｔｒが直列接続されて構成され、ＮＭＯＳトランジスタＮＴＲは、２つのＮＭＯＳトランジスタｎｔｒが直列接続されて構成された例を示している。

ＰＭＯＳトランジスタＰＴＲは、１つのＰＭＯＳトランジスタｐｔｒで構成され、ＮＭＯＳトランジスタＮＴＲは、１つのＮＭＯＳトランジスタｎｔｒで構成されていても良い。

また、ＰＭＯＳトランジスタＰＴＲは、３つの以上のＰＭＯＳトランジスタｐｔｒが直列接続されて構成され、ＮＭＯＳトランジスタＮＴＲは、ＰＭＯＳトランジスタｐｔｒと同数のＮＭＯＳトランジスタｎｔｒが直列接続されて構成されていても良い。

図４は、実施形態に係る表示装置におけるゲート駆動部の構成の一例を示す図である。図５及び図６は、図４に示す構成における各部電圧遷移を示す図である。図７は、図４に示す構成における各部波形例を示す図である。なお、本実施形態では、ＧＮＤ電位に対して＋側の電圧を「正極性電圧」と称し、ＧＮＤ電位に対して−側の電圧を「負極性電圧」と称する。

図４に示すように、本実施形態に係るゲート駆動部２２は、ゲートパルス生成部２２０と、第１レベル変換部２２１と、第２レベル変換部２２２と、第３レベル変換部２２３と、第４レベル変換部２２４と、第５レベル変換部２２５と、を含む。

図４に示す例では、ｑ行目の画素行に対応する構成を示している。すなわち、図４では、ｑ行目の画素行に接続される第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に供給される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）、及び、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）に供給される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成する構成を示している。

ゲート駆動部２２には、制御回路３００の制御用ＩＣから映像信号１フレームのスタートパルスＶＰが入力される。

スタートパルスＶＰは、所定期間ハイ電位となるパルス状の信号である。スタートパルスＶＰのロー電位とハイ電位とは、制御用ＩＣに与えられる電源電圧によって決まる値である。

図７に示すように、本実施形態において、スタートパルスＶＰは、ロー電位がＧＮＤ電位、ハイ電位がＶＧＯの正極性パルスとする。スタートパルスＶＰのハイ電位ＶＧＯは、例えば１．８Ｖであっても良いし、例えば３．３Ｖであっても良い。

第１レベル変換部２２１は、例えばレベルシフタ回路（Ｌ／Ｓ）等で構成される。

第１レベル変換部２２１には、ＧＮＤ電位と、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）よりも低く、スタートパルスＶＰのハイ電位ＶＧＯよりも高い第１正極性電圧ＶＧＩとが供給され、スタートパルスＶＰのハイ電位ＶＧＯ、すなわち、図４に示すＯ点におけるハイ電位ＶＧＯを第１正極性電圧ＶＧＩに変換する（図５参照）。これにより、図４に示すＡ点におけるパルス波形は、図７に示すように、ロー電位がＧＮＤ電位、ハイ電位がＶＧＩの正極性パルス波形となる。本実施形態において、第１正極性電圧ＶＧＩは、例えば＋８．６Ｖである。

ゲートパルス生成部２２０は、例えばシフトレジスタ回路（Ｓ／Ｒ）及び反転バッファ回路（ＲＢｕｆ）等で構成される。

ゲートパルス生成部２２０には、ＧＮＤ電位と、第１正極性電圧ＶＧＩとが供給され、第１レベル変換部２２１の出力パルスをシフトレジスタ回路（Ｓ／Ｒ）によって１水平期間毎にシフトしたゲート駆動原信号ＧＡＴＥｑ（＋）と、反転バッファ回路（ＲＢｕｆ）によって、ゲート駆動原信号ＧＡＴＥｑ（＋）のロー電位とハイ電位とを反転させたゲート駆動原信号ＧＡＴＥｑ（−）とを出力する。

これにより、図４に示すＡｎ点におけるパルス波形は、図７に示すように、ロー電位がＧＮＤ電位、ハイ電位が第１正極性電圧ＶＧＩの正極性パルス波形となり、図４に示すＡｐ点におけるパルス波形は、図７に示すように、ロー電位がＧＮＤ電位、ハイ電位が第１正極性電圧ＶＧＩの負極性パルス波形となる。なお、ゲートパルス生成部２２０は、上述した構成に限るものではなく、ゲート駆動原信号ＧＡＴＥｑ（＋）とゲート駆動原信号ＧＡＴＥｑ（−）とを出力可能な構成であれば、どのような構成であっても良い。

第２レベル変換部２２２は、例えばレベルシフタ回路（Ｌ／Ｓ）及びバッファ回路（Ｂｕｆ）等で構成される。

第２レベル変換部２２２には、ＧＮＤ電位と、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）よりも高い第２正極性電圧ＶＧＨとが供給され、ゲート駆動原信号ＧＡＴＥｑ（−）、すなわち図４に示すＡｐ点におけるハイ電位を第１正極性電圧ＶＧＩから第２正極性電圧ＶＧＨに変換して、画素トランジスタＴＲのＰＭＯＳトランジスタＰＴＲのゲート、すなわち図４に示すＢ点に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）として出力する（図５参照）。

これにより、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）の波形、すなわち図４に示すＢ点におけるパルス波形は、図７に示すように、ロー電位がＧＮＤ電位、ハイ電位が第２正極性電圧ＶＧＨの負極性パルス波形となる。本実施形態において、第２正極性電圧ＶＧＨは、例えば＋１７．２Ｖである。

第３レベル変換部２２３は、例えばレベルシフタ回路（Ｌ／Ｓ）等で構成される。

第３レベル変換部２２３には、第１正極性電圧ＶＧＩと、ＧＮＤ電位よりも低く、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（−）よりも高い第１負極性電圧ＶＧＫとが供給され、ゲート駆動原信号ＧＡＴＥｑ（＋）、すなわち図４に示すＡｎ点におけるロー電位（ＧＮＤ電位）を第１負極性電圧ＶＧＫに変換する（図６参照）。

これにより、図４に示すＣ点におけるパルス波形は、図７に示すように、ロー電位が第１負極性電圧ＶＧＫ、ハイ電位が第１正極性電圧ＶＧＩの正極性パルス波形となる。本実施形態において、第１負極性電圧ＶＧＫは、例えば−８．６Ｖである。

第４レベル変換部２２４は、例えばレベルシフタ回路（Ｌ／Ｓ）等で構成される。

第４レベル変換部２２４には、ＧＮＤ電位よりも高く、第１正極性電圧ＶＧＩよりも低い第３正極性電圧ＶＧＪと、第１負極性電圧ＶＧＫとが供給され、第３レベル変換部２２３の出力信号、すなわち図４に示すＣ点におけるハイ電位（第１正極性電圧ＶＧＩ）を第３正極性電圧ＶＧＪに変換する（図６参照）。

これにより、図４に示すＤ点におけるパルス波形は、図７に示すように、ロー電位が第１負極性電圧ＶＧＫ、ハイ電位が第３正極性電圧ＶＧＪの正極性パルス波形となる。本実施形態において、第３正極性電圧ＶＧＪは、例えば＋３．３Ｖである。

第５レベル変換部２２５は、例えばレベルシフタ回路（Ｌ／Ｓ）及びバッファ回路（Ｂｕｆ）等で構成される。

第５レベル変換部２２５には、第３正極性電圧ＶＧＪと、ソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）よりも低い第２負極性電圧ＶＧＬとが供給され、第４レベル変換部２２４の出力信号、すなわち図４に示すＤ点におけるロー電位（第１負極性電圧ＶＧＫ）を第２負極性電圧ＶＧＬに変換して、画素トランジスタＴＲのＮＭＯＳトランジスタＮＴＲのゲート、すなわち図４に示すＥ点に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）として出力する（図６参照）。

これにより、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）の波形、すなわち図４に示すＥ点におけるパルス波形は、図７に示すように、ロー電位が第２負極性電圧ＶＧＬ、ハイ電位が第３正極性電圧ＶＧＪの正極性パルス波形となる。本実施形態において、第２負極性電圧ＶＧＬは、例えば−１７．２Ｖである。

以下、図４から図８を参照して、本実施形態に係る表示装置１００における各部電圧範囲について説明する。図８は、実施形態の比較例における画素トランジスタの構成及びゲート駆動部の構成の一例を示す図である。

本実施形態において、第２正極性電圧ＶＧＨと第２負極性電圧ＶＧＬとは、ＧＮＤ電位に対して等しい電位差を有している（｜ＶＧＨ−ＧＮＤ｜＝｜ＧＮＤ−ＶＧＬ｜）。

図８に示す比較例では、本実施形態の比較例として、画素トランジスタＴＲがＮＭＯＳトランジスタＮＴＲのみで構成されている例を示している。

画素トランジスタＴＲ（ＮＭＯＳトランジスタＮＴＲ）のオフ状態を維持するためのゲート駆動信号（走査信号）ＧＡＴＥｑの電圧値は、ソース駆動信号（映像信号）ＳＩＧｐの電圧下限値よりも低くする必要があり、画素トランジスタＴＲ（ＮＭＯＳトランジスタＮＴＲ）のオン状態を維持するためのゲート駆動信号ＧＡＴＥｑの電圧値は、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値よりも高くする必要がある。

このため、図８に示すように、画素トランジスタＴＲがＮＭＯＳトランジスタＮＴＲのみで構成されている場合において、画素電極Ｐｉｘの電圧範囲をソース駆動信号（映像信号）ＳＩＧｐと同様のＶｓｉｇ（−）からＶｓｉｇ（＋）までの電圧範囲とするためには、ゲート駆動部２２から供給するゲート駆動信号（走査信号）ＧＡＴＥｑの電圧範囲を、｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜よりも大きくする必要がある。

すなわち、図８に示す構成では、レベルシフタ回路（Ｌ／Ｓ）及びバッファ回路（Ｂｕｆ）に供給する電源電圧範囲｜Ｖ（＋）−Ｖ（−）｜を、｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜よりも大きくする必要がある（｜Ｖ（＋）−Ｖ（−）｜＞｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜）。

図８に示す比較例において、例えば、画素トランジスタＴＲ（ＮＭＯＳトランジスタＮＴＲ）のオフ状態を維持するためのゲート駆動信号（走査信号）ＧＡＴＥｑの電圧値がソース駆動信号（映像信号）ＳＩＧｐの電圧下限値よりも−側に２．２Ｖ大きい値であり、画素トランジスタＴＲ（ＮＭＯＳトランジスタＮＴＲ）のオン状態を維持するためのゲート駆動信号（走査信号）ＧＡＴＥｑの電圧値がソース駆動信号（映像信号）ＳＩＧｐの電圧上限値よりも＋側に２．２Ｖ大きい値である場合に、ソース駆動信号（映像信号）ＳＩＧｐの取り得る電圧範囲が−１５Ｖから＋１５Ｖまでの３０Ｖである場合には、ゲート駆動部から供給するゲート駆動信号（走査信号）ＧＡＴＥｑの電圧範囲は、−１７．２Ｖから＋１７．２Ｖまでの電圧範囲とする必要がある。

このため、図８に示す比較例の構成では、レベルシフタ回路（Ｌ／Ｓ）及びバッファ回路（Ｂｕｆ）に＋１７．２Ｖ以上の正極性電源電圧Ｖ（＋）、及び、−１７．２Ｖ以下の負極性電源電圧Ｖ（−）を供給する必要がある。

このとき、レベルシフタ回路（Ｌ／Ｓ）及びバッファ回路（Ｂｕｆ）に供給される負極性電源電圧Ｖ（−）と正極性電源電圧Ｖ（＋）との電位差｜Ｖ（＋）−Ｖ（−）｜は、３４．４Ｖ以上に及ぶ（｜Ｖ（＋）−Ｖ（−）｜≧３４．４Ｖ）。

また、画素トランジスタＴＲを構成するＮＭＯＳトランジスタＮＴＲに印加される電圧振幅は、負極性電源電圧Ｖ（−）と正極性電源電圧Ｖ（＋）との電位差｜Ｖ（＋）−Ｖ（−）｜に相当する。

このため、図８に示す比較例の構成では、レベルシフタ回路（Ｌ／Ｓ）及びバッファ回路（Ｂｕｆ）を構成する薄膜トランジスタ（ＴＦＴ）や、画素トランジスタＴＲを構成するＮＭＯＳトランジスタＮＴＲに要求される耐圧が大きくなり、特性劣化のリスクが高くなる。また、ゲート駆動部や各画素ＰＸで消費される電力が大きくなる。

図８に示す比較例に対し、本実施形態に係る表示装置１０では、上述したように、画素ＰＸを構成する画素トランジスタＴＲを、ＰＭＯＳトランジスタＰＴＲとＮＭＯＳトランジスタＮＴＲとが並列接続されたＣＭＯＳ（相補型ＭＯＳ）構成としている。

このため、本実施形態に係る表示装置１０では、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。

また、本実施形態に係る表示装置１０では、上述したように、ゲートパルス生成部２２０から出力されるゲート駆動原信号ＧＡＴＥｑ（＋）及びゲート駆動原信号ＧＡＴＥｑ（−）が取り得る電圧範囲（｜ＶＧＩ−ＧＮＤ｜）、第２レベル変換部２２２から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）の波形が取り得る電圧範囲（｜ＶＧＨ−ＧＮＤ｜）、第３レベル変換部２２３から出力される出力パルスの波形が取り得る電圧範囲（｜ＶＧＩ−ＶＧＫ｜）、第４レベル変換部２２４から出力される出力パルスの波形が取り得る電圧範囲（｜ＶＧＪ−ＶＧＫ｜）、及び、第５レベル変換部２２５から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｐ（Ｎ）が取り得る電圧範囲（｜ＶＧＪ−ＶＧＬ｜）は、何れも、ソース駆動信号（映像信号）ＳＩＧｐ及び画素電極Ｐｉｘが取り得る電圧範囲（｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜）よりも小さくすることができ、ゲート駆動部２２を構成する薄膜トランジスタ（ＴＦＴ）の耐圧を小さくすることができる。

本実施形態において、例えば、第１正極性電圧ＶＧＩを＋８．６Ｖとし、第２正極性電圧ＶＧＨを、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）（＋１５Ｖ）よりも＋側に２．２Ｖ大きい＋１７．２Ｖとし、第３正極性電圧ＶＧＪを＋３．３Ｖとし、第１負極性電圧ＶＧＫを−８．６Ｖとし、第２負極性電圧ＶＧＬを、ソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）（−１５Ｖ）よりも−側に２．２Ｖ大きい−１７．２Ｖとした場合、ゲートパルス生成部２２０から出力されるゲート駆動原信号ＧＡＴＥｑ（＋）及びゲート駆動原信号ＧＡＴＥｑ（−）が取り得る電圧範囲（｜ＶＧＩ−ＧＮＤ｜）は８．６Ｖ、第２レベル変換部２２２から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）の波形が取り得る電圧範囲（｜ＶＧＨ−ＧＮＤ｜）は１７．２Ｖ、第３レベル変換部２２３から出力される出力パルスの波形が取り得る電圧範囲（｜ＶＧＩ−ＶＧＫ｜）は１７．２Ｖ、第４レベル変換部２２４から出力される出力パルスの波形が取り得る電圧範囲（｜ＶＧＪ−ＶＧＫ｜）は１２．９Ｖ、及び、第５レベル変換部２２５から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｐ（Ｎ）が取り得る電圧範囲（｜ＶＧＪ−ＶＧＬ｜）は１７．２Ｖとなる。

また、各レベル変換部における電圧変位を小さくすることができる。具体的には、上述した例において、第２レベル変換部２２２におけるハイ電位の電圧変位（｜ＶＧＨ−ＶＧＩ｜）は＋８．６Ｖ、第３レベル変換部２２３におけるロー電位の電圧変位（｜ＧＮＤ−ＶＧＫ｜）は＋８．６Ｖ、第４レベル変換部２２４におけるハイ電位の電圧変位（｜ＶＧＩ−ＶＧＪ｜）は＋５．３Ｖ、第５レベル変換部２２５におけるロー電位の電圧変位（｜ＶＧＫ−ＶＧＬ｜）は＋８．６Ｖとなる。

ゲート駆動原信号ＧＡＴＥｑ（−）から第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成する際、第３レベル変換部２２３、第４レベル変換部２２４、及び第５レベル変換部２２５を１つのレベル変換部で構成した場合、Ａｎ点におけるゲート駆動原信号ＧＡＴＥｑ（−）のロー電位をＧＮＤ電位から第２負極性電圧ＶＧＬに変位させて、Ｅ点における第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成することとなる。上述した例において、このときのロー電位の電圧変位（｜ＧＮＤ−ＶＧＬ｜）は＋１７．２Ｖとなり、薄膜トランジスタ（ＴＦＴ）に過大な負荷が掛かることとなる。このため、レベル変換部を構成する薄膜トランジスタ（ＴＦＴ）の特性劣化を招く可能性がある。

一方、ゲート駆動原信号ＧＡＴＥｑ（＋）から第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成する場合には、上述した例に示すように、第２レベル変換部２２２におけるハイ電位の電圧変位（｜ＶＧＨ−ＶＧＩ｜）は＋８．６Ｖとなる。すなわち、本実施形態では、ゲート駆動原信号ＧＡＴＥｑ（−）から第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成するレベル変換部（ここでは、第３レベル変換部２２３、第４レベル変換部２２４、第５レベル変換部２２５）の数を、ゲート駆動原信号ＧＡＴＥｑ（＋）から第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成するレベル変換部（ここでは、第２レベル変換部２２２）の数よりも多くすることで、各レベル変換部における電圧変位を小さくすることができる。

従って、本実施形態に係る表示装置１０においては、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲ、また、ゲート駆動部２２を構成する薄膜トランジスタ（ＴＦＴ）の特性劣化のリスクを低くすることができ、図８に示す比較例よりも信頼性の低下を抑制することができる。また、各画素ＰＸ及びゲート駆動部２２における消費電流を図８に示す比較例よりも小さくすることができるので、低消費電力駆動を実現することができる。

なお、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成するレベル変換部の数、又は、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成するレベル変換部の数は、各レベル変換部における電圧変位が最適値となるように適宜設定すれば良く、上記に限るものではない。また、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成するレベル変換部の数と、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成するレベル変換部の数とは、ゲート駆動原信号から第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）又は第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成する際の電圧変位の大きさに応じた異なる数であれば良く、上記に限るものではない。

以下、図４から図７を参照して、本実施形態に係る表示装置１０における動作例について説明する。

図７では、フレーム１では、ｑ行目の画素行においてソース駆動信号（映像信号）ＳＩＧｐが電圧上限値Ｖｓｉｇ（＋）、ｑ＋１行目の画素行においてソース駆動信号（映像信号）ＳＩＧｐが電圧下限値Ｖｓｉｇ（−）となり、フレーム２では、ｑ行目の画素行においてソース駆動信号（映像信号）ＳＩＧｐが電圧下限値Ｖｓｉｇ（−）、ｑ＋１行目の画素行においてソース駆動信号（映像信号）ＳＩＧｐが電圧上限値Ｖｓｉｇ（＋）となる例を示している。以下、ｑ行ｐ列の画素ＰＸの画素トランジスタＴＲの駆動例について説明する。

図７に示す例において、ゲート駆動原信号ＧＡＴＥｑ（＋）がロー電位（ＧＮＤ電位）からハイ電位（第１正極性電圧ＶＧＩ）に遷移するタイミングｔｎ０，ｔｐ０を、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち上がりタイミングと称し、ソース駆動信号（映像信号）ＳＩＧｐがＧＮＤ電位から電圧上限値Ｖｓｉｇ（＋）に遷移するタイミングｔｎ１、及び、ソース駆動信号（映像信号）ＳＩＧｐがＧＮＤ電位から電圧下限値Ｖｓｉｇ（−）に遷移するタイミングｔｐ１を、画素ＰＸの書き込みタイミングと称し、ゲート駆動原信号ＧＡＴＥ（＋）がハイ電位（第１正極性電圧ＶＧＩ）からロー電位（ＧＮＤ電位）に遷移するタイミングｔｎ２，ｔｐ２を、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち下がりタイミングと称する。

また、本実施形態では、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち上がりタイミングｔｎ０，ｔｐ０において、ソース駆動信号（映像信号）ＳＩＧｐがＧＮＤ電位となるように、ソース駆動信号（映像信号）ＳＩＧｐが電圧上限値Ｖｓｉｇ（＋）からＧＮＤ電位に遷移するタイミングｔｎ３、及び、ソース駆動信号（映像信号）ＳＩＧｐが電圧下限値Ｖｓｉｇ（−）からＧＮＤ電位に遷移するタイミングｔｐ３を、ソース駆動信号（映像信号）ＳＩＧｐの立ち下がりタイミングとして設けている。

図７に示すフレーム１において、ｑ行目の画素行が選択されると、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち上がりタイミングｔｎ０において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がハイ電位（第２正極性電圧ＶＧＨ）からロー電位（ＧＮＤ電位）に遷移する。これにより、ＰＭＯＳトランジスタＰＴＲのゲート電圧がＧＮＤ電位となり、ＰＭＯＳトランジスタＰＴＲがオン待機状態となる。

また、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がロー電位（第２負極性電圧ＶＧＬ）からハイ電位（第３正極性電圧ＶＧＪ）に遷移する。

これにより、ＮＭＯＳトランジスタＮＴＲのゲート電圧が第３正極性電圧ＶＧＪとなり、ＮＭＯＳトランジスタＮＴＲがオン待機状態となる。

画素ＰＸの書き込みタイミングｔｎ１において、ソース駆動信号（映像信号）ＳＩＧｐがＧＮＤ電位から電圧上限値Ｖｓｉｇ（＋）に遷移すると、画素電極Ｐｉｘにソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）が書き込まれる。

その後、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち下がりタイミングｔｎ２において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がロー電位（ＧＮＤ電位）からハイ電位（第２正極性電圧ＶＧＨ）に遷移する。

これにより、ＰＭＯＳトランジスタＰＴＲのゲート電圧が第２正極性電圧ＶＧＨとなり、ＰＭＯＳトランジスタＰＴＲがオフ状態となる。

また、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち下がりタイミングｔｎ２において、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がハイ電位（第３正極性電圧ＶＧＪ）からロー電位（第２負極性電圧ＶＧＬ）に遷移する。

これにより、ＮＭＯＳトランジスタＮＴＲのゲート電圧が第２負極性電圧ＶＧＬとなり、ＮＭＯＳトランジスタＮＴＲがオフ状態となる。

このため、ソース駆動信号（映像信号）ＳＩＧｐの立ち下がりタイミングｔｎ３において、ソース駆動信号（映像信号）ＳＩＧｐが電圧上限値Ｖｓｉｇ（＋）からＧＮＤ電位に遷移しても、画素トランジスタＴＲのオフ状態が維持され、画素容量ＣＳによって画素電極Ｐｉｘの電位がソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）に維持される。

続いて、図７に示すフレーム２において、ｑ行目の画素行が選択されると、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち上がりタイミングｔｐ０において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がハイ電位（第２正極性電圧ＶＧＨ）からロー電位（ＧＮＤ電位）に遷移する。

これにより、ＰＭＯＳトランジスタＰＴＲのゲート電圧がＧＮＤ電位となり、ＰＭＯＳトランジスタＰＴＲがオン待機状態となる。

また、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち上がりタイミングｔｐ０において、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がロー電位（第２負極性電圧ＶＧＬ）からハイ電位（第３正極性電圧ＶＧＪ）に遷移する。

これにより、ＮＭＯＳトランジスタＮＴＲのゲート電圧が第３正極性電圧ＶＧＪとなり、ＮＭＯＳトランジスタＮＴＲがオン待機状態となる。

画素ＰＸの書き込みタイミングｔｐ１において、ソース駆動信号（映像信号）ＳＩＧｐがＧＮＤ電位から電圧下限値Ｖｓｉｇ（−）に遷移すると、画素電極Ｐｉｘにソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）が書き込まれる。

その後、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち下がりタイミングｔｐ２において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がロー電位（ＧＮＤ電位）からハイ電位（第２正極性電圧ＶＧＨ）に遷移する。

これにより、ＰＭＯＳトランジスタＰＴＲのゲート電圧が第２正極性電圧ＶＧＨとなり、ＰＭＯＳトランジスタＰＴＲがオフ状態となる。

また、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち下がりタイミングｔｐ２において、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がハイ電位（第３正極性電圧ＶＧＪ）からロー電位（第２負極性電圧ＶＧＬ）に遷移する。

これにより、ＮＭＯＳトランジスタＮＴＲのゲート電圧が第２負極性電圧ＶＧＬとなり、ＮＭＯＳトランジスタＮＴＲがオフ状態となる。

このため、ソース駆動信号（映像信号）ＳＩＧｐの立ち下がりタイミングｔｐ３において、ソース駆動信号（映像信号）ＳＩＧｐが電圧下限値Ｖｓｉｇ（−）からＧＮＤ電位に遷移しても、画素トランジスタＴＲのオフ状態が維持され、画素容量ＣＳによって画素電極Ｐｉｘの電位がソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）に維持される。

このように、本実施形態に係る表示装置１０では、ソース駆動信号（映像信号）ＳＩＧｐの電圧範囲（｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜）よりも電圧振幅値が小さい第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を用いて、画素トランジスタＴＲを駆動することができる。

従って、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲ、また、ゲート駆動部２２を構成する薄膜トランジスタ（ＴＦＴ）の特性劣化のリスクを低くすることができ、信頼性の低下を抑制することができる。

また、ゲート駆動部２２における消費電流を小さくすることができるので、低消費電力駆動を実現することができる。

なお、本実施形態では、上述したように、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち上がりタイミングｔｎ０において、ソース駆動信号（映像信号）ＳＩＧｐをＧＮＤ電位とし、画素ＰＸの書き込みタイミングｔｎ１において、ＧＮＤ電位から電圧上限値Ｖｓｉｇ（＋）に遷移する。

また、本実施形態では、上述したように、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち上がりタイミングｔｐ０において、ソース駆動信号（映像信号）ＳＩＧｐをＧＮＤ電位とし、画素ＰＸの書き込みタイミングｔｐ１において、ＧＮＤ電位から電圧上限値Ｖｓｉｇ（−）に遷移する。

例えば、画素電極Ｖｐｉｘがソース駆動信号（映像信号）ＳＩＧｐの下限電圧Ｖｓｉｇ（−）を維持した状態で、ソース駆動信号（映像信号）ＳＩＧｐが上限電圧Ｖｓｉｇ（＋）となり、画素トランジスタＴＲがオンとなると、瞬間的に画素トランジスタＴＲのソース−ドレイン間に｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜の電圧（｜Ｖｓｉｇ（＋）｜＝｜−Ｖｓｉｇ（−）｜＝Ｖｓｉｇとしたとき、２×Ｖｓｉｇ）が印加された状態で、画素容量ＣＳに蓄積された電荷が移動する（大きな電流が流れる）ことととなり、画素トランジスタＴＲの劣化要因となる可能性がある。

また、本実施形態では、上述したように、ゲート駆動原信号ＧＡＴＥｑ（＋）の立ち上がりタイミングｔｎ０，ｔｐ０において画素トランジスタＴＲ（ＰＭＯＳトランジスタＰＴＲ、ＮＭＯＳトランジスタＮＴＲ）をオン待機状態として画素容量ＣＳに蓄積された電荷を放電し、画素電極Ｐｉｘの電位をＧＮＤ電位としてから、画素ＰＸの書き込みタイミングｔｎ１，ｔｐ１においてソース駆動信号（映像信号）ＳＩＧｐを遷移させる。

これにより、画素ＰＸの書き込みタイミングｔｎ１，ｔｐ１において画素容量ＣＳに蓄積された電荷が移動する（電流が流れる）ことを防ぐことができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの劣化を抑制することができる。

また、本実施形態では、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）のハイ電位を、ＧＮＤ電位よりも高く、第１正極性電圧ＶＧＩよりも低い第３正極性電圧ＶＧＪとしている。

例えば、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）のハイ電位及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）のロー電位の双方をＧＮＤ電位とした場合、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲのソース−ゲート間のオフセット電圧によって画素ＰＸにＧＮＤ電位を書き込めず、画素電極Ｐｉｘに放電残圧Ｖｏｆｆｓｅｔ（Ｖｏｆｆｓｅｔ（Ｐ），Ｖｏｆｆｓｅｔ（Ｎ））が現れる（図７中の破線）。

本実施形態では、上述したように、第４レベル変換部２２４及び第５レベル変換部２２５に対し、ＧＮＤ電位よりも高く、第１正極性電圧ＶＧＩよりも低い第３正極性電圧ＶＧＪを供給する。換言すれば、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）のハイ電位を、第３正極性電圧ＶＧＪとする。

この第３正極性電圧ＶＧＪを、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値と電圧下限値との電位差の半値であるＧＮＤ電位に対し、ＮＭＯＳトランジスタＮＴＲのソース−ゲート間のオフセット電圧分だけ高い値とすることで、ＮＭＯＳトランジスタＮＴＲを介して、画素ＰＸにＧＮＤ電位を書き込むことができる。

なお、上述した構成に代えて、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）のロー電位を、所定の負極性電圧としても良い。

この場合には、この負極性電圧を、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値と電圧下限値との電位差の半値であるＧＮＤ電位に対し、ＰＭＯＳトランジスタＰＴＲのソース−ゲート間のオフセット電圧分だけ低い値とすることで、ＰＭＯＳトランジスタＰＴＲを介して、画素ＰＸにＧＮＤ電位を書き込むことができる。

次に、本実施形態に係る表示装置１０におけるＴＦＴ基板１００の構造について説明する。

図９は、実施形態に係るＴＦＴ基板の表示領域における画素の配置例を示す図である。図１０は、実施形態に係るＴＦＴ基板の１画素の構成例を示す図である。図１１は、図１０に示す平面図をＸ−Ｘ’線で切断した断面図である。図１２は、実施形態に係るＴＦＴ基板の額縁領域におけるゲート駆動部の配置例を示す図である。図１３は、実施形態に係るＴＦＴ基板の額縁領域においてゲート駆動部を構成する薄膜トランジスタの断面図である。

図１１及び図１３に示すように、ＴＦＴ基板１００は、基材１と、基材１の一方の面１ａ上に設けられた第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）、及びゲート駆動部２２を構成する薄膜トランジスタ（ＴＦＴ）のゲートと、基材１の一方の面１ａ上に設けられたゲート絶縁膜１３とを有する。ゲート絶縁膜１３は、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）、及び薄膜トランジスタ（ＴＦＴ）のゲートを覆っている。

また、図１１及び図１３に示すように、ＴＦＴ基板１００は、ゲート絶縁膜１３上に設けられた半導体膜３２と、ゲート絶縁膜１３上に設けられた層間絶縁膜２３とを有する。層間絶縁膜２３は、半導体膜３２を覆っている。図１３に示す半導体膜３２は、ゲート駆動部２２を構成する薄膜トランジスタ（ＴＦＴ）に対応して設けられている。層間絶縁膜２３には、第１コンタクトホールＨ１と、第２コンタクトホールＨ２とが設けられている。第１コンタクトホールＨ１及び第２コンタクトホールＨ２は、半導体膜３２を底面とする貫通穴である。なお、半導体膜３２は、画素トランジスタＴＲにも対応して設けられており、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）において、半導体膜３２と交差する部分が、ＮＭＯＳトランジスタＮＴＲのゲートを構成し、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）において、半導体膜３２と交差する部分が、ＰＭＯＳトランジスタＰＴＲのゲートを構成する。

また、図９、図１０、図１１及び図１３に示すように、ＴＦＴ基板１００は、薄膜トランジスタ（ＴＦＴ）のソース及びドレインと、第２反射膜３１と、を有する。薄膜トランジスタ（ＴＦＴ）のソース及びドレインと、第２反射膜３１は、層間絶縁膜２３上にそれぞれ設けられている。薄膜トランジスタ（ＴＦＴ）のソースは、第１コンタクトホールＨ１を埋め込んでいる。また、薄膜トランジスタ（ＴＦＴ）のドレインは、第２コンタクトホールＨ２を埋め込んでいる。

薄膜トランジスタ（ＴＦＴ）のソース及びドレインと、第２反射膜３１とは、例えば、同一組成の導電膜で構成されている。

また、ＴＦＴ基板１００は、ソースバスライン（映像信号線）ＤＴＬｐと、画素トランジスタＴＲのソース及びドレインと、を有する。これらソースバスライン（映像信号線）ＤＴＬｐ、画素トランジスタＴＲのソース及びドレインは、薄膜トランジスタ（ＴＦＴ）のソース及びドレイン、第２反射膜３１と同様に、層間絶縁膜２３上にそれぞれ設けられ、例えば、同一組成の導電膜で構成されている。なお、図９及び図１０に示す例では、画素トランジスタＴＲのソース及びドレインの図示を省略している。

また、図１１及び図１３に示すように、ＴＦＴ基板１００は、層間絶縁膜２３上に設けられた絶縁性の平坦化膜３３を有する。平坦化膜３３は、第２反射膜３１と、薄膜トランジスタ（ＴＦＴ）のソース及びドレインとを覆っている。また、平坦化膜３３は、ソースバスライン（映像信号線）ＤＴＬｐと、ここでは図示しない画素トランジスタＴＲのソース及びドレインとを覆っている。平坦化膜３３の上面３３ａは平坦であり、基材１の一方の面１ａに平行となっている。

また、図１１及び図１３に示すように、ＴＦＴ基板１００は、平坦化膜３３上に設けられた共通電極４１と、共通電極４１上に設けられた第１反射膜４３と、平坦化膜３３上に設けられた絶縁膜４５と、を有する。

図１０に示すように、各画素ＰＸにおいて、第１反射膜４３と、第２反射膜３１は、平面視で並んで配置されている。

図１１及び図１３に示すように、絶縁膜４５は、共通電極４１と第１反射膜４３とを覆っている。絶縁膜４５は、画素ＰＸにおける画素容量ＣＳ（図３参照）の誘電体である。

また、図１０及び図１１に示すように、ＴＦＴ基板１００は、絶縁膜４５上に設けられた画素電極Ｐｉｘを有する。画素電極Ｐｉｘは、絶縁膜４５を介して共通電極４１を覆っている。画素電極Ｐｉｘは、ここでは図示しない画素トランジスタＴＲのドレインと接続されている。

画素電極Ｐｉｘの平面視による形状は、例えば矩形である。図９に示したように、複数の画素電極Ｐｉｘは、ＴＦＴ基板１００の表示領域１１において、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、表示領域１１において、２次元のマトリクス状に配置されている。本実施形態では、画素電極Ｐｉｘと平面視で重なる領域が、１つの画素ＰＸとなっている。

ゲート駆動部２２は、複数の薄膜トランジスタで構成され、図１２に示すように、ＴＦＴ基板１００の表示領域１１の外側の額縁領域１２に設けられる。図１２では、図１に示すように、表示領域１１の右側の額縁領域１２にゲート駆動部２２の各構成部が設けられた例を示している。

図１２に示す例では、図中右側から、ゲートパルス生成部２２０、第２レベル変換部２２２、第３レベル変換部２２３、第４レベル変換部２２４、第５レベル変換部２２５の順に並び配置され、表示領域１１の各画素ＰＸに第１ゲート駆動信号（第１査信号）ＧＡＴＥｑ（Ｐ）及び第２ゲート駆動信号（第１査信号）ＧＡＴＥｑ（Ｎ）が供給される。

次に、ＴＦＴ基板１００の各部を構成する材料について、例を挙げて説明する。基材１は、ガラスもしくは可撓性の樹脂基板で構成されている。第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）、及び薄膜トランジスタ（ＴＦＴ）のゲートは、モリブデンを含む材料で構成されている。ゲート絶縁膜１３は、シリコン酸化膜及びシリコン窒化膜で構成されている。例えば、ゲート絶縁膜１３は、基材１側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。

半導体膜３２は、ポリシリコンで構成されている。層間絶縁膜２３は、シリコン酸化膜及びシリコン窒化膜で構成されている。例えば、層間絶縁膜２３は、基材１側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。

薄膜トランジスタ（ＴＦＴ）のソース及びドレインと、第２反射膜３１とは、チタン及びアルミニウムで構成されている。例えば、薄膜トランジスタ（ＴＦＴ）のソース及びドレインと、第２反射膜３１とは、基材１側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。

平坦化膜３３は、アクリル樹脂で構成されている有機絶縁膜である。共通電極４１は、透光性の導電膜であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成されている。第１反射膜４３は、モリブデン及びアルミニウムで構成されている。例えば、第１反射膜４３は、基材１側からモリブデン、アルミニウム、モリブデンがこの順で積層された積層構造の膜で構成されている。

絶縁膜４５は、シリコン窒化膜で構成されている。画素電極Ｐｉｘは、ＩＴＯで構成されている。

なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でＴＦＴ基板の各部を構成しても良い。例えば、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）、及び薄膜トランジスタ（ＴＦＴ）のゲートは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていても良い。また、例えば、薄膜トランジスタ（ＴＦＴ）のソース及びドレインと、第２反射膜３１とは、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていても良い。

上述したように、本実施形態では、表示領域１１の各画素ＰＸの平面視において、共通電極４１のない領域には、第２反射膜３１を設け、共通電極４１上に第１反射膜４３を設けている。具体的には、図１０に示すように、表示領域１１の各画素ＰＸの平面視において、第１反射膜４３と第２反射膜３１とは、平面視で並んで配置されている。このうち、第１反射膜４３は、画素トランジスタＴＲのチャネル領域を遮光する機能を有している。

屋外のような強い光が表示装置１０に当たる環境下では、表示面に入射する光が電気泳動層を透過して、画素トランジスタＴＲのチャネル領域に入射すると、光伝導効果によって画素トランジスタＴＲに光リーク電流が流れ、画素トランジスタＴＲの動作が不安定になって表示不良や誤動作が発生することが懸念される。本実施形態では、第１反射膜４３によって画素トランジスタＴＲのチャネル領域を遮光することにより、光リーク電流による表示不良や誤動作を抑制している。

本実施形態では、ＴＦＴ基板１００の表示領域１１の外側の額縁領域１２に設けられるゲート駆動部２２を構成する薄膜トランジスタ回路においても、図１２及び図１３に示すように、第１反射膜４３で薄膜トランジスタ（ＴＦＴ）のチャネル領域を遮光する。

具体的には、図１２及び図１３に示すように、平面視において薄膜トランジスタ（ＴＦＴ）が重なる領域Ａを、第１反射膜４３で覆うようにしている。これにより、薄膜トランジスタ（ＴＦＴ）のチャネル領域が遮光され、ゲート駆動部２２が光リーク電流によって誤動作することを防ぐことができる。

例えば、額縁領域１２の全面を第１反射膜４３で覆う等、平面視において薄膜トランジスタ（ＴＦＴ）が重なる領域Ａの外側にも第１反射膜４３を設けた場合には、配線経路等と共通電極４１を介して電気的に容量接続され、結果的に負荷容量が増加し消費電力が増加する可能性がある。本実施形態では、薄膜トランジスタ（ＴＦＴ）が重なる領域Ａのみ第１反射膜４３で覆う構成とすることで、負荷容量の増加を抑制しつつ、光リーク電流の発生を抑制することができる。なお、薄膜トランジスタ（ＴＦＴ）が重なる領域Ａを覆う第１反射膜４３は、各々がフローティング状態であることが好ましいが、隣り合う薄膜トランジスタ（ＴＦＴ）の距離が近接している場合には、各々の薄膜トランジスタ（ＴＦＴ）を覆う第１反射膜４３が電気的に接続されていても良い。

また、薄膜トランジスタ（ＴＦＴ）が重なる領域Ａを覆う第１反射膜４３の各々をフローティング状態に保つためには、額縁領域１２に設けられる共通電極４１は、表示領域１１に設けられる共通電極４１とは離間していることが好ましく、また、額縁領域１２において、薄膜トランジスタ（ＴＦＴ）が重なる領域Ａに設けられる第１反射膜４３に重なる共通電極４１の各々がフローティング状態であることが好ましいが、これに限るものではない。例えば、表示領域１１に設けられる共通電極４１と額縁領域１２に設けられる共通電極４１とが一体的に連続して設けられる構成であっても良い。また、額縁領域１２に設けられる共通電極４１及び第１反射膜４３が、表示領域１１に設けられる共通電極４１を介して共通電位ＶＣＯＭを供給する配線に電気的に接続される構造であっても良い。

図１４は、図１１に示す断面図の変形例を示す図である。図１４に示すように、ＴＦＴ基板１００は、画素電極Ｐｉｘ上に設けられた保護膜６１を備える。保護膜６１は、例えばレジストである。このような構成であれば、画素電極Ｐｉｘは保護膜６１に覆われて保護される。これにより、例えば、ＴＦＴ基板１００が搬送される際に、ＴＦＴ基板１００に外部物体が接触するような事態が生じても、外部物体が画素電極Ｐｉｘに直接接触することを防ぐことができる。また、複数枚のＴＦＴ基板１００を重ねた場合でも、ＴＦＴ基板１００の画素電極Ｐｉｘが他のＴＦＴ基板１００に直接接触することを防ぐことができる。このため、画素電極Ｐｉｘが傷つくことを防ぐことができる。

次に、実施形態に係る表示装置１０の構造について説明する。図１５は、実施形態に係る表示装置の構造例を示す断面図である。図１５に示すように、実施形態に係る表示装置１０は、上述のＴＦＴ基板１００と、ＴＦＴ基板１００と対向して配置された対向基板１３０と、ＴＦＴ基板１００と対向基板１３０との間に配置された電気泳動層１６０と、シール部１５２と、を備える。

対向基板１３０は、基材１３１と、対向電極１３３とを有する。基材１３１は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極１３３は、基材１３１において、ＴＦＴ基板１００と対向する面側に設けられている。対向電極１３３は、透光性の導電膜であるＩＴＯで構成されている。対向電極１３３と画素電極Ｐｉｘは、電気泳動層１６０を挟んで対向している。

シール部１５２は、ＴＦＴ基板１００と対向基板１３０との間に設けられている。ＴＦＴ基板１００、対向基板１３０及びシール部１５２により囲まれた内部の空間に電気泳動層１６０が封止されている。シール部１５２には接続部材１５３が設けられている。対向電極１３３は、接続部材１５３を介して、ＴＦＴ基板１００の共通電極４１と接続される。これにより、対向電極１３３に共通電位ＶＣＯＭが供給される。

電気泳動層１６０は、複数のマイクロカプセル１６３を含む。マイクロカプセル１６３の内部には、複数の黒色微粒子１６１と、複数の白色微粒子１６２と、分散液１６５とが封入されている。複数の黒色微粒子１６１及び複数の白色微粒子１６２は、分散液１６５に分散されている。分散液１６５は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子１６１は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子１６２は、電気泳動粒子であり、例えば正に帯電した酸化チタン（ＴｉＯ_２）が用いられる。

画素電極Ｐｉｘと対向電極１３３との間に電界が形成されることにより、黒色微粒子１６１と白色微粒子１６２との分散状態が変化する。黒色微粒子１６１と白色微粒子１６２の分散状態に応じて、電気泳動層１６０を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極１３３に共通電位ＶＣＯＭ（例えば、ＧＮＤ電位）が供給され、画素電極Ｐｉｘに負の電位が供給されると、負に帯電している黒色微粒子１６１は対向基板１３０側に移動し、正に帯電している白色微粒子１６２はＴＦＴ基板１００側に移動する。これにより、対向基板１３０側からＴＦＴ基板１００を見ると、画素電極Ｐｉｘと平面視で重なる領域（画素）は、黒表示となる。

なお、本実施形態では、表示装置１０が電気泳動層を有する電気泳動型表示パネルを具備した電気泳動装置（電気泳動型ディスプレイ）を例示したが、表示装置１０が液晶層を有する液晶表示パネルを具備した液晶表示装置（液晶ディスプレイ）等である場合にも適用可能である。

実施形態に係る表示装置１０が電気泳動装置である場合は、電気泳動型表示パネルを液晶表示パネル等よりも高電圧で駆動する必要がある。このため、ソース駆動信号の電圧上限値と電圧下限値との電位差が液晶表示パネル等よりも大きく、これに伴いゲート駆動信号の電圧振幅値が液晶表示パネル等よりも大きくなる。従って、実施形態に係る表示装置１０が電気泳動装置である場合、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることによるＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲの特性劣化、又は信頼性低下の抑制効果が液晶表示装置よりも大きい。

以上説明したように、実施形態に係る表示装置１０は、画素ＰＸを構成する画素トランジスタＴＲを、ＰＭＯＳトランジスタＰＴＲとＮＭＯＳトランジスタＮＴＲとが並列接続されたＣＭＯＳ（相補型ＭＯＳ）構成とし、ＰＭＯＳトランジスタＰＴＲのゲートには、ハイ電位がソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）よりも高く、ロー電位がＧＮＤ電位以下の負極性パルスである第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を供給し、ＮＭＯＳトランジスタＮＴＲのゲートには、ロー電位がソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）よりも低く、ハイ電位がＧＮＤ電位以上の正極性パルスである第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を供給するゲート駆動部２２を備える。

これにより、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。

また、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの特性劣化のリスクを低くすることができ、信頼性の低下を抑制することができる。

さらに、各画素ＰＸにおける消費電流を小さくすることができる。

また、具体的に、ゲート駆動部２２は、レベルシフタ回路（Ｌ／Ｓ）から出力される、ロー電位がＧＮＤ電位、ハイ電位が第３正極性電圧ＶＧＩの正極性パルスから、ａ個のレベル変換部を経由して、ロー電位がＧＮＤ電位、ハイ電位が第２正極性電圧ＶＧＨの負極性パルスである第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成すると共に、ｂ個のレベル変換部を経由して、ロー電位が第２負極性電圧ＶＧＬ、ハイ電位が第３正極性電圧ＶＧＪの正極性パルスである第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成する。第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成するレベル変換部の数ａと第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成するレベル変換部の数ｂとは異なっている。

これにより、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成するゲート駆動部２２の各部の電圧範囲を小さくすることができる。

より具体的には、ゲートパルス生成部２２０から出力されるゲート駆動原信号ＧＡＴＥｑ（＋）及びゲート駆動原信号ＧＡＴＥｑ（−）が取り得る電圧範囲（｜ＶＧＩ−ＧＮＤ｜）、第２レベル変換部２２２から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）の波形が取り得る電圧範囲（｜ＶＧＨ−ＧＮＤ｜）、第３レベル変換部２２３から出力される出力パルスの波形が取り得る電圧範囲（｜ＶＧＩ−ＶＧＫ｜）、第４レベル変換部２２４から出力される出力パルスの波形が取り得る電圧範囲（｜ＶＧＪ−ＶＧＫ｜）、及び、第５レベル変換部２２５から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｐ（Ｎ）が取り得る電圧範囲（｜ＶＧＪ−ＶＧＬ｜）は、何れも、ソース駆動信号（映像信号）ＳＩＧｐ及び画素電極Ｐｉｘが取り得る電圧範囲（｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜）よりも小さくすることができる。

また、各レベル変換部における電圧変位を小さくすることができる。具体的には、例えば、第２正極性電圧ＶＧＨを＋１７．２Ｖ、第１正極性電圧ＶＧＩを＋８．６Ｖ、第３正極性電圧ＶＧＪを＋３．３Ｖ、第１負極性電圧ＶＧＫを−８．６Ｖ、第２負極性電圧ＶＧＬを−１７．２Ｖとしたとき、第２レベル変換部２２２におけるハイ電位の電圧変位（｜ＶＧＨ−ＶＧＩ｜）は＋８．６Ｖ、第３レベル変換部２２３におけるロー電位の電圧変位（｜ＧＮＤ−ＶＧＫ｜）は＋８．６Ｖ、第４レベル変換部２２４におけるハイ電位の電圧変位（｜ＶＧＩ−ＶＧＪ｜）は＋５．３Ｖ、第５レベル変換部２２５におけるロー電位の電圧変位（｜ＶＧＫ−ＶＧＬ｜）は＋８．６Ｖとなる。

これにより、ゲート駆動部２２を構成する薄膜トランジスタ（ＴＦＴ）の耐圧を小さくすることができる。

また、ゲート駆動部２２を構成する薄膜トランジスタ（ＴＦＴ）の特性劣化のリスクを低くすることができ、信頼性の低下を抑制することができる。

さらに、ゲート駆動部２２における消費電流を小さくすることができる。

このように、実施形態に係る表示装置１０によれば、画素トランジスタＴＲ及びゲート駆動部２２を構成する各部品の特性劣化のリスクを低くすることができ、信頼性の低下を抑制することができる。

また、各画素ＰＸ及びゲート駆動部２２における消費電流を小さくすることができるので、低消費電力駆動を実現することができる。

また、第４レベル変換部２２４及び第５レベル変換部２２５に対し、ＧＮＤ電位よりも高く、第１正極性電圧ＶＧＩよりも低い第３正極性電圧ＶＧＪを供給し、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）のハイ電位を、第３正極性電圧ＶＧＪとする。

この第３正極性電圧ＶＧＪを、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値と電圧下限値との電位差の半値であるＧＮＤ電位に対し、ＮＭＯＳトランジスタＮＴＲのソース−ゲート間のオフセット電圧分だけ高い値とすることで、ＮＭＯＳトランジスタＮＴＲを介して、画素ＰＸにＧＮＤ電位を書き込むことができる。

また、ＴＦＴ基板１００の表示領域１１の外側の額縁領域１２に設けられるゲート駆動部２２を構成する薄膜トランジスタ回路において、平面視で薄膜トランジスタ（ＴＦＴ）に重なる領域Ａを、第１反射膜４３で遮光することにより、ゲート駆動部２２が光リーク電流によって誤動作することを防ぐことができる。また、薄膜トランジスタ（ＴＦＴ）が重なる領域Ａのみ第１反射膜４３で覆う構成とすることで、負荷容量の増加を抑制しつつ、光リーク電流の発生を抑制することができる。

本実施形態により、信頼性の低下を抑制すると共に、低消費電力駆動を実現可能な表示装置１０を提供することができる。

なお、上述した実施形態において、第１正極性電圧ＶＧＩ、第２正極性電圧ＶＧＨ、第３正極性電圧ＶＧＪ、第１負極性電圧ＶＧＫ、第２負極性電圧ＶＧＬ等の各電源電圧は、電源回路２００から供給された何れかの正極性電圧を昇圧あるいは降圧して他の正極性電圧を生成する構成であっても良いし、電源回路２００から供給された何れかの負極性電圧を昇圧あるいは降圧して他の負極性電圧を生成する構成であっても良い。

また、全ての電源電圧が電源回路２００で生成されて供給される構成であっても良い。これら各電源電圧を生成あるいは供給する構成により本開示が限定されるものではない。

上述した各実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本実施形態によりもたらされるものと解される。

１ 基材
１０ 表示装置
１１ 表示領域
１２ 額縁領域
１３ ゲート絶縁膜
２０ 表示パネル駆動部
２１ ソース駆動部
２２，２２−１，２２−２ ゲート駆動部
２３ 層間絶縁膜
３１ 第２反射膜
３２ 半導体膜
３３ 平坦化膜
４１ 共通電極
４３ 第１反射膜
４５ 絶縁膜
６１ 保護膜
１００ ＴＦＴ基板
１３０ 対向基板
１３１ 基材
１３３ 対向電極
１５２ シール部
１５３ 接続部材
１６０ 電気泳動層
１６１ 黒色微粒子
１６２ 白色微粒子
１６３ マイクロカプセル
１６５ 分散液
２００ 電源回路
２２０ ゲートパルス生成部
２２１ 第１レベル変換部
２２２ 第２レベル変換部
２２３ 第３レベル変換部
２２４ 第４レベル変換部
２２５ 第５レベル変換部
３００ 制御回路
ＣＳ 画素容量
ＤＴＬｐ（ｐは、１からｎの整数） ソースバスライン（映像信号線）
ＧＡＴＥｑ（ｑは、１からｍの整数） ゲート駆動信号（走査信号）
ＧＡＴＥｑ（＋），ＧＡＴＥｑ（−） ゲート駆動原信号
ＧＡＴＥｑ（Ｎ） 第２ゲート駆動信号（第２走査信号）
ＧＡＴＥｑ（Ｐ） 第１ゲート駆動信号（第１走査信号）
Ｈ１ 第１コンタクトホール
Ｈ２ 第２コンタクトホール
ＮＴＲ，ｎｔｒ ＮＭＯＳトランジスタ
Ｐｉｘ 画素電極
ＰＴＲ，ｐｔｒ ＰＭＯＳトランジスタ
ＰＸ 画素
ＳＣＬｑ（Ｎ） 第２ゲートバスライン（第２走査線）
ＳＣＬｑ（Ｐ） 第１ゲートバスライン（第１走査線）
ＳＩＧｐ ソース駆動信号（映像信号）
ＴＲ 画素トランジスタ
ＶＧＨ 第２正極性電圧
ＶＧＩ 第１正極性電圧
ＶＧＪ 第３正極性電圧
ＶＧＫ 第１負極性電圧
ＶＧＬ 第２負極性電圧
ＶＧＯ ハイ電位（スタートパルス）
ＶＣＯＭ 共通電位
ＶＰ スタートパルス

Claims (7)

1. 第１方向及び当該第１方向に交わる第２方向にマトリクス状に並ぶ複数の画素を構成する画素容量及び画素トランジスタ、前記第１方向に並ぶ前記各画素に電気的に接続される複数の走査線、及び前記第２方向に並ぶ前記各画素に電気的に接続される複数の映像信号線を備えたＴＦＴ基板と、
   前記ＴＦＴ基板に設けられ、前記走査線を介して前記画素トランジスタをオンオフ制御する駆動部と、
   を備え、
   前記画素トランジスタは、
   前記映像信号線と前記画素容量との間に電気的に接続されたＰＭＯＳトランジスタと、
   前記ＰＭＯＳトランジスタに電気的に並列接続されたＮＭＯＳトランジスタと、
   を含み、
   前記走査線は、
   前記ＰＭＯＳトランジスタのゲートに電気的に接続される第１走査線と、
   前記ＮＭＯＳトランジスタのゲートに電気的に接続される第２走査線と、
   を含み、
   前記駆動部は、
   前記ＰＭＯＳトランジスタのゲートを駆動する第１走査信号を、ａ個のレベル変換部を経由し生成して前記第１走査線に供給すると共に、前記ＮＭＯＳトランジスタのゲートを駆動する第２走査信号を、ｂ個のレベル変換部を経由し生成して前記第２走査線に供給し、前記ａと前記ｂとは、互いに異なる整数であり、
   前記画素トランジスタは、
   複数の前記ＰＭＯＳトランジスタが前記映像信号線と前記画素容量との間に直列接続され、前記ＰＭＯＳトランジスタと同数のＮＭＯＳトランジスタが前記映像信号線と前記画素容量との間に直列接続されて構成され、
   前記第１走査信号と前記第２走査信号とは、互いに極性反転し、
   前記第１走査信号のハイ電位は、前記映像信号線に供給される映像信号の電圧上限値よりも高く、
   前記第２走査信号のロー電位は、前記映像信号線に供給される映像信号の電圧下限値よりも低い
   表示装置。
2. 前記第１走査信号のロー電位は、前記映像信号線に供給される映像信号の電圧上限値と電圧下限値との電位差の半値以下であり、
   前記第２走査信号のハイ電位は、前記映像信号線に供給される映像信号の電圧上限値と電圧下限値との電位差の半値以上である
   請求項１に記載の表示装置。
3. 前記第２走査信号のハイ電位は、前記映像信号線に供給される映像信号の電圧上限値と電圧下限値との電位差の半値に対し、前記ＮＭＯＳトランジスタのオフセット電圧分だけ高い値である
   請求項２に記載の表示装置。
4. 前記第１走査信号のロー電位は、前記映像信号線に供給される映像信号の電圧上限値と電圧下限値との電位差の半値に対し、前記ＰＭＯＳトランジスタのオフセット電圧分だけ低い値である
   請求項３に記載の表示装置。
5. 第１方向及び当該第１方向に交わる第２方向にマトリクス状に並ぶ複数の画素を構成する画素容量及び画素トランジスタ、前記第１方向に並ぶ前記各画素に電気的に接続される複数の走査線、及び前記第２方向に並ぶ前記各画素に電気的に接続される複数の映像信号線を備えたＴＦＴ基板と、
   前記ＴＦＴ基板に設けられ、前記走査線を介して前記画素トランジスタをオンオフ制御する駆動部と、
   を備え、
   前記画素トランジスタは、
   前記映像信号線と前記画素容量との間に電気的に接続されたＰＭＯＳトランジスタと、
   前記ＰＭＯＳトランジスタに電気的に並列接続されたＮＭＯＳトランジスタと、
   を含み、
   前記走査線は、
   前記ＰＭＯＳトランジスタのゲートに電気的に接続される第１走査線と、
   前記ＮＭＯＳトランジスタのゲートに電気的に接続される第２走査線と、
   を含み、
   前記駆動部は、
   ＧＮＤ電位をロー電位、所定の正極性電圧をハイ電位とする正極性パルスのハイ電位を、前記映像信号線に供給される映像信号の電圧上限値よりも低く、前記正極性電圧よりも高い第１正極性電圧に変換する第１レベル変換部と、
   前記第１レベル変換部の出力を、１水平期間毎にシフトして出力するシフトレジスタと、
   前記シフトレジスタの出力のロー電位とハイ電位とを反転させる反転バッファと、
   前記反転バッファの出力のハイ電位を、前記映像信号線に供給される映像信号の電圧上限値よりも高い第２正極性電圧に変換した第１走査信号を生成し、前記第１走査線に供給する第２レベル変換部と、
   前記シフトレジスタの出力のロー電位を、ＧＮＤ電位よりも低く、前記映像信号線に供給される映像信号の電圧下限値よりも高い第１負極性電圧に変換する第３レベル変換部と、
   前記第３レベル変換部の出力のハイ電位を、前記第１正極性電圧よりも低い第３正極性電圧に変換する第４レベル変換部と、
   前記第４レベル変換部の出力のロー電位を、前記映像信号線に供給される映像信号の電圧下限値よりも低い第２負極性電圧に変換した第２走査信号を生成し、前記第２走査線に供給する第５レベル変換部と、
   を備え、
   前記第３正極性電圧は、前記映像信号線に供給される映像信号の電圧上限値と電圧下限値との電位差の半値に対し、前記ＮＭＯＳトランジスタのオフセット電圧分だけ高い値である
   表示装置。
6. 前記駆動部は、前記ＴＦＴ基板の前記画素が設けられた表示領域の外側の額縁領域に設けられている
   請求項１から請求項５のいずれか１項に記載の表示装置。
7. 前記駆動部は、複数の薄膜トランジスタで構成され、
   前記ＴＦＴ基板は、前記額縁領域において、平面視で前記薄膜トランジスタに重なる領域のみ遮光する反射膜が設けられている
   請求項６に記載の表示装置。

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