JP2002351404A - 表示装置の駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 表示ムラの少なく、高階調化が可能で、消費
電力を抑えることが可能な表示装置で、環境温度の変化
によって画素の発光素子の輝度が変化しない表示装置の
駆動方法を提供することを課題とする。 【解決手段】 電流駆動方式の、画素内にカレントミラ
ー回路を有する構造の画素において、時間階調方式の駆
動方法を適用する。また、切り換え信号によって、ソー
ス信号線駆動回路がサンプリングするデジタル映像信号
のビット数を減らすことによって、高階調の表示が必要
ない場合の消費電力を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【本発明が属する技術分野】本発明は、画素毎に薄膜ト
ランジスタ（以下、ＴＦＴと表記する）を配置した構造
を有する表示装置の駆動方法に関する。特に、発光素子
として注目されるエレクトロルミネッセンス（Electro
Luminescence）素子を有する表示装置の駆動方法に関す
る。また、この表示装置の駆動方法を用いた情報機器に
関する。

【０００２】

【従来の技術】従来の、発光素子を用いた表示装置の駆
動方法について説明する。

【０００３】ここで発光素子としては、電界が生じると
エレクトロルミネッセンス効果によって発光する有機化
合物層を、陽極及び陰極で挟んだ構造を有する素子（EL
素子）を例として示す。

【０００４】なお、EL素子とは、一重項励起子から基底
状態に遷移する際の発光（蛍光）を利用するものと、三
重項励起子から基底状態に遷移する際の発光（燐光）を
利用するものの両方を示すものとする。

【０００５】有機化合物層としては、正孔注入層、正孔
輸送層、発光層、電子輸送層、電子注入層等が挙げられ
る。発光素子は、基本的に、陽極／発光層／陰極の順に
積み重ねた構造で示されるが、この他に、陽極／正孔注
入層／発光層／電子注入層／陰極の順に積み重ねた構造
や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送
層／電子注入層／陰極の順に積み重ねた構造などがあ
る。

【０００６】従来の発光素子を用いた表示装置につい
て、画素及び画素部の構造の例を示した図１３及び図１
４の回路図を用いて説明する。

【０００７】図１４に、画素部の構成を示す。

【０００８】画素部１４０１は、画素１４００がｘ列ｙ
行に並んだマトリクス状の構成を有する。ここで、ｘ及
びｙは、任意の自然数である。

【０００９】ソース信号線Ｓ１〜Ｓｘ、ゲート信号線Ｇ
１〜Ｇｘ、電源供給線Ｖ１〜Ｖｘ、スイッチング用ＴＦ
Ｔ１４１、駆動用ＴＦＴ１４２、保持容量１４３及び発
光素子１４４によって構成されている。

【００１０】なお、保持容量１４３は、駆動用ＴＦＴ１
４２のゲートの寄生容量等を積極的に利用すれば、必ず
しも設ける必要はない。

【００１１】ソース信号線Ｓ１〜Ｓｘには、ソース信号
線駆動回路（図示せず）からの信号が入力される。ゲー
ト信号線Ｇ１〜Ｇｘには、ゲート信号線駆動回路（図示
せず）からの信号が入力される。また、電源供給線Ｖ１
〜Ｖｘには、一定電位が与えられている。

【００１２】次いで、図１４における各画素１４００の
構成について、図１３を用いて説明する。

【００１３】各画素において、ゲート信号線Ｇ１〜Ｇｙ
のうちの一本Ｇが、スイッチング用ＴＦＴ１４１のゲー
ト電極と接続され、スイッチング用ＴＦＴ１４１のソー
ス領域とドレイン領域とは、一方はソース信号線Ｓ１〜
Ｓｘのうちの一本Ｓと接続され、もう一方は、駆動用Ｔ
ＦＴ１４２のゲート電極と接続され、駆動用ＴＦＴ１４
２のソース領域とドレイン領域とは、一方は、電源供給
線Ｖ１〜Ｖｘのうちの一本Ｖ及び保持容量１４３の一方
の電極と接続され、もう一方は、発光素子１４４の一方
の電極と接続され、保持容量１４３のもう一方の電極
は、電源供給線Ｖ１〜Ｖｘのうちの一本Ｖと接続されて
いる。ここで、接続されるとは、電気的に導通状態にあ
ることを示すとする。

【００１４】画素の発光素子１４４の陽極と陰極で、駆
動用ＴＦＴ１４２と接続された側を画素電極と呼び、も
う一方の電極を対向電極と呼ぶことにする。

【００１５】各画素１４００の動作について以下に詳し
く説明する。なお、説明には図１３及び図１４の記号を
用いる。

【００１６】まずある期間において、ゲート信号線Ｇ１
〜Ｇｙのうちの一本が選択され、この選択されたゲート
信号線に、ゲート電極が接続されたスイッチング用ＴＦ
Ｔ１４１はオンの状態になる。ここで、ＴＦＴがオンの
状態になるとは、そのゲート・ソース間の電圧（以下、
ゲート電圧と呼ぶ）によって、ドレイン・ソース間が導
通した状態を示すものとする。また、選択された信号線
とは、その信号線にゲート電極が接続されたＴＦＴを、
オンの状態にする信号電位が入力された信号線のことを
示すものとする。

【００１７】ソース信号線駆動回路よりソース信号線に
入力された信号は、オンの状態となったスイッチング用
ＴＦＴ１４１のドレイン・ソース間を介して、駆動用Ｔ
ＦＴ１４２のゲート電極に入力される。駆動用ＴＦＴ１
４２のゲート電極に与えられた電位は、保持容量１４３
によって保持される。駆動用ＴＦＴ１４２のゲート電極
に入力された信号によって、駆動用ＴＦＴ１４２がオン
の状態になると、電源供給線より駆動用ＴＦＴ１４２の
ドレイン・ソース間を介して発光素子１４４に電流が流
れる。発光素子１４４は、流れる電流の量に応じた輝度
で発光する。

【００１８】ここで、表示装置の駆動方法には、大きく
分けて、アナログ方式とデジタル方式の２つの方式があ
る。なお、本明細書中では、アナログ方式は、ソース信
号線にアナログ信号を入力して画像の表示を行う手法で
あるとし、デジタル方式は、ソース信号線にデジタルの
信号を入力することによって、画像の表示を行う手法で
あるとする。

【００１９】始めに、アナログ方式の駆動方法について
説明する。

【００２０】アナログ方式の表示装置のブロック図を図
１８に示す。

【００２１】図１８において、表示装置は、駆動回路部
と画素部１８００によって構成される。駆動回路部は、
ソース信号線駆動回路１８０１とゲート信号線駆動回路
１８０７によって構成される。なお、図１８では、ソー
ス信号線駆動回路１８０１及びゲート信号線駆動回路１
８０７それぞれは、画素部１８００の１方のみに配置さ
れている。しかし、画素部１８００を挟んだもう一方の
側にも配置しても良い。ソース信号線駆動回路１８０１
およびゲート信号線駆動回路１８０７それぞれを、画素
部１８００の両側に配置する構成とするのが、表示装置
の駆動効率及び信頼性上望ましい。

【００２２】次いで、ソース信号線駆動回路１８０１の
構成について、詳細に説明する。

【００２３】アナログ方式では、外部よりソース信号線
駆動回路１８０１に入力される映像信号が、アナログ信
号の場合とデジタル信号の場合の両方が存在するがどち
らでも構わない。なお、外部よりソース信号線駆動回路
１８０１にデジタルの信号を入力して、ソース信号線に
アナログの信号を出力する場合、ソース信号線駆動回路
内、もしくは、ソース信号線駆動回路の出力をソース信
号線に入力する以前等に、デジタル／アナログ変換器
（以下、ＤＡＣと表記する）によって、デジタルの信号
をアナログの信号に変換する必要がある。

【００２４】図１８のブロック図では、外部よりデジタ
ルの映像信号を入力してアナログの信号電圧をソース信
号線に入力する駆動回路について示す。

【００２５】ソース信号線駆動回路１８０１は、シフト
レジスタ１８０２、ラッチ回路（以下、ＬＡＴと表記す
る）１（１８０３）、ＬＡＴ２（１８０４）及びＤＡＣ
１８０５によって構成される。

【００２６】デジタル映像信号の有する情報量はｎ（ｎ
は、任意の自然数）ビットであるとする。

【００２７】デジタル映像信号の各ビットに対応する信
号は、それぞれＬＡＴ１（１８０３）に取り込まれる。
ここで、外部より入力されるデジタル映像信号は、あら
かじめシリアル・パラレル変換され、各ソース信号線に
対応するｎビットの信号ずつ、同時にＬＡＴ１（１８０
３）に入力される。第１のソース信号線Ｓ１〜第ｘのソ
ース信号線Ｓｘまで順に、信号の入力を行い、ｘ本のソ
ース信号線に対して、取り込みが終了する。こうして、
１水平期間分の信号がＬＡＴ１（１８０３）にすべて取
り込まれる。その後、ラッチパルスＬＳによって、ＬＡ
Ｔ１（１８０３）に保持された信号が、ＬＡＴ２回路に
一斉に転送される。

【００２８】ここで、ｘ本のソース信号線に信号を出力
するソース信号線駆動回路１８０１において、ｎビット
のデジタル映像信号を扱う場合、ｘｎビット分のデジタ
ル信号を記憶するＬＡＴ１（１８０３）及びＬＡＴ２
（１８０４）が必要となる。

【００２９】ＬＡＴ２（１８０４）に保持された、各ソ
ース信号線に対応するｎビット分のデジタル信号電圧Ｖ
Ｄは、ＤＡＣ１８０５に入力され、対応するアナログの
信号電圧に変換される。こうして、ソース信号線駆動回
路１８０１は、アナログの信号電圧をソース信号線に出
力する。

【００３０】アナログ方式で画素を駆動方法した場合に
ついて説明する。なお、説明には、図１３及び図１４の
画素の回路図を参照する。

【００３１】アナログ方式では、ソース信号線に入力さ
れる信号は、アナログの電圧で表現される。このアナロ
グの信号が、オンの状態となったスイッチング用ＴＦＴ
１４１を介して駆動用ＴＦＴ１４２のゲート電極に入力
されると、駆動用ＴＦＴ１４２のゲート電極の電位が変
化する。そのため駆動用ＴＦＴ１４２のゲート電圧が変
化し、このゲート電圧に応じた輝度でドレイン電流が流
れ、発光素子１４４に入力される。

【００３２】このアナログ方式の表示装置の駆動方法を
図１５のタイミングチャートを用いて説明する。なお、
説明においては図１８も参照する。

【００３３】タイミングチャートにおいて、１つの画像
を表示する期間をフレーム期間（Ｆ）と表現する。ここ
で、１フレーム期間は、１／６０秒ほどの長さに設定さ
れる。これは動画を表示する際に、人間の目がチラツキ
を感じない程度の時間である。

【００３４】始めに、ソース信号線Ｓ１〜Ｓｘに一斉に
アナログの信号電圧が入力されるまでの動作について、
説明する。

【００３５】図１５（Ａ）において、ソース信号線駆動
回路１８０１では、デジタルの信号電圧ＶＤが、シフト
レジスタ１８０２からのサンプリングパルスによって、
ｎビットずつ同時にＬＡＴ１（１８０３）に保持される
（図１５中、サンプリング期間）。サンプリング期間の
後、ラッチパルスＬＰによってＬＡＴ１（１８０３）に
保持されたデジタル信号電圧ＶＤは、一斉にＬＡＴ２
（１８０４）に入力され保持される。

【００３６】なお、ＬＡＴ２（１８０４）に信号が出力
されると、ＬＡＴ１（１８０３）は、次の水平期間に対
応するデジタル映像信号ＶＤを順に保持し始める。

【００３７】ＬＡＴ２（１８０４）に入力され保持され
た信号電圧は、ＤＡＣ１８０５に入力され、対応するア
ナログの信号電圧に変換される。このデジタル／アナロ
グ変換の処理は、サンプリング期間の後の帰線期間にお
いて行われる。アナログ変換された信号電圧はソース信
号線Ｓ１〜Ｓｘに同時に入力される。

【００３８】以上が、ソース信号線Ｓ１〜Ｓｘに一斉に
アナログの信号電圧が入力されるまでの動作の説明であ
った。

【００３９】次いで、ソース信号線に入力されたアナロ
グの信号電圧を、各画素に入力する動作について説明す
る。

【００４０】図１５（Ｂ）は、各ゲート信号線に対応す
る水平期間の画素の状態を表すタイミングチャートであ
る。ここで、第1のフレーム期間Ｆ１中に、ゲート信号
線Ｇ１〜Ｇｙは順に選択される。１本のゲート信号線が
選択されている間に、ソース信号線Ｓ１〜Ｓｘに一斉に
アナログの信号電圧が入力される。

【００４１】こうして、あるゲート信号線が選択されて
いる画素では、ソース信号線に入力されたアナログ電圧
が、駆動用ＴＦＴのゲート電極に入力される。この動作
を行う期間を、書き込み期間と呼ぶ。

【００４２】また、書き込み期間に入力された信号によ
って、発光素子が発光するかしないかする期間を表示期
間と呼ぶ。

【００４３】各水平期間において、書き込み期間の長さ
は同じであるが、それぞれの期間の始まる時間は、各水
平期間によって異なる。また、表示期間の長さは同じで
あるが、それぞれの期間の始まる時間は、各水平期間に
よって異なる。

【００４４】ここで、書き込み期間が、前後のフレーム
期間の間で重複しないように、書き込み期間の長さ及び
表示期間の長さが設定される。

【００４５】また、表示期間は、各水平期間の書き込み
期間において信号が入力されるとすぐに始まる。

【００４６】こうして、すべての画素にアナログの信号
電圧が入力され、画像の表示が行われる。

【００４７】以上が、アナログ方式の表示装置の駆動方
法の説明である。

【００４８】通常、アナログ方式の駆動方法では、駆動
用ＴＦＴ１４２は、ゲート電圧に対してドレイン電流が
大きく変化する領域を用いて動作させられる。この領域
は、飽和領域付近の領域に相当する。ここでは、簡単の
ため、飽和領域で動作しているものとする。

【００４９】しかし、このようなアナログ方式の駆動方
法では、スイッチング用ＴＦＴ１４１や駆動用ＴＦＴ１
４２の特性のバラツキによって発光素子１４４に流れる
電流の量が変化し、表示ムラの原因となるといった問題
がある。

【００５０】そこで、デジタル方式の駆動方法が提案さ
れた。

【００５１】次いで、デジタル方式の駆動方法について
説明する。

【００５２】デジタル方式で、図１３及び図１４の構成
の画素を駆動した場合について説明する。

【００５３】ここで、スイッチング用ＴＦＴ１４１と駆
動用ＴＦＴ１４２は、ｎチャネル型ＴＦＴでもｐチャネ
ル型ＴＦＴでもどちらでも良いが、発光素子１４４の画
素電極が陽極で、対向電極が陰極の場合、駆動用ＴＦＴ
１４２は、ｐチャネル型ＴＦＴが好ましい。一方、発光
素子１４４の画素電極が陰極で、対向電極が陽極の場
合、駆動用ＴＦＴ１４２はｎチャネル型ＴＦＴの方が好
ましい。

【００５４】これは、駆動用ＴＦＴ１４２のソース領域
の電位が、固定された状態で動作するのが望ましいため
である。

【００５５】なおここでは簡単のため、スイッチング用
ＴＦＴ１４１をｎチャネル型ＴＦＴとし、駆動用ＴＦＴ
１４２もｎチャネル型ＴＦＴとして、デジタル方式につ
いて説明する。

【００５６】以下に、画素の動作について説明する。

【００５７】あるゲート信号線に信号が入力されると、
そのゲート信号線に接続されたスイッチング用ＴＦＴ１
４１のゲート電極に信号が入力される。この信号電圧を
適当に定めて、スイッチング用ＴＦＴ１４１のゲート電
極に信号が入力された場合、そのスイッチング用ＴＦＴ
１４１はオンの状態になるようにする。

【００５８】なお、ゲート信号線に入力する信号によっ
て、スイッチング用ＴＦＴのオン・オフを選択する動作
は、アナログ方式の表示装置の動作と同様である。

【００５９】デジタル方式では、ソース信号線に入力さ
れる信号は、「１」か「０」で表され、それぞれの信号は、
ＨｉまたはＬｏのいずれかの電圧を有する信号を意味す
る。

【００６０】ここでは、「１」の信号とは、Ｈｉの信号電
圧に対応し、「０」の信号とは、Ｌｏの信号電圧に対応す
るものとする。

【００６１】スイッチング用ＴＦＴ１４１がオンの状態
となった画素では、ソース信号線に入力されたデジタル
映像信号が駆動用ＴＦＴ１４２のゲート電極に入力され
る。このデジタル映像信号がＨｉの信号の場合、このＨ
ｉの信号に対応する電圧を適当に定めて、駆動用ＴＦＴ
１４２のゲート電極にＨｉの信号が入力された場合、そ
の駆動用ＴＦＴ１４２はオンの状態になるようにしてお
けば、電源供給線Ｖより発光素子１４４に電流を流すこ
とができる。

【００６２】ここで、あるゲート信号線が選択されてい
る画素において、ソース信号線に入力されたデジタル電
圧を、駆動用ＴＦＴのゲート電極に入力する動作を行う
期間を、書き込み期間と呼ぶ。

【００６３】また、書き込み期間に入力された信号によ
って、発光素子が発光するかしないかする期間を表示期
間と呼ぶ。

【００６４】以上が、デジタル方式における画素の動作
の説明である。

【００６５】次いで、デジタル方式における階調表示方
法について説明する。

【００６６】デジタル方式には、面積階調方式、時間階
調方式等がある。

【００６７】面積階調方式では、１つの画素を複数のサ
ブ画素に分割し、それらの画素を発光させるかどうかを
選択する。発光状態を選択されたサブ画素の面積の合計
によって、１画素の輝度を変化させる手法である。

【００６８】一方、時間階調方式では、１画像を表示す
る期間を複数の期間に分割し、画素が発光する時間を制
御することによって階調を表現する。

【００６９】ここでは時間階調方式について、詳細に説
明する。図１６のタイミングチャート、図１９のブロッ
ク図及び図１４の画素部回路図を用いて説明する。な
お、ここではｎビットのデジタル映像信号を用いて階調
を表現する駆動方法について説明する。

【００７０】始めに、時間階調方式を用いる表示装置の
構造について説明する。説明では、図１９のブロック図
を用いる。

【００７１】図１９において、表示装置は、ソース信号
線駆動回路１９０１、ゲート信号線駆動回路１９０７、
時分割階調データ信号発生回路１９０８及び画素部１９
００によって構成される。ここで、ソース信号線１９０
１は、シフトレジスタ１９０２、ＬＡＴ１（１９０３）
及びＬＡＴ２（１９０４）によって構成される。

【００７２】図１９に示した構造の表示装置の動作につ
いて、図１６のタイミングチャートを用いて説明する。
なお、画素部については、図１４の符号を用いて示す。

【００７３】タイミングチャートにおいて、１つの画像
を表示する期間をフレーム期間（Ｆ）と表現する。ここ
で、１フレーム期間は、１／６０秒ほどの長さに設定さ
れる。これは動画を表示する際に、人間の目がチラツキ
を感じない程度の時間である。

【００７４】また、１フレーム期間はｎ個のサブフレー
ム期間ＳＦ１〜ＳＦｎに分けられる。複数のサブフレー
ム期間ＳＦ１は、書き込み期間Ｔａａ１と表示期間Ｔｓ
１に分けられる。

【００７５】なお、図１６では、各サブフレーム期間に
おいて、書き込み期間Ｔａａは、第１の水平期間〜第ｙ
の水平期間のそれぞれの書き込み期間Ｔａの総和で示す
ものとする。つまり、各サブフレーム期間において、第
１のゲート信号線〜第ｙのゲート信号線それぞれに対応
する、画素への書き込み期間の総和を、書き込み期間Ｔ
ａａと表記することにする。

【００７６】始めに、フレーム期間Ｆ１のサブフレーム
期間ＳＦ１における動作について説明する。ここでは、
サブフレーム期間ＳＦ１は、第１のビットの信号（第１
位ビットのデジタル信号）に対応する期間であるとす
る。なお、本明細書中では、第１のビットを、最上位ビ
ットとし、第ｎのビットを最下位ビットとする。

【００７７】デジタルの信号電圧ＶＤは、時分割階調デ
ータ信号発生回路１９０８を介して、ソース信号線駆動
回路１９０１のＬＡＴ１（１９０３）に入力されてい
る。時分割階調データ信号発生回路１９０８において、
デジタルの映像信号は、時間階調方式で表示を行うため
の信号に変換される。

【００７８】ソース信号線駆動回路１９０１によって、
デジタル映像信号ＶＤの第1のビットに対応する信号
が、シフトレジスタ１９０２からのサンプリングパルス
によって、ＬＡＴ１（１９０３）に保持される。その
後、ラッチパルスＬＰによってＬＡＴ１（１９０３）に
保持された信号は、一斉にＬＡＴ２（１９０４）に入力
され、各ソース信号線に出力される。

【００７９】なお、ｘ本のソース信号線にデジタル映像
信号を入力する表示装置の場合、ＬＡＴ１（１９０３）
及びＬＡＴ２（１９０４）は、それぞれｘビット分のデ
ジタル映像信号を保持する能力があればよい。

【００８０】各ソース信号線にデジタル映像信号が出力
されたたき、ゲート信号線Ｇ１が選択されていたとす
る。このとき、ゲート信号線Ｇ１にゲート電極が接続さ
れたスイッチング用ＴＦＴ１４１を有する画素では、そ
の保持容量１４３にソース信号線Ｓ１〜Ｓｘに入力され
た信号が保持される。

【００８１】ここで、第１のビットに対応するデジタル
信号の書き込み期間Ｔａａ１において、発光素子１４４
の対向電極の電位は、電源供給線Ｖ１〜Ｖｘの電位とほ
ぼ同じに保たれている。そのため、ソース信号線Ｓ１〜
Ｓｘに入力されたデジタル信号によって駆動用ＴＦＴ１
４２がオンの状態となっても、発光素子１４４には電流
が流れず発光しない。

【００８２】なお、ＬＡＴ２（１９０４）に信号が出力
されると、ＬＡＴ１（１９０３）は、次の水平期間に対
応するデジタル映像信号ＶＤを順に保持し始める。その
後、ラッチパルスＬＰによってＬＡＴ１（１９０３）に
保持されたデジタル信号は、一斉にＬＡＴ２（１９０
４）に入力され、ソース信号線Ｓ１〜Ｓｘに出力され
る。

【００８３】このときゲート信号線Ｇ２が選択され、ゲ
ート信号線Ｇ２にゲート電極が接続されたスイッチング
用ＴＦＴ１４１を有する画素では、その保持容量１４３
に、ソース信号線Ｓ１〜Ｓｘに入力された信号が保持さ
れる。

【００８４】書き込み期間Ｔａａ１において、上記動作
を繰り返しゲート信号線Ｇ１〜Ｇｙが順に選択されて、
各画素にデジタル信号が入力され、保持される。全て画
素に信号が入力されると書き込み間Ｔａａ１が終了す
る。この後第１のビットに対応する表示期間Ｔｓ１にお
いて、発光素子１４４の対向電極の電位は、電源供給線
Ｖ１〜Ｖｘとの間に発光素子１４４が発光する程度の電
位差を有するように変化する。するとソース信号線Ｓ１
〜Ｓｘより入力された信号によって駆動用ＴＦＴ１４２
がオンになった画素においてのみ発光素子１４４が発光
する。

【００８５】次に、再び発光素子１４４の対向電極が電
源供給線Ｖ１〜Ｖｘとほぼ同じ電位に変化し、全ての画
素の発光素子１４４が発光しなくなる。こうして第２の
サブフレーム期間ＳＦ２における書き込み期間Ｔａａ２
が始まる。

【００８６】第２のサブフレーム期間において、第１の
サブフレーム期間と同様に、ゲート信号線Ｇ１〜Ｇｙが
順に選択される。今度は、第２のビットに対応するデジ
タル信号が、スイッチング用ＴＦＴ１４１を介して駆動
用ＴＦＴ１４２のゲート電極に入力される。全ての画素
にデジタル信号が入力され終わると書き込み期間Ｔａａ
２が終了する。その後、表示期間Ｔｓ２において、対向
電極の電位が、電源供給線Ｖ１〜Ｖｘの電位との間に、
発光素子１４４が発光する程度の電位差を有するように
変化する。こうして駆動用ＴＦＴ１４２がオンの状態に
ある画素は、発光素子１４４が発光する。

【００８７】同様の動作を第ｎのビットに対応するデジ
タル信号まで行い、サブフレーム期間ＳＦ１〜ＳＦｎが
終了すると、１フレーム期間が終了する。ここで、サブ
フレーム期間ＳＦ１〜ＳＦｎのそれぞれの表示期間Ｔｓ
１〜Ｔｓｎの長さは、例えば、各サブフレーム期間に入
力されるビットに応じて、Ｔｓｎ：Ｔｓｎ−１：・・・
・：Ｔｓ３：Ｔｓ２：Ｔｓ１＝２⁰：２¹：２²：・・
・：２^n-2：２^n-1と表現することができる。なお、書き
込み期間Ｔａａ１〜Ｔａａｎの長さは同じである。

【００８８】１フレーム期間中に発光素子１４４が発光
した表示期間の長さの総和を求めることによって、その
フレーム期間におけるその画素の階調がきまる。例え
ば、ｎ＝８のとき、全部の表示期間で画素が発光した場
合の輝度を１００％とすると、Ｔｓ８とＴｓ７において
画素が発光した場合には１％の輝度が表現でき、Ｔｓ６
とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表
現できる。

【００８９】以上が、時間階調方式の駆動方法における
基本的な手法である。

【００９０】なお、書き込み期間Ｔａａ１〜Ｔａａｎに
おいても画素の表示を行う手法の駆動方法もある。

【００９１】この手法は、発光素子１４４の対向電極の
電位を、書き込み期間Ｔａａ１〜Ｔａａｎにおいても、
電源供給線Ｖ１〜Ｖｘの電位との間に発光素子が発光す
る程度の電位差を有するように設定する。つまり対向電
極の電位を１フレーム期間中で変化させること無しに駆
動する手法である。この駆動方法のタイミングチャート
を図１７に示す。

【００９２】１サブフレーム期間中の書き込み期間Ｔａ
ｊ（ｊは、ｎ以下の自然数）において、ゲート信号線Ｇ
１が選択され、第１行の画素に信号が入力される（第１
の水平期間）。第１行の画素は、信号が入力されると同
時に、該信号に応じて発光または非発光状態となる。次
にゲート信号線Ｇ２が選択され、そこにスイッチング用
ＴＦＴのゲート電極が接続された画素（第２行の画素）
に信号が入力される（第２の水平期間）。第２行の画素
は、信号が入力されると同時に、該信号に応じて発光ま
たは非発光状態となる。上記動作を、全てのゲート信号
線Ｇ１〜Ｇｙについて繰り返し、第１〜第ｙの水平期間
が終了すると、１サブフレーム期間が終了する。

【００９３】ここで、あるサブフレーム期間において、
各ゲート信号線に対応する画素への書き込み期間を、そ
れぞれＴａと表記する。

【００９４】図１７のタイミングチャートは、あるサブ
フレーム期間において、その各水平期間では、画素に信
号が書き込まれ始める時間が異なるので、画素が発光す
る期間が始まる時間も異なるが、すべての水平期間にお
いて、書き込み期間Ｔａの長さは同じである。またある
サブフレーム期間において、すべての水平期間の表示期
間Ｔｓの長さは同じである。

【００９５】上記のような駆動方法の場合、各サブフレ
ーム期間に入力されるビットに応じて、サブフレーム期
間ＳＦ１〜ＳＦｎの長さを定めることができる。例え
ば、ＳＦｎ：ＳＦｎ−１：・・・・：ＳＦ３：ＳＦ２：
ＳＦ１＝２⁰：２¹：２²・・・・：２^n-2：２^n-1を表現
することができる。

【００９６】以上が、デジタル方式の階調表示方法の説
明である。

【００９７】ここで、デジタル方式において、画素の駆
動用ＴＦＴの駆動領域を示すグラフを図２８に示す。な
お、比較のため、前述のアナログ方式の駆動方法におけ
る、駆動用ＴＦＴ１４２の動作領域も示す。

【００９８】アナログ方式では、駆動用ＴＦＴは、飽和
領域付近で動作させる。

【００９９】一方、デジタル方式では、しきい値以下
の、ドレイン電流が流れない領域と、線型領域とにおい
て動作させている。こうして、スイッチング用ＴＦＴ１
４１や駆動用ＴＦＴ１４２をスイッチとして用いてい
る。

【０１００】そのため、デジタル方式の駆動方法では、
スイッチング用ＴＦＴ１４１や駆動用ＴＦＴ１４２の特
性のバラツキによる、発光素子１４４に流れる電流の量
の変化を少なく抑えることができる。こうして、スイッ
チング用ＴＦＴ１４１や駆動用ＴＦＴ１４２の特性のバ
ラツキによる表示ムラを低減することが出来る。

【０１０１】しかし、上述のデジタル方式では、次の問
題点がある。

【０１０２】１つは、駆動回路の消費電力が大きくなる
といった問題がある。これは、高階調を表現する際、駆
動回路を特を高速で動作させる必要が生じるためであ
る。

【０１０３】もう１つは、たとえ一定の電圧を発光素子
に印加している場合でも、発光素子を流れる電流が変化
し、輝度が変化するといった問題がある。デジタル方式
では、駆動用ＴＦＴをスイッチとして動作させ、各画素
の発光素子の陽極と陰極の間に、一定の電圧を印加して
発光状態を選択している。しかし、表示装置を用いる環
境の温度が変化すると、発光素子の特性も変化するため
である。

【０１０４】図２６に、発光素子の両電極間（陽極と陰
極）の電圧（図中、印加電圧と表記）と、発光素子の両
電極間を流れる電流との関係の、環境温度による変化を
表すグラフを示す。Ｔ１、Ｔ２及びＴ３は、温度を表
し、Ｔ１はＴ２より高く、Ｔ２はＴ３より高い温度であ
るとする。

【０１０５】図２６において、温度が変化すると、発光
素子の両電極間に印加する電圧がたとえ同じであって
も、発光素子を流れる電流量は、温度が高くなるほど大
きくなってしまう。発光素子の輝度は、発光素子を流れ
る電流の量にほぼ比例するため、温度が高くなると、発
光素子の輝度が変化してしまうといった問題がある。ま
た、消費電力が増大するといった問題もある。

【０１０６】上述した、アナログ方式またはデジタル方
式では、ソース信号線には、アナログまたはデジタルの
電圧信号を入力して、表示を行っていた。これを、電圧
駆動方式と呼ぶことにする。一方、ソース信号線に電流
を入力して画像表示と行う方式が提案されている。これ
を、電流駆動方式と呼ぶことにする。

【０１０７】電流駆動方式を用いることによって、環境
温度が変化しても常に一定の輝度で発光する表示装置が
提供される。

【０１０８】この構成について、以下に説明する。

【０１０９】温度変化に対応した表示装置を得るために
図３に示すような構造の画素が提案されている。

【０１１０】また、この構造の画素においては、画素内
でＴＦＴの特性がそろっていれば、画素間の表示ムラを
大きく低減することができるという特徴がある。

【０１１１】図３に示した画素の構成について、以下に
説明する。

【０１１２】画素は、第１のスイッチング用ＴＦＴ４０
２と、第２のスイッチング用ＴＦＴ４０３と、カレント
ミラー回路を構成する２つのＴＦＴ４０４とＴＦＴ４０
５、保持容量４０６及び発光素子４０７を有している。
なお、保持容量４０６は、ＴＦＴ４０４やＴＦＴ４０５
のゲート容量を積極的に利用すれば、必ずしも設ける必
要はない。この画素の構成について以下に詳しく説明す
る。

【０１１３】第１のスイッチング用ＴＦＴ４０２のゲー
ト電極は、ゲート信号線Ｇに接続され、ソース領域とド
レイン領域とは、一方はソース信号線Ｓに接続され、も
う一方は第２のスイッチング用ＴＦＴ４０３のソース領
域もしくはドレイン領域及びＴＦＴ４０４のソース領域
もしくはドレイン領域のどちらか一方と接続されてい
る。第２のスイッチング用ＴＦＴ４０３のソース領域と
ドレイン領域のもう一方は、ＴＦＴ４０４及びＴＦＴ４
０５のゲート電極及び保持容量４０６と接続されてい
る。第２のスイッチング用ＴＦＴ４０３のゲート電極
は、選択線Ｃと接続されている。ＴＦＴ４０４の第２の
スイッチング用ＴＦＴ４０３と接続されていない側は、
電源供給線Ｖと接続されている。保持容量４０６の、Ｔ
ＦＴ４０４とＴＦＴ４０５のゲート電極と接続されてい
ない側は、電源供給線Ｖと接続されている。ＴＦＴ４０
５のソース領域とドレイン領域とは、一方は、電源供給
線Ｖと接続され、もう一方は、発光素子４０７の一方の
電極に接続されている。

【０１１４】上記構成の画素の駆動方法について以下に
説明する。ここで、図４は図３の構成の画素をマトリク
ス状に配置した画素部の構成を示す回路図である。な
お、説明には、図２１のタイミングチャートを用いる。
また、図３、図４の符号を用いる。

【０１１５】また、ここでは第１のスイッチング用ＴＦ
Ｔと第２のスイッチング用ＴＦＴとは、ｎチャネル型Ｔ
ＦＴであるとする。しかし、第１のスイッチング用ＴＦ
Ｔ及び第２のスイッチング用ＴＦＴは、単なるスイッチ
として機能するため、ｎチャネル型ＴＦＴでもｐチャネ
ル型ＴＦＴでもどちらでもかまわない。

【０１１６】ゲート信号線Ｇｋ（ｋは、ｙ以下の自然
数）に信号が入力されて、第１のスイッチング用ＴＦＴ
４０２がオンになる。更に、選択線Ｃｋに信号が入力さ
れ、第２のスイッチング用ＴＦＴ４０３がオンになる
と、画素よりソース信号線Ｓ１〜Ｓｘに信号電流Ｉ_inが
流れる。ソース信号線を流れる信号電流Ｉ_inは、ソース
信号線駆動回路によって、所定の値に設定される。

【０１１７】信号電流Ｉ_inは、始め、第１のスイッチン
グ用ＴＦＴ４０２、第２のスイッチング用ＴＦＴ４０
３、保持容量４０６を介して、ソース信号線Ｓと電源供
給線Ｖの間を流れる。こうして、保持容量４０６に、電
荷が保持される。そして、保持された電荷によって、Ｔ
ＦＴ４０４のゲート・ソース間の電圧が、しきい値以上
となると、ＴＦＴ４０４を介して電流が流れ始める。そ
の後、十分に時間が経過すると、ＴＦＴ４０４を流れる
電流が、信号電流Ｉ_inに等しくなる。保持容量４０６に
は、このときのＴＦＴ４０４のゲート電圧が保持され
る。

【０１１８】ここで、ＴＦＴ４０４は、第２のスイッチ
ング用ＴＦＴ４０３によって、ドレイン領域とゲート電
極が接続された状態にある。そのため、ゲート・ソース
間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等
しい状態となり、飽和領域で動作する。飽和領域で動作
するＴＦＴでは、ゲート電圧が一定に定まれば、対応す
るドレイン電流もほぼ一定に定まる。

【０１１９】また、ＴＦＴ４０４のゲート電圧と、ＴＦ
Ｔ４０５のゲート電圧は、同じに保たれている。

【０１２０】ここで、カレントミラー回路を構成する２
つのＴＦＴ４０４とＴＦＴ４０５の特性が等しいとす
る。

【０１２１】こうして、ＴＦＴ４０４を流れる信号電流
Ｉ_inと、電源供給線ＶよりＴＦＴ４０５のドレイン・ソ
ース間を介して発光素子４０７に入力される電流Ｉとは
同じとなる。

【０１２２】保持容量４０６にＴＦＴ４０４が信号電流
Ｉ_inを流す際のゲート電圧が保持された後、第２のスイ
ッチング用ＴＦＴ４０３はオフの状態となる。ここで、
更に第１のスイッチング用ＴＦＴ４０２もオフの状態と
なっても、２つのＴＦＴ４０４及び４０５のゲート電極
の電位は保持され、発光素子４０７には電流Ｉが入力さ
れ続ける。こうして、電流Ｉつまり信号電流Ｉ_inに対応
する輝度で発光素子を発光させることができる。

【０１２３】ここで、第１のフレーム期間が終了した
後、第２のフレーム期間Ｆ２で、同じ画素において、ソ
ース信号線が次の信号電流Ｉ_inを流すように変化する
と、新たな信号電流Ｉ_inに応じた電位が保持容量４０６
に保持される。こうして発光素子４０７に入力される電
流は、次の信号に対応する電流Ｉに変化する。こうし
て、信号電流Ｉ_inに応じた輝度で、発光素子４０７は発
光する。

【０１２４】なお、各画素おいて、次のフレーム期間に
対応する信号電流Ｉ_inをＴＦＴ４０４のソース・ドレイ
ン間に流す際、その前に保持容量に保持された電圧、つ
まり、カレントミラー回路を構成する２つのＴＦＴ４０
４及び４０５のゲート電圧を、放電しておく動作を行っ
ても良い。保持容量４０６に保持された電荷を放電する
には、保持容量４０６の両電極間の電位が等しくなるよ
うに、スイッチ等を用いて配線を接続する等すればよ
い。

【０１２５】図３及び図４で示した構成の画素有する表
示装置を、図２１のタイミングチャートにしたがって駆
動させる際の表示装置のブロック図を図２０に示す。

【０１２６】図２０において、表示装置は、ソース信号
線駆動回路２００１、ゲート信号線駆動回路２００７
ａ、選択線駆動回路２００７ｂ及び画素部２０００によ
って構成されている。ここで、ソース信号線駆動回路２
００１は、シフトレジスタ２００２、ＬＡＴ１（２００
３）、ＬＡＴ２（２００４）、ＤＡＣ２００５、定電流
回路２００６によって構成されている。

【０１２７】シフトレジスタ２００２には、クロックパ
ルスＣＬＫ、スタートパルスＳＰが入力され、サンプリ
ングパルスが出力される。このサンプリングパルスによ
って、ＬＡＴ１（２００３）は、デジタル映像信号ＶＤ
の信号電圧を順に保持する。

【０１２８】このときデジタル映像信号の有する情報量
はｎビットであるとする。

【０１２９】デジタルの映像信号のそれぞれのビットに
対応する信号は、それぞれＬＡＴ１（２００３）に取り
込まれる。ここで、外部より入力するデジタル映像信号
は、あらかじめＳＰＣ（Serial-to-Parallel Conversio
n Circuit）等を用いて、シリアル・パラレル変換さ
れ、ｎビット分の信号が同時にＬＡＴ１（２００３）に
入力される。１水平期間分の信号がＬＡＴ１（２００
３）にすべて取り込まれると、ラッチパルスＬＰによっ
て、ＬＡＴ２（２００４）に入力される。ｘ本のソース
信号線に信号を出力するソース信号線において、ｎビッ
トの信号を扱う場合、それぞれｘｎビット分のデジタル
信号を記憶可能なＬＡＴ１（２００３）及びＬＡＴ２
（２００４）が必要となる。

【０１３０】これらの信号を変換するためのＳＰＣ（図
示せず）は画素部が形成された基板上と同じ基板上に形
成しても構わないし、ＩＣチップ等で形成し、画素部が
形成された基板上に貼り付けられていてもよい。

【０１３１】ＬＡＴ２（２００４）に保持された、１本
のソース信号線に対応するｎビット分のデジタル映像信
号ＶＤは、ＤＡＣ２００５に入力され、対応するアナロ
グの信号電圧に変換される。

【０１３２】変換されたアナログ信号電圧は、定電流回
路２００６に入力される。定電流回路２００６は、アナ
ログの信号電圧に応じた信号電流をソース信号線に出力
する。

【０１３３】入力されたアナログ信号電圧に対応する定
電流を出力する定電流回路２００６については公知の構
成の回路を自由に用いることができる。

【０１３４】こうして、図４に示した構成の画素を、図
２１に示したタイミングチャートに従って駆動させ、画
像の表示を行うことが出来る。

【０１３５】以上が、電流駆動方式を用いた表示装置の
一例の説明である。

【０１３６】ここで、アナログの信号電流をソース信号
線に入力して、発光素子に入力する電流を制御する上記
のような駆動方法の場合、発光素子に入力される電流値
が設定されるので、環境温度が変化して発光素子の輝度
が変化してしまうといった問題点は解決する。

【０１３７】しかし、上述したような電流駆動方式の表
示装置の場合、高階調化すると回路を流れる電流が多く
なるため消費電力の増大が問題となる。

【０１３８】

【発明が解決しようとする課題】従来の電圧駆動方式の
表示装置において、アナログ方式を用いる場合、画素の
ＴＦＴの特性のばらつきによる表示ムラが問題となる。

【０１３９】また、従来の電圧駆動方式の表示装置にお
いて、デジタル方式で時間階調方式を用いる場合、階調
数が多くなると、１フレーム期間を多くのサブフレーム
期間に分割しなくてはならない。そのため駆動回路を高
速で動作させる必要が生じ、消費電力の増大が問題とな
る。

【０１４０】また、表示装置を使用する環境温度が大き
く変化すると、発光素子の温度特性が大きく変化し、発
光素子に流れる電流の量が変化して、一定の輝度表示が
困難となるといった問題がある。

【０１４１】一方、従来の電流駆動方式の表示装置の場
合は、高階調化に適さないという問題がある。

【０１４２】そこで、表示ムラの少なく、高階調化が可
能で、消費電力を抑えることが可能な表示装置で、環境
温度の変化によって画素の発光素子の輝度が変化しない
表示装置の駆動方法を提供することを課題とする。

【０１４３】

【課題を解決するための手段】図３で示したような電流
駆動方式の、画素内にカレントミラー回路を有する構造
の画素において、時間階調方式の駆動方法を適用する。
また、切り換え信号によって、ソース信号線駆動回路が
サンプリングするデジタル映像信号のビット数を減らす
ことによって、高階調の表示が必要ない場合の消費電力
を抑えることができる。

【０１４４】これによって、画像ムラが少なく、消費電
力の少ない、温度変化に対応した表示装置の駆動方法を
得ることができる。

【０１４５】以下に本発明の構成について説明する。

【０１４６】本発明によって、画素へ一定の信号電流を
入力し、前記画素の発光素子を前記一定の信号電流によ
り一定の輝度で発光させる表示装置の駆動方法であっ
て、１フレーム期間を複数のサブフレーム期間に分割
し、前記複数のサブフレーム期間それぞれにおいて、前
記画素の発光素子の発光状態または非発光状態を選択す
る表示装置の駆動方法が提供される。

【０１４７】本発明によって、画素に、第１の電流を入
力し、前記第１の電流を、電圧に変換し、前記電圧を保
持し、前記電圧を、第２の電流に変換し、前記第２の電
流を、前記画素が有する発光素子に入力し、前記発光素
子を一定の輝度で発光させる表示装置の駆動方法であっ
て、１フレーム期間を複数のサブフレーム期間に分割
し、前記複数のサブフレーム期間それぞれにおいて、前
記発光素子の発光状態または非発光状態を選択する表示
装置の駆動方法が提供される。

【０１４８】本発明によって、第１の薄膜トランジスタ
と、第２の薄膜トランジスタと、発光素子とを備えた画
素を有し、前記画素に、第１の電流を入力し、前記第１
の電流を、飽和領域で動作する前記第１の薄膜トランジ
スタの第１のドレイン電流とし、前記第１の薄膜トラン
ジスタの第１のゲート電圧を保持し、前記第１のゲート
電圧を、前記第２の薄膜トランジスタの第２のゲート電
圧とし、前記第２の薄膜トランジスタの第２のドレイン
電流を、前記発光素子に入力し、前記発光素子を一定の
輝度で発光させる表示装置の駆動方法であって、１フレ
ーム期間を、複数のサブフレーム期間に分割し、前記複
数のサブフレーム期間それぞれにおいて、前記発光素子
の発光状態または非発光状態を選択する表示装置の駆動
方法が提供される。

【０１４９】本発明によって、複数の画素を有し、前記
複数の画素それぞれへ一定の信号電流を入力し、前記複
数の画素それぞれが有する発光素子を、前記一定の信号
電流により一定の輝度で発光させる表示装置の駆動方法
であって、ｎ（ｎは自然数）ビットのデジタル映像信号
が入力される駆動回路を有し、１フレーム期間を、ｎ個
のサブフレーム期間に分割し、前記ｎ個のサブフレーム
期間それぞれにおいて、前記駆動回路は、前記ｎビット
のデジタル映像信号の第１位ビットのデジタル信号から
第ｎ位ビットのデジタル信号それぞれに応じて、前記複
数の画素それぞれへの一定電流の出力を選択し、前記複
数の画素それぞれが有する発光素子の発光状態または非
発光状態を選択することを特徴とする表示装置の駆動方
法が提供される。

【０１５０】前記ｎビットのデジタル映像信号のうち、
第ｍ位（ｍはｎよりも小さい自然数）ビットのデジタル
信号から第ｎ位ビットのデジタル信号が、前記駆動回路
にサンプリングされないことを特徴とする表示装置の駆
動方法であってもよい。

【０１５１】前記第ｍ位ビットのデジタル信号から第ｎ
位ビットのデジタル信号は、前記ｎビットのデジタル映
像信号の下位ｍビット分のデジタル信号に相当すること
を特徴とする表示装置の駆動方法であってもよい。

【０１５２】前記表示装置の駆動方法を用いることを特
徴とする電子機器であってもよい。

【０１５３】本発明によって、ソース信号線駆動回路
と、ゲート信号線駆動回路と、画素部とを有し、前記画
素部は、複数の画素と、複数のソース信号線と、複数の
ゲート信号線と、複数の電源供給線とを有し、前記複数
の画素はそれぞれ、スイッチング用ＴＦＴと、第１のＴ
ＦＴと、第２のＴＦＴと、発光素子とを有し、前記第１
のＴＦＴと前記第２のＴＦＴは、カレントミラー回路を
構成し、前記第１のＴＦＴのゲート電極と前記第２のＴ
ＦＴのゲート電極は、接続され、前記複数のソース信号
線に、前記ソース信号線駆動回路より信号電流が入力さ
れ、前記ゲート信号線駆動回路によって、前記複数のゲ
ート信号線のうちの１本が選択され、前記スイッチング
用ＴＦＴのソース・ドレイン間が導通状態となった画素
において、前記カレントミラー回路を構成する前記第２
のＴＦＴのソース・ドレイン間を介して、前記電源供給
線より前記発光素子に電流を入力し、前記発光素子を発
光させる表示装置の駆動方法において、前記複数のソー
ス信号線に前記信号電流を出力する場合と、出力しない
場合とを選択して、前記発光素子の発光状態もしくは非
発光状態を選択し、１フレーム期間において、前記発光
素子が、発光した時間の合計によって、輝度を表現する
ことを特徴とする表示装置の駆動方法が提供される。

【０１５４】本発明によって、ソース信号線駆動回路
と、ゲート信号線駆動回路と、選択線駆動回路と、画素
部とを有し、前記画素部は、複数の画素と、複数のソー
ス信号線と、複数のゲート信号線と、複数の電源供給線
と、複数の選択線とを有し、前記複数の画素はそれぞ
れ、第１のスイッチング用ＴＦＴと、第２のスイッチン
グ用ＴＦＴと、第１のＴＦＴと、第２のＴＦＴと、発光
素子とを有し、前記第１のＴＦＴと前記第２のＴＦＴ
は、カレントミラー回路を構成し、前記第１のスイッチ
ング用ＴＦＴのソース領域とドレイン領域は、一方は、
前記ソース信号線に接続され、もう一方は、前記第２の
スイッチング用ＴＦＴのソース領域もしくはドレイン領
域及び前記第１のＴＦＴのソース領域もしくはドレイン
領域と接続され、前記第１のスイッチング用ＴＦＴのゲ
ート電極は、前記複数のゲート信号線のうちの１つと接
続され、前記第２のスイッチング用ＴＦＴのソース領域
もしくはドレイン領域で、第１のスイッチング用ＴＦＴ
と接続されていない側は、前記第１のＴＦＴ及び前記第
２のＴＦＴのゲート電極に接続され、前記第１のＴＦＴ
のソース領域もしくはドレイン領域で、前記第２のスイ
ッチング用ＴＦＴのソース領域もしくはドレイン領域と
接続されていない側は、前記複数の電源供給線のうちの
１つに接続され、第２のスイッチング用ＴＦＴのゲート
電極は、前記複数の選択線の内の１つと接続され、前記
第２のＴＦＴのソース領域とドレイン領域は、一方は、
前記複数の電源供給線のうちの１つに接続され、もう一
方は、前記発光素子に接続され、前記複数のソース信号
線に、前記ソース信号線駆動回路より信号電流が入力さ
れ、前記ゲート信号線駆動回路によって、前記複数のゲ
ート信号線のうちの１本が選択され、前記選択線駆動回
路によって、前記複数の選択線のうちの１本が選択さ
れ、前記第１のスイッチング用ＴＦＴのソース・ドレイ
ン間が導通状態となり、前記第２のスイッチング用ＴＦ
Ｔのソース・ドレイン間が導通状態となった画素で、前
記信号電流は、前記カレントミラー回路を構成する前記
第１のＴＦＴのソース・ドレイン間を流れ、前記カレン
トミラー回路を構成する前記第２のＴＦＴのソース・ド
レイン間を介して、前記電源供給線より前記発光素子に
電流を入力し、前記発光素子を発光させる表示装置の駆
動方法において、前記複数のソース信号線に前記信号電
流を出力する場合と、出力しない場合とを選択して、前
記発光素子の発光状態もしくは非発光状態を選択し、１
フレーム期間において、前記発光素子が、発光した時間
の合計によって、輝度を表現することを特徴とする表示
装置の駆動方法が提供される。

【０１５５】前記１フレーム期間は、複数のサブフレー
ム期間に分割され、前記複数のサブフレーム期間毎に、
各画素の前記発光素子の発光もしくは非発光状態が選択
される、表示期間を有することを特徴とする表示装置の
駆動方法であってもよい。

【０１５６】外部よりｎ（ｎは自然数）ビットのデジタ
ル映像信号が入力され、前記複数のサブフレーム期間
は、ｒ（ｒはｎ以上の自然数）個のサブフレーム期間で
あり、長さの比が、２⁰：２^-1：２^-2：・・・：２
^-(n-2)：２^-(n-1)となるｎ個の期間を、前記ｒ個のサブ
フレーム期間の前記表示期間を、組み合わせることによ
って表現することを特徴とする表示装置の駆動方法であ
ってもよい。

【０１５７】外部よりｎ（ｎは自然数）ビットのデジタ
ル映像信号が入力され、前記複数のサブフレーム期間
は、ｎ個のサブフレーム期間であり、前記ｎ個のサブフ
レーム期間の各表示期間の長さの比は、２⁰：２^-1：２
^-2：・・・：２^-(n-2)：２^-(n-1)となることを特徴とす
る表示装置の駆動方法であってもよい。

【０１５８】ｍビット（ｍはｎよりも小さい自然数）分
のデジタル映像信号が、前記ソース信号線駆動回路にサ
ンプリングされないことを特徴とする表示装置の駆動方
法であってもよい。

【０１５９】前記ｍビット分の映像信号は、前記ｎビッ
トのデジタル映像信号の下位ｍビット分のデジタル映像
信号に相当することを特徴とする表示装置の駆動方法で
あってもよい。

【０１６０】前記下位ｍビット分のデジタル映像信号に
対応するサブフレーム期間は、前記ソース信号線駆動回
路を構成するシフトレジスタがサンプリングパルスを出
力しない、サンプリングパルス停止期間を有することを
特徴とする表示装置の駆動方法であってもよい。

【０１６１】前記下位ｍビット分のデジタル映像信号に
対応するサブフレーム期間は、リセット期間と、前記ソ
ース信号線駆動回路を構成するシフトレジスタがサンプ
リングパルスを出力しない、サンプリングパルス停止期
間とを有することを特徴とする表示装置の駆動方法であ
ってもよい。

【０１６２】前記デジタル映像信号を一定電位の出力に
変化させる、リセット回路を有し、前記リセット期間
に、前記リセット回路より、「０」に対応する信号がソ
ース信号線駆動回路に入力されサンプリングされて、前
記複数のソース信号線に出力されることを特徴とする表
示装置の駆動方法であってもよい。

【０１６３】前記サンプリングパルス停止期間に、前記
シフトレジスタに入力されるスタートパルスを、一定電
位の出力に変化させるスタートパルス制御回路を有する
ことを特徴としてもよい。

【０１６４】前記サンプリングパルス停止期間に、前記
シフトレジスタに入力されるクロックパルスを、一定電
位の出力に変化させるクロックパルス制御回路を有する
ことを特徴としてもよい。

【０１６５】前記サンプリングパルス停止期間におい
て、前記シフトレジスタから出力されるサンプリングパ
ルスを、一定電位の出力に変化させるサンプリングパル
ス制御回路を有することを特徴としてもよい。

【０１６６】前記リセット回路は、ＮＡＮＤとインバー
タとを有しており、前記ＮＡＮＤに前記デジタル映像信
号と切り換え信号とが入力され、前記ＮＡＮＤから出力
された信号は前記インバータを介して前記リセット回路
から出力されることを特徴としてもよい。

【０１６７】前記スタートパルス制御回路はＮＡＮＤと
インバータとを有しており、前記ＮＡＮＤに前記スター
トパルスと切り換え信号とが入力され、前記ＮＡＮＤか
ら出力された信号は前記インバータを介して前記スター
トパルス制御回路から出力されることを特徴としてもよ
い。

【０１６８】前記クロックパルス制御回路はＮＡＮＤと
インバータとを有しており、前記ＮＡＮＤに前記クロッ
クパルスと切り換え信号とが入力され、前記ＮＡＮＤか
ら出力された信号は前記インバータを介して前記クロッ
クパルス制御回路から出力されることを特徴としてもよ
い。

【０１６９】前記サンプリングパルス制御回路はＮＡＮ
Ｄとインバータとを有しており、前記ＮＡＮＤに前記サ
ンプリングパルスと切り換え信号とが入力され、前記Ｎ
ＡＮＤから出力された信号は前記インバータを介して前
記サンプリングパルス制御回路から出力されることを特
徴としてもよい。

【０１７０】前記発光素子の発光層は、有機物で構成さ
れていることを特徴としてもよい。

【０１７１】前記発光素子の発光層は、無機物で構成さ
れていることを特徴としてもよい。

【０１７２】前記表示装置の駆動方法を用いた携帯情報
端末、パーソナルコンピュータ、画像再生装置、テレ
ビ、ヘッドマウントディスプレイ、ビデオカメラであっ
てもよい。

【０１７３】

【発明の実施の形態】

【０１７４】（第１の実施の形態）本発明の表示装置の
駆動方法について説明する。

【０１７５】本発明の表示装置のブロック図を図１に示
す。

【０１７６】表示装置は、ソース信号線駆動回路１０
１、ゲート信号線駆動回路１０７ａ、選択線駆動回路１
０７ｂ、時分割階調データ信号発生回路１０８及び画素
部１００によって構成される。ソース信号線駆動回路１
０１は、シフトレジスタ１０２、ＬＡＴ１（１０３）、
ＬＡＴ２（１０４）及び定電流回路１０５によって構成
されている。ここで時分割階調データ信号発生回路１０
８、ゲート信号線駆動回路１０７ａ及び選択線駆動回路
１０７ｂについては、公知の構造の回路を自由に用いる
ことができる。なお図１では省略したが、レベルシフタ
やバッファ等を適宜配置しても良い。

【０１７７】また、図１では画素部１００の片側にソー
ス信号線駆動回路１０１を配置しているが、画素部１０
０の両側に、ソース信号線駆動回路を配置する構成とし
ても良い。駆動回路を画素部１００の両側に配置するほ
うが、表示装置の駆動効率及び信頼性の上で好ましい。

【０１７８】また、画素部１００の構造は、従来例にお
いて、図３及び図４で示した構造と同様の構造の画素を
用いる。よって、画素の構成についての詳細に説明は省
略する。

【０１７９】以上が、表示装置の構造についての説明で
ある。

【０１８０】次いで、本発明の表示装置の駆動方法につ
いて説明する。

【０１８１】画素に入力する信号は、デジタルの電流信
号とし、時間階調方式を用いて表示を行う。すなわち、
画素には一定の信号電流が入力されるかされないかによ
って、表示が行われるか行われないかが選択される。

【０１８２】まず、時間階調方式について説明する。

【０１８３】１つの画像を表示する期間をフレーム期間
（Ｆ）と表現する。ここで、１フレーム期間は、１／６
０秒ほどの長さに設定される。これは動画を表示する際
に、人間の目がチラツキを感じない程度の時間である。

【０１８４】また、１フレーム期間はｎ個のサブフレー
ム期間ＳＦ１〜ＳＦｎに分けられる。ここでは、サブフ
レーム期間ＳＦ１は、第１のビットの信号に対応する期
間であるとする。なお、第１のビットを、最上位ビット
とし、第ｎのビットを最下位ビットとする。

【０１８５】これらのサブフレーム期間それぞれにおい
て、各画素の発光素子が発光するかしないかする。

【０１８６】ここで、サブフレーム期間ＳＦ１〜ＳＦｎ
のそれぞれの長さは、各サブフレーム期間に入力される
ビットに応じて、例えば、ＳＦｎ：ＳＦｎ−１：・・・
・：ＳＦ３：ＳＦ２：ＳＦ１＝２⁰：２¹：２²：・・
・：２^n-2：２^n-1と表現することができる。

【０１８７】１フレーム期間中に、発光素子が発光した
期間（表示期間）の長さの総和を求めることによって、
そのフレーム期間におけるその画素の階調が表現され
る。例えば、ｎ＝８のとき、全部の表示期間で画素が発
光した場合の輝度を１００％とすると、ＳＦ８とＳＦ７
において画素が発光した場合には１％の輝度が表現で
き、ＳＦ６とＳＦ４とＳＦ１を選択した場合には６０％
の輝度が表現できる。

【０１８８】なお、本発明の実施の形態では、入力され
たデジタル映像信号をｎビットとし、２ⁿ階調を表現す
る場合に、１フレーム期間をｎ個のサブフレーム期間に
分割し、時間階調方式で駆動を行う場合を例に説明して
いるが、本発明はこれに限定されない。

【０１８９】つまり一般に、ｎビットのデジタル映像信
号を入力し、２ⁿの階調を表現する場合に、１フレーム
期間をｒ個（ｒはｎ以上の自然数）のサブフレーム期間
に分割し、階調を表現する手法においても、本実施の形
態と同様の駆動方法を用いることができる。ただし、各
サブフレーム期間ＳＦ１〜ＳＦｒの長さは、実施する者
が適宜定める。

【０１９０】例えば上位ビットに対応する表示期間を、
複数のサブフレーム期間の累計として表現する手法であ
ってもよい。

【０１９１】また、本実施の形態では、タイミングチャ
ートにおいて、各サブフレーム期間は、上位ビットに対
応するサブフレーム期間から下位ビットに対応するサブ
フレーム期間へと順に現れ、1フレーム期間を構成して
いた。しかし、本発明の表示装置の駆動方法において、
各サブフレーム期間は、その期間の長さによらず、任意
の順に現れ、１フレーム期間を構成していてもよい。

【０１９２】以上が、本発明の表示装置の駆動方法の基
本的な説明である。

【０１９３】次いで、上記時間階調方式を用いる場合
の、ソース信号線駆動回路の動作について説明する。

【０１９４】本発明の表示装置において、各画素の発光
素子の発光、非発光を選択するために、ソース信号線駆
動回路は、ソース信号線に一定の電流を出力するか、も
しくは、電流を出力しない状態を選択しなくてはならな
い。

【０１９５】図１に示したソース信号線駆動回路１０１
の各回路の動作について以下に説明する。

【０１９６】シフトレジスタ１０２には、クロックパル
スＣＬＫとスタートパルスＳＰが入力される。なお、シ
フトレジスタ１０２には、クロックパルスＣＬＫの極性
を反転した反転クロックパルスＣＬＫＢも入力される
が、図１では図示していない。クロックパルスＣＬＫ、
反転クロックパルスＣＬＫＢ、スタートパルスＳＰによ
って、シフトレジスタ１０２は、サンプリングパルスを
出力する。このサンプリングパルスに従って、外部より
入力されたデジタルビデオ信号ＶＤは、ＬＡＴ１（１０
３）の各ソース信号線に対応するステージに順に保持さ
れる。

【０１９７】なお、外部より入力されるデジタルビデオ
信号は、時分割階調データ信号発生回路１０８におい
て、時間階調方式で表示装置を駆動するための信号に変
換され、ＬＡＴ１に入力される。

【０１９８】１水平期間の全てのデジタル映像信号ＶＤ
がＬＡＴ１に保持されると、ラッチパルスＬＰが入力さ
れて、ＬＡＴ１（１０３）に保持されたデジタル信号電
圧ＶＤは、ＬＡＴ２（１０４）に一斉に出力される。Ｌ
ＡＴ２（１０４）に保持されたデジタル映像信号ＶＤは
一斉に定電流回路１０５に入力される。定電流回路１０
５は、入力されたデジタル信号電圧ＶＤに応じて、ソー
ス信号線Ｓ１〜Ｓｘへの一定電流の入力を選択する。こ
うしてソース信号線Ｓ１〜Ｓｘにデジタルの信号電流を
出力する。

【０１９９】ここで、シフトレジスタ１０２やＬＡＴ１
（１０３）、ＬＡＴ２（１０４）及び定電流源１０５に
ついては、公知の構成の回路を自由に用いることができ
る。

【０２００】以上が、図１に示したソース信号線駆動回
路１０１の各回路の基本的な動作の説明である。

【０２０１】次いで、本発明の表示装置の駆動方法につ
いて、タイミングチャートを用いて詳細に説明する。

【０２０２】図２は、本発明の表示装置の駆動方法を示
すタイミングチャートである。図１、図２、図３及び図
４の符号を用いて説明する。

【０２０３】ソース信号線駆動回路１０１において、デ
ジタル信号電圧ＶＤをサンプリングし、ＬＡＴ１（１０
３）に保持した後、一斉にＬＡＴ２（１０３）に出力す
るまでの動作については、ソース信号線駆動回路１０１
の各回路の基本的な動作の説明の通りである。よって、
ここでは説明は省略する。

【０２０４】あるサブフレーム期間ＳＦｊについての動
作について以下に詳しく説明する。

【０２０５】ＬＡＴ２（１０４）に保持されたデジタル
信号電圧ＶＤは、定電流回路１０５に入力される。入力
されたデジタル信号電圧ＶＤに応じて定電流回路１０５
は、一定の信号電流の出力を選択する。つまり、ＬＡＴ
２（１０４）より入力された信号が「１」の信号であった
場合は、定電流回路１０５は、ソース信号線に一定電流
を出力する。一方、ＬＡＴ２（１０４）より入力された
デジタル信号電圧ＶＤが「０」の信号であった場合は、定
電流回路１０５は、ソース信号線に電流を流さないよう
にする。

【０２０６】これによって、あるサブフレーム期間にお
いて、選択された画素においてのみ信号電流を入力し、
画素の発光素子４０７を発光させることができる。

【０２０７】ここで、図２ではソース信号線Ｓ１の入力
を代表で示すが、全てのソース信号線について、同様の
動作が行われる。

【０２０８】なお、各画素４０１の発光素子４０７を発
光させる際の、第１のスイッチング用ＴＦＴ４０２、第
２のスイッチング用ＴＦＴ４０３、カレントミラー回路
を構成する２つのＴＦＴ４０４及びＴＦＴ４０５の動作
は、従来例と同様であるので、ここでは説明は省略す
る。

【０２０９】ソース信号線Ｓ１に信号が入力され、ゲー
ト信号線Ｇ１と選択線Ｃ１が選択されたとき、画素１行
１列目の画素（以下、画素（１，１）と表記する）の発
光素子ＬＥＤ（１，１）は、発光する。この発光素子Ｌ
ＥＤ（１，１）は、少なくともＳＦｊの間は発光し続け
る。

【０２１０】一方、ゲート信号線Ｇ２が選択され、選択
線Ｃ２が選択されても、ソース信号線Ｓ１には、信号電
流が入力されていないため、画素（２，１）の発光素子
ＬＥＤ（２，１）は発光しない。画素（２，１）の発光
素子ＬＥＤ（２，１）は、少なくとも、次のサブフレー
ム期間においてゲート信号線Ｇ２が選択され、選択線Ｃ
２が選択されるまで発光しないままである。

【０２１１】同様の動作を全てのゲート信号線Ｇ１〜Ｇ
ｙ及び選択線Ｃ１〜Ｃｙについて行うと１サブフレーム
期間が終了する。

【０２１２】１フレーム期間で、各画素が発光したサブ
フレーム期間の発光期間を合計することによって、各画
素の発光輝度を表現することができる。

【０２１３】以上が、本発明の表示装置の駆動方法の説
明である。

【０２１４】次いで、表示装置のソース信号線駆動回路
が有する、定電流回路の構成について説明する。

【０２１５】本発明の表示装置の定電流回路を実際に構
成した例を図２９に示す。

【０２１６】図２９（Ａ）において、定電流回路ＣＣ
は、定電流源１００１、電源線１００６、スイッチＳＷ
１〜ＳＷ４、インバータＩｎｖ１、Ｉｎｖ２、端子１０
０７によって構成されている。また、図２９（Ｂ）は、
図２９（Ａ）の定電流源１００１の構成を詳細に示した
ものである。図２９（Ｂ）において、定電流源１００１
は、ＴＦＴ１００２、オペアンプ１００３、抵抗１００
４、定電圧源１００５によって構成されている。

【０２１７】図２９の定電流回路の動作方法について、
以下に詳しく説明する。

【０２１８】デジタル方式において、信号は「１」か「０」
で表され、それぞれの信号は、ＨｉまたはＬｏのいずれ
かの電圧を有する信号を意味する。

【０２１９】なお、ＬＡＴ２より出力される信号におい
て、Ｈｉの電圧に対応する信号が、「１」の信号に対応
し、Ｌｏの電圧に対応する信号が、「０」の信号に対応
する場合を例に説明するが、本実施の形態の構成は、こ
れに限定されない。つまり、Ｈｉの電圧に対応する信号
が、「０」の信号に対応し、Ｌｏの電圧に対応する信号
が、「１」の信号に対応する場合についても容易に応用
することができる。

【０２２０】図２９（Ａ）において、ＬＡＴ２より出力
された信号電圧は、スイッチＳＷ２、ＳＷ４、インバー
タＩｎｖ１を介してスイッチＳＷ１、インバータＩｎｖ
２を介して、スイッチＳＷ３に入力される。ＬＡＴ２か
らの信号が、「１」の信号に対応する信号であった場合、
つまりＨｉの信号であった場合、スイッチＳＷ１とスイ
ッチＳＷ３はオンの状態となり、スイッチＳＷ２とスイ
ッチＳＷ４はオフの状態となる。このとき電源線１００
６から定電流源１００１、スイッチＳＷ１及びスイッチ
ＳＷ３を介して、一定電流Ｉｃがソース信号線Ｓに出力
される。

【０２２１】なお、図３に示した構成の画素を用いる場
合、一定電流Ｉｃは負の電流である。つまり、実際には
電流は、ソース信号線Ｓから電源線１００６に向かって
流れる。

【０２２２】一方、ＬＡＴ２より入力された信号が、
「０」の信号に対応する信号であった場合、つまりＬｏの
信号であった場合、スイッチＳＷ１及びスイッチＳＷ３
はオフの状態となり、スイッチＳＷ２及びスイッチＳＷ
４はオンの状態となる。このとき、電源線１００６か
ら、定電流電１００１及びスイッチＳＷ２を介して電流
Ｉｃは接地部分に流れ込む、一方、端子１００７には、
電源電位Ｖ０が与えられている。この電源電位Ｖ０がス
イッチＳＷ４を介して、ソース信号線Ｓに入力される。

【０２２３】ここで、電源電位Ｖ０の値は、画素部の電
源供給線の電位とほぼ同じ値に設定されている。これに
よって、ＬＡＴ２からの信号電圧が「０」の場合、たとえ
第１のスイッチング用ＴＦＴ及び第２のスイッチング用
ＴＦＴがオンの状態となっても、画素の発光素子は、発
光しない状態となる。

【０２２４】図２９（Ｂ）に示した定電流源の動作につ
いて以下に詳しく説明する。

【０２２５】電源線１００６に接続された抵抗１００４
を介して、ＴＦＴ１００２のソース領域に電圧が与えら
れる。ここで、定電圧源１００５によって、オペアンプ
１００３の非反転入力端子に一定電圧が与えられてい
る。ここで、ＴＦＴ１００２のソース領域は、オペアン
プ１００３の反転入力端子に接続されている。オペアン
プ１００３の出力端子は、ＴＦＴ１００２のゲート電極
に接続されている。

【０２２６】なお、定電圧源１００５の値及び電源線１
００６の電位は、ＴＦＴ１００２のソース・ドレイン間
に電流が流れるように、設定される。

【０２２７】なお、定電流源１００１の構成は、図２９
（Ｂ）の構成に限定されず、公知の構成の定電流源を自
由に用いることができる。

【０２２８】（第２の実施の形態）本実施の形態では、
本発明の表示装置の駆動方法において、切り換え信号に
よって下位ビットの情報のサンプリングの動作を止め、
各駆動回路（ソース信号線駆動回路及びゲート信号線駆
動回路）の動作を少なくし、消費電力を小さくする手法
について説明する。

【０２２９】表示装置は、ｎビット（ｎは２以上の自然
数とする）のデジタル映像信号を外部より入力し、階調
を表現することが可能な表示装置であるとする。

【０２３０】ここで、下位ビット（ここでは、ｍビット
からｎビット：ｍは２以上の自然数で、ｎ以下とする）
のデジタル映像信号を除いた、ｍ−１ビットの階調で輝
度を表現する手法について説明する。

【０２３１】また本実施の形態における表示装置の構成
を示すブロック図を図７に示す。

【０２３２】なお、図１で示した部分と同じ部分は、同
じ符号を用いて示し、説明は省略する。ソース信号線駆
動回路１０１に入力するスタートパルスＳＰは、スター
トパルス制御回路７００を介してソース信号線駆動回路
１０１のシフトレジスタ１０２に入力されている。ここ
で、スタートパルス制御回路７００は、スタートパルス
ＳＰを出力する場合と、一定の信号電位を出力する場合
との切り換えを行う回路である。

【０２３３】また、リセット回路７１０は、デジタル映
像信号ＶＤを、そのまま、ソース信号線駆動回路１０１
に入力する場合と、一律に「０」の信号を入力する場合
との切り変えをおこなう回路である。

【０２３４】ここで、画素部１００は、ｘ本のソース信
号線Ｓ１〜Ｓｘ及び電源供給線Ｖ１〜Ｖｘと、ｙ本のゲ
ート信号線Ｇ１〜Ｇｙ及び選択線Ｃ１〜Ｃｙを有するも
のとする。

【０２３５】なお、画素部１００の構成は、図４に示し
たものと同様であるので、ここでは説明は省略する。

【０２３６】本実施の形態における表示装置の駆動方法
を示すタイミングチャートを図５に示す。なお説明に
は、図７の符号を用いる。また、図４も参照する。

【０２３７】第１のサブフレーム期間ＳＦ１において、
スタートパルス制御回路７００は、スタートパルスＳＰ
をそのままソース信号線駆動回路１０１のシフトレジス
タ１０２に出力する動作を行っている。この第１のサブ
フレーム期間の動作については、第１の実施の形態と同
様である。

【０２３８】第１のサブフレーム期間ＳＦ１において、
スタートパルス（ＳＰ）及びクロックパルス（ＣＬＫ）
等が入力され、シフトレジスタ１０２より出力されたサ
ンプリングパルス（ＳＭＰ）に応じて、ＬＡＴ１（１０
３）は外部より入力されたデジタル映像信号ＶＤの第１
のビット（最上位ビット）に対応するデジタル映像信号
ＶＤを保持する。ここで、ＬＡＴ１（１０３）に、全て
のソース信号線Ｓ１〜Ｓｘへ出力する信号が保持される
と、保持された信号はラッチパルス（ＬＰ）によってＬ
ＡＴ２（１０４）に一斉に入力される。ＬＡＴ２（１０
４）に保持された信号は、定電流回路１０５に入力され
る。定電流回路１０５は、入力された信号電圧に応じ
て、ソース信号線への一定電流の出力を選択する。

【０２３９】定電流回路１０５及び画素部の駆動方法に
ついては、第１の実施の形態と同様であるのでここでは
説明は省略する。

【０２４０】こうして、ソース信号線Ｓ１〜Ｓｘに出力
された信号は、ゲート信号線及び選択線が選択された画
素に入力され、保持される。

【０２４１】あるサブフレーム期間において、定電流回
路において電流を流すか流さないかして、ゲート信号線
及び選択線が選択された画素に信号を入力する期間を、
書き込み期間Ｔａと呼ぶことにする。

【０２４２】またサブフレーム期間において、書き込み
期間Ｔａが終了後、各画素が表示を行う期間を表示期間
Ｔｓと呼ぶことにする。

【０２４３】特に、第ｉ（ｉは、ｎ以下の自然数）のサ
ブフレーム期間に対応する書き込み期間をＴａｉ、表示
期間をＴｓｉと呼ぶことにする。

【０２４４】なお、図５では、あるゲート信号線Ｇｋに
対する動作について代表で示しているが、全てのゲート
信号線Ｇ１〜Ｇｙについて同様である。

【０２４５】ここで、各サブフレーム期間の各ゲート信
号線に対応する書き込み期間Ｔａにおいて、ラッチパル
スＬＰによってＬＡＴ１からＬＡＴ２にデジタル映像信
号が出力されると直ぐに、次のゲート信号線に対応する
書き込み期間Ｔａの信号のサンプリングが始まる。

【０２４６】ここで、前後のサブフレーム期間の間にお
いて、書き込み期間Ｔａが重ならないように各サブフレ
ーム期間の書き込み期間Ｔａ及び表示期間Ｔｓの長さを
設定する必要がある。

【０２４７】第ｍ−１のサブフレーム期間における動作
までは第１のサブフレーム期間と同様である。

【０２４８】ここで、第ｍ−１のビットに対応する表示
期間をＴｓｍ−１と呼ぶことにする。Ｔｓｍ−１の表示
期間は、第ｍ−２のビットに対応する表示期間ＴＳｍ−
２の信号が、次の信号に新たに書き換えられることによ
って開始する。

【０２４９】表示期間Ｔｓ１〜表示期間Ｔｓｍ−１まで
は、デジタル映像信号ＶＤの対応する各ビットの信号に
応じて、各画素の発光素子は発光もしくは非発光状態が
選択されている。なお、図５では、デジタル映像信号Ｖ
Ｄの対応する各ビットの信号に応じて、発光もしくは非
発光状態が選択されている状態を、表示と表記する。

【０２５０】一方、第ｍのサブフレーム期間から第ｎの
サブフレーム期間において、下位ビットの信号をサンプ
リングしないようにするため、以下のような動作を行
う。

【０２５１】第ｍ−１のサブフレーム期間に対応するデ
ジタル映像信号のサンプリングが終了すると、リセット
回路７１０によって、ソース信号線駆動回路１０１に
は、「０」に対応する信号が入力されるように変化する。
この「０」の信号に対応する信号電圧をＬＡＴ１（１０
３）が、サンプリングする。全てのＬＡＴ１（１０３）
が「０」の信号を保持すると、ラッチパルスＬＰによっ
て、ＬＡＴ２（１０４）に信号が転送される。

【０２５２】こうして、第ｍのサブフレーム期間の書き
込み期間Ｔａにおいて、ソース信号線には、信号電流が
入力されない。そのため、ゲート信号線及び選択線が選
択された画素の保持容量には、一律に、電荷が蓄積され
ていない状態となる。こうして、ＴＦＴ４０５に、電流
が流れず、画素の発光素子は発光しない。

【０２５３】第ｍのサブフレーム期間において、全ての
ゲート信号線Ｇ１〜Ｇｙ及び選択線Ｃ１〜Ｃｙについて
同様の動作を行い、全ての画素は、非発光状態となる。

【０２５４】この第ｍのサブフレーム期間の全ての画素
に対する書き込み期間Ｔａが終了した時点で、ＬＡＴ１
（１０３）及びＬＡＴ２（１０４）に保持された信号
は、すべて「０」の信号に対応する信号電圧となってい
る。また、全ての画素の保持容量４０６が保持する電圧
も、画素のカレントミラー回路を構成するＴＦＴ（ＴＦ
Ｔ４０４及びＴＦＴ４０５）の、ドレイン電流を流さな
いような電圧になっている。

【０２５５】本発明では、外部のデジタル映像信号に関
わらず「０」の信号に対応する信号電圧をＬＡＴ１がサ
ンプリングし、ソース信号線に出力することで、ＬＡＴ
１及びＬＡＴ２に保持された信号を「０」の信号に対応
した信号電圧とする動作を、リセット動作と呼ぶことに
する。また、リセット動作を行う期間を、リセット期間
と呼ぶことにする。

【０２５６】次に、リセット期間が終了すると、スター
トパルス制御回路７００は、スタートパルスＳＰではな
く、ある一定の電位をシフトレジスタ１０２に入力する
よう変化する。そのため、シフトレジスタ１０２は、サ
ンプリングパルスを出力しない。そのため、ＬＡＴ１
（１０３）は、第ｍ＋１のサブフレーム期間に対応する
デジタル映像信号を保持しない。

【０２５７】ここで、本明細書中で、サンプリングパル
スを出力しないとは、ある一定の電位を出力し続けるこ
とを示すものとする。

【０２５８】そのため、第ｍ＋１のサブフレーム期間に
おいては、第ｍのサブフレーム期間の信号が継続して出
力される。つまり、全ての画素の発光素子において、非
発光の状態が続く。

【０２５９】同様に、第ｍ＋２のサブフレーム期間に対
応するデジタル映像信号がＬＡＴ１に入力されている際
も、スタートパルス制御回路７００はある一定の電位を
シフトレジスタ１０２に入力し続ける。そのため、シフ
トレジスタ１０２はサンプリングパルスを出力しない。
そのため、ＬＡＴ１は、デジタル映像信号を保持しな
い。

【０２６０】そのため、第ｍ＋２のサブフレーム期間に
おいても、第ｍのサブフレーム期間の信号が継続して出
力される。つまり、全ての画素が非発光の状態が続く。

【０２６１】上記動作を第ｎのサブフレーム期間まで繰
り返す。これにより、第ｍ＋１のサブフレーム期間から
第ｎのサブフレーム期間までのデジタル映像信号をＬＡ
Ｔ１回路に取り込まないようにし、第ｍのサブフレーム
期間の非発光の状態を維持する。

【０２６２】本明細書中では、サンプリングパルスを出
力しない期間をサンプリングパルス停止期間と呼ぶこと
にする。

【０２６３】なお、本実施の形態においては、第ｍ＋１
〜第ｎのサブフレーム期間においては、リセット回路７
１０は、デジタル映像信号ＶＤをそのまま出力する動作
をしているが、これに限定されない。リセット回路７１
０は、「０」の信号に対応する信号電圧を出力していて
もよいし、デジタル映像信号ＶＤをそのまま出力してい
てもよい。

【０２６４】第ｍのビットに対応するサブフレーム期間
ＳＦｍから第ｎのビットに対応するサブフレーム期間Ｓ
Ｆｎまでは、デジタル映像信号ＶＤの対応する各ビット
の信号に関係なく、各画素の発光素子は非発光状態が選
択されている。なお、図５では、デジタル映像信号ＶＤ
の対応する各ビットの信号に関係なく、各画素の発光素
子において非発光状態が選択されている状態を、非表示
と表記する。

【０２６５】次のフレーム期間における第１のサブフレ
ーム期間に対応するデジタル映像信号のサンプリングが
始まると、スタートパルス制御回路７００の出力が変化
し、再びシフトレジスタ１０２にスタートパルスＳＰが
入力されるようになって、第１のビットに対応する信号
をＬＡＴ１に保持する。

【０２６６】以下の動作は、前述した先のフレーム期間
の動作と同様である。

【０２６７】こうして下位ビットに対応する情報のサン
プリングを停止することができる。

【０２６８】ここで、下位ビットに対応するサブフレー
ム期間において、シフトレジスタからのサンプリングパ
ルスの出力を止めデジタル映像信号のサンプリングを止
める前に、リセット動作を行っている理由を説明する。

【０２６９】仮に、リセット動作を行わない場合に注目
する。このとき、シフトレジスタからのサンプリングパ
ルスの出力がなくなりデジタル映像信号ＶＤがサンプリ
ングされなくなると、各画素の発光素子は、それぞれ、
直前のサブフレーム期間の最後の水平期間において、Ｌ
ＡＴ１及びＬＡＴ２に保持された信号によって、発光状
態もしくは非発光状態を継続することになる。このとき
ＬＡＴ１及びＬＡＴ２に保持された信号は、任意の信号
であるため、全ての画素を一律に非発光状態とすること
ができない。そのため、輝度表示に影響を与えてしま
う。これを防ぐためである。

【０２７０】なお、カレントミラー回路に電流を流すた
めに各画素の保持容量に保持された電荷を放電するのみ
では、新たに信号のサンプリングがなされずＬＡＴ１回
路に保持されたままの信号が、ラッチパルスによってソ
ース信号線に出力されるため、上記問題を解決すること
ができない。そのため、「０」のデジタル映像信号をサ
ンプリングし、ＬＡＴ１及びＬＡＴ２に保持された信号
を「０」の信号に対応する信号電圧に書き換えておくリ
セット動作が必要となる。

【０２７１】本実施の形態では、リセット動作を行うサ
ブフレーム期間の全ての水平期間において、「０」の信
号に対応する信号電圧をサンプリングしているが、リセ
ット動作は、ソース信号線駆動回路のＬＡＴ１及びＬＡ
Ｔ２に保持された信号を「０」の信号に対応する信号電
圧に書き換える動作を一度行えば十分である。

【０２７２】つまり、リセット動作を行うサブフレーム
期間において、少なくともゲート信号線Ｇ１に対する水
平期間において、サンプリングパルスを出力しリセット
回路によって入力された「０」の信号に対応する信号電
圧をサンプリングする動作を行っておけば、その後の水
平期間においてサンプリングパルスの出力をなくして
も、ソース信号線Ｓ１〜Ｓｘにはデジタル映像信号に関
係なく「０」の信号が出力されつづけ、各画素の発光素
子は非発光の状態を維持することができる。

【０２７３】本発明の実施の形態では、入力されたデジ
タル映像信号をｎビットとし、２ⁿ階調を表現する場合
に、１フレーム期間をｎ個のサブフレーム期間に分割
し、時間階調方式で駆動を行う場合を例に説明している
が、本発明はこれに限定されない。

【０２７４】つまり一般に、ｎビットのデジタル映像信
号を入力し、２ⁿの階調を表現する場合に、１フレーム
期間をｒ個（ｒはｎ以上の自然数）のサブフレーム期間
に分割し、階調を表現する手法においても、本実施の形
態と同様の駆動方法を用いることができる。ただし、各
サブフレーム期間ＳＦ１〜ＳＦｒの長さは、実施する者
が適宜定める。

【０２７５】例えば上位ビットに対応する表示期間を、
複数のサブフレーム期間の表示期間の累計として表現す
る手法であってもよい。

【０２７６】また、本実施の形態では、タイミングチャ
ートにおいて、各サブフレーム期間は、上位ビットに対
応するサブフレーム期間から下位ビットに対応するサブ
フレーム期間へと順に現れ、1フレーム期間を構成して
いた。しかし、本発明の表示装置の駆動方法において、
各サブフレーム期間は、その期間の長さによらず、任意
の順に現れ、１フレーム期間を構成していてもよい。

【０２７７】ここで、下位ビットのデジタル映像信号に
対応するサブフレーム期間が、２つ以上連続して現れる
場合は、連続する期間のはじめの期間において、デジタ
ル映像信号ＶＤのかわりに、一律に「０」の信号に対応
するデジタル映像信号を入力し、まず画素の発光素子を
全て非発光の状態にリセットする。その直後のサブフレ
ーム期間では、スタートパルス制御回路７００におい
て、スタートパルスを出力する変わりに、一定の電位を
シフトレジスタに入力することによって、ＬＡＴ１及び
ＬＡＴ２において、信号を保持する動作をなくし、ソー
ス信号線駆動回路の消費電力を抑えることができる。

【０２７８】この後、上位ビットに対応するサブフレー
ム期間が現れるまで、スタートパルス選択回路７００に
おいて、一定の電位が出力されつづける。

【０２７９】（第３の実施の形態）第２の実施の形態と
は異なる手法で、下位ビットに対応する映像信号を削除
する例について、以下に説明する。

【０２８０】本実施の形態では、本発明のソース信号線
駆動回路に入力されるクロックパルス及び反転クロック
パルスを、下位ビットに対応するサブフレーム期間のデ
ジタル映像信号のサンプリングの際に、シフトレジスタ
に入力されないように設定する。つまり、下位ビットの
サブフレーム期間に対応するデジタル映像信号のサンプ
リングにおいて、一定の電位がシフトレジスタに入力す
るようにする。

【０２８１】本実施の形態における表示装置の構成を示
すブロック図を図８に示す。

【０２８２】なお、第２の実施の形態で図７で示した部
分と同じ部分は、同じ符号を用いて示し、説明は省略す
る。なお、図７では、クロックパルスのみを示し、反転
クロックパルスについては図示しなかったが、反転クロ
ックパルスについても同様の操作を行う。

【０２８３】ソース信号線駆動回路に入力するクロック
パルスは、クロックパルス制御回路８００を介してソー
ス信号線駆動回路のシフトレジスタ１０２に入力されて
いる。ここで、クロックパルス制御回路８００は、クロ
ックパルスを出力する場合と、一定の信号電位を出力す
る場合の切り換えを行う回路である。

【０２８４】クロックパルス制御回路８００によって、
クロックパルスのかわりに、一定の信号電位を出力する
ことによって、ソース信号線駆動回路１０１のシフトレ
ジスタがサンプリングパルスを出力しないようにし、Ｌ
ＡＴ１がデジタル映像信号を保持するのを、停止するこ
とができる。

【０２８５】なお、クロックパルス制御回路８００によ
って、デジタル映像信号を保持を停止する前に、画素の
発光素子を全て非発光状態にする動作（リセット動作）
をおこなっておく必要がある。

【０２８６】リセット動作を行うためにリセット回路７
１０が設けられている。

【０２８７】本実施の形態では、第２の実施の形態と比
較して、サンプリングパルスを出力しないようにするた
めの手法は異なるが、その他の動作については同様であ
るので、ここでは説明は省略する。

【０２８８】こうして下位ビットに対応する情報のサン
プリングを停止することができる。

【０２８９】（第４の実施の形態）本実施の形態におい
ては、第２の実施の形態や第３の実施の形態と異なった
手法で、下位ビットに対応する映像信号を削除する手法
について説明する。

【０２９０】本実施の形態における表示装置の構成を示
すブロック図を図６に示す。

【０２９１】なお、第２の実施の形態において図７で示
した部分や、第３の実施の形態において図８で示した部
分と同じ部分は、同じ符号を用いて示し、説明は省略す
る。

【０２９２】本実施の形態は、第２の実施の形態及び第
３の実施の形態と異なり、ソース信号線駆動回路におい
て、シフトレジスタ１０２はサンプリングパルスを出力
する。しかし、ＬＡＴ１（１０３）に入力されるサンプ
リングパルスは、下位ビットに対応する表示期間におい
て、一定の信号電位に固定される。こうして、信号電圧
のサンプリングをしないようにする点である。

【０２９３】ソース信号線駆動回路１０１には、シフト
レジスタからの信号を切り替えるサンプリングパルス制
御回路６００が設けられている。ここで、サンプリング
パルス回路制御６００は、サンプリングパルスを出力す
る場合と、一定の電位を出力する場合の切り換えを行う
回路である。

【０２９４】なお、サンプリングパルス制御回路６００
によって、サンプリングパルスの変わりに、一定の信号
電位を出力して、シフトレジスタ１０２がサンプリング
パルスを出力しないようにする。しかし、その前に、画
素の発光素子を全て非発光状態にするリセット動作をお
こなっておく必要がある。

【０２９５】リセット動作を行うためにリセット回路７
１０が設けられている。

【０２９６】本実施の形態では、第１の実施の形態と比
較して、デジタル映像信号のサンプリングを停止するた
めの手法は異なるが、その他の動作については同様であ
るので、ここでは説明は省略する。

【０２９７】こうして下位ビットに対応する情報のサン
プリングをやめることができる。

【０２９８】

【実施例】

【０２９９】（実施例１）本実施例では、本発明の駆動
方法を用いる表示装置のソース信号線駆動回路の例を示
す。

【０３００】第１の実施の形態において図１に示したソ
ース信号線駆動回路の詳細な構成例について図９を用い
て説明する。

【０３０１】ソース信号線駆動回路２６００において、
シフトレジスタ２６０１は、クロックドインバータ２６
０２と２６０３、インバータ２６０４、スイッチ２６０
５と２６０６と、ＮＡＮＤ２６０７によって構成されて
いる。シフトレジスタ２６０１にスタートパルスＳＰと
クロックパルスＣＬＫが入力される。シフトレジスタ２
６０１は、スタートパルスが入力され、クロックパルス
ＣＬＫとその極性が反転した信号である反転クロックパ
ルスＣＬＫＢによって、クロックドインバータ２６０２
及び２６０３が導通状態、非導通状態と変化することに
よって、ＮＡＮＤ２６０７から順に、ＬＡＴ１にサンプ
リングパルスを出力する。

【０３０２】なお、スイッチ２６０５及びスイッチ２６
０６は、シフトレジスタの操作方向を、図面向かって左
右に切り替える働きをする。左右切り替え信号ＳＬ／Ｒ
がＬｏの信号に対応する場合、シフトレジスタは、図面
向かって左から右に順にサンプリングパルスを出力す
る。一方、左右切り換え信号ＳＬ／ＲがＨｉの信号に対
応する場合、図面向かって右から左に順にサンプリング
パルスを出力する。

【０３０３】各ステージのＬＡＴ１２６１３は、クロッ
クドインバータ２６１４、２６１５と、インバータ２６
１６、２６１７によって構成されている。

【０３０４】ここで、各ステージのＬＡＴ１とは、１つ
の映像信号を取り込むＬＡＴ１を示すものとする。

【０３０５】ここでは、デジタル映像信号はＶＤは、時
分割階調データ信号発生回路（図示せず）によって、時
間階調方式で表示を行うための信号に変換され、また、
シリアル／パラレル変換回路（図示せず）によってｐ分
割（ｐは自然数）されて入力される。つまり、ｐ本のソ
ース信号線への出力に対応する信号が並列に入力され
る。サンプリングパルスが、バッファ２６０８〜２６１
１を介して、ｐ個のステージのＬＡＴ１（２６１２）の
クロックドインバータ２６１４、２６１５に同時に入力
されると、ｐ分割された入力信号はｐ個のステージのＬ
ＡＴ１（２６１２）において、それぞれ同時にサンプリ
ングされる。

【０３０６】ここでは、ｘ本のソース信号線に信号電流
を出力するソース信号線駆動回路２６００を例に説明し
ているので、１水平期間あたり、ｘ／ｐ個のサンプリン
グパルスが順にシフトレジスタより出力される。各サン
プリングパルスに応じて、ｐ個のステージのＬＡＴ１
（２６１２）は、同時にｐ本のソース信号線への出力に
対応するデジタル映像信号をサンプリングする。

【０３０７】本明細書中では、このように外部から入力
するデジタル映像信号をｐ相の並列信号に分割し、ｐ個
のデジタル映像信号を１つのサンプリングパルスによっ
て同時に取り込む手法を、ｐ分割駆動と呼ぶことにす
る。

【０３０８】上記分割駆動を行うことによって、ソース
信号線駆動回路のシフトレジスタのサンプリングにマー
ジンを持たせることができる。こうして表示装置の信頼
性を向上させることができる。

【０３０９】１水平期間の信号がすべて、各ステージの
ＬＡＴ１（２６１３）に入力されると、ラッチパルスＬ
Ｓ及びその極性が反転した、反転ラッチパルスＬＳＢが
入力されて、各ステージのＬＡＴ１（２６１３）に入力
された信号を各ステージのＬＡＴ２（２６１９）へ一斉
に出力する。なお、２６１８はｐ個のステージのＬＡＴ
２である。

【０３１０】なお、ここで各ステージのＬＡＴ２とは、
各ステージのＬＡＴ１からの信号をそれぞれ入力する、
ＬＡＴ２回路のことを示すとする。

【０３１１】ＬＡＴ２の各ステージ２６１９は、クロッ
クドインバータ２６２０、２６２１及び、インバータ２
６２２、２６２３によって構成されている。ＬＡＴ１の
各ステージ２６１３より出力された信号は、ＬＡＴ２に
保持されると同時に、定電流回路２６６０にも入力され
る。

【０３１２】定電流回路２６６０の構成については、第
１の実施の形態で示した、図２９と同様の構成の回路を
用いることができる。

【０３１３】なお、定電流回路２６６０の構成として
は、図２９に示したものに限定されず、公知の構成の定
電流回路を自由に用いることができる。

【０３１４】ＬＡＴ２より定電流回路２６６０に入力さ
れた、デジタル映像信号が「１」に対応する信号である
場合、ソース信号線には、定電流Ｉｃを出力する。一
方、デジタル信号が「０」に対応する信号である場合、
ソース信号線には、発光素子の対向電極の電位とほぼ同
じ電位が出力されて、ソース信号線には電流を流さな
い。

【０３１５】なお、ここでは省略したが、レベルシフ
タ、バッファ等を設けても良い。

【０３１６】シフトレジスタ及びＬＡＴ１、ＬＡＴ２
は、図９の構成に限らず、公知の構成の回路を自由に用
いることができる。

【０３１７】（実施例２）本実施例では、第２の実施の
形態において説明した方法を用いて、下位ビットの信号
のサンプリングを停止するソース信号線駆動回路の詳細
な構成例について説明する。

【０３１８】説明には、図１０を用いる。なお、図１０
（Ａ）において、図９と同じ部分は、同じ符号を用いて
示し、説明は省略する。

【０３１９】図１０（Ａ）において、シフトレジスタに
入力するスタートパルスＳＰは、スタートパルス制御回
路２８００を介して入力される。図１０（Ｂ）に、スタ
ートパルス制御回路２８００の構成例について示す。

【０３２０】スタートパルス制御回路２８００は、ＮＡ
ＮＤ２８０１及びインバータ２８０２によって構成され
ている。ここで、ＩＮの端子にはスタートパルスＳＰが
入力されており、ＯＵＴの端子は、シフトレジスタ２６
０１への出力になっている。スタートパルス制御回路２
８００には、切り換え信号Ｐｓｗが入力されている。

【０３２１】このスタートパルス制御回路２８００の動
作について説明する。

【０３２２】切り換え信号Ｐｓｗが「１」の信号に対応す
る信号電圧の場合、ＩＮより入力されたスタートパルス
ＳＰの信号は、ＯＵＴ端子から出力される。一方、切り
換え信号Ｐｓｗが「０」の信号に対応する信号電圧の場
合、ＩＮより入力されたスタートパルスＳＰの信号に関
わらず、ＯＵＴ端子からは、「０」の信号電圧に対応する
信号が出力される。

【０３２３】この切り換え信号Ｐｓｗを、上位ビットに
対応するサブフレーム期間及びリセット動作を行う期間
においては、「１」の信号に保ち、下位ビットに対応する
サブフレーム期間においては、リセット動作を行う期間
を除いて、「０」の信号に保つ。これによって、所定のサ
ブフレーム期間においてのみ、サンプリングパルスの出
力をなくす。こうして、デジタル映像信号の下位ビット
の情報をＬＡＴ１に、サンプリングしないようにするこ
とができる。

【０３２４】図１０（Ｃ）に、リセット回路２６６６の
構成例について示す。

【０３２５】リセット回路２６６６は、ＮＡＮＤ２８０
３及びインバータ２８０４によって構成されている。こ
こで、ＩＮ１〜ＩＮｐの端子には、ｐ分割されたデジタ
ル映像信号ＶＤがそれぞれ入力されており、ＯＵＴ１〜
ＯＵＴｐの端子は、ＬＡＴ１（２６１２）への出力にな
っている。リセット回路２６６６には、切り換え信号Ｒ
Ｐｓｗが入力されている。

【０３２６】このリセット回路２６６６の動作について
説明する。

【０３２７】切り換え信号ＲＰｓｗが「１」の信号に対応
する信号電圧の場合、ＩＮ１〜ＩＮｐより入力されたデ
ジタル映像信号ＶＤは、それぞれＯＵＴ１〜ＯＵＴｐ端
子から出力される。一方、切り換え信号ＲＰｓｗが「０」
の信号に対応する信号電圧の場合、ＩＮ１〜ＩＮｐより
入力されたデジタル映像信号ＶＤに関わらず、ＯＵＴ１
〜ＯＵＴｐ端子からは、「０」の信号電圧に対応する信号
が出力される。

【０３２８】この切り換え信号ＲＰｓｗを、上位ビット
に対応するサブフレーム期間においては、「１」の信号に
保ち、サンプリングパルスを出力しないような動作を行
う期間（サンプリングパルス停止期間）を開始する前の
期間（リセット期間）において、「０」の信号とする。こ
れによって、ＬＡＴ１及びＬＡＴ２に保持された信号を
すべて、「０」に対応する信号に書き換えることができ
る。

【０３２９】こうして、表示に関与するビット数を減ら
し、ソース信号線駆動回路のサンプリングの動作を少な
くして、表示装置の消費電力を抑えることができる。

【０３３０】本発明は、実施例１と自由に組み合わせて
実施することが可能である。

【０３３１】（実施例３）本実施例では、第３の実施の
形態において説明した方法を用いて、下位ビットの信号
を削除する回路の詳細な構成例について図１１を用いて
説明する。

【０３３２】なお、図１１（Ａ）において、実施例１の
図９及び実施例２の図１０で示した部分と同じ部分は、
同じ符号を用いて表し、説明は省略する。

【０３３３】図１１（Ａ）において、クロックパルス制
御回路２９００を介して、クロックパルスＣＬＫがシフ
トレジスタ２６０１に入力される。図１１（Ｂ）に、ク
ロックパルス制御回路２９００の構成例を示す。

【０３３４】クロックパルス制御回路２９００は、ＮＡ
ＮＤ２８０１及びインバータ２８０２によって構成され
ている。ここで、ＩＮ端子にはクロックパルスＣＬＫが
入力されており、ＯＵＴ端子は、シフトレジスタ２６０
１への出力になっている。クロックパルス制御回路２９
００には、切り換え信号Ｐｓｗが入力されている。

【０３３５】このクロックパルス制御回路２９００の動
作について説明する。

【０３３６】切り換え信号Ｐｓｗが「１」の信号に対応す
る信号電圧の場合、ＩＮより入力されたクロックパルス
ＣＬＫの信号は、ＯＵＴ端子から出力される。一方、切
り換え信号Ｐｓｗが「０」の信号に対応する信号電圧の場
合、ＩＮより入力されたクロックパルスＣＬＫの信号に
関わらず、ＯＵＴ端子からは、「０」の信号電圧に対応す
る信号が出力される。

【０３３７】この切り換え信号Ｐｓｗを、上位ビットに
対応するサブフレーム期間及びリセット動作を行う期間
においては、「１」の信号に保ち、下位ビットに対応する
サブフレーム期間においては、リセット動作を行う期間
を除いて、「０」の信号に保つ。これによって、所定のサ
ブフレーム期間においてのみ、サンプリングパルスの出
力をなくし、デジタル映像信号の下位ビットの情報をＬ
ＡＴ１に、サンプリングしないようにすることができ
る。

【０３３８】図１１（Ｃ）に、リセット回路２６６６の
構成例について示す。

【０３３９】リセット回路２６６６は、ＮＡＮＤ２８０
３及びインバータ２８０４によって構成されている。こ
こで、ＩＮ１〜ＩＮｐの端子には、ｐ分割されたデジタ
ル映像信号ＶＤがそれぞれ入力されており、ＯＵＴ１〜
ＯＵＴｐの端子は、ＬＡＴ１（２６１２）への出力にな
っている。リセット回路２６６６には、切り換え信号Ｒ
Ｐｓｗが入力されている。

【０３４０】このリセット回路２６６６の動作について
説明する。

【０３４１】切り換え信号ＲＰｓｗが「１」の信号に対応
する信号電圧の場合、ＩＮ１〜ＩＮｐより入力されたデ
ジタル映像信号ＶＤは、ＯＵＴ１〜ＯＵＴｐ端子から出
力される。一方、切り換え信号ＲＰｓｗが「０」の信号に
対応する信号電圧の場合、ＩＮ１〜ＩＮｐより入力され
たデジタル映像信号ＶＤに関わらず、ＯＵＴ１〜ＯＵＴ
ｐ端子からは、「０」の信号電圧に対応する信号が出力さ
れる。

【０３４２】この切り換え信号ＲＰｓｗを、上位ビット
に対応するサブフレーム期間においては、「１」の信号に
保ち、サンプリングパルスを出力しないような動作を行
う期間（サンプリングパルス停止期間）を開始する前の
期間（リセット期間）において、「０」の信号とする。こ
れによって、ＬＡＴ１及びＬＡＴ２に保持された信号を
すべて、「０」に対応する信号に書き換えることができ
る。

【０３４３】こうして、表示に関与するビット数を減ら
し、ソース信号線駆動回路のサンプリングの動作を少な
くして、表示装置の消費電力を抑えることができる。

【０３４４】本発明は、実施例１と自由に組み合わせて
実施することが可能である。

【０３４５】（実施例４）本実施例では、第４の実施の
形態において説明した方法を用いて、下位ビットの信号
を削除する回路の構成例について説明する。

【０３４６】なお、図１２（Ａ）において、実施例１の
図９、実施例２の図１０及び実施例３の図１１で示した
部分と同じ部分は、同じ符号を用いて表し、説明は省略
する。

【０３４７】図１２（Ａ）において、シフトレジスタ２
６０１より出力されるサンプリングパルスは、サンプリ
ングパルス制御回路３０００を介してＬＡＴ１入力され
る。図１２（Ｂ）に、サンプリングパルス制御回路３０
００の構成例について示す。

【０３４８】サンプリングパルス制御回路３０００は、
ＮＡＮＤ２８０１及びインバータ２８０２によって構成
されている。ここで、ＩＮの端子にはサンプリングパル
スが入力されており、ＯＵＴの端子は、ＬＡＴ１への出
力になっている。サンプリングパルス制御回路３０００
には、切り換え信号Ｐｓｗが入力されている。

【０３４９】このサンプリングパルス制御回路３０００
の動作について説明する。

【０３５０】切り換え信号Ｐｓｗが「１」の信号に対応す
る信号電圧の場合、ＩＮより入力されたサンプリングパ
ルスの信号は、ＯＵＴ端子から出力される。一方、切り
換え信号Ｐｓｗが「０」の信号に対応する信号電圧の場
合、ＩＮより入力されたサンプリングパルスの信号に関
わらず、ＯＵＴ端子からは、「０」の信号電圧に対応する
信号が出力される。

【０３５１】この切り換え信号Ｐｓｗを、リセット動作
を行う期間及び上位ビットに対応するサブフレーム期間
においては、「１」の信号に保ち、下位ビットに対応する
サブフレーム期間においては、リセット動作を行う期間
を除いて、「０」の信号に保つ。これによって、所定のサ
ブフレーム期間においてのみ、サンプリングパルスの出
力をなくし、デジタル映像信号の下位ビットの情報をＬ
ＡＴ１に、サンプリングしないようにすることができ
る。

【０３５２】図１２（Ｃ）に、リセット回路２６６６の
構成例について示す。

【０３５３】リセット回路２６６６は、ＮＡＮＤ２８０
３及びインバータ２８０４によって構成されている。こ
こで、ＩＮ１〜ＩＮｐの端子には、ｐ分割されたデジタ
ル映像信号ＶＤがそれぞれ入力されており、ＯＵＴ１〜
ＯＵＴｐの端子は、ＬＡＴ１（２６１２）への出力にな
っている。リセット回路２６６６には、切り換え信号Ｒ
Ｐｓｗが入力されている。

【０３５４】このリセット回路２６６６の動作について
説明する。

【０３５５】切り換え信号ＲＰｓｗが「１」の信号に対応
する信号電圧の場合、ＩＮ１〜ＩＮｐより入力されたデ
ジタル映像信号ＶＤは、ＯＵＴ１〜ＯＵＴｐ端子から出
力される。一方、切り換え信号ＲＰｓｗが「０」の信号に
対応する信号電圧の場合、ＩＮ１〜ＩＮｐより入力され
たデジタル映像信号ＶＤに関わらず、ＯＵＴ１〜ＯＵＴ
ｐ端子からは、「０」の信号電圧に対応する信号が出力さ
れる。

【０３５６】この切り換え信号ＲＰｓｗを、上位ビット
に対応するサブフレーム期間においては、「１」の信号に
保ち、サンプリングパルスを出力しないような動作を行
う期間（サンプリングパルス停止期間）を開始する前の
期間（リセット期間）において、「０」の信号とする。こ
れによって、ＬＡＴ１及びＬＡＴ２に保持された信号を
すべて、「０」に対応する信号に書き換えることができ
る。

【０３５７】こうして、表示に関与するビット数を減ら
し、ソース信号線駆動回路のサンプリングの動作を少な
くして、表示装置の消費電力を抑えることができる。

【０３５８】本発明は、実施例１と自由に組み合わせて
実施することが可能である。

【０３５９】（実施例５）本実施例では、本発明のの駆
動方法を用いる表示装置の画素部とその周辺に設けられ
る駆動回路部（ソース信号線側駆動回路、ゲート信号線
側駆動回路）のＴＦＴを同時に作製する方法について説
明する。

【０３６０】但し、説明を簡単にするために、画素部５
０７０に関しては、第1のスイッチング用ＴＦＴ５０７
４と、カレントミラー回路を構成するＴＦＴのうちの発
光素子に接続された方のＴＦＴ（本実施例では、このＴ
ＦＴを駆動用ＴＦＴ５０７５と呼ぶことにする）を代表
的に示すものとする。その他のＴＦＴについても同様に
形成することができる。また、駆動回路部５０７１に関
しては基本単位であるｎチャネル型ＴＦＴ５０７２とｐ
チャネル型ＴＦＴ５０７３を含むＣＭＯＳ回路５０７６
を図示することとする。

【０３６１】なお、第1のスイッチング用ＴＦＴ５０７
４としては、ｎチャネル型ＴＦＴを用い、駆動用ＴＦＴ
５０７５としては、ｐチャネル型ＴＦＴを用いている
が、本発明の表示装置の画素を構成するＴＦＴは、これ
に限定されず、ｐチャネル型ＴＦＴでもｎチャネル型Ｔ
ＦＴでもどちらも良い。

【０３６２】但し、カレントミラー回路を構成する２つ
のＴＦＴの極性は同じにする必要がある。

【０３６３】また、駆動回路を構成する素子として示し
たＣＭＯＳ回路を構成するＴＦＴは、どちらもシングル
ゲート型のＴＦＴを用い、第1のスイッチング用ＴＦＴ
としては、ダブルゲート型のＴＦＴを用い、駆動用ＴＦ
Ｔとしては、シングルゲート型のＴＦＴを用いている
が、本発明の表示装置を構成するＴＦＴの構造は、これ
に限定されず、シングルゲート構造でも、ダブルゲート
構造でも、もしくはそれ以上のダブルゲート構造のＴＦ
Ｔを用いても良い。

【０３６４】なお、カレントミラー回路を構成する２つ
のＴＦＴの特性は同じにするのが望ましい。

【０３６５】まず、図２３（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板５００１上に
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏか
ら作製される酸化窒化シリコン膜５００２ａを１０〜２
００[nm]（好ましくは５０〜１００[nm]）形成し、同様
にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコ
ン膜５００２ｂを５０〜２００[nm]（好ましくは１００
〜１５０[nm]）の厚さに積層形成する。本実施例では下
地膜５００２を２層構造として示したが、前記絶縁膜の
単層膜または２層以上積層させた構造として形成しても
良い。

【０３６６】島状半導体層５００３〜５００６は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０[nm]（好ましくは３０〜６０[nm]）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。

【０３６７】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光（連続発振）型
のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザ
ーを用いる。これらのレーザーを用いる場合には、レー
ザー発振器から放射されたレーザー光を光学系で線状に
集光し半導体膜に照射する方法を用いると良い。結晶化
の条件は実施者が適宣選択するものであるが、エキシマ
レーザーを用いる場合はパルス発振周波数３００[Hz]と
し、レーザーエネルギー密度を１００〜４００[mJ/cm²]
(代表的には２００〜３００[mJ/cm²])とする。また、Ｙ
ＡＧレーザーを用いる場合にはその第２高調波を用いパ
ルス発振周波数１〜１０[kHz]とし、レーザーエネルギ
ー密度を３００〜６００[mJ/cm²](代表的には３５０〜
５００[mJ/cm²])とすると良い。そして幅１００〜１０
００[μm]、例えば４００[μm]で線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー
光の重ね合わせ率（オーバーラップ率）を８０〜９８
[％]として行う。

【０３６８】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３０
０〜４００[℃]とし、高周波（１３．５６[MHz]）、電
力密度０．５〜０．８[W/cm²]で放電させて形成するこ
とが出来る。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることが出来る。

【０３６９】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。

【０３７０】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。

【０３７１】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。

【０３７２】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
他の組み合わせの一例で望ましいものとしては、第１の
導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第
２の導電膜５００９をＷとする組み合わせ、第１の導電
膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜５００９をＡｌとする組み合わせ、第１の導電膜
５００８を窒化タンタル（ＴａＮ）で形成し、第２の導
電膜５００９をＣｕとする組み合わせが挙げられる。

【０３７３】次に、レジストによりマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３.５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。

【０３７４】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１
６ｂ）を形成する。このとき、ゲート絶縁膜５００７に
おいては、第１の形状の導電層５０１１〜５０１６で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される。（図２３（Ｂ））

【０３７５】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０¹³〜５×１０
¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]とし
て行う。ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いる。この場合、導電
層５０１１〜５０１５がｎ型を付与する不純物元素に対
するマスクとなり、自己整合的に第１の不純物領域５０
１７〜５０２５が形成される。第１の不純物領域５０１
７〜５０２５には１×１０²⁰〜１×１０²¹[atoms/cm³]
の濃度範囲でｎ型を付与する不純物元素を添加する。
（図２３（Ｂ））

【０３７６】次に、図２３（Ｃ）に示すように、レジス
トマスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０２６〜５０３１
（第１の導電層５０２６ａ〜５０３１ａと第２の導電層
５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲー
ト絶縁膜５００７においては、第２の形状の導電層５０
２６〜５０３１で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ薄くなった領域が形成される。

【０３７７】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ₆が極端に高く、その他のＷＣ
ｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、Ｃ
Ｆ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ₂を添加す
るとＣＦ₄とＯ₂が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ₂を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。

【０３７８】そして、図２４（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm
²]のドーズ量で行い、図２３（Ｂ）で島状半導体層に形
成された第１の不純物領域の内側に新たな不純物領域を
形成する。ドーピングは、第２の形状の導電層５０２６
〜５０３０を不純物元素に対するマスクとして用い、第
１の導電層５０２６ａ〜５０３０ａの下側の領域にも不
純物元素が添加されるようにドーピングする。こうし
て、第３の不純物領域５０３２〜５０３６が形成され
る。この第３の不純物領域５０３２〜５０３６に添加さ
れたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５
０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配
を有している。なお、第１の導電層５０２６ａ〜５０３
０ａのテーパー部と重なる半導体層において、第１の導
電層５０２６ａ〜５０３０ａのテーパー部の端部から内
側に向かって若干、不純物濃度が低くなっているもの
の、ほぼ同程度の濃度である。

【０３７９】図２４（Ｂ）に示すように第３のエッチン
グ処理を行う。エッチングガスにＣＨＦ₆を用い、反応
性イオンエッチング法（ＲＩＥ法）を用いて行う。第３
のエッチング処理により、第１の導電層５０２６ａ〜５
０３１ａのテーパー部を部分的にエッチングして、第１
の導電層が半導体層と重なる領域が縮小される。第３の
エッチング処理によって、第３の形状の導電層５０３７
〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第
２の導電層５０３７ｂ〜５０４２ｂ）を形成する。この
とき、ゲート絶縁膜５００７においては、第３の形状の
導電層５０３７〜５０４２で覆われない領域はさらに２
０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形
成される。

【０３８０】第３のエッチング処理によって、第３の不
純物領域５０３２〜５０３６においては、第１の導電層
５０３７ａ〜５０４１ａと重なる第３の不純物領域５０
３２ａ〜５０３６ａと、第１の不純物領域と第３の不純
物領域との間の第２の不純物領域５０３２ｂ〜５０３６
ｂとが形成される。

【０３８１】そして、図２４（Ｃ）に示すように、ｐチ
ャネル型ＴＦＴを形成する島状半導体層５００４、５０
０６に第1の導電型とは逆の導電型の第４の不純物領域
５０４３〜５０５４を形成する。第３の形状の導電層５
０３８ｂ、５０４１ｂを不純物元素に対するマスクとし
て用い、自己整合的に不純物領域を形成する。このと
き、ｎチャネル型ＴＦＴを形成する島状半導体層５００
３、５００５および配線部５０４２はレジストマスク５
２００で全面を被覆しておく。不純物領域５０４３〜５
０５４にはそれぞれ異なる濃度でリンが添加されている
が、ジボラン（Ｂ ₂Ｈ₆）を用いたイオンドープ法で形成
し、そのいずれの領域においても不純物濃度が２×１０
²⁰〜２×１０²¹[atoms/cm³]となるようにする。

【０３８２】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層５０３７〜５０４１がゲート電極として
機能する。また、５０４２は島状のソース信号線として
機能する。

【０３８３】レジストマスク５２００を除去した後、導
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法（ＲＴＡ法）を適用することが出来る。熱
アニール法では酸素濃度が１[ppm]以下、好ましくは
０．１[ppm]以下の窒素雰囲気中で４００〜７００
[℃]、代表的には５００〜６００[℃]で行うものであ
り、本実施例では５００[℃]で４時間の熱処理を行う。
ただし、第３の形状の導電層５０３７〜５０４２に用い
た配線材料が熱に弱い場合には、配線等を保護するため
層間絶縁膜（シリコンを主成分とする）を形成した後で
活性化を行うことが好ましい。

【０３８４】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。

【０３８５】次いで、図２５（Ａ）に示すように、第１
の層間絶縁膜５０５５を酸化窒化シリコン膜から１００
〜２００[ｎｍ]の厚さで形成する。その上に有機絶縁物
材料から成る第２の層間絶縁膜５０５６を形成した後、
第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５
６、およびゲート絶縁膜５００７に対してコンタクトホ
ールを形成し、各配線（接続配線、信号線を含む）５０
５７〜５０６２、５０６４をパターニング形成した後、
接続配線５０６２に接する画素電極５０６３をパターニ
ング形成する。

【０３８６】第２の層間絶縁膜５０５６としては、有機
樹脂を材料とする膜を用い、その有機樹脂としてはポリ
イミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロ
ブテン）等を使用することが出来る。特に、第２の層間
絶縁膜５０５６は平坦化の意味合いが強いので、平坦性
に優れたアクリルが好ましい。本実施例ではＴＦＴによ
って形成される段差を十分に平坦化しうる膜厚でアクリ
ル膜を形成する。好ましくは１〜５[μｍ]（さらに好ま
しくは２〜４[μｍ]）とすれば良い。

【０３８７】コンタクトホールの形成は、ドライエッチ
ングまたはウエットエッチングを用い、ｎ型の不純物領
域５０１７、５０１８、５０２１、５０２３またはｐ型
の不純物領域５０４３〜５０５４に達するコンタクトホ
ール、配線５０４２に達するコンタクトホール、電源供
給線に達するコンタクトホール（図示せず）、およびゲ
ート電極に達するコンタクトホール（図示せず）をそれ
ぞれ形成する。

【０３８８】また、配線（接続配線）５０５７〜５０６
２、５０６４として、Ｔｉ膜を１００[ｎｍ]、Ｔｉを含
むアルミニウム膜を３００[ｎｍ]、Ｔｉ膜１５０[ｎｍ]
をスパッタ法で連続形成した３層構造の積層膜を所望の
形状にパターニングしたものを用いる。勿論、他の導電
膜を用いても良い。

【０３８９】また、本実施例では、画素電極５０６３と
してＩＴＯ膜を１１０[ｎｍ]の厚さに形成し、パターニ
ングを行った。画素電極５０６３を接続配線５０６２と
接して重なるように配置することでコンタクトを取って
いる。また、酸化インジウムに２〜２０[％]の酸化亜鉛
（ＺｎＯ）を混合した透明導電膜を用いても良い。この
画素電極５０６３が発光素子の陽極となる。（図２５
（Ａ））

【０３９０】次に、図２５（Ｂ）に示すように、珪素を
含む絶縁膜（本実施例では酸化珪素膜）を５００[ｎｍ]
の厚さに形成し、画素電極５０６３に対応する位置に開
口部を形成して、バンクとして機能する第３の層間絶縁
膜５０６５を形成する。開口部を形成する際、ウエット
エッチング法を用いることで容易にテーパー形状の側壁
とすることが出来る。開口部の側壁が十分になだらかで
ないと段差に起因する有機化合物層の劣化が顕著な問題
となってしまうため、注意が必要である。

【０３９１】次に、有機化合物層５０６６および陰極
（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気
解放しないで連続形成する。なお、有機化合物層５０６
６の膜厚は８０〜２００[ｎｍ]（典型的には１００〜１
２０[ｎｍ]）、陰極５０６７の厚さは１８０〜３００
[ｎｍ]（典型的には２００〜２５０[ｎｍ]）とすれば良
い。

【０３９２】この工程では、赤色に対応する画素、緑色
に対応する画素および青色に対応する画素に対して順
次、有機化合物層および陰極を形成する。但し、有機化
合物層は溶液に対する耐性に乏しいためフォトリソグラ
フィ技術を用いずに各色個別に形成しなくてはならな
い。そこでメタルマスクを用いて所望の画素以外を隠
し、必要箇所だけ選択的に有機化合物層および陰極を形
成するのが好ましい。

【０３９３】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
有機化合物層を選択的に形成する。次いで、緑色に対応
する画素以外を全て隠すマスクをセットし、そのマスク
を用いて緑色発光の有機化合物層を選択的に形成する。
次いで、同様に青色に対応する画素以外を全て隠すマス
クをセットし、そのマスクを用いて青色発光の有機化合
物層を選択的に形成する。なお、ここでは全て異なるマ
スクを用いるように記載しているが、同じマスクを使い
まわしても構わない。

【０３９４】ここではＲＧＢに対応した３種類の発光素
子を形成する方式を用いたが、白色発光の発光素子とカ
ラーフィルタを組み合わせた方式、青色または青緑発光
の発光素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを
組み合わせた方式、陰極（対向電極）に透明電極を利用
してＲＧＢに対応した発光素子を重ねる方式などを用い
ても良い。

【０３９５】なお、有機化合物層５０６６としては公知
の材料を用いることが出来る。公知の材料としては、駆
動電圧を考慮すると有機材料を用いるのが好ましい。例
えば正孔注入層、正孔輸送層、発光層および電子注入層
でなる４層構造を有機化合物層とすれば良い。

【０３９６】次に、同じゲート信号線にゲート電極が接
続された第1のスイッチング用ＴＦＴを有する画素（同
じラインの画素）上に、メタルマスクを用いて陰極５０
６７を形成する。なお本実施例では陰極５０６７として
ＭｇＡｇを用いたが、本発明はこれに限定されない。陰
極５０６７として他の公知の材料を用いても良い。

【０３９７】なお、陰極５０６７は、全ての画素につい
て共通としてもよい。

【０３９８】最後に、窒化珪素膜でなるパッシベーショ
ン膜５０６８を３００[ｎｍ]の厚さに形成する。パッシ
ベーション膜５０６８を形成しておくことで、有機化合
物層５０６６を水分等から保護することができ、発光素
子の信頼性をさらに高めることが出来る。

【０３９９】こうして図２５（Ｂ）に示すような構造の
表示装置が完成する。なお、本実施例における表示装置
の作成工程においては、回路の構成および工程の関係
上、ゲート電極を形成している材料であるＴａ、Ｗによ
ってソース信号線を形成し、ドレイン・ソース電極を形
成している配線材料であるＡｌによってゲート信号線を
形成しているが、異なる材料を用いても良い。

【０４００】ところで、本実施例の表示装置は、画素部
５０７０だけでなく駆動回路部５０７１にも最適な構造
のＴＦＴを配置することにより、非常に高い信頼性を示
し、動作特性も向上しうる。また結晶化工程においてＮ
ｉ等の金属触媒を添加し、結晶性を高めることも可能で
ある。

【０４０１】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔとして用いる。なお、ここでいう駆動回路としては、
シフトレジスタ、バッファ、レベルシフタ、ラッチなど
が含まれる。

【０４０２】本実施例の場合、ｎチャネル型ＴＦＴの活
性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間
に挟んでゲート電極と重なるオーバーラップＬＤＤ領域
（Ｌ _OV領域）、ゲート絶縁膜を間に挟んでゲート電極と
重ならないオフセットＬＤＤ領域（Ｌ_OFF領域）および
チャネル形成領域を含む。

【０４０３】また、ＣＭＯＳ回路５０７６のｐチャネル
型ＴＦＴ５０７３は、ホットキャリア注入による劣化が
殆ど気にならないので、特にＬＤＤ領域を設けなくても
良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を
設け、ホットキャリア対策を講じることも可能である。

【０４０４】その他、駆動回路において、チャネル形成
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するｎチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。

【０４０５】なお、実際には図２５（Ｂ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
と発光素子の信頼性が向上する。

【０４０６】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ（フレキシブルプリントサーキット：ＦＰＣ）を取
り付けて製品として完成する。このような出荷出来る状
態にまでした状態を本明細書中では表示装置という。

【０４０７】また、本実施例で示す工程に従えば、表示
装置の作製に必要なフォトマスクの数を抑えることが出
来る。その結果、工程を短縮し、製造コストの低減及び
歩留まりの向上に寄与することが出来る。

【０４０８】本実施例は、実施例１〜４と自由に組み合
わせて実施することが可能である。

【０４０９】（実施例６）本実施例では、本発明の表示
装置の封止の方法について図２２を用いて説明する。

【０４１０】図２２（Ａ）は、表示装置の上面図であ
り、図２２（Ｂ）は、図２２（Ａ）のＡ−Ａ’における
断面図、図２２（Ｃ）は図２２（Ａ）のＢ−Ｂ’におけ
る断面図である。

【０４１１】基板４００１上に設けられた画素部４００
２と、ソース信号線駆動回路４００３と、第１及び第２
のゲート信号線駆動回路４００４ａ、ｂとを囲むように
して、シール材４００９が設けられている。また画素部
４００２と、ソース信号線駆動回路４００３と、第１及
び第２のゲート信号線駆動回路４００４ａ、ｂとの上に
シーリング材４００８が設けられている。

【０４１２】ここで例えば、第１のゲート信号線駆動回
路４００４ａは、図１におけるゲート信号線駆動回路１
０７ａに相当する。また、第２のゲート信号線駆動回路
４００４ｂは、選択線駆動回路１０７ｂに相当する。

【０４１３】よって画素部４００２と、ソース信号線駆
動回路４００３と、第１及び第２のゲート信号線駆動回
路４００４ａ、ｂとは、基板４００１上に形成され、シ
ール材４００９とシーリング材４００８とによって、充
填材４２１０で密封されている。

【０４１４】また基板４００１上に設けられた画素部４
００２と、ソース信号線駆動回路４００３と、第１及び
第２のゲート信号線駆動回路４００４ａ、ｂとは、複数
のＴＦＴを有している。図２２（Ｂ）では代表的に、下
地膜４０１０上に形成された、ソース信号線駆動回路４
００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１
及び画素部４００２に含まれる駆動用ＴＦＴ４２０２を
図示した。なお、本実施例では、本発明の画素のカレン
トミラー回路を構成する２つのＴＦＴのうち、発光素子
と接続されているＴＦＴを駆動用ＴＦＴと呼ぶものとす
る。

【０４１５】本実施例では、駆動ＴＦＴ４２０１には公
知の方法で作製されたｐチャネル型ＴＦＴ及びｎチャネ
ル型ＴＦＴが用いられ、駆動用ＴＦＴ４２０２には公知
の方法で作製されたｐチャネル型ＴＦＴが用いられる。
また、画素部４００２には駆動用ＴＦＴ４２０２のゲー
トに接続された保持容量（図示せず）が設けられる。

【０４１６】駆動ＴＦＴ４２０１及び駆動用ＴＦＴ４２
０２上には層間絶縁膜（平坦化膜）４３０１が形成さ
れ、その上に駆動用ＴＦＴ４２０２のドレインと電気的
に接続する画素電極（陽極）４２０３が形成される。画
素電極４２０３としては仕事関数の大きい透明導電膜が
用いられる。透明導電膜としては、酸化インジウムと酸
化スズとの化合物、酸化インジウムと酸化亜鉛との化合
物、酸化亜鉛、酸化スズまたは酸化インジウムを用いる
ことができる。また、前記透明導電膜にガリウムを添加
したものを用いても良い。

【０４１７】そして、画素電極４２０３の上には絶縁膜
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機化合物層４２０４が
形成される。有機化合物層４２０４は公知の有機材料ま
たは無機材料を用いることができる。また、有機材料に
は低分子系（モノマー系）材料と高分子系（ポリマー
系）材料があるがどちらを用いても良い。

【０４１８】有機化合物層４２０４の形成方法は公知の
蒸着技術もしくは塗布法技術を用いれば良い。また、有
機化合物層の構造は正孔注入層、正孔輸送層、発光層、
電子輸送層または電子注入層を自由に組み合わせて積層
構造または単層構造とすれば良い。

【０４１９】有機化合物層４２０４の上には遮光性を有
する導電膜（代表的にはアルミニウム、銅もしくは銀を
主成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２０５が形成される。また、陰極４
２０５と有機化合物層４２０４の界面に存在する水分や
酸素は極力排除しておくことが望ましい。従って、有機
化合物層４２０４を窒素または希ガス雰囲気で形成し、
酸素や水分に触れさせないまま陰極４２０５を形成する
といった工夫が必要である。本実施例ではマルチチャン
バー方式（クラスターツール方式）の成膜装置を用いる
ことで上述のような成膜を可能とする。そして陰極４２
０５は所定の電圧が与えられている。

【０４２０】以上のようにして、画素電極（陽極）４２
０３、有機化合物層４２０４及び陰極４２０５からなる
発光素子４３０３が形成される。そして発光素子４３０
３を覆うように、絶縁膜４３０２上に保護膜４２０９が
形成されている。保護膜４２０９は、発光素子４３０３
に酸素や水分等が入り込むのを防ぐのに効果的である。

【０４２１】４００５ａは電源供給線に接続された引き
回し配線であり、駆動用ＴＦＴ４２０２のソース領域に
電気的に接続されている。引き回し配線４００５ａはシ
ール材４００９と基板４００１との間を通り、異方導電
性フィルム４３００を介してＦＰＣ４００６が有するＦ
ＰＣ用配線４４０１に電気的に接続される。

【０４２２】シーリング材４００８としては、ガラス
材、金属材（代表的にはステンレス材）、セラミックス
材、プラスチック材（プラスチックフィルムも含む）を
用いることができる。プラスチック材としては、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌ
ａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。

【０４２３】但し、発光素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。

【０４２４】また、充填材４２１０としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルク
ロライド）、アクリル、ポリイミド、エポキシ樹脂、シ
リコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができ
る。本実施例では充填材として窒素を用いた。

【０４２５】また充填材４１０３を吸湿性物質（好まし
くは酸化バリウム）もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質または酸素
を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らな
いように、凹部カバー材４２０８によって吸湿性物質ま
たは酸素を吸着しうる物質４２０７は凹部４００７に保
持されている。なお凹部カバー材４２０８は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質４２０７は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
４２０７を設けることで、発光素子４３０３の劣化を抑
制できる。

【０４２６】図２２（Ｃ）に示すように、画素電極４２
０３が形成されると同時に、引き回し配線４００５ａ上
に接するように導電性膜４２０３ａが形成される。

【０４２７】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。

【０４２８】本実施例は、実施例１〜実施例５と自由に
組み合わせて実施することが可能である。

【０４２９】（実施例７）本実施例では、本発明の電子
機器について図２７を用いて説明する。

【０４３０】図２７（Ａ）に本発明の携帯情報端末の模
式図を示す。携帯情報端末は、本体２７０１ａ、操作ス
イッチ２７０１ｂ、電源スイッチ２７０１ｃ、アンテナ
２７０１ｄ、表示部２７０１ｅ、外部入力ポート２７０
１ｆによって構成されている。実施の形態１〜実施の形
態４及び実施例１〜実施例６に示した駆動方法を用いる
表示装置を、表示部２７０１ｅに用いる。

【０４３１】図２７（Ｂ）に本発明のパーソナルコンピ
ュータの模式図を示す。パーソナルコンピュータは、本
体２７０２ａ、筐体２７０２ｂ、表示部２７０２ｃ、操
作スイッチ２７０２ｄ、電源スイッチ２７０２ｅ、外部
入力ポート２７０２ｆによって構成されている。実施の
形態１〜実施の形態４及び実施例１〜実施例６に示した
駆動方法を用いる表示装置を、表示部２７０２ｃに用い
る。

【０４３２】図２７（Ｃ）に本発明の画像再生装置の模
式図を示す。画像再生装置は、本体２７０３ａ、筐体２
７０３ｂ、記録媒体（例えばＤＶＤ）２７０３ｃ、表示
部２７０３ｄ、音声出力部２７０３ｅ、操作スイッチ２
７０３ｆによって構成されている。実施の形態１〜実施
の形態４及び実施例１〜実施例６に示した駆動方法を用
いる表示装置を、表示部２７０３ｄに用いる。

【０４３３】図２７（Ｄ）に本発明のテレビの模式図を
示す。テレビは、本体２７０４ａ、筐体２７０４ｂ、表
示部２７０４ｃ、操作スイッチ２７０４ｄによって構成
されている。実施の形態１〜実施の形態４及び実施例１
〜実施例６に示した駆動方法を用いる表示装置を、表示
部２７０４ｃに用いる。

【０４３４】図２７（Ｅ）に本発明のヘッドマウントデ
ィスプレイの模式図を示す。ヘッドマウントディスプレ
イは、本体２７０５ａ、モニター部２７０５ｂ、頭部固
定バンド２７０５ｃ、表示部２７０５ｄ、光学系２７０
５ｅによって構成されている。実施の形態１〜実施の形
態４及び実施例１〜実施例６に示した駆動方法を用いる
表示装置を、表示部２７０５ｄに用いる。

【０４３５】図２７（Ｆ）に本発明のビデオカメラの模
式図を示す。ビデオカメラは、本体２７０６ａ、筐体２
７０６ｂ、接続部２７０６ｃ、受像部２７０６ｄ、接眼
部２７０６ｅ、バッテリー２７０６ｆ、音声入力部２７
０６ｇ、表示部２７０６ｈによって構成されている。実
施の形態１〜実施の形態４及び実施例１〜実施例６に示
した駆動方法を用いる表示装置を、表示部２７０６ｈに
用いる。

【０４３６】本発明は、上記応用電子機器に限定され
ず、様々な電子機器とすることができる。

【０４３７】

【発明の効果】本発明は、上記構成により、発光素子が
発光する期間をデジタル方式で変化させ、輝度を表現す
る時間階調方式で、電流駆動型の画素を駆動させる。こ
れによって、表示ムラが少なく、且つ消費電力が小さ
く、環境温度の変化に対しても一定の表示が可能な表示
装置の駆動方法が得られる。

【０４３８】また、下位ビットに対応するサブフレーム
期間におけるデジタル映像信号のサンプリングを止める
ことによって、表示装置の消費電力を抑えることができ
る。

【図面の簡単な説明】

【図１】 本発明の表示装置の構成を示すブロック
図。

【図２】 本発明の表示装置の駆動方法を示すタイミ
ングチャートを示す図。

【図３】 本発明の表示装置の画素の構成を示す図。

【図４】 本発明の表示装置の画素部の構成を示す回
路図。

【図５】 本発明の表示装置の駆動方法を示すタイミ
ングチャートを示す図。

【図６】 本発明の表示装置の構成を示すブロック
図。

【図７】 本発明の表示装置の構成を示すブロック
図。

【図８】 本発明の表示装置の構成を示すブロック
図。

【図９】 本発明の表示装置のソース信号線駆動回路
の構成を示す図。

【図１０】 本発明の表示装置のソース信号線駆動回路
の構成を示す図。

【図１１】 本発明の表示装置のソース信号線駆動回路
の構成を示す図。

【図１２】 本発明の表示装置のソース信号線駆動回路
の構成を示す図。

【図１３】 従来の表示装置の画素の構成を示す図。

【図１４】 従来の表示装置の画素部の構成を示す図。

【図１５】 従来の表示装置の駆動方法を示すタイミン
グチャートを示す図。

【図１６】 従来の表示装置の駆動方法を示すタイミン
グチャートを示す図。

【図１７】 従来の表示装置の駆動方法を示すタイミン
グチャートを示す図。

【図１８】 従来の表示装置の構成を示すブロック図。

【図１９】 従来の表示装置の構成を示すブロック図。

【図２０】 従来の表示装置の構成を示すブロック図。

【図２１】 従来の表示装置の駆動方法を示すタイミン
グチャートを示す図。

【図２２】 本発明の表示装置の封止の方法を示す図。

【図２３】 本発明の表示装置の作製工程を示す図。

【図２４】 本発明の表示装置の作製工程を示す図。

【図２５】 本発明の表示装置の作製工程を示す図。

【図２６】 発光素子の温度特性を示す図。

【図２７】 本発明の表示装置を応用した電子機器を示
す図。

【図２８】 駆動用ＴＦＴの動作領域を示す図。

【図２９】 本発明の表示装置の定電流回路の構成を示
す回路図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ

Claims (7)

【特許請求の範囲】
1. 【請求項１】画素へ一定の信号電流を入力し、 前記一定の信号電流により、前記画素の発光素子を一定
   の輝度で発光させる表示装置の駆動方法であって、 １フレーム期間を複数のサブフレーム期間に分割し、 前記複数のサブフレーム期間それぞれにおいて、前記画
   素の発光素子の発光状態または非発光状態を選択する表
   示装置の駆動方法。
2. 【請求項２】画素に、第１の電流を入力し、 前記第１の電流を、電圧に変換し、 前記電圧を保持し、 前記電圧を、第２の電流に変換し、 前記第２の電流を前記画素が有する発光素子に入力し、 前記発光素子を一定の輝度で発光させる表示装置の駆動
   方法であって、 １フレーム期間を複数のサブフレーム期間に分割し、 前記複数のサブフレーム期間それぞれにおいて、前記発
   光素子の発光状態または非発光状態を選択する表示装置
   の駆動方法。
3. 【請求項３】第１の薄膜トランジスタと、第２の薄膜ト
   ランジスタと、発光素子とを備えた画素を有し、 前記画素に、第１の電流を入力し、 前記第１の電流を、飽和領域で動作する前記第１の薄膜
   トランジスタの第１のドレイン電流とし、 前記第１の薄膜トランジスタの第１のゲート電圧を保持
   し、 前記第１のゲート電圧を、前記第２の薄膜トランジスタ
   の第２のゲート電圧とし、 前記第２の薄膜トランジスタの第２のドレイン電流を前
   記発光素子に入力し、 前記発光素子を一定の輝度で発光させる表示装置の駆動
   方法であって、 １フレーム期間を、複数のサブフレーム期間に分割し、 前記複数のサブフレーム期間それぞれにおいて、 前記発光素子の発光状態または非発光状態を選択する表
   示装置の駆動方法。
4. 【請求項４】複数の画素を有し、 前記複数の画素それぞれへ一定の信号電流を入力し、 前記一定の信号電流により、前記複数の画素それぞれが
   有する発光素子を一定の輝度で発光させる表示装置の駆
   動方法であって、 ｎ（ｎは自然数）ビットのデジタル映像信号が入力され
   る駆動回路を有し、 １フレーム期間をｎ個のサブフレーム期間に分割し、 前記ｎ個のサブフレーム期間それぞれにおいて、前記駆
   動回路は、前記ｎビットのデジタル映像信号の第１位ビ
   ットのデジタル信号から第ｎ位ビットのデジタル信号そ
   れぞれに応じて、前記複数の画素それぞれへの一定電流
   の出力を選択し、 前記複数の画素それぞれが有する発光素子の発光状態ま
   たは非発光状態を選択することを特徴とする表示装置の
   駆動方法。
5. 【請求項５】請求項４において、 前記ｎビットのデジタル映像信号のうち、第ｍ位（ｍは
   ｎよりも小さい自然数）ビットのデジタル信号から第ｎ
   位ビットのデジタル信号が、前記駆動回路にサンプリン
   グされないことを特徴とする表示装置の駆動方法。
6. 【請求項６】請求項５において、 前記第ｍ位ビットのデジタル信号から第ｎ位ビットのデ
   ジタル信号は、前記ｎビットのデジタル映像信号の下位
   ｍビット分のデジタル信号に相当することを特徴とする
   表示装置の駆動方法。
7. 【請求項７】請求項１乃至請求項６のいずれか一項にお
   いて、 前記表示装置の駆動方法を用いることを特徴とする電子
   機器。