JP6023833B2 - 半導体装置、表示装置、表示モジュール及び電子機器 - Google Patents

半導体装置、表示装置、表示モジュール及び電子機器 Download PDF

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Description

本発明は、発光装置の構成に関する。本発明は特に、ガラス・プラスチック等の絶縁体
上に作製される薄膜トランジスタ(以後、TFTと表記する)を有するアクティブマトリク
ス型発光装置の構成に関する。また、発光装置を表示部に用いた電子機器に関する。

近年、エレクトロルミネッセンス素子(EL素子)等を始めとした発光素子を用いた表示
装置の開発が活発化してきている。ここで、EL素子とは、一重項励起子からの発光(蛍
光)を利用するものと、三重項励起子からの発光(燐光)を利用するものとの両方を含むも
のとする。本明細書においては、発光装置の一例として、EL表示装置を挙げているが、
他の発光素子を用いた表示装置も含むものとする。

EL素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層
構造をとっている。代表的には、イーストマン・コダック・カンパニーのTangらが提
案した「正孔輸送層/発光層/電子輸送層」という積層構造が挙げられる。この構造は非
常に発光効率が高く、現在研究が進められているEL素子はほとんどこの構造が採用され
ている。

また、これ以外にも、陽極上に「正孔注入層/正孔輸送層/発光層/電子輸送層」また
は「正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層」の順に積層する構造が
ある。本明細書におけるEL素子の構造としては、前記構造のいずれを採用していても良
い。また、発光層に対して蛍光性色素等をドーピングしても良い。

本明細書においては、陽極と陰極との間に設けられる全ての層を総称してEL層と呼ぶ
。よって、前述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てE
L層に含まれ、陽極、EL層、および陰極で構成される素子をEL素子と呼ぶ。

図3(A)に、発光装置の概略図を示す。基板300の中央部に、画素部301が配置さ
れている。画素部301の周辺には、ソース信号線を制御するための、ソース信号線駆動
回路302および、ゲート信号線を駆動するための、ゲート信号線駆動回路303が配置
されている。図3(A)においては、ゲート信号線駆動回路303は画素部301の両側に
対称配置されているが、いずれか一方のみの片側配置であっても良い。ただし、回路動作
の信頼性や効率等を考えると、両側配置とすることが望ましい。

クロック信号、スタートパルス、映像信号等は、フレキシブルプリント基板(Flexible
Print Circuit:FPC)等を介してソース信号線駆動回路302、およびゲート信号線駆
動回路303へと入力される。

駆動回路の動作について説明する。ゲート信号線駆動回路においては、クロック信号と
スタートパルスとに従って、シフトレジスタ321によって順次ゲート信号線を選択する
パルスが出力される。その後、レベルシフタ322によって信号の電圧振幅の変換を受け
る等の動作の後、バッファ323を経由してゲート信号線へと出力され、ゲート信号線を
順次選択状態とする。

ソース信号線駆動回路においては、クロック信号とスタートパルスとに従って、シフト
レジスタ311によって順次サンプリングパルスが出力される。第1のラッチ回路312
においては、サンプリングパルスのタイミングに従って、デジタル映像信号の保持を行う
。1水平期間分の動作が完了すると、その後の帰線期間中にラッチパルスが入力され、第
1のラッチ回路312にて保持されている1行分のデジタル映像信号は、一斉に第2のラ
ッチ回路313へと転送され、ゲート信号線が選択されている行の画素に、1行分同時に
画素への書き込みを行う。

続いて、画素部の動作について説明する。図3(B)は、図3(A)において310で示さ
れる1画素を抜き出して示したものである。ソース信号線(S(n))、ゲート信号線(G(m
))、電流供給線(Current)、スイッチング用TFT351、EL駆動用TFT35
2、保持容量353、代表的な発光素子であるEL素子354等を有する。

ゲート信号線が選択状態となると、スイッチング用TFT351がONする。
その間に、第2のラッチ回路に保持されているデジタル映像信号が、ソース信号線へと出
力される。出力されたデジタル映像信号は、スイッチング用TFT351のソース・ドレ
イン間を通って、EL駆動用TFT352のゲート電極に入力されてONし、EL素子3
54に電流が流れる。一方で、保持容量353には電荷が保持される。ゲート信号線の選
択期間が終了し、スイッチング用TFT351がOFFした後も、保持容量353で保持
された電荷により、EL駆動用TFT352のゲート電極の電位が保たれ、EL素子35
4には電流が流れ続ける。

本明細書において、回路動作の説明をする際に、TFTの動作について述べる場合があ
るが、TFTがONするとは、TFTのゲート・ソース間電圧の絶対値が、TFTのしき
い値電圧の絶対値を上回り、TFTのソース領域とドレイン領域とが、チャネル形成領域
を通じて導通状態となることをいい、TFTがOFFするとは、TFTのゲート・ソース
間電圧の絶対値が、TFTのしきい値電圧の絶対値を下回り、TFTのソース領域とドレ
イン領域とが非導通状態となることをいうものとする。

また、本明細書においては、TFTの接続を説明するのに、「ゲート電極、入力電極、
出力電極」と、「ゲート電極、ソース領域、ドレイン領域」との表記を使い分けている。
これは、TFTの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、T
FTのソース領域とドレイン領域とは、TFTの構造上、明確に区別することが難しいた
め、信号の入出力を説明する際には、入力電極、出力電極と呼び、TFTの電極の電位の
関係について説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方
をドレイン領域と呼ぶこととする。

発光装置を用いて多階調を表現する場合、アナログ階調方式とデジタル階調方式が挙げ
られる。前者のアナログ階調の場合は、EL素子を流れる電流をアナログ的に制御して輝
度を制御し、階調を得る方式であるが、画素部を構成するTFTの特性の微小なばらつき
が、ELの輝度のばらつきに大きく影響する。つまり、駆動用TFT352の特性がばら
つくと、異なる駆動用TFTのゲート電極に同じ電位を与えた場合にも、両者におけるソ
ース・ドレイン間電流の値が異なる。すなわち、EL素子を流れる電流の値が異なるため
、輝度にばらつきが生ずる。

このような、画素を構成する素子の特性ばらつきが画質に影響しにくい方式として、デ
ジタル階調方式がある。デジタル階調方式においては、EL素子はON状態(その輝度が
ほぼ100%である状態)と、OFF状態(その輝度がほぼ0%である状態)の2つの状態
のみによって駆動されている。つまり、駆動用TFTのソース・ドレイン間電流のばらつ
きがあっても、EL素子の輝度のばらつきを判別しにくい駆動方式といえる。

しかしながら、デジタル階調方式の場合、このままでは2階調しか表示できないため、
別の方式と組み合わせて多階調化を実現する技術が複数提案されている。

多階調化を実現する方式の1つとして、デジタル階調方式と時間階調方式とを組み合わ
せる方式が挙げられる。時間階調方式とは、EL素子が発光している時間を制御すること
により、階調表現を行う方式である。具体的には、1フレーム期間を、長さの異なる複数
のサブフレーム期間に分割し、各期間でのEL素子の発光、非発光を選択することで、1
フレーム期間内で発光した時間の長さの差をもって階調を表現する。

デジタル階調方式と時間階調方式とを組み合わせる方式として、特開2001−542
6号にて公開されている方式について述べる。ここでは例として、3ビット階調表現の場
合を挙げて説明する。

図9(A)〜(C)を参照する。通常、液晶ディスプレイやELディスプレイ等の表示装置
においては、フレーム周波数は60[Hz]程度である。つまり、図9(A)に示すように、
1秒間に60回程度、画面の描画が行われる。これにより、人間の眼にフリッカ(画面の
ちらつき)を感じさせないようにすることが出来る。
このとき、画面の描画を1回行う期間を1フレーム期間と呼ぶ。

特開2001−5426号にて公開されている時間階調方式においては、1フレーム期
間を複数のサブフレーム期間に分割する。このときの分割数は、通常は入力されるデジタ
ル映像信号のビット数に等しい。ここでは3ビット階調であるから、3つのサブフレーム
期間SF1〜SF3に分割している。

ただし、表示品質を向上させることを目的とした駆動方法の中には、デジタル映像信号
のビット数よりも、フレーム期間の分割数を多くするものがある。このような駆動方法は
例えば、特願2000−267164に記載されたものがある。

さらに、各サブフレーム期間は、アドレス(書き込み)期間Taと、サステイン(発光)期
間Tsとを有する。アドレス(書き込み)期間とは、画素にデジタル映像信号を書き込む期
間であり、各サブフレーム期間での長さは等しい。サステイン(発光)期間とは、アドレス
(書き込み)期間において画素に書き込まれたデジタル映像信号に基づいて、EL素子が発
光する期間である。このとき、サステイン(発光)期間Ts1〜Ts3は、その長さの比を
Ts1:Ts2:Ts3=4:2:1としている。つまり、nビット階調を表現する際は
、n個のサステイン(発光)期間の長さの比は、2n-1:2n-2:・・・:21:20としてい
る。そして、どのサステイン(発光)期間でEL素子が発光するかによって、1フレーム期
間あたり、各画素が発光する期間の長さが決定し、これによって階調表現を行う。つまり
、図9(B)においては、サステイン(発光)期間Ts1〜Ts3のそれぞれにおいて、発光
、非発光のいずれかの状態をとることによって、その合計発光時間の長短を利用して、輝
度0%、14%、28%、43%、57%、71%、86%、100%の8階調を表現す
ることが出来る。Ts1が発光し、Ts2、Ts3が発光しない場合、その輝度は57%
であり、Ts1とTs3が発光し、Ts2が発光しない場合、その輝度は71%となる。
つまり、アナログ階調方式では、71%の輝度を得たい場合は、それに則した電圧等によ
って制御し、1フレーム期間全体に渡って71%の輝度を保持するのに対し、時間階調方
式の場合は、100%の輝度で、全体の発光期間のうち71%の長さだけ発光することに
よって同様の階調を表現する。

具体的に動作について説明する。引き続き図9(A)〜(C)と、図3(B)とを参照する。
まず、ゲート信号線に選択パルスが入力されると、スイッチング用TFT351がONす
る。次に、ソース信号線より、デジタル映像信号が入力され、その電位によって駆動用T
FT352のON、OFFが制御され、さらに保持容量353において、その電荷が保持
される。

このとき、駆動用TFT352がONしてもEL素子354の陽極(陰極)355と陰極
(陽極)356との間には電圧が加わらないようにするなどして、発光しないようにしてい
る。方法としては、陰極(陽極)356の電位を、陽極(陰極)355の電位、すなわち電流
供給線(Current)の電位と等しくしておくなどがある。陰極(陽極)356は、通常
は全画素で短絡されているため、この動作は全画素で同時に行われる。

1行目〜最終行まで、書き込み動作が完了した時点でアドレス(書き込み)期間が終了し
、全画素が同時にサステイン(発光)期間に移る。EL素子354の陽極(陰極)355と陰
極(陽極)356との間に電圧差を生じ、電流が流れることによって発光する。

以上の動作を全てのサブフレーム期間で行うことにより、1フレーム期間を構成する。
この方法によると、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせ
ば良い。また、サブフレーム期間の順序は、図9(B)(C)に示すように、必ずしも上位ビ
ット→下位ビットといった順序である必要はなく、1フレーム期間中、ランダムに並んで
いても良い。さらに各フレーム期間内で、その順序が変化しても良い。

ところで、絶縁体上にTFTを形成して作製される表示装置においては、その工程が複
雑な点が、歩留まり低下とコスト上昇を招いている。従って、可能な限り工程を簡略化す
ることが、コスト低減への主たる課題である。そこで、画素部および周辺の駆動回路(ソ
ース信号線駆動回路およびゲート信号線駆動回路等)を、単極性のTFTのみによって構
成することを考える。

ここで、画素および駆動回路の動作電圧について再び考える。ここで図5を参照する。
図5(A)はEL素子の画素部の構成を示しており、スイッチング用TFT501、駆動用
TFT502、EL素子504の接続を模式的に表したものを図5(B)に示している。

まず、EL素子504において、505が陽極、506が陰極である場合を考える。今
、電極505の電位をV505、電極506の電位をV506とすると、EL素子504が発光
するためには、両電極間に電位差を与えてやる必要がある。従ってV505>V506となる。
駆動用TFT502がNチャネル型である場合に確実にONし、EL素子504の電極間
に正常に電圧を印加するには、駆動用TFT502のゲート電極に印加する電位は、V50
5よりもさらに高く(少なくともTFT502のしきい値分だけ)する必要がある。つまり
、ソース信号線から書き込まれる信号の振幅を広げる必要がある。一方、駆動用TFT5
02がPチャネル型である場合に確実にONし、EL素子504の電極間に正常に電圧を
印加するには、駆動用TFT502のゲート電極に印加する電位は、V505よりも、少な
くともTFT502のしきい値分だけ低くなっていれば良い。よって、ソース信号線から
書き込まれる信号振幅をそれほど広くする必要がない。よって、EL素子504の電極5
05が陽極、506が陰極である場合には、駆動用TFT502にはPチャネル型を用い
るのが望ましい。

続いて、EL素子504において、505が陰極、506が陽極である場合、EL素子
504が発光するためには、両電極間に電位差を与えてやる必要がある。従ってこの場合
はV505<V506となる。駆動用TFT502がNチャネル型である場合に確実にONし、
EL素子504の電極間に正常に電圧を印加するには、駆動用TFT502のゲート電極
に印加する電位は、V505よりも、少なくともTFT502のしきい値分だけ高くなって
いれば良い。よって、ソース信号線から書き込まれる信号の振幅はそれほど広くする必要
がない。一方、駆動用TFT502がPチャネル型である場合に確実にONし、EL素子
504の電極間に正常に電圧を印加するには、駆動用TFT502のゲート電極に印加す
る電位は、V505よりもさらに低く(少なくともTFT502のしきい値分だけ)する必要
がある。つまり、ソース信号線から書き込まれる信号の振幅を広げる必要がある。よって
、EL素子504の電極505が陰極、506が陽極である場合には、駆動用TFT50
2にはNチャネル型を用いるのが望ましい。

次に、駆動用TFT502の極性およびEL素子504の構成と、出射方向との関係に
ついて述べる。図8(A)は、駆動用TFT502がNチャネル型である場合のEL素子5
04の構成を、図8(B)は、駆動用TFT502がPチャネル型である場合のEL素子5
04の構成を断面図で模式的に示したものである。

EL素子504の陰極においては、発光層に電子を注入する能力が求められることから、
金属材料を用いることが望ましいため、通常、透明電極を用いる電極は陽極である。従っ
て、図8(A)において、駆動用TFTはNチャネル型であり、駆動用TFT502のソー
ス領域には電流供給線が接続され、ドレイン領域にはEL素子504の陰極が接続されて
いる。よって、発光層にて発生した光は、透明電極である陽極側へと出射されるため、出
射方向は図のように、TFTが形成されている基板(以後、TFT基板と表記する)とは反
対側となる。

一方、図8(B)において、駆動用TFT502はPチャネル型であり、駆動用TFT5
02のソース領域には電流供給線が接続され、ドレイン領域にはEL素子504の陽極が
接続されている。よって、発光層にて発生した光は、透明電極である陽極側へと出射され
るため、出射方向は図のように、TFT基板側となる。

本明細書においては、図8(A)に示した出射方向を上面出射、図8(B)に示した出射方
向を下面出射と表記する。下面出射の場合、画素部を構成する素子の占める領域が発光面
積に影響するのに対し、上面出射の場合は、画素部を構成する素子の占める領域に関係な
く光を取り出すことが出来るため、高開口率化に有利である。しかし、図8(A)に示した
ような上面出射の構成で発光装置を作製する場合、工程上、EL層の形成後、透明電極を
用いて陽極を形成する必要があるが、この工程でEL層にダメージを与えやすく、このよ
うな工程が現在では困難であるため、一般的には図8(B)に示したような下面出射の構成
が採用されている。

ここで、駆動用TFT502の極性に対するスイッチング用TFT501の極性につい
て考える。まず、駆動用TFT502がPチャネル型である場合、駆動用TFT502が
ONする条件は、駆動用TFT502のゲート・ソース間電圧VGS2の絶対値が、駆動用
TFT502のしきい値電圧の絶対値を上回ることである。すなわち、ソース信号線より
入力されるデジタル映像信号のLレベルの電位(ここでは、デジタル映像信号の電位がL
レベルのとき、EL素子が発光するとする)が、駆動用TFT502のソース領域の電位
に対して、しきい値分以上低いことである。

このとき、スイッチング用TFT501が駆動用TFT502と同極性、すなわちPチ
ャネル型である場合、スイッチング用TFT501がONする条件は、スイッチング用T
FT501のゲート・ソース間電圧VGS1の絶対値が、スイッチング用TFT501のし
きい値電圧の絶対値を上回ることである。すなわち、ゲート信号線を選択状態とするパル
スのLレベルの電位(ここでは、スイッチング用TFT501がPチャネル型であること
から、ゲート信号線にLレベルが入力されたとき、選択状態となるものとする)が、スイ
ッチング用TFT501のソース領域の電位に対して、しきい値分以上低いことである。
よって、ソース信号線の電圧振幅に対し、ゲート信号線側の電圧振幅をより広くする必要
がある。
これは、ゲート信号線駆動回路の動作電圧を高くすることを意味する。

これはスイッチング用TFT501と駆動用TFT502がNチャネル型である場合に
も同様のことが言える。従って、消費電力を考えた場合、画素部のTFTはNチャネル型
とPチャネル型の両方を用いて構成するのが望ましいことになる。

以上のことから、従来の方法で、単極性のTFTによって画素部と駆動回路を構成しよ
うとすると、工程削減が実現する反面、消費電力の増加を招く。

本発明は前述の課題を鑑見てなされたものであり、単一極性のTFTによって画素部と
駆動回路を構成することによって工程を削減し、かつ新規の回路構成をもって消費電力を
低く抑えることを実現した発光装置を提供することを目的とする。

従来の構成の画素においては、スイッチング用TFTを確実にONさせるために、スイ
ッチング用TFTの入力電極に入力される信号、すなわちソース信号線に出力されてくる
信号の電圧振幅よりも、スイッチング用TFTのゲート電極に入力される信号、すなわち
ゲート信号線を選択する信号の電圧振幅を大きくする必要があった。

ここで、ソース信号線に出力されてくる信号の電圧振幅と、ゲート信号線を選択する信
号の電圧振幅とが等しい場合について考える。再び図5を参照する。なお、画素を構成す
るTFTは全てNチャネル型であるとする。

ゲート信号線が選択状態となり、スイッチング用TFTがONする。このときのスイッ
チング用TFTのゲート電極の電位をV1とする。スイッチング用TFTがONし、ソー
ス信号線に出力されている映像信号は、駆動用TFTのゲート電極へと入力される。この
とき、映像信号はHレベルで、スイッチング用TFTの入力電極とゲート電極の電位は等
しく、V1であるとすると、スイッチング用TFTの出力電極側に現れる信号の電位は、
1からスイッチング用TFTのしきい値を引いた電位(V1−VthN)となる。映像信号
がLレベルのときは、スイッチング用TFTのしきい値は影響せず、駆動用TFTのゲー
ト電極には等しくLレベルが入力されることになる。

すなわち、スイッチング用TFTによって、そのしきい値分だけ、映像信号の電圧振幅
が減衰する。これにより、駆動用TFTのゲート電極の電位が十分に上がらず、所望のド
レイン電流を得られない場合がある。結果として、EL素子を流れる電流が不足する。

そこで本発明においては、スイッチング用TFTの出力電極と、駆動用TFTのゲート
電極との間に、電圧補償回路を設ける。電圧補償回路は、ブートストラップ回路を応用し
たものであり、スイッチング用TFTのしきい値によって減衰した信号の電圧振幅を、本
来の振幅に戻す役割を有している。

これにより、ソース信号線に出力されてくる映像信号の電圧振幅と、ゲート信号線を選
択する信号の電圧振幅とが等しい場合にも、駆動用TFTのゲート電極には、正常な電位
を与えることが出来る。従って、ゲート信号線駆動回路の駆動電圧を低くすることが可能
となり、発光装置の低消費電力化に貢献する。

また、本発明の電圧補償回路を有する画素は、単一極性のTFTによって構成されてお
り、この画素を用いて発光装置の画素部を構成し、かつ周辺の駆動回路を、画素部を構成
するTFTと同一極性のTFTによって構成することによって、製造工程の簡略化に貢献
する。

本発明の構成を以下に記す。

本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素はそれぞれ、ソース信号線と、ゲート信号線と、電
流供給線と、スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧
補償回路とを有することを特徴としている。

本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素はそれぞれ、ソース信号線と、ゲート信号線と、電
流供給線と、スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧
補償回路とを有し、 前記スイッチング用トランジスタのゲート電極は、前記ゲート信号
線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力電極は
、前記駆動用トランジスタのゲート電極と電気的に接続され、 前記駆動用トランジスタ
の入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の一方の
電極と電気的に接続され、 前記電圧補償回路は、前記スイッチング用トランジスタの出
力電極と、前記駆動用トランジスタのゲート電極との間に配置されていることを特徴とし
ている。

本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素のうち、m行目(mは自然数、1≦m)に走査される
画素はそれぞれ、ソース信号線と、m行目に選択されるゲート信号線と、電流供給線と、
スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧補償回路とを
有し、 前記スイッチング用トランジスタのゲート電極は、前記m行目に選択されるゲー
ト信号線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力
電極は、前記駆動用トランジスタのゲート電極と電気的に接続され、 前記駆動用トラン
ジスタの入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の
一方の電極と電気的に接続され、 前記電圧補償回路は、リフレッシュ用トランジスタと
、補償用トランジスタと、第1の容量手段と、第2の容量手段とを有し、 前記第1の容
量手段の第1の電極は、前記スイッチング用トランジスタの出力電極と電気的に接続され
、第2の電極は、前記第2の容量手段の第1の電極と電気的に接続され、第2の電極は、
前記電流供給線と電気的に接続され、 前記リフレッシュ用トランジスタのゲート電極は
、(m−1)行目に選択されるゲート信号線と電気的に接続され、入力電極は、第1の電源
電位を供給する信号線もしくは電源線と電気的に接続され、出力電極は、前記スイッチン
グ用トランジスタの出力電極および、前記駆動用トランジスタのゲート電極と電気的に接
続され、 前記補償用トランジスタのゲート電極は、前記第1の容量手段の第1の電極、
前記スイッチング用トランジスタの出力電極、および前記駆動用トランジスタのゲート電
極と電気的に接続され、入力電極は、第2の電源電位を供給する信号線もしくは電源線と
電気的に接続され、出力電極は、前記第1の容量手段の第2の電極および、前記第2の容
量手段の第1の電極と電気的に接続されていることを特徴としている。

本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素はそれぞれ、 前記画素に映像信号を入力するソー
ス信号線と、 前記画素のうち、いずれか1行を選択するゲート信号線と、 前記映像信
号の入力に従って発光する発光素子と、 前記発光素子への電流を供給する電流供給線と
、 前記発光素子に供給される電流を制御する駆動用トランジスタと、 前記映像信号の
、ソース信号線から前記駆動用トランジスタのゲート電極への入力を制御するスイッチン
グ用トランジスタと、 前記映像信号に従って前記駆動用トランジスタのゲート電極に入
力される信号の電圧振幅の補償もしくは変換を行う電圧補償回路とを有することを特徴と
している。

本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素はそれぞれ、 前記画素に映像信号を入力するソー
ス信号線と、 前記画素のうち、いずれか1行を選択するゲート信号線と、 前記映像信
号の入力に従って発光する発光素子と、 前記発光素子への電流を供給する電流供給線と
、 前記発光素子に供給される電流を制御する駆動用トランジスタと、 前記映像信号の
、ソース信号線から前記駆動用トランジスタのゲート電極への入力を制御するスイッチン
グ用トランジスタと、 前記映像信号に従って前記駆動用トランジスタのゲート電極に入
力される信号の電圧振幅の補償もしくは変換を行う電圧補償回路とを有し、 前記スイッ
チング用トランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、入力電極
は、前記ソース信号線と電気的に接続され、出力電極は、前記駆動用トランジスタのゲー
ト電極と電気的に接続され、 前記駆動用トランジスタの入力電極は、前記電流供給線と
電気的に接続され、出力電極は、前記発光素子の一方の電極と電気的に接続され、 前記
電圧補償回路は、前記スイッチング用トランジスタの出力電極と、前記駆動用トランジス
タのゲート電極との間に配置されていることを特徴としている。

本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素のうち、m行目(mは自然数、1≦m)に走査される
画素はそれぞれ、 前記画素に映像信号を入力するソース信号線と、 前記画素のうち、
m行目を選択するゲート信号線と、 前記映像信号の入力に従って発光する発光素子と、
前記発光素子への電流を供給する電流供給線と、 前記発光素子に供給される電流を制
御する駆動用トランジスタと、 前記映像信号の、ソース信号線から前記駆動用トランジ
スタのゲート電極への入力を制御するスイッチング用トランジスタと、 前記映像信号に
従って前記駆動用トランジスタのゲート電極に入力される信号の電圧振幅の補償もしくは
変換を行う電圧補償回路とを有し、 前記スイッチング用トランジスタのゲート電極は、
前記m行目を選択するゲート信号線と電気的に接続され、入力電極は、前記ソース信号線
と電気的に接続され、出力電極は、前記駆動用トランジスタのゲート電極と電気的に接続
され、 前記駆動用トランジスタの入力電極は、前記電流供給線と電気的に接続され、出
力電極は、前記発光素子の一方の電極と電気的に接続され、 前記電圧補償回路は、 前
記駆動用トランジスタのゲート電極にある一定電位を与えるリフレッシュ用トランジスタ
と、 前記駆動用トランジスタのゲート電極に入力される映像信号の電圧振幅の補償を行
う補償用トランジスタと、 前記補償用トランジスタのゲート電極と出力電極間に容量結
合を形成する第1の容量手段と、 前記補償用トランジスタの出力電極と前記電流供給線
間に容量結合を形成する第2の容量手段とを有し、 前記第1の容量手段の第1の電極は
、前記スイッチング用トランジスタの出力電極と電気的に接続され、第2の電極は、前記
第2の容量手段の第1の電極と電気的に接続され、第2の電極は、前記電流供給線と電気
的に接続され、 前記リフレッシュ用トランジスタのゲート電極は、(m−1)行目に選択
されるゲート信号線と電気的に接続され、入力電極は、第1の電源電位を供給する信号線
もしくは電源線と電気的に接続され、出力電極は、前記スイッチング用トランジスタの出
力電極および、前記駆動用トランジスタのゲート電極と電気的に接続され、 前記補償用
トランジスタのゲート電極は、前記第1の容量手段の第1の電極、前記スイッチング用ト
ランジスタの出力電極、および前記駆動用トランジスタのゲート電極と電気的に接続され
、入力電極は、第2の電源電位を供給する信号線もしくは電源線と電気的に接続され、出
力電極は、前記第1の容量手段の第2の電極および、前記第2の容量手段の第1の電極と
電気的に接続されていることを特徴としている。

本発明の発光装置において、 第1の電源電位を供給する信号線もしくは電源線とは、
前記m行目に選択されるゲート信号線もしくは前記電流供給線であることを特徴としてい
る。

本発明の発光装置において、 第2の電源電位を供給する信号線もしくは電源線とは、
前記m行目に選択されるゲート信号線もしくは前記電流供給線であることを特徴としてい
る。

本発明の発光装置において、 前記第1の容量手段は、前記補償用トランジスタのゲー
ト電極と、前記補償用トランジスタの入力電極もしくは出力電極との間の容量でなる容量
手段であることを特徴としている。

本発明の発光装置において、 前記第1および第2の容量手段は、活性層材料、ゲート
電極材料、あるいは配線材料のうちいずれか2つの材料と、前記2つの材料間の絶縁層と
でなる容量手段であることを特徴としている。

本発明の発光装置において、 前記一導電型とは、Nチャネル型であることを特徴とし
ている。

本発明の発光装置において、 前記一導電型とは、Pチャネル型であることを特徴とし
ている。

本発明の発光装置は、 図19に示すOLEDディスプレイ、ビデオカメラ、ノート型
のパーソナルコンピュータ、携帯情報端末、音響再生装置、デジタルカメラ、携帯電話等
の電子機器に適用出来る。

本発明の発光装置は、単一極性のTFTを用いて画素部および周辺駆動回路を一体形成
する。これによって、ドーピング工程の一部を削減し、さらにはマスク枚数も減少するこ
とで、歩留まり向上やコスト削減に貢献する。

さらに、本発明の発光装置は、ブートストラップ法を応用した構造の画素をもって、画
素を駆動するための信号の電圧振幅を小さくすることが出来る。これによって、発光装置
の低消費電力化に貢献する。

本発明の実施形態を示す図。 本発明の一実施例を示す図。 従来用いられている発光装置の一構成例を示す図。 本発明の発光装置の一構成例を示す図。 画素部のTFTおよび発光素子の動作を説明する図。 本発明の発光装置の作製工程を示す図。 本発明の発光装置の作製工程を示す図。 上方出射および下方出射の場合の発光装置の画素部断面を示す図。 発光装置の駆動に関するタイミングチャートを示す図。 デュアルゲート型TFTの断面および作製工程例を示す図。 本発明の発光装置の画素駆動時の、各ノードにおける電位を示す図。 本発明の発光装置を構成するゲート信号線駆動回路の構成図。 本発明の発光装置を構成するソース信号線駆動回路の構成図。 シフトレジスタの回路構成図。 シフトレジスタの駆動に関するタイミングチャートを示す図。 バッファの回路構成図。 レベルシフタの回路構成図。 ラッチ回路の回路構成図。 本発明が適用可能な電子機器の例を示す図。

図1に、本発明の電圧補償回路を有する画素の構成について示す。図1(A)に示すとお
り、スイッチング用TFT101、駆動用TFT102、EL素子104、ソース信号線
(S(n))、ゲート信号線(G(m))、電流供給線(Current)については従来と同様に
有している。本発明の特徴は、スイッチング用TFT101の出力電極と、駆動用TFT
102のゲート電極との間に、電圧補償回路110を有している点を特徴としている。

図1(B)は、電圧補償回路110の構成を含む回路図である。電圧補償回路110は、
第1のTFT151、第2のTFT152、第1の容量手段153、第2の容量手段15
4を有する。また、図1(B)において、G(m)はm行目に走査されるゲート信号線であり
、G(m−1)は、m−1行目に走査されるゲート信号線である。

第1の容量手段153と、第2の容量手段154とは、直列に配置されている。第1の
容量手段153の第1の電極は、スイッチング用TFT101の出力電極と接続され、第
1の容量手段153の第2の電極は、第2の容量手段154の第1の電極と接続され、第
2の容量手段154の第2の電極は、電流供給線と接続されている。

第1のTFT151のゲート電極は、ゲート信号線G(m−1)と接続され、入力電極は
、第1の電源電位(V1)を供給する信号線もしくは電源線と接続され、出力電極は、スイ
ッチング用TFT101の出力電極と接続されている

第2のTFT152のゲート電極は、スイッチング用TFT101の出力電極、および
第1の容量手段の第1の電極と接続され、入力電極は、第2の電源電位(V2)を供給する
信号線もしくは電源線と接続され、出力電極は、第1の容量手段の第2の電極、および第
2の容量手段の第1の電極と接続されている。

今後、電圧補償回路が有する2つのTFTについて、第1のTFT151をリフレッシ
ュ用TFT、第2のTFT152を、補償用TFTと表記する。

なお、画素を構成するTFT101、102、151、152は全て同一極性のTFT
を用いており、その極性はNチャネル型でもPチャネル型でも良い。

ただし、第1の電源電位(V1)および第2の電源電位(V2)はそれぞれ、画素を構成する
TFTの極性によって異なる。画素を構成するTFTがNチャネル型である場合、V1
2とし、画素を構成するTFTがPチャネル型である場合、V1>V2とする。

1<V2のとき、V1の電位は、Nチャネル型TFTのしきい値を十分に下回る電位、
2の電位は、Nチャネル型TFTのしきい値を十分に上回る電位とする。例えば、V1
電位は信号線のLレベル程度、V2の電位は信号線のHレベル程度の電位とする。V1>V
2の場合は、その電位を逆転してやれば良い。

回路の動作について説明する。ここでは、画素を構成するTFTは全てNチャネル型で
ある場合を例とする。入力される信号は、ソース信号線に出力されてくるデジタル映像信
号、ゲート信号線を選択する信号とも、HレベルのときVDD、LレベルのときVSSと
する。またここでは、V1=VSS、V2=VDDとする。さらに、電流供給線(Curr
ent)の電位はVCとする。

図11は、本発明の回路の動作を説明するためのタイミングチャートを示している。(
A)はm−1行目のゲート信号線(G(m−1))の電位、(B)はm行目のゲート信号線(G(
m))の電位、(C)はソース信号線(S(n))の電位、(D)は駆動用TFT102のゲート電
極の電位を示している。また、m行目のゲート信号線が選択されてから、再びm行目のゲ
ート信号線が選択されるまでの期間1101が、図9(B)に示したサブフレーム期間(S
F#)にあたり、1102で示される期間が1水平期間である。動作の説明には図1およ
び図11を用い、m行目に選択されるゲート信号線によってスイッチング用TFT101
が制御される画素について説明する。

まず、m−1行目のゲート信号線が選択されている期間、つまりm−1行目において映
像信号の書き込みが行われている期間において、m−1行目のゲート信号線はHレベル、
m行目のゲート信号線はLレベルとなっている。よって、スイッチング用TFT101は
OFFし、リフレッシュ用TFT151はONする。
このとき、駆動用TFT102のゲート電極にはV1=VSSが入力され、OFFする。
図11においては、1103で示される期間に行われる動作である。

続いて、m−1行目の水平期間が終了し、ゲート信号線(G(m−1))がLレベルとなる
。これに伴い、リフレッシュ用TFT151がOFFする。m行目の水平期間に入り、ゲ
ート信号線(G(m))がHレベルとなる。これに伴い、スイッチング用TFT101がON
する。このとき、ソース信号線に出力されてきているデジタル映像信号が画素に書き込ま
れる。デジタル映像信号がHレベルのとき、スイッチング用TFTがONしていることか
ら、駆動用TFT102のゲート電極の電位が上昇する。

ただし今、ゲート信号線(G(m))はHレベルであり、その電位はVDD、デジタル映像
信号はHレベルであり、その電位は同じくVDDであるので、スイッチング用TFTの出
力電極に現れる電位は、そのしきい値の影響を受けるため、(VDD−VthN)となった
ところでスイッチング用TFTがOFFし、スイッチング用TFTの出力電極、すなわち
駆動用TFT102のゲート電極は浮遊状態となる。

一方、スイッチング用TFT101の出力電極の電位が(VDD−VthN)まで上昇す
るため、補償用TFT152がONし、出力電極の電位が上昇してVDDに近づく。この
とき、補償用TFT152の出力電極とゲート電極との間には、第1の容量手段153に
よる容量結合が存在する。今、補償用TFT152のゲート電極は、(VDD−VthN)
の電位のまま浮遊状態となっているので、補償用TFT152の出力電極の電位上昇に伴
ってさらに上昇し、VDDよりも高い電位となる。

この結果、スイッチング用TFT10を通じて、一旦VthNだけ減衰したデジタル映
像信号は、電圧補償回路110によってその振幅補償を受け、駆動用TFT102のゲー
ト電極へと入力される。よって、駆動用TFT102は正常にONすることが出来、所望
のドレイン電流を流すことが出来る。

以後、第1、第2の容量手段153、154によって、ゲート信号線の選択が終了した
後、さらにアドレス(書き込み)期間が終了した後も、駆動用TFT102のゲート電極に
印加される電位が保持され、これによってドレイン電流が流れ、EL素子104が発光す
る。次のサブフレーム期間において、m−1行目のゲート信号線(G(m−1))が選択され
てHレベルになると、リフレッシュ用TFT151がONして、駆動用TFT102のゲ
ート電極の電位はLレベルになり、OFFする。以後、上記の動作を繰り返し、画面の描
画を行う。

ここで、第1、第2の容量手段153、154について付記する。

第1の容量手段153は、補償用TFT152のゲート電極と出力電極との間に配置さ
れ、出力電極の電位上昇を利用して、容量結合によりゲート電極の電位を持ち上げるため
の容量手段である。第2の容量手段154は、第1の容量手段153と直列配置され、一
定電位である電流供給線と、駆動用TFT102のゲート電極との間を容量結合して、駆
動用TFT102のゲート電極の電位を保持するための容量手段である。

ここで、第2の容量手段154のもう1つの役割として、電圧保障回路110のブート
ストラップ動作を確実に行うための負荷として用いている点を付記しておく。この負荷が
ない場合、補償用TFT152のゲート電極の電位が、ソース信号線からのデジタル映像
信号の入力によって上昇を始め、そのしきい値を上回ると直ちに補償用TFT152の出
力電極の電位が上昇する。出力電極の電位上昇が早すぎる場合、ブートストラップが正常
に働きにくくなる場合がある。よって、第2の容量手段154を負荷とすることによって
、補償用TFT152の出力電極の電位上昇を敢えて遅らせ、出力電極の電位の上昇が停
止する前に、ゲート電極を浮遊状態とする。これにより、ブートストラップ動作をより確
実に行うことが出来る。

以上の方法により、通常ソース信号線に入力されるデジタル映像信号の電圧振幅よりも
大きい電圧振幅を必要としたゲート信号線選択パルスの電圧振幅を、デジタル映像信号の
電圧振幅と同等にすることが可能となる。よって、ゲート信号線駆動回路の消費電力を低
減することが可能となる。

また、本発明によると、ブートストラップ動作によって、駆動用TFT102のゲート
電極の電位は、ソース信号線より入力されるデジタル映像信号のHレベルよりも高くする
ことが出来る。駆動用TFT102のゲート電極の電位は、通常はHレベルでVDDまで
上昇すればよいので、容量結合に伴う電位上昇分の見積もりを詳細に行うことによって、
さらにゲート信号線選択パルスの電圧振幅を小さくすることが出来る。

以下に、本発明の実施例について記載する。

本発明において、第1の電源電位(V1)および第2の電源電位(V2)に関しては、画素を
構成するTFTの極性がNチャネル型の場合はV1=VSS、V2=VDDとし、画素を構
成するTFTの極性がPチャネル型の場合はV1=VDD、V2=VSSとして、それぞれ
画素部に電源線を引き回しても良いが、出射方向によっては、配線の引き回しによって開
口率が低下することになる。

本実施例では、ソース信号線、ゲート信号線、電流供給線等、既存の信号線を用いて、
1、V2に所望の電源電位を供給するための素子間の接続について示す。

図2(A)〜(C)に、接続の例を示す。

図2(A)の場合、リフレッシュ用TFT151の入力電極を電流供給線(Curren
t)に、補償用TFT152の入力電極をm行目のゲート信号線(G(m))に接続している
。図2(B)の場合、リフレッシュ用TFT151の入力電極と、補償用TFT152の入
力電極とは、いずれもm行目のゲート信号線(G(m))に接続している。図2(C)の場合、
リフレッシュ用TFT151の入力電極をm行目のゲート信号線(G(m))に、補償用TF
T152の入力電極を電流供給線(Current)に接続している。

このとき、それぞれの場合のEL素子の極性と出射方向について説明する。

まず、m行目に走査される画素において、リフレッシュ用TFT151は、m−1行目
の選択期間にのみONし、駆動用TFT102のゲート電極の電位をLレベルに落とす。
図2(A)の場合、電流供給線はほぼ固定電位であるので、その電位をLレベル相当にして
おけば良い。図2(B)(C)の場合、m行目のゲート信号線は、m行目の選択期間以外の期
間ではLレベルとなっている。

一方、同じくm行目に走査される画素において、補償用TFT152は、m行目の選択
期間にONし、出力電極の電位が上昇することによって、容量結合を利用して駆動用TF
T102のゲート電極の電位を上昇させる。よって、補償用TFT152の入力電極が接
続されている信号線は、m行目の選択期間にはHレベルとなっている必要がある。図2(
A)(B)の場合、補償用TFT152の入力電極はm行目のゲート信号線(G(m))に接続
されており、m行目の選択期間は、ゲート信号線選択パルスが入力されて、m行目のゲー
ト信号線(G(m))はHレベルとなっている。図2(C)の場合、補償用TFT152の入力
電極は電流供給線(Current)に接続されている。電流供給線はほぼ固定電位である
ので、その電位をHレベル相当としておけば良い。

以上は、画素を構成するTFTがNチャネル型である場合の例である。ただし、画素を
構成するTFTがPチャネル型である場合にも、各ノードのHレベルとLレベル、および
各電源電位を逆転すれば良いので、図2(A)〜(C)に示した接続がそのまま適用出来る。

以上のことから、画素を構成するTFTがNチャネル型である場合、図2(A)(B)にお
いては、電流供給線(Current)の電位はLレベル付近であれば良い。よって、回路
の中では低電位とすることが出来るので、EL素子において駆動用TFT102と接続さ
れている側の電極を陰極、共通電極を陽極とすれば良い。この場合、出射方向は陽極側、
つまり上方出射となる。一方、図2(C)においては、電流供給線(Current)の電位
はHレベル付近であれば良い。よって、回路の中では高電位とすることが出来るので、E
L素子において駆動用TFT102と接続されている側の電極を陽極、共通電極を陰極と
すれば良い。この場合、出射方向は陽極側、つまり下方出射となる。

一方、画素を構成するTFTがPチャネル型である場合は、上述とは電位が逆となる。
つまり図2(A)(B)の場合は、EL素子において駆動用TFT102と接続されている側
の電極を陽極、共通電極を陰極とすれば良く、下方出射となる。図2(C)の場合は、EL
素子において駆動用TFT102と接続されている側の電極を陰極、共通電極を陽極とす
れば良く、下方出射となる。

本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のT
FTを同時に作製する方法について説明する。

まず、図6(A)に示すように、コーニング社の#7059ガラスや#1737ガラス等
に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基
盤5001上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜
からなる下地膜5002を形成する。特に図示していないが、下地膜5002の形成につ
いては、例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シ
リコン膜を10〜200[nm](好ましくは50〜100[nm])の厚さに形成し、同様にSi
4、N2Oから作製される酸化窒化水素化シリコン膜を50〜200[nm](好ましくは1
00〜150[nm])の厚さに積層形成する。

続いて、島状の半導体層5003〜5005は、非晶質構造を有する半導体膜を。レー
ザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状
の半導体層5003〜5005の厚さは25〜80[nm](好ましくは30〜60[nm])とし
て形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシ
リコンゲルマニウム(SiGe)合金等で形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導
体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが
、エキシマレーザーを用いる場合にはパルス発振周波数を30[Hz]とし、レーザーエネル
ギー密度を100〜400[mJ/cm2](代表的には200〜300[mJ/cm2])とする。また、
YAGレーザーを用いる場合にはその第2高調波を用い、パルス発振周波数1〜10[kHz
]とし、レーザーエネルギー密度を300〜600[mJ/cm2](代表的には350〜500[m
J/cm2])とすると良い。そして幅100〜1000[μm]、例えば400[μm]で線状に集
光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(
オーバーラップ率)を80〜98[%]として行う。

続いて、島状の半導体層5003〜5005を覆うゲート絶縁膜5006を形成する。
ゲート絶縁膜5006は、プラズマCVD法またはスパッタ法を用い、厚さを40〜15
0[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、120[nm]の厚さで酸化
窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定
されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコンを用いる場合には、プラズマCVD法でTEOS(Tetraethyl
Orthosilicate)とO2とを混合し、反応圧力40[Pa]、基板温度300〜400[℃]とし
、高周波(13.56[MHz])電力密度0.5〜0.8[W/cm2]で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱ア
ニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。

そして、ゲート絶縁膜5006上にゲート電極を形成するための第1の導電膜5007
と第2の導電膜5008とを積層形成する。本実施例では、第1の導電層5007をタン
タル(Ta)で50〜100[nm]の厚さに形成し、第2の導電層5009をタングステン(
W)で100〜300[nm]の厚さに形成する(図6(A))。

Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。
この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のTa膜の抵抗率は20[μΩcm]程度でありゲート電
極として使用することが出来るが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲ
ート電極には不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造
を有する窒化タンタル(TaN)を10〜50[nm]程度の厚さでTaの下地に形成しておく
とα相のTa膜を容易に得ることが出来る。

W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他にも6
フッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20[
μΩcm]以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図る
ことが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗
化する。このことより、スパッタ法による場合、純度99.9999[%]のWターゲット
を用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成
することにより、抵抗率9〜20[μΩcm]を実現することが出来る。

なお、本実施例においては、第1の導電膜5007をTa、第2の導電膜5008をW
としたが、特に限定されず、いずれもTa、W、Mo、Al、Cuから選ばれた元素、ま
たは前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い
。本実施例以外の他の組み合わせの一例としては、第1の導電膜をTaN、第2の導電膜
をWとする組み合わせ、第1の導電膜をTaN、第2の導電膜をAlとする組み合わせ、
第1の導電膜をTaN、第2の導電膜をCuとする組み合わせ等が望ましい。

次に、レジストによるマスク5009を形成し、電極および配線を形成するための第1
のエッチング処理を行う。本実施例ではICP(Inductively coupled plasma:誘導結合
型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とを混合し、1[Pa]
の圧力でコイル型の電極に500[W]のRF(13.56[MHz])電力を投入してプラズマ
を生成して行う。基板側(試料ステージ)にも100[W]のRF電力を投入し、実質的に負
の自己バイアス電圧を印加する。CF4とCl2とを混合した場合にはW膜およびTa膜と
も同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基
板側に印加するバイアス電圧の効果とにより第1の導電膜および第2の導電膜の端部がテ
ーパー形状となる。テーパー部の角度は15〜45°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、10〜20[%]の割合
でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜
4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露
出した面は20〜50[nm]程度エッチングされることになる。こうして、第1のエッチン
グ処理により第1の導電層5010a〜5013aと第2の導電層5010b〜5013
bからなる第1の形状の導電層5010〜5013を形成する。このとき、ゲート絶縁膜
5006においては、第1の形状の導電層5010〜5013で覆われない領域は20〜
50[nm]程度エッチングされて薄くなった領域が形成される(図6(B))。

そして、第1のドーピング処理を行い、N型を付与する不純物元素を添加する(図6(B
))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオン
ドープ法にあたっての条件は、ドーズ量を1×1013〜5×1014[atoms/cm2]とし、加
速電圧を60〜100[keV]とする。N型を付与する不純物元素としては、15族に属す
る元素、典型的にはリン(P)または砒素(As)を用いるが、ここではPを用いる。この場
合、導電層5010〜5013がN型を付与する不純物元素に対するマスクとなり、自己
整合的に第1の不純物領域5014〜5016が形成される。この第1の不純物領域50
14〜5016には、1×1020〜1×1021[atoms/cm3]の濃度範囲でN型を付与する
不純物元素を添加する。

次に、第2のエッチング処理を行う(図6(C))。同様にICPエッチング法を用い、エ
ッチング用ガスにCF4とCl2とO2とを混合して、1[Pa]の圧力でコイル型の電極に5
00[W]のRF電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも50
[W]のRF電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する
。このような条件により第2の導電層であるWを異方性エッチングし、かつ、それより遅
いエッチング速度で第1の導電層であるTaを異方性エッチングして第2の形状の導電層
5017〜5020(第1の導電層5017a〜5020aおよび第2の導電層5017
b〜5020b)を形成する。このとき、ゲート絶縁膜5006においては、第2の形状
の導電層5017〜5020で覆われない領域はさらに20〜50[nm]程度エッチングさ
れて薄くなった領域が形成される。

W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカル
またはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と
塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6の蒸気圧が極端に高く、その他
のWCl5、TaF5、TaCl5については同程度である。従って、CF4とCl2の混合
ガスでは、W膜およびTa膜共にエッチングされる。しかし、この混合ガスに適量のO2
を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に
発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、
TaはFが増大しても、相対的にエッチング速度の増加は少ない。また、TaはWに比較
して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物
はフッ素や塩素と反応しないため、さらにTa膜のエッチング速度は低下することとなる
。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となる。

そして、第2のドーピング処理を行う(図6(D))。この場合、第1のドーピング処理よ
りもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素ドーピングす
る。例えば、加速電圧を70〜120[keV]とし、1×1013[atoms/cm2]のドーズ量で行
い、図6(B)で島状の半導体層に形成された第1の不純物領域の内側に新たな不純物領域
を形成する。ドーピングは、第2の導電層5017b〜5020bを不純物元素に対する
マスクとして用い、第1の導電層5017a〜5020aの下側の領域にも不純物元素が
添加されるようにしてドーピングする。
こうして、第1の導電層と重なる第2の不純物領域5021〜5023が形成される。

続いて、第3のエッチング処理を行う(図7(A))。ここでは、エッチング用ガスにCl
2を用い、ICPエッチング装置を用いて行う。本実施例では、Cl2のガス流量比を60
[sccm]とし、1 [Pa]の圧力でコイル型の電極に350[W]のRF電力を投入してプラズ
マを生成してエッチングを70秒行った。基板側(試料ステージ)にもRF電力を投入し、
実質的に負の自己バイアス電圧を印加する。第3のエッチングにより、第1の導電層が後
退して第3の形状の導電層5024〜5027(第1の導電層5024a〜5027aお
よび第2の導電層5024b〜5027b)が形成され、第2の不純物領域5021〜5
023は、第1の導電層と重なる第2の不純物領域5028a〜5030aと、第1の導
電層と重ならない第3の不純物領域5028b〜5030bとなる。

以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体
層と重なる第3の形状の導電層5024〜5026が、TFTのゲート電極として機能す
る。また、第3の形状の導電層5027は、ソース信号線として機能する。

続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元
素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行
う。その他に、レーザーアニール法、ラピッドサーマルアニール法(RTA法)を適用する
ことが出来る。熱アニール法では酸素濃度が1[ppm]以下、好ましくは0.1[ppm]以下の
窒素雰囲気中で400〜700[℃]、代表的には500〜600[℃]で行うものであり、
本実施例では500[℃]で4時間の熱処理を行う。ただし、5024〜5027に用いた
配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とす
る)を形成した後で熱活性化を行うことが望ましい。

さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間
の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された
水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱
水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によ
って行っても良い。

次いで、図7(B)に示すように、第1の層間絶縁膜5031を、酸化窒化シリコン膜で
100〜200[nm]の厚さで形成する。その上に有機絶縁物材料からなる第2の層間絶縁
膜5032を形成した後、第1の層間絶縁膜5031、第2の層間絶縁膜5032、およ
びゲート絶縁膜5006に対してコンタクトホールを開口し、配線材料による膜を形成し
て各配線5033〜5037および接続電極5038をパターニングした後、接続電極5
038に接するように画素電極5039をパターニング形成する。

本明細書においては、配線5033〜5037および接続電極5038までが形成され
た状態での基板を、アクティブマトリクス基板よ表記する。

第2の層間絶縁膜5032としては、ポリイミド、ポリアミド、アクリル、BCB(ベ
ンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第2の層間絶縁膜50
32は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例では
TFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ま
しくは1〜5[μm](さらに好ましくは2〜4[μm])とすれば良い。

コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、N
型の不純物領域5014〜5016、およびソース信号線5027、ゲート信号線(図示
せず)、電流供給線(図示せず)およびゲート電極5024〜5026に達する(図示せず)
コンタクトホールをそれぞれ形成する。

また、配線5033〜5038として、Ti膜を100[nm]、Tiを含むAl膜を30
0[nm]、Ti膜を150[nm]、スパッタ法で連続形成した3層積層の膜を所望の形状にパ
ターニングして形成する。勿論、他の導電性材料を用いても良い。

また、本実施例では、画素電極(反射電極)5039として、MgAg等を用いて200
[nm]の厚さで形成、パターニングを行う。画素電極5039を接続電極5038と重なる
ように配置することでコンタクトを取っている。

次に、図7(C)に示すように、アクリル等の有機材料を用いて、絶縁膜を1〜3[μm]
程度の厚さに形成し、画素電極5039に対応する位置に開口部を形成して第3の層間絶
縁膜5040を形成する。開口部を形成する際、側壁の形状がテーパー状となるようにエ
ッチングを行うのが望ましい。側壁が十分になだらかな形状でないと、段差に起因するE
L層の劣化や段切れ等が顕著な問題となる。

続いて、EL層5041を、真空蒸着法を用いて形成した後、対向電極(透明電極)50
42を形成する。EL層の膜厚は80〜200[um](典型的には100〜120[nm])、画
素電極(透明電極)5042の膜厚は110[nm]とすれば良い。

この工程では、赤色に対応する画素、緑色に対応する画素、青色に対応する画素に対し
て、順次EL層および画素電極(透明電極)を形成する。ただし、EL層は溶液に対する耐
性に乏しいため、フォトリソグラフィ技術を用いることなく各色個別に形成しなくてはな
らない。そこでメタルマスク等で所望の画素以外を隠し、必要箇所だけ選択的にEL層お
よび画素電極(透明電極)を形成するのが望ましい。

ここでは、RGBに対応した3種類のEL素子を形成する方式を用いているが、白色発
光のEL素子とカラーフィルタを組み合わせた方式、青色または青緑発光のEL素子と蛍
光体(蛍光性の色変換層:CCM)とを組み合わせた方式等を用いても良い。

なお、EL層5041としては公知の材料を用いることが出来る。公知の材料としては
、駆動電圧を考慮すると有機材料を用いるのが望ましい。

ここまでの工程で、MgAgでなる陰極、EL層、透明導電膜でなる陽極とが形成され
る。次いで、窒化珪素膜でなるパッシベーション膜を保護膜5043として50〜300
[nm]の厚さに形成する。この保護膜5043によって、EL層を水分等から保護する。

なお、実際には図7(C)の状態まで完成したら、さらに外気に曝されないように、気密
性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム
等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シー
リング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置
したりするとEL素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプ
リントサーキット:FPC)を取り付けて製品として完成する。
このような出荷出来る状態にまでした状態を本明細書中では発光装置という。

また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を4枚(島状半導体層パターン、第1配線パターン(ゲート配線、島状のソース
配線、容量配線)、コンタクトホールパターン、第2配線パターン(接続電極含む))とする
ことができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与す
ることができる。

実施例2に示した工程において、駆動回路および画素を構成するTFTは、通常のシン
グルゲート構造を有するTFTであるが、本発明は、図10(C)に示すように、活性層を
挟んで複数のゲート電極を有する構造のTFTを用いて実施しても良い。以下に、作製工
程について説明する。

コーニング社の#7059ガラスや#1737ガラス等に代表されるバリウムホウケイ
酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤7001上に、導電性材料で
なる導電膜を形成し、パターニングによって、図10(A)に示すように下部ゲート電極7
002を形成する。下部ゲート電極を構成する材質として、導電性材料であれば特に限定
はしないが、代表的にはTa、W等を用いると良い。

次いで、第1の絶縁膜7003を形成する。第1の絶縁膜7003としては、酸化窒化
シリコンを用いて10〜50[nm]の厚さで形成する。

第1の絶縁膜7003を形成した時点での表面は、図10(A)に示すように、下部ゲー
ト電極7002に起因した凹凸を有している。以後の作製工程を考えると、この凹凸を平
坦化することが望ましい。ここで、平坦化の手法としては、CMP(Chemical Mechanical
Polishing)を用いる。CMPとは、研磨対象物の表面に化学的な処理を施すことによっ
て研磨しやすい状態とし、その後機械的な研磨を施すことで、精密な平滑面を得るための
研磨方法の1つである。

第1の絶縁膜7003の上に、平坦化膜7004として酸化シリコン膜もしくは酸化窒
化シリコン膜を0.5〜1[μm]の厚さに成膜する。平坦化膜7004に対するCMPの
研磨剤(スラリー)には、例えば塩化シリコンガスを熱分解して得られるフュームドシリカ
粒子をKOH添加水溶液に分散したものを用いると良い。CMPにより、平坦化膜700
4を0.5〜1[μm]程度研磨除去して、表面を平坦化する。

こうして、図10(B)に示すように、表面が平坦化された状態が得られる。以後、実施
例4に従ってTFTを形成し、周辺回路および画素を形成すれば良い。

ここで作製されたTFTは、活性層を挟むようにして重なり合う、ゲート電極と下部ゲ
ート電極とを有する。ここで、スイッチング回路等のように、応答の迅速性が要求される
場合には、下部ゲート電極7002と、ゲート電極7006との両方に信号を入力するよ
うにして用いる。両ゲート電極に同じ信号が入力されることによって、活性層におけるチ
ャネル領域の空乏化が早く進み、電界効果移動度が上昇して電流能力を高くすることが出
来るため、迅速な応答性が期待出来る。

一方、画素部における駆動用TFTのように、特性の均一化、またオフリーク電流の低
減が要求される場合には、ゲート電極には信号を入力し、下部ゲート電極は、ある一定電
位に固定するようにして用いる。このときのある一定電位とは、その電位をTFTのゲー
ト電極に印加したとき、確実にOFFするような電位とする。代表的には、TFTがNチ
ャネル型である場合はVSS等の低電位側電源に、TFTがPチャネル型である場合は、
VDD等の高電位電源に接続すると良い。このようにした場合、下部ゲート電極を持たな
い構造のTFTに比べ、しきい値電圧のばらつきを低減することが出来る。さらにオフリ
ーク電流の低減も期待出来るため、有効である。

本実施例においては、実施形態にて示した画素を有する発光装置を作製した例について
述べる。

図4に、発光装置の概略図を示す。基板400の中央部に、画素部401が配置されて
いる。図4には特に図示していないが、1画素の構成は図1に示した通りである。画素部
401の周辺には、ソース信号線を制御するための、ソース信号線駆動回路402および
、ゲート信号線を制御するための、ゲート信号線駆動回路407が配置されている。ゲー
ト信号線駆動回路407は、図4においては画素部401の両側に対称配置しているが、
片側のみの配置であっても良い。ただし、回路動作の効率や信頼性等の面から、両側に対
称配置とするのが望ましい。

ソース信号線駆動回路402、ゲート信号線駆動回路407を駆動するために外部より
入力される信号は、FPC410を介して入力される。本実施例においては、FPC41
0より入力される信号は、一般的に用いられているICの駆動電圧に沿ったものであり、
その電圧振幅が小さいため、レベルシフタ406によって電圧振幅の変換を受けた上で、
ソース信号線駆動回路402、およびゲート信号線駆動回路407へと入力される。

図13は、ソース信号線駆動回路の構成を示したものである。シフトレジスタ1303
、バッファ1304、第1のラッチ回路1305、第2のラッチ回路1306を有する。
図20においては、バッファは図示していないが、シフトレジスタ以下の負荷が大きい場
合などには、図13に示すようにバッファを設けてもよい。

ソース信号線駆動回路には、ソース側クロック信号(SCLK)、ソース側クロック反転
信号(SCLKb)、ソース側スタートパルス(SSP)、走査方向切替信号(LR)、走査方
向切替反転信号(LRb)、デジタル映像信号(Data1〜3)が入力される。このうち、
クロック信号、スタートパルスは、レベルシフタ1301、1302によって振幅変換を
受けた後に入力される。

図14に、シフトレジスタの構成を示す。図14(A)に示したブロック図において、1
400で示したブロックが1段分のサンプリングパルスを出力するパルス出力回路であり
、図14(A)のシフトレジスタは、n段(nは自然数、1<n)のパルス出力回路によって
構成されている。

図14(B)は、パルス出力回路の構成を詳細に示したものである。ここで、TFT14
07、1408、1409、1410は、走査方向切替のために設けられたスイッチ用T
FTであり、走査方向切替信号(LR)、走査方向切替反転信号(LRb)によって、左右走
査方向の切替を行う。

順方向走査の場合、サンプリングパルスの出力は、1段目、2段目、・・・、n−1段
目、n段目の順であり、逆方向走査の場合、サンプリングパルスの出力は、n段目、n−
1段目、・・・、2段目、1段目の順である。

パルス出力回路本体は、TFT1401〜1406および、容量1411からなる。あ
るk段目(kは自然数、1<k<n)のパルス出力回路において、TFT1401、140
4のゲート電極と、TFT1402、1403のゲート電極にはそれぞれ、k−1段目の
パルス出力回路からの出力パルスもしくは、k+1段目のパルス出力回路からの出力パル
スのいずれかが入力される。なお、k=1、すなわち初段のパルス出力回路におけるTF
T1401、1404のゲート電極および、k=n、すなわち最終段のパルス出力回路に
おけるTFT1402、1403のゲート電極には、スタートパルス(SP)が入力される

順走査方向のときは、走査方向切替信号(LR)はHi電位、走査方向切替反転信号(L
Rb)はLo電位が入力される。よってTFT1407、1410がONし、TFT14
01、1404のゲート電極には、k−1段目のパルス出力回路からの出力パルスが入力
される。一方、TFT1402、1403のゲート電極には、k+1段目のパルス出力回
路からの出力パルスが入力される。

ここで、順方向走査の場合を例として、詳細な回路動作について説明する。図15に示
したタイミングチャートを参照する。

あるk段目のパルス出力回路において、TFT1401、1404のゲート電極にk−
1段目のパルス出力回路からの出力パルスが入力されて(k=1、すなわち初段の場合は
スタートパルスが入力される)Hi電位となり、TFT1401、1404がONする(図
15 1501参照)。これにより、TFT1405のゲート電極の電位はVDD側に引
き上げられ(図15 1502参照)、その電位がVDD−VthNとなったところでTF
T1401がOFFし、浮遊状態となる。この時点で、TFT1405のゲート・ソース
間電圧は、そのしきい値を上回っており、TFT1405がONする。一方、TFT14
02、1403のゲート電極には、まだパルス入力はなく、Lo電位のままであるので、
OFFしている。よってTFT1406のゲート電極の電位はLo電位であり、OFFし
ているので、出力端子(SR Out)は、TFT1405の入力電極に入力されるクロッ
ク信号(SCLK、SCLKbのいずれか一方)がHi電位になるのに伴い、パルス出力回
路の出力端子(SR Out)の電位がVDD側に引き上げられる(図15 1503参照)
。ただし、ここまでの状態では、パルス出力回路の出力端子(SR Out)の電位は、T
FT1405のゲート電極の電位VDD−VthNに対し、さらにしきい値分だけ降下し
た、VDD−2(VthN)までしか上昇し得ない。

ここで、TFT1405のゲート電極と出力電極との間には、容量1411が設けられ
ており、さらに今、TFT1405のゲート電極は浮遊状態にあるため、パルス出力回路
の出力端子(SR Out)の電位が上昇、すなわちTFT1405の出力電極の電位が上
昇するのに伴い、TFT1405のゲート電極の電位は、容量1411の働きによって、
VDD−VthNからさらに引き上げられる。この動作によって、TFT1405のゲー
ト電極の電位は、最終的にはVDD+VthNよりも高い電位となる(図15 1502
参照)。パルス出力回路の出力端子(SR Out)の電位は、TFT1405のしきい値
に影響されることなく、VDDまで正常に上昇する(図15 1503参照)。

同様にして、k+1段目のパルス出力回路より、パルスが出力される(図15 150
4参照)。k+1段目の出力パルスは、k段目に帰還してTFT1402、1403のゲ
ート電極に入力される。TFT1402、1403のゲート電極の電位がHiとなってO
Nし、TFT1405のゲート電極の電位はVSS側に引き下げられてTFT1405が
OFFする。同時にTFT1406のゲート電極の電位がHi電位となってONし、k段
目のパルス出力回路の出力端子(SR Out)の電位はLo電位となる。

以後、最終段まで同様の動作により、順次VDD−VSS間の振幅を有するパルスが出
力される。逆方向走査においても、回路の動作は同様である。

最終段においては、次段より帰還入力されるパルスがないため、クロック信号がそのま
まTFT1405を通過して出力され続ける(図15 1507参照)。
よって、最終段のパルス出力回路の出力パルスは、サンプリングパルスとして用いること
が出来ない。同様に、逆方向走査の場合、初段の出力パルスがすなわち最終出力となるた
め、同様にサンプリングパルスとして用いることが出来ない。
よって本実施例にて示した回路においては、必要な段数+2段のパルス出力回路を用いて
シフトレジスタを構成し、両端をダミー段として扱っている(図13において、バッファ
1304が接続されていない両端のパルス出力回路がダミー段に該当する)。それでも、
最終出力は、次の水平期間が開始される前に何らかの方法で停止させる必要があるため、
スタートパルスを初段の入力および最終段の期間入力として用い、次の水平期間でスター
トパルスが入力された時点で最終段の出力が停止するようにしている。

図16は、本実施例の発光装置に用いているバッファ1304の構成を示している。図
16(A)に示すように、1601〜1604の4段構成となっており、初段のみ1入力1
出力型、2段目以降は2入力2出力型としている。

初段のユニット1601の回路構成を図16(B)示す。信号は、TFT1652、16
54のゲート電極とに入力される。TFT1651のゲート電極は、入力電極と接続され
ている。TFT1652、1654のゲート電極にHi電位が入力されてONすると、T
FT1653のゲート電極の電位はLo電位となり、その結果、出力端子(Out)はLo
電位となる。TFT1652、1654のゲート電極にLo電位が入力されてOFFして
いるとき、TFT1651はゲート電極と入力電極が接続されて常にONしているので、
TFT1653のゲート電極の電位が上昇し、前述のシフトレジスタの場合と同様、容量
1655による結合によって、出力はHi電位となる。

なお、TFT1651、TFT1652の関係として、TFT1651は、ゲート電極
と入力電極とが接続されているため、TFT1652がONしたとき、TFT1651、
TFT1652がともにONしていることになる。この状態でTFT1653のゲート電
極の電位がLo電位となる必要があるため、TFT1651のチャネル幅を、TFT16
52に対して小さく設計する必要がある。TFT1653のゲート電極1つを充電できる
だけの能力があれば十分なので、TFT1651のチャネル幅は最小限で良い。また、T
FT1651を小さくすることで、TFT1652がONしている期間のVDD−TFT
1651−TFT1652−VSS間の貫通パスによる消費電流の増加を最小限とするこ
とが出来る。

図16(C)は、2段目以降に用いているユニットの回路構成を示している。TFT16
52のゲート電極への入力は初段のものと同様であり、加えてTFT1651のゲート電
極に、前段の入力を反転入力として用いている。このようにすることで、TFT1651
、1652は排他的にON、OFFし、図16(B)の構成における、VDD−TFT16
51−TFT1652−VSS間の貫通パスをなくすことが出来る。

図17は、本実施例の発光装置に用いているクロック信号用レベルシフタ(A)、スター
トパルス用レベルシフタ(B)の構成を示している。基本構成は、初段をレベルシフタ、2
段目以降をバッファとした4段構成としており、前述のバッファ回路と同様である。VD
LO−VSS間の振幅を有する信号を入力し、VDD−VSS間の振幅を有する出力信号
を得る(ここで、|VDDLO|<|VDD|)。

クロック信号用レベルシフタの場合、初段は1入力1出力型であり、2段目以降は2入
力1出力型としている。それぞれの入力に対し、互いの入力を反転入力として用いている

スタートパルス用レベルシフタの場合は、前述のバッファと同様の構成である。

レベルシフタの初段に用いているユニットの回路構成を図17(C)に、2段目以降に用
いているユニットの回路構成を図17(D)に示す。
それぞれの回路構成および動作は、図16(B)(C)に示したものと同様であり、初段に入
力される信号の振幅がVDDLO−VSS間である点のみが異なる。

TFT1752のゲート電極に入力される信号がHi電位のとき、TFT1752がO
Nし(ただし、入力信号の振幅の絶対値|VDDLO−VSS|が、TFT1752のしきい
値の絶対値|VthN|よりも確実に大きい場合)、TFT1753のゲート電極の電位は
VSS側に引き下げられる。よって出力端子(Out)にはLo電位が現れる。一方、TF
T1752のゲート電極に入力される信号がLo電位のととき、TFT1752がOFF
し、TFT1751を通じて、TFT1753のゲート電極の電位はVDD側に引き上げ
られる。以後の動作は前述のバッファと同様である。

この構成のレベルシフタの特徴として、高電位側(VDD側)に接続されたTFT175
1の制御に、入力信号を直接ゲート電極に入力しない点がある。故に、入力信号の振幅が
小さい場合においても、TFT1751のしきい値に関係なく、TFT1753のゲート
電極の電位を引き上げることが出来るため、高い振幅変換利得を得られる。

図18は、本実施例の発光装置に用いている第1および第2のラッチ回路の構成を示し
ている。従来CMOS構成のラッチ回路の構成例としては、図21(A)に示すように、2
個のインバータをループ状に接続した保持部と、保持タイミングを制御するスイッチとか
ら構成されるものが一般的であり、さらにD−FF(フリップフロップ)回路を用いた図2
1(B)の構成も挙げられる。図21(C)は、最も簡単なDRAM構成によるものであり、
保持部はインバータと容量によって構成され、第1のラッチ回路(LAT1)、第2のラッ
チ回路(LAT2)のインバータに入力する信号の電位を容量が保持する構成である。本実
施例においては、最も構成の簡単な図21(C)の構成のものを用いた。

図18に示すラッチ回路は、図21(C)のアナログスイッチを1個のNチャネル型TF
Tに置き換え、CMOSインバータを、4つのNチャネル型TFTと容量からなるNMO
Sインバータに置き換えた構成となっている。

TFT1850の入力電極より、デジタル映像信号が入力され(Data In)、ゲー
ト電極にサンプリングパルスが入力されて(Pulse In)TFT1850がONする
と、デジタル映像信号がTFT1851〜1854および容量1855でなるインバータ
に入力され、その極性が反転して出力される。また、デジタル映像信号は、容量1856
を用いて保持される。

第2のラッチ回路においても同様の動作によって、ラッチパルス(LAT)の入力タイミ
ングに従ってデジタル映像信号の書き込み、保持がなされる。

図12は、ゲート信号線駆動回路の回路構成を示したものである。シフトレジスタ12
03、バッファ1204を有する。

ゲート信号線駆動回路には、ゲート側クロック信号(GCLK)、ゲート側クロック反転
信号(GLKb)、ゲート側スタートパルス(GSP)が入力される。これらの入力信号は、
レベルシフタ1201、1202によって振幅変換を受けた後に入力される。

なお、シフトレジスタ1203、バッファ1204、スタートパルス用レベルシフタ1
201、クロック信号用レベルシフタ1202の構成および動作に関しては、ソース信号
線駆動回路に用いたものと同様であるので、ここでは説明を省略する。

図19中、αで示される行のゲート信号線は、1行目の画素においては、前の行のゲー
ト信号線選択パルス入力を得られないため、ダミー段(1行目の画素におけるリフレッシ
ュ動作専用)として設けたものである。

ここで紹介した駆動回路と、発明の実施形態にて示した画素とを用いて作製された表示
装置は、単一極性のTFTのみを用いて構成することで工程中のドーピング工程の一部を
削減し、さらにフォトマスクの枚数を減らすことが可能となった。さらに、前述の課題の
項で述べた、信号振幅を広げることによる消費電流の増加といった課題も、ブートストラ
ップ法を応用した回路を用いることによって解決することが可能となった。

本発明の発光装置は、様々な電子機器に用いられている表示装置の作製に適用が可能で
ある。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯
電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話
等が挙げられる。それらの一例を図19に示す。

図19(A)はOLEDディスプレイであり、筐体3001、支持台3002、表示部3
003等により構成されている。本発明は、表示部3003に適用が可能である。

図19(B)はビデオカメラであり、本体3011、表示部3012、音声入力部301
3、操作スイッチ3014、バッテリー3015、受像部3016等により構成されてい
る。本発明は、表示部3012に適用が可能である。

図19(C)はノート型のパーソナルコンピュータであり、本体3021、筐体3022
、表示部3023、キーボード3024等により構成されている。本発明は、表示部30
23に適用が可能である。

図19(D)は携帯情報端末であり、本体3031、スタイラス3032、表示部303
3、操作ボタン3034、外部インターフェイス3035等により構成されている。本発
明は、表示部3033に適用が可能である。

図19(E)は音響再生装置、具体的には車載用のオーディオ装置であり、本体3041
、表示部3042、操作スイッチ3043、3044等により構成されている。本発明は
表示部3042に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。

図19(F)はデジタルカメラであり、本体3051、表示部(A)3052、接眼部30
53、操作スイッチ3054、表示部(B)3055、バッテリー3056等により構成さ
れている。本発明は、表示部(A)3052および表示部(B)3055に適用が可能である

図19(G)は携帯電話であり、本体3061、音声出力部3062、音声入力部306
3、表示部3064、操作スイッチ3065、アンテナ3066等により構成されている
。本発明は、表示部3064に適用が可能である。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこ
とを付記する。

Claims (8)

  1. 第1乃至第8のトランジスタを有し、
    前記第1乃至第8のトランジスタは、同じ極性であり、
    前記第1乃至第8のトランジスタは、結晶質半導体を有し、
    前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第4のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第5のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第6のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第8のトランジスタのゲートは、前記第6のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  2. 第1乃至第8のトランジスタを有し、
    前記第1乃至第8のトランジスタは、同じ極性であり、
    前記第1乃至第8のトランジスタは、結晶質半導体を有し、
    前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第2のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第2のトランジスタのソース又はドレインの他方は、前記第6のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第2のトランジスタのソース又はドレインの他方は、前記第8のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第4のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第5のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第6のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第8のトランジスタのゲートは、前記第6のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  3. 第1乃至第8のトランジスタを有し、
    前記第1乃至第8のトランジスタは、同じ極性であり、
    前記第1乃至第8のトランジスタは、結晶質半導体を有し、
    前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第2のトランジスタのソース又はドレインの他方と前記第4のトランジスタのソース又はドレインの他方と前記第6のトランジスタのソース又はドレインの他方と前記第8のトランジスタのソース又はドレインの他方とには、同じ電位が供給され、
    前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第4のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第5のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第6のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第8のトランジスタのゲートは、前記第6のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  4. 画素部と、駆動回路と、を有し、
    前記画素部は、第1の基板に形成され、
    前記駆動回路は、前記第1の基板に形成され、
    前記駆動回路は、第1乃至第8のトランジスタを有し、
    前記第1乃至第8のトランジスタは、同じ極性であり、
    前記第1乃至第8のトランジスタは、結晶質半導体を有し、
    前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第4のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第5のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第6のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第8のトランジスタのゲートは、前記第6のトランジスタのゲートと電気的に接続されることを特徴とする表示装置。
  5. 画素部と、駆動回路と、を有し、
    前記画素部は、第1の基板に形成され、
    前記駆動回路は、前記第1の基板に形成され、
    前記駆動回路は、第1乃至第8のトランジスタを有し、
    前記第1乃至第8のトランジスタは、同じ極性であり、
    前記第1乃至第8のトランジスタは、結晶質半導体を有し、
    前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第2のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第2のトランジスタのソース又はドレインの他方は、前記第6のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第2のトランジスタのソース又はドレインの他方は、前記第8のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第4のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第5のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第6のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第8のトランジスタのゲートは、前記第6のトランジスタのゲートと電気的に接続されることを特徴とする表示装置。
  6. 画素部と、駆動回路と、を有し、
    前記画素部は、第1の基板に形成され、
    前記駆動回路は、前記第1の基板に形成され、
    前記駆動回路は、第1乃至第8のトランジスタを有し、
    前記第1乃至第8のトランジスタは、同じ極性であり、
    前記第1乃至第8のトランジスタは、結晶質半導体を有し、
    前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第2のトランジスタのソース又はドレインの他方と前記第4のトランジスタのソース又はドレインの他方と前記第6のトランジスタのソース又はドレインの他方と前記第8のトランジスタのソース又はドレインの他方とには、同じ電位が供給され、
    前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第4のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第5のトランジスタのゲートは、前記第2のトランジスタのゲートと電気的に接続され、
    前記第6のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第8のトランジスタのゲートは、前記第6のトランジスタのゲートと電気的に接続されることを特徴とする表示装置。
  7. 半導体装置又は表示装置と、
    FPCと、を有し、
    前記半導体装置は、請求項1乃至請求項のいずれか一項に記載の半導体装置であり、
    前記表示装置は、請求項乃至請求項6のいずれか一項に記載の表示装置であることを特徴とする表示モジュール。
  8. 半導体装置、表示装置又は表示モジュールと、
    操作スイッチ、バッテリー、受像部、又はアンテナの少なくとも一と、を有し、
    前記半導体装置は、請求項1乃至請求項のいずれか一項に記載の半導体装置であり、
    前記表示装置は、請求項乃至請求項6のいずれか一項に記載の表示装置であり、
    前記表示モジュールは、請求項に記載の表示モジュールであることを特徴とする電子機器。
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