JP2007187509A

JP2007187509A - 容量式物理量センサ

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Publication number: JP2007187509A
Application number: JP2006004790A
Authority: JP
Inventors: Akinobu Umemura; 明伸梅村; Junji Hayakawa; 順二早川
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-01-12
Filing date: 2006-01-12
Publication date: 2007-07-26
Also published as: DE102007001105B4; DE102007001105A1; US20070159183A1; US7640806B2

Abstract

【課題】リーク電流を抑制することにより、０点オフセットや感度などの温度特性の低下を防止できる容量式物理量センサを提供する。
【解決手段】加速度センサの検出回路２０におけるＣ−Ｖ変換回路２１のスイッチ２１ｃを構成するＰｃｈ−ＭＯＳ２１ｃａとＮｃｈ−ＭＯＳ２１ｃｂのバックゲート電位がＶｄｄ／２となるようにする。つまり、これらのバックベーと電位が入力電圧に相当する可動電極１ａ、１ｂの電位を近似させる。これにより、電流を抑制することができ、０点オフセットや感度などの温度特性の低下を防止することが可能となる。
【選択図】図１

Description

本発明は、物理量が加えられたときにセンサエレメントとして備えられた可動電極と固定電極との間に形成される容量が変化することを利用して、加えられた物理量を検出する容量式物理量センサに関するもので、特に加速度センサに用いて好適である。

従来より、一般的に使用されている車載用加速度センサとして、容量式加速度センサがある。この容量式加速度センサは、加速度変化により生じるセンサエレメントでの容量変化をＣ−Ｖ変換回路にて電気信号に変換し、変換された電気信号をサンプルホールド回路およびスイッチドキャパシタ回路を有する信号処理回路にて差動増幅することでセンサ出力を発生させるようになっている（例えば、特許文献１参照）。

このような構成の容量式加速度センサでは、高感度なセンサ出力を得るために、高倍率のＣ−Ｖ変換回路や高ゲインの増幅回路が必要になる。このため、特許文献１に記載の容量式加速度センサでは、スイッチドキャパシタ方式のＣ−Ｖ変換回路を用いて高倍率のＣ−Ｖ変換を行っている。
特開２００２−４００４７号公報

スイッチドキャパシタ方式のＣ−Ｖ変換回路では、アナログスイッチが図５に示す回路構成、つまりＰチャネル型のＭＯＳトランジスタ（以下、Ｐｃｈ−ＭＯＳという）１０１とＮチャネル型のＭＯＳトランジスタ（以下、Ｎｃｈ−ＭＯＳという）１０２を備えた構成とされ、これら各ＭＯＳトランジスタ１０１、１０２のバックゲート電位はそれぞれＰｃｈ−ＭＯＳ１０１がＶｄｄ電位、Ｎｃｈ−ＭＯＳ１０２がＧＮＤ電位とされる。このため、センサエレメントからの入力電位と各ＭＯＳトランジスタのバックゲート電位との間に電位差が発生し、各ＭＯＳトランジスタが形成された半導体基板へのリーク電流の発生原因となる。特に、高温域において大きなリーク電流を発生させることになる。その結果、０点オフセットや感度などの温度特性、特に高温特性を低下させる。

本発明は上記点に鑑みて、リーク電流を抑制することにより、０点オフセットや感度などの温度特性の低下を防止できる容量式物理量センサを提供することを目的とする。

上記目的を達成するため、本発明では、Ｃ−Ｖ変換回路（２１）は、容量の変化に応じた信号が反転入力端子に入力されるオペアンプ（２１ａ）と、オペアンプの出力端子と反転入力端子との間に接続されるコンデンサ（２１ｂ）と、コンデンサに対して並列接続されるスイッチ（２１ｃ）とを有し、スイッチがＰチャネル型ＭＯＳトランジスタ（２１ｃａ）とＮチャネル型ＭＯＳトランジスタ（２１ｃｂ）を並列接続した構成とされており、該スイッチを構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのバックゲート電位が入力電位とされていることを第１の特徴としている。

このように、Ｃ−Ｖ変換回路を構成するＰｃｈ−ＭＯＳとＮｃｈ−ＭＯＳのバックゲート電位が入力電位となるように近似させている。これにより、電流を抑制することができ、０点オフセットや感度などの温度特性の低下を防止することが可能となる。

また、本発明では、検出回路にＣ−Ｖ変換回路の出力電圧をサンプリングおよびホールドするサンプルホールド回路（２２ａ）が含まれる場合において、該サンプルホールド回路には出力電圧をサンプリングする場合とホールドする場合との切り替えを行うスイッチ（２２ａｂ）を構成するＰチャネル型ＭＯＳトランジスタ（２２１ａ）とＮチャネル型ＭＯＳトランジスタ（２２１ｂ）のバックゲート電位が入力電位とされていることを第２の特徴としている。

このように、サンプルホールド回路のスイッチを構成するＰｃｈ−ＭＯＳとＮｃｈ−ＭＯＳのバックゲート電位が入力電位となるように近似させても、電流を抑制することができ、０点オフセットや感度などの温度特性の低下を防止することが可能となる。

さらに、本発明では、検出回路には、Ｃ−Ｖ変換回路の出力電圧から規定範囲の周波数帯を通過させるローパスフィルタ回路（２２ｃ）が備えられる場合において、該ローパスフィルタ回路のスイッチを構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのバックゲート電位が入力電位とされていることを第３の特徴としている。

このように、ローパスフィルタ回路のスイッチを構成するＰｃｈ−ＭＯＳとＮｃｈ−ＭＯＳのバックゲート電位が入力電位となるように近似させても、電流を抑制することができ、０点オフセットや感度などの温度特性の低下を防止することが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態にかかる半導体式の容量式加速度センサの回路ブロックの全体構成を図１に示す。以下、図１に基づいて加速度センサの構成を説明する。

加速度センサは、可動電極１ａ、１ｂ及び固定電極２ａ、２ｂを備えたセンサエレメント１０と、可動電極１ａ、１ｂと固定電極２ａ、２ｂによる差動容量の変化に基づいて加速度を検出する検出回路２０とを有した構成となっている。

センサエレメント１０は梁構造体を有する構造となっており、この梁構造体によって可動電極１ａ、１ｂ及び固定電極２ａ、２ｂが構成されている。そして、対向配置された可動電極１ａ及び固定電極２ａと可動電極１ｂ及び固定電極２ｂとによって差動の容量を構成し、各固定電極２ａ、２ｂに対して互いに反転する信号（搬送波）ＰＷ１、ＰＷ２を周期的に印加することで、可動電極１ａ、１ｂの変位に応じた差動容量変化に基づく加速度検出が行われる。

一方、検出回路２０には、Ｃ−Ｖ変換回路２１、差動増幅回路２２、及び制御信号発生回路２３が備えられている。

Ｃ−Ｖ変換回路２１は、可動電極１ａ、１ｂと固定電極２ａ、２ｂからなる差動容量の変化を電圧に変換するもので、オペアンプ２１ａ、コンデンサ２１ｂ、スイッチ２１ｃおよび中点電圧供給回路２１ｄを有した構成となっている。オペアンプ２１ａの反転入力端子は可動電極１ａ、１ｂに接続されており、反転入力端子と出力端子との間には、コンデンサ２１ｂ及びスイッチ２１ｃが並列に接続されている。スイッチ２１ｃは制御信号発生回路２３からの信号Ｓ１によって駆動され、オペアンプ２１ａの非反転入力端子には、中点電圧供給回路２１ｄで形成された電圧が入力される。具体的には、中点電圧供給回路２１ｄでは、固定電極２ａ、２ｂに印加された電圧Ｖｄｄ（例えば５Ｖ）の半分の電圧Ｖｄｄ／２（すなわち中点電圧、例えば２．５Ｖ）が形成されており、この電圧がオペアンプ２１ａの非反転入力端子に入力される。

図２は、Ｃ−Ｖ変換回路２１におけるスイッチ２１ｃの具体的な回路構成を示した図である。この図に示されるように、スイッチ２１ｃは、Ｐｃｈ−ＭＯＳ２１ｃａとＮｃｈ−ＭＯＳ２１ｃｂを有して構成されている。これらＰｃｈ−ＭＯＳ２１ｃａとＮｃｈ−ＭＯＳ２１ｃｂは並列接続（つまり互いのソースおよびドレインが接続）された構成とされている。そして、各ＭＯＳトランジスタ２１ｃａ、２１ｃｂのバックゲート電位には、定電圧源２４が発生する定電圧Ｖｄｄを分圧抵抗２５ａ、２５ｂにて分圧した電圧Ｖｄｄ／２がボルテージホロワ２６を介して印加されている。なお、スイッチ２１ａに入力される信号Ｓ１は、Ｐｃｈ−ＭＯＳ２１ｃａおよびＮｃｈ−ＭＯＳ２１ｃｂのゲートに印加され、信号Ｓ１に基づいてＰｃｈ−ＭＯＳ２１ｃａとＮｃｈ−ＭＯＳ２１ｃｂのＯＮ／ＯＦＦが制御される。

差動増幅回路２２は、サンプルホールド回路２２ａと増幅回路２２ｂおよびローパスフィルタ回路（以下、ＬＰＦという）２２ｃとを有した構成となっている。サンプルホールド回路２２ａは、制御信号発生回路２３からの信号Ｓ２に基づいて駆動され、Ｃ−Ｖ変換回路２１の出力をサンプリングして一定期間保持する。

増幅回路２２ｂは、サンプルホールド回路２２ａでサンプリングされたＣ−Ｖ変換回路２１の出力を所定のゲインで増幅するものである。

ＬＰＦ回路２２ｃは、制御信号発生回路２３からの信号Ｆ１に基づいて駆動され、サンプルホールド回路２２ａの出力電圧から所定の周波数帯域の成分のみを取り出して加速度信号として出力する。

制御信号発生回路２３は、所定周期の電圧信号（搬送波）ＰＷ１、ＰＷ２、スイッチ２１ｃの切替えタイミングを示す信号Ｓ１、サンプルホールド回路２２ａの制御信号Ｓ２、ＬＰＦ回路２２ｃの駆動クロック信号Ｆ１を出力する。

続いて、以上のように構成された加速度センサの作動について、図３に示す加速度検出時における信号波形を参照して説明する。

制御信号発生回路２３から出力された信号ＰＷ１、ＰＷ２は、互いに電圧レベルが反転した電圧Ｖｄｄの振幅（例えば５Ｖ）を有する信号となっており、４つの期間ｔ１〜ｔ４でハイレベル（Ｈｉ）とローレベル（Ｌｏｗ）が変化する一定振幅の矩形波信号となっている。

まず、第１の期間ｔ１では、信号ＰＷ１、ＰＷ２に基づいて固定電極２ａの電位がＶｄｄ、固定電極２ｂの電位が０にされると共に、制御信号発生回路２３からの信号Ｓ１によりスイッチ２１ｃが閉じられる。このため、オペアンプ２１ａの働きにより可動電極１ａ、１ｂがＶｄｄ／２の電位にバイアスされると共に、帰還容量となるコンデンサ２１ｂの電極間に蓄えられた電荷が放電される。

このとき、仮に可動電極１ａと固定電極２ａとの間の容量Ｃ１と、可動電極１ｂと固定電極２ｂとの間の容量Ｃ２とが、Ｃ１＞Ｃ２の関係となっている場合には、この関係と固定電極２ａ、２ｂに印加される電位の関係とから、可動電極１ａ、１ｂは負の電荷が多い状態になる。

次に、第２の期間ｔ２では、信号ＰＷ１、ＰＷ２に基づいて固定電極２ａの電位がＶｄｄ、固定電極２ｂの電位が０にされると共に、制御信号発生回路２３からの信号Ｓ１によりスイッチ２１ｃが開かれる。このため、可動電極１ａ、１ｂの状態に応じた電荷がコンデンサ２１ｂに蓄えられる。そして、このときコンデンサ２１ｂに蓄えられた電荷に応じた電圧値がＣ−Ｖ変換回路２１から出力されると、信号Ｓ２に基づきサンプルホールド回路２２ａによってＣ−Ｖ変換回路２１の出力電圧がサンプリングされる。

続いて、第３の期間ｔ３では、信号ＰＷ１、ＰＷ２に基づいて固定電極２ａの電位が０、固定電極２ｂの電位がＶｄｄとなるように電位が入れ替えられると共に、制御信号発生回路２３からの信号Ｓ１によりスイッチ２１ｃが開かれたままにされる。

このとき、可動電極１ａ、１ｂの電荷の状態は信号ＰＷ１、ＰＷ２の反転により、第２の期間ｔ２と逆になる。すなわち、上述したようにＣ１＞Ｃ２の関係を満たす場合には、固定電極２ａ、２ｂへの印加電位の反転により、可動電極１ａ、１ｂは正の電荷が多い状態になる。

しかしながら、このとき、可動電極１ａ、１ｂとコンデンサ２１ｂとの間が閉回路となっており、第１の期間ｔ１の電荷量が保存されているため、可動電極１ａ、１ｂの電荷量のバランスから溢れ出した電荷がコンデンサ２１ｂに移動して蓄えられる。そして、Ｑ＝ＣＶの関係から、移動してきた電荷量に比例すると共にコンデンサ２１ｂの容量Ｃに反比例した電圧値がＣ−Ｖ変換回路２１から出力される。

さらに、第４の期間ｔ４、すなわち信号ＰＷ１、ＰＷ２に基づいて固定電極２ａの電位が０、固定電極２ｂの電位がＶｄｄとなるようにしたのちＣ−Ｖ変換回路２１の出力が十分に安定すると、信号Ｓ２に基づきサンプルホールド回路２２ａにて、Ｃ−Ｖ変換回路２１の出力電圧がサンプリングされる。

そして、最終的に、第２の期間ｔ２にサンプリングされた電圧値と第４の期間ｔ４にサンプリングされた電圧値とがサンプルホールド回路２２ａで差動演算されたのち出力される。この出力に基づいて可動電極１ａ、１ｂの変位に応じた加速度検出が行われる。

このような加速度検出時において、上述したように可動電極１ａ、１ｂがＶｄｄ／２の電位にバイアスされることになる。このとき、本実施形態の容量式加速度センサでは、Ｐｃｈ−ＭＯＳ２１ｃａとＮｃｈ−ＭＯＳ２１ｃｂのバックゲート電位がＶｄｄ／２とされているため、入力電圧に相当する可動電極１ａ、１ｂの電位（Ｖｄｄ／２）との電位差が無くなる。このため、Ｐｃｈ−ＭＯＳ２１ｃａとＮｃｈ−ＭＯＳ２１ｃｂが形成された半導体基板へのリーク電流を抑制することができ、０点オフセットや感度などの温度特性の低下を防止できる。

以上説明したように、本実施形態の容量式加速度センサによれば、Ｐｃｈ−ＭＯＳ２１ｃａとＮｃｈ−ＭＯＳ２１ｃｂのバックゲート電位が電圧Ｖｄｄ／２となるように、つまり入力電圧に相当する可動電極１ａ、１ｂの電位と近似するようにしている。これにより、電流を抑制することができ、０点オフセットや感度などの温度特性の低下を防止することが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。上記第１実施形態では、スイッチドキャパシタ方式が採用されるＣ−Ｖ変換回路２１に備えられるスイッチ２１ｃに関して、Ｐｃｈ−ＭＯＳ２１ｃａとＮｃｈ−ＭＯＳ２１ｃｂのバックゲート電位を入力電位に近づけている。これに対し、本実施形態では、容量式加速度センサにおいて、同様にスイッチドキャパシタ方式が採用されるサンプルホールド回路２２ａに対して本発明の一実施形態を適用する。

図４（ａ）は、サンプルホールド回路２２ａの回路構成、図４（ｂ）は、サンプルホールド回路２２ａに備えられる後述するスイッチ２２ａｃの回路構成を示したものである。

図４（ａ）に示すように、ボルテージフォロワを構成する演算増幅器２２ａａ、２２ａｄと、スイッチ２２ａｂと、コンデンサ２２ａｃとにより周知の構成とされている。このような構成により、サンプリング時にスイッチ２２ａｂがＯＮされると、コンデンサ２２ａｃがＣ−Ｖ変換回路２１から伝えられた入力電位に充電され、スイッチ２２ｃｂがＯＦＦされるとコンデンサ２２ａｃに充電された入力電位がホールドされる。

このように構成されたサンプルホールド回路２２ａのスイッチ２２ａｂは、上述したＣ−Ｖ変換回路２１におけるスイッチ２１ｃと同様の構成とされている。すなわち、図４（ｂ）に示されるように、Ｐｃｈ−ＭＯＳ２２１ａとＮｃｈ−ＭＯＳ２２１ｂを有して構成されている。これらＰｃｈ−ＭＯＳ２２１ａとＮｃｈ−ＭＯＳ２２１ｂは並列接続（つまり互いのソースおよびドレインが接続）された構成とされている。そして、これらＰｃｈ−ＭＯＳ２２１ａとＮｃｈ−ＭＯＳ２２１ｂのバックゲート電位が定電圧源２７、抵抗２８ａ、２８ｂおよびボルテージホロワ回路２９により電圧Ｖｄｄ／２とされている。

このような構成により、サンプルホールド回路２２ａに関しても、入力電位との電位差を無くせるため、各ＭＯＳトランジスタ２２１ａ、２２１ｂが形成された半導体基板へのリーク電流を抑制することができ、より０点オフセットや感度などの温度特性の低下を防止できる容量式加速度センサとすることが可能となる。

（他の実施形態）
上記第１、第２実施形態では、スイッチドキャパシタ方式が採用されるＣ−Ｖ変換回路２１に備えられるスイッチ２１ｃや、サンプルホールド回路２２ａに関して、Ｐｃｈ−ＭＯＳ２１ｃａ、２２１ａとＮｃｈ−ＭＯＳ２１ｃｂ、２２１ｂのバックゲート電位を入力電位に近づけている。これに対し、容量式加速度センサにおいて、図示しないが、スイッチドキャパシタ方式が採用されるＬＰＦ回路２２ｃに関してもＰｃｈ−ＭＯＳおよびＮｃｈ−ＭＯＳにより構成されるスイッチが備えられるため、これらのバックゲート電位を入力電位に近づけるようにしても、上記各実施形態と同様の効果を得ることができる。

なお、上記実施形態では容量式物理量センサとして加速度センサを例に挙げて説明したが、それ以外のセンサ、例えば圧力センサやヨーレートセンサにも本発明を適用することが可能である。

本発明の第１実施形態における容量式加速度センサの全体構成を示す回路ブロック図である。図１に示すＣ−Ｖ変換回路２１におけるスイッチ２１ｃの回路構成図である。加速度検出時のタイミングチャートである。本発明の第２実施形態における容量式加速度センサにおけるサンプルホールド回路２２ａの回路構成図である。従来の容量式加速度センサに備えられるＣ−Ｖ変換回路におけるスイッチの回路構成図である。

符号の説明

１ａ、１ｂ…可動電極、２ａ、２ｂ…固定電極、１０…センサエレメント、
２１…Ｃ−Ｖ変換回路、２１ａ…オペアンプ、２１ｂ…コンデンサ、
２１ｃ…スイッチ、２１ｃａ…Ｐｃｈ−ＭＯＳ、２１ｃｂ…Ｎｃｈ−ＭＯＳ、
２２…信号処理回路、２２ａ…サンプルホールド回路、２２１ａ…Ｐｃｈ−ＭＯＳ、
２２１ｂ…Ｎｃｈ−ＭＯＳ、２２ｂ…増幅回路、２２ｃ…ＬＰＦ回路、
２３…制御信号発生回路。

Claims

物理量の変化に応じて変位する可動電極（１ａ、１ｂ）と、前記可動電極に対向して配置され、互いに逆位相となる周期的な電圧の搬送波（ＰＷ１、ＰＷ２）が印加される第１、第２固定電極（２ａ、２ｂ）とを有したセンサエレメント（１０）と、
前記可動電極と前記第１、第２固定電極との間に形成される容量の変化に応じた電位が入力電位（Ｖｘ）として入力され、該容量の変化に応じた電圧を出力するＣ−Ｖ変換回路（２１）を含む検出回路（２０）とを備えてなる容量式物理量センサにおいて、
前記Ｃ−Ｖ変換回路は、前記容量の変化に応じた信号が反転入力端子に入力されるオペアンプ（２１ａ）と、前記オペアンプの出力端子と前記反転入力端子との間に接続されるコンデンサ（２１ｂ）と、前記コンデンサに対して並列接続されるスイッチ（２１ｃ）とを有し、前記スイッチがＰチャネル型ＭＯＳトランジスタ（２１ｃａ）とＮチャネル型ＭＯＳトランジスタ（２１ｃｂ）を並列接続した構成とされており、該スイッチを構成する前記Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのバックゲート電位が前記入力電位とされていることを特徴とする容量式物理量センサ。
前記検出回路には、前記Ｃ−Ｖ変換回路の出力電圧をサンプリングすると共にホールドするサンプルホールド回路（２２ａ）が含まれ、該サンプルホールド回路には前記出力電圧をサンプリングする場合とホールドする場合との切り替えを行うスイッチ（２２ａｂ）が備えられており、該スイッチがＰチャネル型ＭＯＳトランジスタ（２２１ａ）とＮチャネル型ＭＯＳトランジスタ（２２１ｂ）を並列接続した構成とされており、該スイッチを構成する前記Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのバックゲート電位が前記入力電位とされていることを特徴とする請求項１に記載の容量式物理量センサ。
物理量の変化に応じて変位する可動電極（１ａ、１ｂ）と、前記可動電極に対向して配置され、互いに逆位相となる周期的な電圧の搬送波（ＰＷ１、ＰＷ２）が印加される第１、第２固定電極（２ａ、２ｂ）とを有したセンサエレメント（１０）と、
前記可動電極と前記第１、第２固定電極との間に形成される容量の変化に応じた電位が入力電位（Ｖｘ）として入力され、該容量の変化に応じた電圧を出力するＣ−Ｖ変換回路（２１）を含む検出回路（２０）とを備えてなる容量式物理量センサにおいて、
前記検出回路には、前記Ｃ−Ｖ変換回路の出力電圧をサンプルホールドするサンプルホールド回路（２２ａ）が含まれ、該サンプルホールド回路には前記出力電圧をサンプリングする場合とホールドする場合との切り替えを行うスイッチ（２２ａｂ）が備えられており、該スイッチがＰチャネル型ＭＯＳトランジスタ（２２１ａ）とＮチャネル型ＭＯＳトランジスタ（２２１ｂ）を並列接続した構成とされており、該スイッチを構成する前記Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのバックゲート電位が前記入力電位とされていることを特徴とする容量式物理量センサ。
前記検出回路には、前記Ｃ−Ｖ変換回路の出力電圧から規定範囲の周波数帯を通過させるローパスフィルタ回路（２２ｃ）が備えられ、該ローパスフィルタ回路にはスイッチが備えられており、該スイッチがＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを備えた構成とされており、該スイッチを構成する前記Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのバックゲート電位が前記入力電位とされていることを特徴とする請求項１ないし３のいずれか１つに記載の容量式物理量センサ。
物理量の変化に応じて変位する可動電極（１ａ、１ｂ）と、前記可動電極に対向して配置され、互いに逆位相となる周期的な電圧の搬送波（ＰＷ１、ＰＷ２）が印加される第１、第２固定電極（２ａ、２ｂ）とを有したセンサエレメント（１０）と、
前記可動電極と前記第１、第２固定電極との間に形成される容量の変化に応じた電位が入力電位（Ｖｘ）として入力され、該容量の変化に応じた電圧を出力するＣ−Ｖ変換回路（２１）を含む検出回路（２０）とを備えてなる容量式物理量センサにおいて、
前記検出回路には、前記Ｃ−Ｖ変換回路の出力電圧から規定範囲の周波数帯を通過させるローパスフィルタ回路が備えられ、該ローパスフィルタ回路（２２ｃ）にはスイッチが備えられており、該スイッチがＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを備えた構成とされており、該スイッチを構成する前記Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのバックゲート電位が前記入力電位とされていることを特徴とする容量式物理量センサ。
前記スイッチを構成する前記Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのバックゲート電位として、前記搬送波の電圧の１／２の電位（Ｖｄｄ／２）が印加されていることを特徴とする請求項１ないし５のいずれか１つに記載の容量式物理量センサ。
請求項１ないし６のいずれか１つに記載の容量式物理量センサは、前記物理量として加速度を検出するものであることを特徴とする容量式加速度センサ。